JPH05502337A - 半導体チップ用のくぼんだ空洞を持った多層パッケージ - Google Patents

半導体チップ用のくぼんだ空洞を持った多層パッケージ

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JPH05502337A
JPH05502337A JP91503506A JP50350691A JPH05502337A JP H05502337 A JPH05502337 A JP H05502337A JP 91503506 A JP91503506 A JP 91503506A JP 50350691 A JP50350691 A JP 50350691A JP H05502337 A JPH05502337 A JP H05502337A
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ファング、バイークー
ファング、ジョージ、チェングークー
マクマスター、リチャード、ヘンリー
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インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン
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Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 半導体チップ用の（ぼんだ空洞を持った多層パッケージ「産業上の利用分野］ 本発明は総括的に電子部品パッケージに関し、詳細にいえば多層薄膜層からなる パッケージに関する。
［従来技術］ 半導体チップの密度が高くなるにしたがい、すなわち所定面積当たりの回路数が 多くなるにしたがい、これらのチップに対して適切なパッケージを提供するのが ますます困難となってきた。このようなパッケージは配電ならびに内部及び外部 信号のための効率がよく、信頼性の高い相互接続、ならびに過熱を防止するため の適切な冷却を提供しなければならない。さらに、これらのパッケージはサイズ が小さく、経済的に製造でき、かつ作動の信頼性が高いものでなければならない 。
高密度、高性能パッケージの問題は各種の態様で取り上げられているが、そのう ちのいくつかを以下で検討する。
タキシマ（Ｔａｋｉｓｈｉｍａ）に対して授与された米国特許第４４６６１８１ 号明細書は、複数個の半導体チップが縁部で結合され、ワイヤ・コネクタを支持 する表面が平坦となるようになされたパッケージを示している。結合されたチッ プは配線板のくぼみに取り付けられ、平坦なチップ表面が配線板の表面と同一面 となっている。次いで、導線がパッケージの表面で成形され、チップを互いに接 続し、かつ配線板と接続している。タキシマのパッケージには、チップの縁部へ の結合がいくらよ（みても困難であり、かつ多数のチップに関して実用的に適用 することができないという少なくとも１つの欠点がある。
ドライ（Ｄｒｙｓ）他に授与された米国特許第４６３００９６号明細書は各種の チップ・パッケージないしモジュールを示している。ドライ他の第１図はチップ がプリント回路板のくぼみにセットされ、かつボンディング・ワイヤによって回 路板の配線面に接続されているパッケージを示している。この特許の第３図はチ ップが基板にセットされ、かつブリッジ・リード線によって基板上の配線パター ンに接続されているパッケージを示している。第４Ａ図ないし第４Ｄ図はチップ がシリコン基板のスルーホールに取り付けられ、かつ平坦な金属庄原によって相 互接続されているパッケージを示している。
第６図及び第７図は接続ピンによって密閉パッケージにさらに取り付けられた第 ４図のパッケージを示している。第４図、第６図及び第７図に示されているこれ らの実施例には、電気的なピンをシリコン基板に接続する際に固有の難点という 欠点があり、パッケージが高性能な用途に非実用的なものとなっている。
タケマエ（Ｔａｋｅｍａｅ）に授与された米国特許第４５７８６９７号明細書は 、その上に導電性ストリップが配設されているセラミック基板を含んでいるパッ ケージを示している。チップは基板に固定され、導電性ストリップから絶縁され るようになっている。チップ上のコネクタはワイヤによって導電性ストリップに 接続される。
Ｐ・アーレット（Ｅｈｒｅｔ）他の「マルチチップ・パッケージ（Ｍｕｌｔｉｃ ｈｉｐ　Ｐａｃｋａｇｅ）　Ｊ　Ｉ　Ｂ　Ｍ　・テクニカル・ディスクロージャ ・プルテン、Ｖｏｌ、１４、Ｎｏ、１０．１９７２年３月、ｐｐ３０９ｏはソル ダ・ボールによって多層配線基板に接続されたチップが、基板とヒート・シンク の間にはさまれているパッケージを示している。ヒート・シンクを貫通して延び ているピンを使用して、多層配線基板への電気的接続を行っている。
Ｆ・モチ力（Ｍｏｔｉｋａ）の「個別化チップ担持パッケージのフリップ０チツ プ（Ｆｌｉｐ−ｃｈｉｐ　ｏｎ　Ｐｅｒｓｏｎａｌｉｚａｔｉｏｎ　ＣｈｉｐＣ ａｒｒｉｅｒ　Ｐａｃｋａｇｅ）　Ｊ　Ｉ　８Ｍテクニカル・ディスクロージャ ・プルテン、Ｖｏｌ、２３、Ｎｏ、７Ａ、１９８０年１２月、ｐｐ、２７７０− ２７７３は個別化チップにソルダ・ボールで接続されているパッケージを示して いる。個別化チップはピンを支持するセラミック基板に結合され、特殊タイプの エツジ・ジヨイントまたはチップによってピンに接続されている。
Ｄ−Ｊ・ボーデンドルフ（Ｂｏｄｅｎｄｏｒｆ）他の「能動シリコン・チップ・ キャリア（Ａｃｔｉｖｅ　５ｉｌｉｃｏｎ　Ｃｈｉｐ　Ｃａｒｒｉｅｒ）　Ｊ　 、Ｉ８Ｍテクニカル・ディスクロージャ・プルテン、Ｖｏｌ、１５、Ｎｏ、２． １９７２年７月、ｐｐ、６５６−６５７は能動ＦＥＴデバイスを支持する小さな シリコン・チップが能動バイポーラ・デバイスを支持する大きなシリコン・チッ プに取り付けられているパッケージを示している。大小のシリコン・チップの間 の接続は平坦な多層金属皮膜によって行われる。
さらに、半導体チップに多層セラミック　（ＭＬＣ）パッケージを利用すること が５当分野で公知である。このようなパッケージは、たとえば、ファインバーブ （Ｆｅｉｎｂｅｒｇ）他に授与された米国特許第４２４５２７３号明細書及びア ンダーソン（Ａｎｄｅｒｓｏｎ）他に授与された米国特許第４０８０４１４号明 細書（両者とも本発明の譲受人に譲渡され、参照することによって本明細書に組 み込まれる）に示されている。しかしながら、これらのパッケージは通常、チッ プとパッケージの開の接続にソルダ・ボールを使用することを必要とするもので ある。このソルダ・ボール技法は本来複雑なものである。
これは電力、設置、及び信号の相互接続のすべてが多層のｊ（１Ｌ　Ｃパッケー ジに含まれていることを必要どするものである。
これは複雑で、費用のかさむパッケージをもたらす。
［発明が解決しようとする課題］ 本発明の目的は、半導体デバイスなどの電子部品用の新規で、改善されたパッケ ージを提供することである。
本発明の他の目的は、従来技術と比較して、相互接続密度の高いパッケージを提 供することである。
本発明のさらに他の目的は、設けられている相互接続の信頼性が従来技術のソル ダ・ボールの接続のものよりも高いパッケージを提供することである。
本発明のさらにまた他の目的は、設けられている相互接続が比較的廉価なパッケ ージをもたらす費用効率の高いパッケージを提供することである。
本発明の他の目的は、パッケージへの半導体チップのソルダ・ボール接合の必要 性を回避するとともに、これが望ましい場合に、ソルダ・ボール接合に適合する パッケージを提供゛することである。
本発明のより特定的な目的は、高密度相互接続を提供するために両立する態様で 、多層セラミック・パッケージ及び薄膜相互接続両方の技術を利用するパッケー ジを提供することである。
［課題を解決するための手段］ 本発明によれば、各々が電気信号を導通ずるための導電性パターンを含んでいる 少な（とも２つの信号層ならびに少なくとも２つの信号層の間の少なくとも１つ の絶縁層を含んでいる多層基板と、基板の表面内の、電子部品に適合するような 大きさになされた空洞と、パッケージの表面から少なくとも２つの導電層へ延び て、電子部品を少なくとも２つの導電層ｌ・・接続する少なくとも２つの導電体 とからなる電子部品パッケージが提供される。電子部品の平坦な表面上の機能を 基板の表面上の導電体に接続するための多層薄膜配線を設けることが望ましい。
［図面の簡単な説明］ 第１図ない（、第４図は、本発明にしたがって製造された半導体チップの連続し た断面図である。
第５図は、複数個の相互に接続されたチップがパッケージの各チップ位置に配置 されている本発明の実施例を示す第４図と同様な図面である。
第６図は、ソルダ・ボール接続を支持するための間挿チップがパッケージ上のチ ップ位ｌ内に配置されている、本発明の実施例を示す第４図と同様な図面である 。
［実施例］ 図面を参照すると、第１図は本発明にしたがって構成された多層セラミックまた はガラス・セラミック基板１０を示している。本明細書で使用する場合、１セラ ミツクという用語はガラス、セラミック、ガラス・セラミック、ならびにアルミ ナ、アルミナ＋ガラス、コージェライト、ガラス・セラミック、ムライト、ホウ ケイ酸ガラス、及び岩分野の技術者に周知のその他の材料の組合せを含むもので ある。
基板１０を基礎、すなわちセラミック・グリーン・シートの金属皮膜化、スタッ キング、積層、及び焼成は当分野で周知のものである。たとえば、ブラインダ（ Ｂ］、１ｎｄｅｒ）他に授与された米国特許第３５６４１１４号（参照すること によって、本明細書に組み込まれる）、ならびに削土の米国特許第４２４５２７ ３号及び第４０８０４１４号明細書を参照されたい。
周知の多層セラミック基板構造によれば、基板１０は複数個の水平にスタックさ れた絶縁及び信号・基準電圧層と、配線金属皮膜を含む信号層と、通常１つまた は複数の絶縁層によって分離されている隣接した信号層とからなっている。たと えば、非金属皮膜化絶縁層１２．１４、ならびに金属皮膜化信号層１６．１８及 び２ｏを参照されたい。当分野で周知の態様において、金属皮膜化信号層１６． １８及び２０は金属パターンを直接セラミック・グリーン・シートにスクリーン 印刷することによって形成され、グリーン・シートはその後スタックされ、焼成 される。任意選択で、非金属皮膜化セラミックを中間の金属皮膜化グリーン・シ ートにスタックし、絶縁層の厚さをより厚くすることができる。
さらに、従来の態様において、２２．２４．２６．２８及び３０で示す垂直導電 性バイア・カラムが基板１０を貫通して延びている。導電性バイア・カラム２２ −３０はスタック層１２−２０にほぼ垂直に配設されており、基板の上面３４上 のボンディング・バッド３２Ａ−３２Ｆ、基板内の選択された信号層、及び基板 の底面３８に接続された金属配線ピンの間の電気的接続を行うように機能する。
本発明によれば、基板１０の上部領域４０を形成するスタック層は、開口によっ て形成され、これらの層を上述の態様で形成し、加工した場合に、生じる基板１ ０が表面３４から基板１０の本体中に延びている空洞４２．４４．４６を含む。
ようになっている。以下で詳細を説明するように、各空洞４２．４４．４６は半 導体チップを支持し、チップ表面が基板表面３４にほぼ平行となるような大きさ となされている。
第２図を参照すると、ボンディング材料４８．５０．５２の薄層がそれぞれ、空 洞４２．４４．４６の底面に付着されている。ボンディング材料４８．５ｏ、５ ２は、たとえば、適切な厚さに付着された金共晶体などの共晶体、ダイヤモンド 充填エポキシなどのエポキシ、またはポリイミドからなっている。次いで、半導 体チップ５４．５６、及び５８の各々が空洞４２．４４、及び４６中に付着され る。本発明のこの実施例において、各半導体チップ５４．５６．５８はトランジ スタや抵抗などの複数個の電子部品ないし素子（図示せず）を支持している。各 チップそれぞれは５４Ａ、５６Ａ、及び５８Ａで示される上面を含んでおり、こ れらの上面は各々がチップ内での部品への電気接続を行うために設けられている 導電性ボンディング・パッドないし接点（図示せず）を支持している。第２図に 示すように。基板１０を形成した場合に、空洞４２．４４、及び４６はこれらが 基板表面３４とほぼ同一面のその接触面５４Ａ、５６Ａ、及び５８Ａによって半 導体チップに適合するように形成されている。
第３図を参照すると、絶縁材の薄層６０が基板１０の表面３４とほぼ一致して形 成され、半導体チップの表面５４Ａ、５６Ａ、５８Ａを覆い、かつこれらのチッ プの側面と空洞４２．４４及び４６との間のギャップを充填するようになってい る。層６０は周知の化学気相成長（ＣＶＤ）法によって形成できる酸化シリコン （Ｓ１０２）または窒化シリコン（Ｓｉ３Ｎ４）、スパッタリングまたはスピン ・オンされたガラス、低熱膨張率（ＴＣＥ）ポリイミド、または絶縁材と同種の 材料のスタックなどで構成できる。ＴＣＥの層６０を選択して、ＴＣＥの基板ｌ ○と緊密に合致させ、これによって熱サイクルによって生じる故障に対して強い 構造を提供することが望ましい。
第４図を参照すると、バイアが層６０に選択的に形成され、かつ金属皮膜の薄層 が付着され、チップ５４とボンディング・パッド３２Ａの間の相互接続部６２、 ならびにチップ５４とボンディング・パッド３２Ｂの間の相互接続部６４などの ワイヤないし相互接続部を形成している。複数のこのような薄層の絶縁層及び金 属皮膜が形成され、半導体チップ５４及び５６の間の相互接続部６６などの導電 性相互接続部をもたらす。薄膜金属皮膜の各層がチップ間及びチップ内両方のワ イヤ接続、ならびに６２及び６６で示すタイプのチップ基板間の接続を含むこと ができることを理解されたい。
たとえば、限定するものではな（、第４図に示した薄膜配線層を形成する数種類 の方法が、グリア−（Ｇｒｅｅｒ）他に授与された米国特許第３８８１９７１号 、チョウ（Ｃｈｏｗ）他に授与された米国特許第４７０２７９５号、ベイヤー（ Ｂｅｙｅｒ）他に授与されたカナダ特許第１２４５５１７号、ガリー（Ｇａｌｉ ｅ）他に授与された米国特許第４５１１６８号明細書に記載されており、これら の各々は本発明の譲受人に譲渡され、参照することによって本明細書に組み込ま れる。
第４図には、薄膜金属皮膜を利用して、各層セラミック基板と半導体チップを接 続及び相互接続する半導体チップ・パッケージが示されている。この薄膜金属皮 膜はきわめて高密度で、きわめて信頼性の高い相互接続をもたらし、かつ従来技 術の低密度で、複雑で、しかも故障を生じがちなソルダ・ボールの接続に代わっ て使用される。
第５図を参照すると、本発明の他の実施例を示す空洞４４を中心とする拡大図が 示されている。本発明のこの実施例において、複数チップ構造７０が上記で図示 説明した単一チップ（すなわち、チップ５６）の代わりに配置されている。
チップ構造７０はエポキシ層５０に直接セットされた少なくとも２つの隣接する 半導体チップ７２．７４を含んでおり、空洞４４内に接着されている。構造７０ はさらに、チップが空洞に取り付けられる前にチップ７２．７４に直接形成され たチップ間、チップ内配線層７６を含んでいる。上記と同じ薄膜配線製品及び方 法で形成された配線レベル７６は絶縁層８４．８６．８８、及び９０の間に配置 された複数の導線性／金属相互接続部７８．８ｏ、８２を含んでいる。配線レベ ル７６及び空洞４４は、配線レベルの上面９２が基板１０の上面３４とほぼ同一 面となるような大きさとされている。
さらに、上記で説明した方法にしたがって製造された薄膜配線レベル９４が、基 板１０の面３４上に形成され、チップ構造７０と基板上の導電性パッドの間に導 電性相互接続をもたしている。
第６図を参照すると、本発明の他の実施例を説明する第５図と同様な図面が示さ れている。この実施例において、ソルダ・ボール接続１０２を介して半導体チッ プ９８．１００を取り付けるために空洞４４に配置された間挿チップ９６が示さ れている。
間挿チップ９６は絶縁体１０６に配置された金属相互接続部１０４で構成されて おり、たとえば、上述したものと同じ薄膜技術を使用して形成することができる 。チップ９６は基板１ｏの上面３４とほぼ平行な上面１０７を含んでおり、チッ プの上面は各種のボンディング・パッド及び１０８で示されるような露出した金 属相互接続部を含んでいる。単一または複数の薄膜配線レベル１１０が、上述の ようにチップを基板１０上の導電パッドに接続するためにチップ９６上に形成さ れている。１１２で示されるような金属充填バイアが、チップ９８．１ｏ○をソ ルダ・ポール１０２を介して間挿チップ９６に取り付けるために設けられている 。それ故、チップ９８．１００はこれらの内部及び間で間挿チップに接続され、 かつ配線レベル１１０を介して基板１０及び各種の信号レベルに接続されている 。
第６図に示した本発明の実施例はそれ故、多層セラミック・パッケージ及び薄膜 配線の上述の利点を利用するとともに、ソルダ・ポール・ボンディングに適合す るものである。
本発明を特定の実施例に関して図示説明したが、本発明はこれらに限定されるも のではない。本発明の範囲及び精神の範囲内で各種の改変、変更、及び改善が、 当分野の技術者に想起されよう。
［発明の効果コ チップがパッケージ内の（ぼみに収められ、薄膜配線１ノベルがチップ内、チッ プ間、及びチップ−パッケージ接続に使用される、半導体チップ用の新規の改善 された多層セラミック・パッケージが提供される。本発明は信頼性が高く、高密 度なパッケージの利点を備えている。この高い密度はパッケージ内の選択された 箇所に太い配線を使用することを可能とし、電力分配の改善及び雑音の減少をも たらす６さらに、本発明は従来技術のソルダ・ボールの接続の必要性を不必要に するとともに、必要に応じ、このような接続に適合するものである。
本発明は大規模集積回路及び超大規模集積回路チップのパッケージに特に適する ものである。
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Claims (13)

    【特許請求の範囲】
  1. １．各々が電気信号を導通するための導電性パターンを含んでいる少なくとも２ つの信号層、及び 前記２つの信号層の間に少なくとも１つの絶縁層を含んでいる多層基板と、 電子部品に適合する大きさの前記基板の表面内の空洞と、前記電子部品を前記少 なくとも２つの信号層に接続する、前記電子部品パッケージの表面から前記の少 なくとも２つの信号層に延びている少なくとも２つの導電体とからなる、電子部 品パッケージ。
  2. ２．前記少なくとも１つ絶縁層がセラミックからなっており、かつ 前記少なくとも２つの信号層の各々が金属からなっている、請求項１記載のパッ ケージ。
  3. ３．前記空洞内に配置された電子部品と、前記電子部品上のボンディング・パッ ドを前記少なくとも２つの静電体に接続する手段とをさらに含んでいる、請求項 ２記載のパッケージ。
  4. ４．前記接続する手段が絶縁材及び導電材の複数の薄膜層からなっている、請求 項３記載のパッケージ。
  5. ５．各々が導電性パターンからなる、スタックされたほぼ平行な信号層からなる 多層セラミック基板と、前記基板の表面と実質的に平行に配置され、少なくとも １つのほぼ平坦な表面を持つた、前記電子部品と適合する大きさの、前記基板の 表面内の空洞と、 的記電子部品を前記信号層に接続するために、前記基板の表面から前記信号層の 選択された１つへ向かって延びている複数個の導電体とからなる、 電子部品パッケージ。
  6. ６．前記空洞内に配置された少なくとも１つの電子部品をさらに含んでおり、該 電子部品が導電性ボンディング・パッドを含んでいる、請求項５記載のパッケー ジ。
  7. ７．前記電子部品を前記空洞内で支持するために前記表面と前記電子部品の間に 配置されたエポキシの層をさらに含んでいる、請求項６記載のパッケージ。
  8. ８．前記電子部品上の前記導電性パッドを前記基板上の前記導電体に接続する手 段をさらに含んでいる、請求項６記載のパッケージ。
  9. ９．前記接続する手段が導電材及び絶縁材の複数の薄膜層からなる、請求項８記 載のパッケージ。
  10. １０．少なくとも ２つの前記電子部品が前記空洞内に配置されている、請求項６記載のパッケージ 。
  11. １１．前記少なくとも２つの電子部品を相互接続するために前記空洞内に配置さ れている手段をさらに含む、請求項１０記載のパッケージ。
  12. １２．前記電子部品が複数個の電気的相互接続部を含んでおり、前記パッケージ がさらに、 ソルダ・ボール接続を支持するための前記間挿チップの上側の面上のボンディン グ・パッドからなり、これによつて第２の電子部品を前記間挿チップにソルダ・ ボール接合できる、請求項５記載のパッケージ。
  13. １３．各々が導電性パターンからなっている、スタックされた複数個のほぼ平行 な信号及び絶縁層からなる多層セラミック基板と、 電子部品に適合する大きさの前記基板の表面内の空洞と、前記基板の前記表面と 実質的に平行に配置された少なくとも１つのほぼ平坦な表面を含んでおり、かつ 該平坦な表面上に導電性ボンディング・パッドを含んでいる、前記空洞内に配置 された少なくとも１つの電子部品と、前記電子部品を前記信号層に接続するため の前記基板の表面から前記信号層の選択された１つに延びている複数の導電体と 、 前記電子部品上の機能の間、ならびに前記電子部品上の前記ボンディング・パッ ドと前記基板上の前記導電体の間に選択的なワイヤ接続を行うために、前記基板 の前記表面及び前記電子部品の前記表面上に配置された絶縁材及び導電材の複数 の薄膜層とからなる、 電子部品パッケージ。
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