WO2020204473A1 - 반도체용 패키징 유리기판, 반도체용 패키징 기판 및 반도체 장치 - Google Patents

반도체용 패키징 유리기판, 반도체용 패키징 기판 및 반도체 장치 Download PDF

Info

Publication number
WO2020204473A1
WO2020204473A1 PCT/KR2020/004165 KR2020004165W WO2020204473A1 WO 2020204473 A1 WO2020204473 A1 WO 2020204473A1 KR 2020004165 W KR2020004165 W KR 2020004165W WO 2020204473 A1 WO2020204473 A1 WO 2020204473A1
Authority
WO
WIPO (PCT)
Prior art keywords
glass substrate
core
layer
packaging
semiconductor
Prior art date
Application number
PCT/KR2020/004165
Other languages
English (en)
French (fr)
Inventor
노영호
김성진
김진철
Original Assignee
에스케이씨 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이씨 주식회사 filed Critical 에스케이씨 주식회사
Priority to CN202080011422.2A priority Critical patent/CN113383413B/zh
Priority to EP20783657.8A priority patent/EP3910667A4/en
Priority to CN202210265334.6A priority patent/CN114678344A/zh
Priority to JP2021536272A priority patent/JP7087205B2/ja
Priority to KR1020217015658A priority patent/KR102314986B1/ko
Priority to KR1020217033082A priority patent/KR102515304B1/ko
Publication of WO2020204473A1 publication Critical patent/WO2020204473A1/ko
Priority to US17/462,254 priority patent/US11437308B2/en
Priority to JP2022093262A priority patent/JP2022123003A/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15—Ceramic or glass substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies

Definitions

  • the embodiment relates to a packaging glass substrate for a semiconductor, a packaging substrate for a semiconductor, and a semiconductor device.
  • FE Front-End
  • BE Back-End
  • the four core technologies of the semiconductor industry that have enabled the rapid development of recent electronic products are semiconductor technology, semiconductor packaging technology, manufacturing process technology, and software technology.
  • Semiconductor technology is developing in various forms, such as a line width of sub-micron nano units, more than 10 million cells, high-speed operation, and dissipation of a lot of heat, but relatively completely packaging technology is not supported. Accordingly, the electrical performance of the semiconductor is sometimes determined by the packaging technology and the electrical connection accordingly rather than the performance of the semiconductor technology itself.
  • Ceramic or resin is used as a material for the packaging substrate.
  • a ceramic substrate it is difficult to mount a high-performance, high-frequency semiconductor device due to its high resistance value or high dielectric constant.
  • a resin substrate it is possible to mount a relatively high-performance, high-frequency semiconductor element, but there is a limit to reducing the pitch of wiring.
  • An object of the embodiment is to provide a packaging glass substrate for semiconductors, a packaging substrate for semiconductors, a semiconductor device, etc. that can manufacture a more integrated semiconductor device by applying a stress-controlled glass substrate.
  • a glass substrate for semiconductor packaging includes: a glass substrate having first and second surfaces facing each other; And a plurality of core vias penetrating the glass substrate in the thickness direction.
  • the plain line is a straight line connecting a portion where the core via is not formed on the first surface of the glass substrate.
  • a via line is a straight line connecting a portion where the core via is formed on the first surface of the glass substrate.
  • the stress difference value (P) is a value according to Equation (1) below.
  • Vp is the difference between the maximum and minimum values of the stress measured at the via line
  • Np is the difference between the maximum and minimum values of the stress measured in the plain line.
  • the stress difference (P) of the semiconductor packaging glass substrate is 1.5 MPa or less.
  • the Vp value may be 2.5 MPa or less.
  • the Np value may be 1.0 MPa or less.
  • 100 to 3000 core vias may be located based on the unit area (1 cm x 1 cm) of the glass substrate.
  • the stress difference ratio (K) is a value according to Equation (2) below.
  • K is the stress difference ratio measured on the same surface of the same glass substrate
  • the Lp is the difference between the maximum and minimum values of the stress measured for the target line
  • La is an average value of the stress measured in the target line.
  • the stress difference ratio (K) may be 6 or less.
  • the target line is a plain line, and a stress difference ratio (K) of the semiconductor packaging glass substrate may be 2 or less.
  • the target line is a via line, and a stress difference ratio (K) of the semiconductor packaging glass substrate may be 6 or less.
  • 100 to 3000 core vias may be located based on the unit area (1 cm x 1 cm) of the glass substrate.
  • the semiconductor packaging substrate includes the glass substrate for semiconductor capping described above, further includes a core layer positioned on the surface of the core via, and the core layer is electrically And a core seed layer serving as a seed for forming a conductive layer or a core distribution layer serving as an electrically conductive layer.
  • a semiconductor device includes a semiconductor device unit including at least one semiconductor device; A packaging substrate electrically connected to the semiconductor device unit; And a motherboard electrically connected to the packaging substrate, transmitting an external electrical signal to the semiconductor device, and connecting to each other, wherein the packaging substrate is the packaging substrate described above.
  • the semiconductor packaging glass substrate, the semiconductor packaging substrate, and the semiconductor device of the embodiment can significantly improve electrical characteristics such as signal transmission speed by connecting the semiconductor element and the motherboard closer to each other so that the electrical signal is transmitted at the shortest distance possible.
  • the glass substrate applied as the core of the substrate is itself an insulator, there is almost no fear of occurrence of parasitic elements compared to the conventional silicon core, so that the insulating film treatment process can be more simplified and can be applied to high-speed circuits.
  • the glass substrate with controlled stress since the glass substrate with controlled stress is applied, excellent mechanical properties may be obtained despite the formation of the core via.
  • FIG. 1 is a conceptual diagram illustrating a top view (a) of a glass substrate having a core via applied in an embodiment of the present invention and a cross section of a core via.
  • FIG. 2 is a conceptual diagram illustrating a method of measuring stress in the present invention, (a) shows a stress measurement path of a via line, and (b) shows a stress measurement path of a plain line.
  • FIG. 3 is a conceptual diagram illustrating a cross section of a semiconductor device according to an embodiment of the present invention.
  • FIG. 4 is a conceptual diagram illustrating a cross section of a packaging substrate according to another embodiment of the present invention.
  • FIG. 5 and 6 are detailed conceptual diagrams each illustrating a part of a cross-section of the packaging substrate according to an embodiment of the present invention (circles show a state observed from the top or bottom).
  • FIG. 7 to 9 are flow charts illustrating a manufacturing process of a packaging substrate according to the embodiment in cross section.
  • the term "combination of these" included in the expression of the Makushi form means one or more mixtures or combinations selected from the group consisting of the constituent elements described in the expression of the Makushi form, and the constituent elements It means to include one or more selected from the group consisting of.
  • the “ ⁇ ” system may mean including a compound corresponding to “ ⁇ ” or a derivative of “ ⁇ ” in the compound.
  • B is located on A means that B is located directly on A or B is located on A while another layer is located between them, and B is located so as to contact the surface of A. It is limited to that and is not interpreted.
  • the inventors recognized that in the process of developing a semiconductor device that is more integrated and capable of exhibiting high performance with a thinner thickness, not only the device itself but also the packaging part is an important factor in improving performance.
  • the inventors applied two or more layers of the core as a packaging substrate on the motherboard, and applied the glass core as a single layer and formed the shape of the through via therein. It was confirmed that the packaging substrate can be made thinner and conducive to the improvement of the electrical characteristics of the semiconductor device by applying a method of controlling the electrical conductive layer, etc.
  • a substrate for packaging to which the glass substrate in which the stress concentration is controlled is applied.
  • FIG. 1 is a conceptual diagram illustrating a top view (a) of a glass substrate having a core via applied in an embodiment and a cross section of a core via.
  • FIG. 2 is a conceptual diagram illustrating a method of measuring stress, in which (a) is a diagram showing a stress measurement path of a via line, and (b) is a diagram showing a stress measurement path of a plain line.
  • 3 is a conceptual diagram illustrating a cross section of a semiconductor device according to an exemplary embodiment.
  • 4 is a conceptual diagram illustrating a cross-section of a packaging substrate according to another embodiment
  • FIGS. 5 and 6 are detailed conceptual diagrams illustrating a part of the cross-section of the packaging substrate according to an embodiment (circles are observed from the top or bottom surface Represents).
  • a semiconductor packaging substrate will be described with reference to FIGS. 1 and 2
  • a packaging substrate and a semiconductor device will be described in more detail with reference to FIGS. 3 to 6.
  • the semiconductor packaging substrate 215 includes a glass substrate 21, a core via 23, and a core layer 22.
  • the glass substrate 21 has a first surface 213 and a second surface 214 facing each other.
  • the core via 23 penetrates the glass substrate in the thickness direction, and a plurality of core vias are disposed on the glass substrate.
  • a core seed layer 225 or a core distribution pattern 241 is positioned on the core layer 22.
  • the core seed layer 225 is positioned on the surface of the core via and serves as a seed for forming an electrically conductive layer.
  • the core distribution pattern 241 is an electrically conductive layer positioned on the surface of the core via.
  • the glass substrate 21 is preferably a glass substrate applied to a semiconductor.
  • a borosilicate glass substrate, an alkali-free glass substrate, etc. may be applied, but the present invention is not limited thereto.
  • the glass substrate 21 may have a thickness of 1,000 um or less.
  • the glass substrate 21 may have a thickness of 100 to 1,000 um, and may be 100 to 700 um.
  • the glass substrate 21 may have a thickness of 100 to 500 um.
  • Forming a thinner packaging substrate is advantageous in that the electrical signal transmission can be more efficient.
  • the glass substrate should also serve as a support for supporting the semiconductor devices to be disposed, it is preferable to have the above thickness.
  • the thickness of the glass substrate refers to the thickness of the glass substrate itself excluding the thickness of the electrically conductive layer on the glass substrate.
  • the core via 23 may be formed by removing a predetermined region of the glass substrate 21, and specifically, may be prepared by etching plate-shaped glass by physical and/or chemical methods.
  • a method of chemically etching after forming a defect (fault) on the surface of a glass substrate by a method such as a laser, or a laser etching method may be applied, but is not limited thereto.
  • the stress of the glass substrate 21 may be measured in the plain line and the via line.
  • the plain line is a straight line connecting the portion on the first surface 213 where the core via 23 is not formed.
  • the via line is a straight line connecting the portion on the first surface 213 where the core via 23 is formed.
  • the stress difference value (P) is represented by the following equation (1).
  • the glass substrate 21 may have a stress difference value P of 1.5 MPa or less.
  • Equation (1) P Vp-Np
  • Vp is the difference between the maximum and minimum values of the stress measured at the via line
  • Np is the difference between the maximum and minimum values of the stress measured at the plain line.
  • the P value of the glass substrate may be 1.35 MPa or less.
  • the P value of the glass substrate may be 1.2 MPa or less and 1.1 MPa or less.
  • the P value of the glass substrate may be 0.01 MPa or more.
  • the P value of the glass substrate may be 0.1 MPa or more.
  • the glass substrate having the stress difference value (P) is applied as a semiconductor packaging substrate, it is possible to manufacture a packaging substrate having more stable mechanical properties.
  • the Vp value of the glass substrate may be 2.5 MPa or less.
  • the Vp value of the glass substrate may be 2.3 MPa or less, and the Vp value may be 2.0 MPa or less.
  • the Vp value of the glass substrate may be 1.8 MPa or less.
  • the Vp value of the glass substrate may be 0.2 MPa or more.
  • the Vp value of the glass substrate may be 0.4 MPa or more.
  • the Np value of the glass substrate may be 1.0 MPa or less.
  • the Np value of the glass substrate may be 0.9 MPa or less, and may be 0.8 MPa or less.
  • the Np value of the glass substrate may be 0.1 MPa or more.
  • the Np value of the glass substrate may be 0.2 MPa or more.
  • the stress difference ratio (K) is expressed by the following equation (2).
  • the target line may be any one selected from a plain line, which is a straight line connecting a portion where a core via is not formed, or a via line, which is a straight line connecting a portion where a core via is formed.
  • the stress difference ratio (K) of the glass substrate may be 6 or less.
  • Equation (2) K is the stress difference ratio measured on the same surface of the same glass substrate, Lp is the difference between the maximum value and the minimum value of the stress measured at the target line, and La is It is the average value of the stress.
  • the K value of the glass substrate may be 5 or less.
  • the K value of the glass substrate may be 4.5 or less, and may be 4 or less.
  • the glass substrate having the K value is applied as a semiconductor packaging substrate, it is possible to manufacture a packaging substrate having more stable mechanical properties.
  • the stress difference ratio measured in the plain line is expressed as Kn.
  • the stress difference ratio (Kn) in the plain line may be 2 or less.
  • the stress difference ratio Kn in the plain line may be 1.8 or less.
  • the stress difference ratio (Kn) in the plain line may be greater than 0.3.
  • the stress difference ratio (Kn) in the plain line may be greater than 0.5.
  • the stress difference ratio measured at the via line is expressed as Kv.
  • the stress difference ratio (Kv) in the via line may be 6 or less.
  • the stress difference ratio (Kv) of the via line may be 5 or less.
  • the stress difference ratio (Kv) of the via line may be 4.5 or less, and may be 3 or less.
  • the stress difference ratio (Kv) of the via line may be 0.5 or more.
  • the stress difference ratio (Kv) in the via line may be 1.0 or higher and 1.5 or higher.
  • the stress is analyzed by applying a birefringence two-dimensional evaluation device.
  • the apparatus for evaluating a two-dimensional distribution of birefringence may be a WPA-200 apparatus of NPM (Nippon Pulse Korea Co., Ltd.).
  • a measurement value such as a birefringence index value is input to the device, and the stress in the measurement path is measured in a pressure unit (eg , MPa).
  • a pressure unit eg , MPa
  • 100 to 3000 core vias 23 may be located, 100 to 2500 may be located, and 225 to 1024 Dogs can be located.
  • this pitch condition is satisfied, it is more advantageous to form an electrically conductive layer, and the performance of the packaging substrate can be improved.
  • the core via 23 may be positioned on the glass substrate 21 at a pitch of 1.2 mm or less, may be positioned at a pitch of 0.12 mm to 1.2 mm, and may be positioned at a pitch of 0.3 mm to 0.9 mm. . In this case, it is advantageous to form an electrically conductive layer or the like while maintaining the mechanical properties of the glass substrate above a certain level.
  • the core via 23 includes a first opening 233 in contact with the first surface; A second opening 234 in contact with the second surface; And a minimum inner diameter portion 235, which is a region having the narrowest inner diameter of the entire core via connecting the first opening and the second opening.
  • the diameter of the first opening (CV1) and the diameter of the second opening (CV2) may be substantially different.
  • the first opening portion CV1 and the second opening portion CV2 may have substantially the same diameter.
  • One of the inner diameter surfaces connecting the first surface opening and the second surface opening of the core via 22 may have an inner diameter smaller than that of the other, and this is referred to as a minimum inner diameter.
  • the minimum inner diameter portion may be located in the first opening or the second opening, and in this case, the core via may be a cylindrical or (cropped) triangular pyramid shaped core via.
  • the diameter CV3 of the minimum inner diameter corresponds to a diameter of the smaller one of the first opening and the second opening.
  • the minimum inner diameter portion is located between the first opening and the second opening, and in this case, the core via may be a barrel-shaped core via.
  • the diameter of the minimum inner diameter (CV3) may be smaller than a larger one of the diameter of the first opening and the diameter of the second opening.
  • the first surface opening diameter and the second surface opening diameter may be relatively constant throughout the glass substrate 21, respectively.
  • the core via may have a relatively constant inner diameter (minimum inner diameter) in the narrowest portion of the glass substrate 21 as a whole.
  • the minimum inner diameter may have an average diameter of 50 ⁇ m to 95 ⁇ m.
  • the minimum inner diameter may satisfy the condition of Equation (3) below.
  • Equation (3) 0.83 ⁇ D 90 ⁇ D 50 ⁇ 1.25 ⁇ D 10
  • D 50 is a value corresponding to 50% of the diameter distribution of the minimum inner diameter
  • D 90 is a value corresponding to 90% of the diameter distribution of the minimum inner diameter
  • D 10 is a value corresponding to the diameter distribution of the minimum inner diameter. It is a value corresponding to 10%.
  • the minimum inner diameter may have an average diameter of 55 ⁇ m to 85 ⁇ m, and may be 60 ⁇ m to 70 ⁇ m.
  • the minimum inner diameter may be one that satisfies the condition of Equation (3-1) below.
  • Equation (3-1) 0.88 ⁇ D 90 ⁇ D 50 ⁇ 1.18 ⁇ D 10
  • D 50 is a value corresponding to 50% of the diameter distribution of the minimum inner diameter
  • D 90 is a value corresponding to 90% of the diameter distribution of the minimum inner diameter
  • D 10 is the diameter of the minimum inner diameter. It is a value corresponding to 10% of the distribution.
  • the target opening which is the larger of the first surface opening diameter and the second surface opening diameter, may have an average diameter of 70 ⁇ m to 120 ⁇ m.
  • the target opening which is the larger of the first surface opening diameter and the second surface opening diameter, may satisfy the condition of Equation (4) below.
  • Equation (4) 0.9 ⁇ D 90 ⁇ D 50 ⁇ 1.1 ⁇ D 10
  • D 50 is a value corresponding to 50% of the diameter distribution of the target opening
  • D 90 is a value corresponding to 90% of the diameter distribution of the target opening
  • D 10 is the diameter distribution of the target opening. It is a value corresponding to 10%.
  • the target opening which is the larger of the first surface opening diameter and the second surface opening diameter, may have an average diameter of 80 ⁇ m to 105 ⁇ m.
  • the target opening which is the larger of the first surface opening diameter and the second surface opening diameter, may satisfy the condition of Equation (4-1) below.
  • Equation (4-1) 0.92 ⁇ D 90 ⁇ D 50 ⁇ 1.08 ⁇ D 10
  • D 50 is a value corresponding to 50% of the diameter distribution of the target opening
  • D 90 is a value corresponding to 90% of the diameter distribution of the target opening
  • D 10 is the diameter of the target opening. It is a value corresponding to 10% of the distribution.
  • the core via is the larger of the first surface opening diameter, which is a diameter at the opening in contact with the first surface, and the second surface opening diameter, which is the diameter at the opening in contact with the second surface, and the average diameter of the target opening is the target opening. It can have a value greater than D 50, a value corresponding to 50% of the diameter distribution of.
  • the diameter distribution described above was measured by dividing the prepared sample into 9 compartments (3 X 3), taking samples of 5 areas: upper left, lower left, center, upper right, and lower right, and cut them and observed with a microscope in a cross section. It evaluated based on the diameter.
  • the point where the minimum inner diameter is located is viewed as 100% of the entire length of the core via (G21), it may be located at 40% to 60% point (G23) based on the first opening, and 45% to 55% Can be located on the branch. In this way, when the minimum inner diameter portion is present in the position described above based on the entire length of the core via, the process of designing the electroconductive layer of the packaging substrate and forming the electroconductive layer may be easier.
  • the angle (Ca1) of the inner diameter surface connecting the inner diameter of the minimum inner diameter portion and the first opening and the angle (Ca2) of the inner diameter surface connecting the inner diameter of the minimum inner diameter portion and the second opening are in a ratio of 1: 0.7 to 1.3. Can have. In this case, the difference between the angle of the inner diameter surface of the core via starting from the first opening and the inner diameter surface of the core via starting from the second opening may be insignificant, so that the subsequent plating process may proceed more smoothly.
  • the angle is evaluated as an angle with an imaginary reference line perpendicular to the first surface or the second surface, and is evaluated as an absolute value regardless of the direction (the same applies hereinafter).
  • the larger of the angle Ca1 of the inner diameter surface connecting the inner diameter of the minimum inner diameter portion and the first opening and the angle Ca2 of the inner diameter surface connecting the inner diameter of the minimum inner diameter portion and the second opening may be 8 degrees or less. And, it may be 0.1 to 8 degrees, and may be 0.5 to 6.5 degrees. In the case of having such an angle, the efficiency of subsequent processes such as plating can be further improved.
  • the thickness of the electroconductive layer measured at the larger of the first surface opening diameter (CV1) and the second surface opening diameter (CV2) is the thickness of the electroconductive layer formed on the portion (CV3) having the minimum inner diameter of the core via. It can be the same or thick.
  • the semiconductor device 100 and the packaging substrate 20 will be described in more detail.
  • the semiconductor device 100 includes a semiconductor device portion 30 in which one or more semiconductor devices 32, 34, and 36 are positioned; A packaging substrate 20 electrically connected to the semiconductor device; And a motherboard 10 that is electrically connected to the packaging substrate, transmits an external electrical signal to the semiconductor device, and connects to each other.
  • the packaging substrate 20 includes a core layer 22; And an upper layer 26;
  • the core layer 22 includes the semiconductor packaging substrate 215 described above.
  • the semiconductor device part 30 refers to devices mounted on a semiconductor device, and is mounted on the packaging substrate 20 by connection electrodes or the like.
  • the semiconductor device unit 30 includes, for example, an arithmetic device such as a CPU and a GPU (first device: 32, a second device: 34), and a memory device such as a memory chip (third device, 36).
  • an arithmetic device such as a CPU and a GPU
  • a memory device such as a memory chip
  • any semiconductor device mounted on a semiconductor device can be applied without limitation.
  • the motherboard 10 may be a motherboard such as a printed circuit board or a printed wiring board.
  • the packaging substrate 20 includes a core layer 22; And an upper layer 26 positioned on one surface of the core layer.
  • the packaging substrate 20 may further include a lower layer 29 selectively positioned under the core layer.
  • the core layer 22 includes a glass substrate 21; A plurality of core vias 23 penetrating the glass substrate in the thickness direction; And a core distribution layer ( 24); includes.
  • the glass substrate 21 has a first surface 213 and a second surface 214 facing each other, and the two surfaces are substantially parallel to each other, so that the entire glass substrate has a constant thickness.
  • a core via 23 penetrating the first and second surfaces is disposed on the glass substrate 21.
  • a silicon substrate and an organic substrate are laminated.
  • silicon substrates due to the nature of semiconductors, parasitic elements may occur when applied to high-speed circuits, and power losses are relatively large.
  • organic substrates a larger area is required to form a more complex distribution pattern, but this does not correspond to the flow of manufacturing microelectronic devices.
  • it is necessary to substantially refine the pattern but there is a practical limit to pattern refinement due to the characteristics of materials such as polymers applied to organic substrates.
  • the glass substrate 21 is applied as a support for the core layer 22 as a method of solving these problems.
  • the core via 23 formed while penetrating the glass substrate together with the glass substrate the length of the electrical flow is shorter, smaller, faster response, and a packaging substrate 20 having less loss characteristics. to provide.
  • the core distribution layer 24 includes a core distribution pattern 241 and a core insulating layer 223.
  • the core distribution pattern 241 is an electrically conductive layer electrically connecting the first surface and the second surface of the glass substrate through a through via.
  • the core insulating layer 223 surrounds the core distribution pattern 241.
  • the core layer 22 has an electrically conductive layer formed therein through a core via to serve as an electrical path across the glass substrate 21, and connects the upper and lower portions of the glass substrate over a relatively short distance to provide faster electrical It can have the characteristics of signal transmission and low loss.
  • the core distribution pattern 241 is a pattern that electrically connects the first surface 213 and the second surface 214 of the glass substrate through the core via 23.
  • the core distribution pattern 241 includes a first surface distribution pattern 241a, a second surface distribution pattern 241c, and a core via distribution pattern 241b.
  • the first surface distribution pattern 241a is an electrically conductive layer positioned on at least a portion of the first surface 213.
  • the second surface distribution pattern 241c is an electrically conductive layer positioned on at least a portion of the second surface 214.
  • the core via distribution pattern 241b is an electrically conductive layer electrically connecting the first surface distribution pattern and the second surface distribution pattern to each other through the core via 23.
  • the electrically conductive layers may be, for example, applied with a copper plating layer, but are not limited thereto.
  • the glass substrate 21 serves as an intermediate and/or intermediary for connecting the semiconductor device 30 and the motherboard 10 to the upper and lower portions, respectively.
  • the core via 23 serves as a path through which electrical signals are transmitted, and thus smoothly transmits signals.
  • the thickness of the electrically conductive layer measured from the larger of the first surface opening diameter and the second surface opening diameter may be equal to or thicker than the thickness of the electrically conductive layer formed on a portion of the core via having a minimum inner diameter.
  • the core distribution layer 24 is an electrically conductive layer formed on a glass substrate, and may have a cross cut adhesion test value of 4B or more according to ASTM D3359.
  • the core distribution layer 24 may have an adhesion test value of 5 B or more.
  • the electroconductive layer, which is the core distribution layer 24 may have an adhesive force of 3 N/cm or more with the glass substrate, and may have a bonding force of 4.5 N/cm or more. When this degree of adhesion is satisfied, it has sufficient adhesion between the substrate and the electroconductive layer to be applied as a packaging substrate.
  • An upper layer 26 is positioned on the first surface 213.
  • the upper layer 26 includes an upper distribution layer 25 and a top connection layer 27 positioned on the upper distribution layer.
  • the uppermost surface of the upper layer 26 may be protected by a cover layer 60 having an opening through which the connection electrode of the semiconductor device may directly contact.
  • the upper distribution layer 25 includes an upper insulating layer 253 positioned on the first surface;
  • the core distribution layer 24 and at least a portion thereof are electrically conductive layers having a predetermined pattern and include an upper distribution pattern 251 embedded in the upper insulating layer.
  • the upper insulating layer 253 may be applied as long as it is applied as an insulator layer to a semiconductor device or a packaging substrate, and for example, an epoxy resin including a filler may be applied, but is not limited thereto.
  • the insulator layer may be formed by forming and curing a coating layer, or may be formed by laminating and curing an insulator film filmed in an uncured or semi-cured state on the core layer. In this case, if a pressure-sensitive lamination method or the like is applied, the insulator is inserted into the space inside the core via, so that an efficient process can be performed. In addition, even if a plurality of insulator layers are stacked and applied, it may be difficult to distinguish between the insulator layers, and a plurality of insulator layers are collectively referred to as an upper insulating layer. In addition, the same insulating material may be applied to the core insulating layer 223 and the upper insulating layer 253, and in this case, the boundary may not be substantially separated.
  • the upper distribution pattern 251 refers to an electrically conductive layer positioned within the upper insulating layer 253 in a predetermined shape.
  • the upper distribution pattern 251 may be formed in a build-up layer method. Specifically, an insulator layer is formed, an unnecessary portion of the insulator layer is removed, an electrical conductive layer is formed by copper plating, etc., and an unnecessary portion of the electrical conductive layer is selectively removed. After forming a layer, removing unnecessary parts again, repeating the method of forming an electroconductive layer by plating, etc., to form the upper distribution pattern 251 in which the battery conductive layer is formed in the vertical or horizontal direction in the intended pattern. I can.
  • the upper distribution pattern 251 is located between the core layer 22 and the semiconductor device part 30, the transfer of the electrical signal to the semiconductor device part 30 is smoothly performed, and the intended complex pattern is sufficient.
  • the fine pattern is formed to include a fine pattern in at least a part thereof.
  • the fine pattern may have a width and an interval of less than about 4 ⁇ m, less than about 3.5 ⁇ m, less than about 3 ⁇ m, less than about 2.5 ⁇ m, and about 1 to about It may be 2.3 ⁇ m.
  • the interval may be an interval between fine patterns adjacent to each other (hereinafter, the description of fine patterns is the same).
  • the upper distribution pattern 251 to include a fine pattern, at least two or more methods are applied in the embodiment.
  • the glass substrate 21 may have a fairly flat surface characteristic with a surface roughness Ra of 10 angstroms or less, and thus the influence of the surface morphology of the support substrate on the formation of a fine pattern can be minimized.
  • the other is in the characteristics of the insulator.
  • a filler component is often applied together with a resin, and inorganic particles such as silica particles may be applied as the filler.
  • inorganic particles such as silica particles
  • the size of the inorganic particles may affect whether or not a fine pattern is formed.
  • a particulate filler having an average diameter of about 150 nm or less is applied. , Specifically, it includes a particulate filler having an average diameter of about 1 to about 100 nm.
  • the top connection layer 27 includes a top connection pattern 272 and a top connection electrode 271.
  • the top connection pattern 272 is electrically connected to the upper distribution pattern 251 and at least a portion thereof, and is positioned on the upper insulating layer 253.
  • the top connection electrode 271 electrically connects the semiconductor device part 30 and the top connection pattern 272.
  • the top connection pattern 272 may be positioned on one surface of the upper insulating layer 253, or at least a portion thereof may be exposed and embedded on the upper insulating layer.
  • the upper insulating layer may be formed by plating or the like.
  • a copper plating layer, etc. is formed, and then a portion of the insulating layer or the electrically conductive layer is removed by a method such as surface polishing or surface etching. Can be.
  • the top connection pattern 272 may include at least a portion thereof. In this way, the top connection pattern 272 including a fine pattern allows a plurality of devices to be electrically connected even under a narrow area, making electrical signal connection between devices more smooth and more integrated packaging possible. Do.
  • the top connection electrode 271 may be directly connected to the semiconductor device part 30 through a terminal or the like, or may be connected through a device connection part 51 such as a solder ball.
  • the packaging substrate 20 is also connected to the motherboard 10.
  • a second surface distribution pattern 241c which is a core distribution layer positioned on at least a portion of the second surface 214 of the core layer 22, may be directly connected to a terminal of the motherboard. In addition, it may be electrically connected through a board connection such as a solder ball.
  • the second surface distribution pattern 241c may be connected to the motherboard 10 via a lower layer 29 positioned under the core layer 22.
  • the lower layer 29 includes a lower partial double layer 291 and a lower surface connection layer 292.
  • the lower insulating layer 291b is an insulating layer in which the second surface 214 and at least a portion thereof contact each other.
  • the lower partial distribution pattern 291a is embedded (buried) in the lower insulating layer to have a predetermined pattern, and the core distribution layer and at least a portion thereof are electrically connected.
  • the lower surface connection layer 292 may further include a lower surface connection electrode 292a and/or a lower surface connection pattern 292b.
  • the lower surface connection electrode 292a is electrically connected to the lower surface connection pattern.
  • the lower portion of the belly pattern and at least a portion thereof are electrically connected, and at least a portion thereof is exposed on one surface of the lower insulating layer.
  • the lower surface connection pattern 292b may be formed as a non-fine pattern having a width wider than that of the fine pattern. In this case, a more efficient electrical signal can be transmitted to a portion connected to the motherboard 10.
  • One of the characteristics of the present invention is that substantially no other substrates other than the glass substrate 21 are applied to the packaging substrate 20 positioned between the semiconductor device unit 30 and the motherboard 10.
  • an interposer and an organic substrate were stacked together to apply an interposer and an organic substrate between the device and the motherboard. It is believed that this was applied in a multi-stage form for at least two reasons. One of them is that there is a problem with scale in directly bonding the fine pattern of the device to the motherboard. The other is that a problem of wiring damage due to a difference in thermal expansion coefficient may occur during a bonding process or during a driving process of a semiconductor device.
  • a glass substrate having a coefficient of thermal expansion similar to that of a semiconductor device is applied, and a fine pattern having a fine scale sufficient for device mounting is formed on the first surface and the upper layer of the glass substrate, thereby solving this problem.
  • the semiconductor device 100 has a packaging substrate 20 having a considerably thin thickness, so that the overall thickness of the semiconductor device can be reduced, and by applying a fine pattern, an intended electrical connection pattern can be arranged even in a narrower area.
  • the packaging substrate may have a thickness of about 2000 ⁇ m or less, about 1500 ⁇ m or less, and about 900 ⁇ m.
  • the packaging substrate may have a thickness of about 120 ⁇ m or more and about 150 ⁇ m or more.
  • the packaging substrate as described above, electrically and structurally stably connects the device and the motherboard even with a relatively thin thickness, and may contribute to a smaller and thinner semiconductor device.
  • a method of manufacturing a packaging substrate according to another embodiment will be described.
  • the manufacturing method of the packaging substrate of the embodiment includes: a preparation step of forming defects at predetermined positions on a first surface and a second surface of the glass substrate; An etching step of preparing a glass substrate on which a core via is formed by applying an etching solution to the glass substrate on which the defects are formed; A core layer manufacturing step of forming a core layer by plating the surface of the glass substrate on which the core via is formed to form a core distribution layer, which is an electrically conductive layer; In addition, an upper layer manufacturing step of forming an upper distribution layer, which is an electrically conductive layer wrapped in an insulating layer, on one surface of the core layer, to manufacture the packaging substrate described above.
  • the shape of the defect is formed in consideration of the shape of the via to be formed. Due to these defects, a core via is formed in the etching step, and compared to a separate operation with a drill to form a via in an organic substrate, it can have superior workability.
  • the core layer manufacturing step includes a pretreatment process of forming a pretreated glass substrate by forming an organic-inorganic composite primer layer including nanoparticles having an amine group on the surface of the glass substrate on which the core via is formed; And a plating process of plating a metal layer on the pre-treated glass substrate.
  • the core layer manufacturing step includes a pretreatment process of forming a pretreated glass substrate by forming a metal-containing primer layer through sputtering on the surface of the glass substrate on which the core via is formed; And a plating process of plating a metal layer on the pre-treated glass substrate.
  • dissimilar metals such as titanium, chromium, and nickel may be sputtered alone or together with copper, and in this case, glass-metal adhesion is improved by an anchor effect in which the surface morphology of the glass and metal particles interact. Then, it can serve as a seed in the plating process.
  • An insulating layer forming step may be further included between the core layer manufacturing step and the upper layer manufacturing step.
  • the insulating layer forming step may be a step of forming a core insulating layer by placing an insulating film on the core layer and then performing pressure-sensitive lamination.
  • the manufacturing method of the packaging substrate will be described in more detail.
  • a glass substrate applied to a substrate of an electronic device may be applied.
  • an alkali-free glass substrate may be applied, but is not limited thereto.
  • products manufactured by manufacturers such as Corning, Short, and AGC can be applied.
  • Methods such as mechanical etching and laser irradiation may be applied to the formation of the defects (grooves).
  • Etching step core via formation step: The glass substrate 21a on which the defects (grooves, 21b) are formed, forms the core vias 23 through a physical or chemical etching process. During the etching process, the glass substrate forms a via in the defective portion, and at the same time, the surface of the glass substrate 21a may be etched at the same time. In order to prevent the etching of the glass surface, a masking film or the like may be applied, but the defective glass substrate itself can be etched in consideration of the hassle of applying and removing the masking film. The thickness of the glass substrate with the core via may be somewhat thinner than the thickness.
  • the chemical etching may be performed by placing a grooved glass substrate in a bath containing hydrofluoric acid and/or nitric acid, and applying an ultrasonic treatment or the like.
  • the concentration of hydrofluoric acid may be 0.5 M or more and 1.1 M or more.
  • the hydrofluoric acid concentration may be 3 M or less and 2 M or less.
  • the nitric acid concentration may be 0.5 M or more and 1 M or more.
  • the nitric acid concentration may be 2 M or less.
  • the ultrasonic treatment may be performed at a frequency of 40 Hz to 120 Hz, and may be performed at a frequency of 60 Hz to 100 Hz.
  • Core layer manufacturing step An electrically conductive layer 21d is formed on a glass substrate.
  • the electroconductive layer may be a metal layer including a copper metal, but is not limited thereto.
  • the surface of the glass (including the surface of the glass substrate and the surface of the core via) and the surface of the copper metal have different properties, so the adhesion is poor.
  • the adhesion between the glass surface and the metal was improved by two methods, a dry method and a wet method.
  • the dry method is a method of applying sputtering, that is, a method of forming the seed layer 21c on the glass surface and the inner diameter of the core via by metal sputtering.
  • sputtering that is, a method of forming the seed layer 21c on the glass surface and the inner diameter of the core via by metal sputtering.
  • dissimilar metals such as titanium, chromium, and nickel may be sputtered together with copper, and in this case, it is believed that glass-metal adhesion is improved by an anchor effect in which the surface morphology of the glass and the metal particles interact. do.
  • the wet method is a method of performing a primer treatment, and is a method of forming the primer layer 21c by pretreating with a compound having a functional group such as amine.
  • a primer treatment may be performed with a compound or particle having an amine functional group after pretreatment with a silane coupling agent.
  • the support substrate of the embodiment needs to be of high performance enough to form a fine pattern, and this must be maintained even after the primer treatment. Therefore, when such a primer contains nanoparticles, nanoparticles having an average diameter of 150 nm or less are preferably applied. For example, nanoparticles are preferably applied to particles having an amine group.
  • the primer layer may be formed by applying an adhesion improving agent manufactured by MEC's CZ series, for example.
  • the electroconductive layer may selectively form a metal layer with or without removing portions that do not require formation of the electroconductive layer.
  • a portion requiring or unnecessary formation of an electroconductive layer may be selectively processed in a state activated or deactivated for metal plating, thereby performing a subsequent process.
  • the activation or deactivation treatment may be applied to a light irradiation treatment such as a laser having a certain wavelength, or a chemical treatment.
  • the metal layer may be formed using a copper plating method applied to semiconductor device manufacturing, but is not limited thereto.
  • the thickness of the formed electrically conductive layer may be controlled by adjusting various variables such as the concentration of the plating solution, the plating time, and the type of additive to be applied.
  • a part of the core distribution layer is unnecessary, it may be removed, and after the seed layer is partially removed or deactivated, metal plating is performed to form an electrically conductive layer in a predetermined pattern, and the etching layer 21e of the core distribution layer May be formed
  • the core via may undergo an insulating layer forming step in which an empty space is filled with an insulating layer after forming the core distribution layer, which is the electrically conductive layer.
  • the applied insulating layer may be manufactured in the form of a film, and may be applied, for example, by a method of laminating the insulating layer in the form of a film under pressure. When the pressure-sensitive lamination is performed in this way, the insulating layer is sufficiently penetrated into the empty space inside the core via, thereby forming a core insulating layer without void formation.
  • Upper layer manufacturing step This is a step of forming an upper distribution layer including an upper insulating layer and an upper distribution pattern on the core layer.
  • the upper insulating layer may be performed by coating a resin composition forming the insulating layer 23a or stacking an insulating film, and simply stacking an insulating film is preferably applied. Lamination of the insulating film may be performed by laminating and curing the insulating film. In this case, if the pressure-sensitive lamination method is applied, the insulating resin may be sufficiently contained even in a layer in which an electrically conductive layer is not formed in the core via.
  • the upper insulating layer is also in direct contact with the glass substrate in at least a portion thereof, and thus, a material having sufficient adhesion is applied. Specifically, it is preferable that the glass substrate and the upper insulating layer have a property that satisfies an adhesion test value of 4B or more according to ASTM D3359.
  • the upper distribution pattern may be formed by repeating the process of forming the insulating layer 23a, forming the electrically conductive layer 23c in a predetermined pattern, and etching unnecessary portions to form the etching layer 23d of the electrically conductive layer.
  • the blind via 23b may be formed in the insulating layer and then a plating process may be performed.
  • the blind via may be formed by a dry etching method such as laser etching or plasma etching, and a wet etching method using a masking layer and an etching solution.
  • the top connection pattern and the top connection electrode may be formed in a process similar to that of the formation of the top distribution layer. Specifically, formed by forming an etching layer 23f of an insulating layer on the insulating layer 23e, forming an electrically conductive layer 23g thereon again, and then forming an etching layer 23h of the electrically conductive layer. However, it may be applied as a method of selectively forming only an electrically conductive layer without applying an etching method.
  • the cover layer may be formed such that an opening (not shown) is formed at a position corresponding to the top connection electrode to expose the top connection electrode, and can be directly connected to the device connection part or the terminal of the device.
  • a lower surface connection layer and a cover layer In a manner similar to the above-described step of forming the upper connection layer and the cover layer, the lower partial rear layer and/or the lower surface connection layer, and optionally a cover layer (not shown) may be formed.
  • Step 1 Glass Defect Formation Process: Prepare a glass substrate 21a having a flat first side and a second side, and form a defect (groove, 21b) on the glass surface at a predetermined position for forming a core via. I did. At this time, the number of defects was 225 or 1024 per 1 cm 2 . As the glass, borosilicate glass was applied. Mechanical etching and laser irradiation methods were applied to the formation of the defects (grooves).
  • Etching step core via formation step: The glass substrate 21a on which the defects (grooves, 21b) are formed was formed with the core via 23 through a physical or chemical etching process. The etching was performed by placing the glass substrate in an etching bath filled with 2 M hydrofluoric acid (HF), 1.1 M nitric acid (HNO 3 ) and deionized water, and applying ultrasonic waves at 80 Hz and 100% output.
  • HF hydrofluoric acid
  • HNO 3 1.1 M nitric acid
  • the core via may include a first opening in contact with the first surface; A second opening in contact with the second surface;
  • the inner diameter is formed to have a minimum inner diameter portion, which is the narrowest area.
  • a substrate was manufactured in the same manner as in Example 1, except that the condition was changed to 80% of ultrasonic power.
  • Etching was performed in Example 1, except that the glass substrate was placed in an etching bath filled with 1.1 M hydrofluoric acid (HF), 1.1 M nitric acid (HNO 3 ) and deionized water, and etched at 80 Hz and 100% output.
  • HF hydrofluoric acid
  • HNO 3 1.1 M nitric acid
  • a substrate was prepared in the same manner as described above.
  • a substrate was manufactured in the same manner as in Example 3, except that the condition was changed to 80% of ultrasonic output during etching.
  • the stress was analyzed by applying a birefringence two-dimensional evaluation device.
  • a birefringence two-dimensional distribution evaluation apparatus the WPA-200 apparatus of NPM (Nippon Pulse Korea Co., Ltd.) was applied.
  • a measurement value such as a birefringence value is input to the device, and the stress in the measurement path is measured in a pressure unit (e.g., MPa) through a predetermined calculation process. ).
  • a pressure unit e.g., MPa
  • a photoelastic coefficient of 2.4 was applied and a thickness of 300 um was applied.
  • Core layer manufacturing step An electrically conductive layer 21d was formed on a glass substrate. A metal layer containing a copper metal was applied as the electroconductive layer. A sputter layer containing titanium was formed and copper plating was performed.
  • Insulation layer forming step After forming the core distribution layer, which is the electrically conductive layer, an insulating layer forming step was performed to fill an empty space with an insulating layer. At this time, the applied insulating layer was applied in the form of a film, and applied by a method of vacuum lamination of the film-shaped insulating layer.
  • Upper layer manufacturing step A step of forming an upper distribution layer including an upper insulating layer and an upper distribution pattern on the core layer was performed.
  • the upper insulating layer was performed by laminating an insulating film, and was performed by laminating and curing the insulating film.
  • the upper insulating layer was also in direct contact with the glass substrate in at least a portion thereof, and thus had sufficient adhesion.
  • the glass substrate and the upper insulating layer were applied having a property that satisfies an adhesion test value of 4B or more according to ASTM D3359.
  • the upper distribution pattern was formed by repeating the process of forming the insulating layer 23a, forming the electrically conductive layer 23c in a predetermined pattern, and etching unnecessary portions to form the etching layer 23d of the electrically conductive layer.
  • a blind via 23b is formed in the insulating layer and then a plating process is performed.
  • a dry etching method such as laser etching and plasma etching, and a wet etching method using a masking layer and an etching solution were applied to prepare a packaging substrate.
  • semiconductor device part 32 first semiconductor device
  • packaging substrate 22 core layer
  • top connection layer 271 top connection electrode
  • connection part 51 element connection part
  • insulating layer 23b etching layer of the insulating layer
  • electroconductive layer 23d etching layer of electroconductive layer

Abstract

구현예는 반도체용 패키징 유리기판, 반도체용 패키징 기판 및 반도체 장치 등에 관한 것으로, i) 서로 마주보는 제1면과 제2면을 갖는 유리기판, ii) 상기 유리기판을 두께 방향으로 관통하는 다수의 코어비아 및 iii) 상기 코어비아의 표면 상에 위치하며 전기전도성층 형성의 시드가 되는 코어시드층 또는 전기전도성층인 코어분배층이 위치하는 코어층;을 포함하는 것으로, 상기 유리기판의 제1면 상에서 상기 코어비아가 형성되지 않은 곳을 잇는 직선인 무지라인에서 측정된 응력과 상기 코어비아가 형성된 곳을 잇는 직선인 비아라인에서 측정한 응력은 식 (1): P = Vp - Np에 따른 응력차이값(P)이 1.5 MPa 이하이다. 식 (1)에서 Vp는 비아라인에서 측정한 응력의 최대값과 최소값의 차이이고, Np는 무지라인에서 측정한 응력의 최대값과 최소값의 차이이다.

Description

반도체용 패키징 유리기판, 반도체용 패키징 기판 및 반도체 장치
구현예는 반도체용 패키징 유리기판, 반도체용 패키징 기판 및 반도체 장치에 관한 것이다.
[연관된 출원과의 상호참조]
본 출원은 2019년 03월 29일에 출원된 미국 가출원 특허출원번호 62/826,122와 2019년 03월 29일에 출원된 미국 가출원 특허출원번호 62/826,144에 의한 우선권의 이익을 가지며, 상기 우선권의 기초 출원의 내용 모두는 본 출원의 내용으로 포함된다.
전자부품을 제작하는데 있어 반도체 웨이퍼에 회로를 구현하는 것을 전 공정 (FE:Front-End)이라 하고, 웨이퍼를 실제 제품에서 사용할 수 있는 상태로 조립하는 것을 후 공정(BE:Back-End) 이라 하며, 이 후 공정 중에 패키징 공정이 포함된다.
최근 전자제품의 급속한 발전을 가능하게 한 반도체 산업의 4가지 핵심기술로는 반도체 기술, 반도체 패키징 기술, 제조공정 기술, 소프트웨어 기술이 있다. 반도체 기술은 마이크로 이하 나노 단위의 선폭, 천만 개 이상의 셀(Cell), 고속 동작, 많은 열 방출 등 다양한 형태로 발전하고 있으나 상대적으로 이를 완벽하게 패키징하는 기술이 뒷받침되지 못하고 있다. 이에, 반도체의 전기적 성능이 반도체 기술 자체의 성능보다는 패키징 기술과 이에 따른 전기적 접속에 의해 결정되기도 한다.
패키징 기판의 재료로는 세라믹 또는 수지가 적용된다. 세라믹 기판의 경우, 저항값이 높거나 유전율이 높아 고성능 고주파의 반도체 소자를 탑재하기에 쉽지 않다. 수지 기판의 경우 상대적으로 고성능 고주파의 반도차체 소자를 탑재할 수는 있으나, 배선의 피치 축소에 한계가 있다.
최근, 하이엔드용 패키징 기판으로 실리콘이나 유리를 적용한 연구들이 진행중이다. 실리콘이나 유리기판에 관통구멍을 형성하고 도전성 물질을 이 관통구멍에 적용해서 소자와 마더보드 사이에 배선길이가 짧아지고 우수한 전기적 특징을 가질 수 있다.
관련 선행문헌으로,
한국 공개특허공보 제10-2019-0008103호,
한국 공개특허공보 제10-2016-0114710호,
한국 등록특허공보 제10-1468680호 등이 있다.
구현예의 목적은 응력이 조절된 유리기판을 적용하여 보다 집적화된 반도체 장치를 제조할수 있는 반도체용 패키징 유리기판, 반도체용 패키징 기판 및 반도체 장치 등을 제공하는 것이다.
상기 목적을 달성하기 위하여, 일 구현예에 따른 반도체용 패키징 유리기판은 서로 마주보는 제1면과 제2면을 갖는 유리기판; 및 상기 유리기판을 두께 방향으로 관통하는 다수의 코어비아;를 포함한다.
무지라인은 상기 유리기판의 제1면 상에서 상기 코어비아가 형성되지 않은 곳을 잇는 직선이다.
비아라인은 상기 유리기판의 제1면 상에서 상기 코어비아가 형성된 곳을 잇는 직선이다.
응력차이값(P)은 아래 식 (1)에 따른 값이다.
식 (1): P = Vp - Np
식 (1)에서,
P는 동일한 유리기판에서 측정한 응력차이값이고,
Vp는 비아라인에서 측정한 응력의 최대값과 최소값의 차이이고,
Np는 무지라인에서 측정한 응력의 최대값과 최소값의 차이이다.
반도체용 패키징 유리기판의 응력차이값(P)이 1.5 MPa 이하이다.
상기 Vp 값은 2.5 MPa 이하일 수 있다.
상기 Np 값은 1.0 MPa 이하일 수 있다.
상기 코어비아는 상기 유리기판의 단위면적(1 cm x 1 cm)을 기준으로 100 개 내지 3000 개가 위치할 수 있다.
응력차이비율(K)은 아래 식 (2)에 따른 값이다.
식 (2): K = Lp / La
식 (2)에서,
상기 K는 동일한 유리기판의 동일한 면에서 측정한 응력차이비율이고,
상기 Lp는 대상라인에 대해 측정한 응력의 최대값과 최소값의 차이이고,
상기 La는 상기 대상라인에서 측정한 응력의 평균값이다.
일 구현예에 따른 패키징용 유리기판은 상기 응력차이비율(K)이 6 이하일 수 있다.
상기 대상라인은 무지라인이고, 상기 반도체용 패키징 유리기판의 응력차이비율(K)는 2 이하일 수 있다.
상기 대상라인은 비아라인이고, 상기 반도체용 패키징 유리기판의 응력차이비율(K)는 6 이하일 수 있다.
상기 코어비아는 상기 유리기판의 단위면적(1 cm x 1 cm)을 기준으로 100 개 내지 3000 개가 위치할 수 있다.
상기 목적을 달성하기 위하여, 다른 일 구현예에 따른 반도체 패키징 기판은, 위에서 설명한 반도체 캐피징용 유리기판을 포함하고, 상기 코어비아의 표면 상에 위치하는 코어층을 더 포함하고, 상기 코어층은 전기전도성층 형성의 시드가 되는 코어시드층 또는 전기전도성층인 코어분배층을 포함한다.
상기 목적을 달성하기 위하여, 다른 일 구현예에 따른 반도체 장치는 1 이상의 반도체소자를 포함하는 반도체소자부; 상기 반도체소자부와 전기적으로 연결되는 패키징 기판; 및 상기 패키징 기판과 전기적으로 연결되며 상기 반도체소자와 외부의 전기적 신호를 전달하고 서로 연결하는 마더보드;를 포함하고, 상기 패키징 기판은 위에서 설명한 패키징 기판이다.
구현예의 반도체용 패키징 유리기판, 반도체용 패키징 기판 및 반도체 장치는 반도체 소자와 마더보드 사이를 보다 가깝게 연결해 전기적 신호가 최대한 짧은 거리로 전달되도록 하여 신호 전달 속도 등의 전기적 특성을 크게 향상시킬 수 있다.
또한, 기판의 코어로 적용하는 유리기판은 그 자체가 절연체이기 때문에 기존의 실리콘 코어와 비교하여 기생 소자 발생의 염려가 거의 없어서 절연막 처리 공정을 보다 단순화시킬 수 있고, 고속 회로에도 적용이 가능하다.
아울러, 실리콘이 둥근 웨이퍼의 형태로 제조되는 것과 달리, 유리기판은 대형 패널 형태로 제조되기 때문에 대량 제조가 비교적 용이하고 경제성을 보다 향상시킬 수 있다.
구현예는, 응력이 조절된 유리기판을 적용하기 때문에, 코어비아 형성에도 불구하고 우수한 기계적 특성을 가질 수 있다.
도 1은 본 발명의 실시예에서 적용하는 코어비아를 갖는 유리기판을 위에서 본 모습(a)과 코어비아의 단면을 설명하는 개념도.
도 2는 본 발명에서 응력을 측정하는 방법을 설명하는 개념도로, (a)는 비아라인의 응력 측정 경로를, (b)는 무지라인의 응력 측정 경로를 나타냄.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 단면을 설명하는 개념도.
도 4는 본 발명의 다른 일 실시예에 따른 패키징기판의 단면을 설명하는 개념도.
도 5와 6은 각각 본 발명의 실시예에 따른 패키징기판의 단면의 일부를 설명하는 상세개념도(동그라미는 상면 또는 저면에서 관찰한 모습을 나타냄).
도 7 내지 도 9는 실시예에 따른 패키징 기판의 제조과정을 단면으로 설명하는 순서도.
이하, 구현예가 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 실시예에 대하여 첨부한 도면을 참고로 하여 상세히 설명한다. 그러나 구현예는 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
본 명세서 전체에서, 마쿠시 형식의 표현에 포함된 "이들의 조합"의 용어는 마쿠시 형식의 표현에 기재된 구성 요소들로 이루어진 군에서 선택되는 하나 이상의 혼합 또는 조합을 의미하는 것으로서, 상기 구성 요소들로 이루어진 군에서 선택되는 하나 이상을 포함하는 것을 의미한다.
본 명세서 전체에서, “제1”, “제2” 또는 “A”, “B”와 같은 용어는 동일한 용어를 서로 구별하기 위하여 사용된다. 또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 명세서에서, “~”계는, 화합물 내에 “~”에 해당하는 화합물 또는 “~”의 유도체를 포함하는 것을 의미하는 것일 수 있다.
본 명세서에서, A 상에 B가 위치한다는 의미는 A 상에 직접 맞닿게 B가 위치하거나 그 사이에 다른 층이 위치하면서 A 상에 B가 위치하는 것을 의미하며 A의 표면에 맞닿게 B가 위치하는 것으로 한정되어 해석되지 않는다.
본 명세서에서, A 상에 B와 연결된다는 의미는 A와 B가 직접 연결되거나 A와 B 사이에 다른 구성요소를 통해서 연결되는 것을 의미하며, 특별한 언급이 없는 한 A와 B가 직접 연결되는 것으로 한정하여 해석되지 않는다.
본 명세서에서 단수 표현은 특별한 설명이 없으면 문맥상 해석되는 단수 또는 복수를 포함하는 의미로 해석된다.
발명자들은, 보다 집적화되고 얇은 두께로 고성능을 발휘할 수 있는 반도체 장치를 개발하는 과정에 있어서, 소자 자체 자체만이 아니라 패키징에 대한 부분이 성능향상에서 중요한 요소라는 점을 인식했다. 또한, 발명자들은 기존의 인터포저와 유기기판(organic substrate)과 같이 2 층 이상의 코어를 패키징기판으로 마더보드 상에 적용하던 것과 달리, 유리 코어를 단일 층으로 적용하고 관통비아의 형상, 여기에 형성되는 전기전도성층 등을 제어하는 방법을 적용하여 패키징기판을 보다 얇고 반도체장치의 전기적 특성 향상에 도움이 되도록 할 수 있다는 점을 확인하였다.
얇은 유리기판에 관통공 형태의 코어비아가 형성되는 경우, 그 가공 과정에서 부분적인 응력 집중이 발생하기 쉽고, 이는 기계적 물성 약화를 가져올 수 있다. 이는 복잡한 패키징 기판 제조 공정에서 작업성을 떨어뜨리는 중요한 원인 중 하나가 된다. 구현예에서는 이러한 응력 집중이 제어된 유리기판을 적용한 패키징용 기판을 제공한다.
도 1은 실시예에서 적용하는 코어비아를 갖는 유리기판을 위에서 본 모습(a)과 코어비아의 단면을 설명하는 개념도이다. 도 2는 응력을 측정하는 방법을 설명하는 개념도로, (a)는 비아라인의 응력 측정 경로를, (b)는 무지라인의 응력 측정 경로를 나타내는 도면이다. 도 3은 일 실시예에 따른 반도체 장치의 단면을 설명하는 개념도이다. 도 4는 다른 일 실시예에 따른 패키징기판의 단면을 설명하는 개념도이며, 도 5와 6은 각각 실시예에 따른 패키징기판의 단면의 일부를 설명하는 상세개념도(동그라미는 상면 또는 저면에서 관찰한 모습을 나타냄)이다. 이하 도 1과 도 2를 참고하여 반도체 패키징 기판을, 그리고 도 3 내지 6을 참고하여 패키징기판과 반도체장치를 보다 상세히 설명한다.
상기 목적을 달성하기 위하여, 구현예에 따른 반도체 패키징 기판(215)은 유리기판(21), 코어비아(23) 및 코어층(22);을 포함한다.
유리기판(21)은 서로 마주보는 제1면(213)과 제2면(214)을 갖는다.
코어비아(23)은 상기 유리기판을 두께 방향으로 관통하는 것으로, 다수의 코어비아가 상기 유리기판에 배치된다.
코어층(22)에는 코어시드층(225) 또는 코어분배패턴(241)이 위치한다.
코어시드층(225)는 상기 코어비아의 표면 상에 위치하며 전기전도성층 형성의 시드가 된다.
코어분배패턴(241)은 상기 코어비아의 표면 상에 위치하는 전기전도성층이다.
유리기판(21)은 반도체에 적용되는 유리기판을 적용하는 것이 좋고, 예를 들어 보로실리케이트 유리기판, 무알카리 유리기판 등이 적용될 수 있으나, 이에 한정되는 것은 아니다.
유리기판(21)은 그 두께가 1,000 um 이하일 수 있다. 유리기판(21)은 그 두께가 100 내지 1,000 um일 수 있으며, 100 내지 700 um일 수 있다. 유리기판(21)은 그 두께가 100 내지 500 um일 수 있다.
보다 얇은 패키징기판을 형성하는 것이 전기적 신호 전달을 보다 효율화할 수 있다는 점에서 유리하다. 그러나, 유리기판은 배치되는 반도체소자들을 지지하는 지지체로써의 역할도 하여야 하므로, 상기 두께를 갖는 것이 좋다.
유리기판의 두께는 유리기판 상에 위하는 전기전도성층의 두께를 제외한 유리기판 자체의 두께를 의미한다.
코어비아(23)는 유리기판(21)의 미리 정해진 영역을 제거하는 방식으로 형성될 수 있으며, 구체적으로 물리 및/또는 화학적인 방법으로 판형 유리를 식각하여 마련될 수 있다.
코어비아(23)의 형성은 유리기판의 표면에 레이저 등의 방식으로 결함(흠)을 형성한 후 화학적으로 에칭하는 방식, 레이저 식각 등이 적용될 수 있으나, 이에 한정되는 것은 아니다.
유리기판(21)의 응력은 무지라인과 비아라인에서 측정될 수 있다.
무지라인은 제1면(213) 상에서 상기 코어비아(23)가 형성되지 않은 곳을 잇는 직선이다. 비아라인은 제1면(213) 상에서 상기 코어비아(23)가 형성된 곳을 잇는 직선이다.
응력차이값(P)은 아래 식 (1)로 나타낸다.
유리기판(21)은 응력차이값(P)이 1.5 MPa 이하일 수 있다.
식 (1) P = Vp - Np
식 (1)에서, Vp는 비아라인에서 측정한 응력의 최대값과 최소값의 차이이고, Np는 무지라인에서 측정한 응력의 최대값과 최소값의 차이이다.
유리기판의 P 값은 1.35 MPa 이하일 수 있다. 유리기판의 P 값은 1.2 MPa 이하일 수 있고, 1.1 MPa 이하일 수 있다. 유리기판의 P 값은 0.01 MPa 이상일 수 있다. 유리기판의 P 값은 0.1 MPa 이상일 수 있다.
상기 응력차이값(P)을 갖는 유리기판을 반도체 패키징 기판으로 적용하는 경우, 보다 안정적인 기계적 물성을 갖는 패키징기판의 제조가 가능하다.
유리기판의 Vp 값은 2.5 MPa 이하일 수 있다. 유리기판의 Vp 값은 2.3 MPa 이하일 수 있으며, 상기 Vp 값은 2.0 MPa 이하일 수 있다. 유리기판의 Vp 값은 1.8 MPa 이하일 수 있다. 유리기판의 Vp 값은 0.2 MPa 이상일 수 있다. 유리기판의 Vp 값은 0.4 MPa 이상일 수 있다.
비아라인에서 측정한 응력의 최대값과 최소값의 차이(Vp)가 이러한 범위인 유리기판을 반도체 패키징 기판으로 적용하는 경우, 보다 안정적인 기계적 물성을 갖는 패키징기판의 제조가 가능하다.
유리기판의 Np 값은 1.0 MPa 이하일 수 있다. 유리기판의 Np 값은 0.9 MPa 이하일 수 있으며, 0.8 MPa 이하일 수 있다. 유리기판의 Np 값은 0.1 MPa 이상일 수 있다. 유리기판의 Np 값은 0.2 MPa 이상일 수 있다.
무지라인에서 측정한 응력의 최대값과 최소값의 차이(Np)가 이러한 범위인 유리기판을 반도체 패키징 기판으로 적용하는 경우, 보다 안정적인 기계적 물성을 갖는 패키징기판의 제조가 가능하다.
응력차이비율(K)은 아래 식 (2)로 나타낸다.
대상라인은 코어비아가 형성되지 않은 곳을 잇는 직선인 무지라인 또는 코어비아가 형성된 곳을 잇는 직선인 비아라인에서 선택된 어느 하나이다.
상기 유리기판의 응력차이비율(K)은 6 이하일 수 있다.
식 (2): K = Lp / La
식 (2)에서, 상기 K는 동일한 유리기판의 동일한 면에서 측정한 응력차이비율이고, 상기 Lp는 대상라인에서 측정한 응력의 최대값과 최소값의 차이이며, 상기 La는 상기 대상라인에서 측정한 응력의 평균값이다.
유리기판의 K 값은 5 이하일 수 있다. 유리기판의 K 값은 4.5 이하일 수 있으며, 4 이하일 수 있다. 상기 K 값을 갖는 유리기판을 반도체 패키징 기판으로 적용하는 경우, 보다 안정적인 기계적 물성을 갖는 패키징기판의 제조가 가능하다.
무지라인에서 측정된 응력차이비율은 Kn으로 표시한다.
무지라인에서의 응력차이비율(Kn)는 2 이하일 수 있다. 무지라인에서의 응력차이비율(Kn)는 1.8 이하일 수 있다. 무지라인에서의 응력차이비율(Kn)는 0.3 초과일 수 있다. 무지라인에서의 응력차이비율(Kn)는 0.5 초과일 수 있다.
비아라인에서 측정된 응력차이비율을 Kv로 표시한다.
비아라인에서의 응력차이비율(Kv)는 6 이하일 수 있다. 비아라인의 응력차이비율(Kv)는 5 이하일 수 있다. 비아라인의 응력차이비율(Kv)는 4.5 이하일 수 있고, 3 이하일 수 있다. 비아라인의 응력차이비율(Kv)는 0.5 이상일 수 있다. 비아라인에서의 응력차이비율(Kv)는 1.0 이상일 수 있고, 1.5 이상일 수 있다.
이러한 Kn, Kv를 갖는 유리기판을 반도체 패키징 기판으로 적용하는 경우, 보다 안정적인 기계적 물성을 갖는 패키징기판의 제조가 가능하다.
상기 응력은 복굴절 2차원 평가장치를 적용하여 분석한다. 구체적으로, 복굴절의 2차원 분포 평가 장치는 NPM사(Nippon Pulse Korea Co.,LTD)의 WPA-200 장치가 적용될 수 있다.
예시적으로, 프로브로 도 2에 나타낸 응력 측정 경로를 따라서 유리기판 상에서 데이터를 읽으면, 상기 장치로 복굴절율 값 등의 측정치가 입력되고, 미리 정해진 연산과정을 통해 측정 경로에서 응력이 압력 단위(예, MPa)로 제시된다.
이 때, 광탄성계수와 측정대상의 두께를 입력하여 응력 측정이 가능하며, 실시예에서는 광탄성계수 값으로 2.4를 적용한다.
상기 코어비아(23)는 상기 유리기판(21)의 단위면적(1 cm x 1 cm)을 기준으로 100 개 내지 3000 개가 위치할 수 있고, 100 개 내지 2500 개가 위치할 수 있으며, 225 개 내지 1024 개가 위치할 수 있다. 이러한 피치 조건을 만족하는 경우, 전기전도성층 등의 형성에 보다 유리하고 패키징 기판의 성능을 향상시킬 수 있다.
상기 코어비아(23)는 상기 유리기판(21)에 1.2 mm 이하의 피치로 위치할 수 있고, 0.12 mm 내지 1.2 mm의 피치로 위치할 수 있으며, 0.3 mm 내지 0.9 mm의 피치로 위치할 수 있다. 이러한 경우, 유리기판의 기계적 물성을 일정 수준 이상으로 유지하면서 전기전도성층 등을 형성하기에 유리하다.
코어비아(23)는, 상기 제1면과 접하는 제1개구부(233); 제2면과 접하는 제2개구부(234); 그리고 상기 제1개구부와 상기 제2개구부를 연결하는 전체 코어비아에서 그 내경이 가장 좁은 구역인 최소내경부(235);를 포함할 수 있다.
제1개구부의 직경(CV1)과 제2개구부의 직경(CV2)은 실질적으로 다를 수 있다. 제1개구부(CV1)와 제2개구부(CV2)는 그 직경이 실질적으로 같을 수 있다.
상기 코어비아(22)는 상기 제1면개구부와 상기 제2면개구부를 연결하는 내경면 중에서 어느 한 곳이 다른 곳들보다 작은 내경을 가질 수 있고, 이를 최소내경이라 한다.
최소내경부는 제1개구부 또는 제2개구부에 위치할 수 있으며, 이 때 코어비아는 원통형 또는 (잘린)삼각뿔형의 코어비아일 수 있다. 이 경우 상기 최소내경부의 직경(CV3)은 상기 제1개구부와 상기 제2개구부 중에서 작은 것의 직경에 해당한다.
최소내경부는 제1개구부와 제2개구부 사이에 위치하며, 이 때 코어비아는 배럴형의 코어비아일 수 있다. 이 경우 최소내경부의 직경(CV3)은 상기 제1개구부의 직경과 상기 제2개구부의 직경 중에서 큰 것 보다 작을 수 있다.
상기 제1면개구부직경과 제2면개구부직경은 각각 유리기판(21) 전체적으로 비교적 일정할 수 있다. 또한, 상기 코어비아는 가장 좁은 부분에서의 내경(최소내경)이 유리기판(21) 전체적으로 비교적 일정할 수 있다.
상기 최소내경은 평균 직경이 50 ㎛ 내지 95 ㎛일 수 있다.
상기 최소내경은 아래 식 (3)의 조건을 만족할 수 있다.
식 (3) : 0.83×D 90≤ D 50 ≤1.25×D 10
상기 식 (3)에서, D 50은 최소내경의 직경분포 중 50 %에 해당하는 값이고, D 90은 최소내경의 직경분포 중 90 %에 해당하는 값이며, D 10은 최소내경의 직경분포 중 10 %에 해당하는 값이다.
상기 최소내경은 평균 직경이 55 ㎛ 내지 85 ㎛일 수 있고, 60 ㎛ 내지 70 ㎛일 수 있다.
상기 최소내경은 아래 식 (3-1)의 조건을 만족하는 것일 수 있다.
식 (3-1) : 0.88×D 90≤ D 50 ≤1.18×D 10
상기 식 (3-1)에서, D 50은 최소내경의 직경분포 중 50 %에 해당하는 값이고, D 90은 최소내경의 직경분포 중 90 %에 해당하는 값이며, D 10은 최소내경의 직경분포 중 10 %에 해당하는 값이다.
상기 제1면개구부직경과 상기 제2면개구부직경 중에서 큰 것인 대상개구부는 그 평균 직경이 70 ㎛ 내지 120 ㎛일 수 있다.
상기 제1면개구부직경과 상기 제2면개구부직경 중에서 큰 것인 대상개구부는 아래 식 (4)의 조건을 만족할 수 있다.
식 (4) : 0.9×D 90≤ D 50 ≤1.1×D 10
상기 식 (4)에서, D 50은 대상개구부의 직경분포 중 50 %에 해당하는 값이고, D 90은 대상개구부의 직경분포 중 90 %에 해당하는 값이며, D 10은 대상개구부의 직경분포 중 10 %에 해당하는 값이다.
상기 제1면개구부직경과 상기 제2면개구부직경 중에서 큰 것인 대상개구부는 그 평균 직경이 80 ㎛ 내지 105 ㎛일 수 있다.
상기 제1면개구부직경과 상기 제2면개구부직경 중에서 큰 것인 대상개구부는 아래 식 (4-1)의 조건을 만족할 수 있다.
식 (4-1) : 0.92×D 90≤ D 50 ≤1.08×D 10
상기 식 (4-1)에서, D 50은 대상개구부의 직경분포 중 50 %에 해당하는 값이고, D 90은 대상개구부의 직경분포 중 90 %에 해당하는 값이며, D 10은 대상개구부의 직경분포 중 10 %에 해당하는 값이다.
상기 코어비아는, 상기 제1면과 접하는 개구부에서의 직경인 제1면개구부직경과 제2면과 접하는 개구부에서의 직경인 제2면개구부직직경 중에서 큰 것인 대상개구부의 평균 직경은 대상개구부의 직경분포 중 50 %에 해당하는 값인 D 50보다 큰 값을 가질 수 있다.
위에서 설명한 직경 분포는 제조된 샘플을 9개의 구획(3 X 3)을 구분한 후 좌상, 좌하, 중앙, 우상, 우하의 5개 영역의 샘플들을 취하여 절단 처리한 후 단면에서 현미경으로 관찰하여 측정한 직경을 기준으로 평가했다.
상기 최소내경부가 위치하는 지점이 상기 코어비아 길이 전체(G21)를 100 %로 보았을 때, 상기 제1개구부를 기준으로 40 % 내지 60 % 지점(G23)에 위치할 수 있고, 45 % 내지 55 % 지점에 위치할 수 있다. 이렇게 코어비아 길이 전체를 기준으로 상기 최소내경부가 위에서 설명한 위치에 존재하는 경우, 패키징 기판의 전기전도성층 설계와 전기전도성층 형성 과정이 보다 용이할 수 있다.
상기 최소내경부의 내경과 상기 제1개구부를 잇는 내경면의 각도(Ca1)와 상기 최소내경부의 내경과 상기 제2개구부를 잇는 내경면의 각도(Ca2)는 1: 0.7 내지 1.3의 비율을 가질 수 있다. 이러한 경우 상기 제1개구부에서 시작되는 코어비아의 내경면과 상기 제2개구부에서 시작되는 코어비아의 내경면의 각도의 차이가 미미하여 이후 도금공정 등의 진행이 보다 원활할 수 있다.
상기 각도는 상기 제1면또는 상기 제2면에 수직한 가상의 기준선과의 각도로 평가하며, 방향과 무관하게 절대값으로 평가한다(이하 동일함).
상기 최소내경부의 내경과 상기 제1개구부를 잇는 내경면의 각도(Ca1)와 상기 최소내경부의 내경과 상기 제2개구부를 잇는 내경면의 각도(Ca2) 중에서 큰 것의 각도는 8도 이하일 수 있고, 0.1 내지 8도일 수 있으며, 0.5 내지 6.5도 일 수 있다. 이러한 각도를 갖는 경우 도금 등 이후 공정의 효율성을 보다 향상시킬 수 있다.
상기 제1면개구부직경(CV1)과 상기 제2면개구부직경(CV2) 중 큰 것에서 측정한 전기전도성층의 두께는 코어비아 중에서 최소내경을 갖는 부분(CV3) 상에 형성된 전기전도성층의 두께와 같거나 두꺼울 수 있다.
반도체 장치(100)와 패키징기판(20)을 보다 상세히 설명한다.
일 구현예에서 반도체 장치(100)는 1 이상의 반도체소자(32, 34, 36)가 위치하는 반도체소자부(30); 상기 반도체소자와 전기적으로 연결되는 패키징 기판(20); 및 상기 패키징 기판과 전기적으로 연결되며 상기 반도체소자와 외부의 전기적 신호를 전달하고 서로 연결하는 마더보드(10);를 포함한다.
다른 구현예에 따른 패키징 기판(20)은 코어층(22); 그리고 상부층(26);을 포함한다.
상기 코어층(22)은 위에서 설명한 반도체 패키징 기판(215)을 포함한다.
상기 반도체소자부(30)는 반도체 장치에 실장되는 소자들을 의미하며, 접속전극 등에 의해 상기 패키징 기판(20)에 실장된다. 구체적으로 상기 반도체소자부 (30)로는 예를 들어, CPU, GPU 등의 연산소자(제1소자: 32, 제2소자: 34), 메모리칩 등의 기억소자(제3소자, 36) 등이 적용될 수 있으나, 반도체 장치에 실장되는 반도체 소자라면 제한없이 적용 가능하다.
상기 마더보드(10)는 인쇄회로기판, 인쇄배선기판 등의 마더보드가 적용될 수 있다.
상기 패키징 기판(20)은 코어층(22); 및 상기 코어층의 일면 상에 위치하는 상부층(26);을 포함한다.
상기 패키징 기판(20)은 선택적으로 코어층 하에 위치하는 하부층(29)을 더 포함할 수 있다.
상기 코어층(22)은, 유리기판(21); 상기 유리기판을 두께 방향으로 관통하는 다수의 코어비아(23); 및 상기 유리기판 또는 코어비아의 표면 상에 위치하며 적어도 그 일부가 상기 코어비아를 통하여 상기 제1면과 상기 제2면 상의 전기전도성층을 전기적으로 연결하는 전기전도성층이 위치하는 코어분배층(24);을 포함한다.
상기 유리기판(21)은 서로 마주보는 제1면(213)과 제2면(214)을 가지며 이 두 면은 서로 대체로 평행하여 유리기판 전체적으로 일정한 두께를 갖는다.
상기 유리기판(21)에는 상기 제1면과 상기 제2면을 관통하는 코어비아(23)가 위치한다.
반도체 장치의 패키징 기판으로는, 기존에는 실리콘 기판과 유기기판(organic substrate)이 적층된 형태로 적용되었다. 실리콘기판의 경우에는 반도체라는 특성상 고속회로에 적용 시에는 기생 소자가 발생할 염려가 있고, 전력 손실이 상대적으로 크다는 단점이 있었다. 또한 유기기판의 경우에는 보다 복잡해지는 분배 패턴을 형성하기에는 대면적화가 필요하나 이는 초소형화 되는 전자기기의 제조의 흐름에 부합되지 않는다. 정해진 크기 내에서 복잡한 분배 패턴을 형성하기 위해서는 실질적으로 패턴 미세화가 필요하나, 유기기판에 적용하는 고분자 등 소재 특성상 패턴 미세화에 실질적인 한계가 있었다.
구현예에서는 이러한 문제점들을 해결하는 방법으로 유리기판(21)을 코어층(22)의 지지체로 적용한다. 또한, 유리기판과 함께 유리기판을 관통하며 형성된 코어비아(23)를 적용하여, 전기적 흐름의 길이를 보다 단축하고, 보다 소형화되며, 보다 빠른 반응, 보다 적은 손실 특성을 갖는 패키징 기판(20)을 제공한다.
상기 코어분배층(24)은 코어분배패턴(241)과 코어절연층(223)을 포함한다.
상기 코어분배패턴(241)은 상기 유리기판의 제1면과 제2면을 관통비아를 통해 전기적으로 연결하는 전기전도성층이다.
상기 코어절연층(223)은 상기 코어분배패턴(241)을 감싼다.
상기 코어층(22)은 그 내부에 코어비아를 통해 전기전도성층이 형성되어 유리기판(21)을 가로지르는 전기적 통로로써 역할 하며, 비교적 짧은 거리로 유리기판의 상부와 하부를 연결하여 보다 빠른 전기적 신호 전달과 저손실의 특성을 가질 수 있다.
코어분배패턴(241)은 상기 유리기판의 제1면(213)과 제2면(214)을 코어비아(23)를 통해 전기적으로 연결하는 패턴이다.
코어분배패턴(241)은 제1면분배패턴(241a), 제2면분배패턴(241c), 그리고 코어비아분배패턴(241b)을 포함한다.
제1면분배패턴(241a)은 상기 제1면(213)의 적어도 일부 상에 위치하는 전기전도성층이다. 제2면분배패턴(241c)은 상기 제2면(214)의 적어도 일부 상에 위치하는 전기전도성층이다. 그리고 코어비아분배패턴(241b)은 상기 제1면분배패턴과 상기 제2면분배패턴을 상기 코어비아(23)를 통해 서로 전기적으로 연결하는 전기전도성층이다.
상기 전기전도성층들은 예를 들어 구리도금층이 적용될 수 있으나, 이에 한정되는 것은 아니다.
상기 유리기판(21)은 상부와 하부에 각각 반도체소자(30)와 마더보드(10)를 연결하는 중간 역할 및/또는 중개 역할을 한다. 상기 코어비아(23)는 이들의 전기적 신호을 전달하는 통로로 역할하기에 원활한 신호전달을 한다.
상기 제1면개구부직경과 상기 제2면개구부직경 중에서 큰 것에서 측정한 전기전도성층의 두께가 코어비아 중에서 최소내경을 갖는 부분 상에 형성된 전기전도성층의 두께와 같거나 두꺼울 수 있다.
코어분배층(24)은 유리기판 상에 형성되는 전기전도성층으로, ASTM D3359에 따른 부착력 테스트(Cross Cut Adhesion Test) 값이 4B 이상일 수 있다. 예시적으로, 코어분배층(24)은 상기 부착력테스트 값이 5 B이상일 수 있다. 또한, 코어분배층(24)인 전기전도성층은 상기 유리기판과 3 N/cm 이상의 접착력을 가질 수 있고, 4.5 N/cm 이상의 접합력을 가질 수 있다. 이러한 접합력 정도를 만족하는 경우, 패키징 기판으로 적용하기에 충분한 기판-전기전도성층 사이의 접합력을 갖는다.
상기 제1면(213) 상에는 상부층(26)이 위치한다.
상기 상부층(26)은 상부분배층(25)과 상기 상부분배층 상에 위치하는 상면접속층(27)을 포함한다. 상기 상부층(26)의 가장 윗면은 반도체소자부의 접속전극이 직접 맞닿을 수 있는 개구부가 형성된 커버층(60)에 의해 보호될 수 있다.
상기 상부분배층(25)은 상기 제1면 상에 위치하는 상부절연층(253); 미리 정해진 패턴을 가지며 상기 코어분배층(24)과 그 적어도 일부가 전기적으로 연결되는 전기전도성층으로 상기 상부절연층에 내장되는 상부분배패턴(251)을 포함한다.
상기 상부절연층(253)은 반도체 소자나 패키징 기판에 절연체층으로 적용하는 것이라면 적용 가능하고, 예를 들어 필러가 포함된 에폭시계 수지 등이 적용될 수 있으나, 이에 한정되는 것은 아니다.
상기 절연체층은 코팅층을 형성하고 경화하는 방식으로 형성될 수도 있고, 미경화 또는 반경화된 상태로 필름화된 절연체필름을 상기 코어층에 라미네이션 하고 경화하는 방법으로 형성될 수도 있다. 이 때, 감압 라미네이션 방법 등을 적용하면 코어비아 내부의 공간까지 상기 절연체가 함입되어 효율적인 공정 진행이 가능하다. 또한, 복층의 절연체층을 적층하여 적용하더라도 절연체층 사이에 실질적인 구분이 어려울 수 있으며, 복수의 절연체층들을 통칭하여 상부절연층이라 칭한다. 또한, 코어절연층(223)과 상부절연층(253)은 동일한 절연재료가 적용될 수 있고, 이러한 경우 그 경계가 실질적으로 구분되지 않을 수 있다.
상기 상부분배패턴(251)은 미리 설정된 형태로 상기 상부절연층(253) 내에 위치하는 전기전도성층을 의미한다. 예를 들어 상부분배패턴(251)은 빌드-업 레이어 방식으로 형성될 수 있다. 구체적으로, 절연체층을 형성하고, 절연체층의 불필요한 부분을 제거한 후 구리도금 등의 방식으로 전기전도성층을 형성하고, 선택적으로 전기전도성층 중 불필요한 부분을 제거한 후, 이 전기전도성층 상에 다시 절연체층을 형성하고, 다시 불필요한 부분을 제거한 후 도금 등의 방식으로 전기전도성층을 형성하는 방식을 반복하여, 의도하는 패턴으로 수직 또는 수평 방향으로 전지전도성층이 형성된 상부분배패턴(251)을 형성할 수 있다.
상기 상부분배패턴(251)은 코어층(22)과 반도체소자부(30)의 사이에 위치하기 때문에, 반도체소자부(30)와 전기적 신호의 전달이 원활하게 진행되고 의도하는 복잡한 패턴이 충분하게 수용될 수 있도록, 적어도 그 일부에 미세패턴을 포함하도록 형성한다. 이 때, 미세패턴이라 함은, 폭과 간격이 각각 약 4 ㎛ 미만인 것일 수 있고, 약 3.5 ㎛ 이하인 것일 수 있으며, 약 3 ㎛ 이하인 것일 수 있고, 약 2.5 ㎛ 이하인 것일 수 있으며, 약 1 내지 약 2.3 ㎛인 것일 수 있다. 상기 간격은 서로 이웃하는 미세패턴 간 사이의 간격일 수 있다(이하, 미세패턴에 대한 설명은 동일함).
상부분배패턴(251)에 미세패턴이 포함되도록 형성하기 위해, 구현예에서는 적어도 두 가지 이상의 방법을 적용한다.
그 하나는, 패키징 기판의 재료로 유리가 적용된 유리기판(21)을 적용한다. 상기 유리기판(21)은 표면 조도(Ra)가 10 옹스트롬 이하로 상당히 평탄한 표면 특성을 가질 수 있고, 따라서 미세패턴 형성에 미치는 지지체기판 표면 모폴로지의 영향을 최소화할 수 있다.
다른 하나는, 상기 절연체의 특성에 있다. 상기 절연체의 경우 레진과 함께 필러 성분을 함께 적용하는 경우가 많은데, 상기 필러는 실리카 입자와 같은 무기계 입자가 적용될 수 있다. 무기계 입자가 필러로 절연체에 적용되는 경우, 이 무기계 입자의 크기가 미세패턴 형성 가부에 영향을 미칠 수 있는데, 구현예에서 적용하는 절연체는 그 평균직경이 약 150 nm 이하의 입자형 필러를 적용하고, 구체적으로 평균직경이 약 1 내지 약 100 nm인 입자형 필러를 포함한다. 이러한 특징은, 절연체에 필요한 물성을 일정 수준 이상으로 유지하면서 수 마이크로미터 단위의 폭을 갖는 전기전도성층 형성에 절연체 자체가 미치는 영향을 최소화하고, 미세한 표면 모폴로지로 그 표면 상에 우수한 부착력을 갖는 미세패턴을 형성하도록 돕는다.
상기 상면접속층(27)은 상면연결패턴(272)과 상면접속전극(271)을 포함한다.
상면연결패턴(272)은 상기 상부분배패턴(251)과 그 적어도 일부가 전기적으로 연결되며 상기 상부절연층(253)에 위치한다. 상면접속전극(271)은 상기 반도체소자부(30)와 상기 상면연결패턴(272)을 전기적으로 연결한다.
상기 상면연결패턴(272)은 상부절연층(253)의 일면 상에 위치할 수도 있고, 적어도 그 일부가 상부절연층 상으로 노출되며 박혀(embedded) 있을 수도 있다. 예를 들어, 상기 상면연결패턴이 상기 상부절연층의 일면 상에 위치하는 경우에는 도금 등의 방식으로 상기 상부절연층을 형성할 수 있다. 예를들어, 상기 상면연결패턴이 그 일부가 상부절연층 상으로 노출되며 박혀있는 경우는 구리도금층 등을 형성한 후 표면연마, 표면식각 등의 방법으로 절연층 또는 전기전도성층의 일부가 제거된 것일 수 있다.
상기 상면연결패턴(272)은 위에서 설명한 상부분배패턴(251)과 같이 미세패턴을 적어도 그 일부에 포함할 수 있다. 이렇게 미세패턴을 포함하는 상면연결패턴(272)은 보다 다수개의 소자들을 좁은 면적 하에서도 전기적으로 연결할 수 있도록 하여, 소자간 또는 외부와의 전기적 신호 연결을 보다 원활하게 하며, 보다 집적화된 패키징이 가능하다.
상기 상면접속전극(271)은 상기 반도체소자부(30)와 단자 등으로 직접 연결될 수도 있고, 솔더볼과 같은 소자연결부(51)를 매개로 연결될 수도 있다.
상기 패키징 기판(20)는 마더보드(10)와도 연결된다. 상기 마더보드(10)는 상기 코어층(22)의 상기 제2면(214)의 적어도 일부에 상에 위치하는 코어분배층인 제2면분배패턴(241c)과 마더보드의 단자가 직접 연결될 수 있고, 솔더볼과 같은 보드연결부를 매개로 하여 전기적으로 연결될 수도 있다. 또한, 상기 제2면분배패턴(241c)은 상기 코어층(22)의 하부에 위치하는 하부층(29)을 매개로 상기 마더보드(10)와 연결될 수도 있다.
상기 하부층(29)은, 하부분배층(291)과 하면접속층(292)을 포함한다.
하부분배층(291) 하부절연층(291b); 그리고 하부분배패턴(291a)을 포함한다.
하부절연층(291b)은 상기 제2면(214)과 그 적어도 일부가 접하는 절연층이다. 하부분배패턴(291a)은 상기 하부절연층에 내장(매설)되어 미리 정해진 패턴을 가지는 것으로 상기 코어분배층과 그 적어도 일부가 전기적으로 연결된다.
하면접속층(292)은 하면접속전극(292a) 및/또는 하면연결패턴(292b)을 더 포함할 수 있다. 하면접속전극(292a)은 상기 하면연결패턴과 전기적으로 연결된다. 하면연결패턴(292b)은 상기 하부분배패턴과 그 적어도 일부가 전기적으로 연결되며 상기 하부절연층의 일면 상에 적어도 그 일부가 노출된다.
상기 하면연결패턴(292b)은 상기 상면연결패턴(272)과 달리 미세패턴보다 폭이 넓은 비미세패턴으로 형성될 수 있다. 이 경우 마더보드(10)와 연결되는 부분에 보다 효율적인 전기적 신호 전달이 가능하다.
상기 반도체소자부(30)와 상기 마더보드(10) 사이에 위치하는 패키징 기판(20)에는 상기 유리기판(21) 외에 실질적으로 추가적인 다른 기판을 적용하지 않는 것을 발명의 특징 중 하나로 한다.
기존에는 소자와 마더보드를 연결하는 사이에, 인터포저와 유기기판(organic substrate)을 함께 적층하여 적용했다. 이는 적어도 두 가지 이유에서 이렇게 다단의 형태로 적용한 것으로 파악된다. 그 하나는 소자의 미세한 패턴을 마더보드에 직접 접합시키기에는 스케일 상의 문제가 있다는 점이다. 다른 하나는 접합 과정에서 또는 반도체 장치의 구동 과정에서 열팽창계수의 차이로 인한 배선 손상의 문제가 발생할 수 있다는 점이다. 구현예에서는 열팽창계수가 반도체 소자와 유사한 유리기판을 적용하고, 유리기판의 제1면과 그 상부층에는 소자 실장에 충분한 정도로 미세한 스케일을 갖는 미세패턴을 형성하여, 이러한 문제를 해결했다.
상기 반도체 장치(100)는 상당히 얇은 두께를 갖는 패키징 기판(20)을 가져서 상기 반도체 장치의 전체적인 두께를 얇게 할 수 있으며, 미세패턴을 적용하여 보다 좁은 면적에서도 의도하는 전기적인 연결 패턴을 배치할 수 있다. 구체적으로 상기 패키징 기판은 그 두께가 약 2000 ㎛ 이하일 수 있고, 약 1500 ㎛ 이하일 수 있으며, 약 900 ㎛일 수 있다. 또한 상기 패키징 기판은 그 두께가 약 120 ㎛ 이상일 수 있고, 약 150 ㎛ 이상일 수 있다. 상기 패키징 기판은 위에서 설명한 특징으로 비교적 얇은 두께로도 소자와 마더보드를 전기적으로 그리고 구조적으로 안정적으로 연결하며, 반도체 장치의 소형화 박막화에 보다 기여할 수 있다.
또 다른 구현예에 따른 패키징 기판의 제조방법을 설명한다.
구현예의 패키징 기판의 제조방법은, 유리기판의 제1면과 제2면의 미리 정해진 위치에 결함을 형성하는 준비단계; 식각액을 상기 결함이 형성된 유리기판에 가하여 코어비아가 형성된 유리기판을 마련하는 식각단계; 상기 코어비아가 형성된 유리기판의 표면을 도금하여 전기전도성층인 코어분배층을 형성하여 코어층을 제조하는 코어층제조단계; 그리고 상기 코어층의 일면 상에 절연층에 감싸인 전기전도성층인 상부분배층을 형성하는 상부층제조단계;를 포함하여, 위에서 설명한 패키징 기판을 제조한다.
이때, 결함의 형태는 형성하고자 하는 비아의 형태를 고려해서 형성한다. 이러한 결함에 의하여, 식각단계에서 코어비아가 형성되며, 유기기판에서 비아 형성을 위해 드릴로 별도로 작업하는 것과 비교하여 월등하게 우수한 작업성을 가질 수 있다.
상기 코어층제조단계는 상기 코어비아가 형성된 유리기판의 표면에 아민기를 갖는 나노입자를 포함하는 유무기 복합 프라이머층을 형성하여 전처리된 유리기판을 마련하는 전처리과정; 그리고 상기 전처리된 유리기판에 금속층을 도금하는 도금과정;을 포함할 수 있다.
상기 코어층제조단계는 상기 코어비아가 형성된 유리기판의 표면에 스퍼터링을 통해 금속 함유 프라이머층을 형성하여 전처리된 유리기판을 마련하는 전처리과정; 그리고 상기 전처리된 유리기판에 금속층을 도금하는 도금과정;을 포함할 수 있다.
상기 프라이머층의 형성에는 티타늄, 크롬, 니켈과 같은 이종 금속이 구리 등과 함께 또는 단독으로 스퍼터링될 수 있으며, 이러한 경우 유리의 표면 모폴로지와 금속 입자가 상호작용하는 앵커 효과 등에 의해 유리-금속 부착력이 향상되며, 이후 도금 공정 등에서 시드 역할을 할 수 있다.
상기 코어층제조단계와 상기 상부층제조단계 사이에는 절연층형성단계가 더 포함될 수 있다.
상기 절연층형성단계는 절연체필름을 상기 코어층 상에 위치시킨 후 감압라미네이션 하여 코어절연층을 형성하는 단계일 수 있다.
패키징 기판의 제조방법을 보다 자세히 설명한다.
1) 준비단계(유리결함 형성과정): 평탄한 제1면과 제2면을 갖는 유리기판(21a)을 준비하여, 코어비아 형성을 위해 미리 정해진 위치에 유리 표면에 결함(홈, 21b)을 형성한다. 상기 유리는 전자장치의 기판 등에 적용되는 유리기판이 적용될 수 있으며, 예를 들어 무알카리 유리기판 등이 적용될 수 있으나, 이에 한정되지 않는다. 시판 제품으로 코닝사, 쇼트사, AGC 등의 제조사가 제조한 제품이 적용될 수 있다. 상기 결함(홈)의 형성에는 기계적인 식각, 레이저 조사 등의 방식이 적용될 수 있다
2) 식각단계(코어비아 형성단계): 결함(홈, 21b)이 형성된 유리기판(21a)은 물리적 또는 화학적인 에칭 과정을 통해 코어비아(23)를 형성한다. 에칭 과정에서 유리기판은 결함 부분에 비아를 형성하며 동시에 유리기판(21a)의 표면도 동시에 식각될 수 있다. 이러한 유리 표면의 식각을 막기 위하여 마스킹 필름 등을 적용할 수도 있으나, 마스킹 필름을 적용하고 제거하는 과정의 번거로움 등을 고려하여 결함이 있는 유리기판 자체를 식각할 수 있으며, 이러한 경우 최초 유리기판의 두께보다 코어비아를 갖는 유리기판의 두께가 다소 얇아질 수 있다.
화학적인 에칭은 불산 및/또는 질산이 포함된 배스 내에 홈이 형성된 유리기판을 위치시키고, 초음파 처리 등을 가하여 진행될 수 있다. 이때, 상기 불산 농도는 0.5 M 이상일 수 있고, 1.1 M 이상일 수 있다. 상기 불산 농도는 3 M 이하일 수 있고, 2 M 이하일 수 있다. 상기 질산 농도는 0.5 M 이상일 수 있고, 1 M 이상일 수 있다. 상기 질산 농도는 2 M 이하일 수 있다. 상기 초음파 처리는 40 Hz 내지 120 Hz의 주파수로 진행될 수 있고, 60 Hz 내지 100 Hz의 주파수로 진행될 수 있다.
이러한 조건으로 적용시에 비아가 형성된 유리기판에 잔류응력을 감소시키면서 가공성이 향상된 유리기판을 마련할 수 있다.
3-1) 코어층제조단계: 유리기판 상에 전기전도성층(21d)을 형성한다. 상기 전기전도성층은 대표적으로 구리금속을 포함하는 금속층이 적용될 수 있으나, 이에 한정되는 것은 아니다.
유리의 표면(유리기판의 표면과 코어비아의 표면을 포함함)과 구리금속의 표면은 그 성질이 달라 부착력이 떨어지는 편이다. 구현예에서는 드라이 방식과 웻 방식의 두 가지 방법으로 유리 표면과 금속 사이의 부착력을 향상시켰다.
드라이 방식은, 스퍼터링을 적용하는 방식, 즉 금속 스퍼터링으로 유리 표면과 코어비아 내경에 시드층(21c)을 형성하는 방식이다. 상기 시드층의 형성에는 티타늄, 크롬, 니켈과 같은 이종 금속이 구리 등과 함께 스퍼터링될 수 있으며, 이러한 경우 유리의 표면 모폴로지와 금속 입자가 상호작용하는 앵커 효과 등에 의해 유리-금속 부착력이 향상되는 것으로 생각된다.
웻 방식은 프라이머 처리를 하는 방식으로, 아민 등의 작용기를 갖는 화합물질로 전처리를 하여 프라이머층(21c)을 형성하는 방식이다. 의도하는 부착력의 정도에 따라 실란 커플링제로 전처리를 한 후 아민 작용기를 갖는 화합물 또는 입자로 프라이머 처리를 할 수 있다. 위에서도 언급한 바와 같이, 구현예의 지지체기판은 미세패턴을 형성할 수 있을 정도의 고성능일 것을 필요로 하고, 이는 프리이머 처리 후에도 유지되어야 한다. 따라서, 이러한 프라이머가 나노입자를 포함하는 경우에는, 평균 직경이 150 nm 이하의 크기를 갖는 나노입자가 적용되는 것이 좋으며, 예를 들어 아민기를 갖는 입자는 나노입자가 적용되는 것이 좋다. 상기 프라이머층은 예시적으로 MEC사의 CZ 시리즈 등에서 제조하는 접합력개선제가 적용되어 형성될 수 있다.
상기 시드층/프라이머층(21c)은 전기전도성층 형성이 불필요한 부분을 제거한 상태로 또는 제거하지 않은 상태로 선택적으로 전기전도성층이 금속층을 형성할 수 있다. 또한, 상기 시드층/프라이머층(21c)는 전기전도성층의 형성이 필요한 부분 또는 불필요한 부분을 선택적으로 금속 도금에 활성화된 상태로 또는 불활성화된 상태로 처리하여 이후 공정을 진행할 수 있다. 예를 들어 상기 활성화 또는 불활성화 처리는 일정한 파장의 레이저 등의 광조사 처리, 약품처리 등이 적용될 수 있다. 금속층의 형성에는 반도체 소자 제조에 적용되는 구리도금 방법 등이 적용될 수 있으나, 이에 한정되는 것은 아니다.
상기 금속도금 시에 도금액의 농도, 도금 시간, 적용하는 첨가제의 종류 등의 여러 변수들을 조절하여 형성되는 전기전도성층의 두께를 조절할 수 있다.
상기 코어분배층의 일부가 불필요한 경우에는 제거될 수 있으며, 시드층이 일부 제거되거나 불활성화 처리된 후에 금속도금을 진행하여 미리 정해진 패턴으로 전기전도성층을 형성하여 코어분배층의 식각층(21e)이 형성될 수도 있다
3-2) 절연층형성단계: 코어비아는 상기 전기전도층인 코어분배층 형성 이후 절연층으로 빈 공간을 매꾸는 절연층형성단계를 거칠 수 있다. 이때, 적용되는 절연층은 필름 형태로 제조된 것이 적용될 수 있으며, 예를 들어 필름 형태의 절연층을 감압 라미네이션하는 방법 등으로 적용될 수 있다. 이렇게 감압 라미네이션을 진행하면 절연층이 상기 코어비아 내부의 빈 공간까지 충분하게 함입되어 보이드 형성 없는 코어절연층을 형성하 수 있다.
4) 상부층제조단계: 코어층 상에 상부절연층과 상부분배패턴을 포함하는 상부분배층을 형성하는 단계이다. 상부절연층은 절연층(23a)을 형성하는 수지 조성물을 코팅하거나 절연필름을 적층하는 방식으로 진행될 수 있으며, 간편하게는 절연필름을 적층하는 방식의 적용이 좋다. 절연필름의 적층은 절연필름을 라미네이션하여 경화하는 과정으로 진행될 수 있는데, 이 때 감압 라미네이션 방법을 적용하면 코어비아 내부에 전기전도성층이 형성되지 않은 층 등까지도 절연수지가 충분히 함입될 수 있다. 상기 상부절연층도 유리기판과 적어도 그 일부에서 직접 맞닿고, 따라서 충분한 부착력을 갖는 것을 적용한다. 구체적으로 상기 유리기판과 상기 상부절연층은 ASTM D3359에 따른 부착력 테스트 값이 4B 이상을 만족하는 특성을 갖는 것이 좋다.
상부분배패턴은 상기 절연층(23a)의 형성과 미리 정해진 패턴으로 전기전도성층(23c)을 형성하고 불필요한 부분을 식각하여 전기전도성층의 식각층(23d)을 형성하는 과정을 반복하여 형성될 수 있고, 절연층을 사이에 두고 이웃하게 형성되는 전기전도성층의 경우에는 절연층에 블라인드비아(23b)를 형성한 후에 도금공정을 진행하는 방식으로 형성될 수 있다. 블라인드비아의 형성은 레이저 식각, 플라즈마 식각 등의 건식 식각방식, 마스킹층과 식각액을 이용한 습식식각방식 등이 적용될 수 있다.
5) 상면접속층 및 커버층 형성단계: 상면연결패턴과 상면접속전극도 상부분배층 형성과 유사한 과정으로 형성될 수 있다. 구체적으로, 절연층(23e)에 절연층의 식각층(23f)을 형성하고 여기에 다시 전기전도성층(23g)을 형성한 후, 전기전도성층의 식각층(23h)을 형성하는 방식 등으로 형성될 수 있으나, 식각의 방식을 적용하지 않고 전기전도성층만을 선택적으로 형성하는 방법으로 적용될 수도 있다. 커버층은 상면접속전극에 대응하는 위치에 개구부(미도시)가 형성되어 상면접속전극이 노출되고, 소자연결부 또는 소자의 단자 등과 직접 연결될 수 있도록 형성될 수 있다.
6) 하면접속층 및 커버층의 형성단계; 위에서 설명한 상면접속층 및 커버층 형성단계와 유사한 방식으로 하부분배층 및/또는 하면접속층, 그리고 선택적으로 커버층(미도시)을 형성할 수 있다.
이하, 구체적인 실시예를 통해 본 발명을 보다 구체적으로 설명한다. 하기 실시예는 본 발명의 이해를 돕기 위한 예시에 불과하며, 본 발명의 범위가 이에 한정되는 것은 아니다.
<실시예 1 - 코어비아가 형성된 기판의 제조>
1) 준비단계(유리결함 형성과정): 평탄한 제1면과 제2면을 갖는 유리기판(21a)을 준비하여, 코어비아 형성을 위해 미리 정해진 위치에 유리 표면에 결함(홈, 21b)을 형성하였다. 이때, 상기 결함 수는 1 cm 2 당 225 개 또는 1024개가 형성되도록 하였다. 상기 유리는 보로실리케이트 유리를 적용하였다. 상기 결함(홈)의 형성에는 기계적인 식각, 레이저 조사 방식이 적용되었다.
2) 식각단계(코어비아 형성단계): 결함(홈, 21b)이 형성된 유리기판(21a)은 물리적 또는 화학적인 에칭 과정을 통해 코어비아(23)를 형성하였다. 상기 에칭은 2 M의 불산(HF), 1.1 M의 질산(HNO 3)과 탈이온수로 채워진 에칭 배스 내에 상기 유리기판을 위치시키고, 80 Hz, 100 % 출력으로 초음파를 가하는 방식으로 진행되었다.
또한, 상기 코어비아는, 상기 제1면과 접하는 제1개구부; 상기 제2면과 접하는 제2개구부; 그리고 상기 제1개구부와 제2개구부를 연결하는 전체 코어비아에서 그 내경이 가장 좁은 구역인 최소내경부를 가지도록 형성되었다.
<실시예 2 - 코어비아가 형성된 기판의 제조>
초음파 출력 80 %으로 조건을 변경한 것을 제외하고, 상기 실시예 1과 동일하게 하여 기판을 제조하였다.
<실시예 3 - 코어비아가 형성된 기판의 제조>
에칭은 1.1 M의 불산(HF), 1.1 M의 질산(HNO 3)과 탈이온수로 채워진 에칭 배스 내에 상기 유리기판을 위치시키고, 80 Hz, 100 % 출력으로 에칭 한 것을 제외하고, 상기 실시예 1과 동일하게 하여 기판을 제조하였다.
<실시예 4 - 코어비아가 형성된 기판의 제조>
에칭 시 초음파 출력 80 %으로 조건을 변경한 것을 제외하고, 상기 실시예 3과 동일하게 하여 기판을 제조하였다.
<실험예 - 유리기판의 응력 측정>
상기 응력은 복굴절 2차원 평가장치를 적용하여 분석하였다. 복굴절의 2차원 분포 평가 장치는 NPM사(Nippon Pulse Korea Co.,LTD)의 WPA-200 장치를 적용했다.
개구부 평균 직경이 100 um, 최소내경부 평균 직경이 75 um이고, 평균 두께가 약 300 um인 유리기판 샘플 4개의 무지라인과 비아라인의 응력(Stress)을 각각 4회 이상 위치를 변경하면서 측정했다. 상기 유리기판에는 단위면적(1 cm 2)당 코어비아를 약 225 또는 1024개를 형성했다.
구체적으로, 프로브로 도 2에 나타낸 응력 측정 경로를 따라서 유리기판 상에서 데이터를 읽으면 상기 장치로 복굴절율 값 등의 측정치가 입력되고, 미리 정해진 연산과정을 통해 측정 경로에서 응력이 압력 단위(예, MPa)로 제시되도록 하였다. 광탄성계수 값으로 2.4를 적용했고, 두께는 300 um를 적용했다.
측정된 결과는 평균해 아래 표 1과 표2에 각각 나타냈고, 이를 활용해서 평가한 Vp, Np, P 값 등도 각각 아래 표 1 또는 표 2에 나타냈다.
<제조예 - 패키징 기판의 제조 >
3-1) 코어층제조단계: 유리기판 상에 전기전도성층(21d)을 형성하였다. 상기 전기전도성층은 구리금속을 포함하는 금속층이 적용되었다. 티타늄을 함유하는 스퍼터층 형성하고 구리도금을 진행했다.
3-2) 절연층형성단계: 상기 전기전도층인 코어분배층 형성 이후 절연층으로 빈 공간을 매꾸는 절연층형성단계를 진행하였다. 이때, 적용되는 절연층은 필름 형태로 제조된 것이 적용되었고, 필름 형태의 절연층을 감압 라미네이션하는 방법으로 적용되었다.
4) 상부층제조단계: 코어층 상에 상부절연층과 상부분배패턴을 포함하는 상부분배층을 형성하는 단계를 진행하였다. 상부절연층은 절연필름을 적층하는 방식으로 진행되었고, 절연필름을 라미네이션하여 경화하는 과정으로 진행되었다. 상기 상부절연층도 유리기판과 적어도 그 일부에서 직접 맞닿고, 따라서 충분한 부착력을 갖는 것을 적용하였다. 구체적으로 상기 유리기판과 상기 상부절연층은 ASTM D3359에 따른 부착력 테스트 값이 4B 이상을 만족하는 특성을 갖는 것을 적용하였다.
상부분배패턴은 상기 절연층(23a)의 형성과 미리 정해진 패턴으로 전기전도성층(23c)을 형성하고 불필요한 부분을 식각하여 전기전도성층의 식각층(23d)을 형성하는 과정을 반복하여 형성되었다. 절연층을 사이에 두고 이웃하게 형성되는 전기전도성층의 경우에는 절연층에 블라인드비아(23b)를 형성한 후에 도금공정을 진행하는 방식으로 형성되었다. 블라인드비아의 형성은 레이저 식각, 플라즈마 식각 등의 건식 식각방식, 마스킹층과 식각액을 이용한 습식식각방식이 적용되어 패키징 기판을 제조하였다.
제조에 적용한 샘플들은 모두 손상없이 패키징 기판으로 형성되었다.
비아라인(가로) - 비아라인(세로) -
(MPa) Min Max - Min Max -
샘플1 0.03175 1.8855 - 0.10275 1.60825 -
샘플2 0.0315 1.062 - 0.1975 0.782 -
샘플3 0.04225 1.844 - 0.05375 1.56525 -
샘플4 0.04275 1.97675 - 0.14975 1.7165 -
무지라인(가로) - 무지라인(세로) -
(MPa) Min Max - Min Max -
샘플1 0.169 0.89475 - 0.2055 0.77325 -
샘플2 0.0845 0.90175 - 0.263 0.71125 -
샘플3 0.047 0.51625 - 0.07025 0.4895 -
샘플4 0.0875 0.69275 - 0.19925 0.69875 -
(MPa) Vp(가로) Vp(세로) Np(가로) Np(세로) P (가로) P (세로)
샘플1 1.85 1.51 0.73 0.57 1.13 0.94
샘플2 1.03 0.58 0.82 0.45 0.21 0.14
샘플3 1.80 1.51 0.47 0.42 1.33 1.09
샘플4 1.93 1.57 0.61 0.50 1.33 1.07
　 비아라인(가로)
MPa Min Max Max-Min Avg K
샘플1 0.03175 1.88550 1.85375 0.44575 4.15872
샘플2 0.03150 1.06200 1.03050 0.45625 2.25863
샘플3 0.04225 1.84400 1.80175 0.30200 5.96606
샘플4 0.04275 1.97675 1.93400 0.41325 4.67998
　 비아라인(세로)
MPa Min Max Max-Min Avg K
샘플1 0.10275 1.60825 1.50550 0.52800 2.85133
샘플2 0.19750 0.78200 0.58450 0.46375 1.26038
샘플3 0.05375 1.56525 1.51150 0.29475 5.12807
샘플4 0.14975 1.71650 1.56675 0.42725 3.66706
　 무지라인(가로)
MPa Min Max Max-Min Avg K
샘플1 0.16900 0.89475 0.72575 0.44200 1.64197
샘플2 0.08450 0.90175 0.81725 0.44850 1.82219
샘플3 0.04700 0.51625 0.46925 0.24625 1.90558
샘플4 0.08750 0.69275 0.60525 0.37050 1.63360
　 무지라인(세로)
MPa Min Max Max-Min Avg K
샘플1 0.20550 0.77325 0.56775 0.45725 1.24166
샘플2 0.26300 0.71125 0.44825 0.48500 0.92423
샘플3 0.07025 0.48950 0.41925 0.23250 1.80323
샘플4 0.19925 0.69875 0.49950 0.39525 1.26376
상기 표 1과 표 2를 참고하면, 무지라인과 비아라인에서 각각 위에서 언급한 정도의 잔류응력을 갖는 유리기판은 패키징기판으로의 가공성이 충분하다는 점을 확인했다. 응력의 차이는 작을수록 이후 공정에서 안정적인 작업이 가능하나, 위에서 확인한 수준의 경우는 모두 적절한 가공성을 가졌다. 초음파를 적용하지 않고 강산에 크랙 형성 및 에칭을 실시한 샘플의 경우에는 위에서 데이터는 명확히 제시하지 않았지만 스퍼터 또는 절연층 형성 과정에서 손상이 발생하여, 에칭과정에서 초음파를 함께 적용하는 것이 필요하다는 점을 확인했다.
이상에서 구현예의 바람직한 실시예에 대하여 상세하게 설명하였지만 구현예의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 구현예의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 구현예의 권리범위에 속하는 것이다.
<부호의 설명>
100: 반도체 장치 10: 마더보드
30: 반도체소자부 32: 제1반도체소자
34: 제2반도체소자 36: 제3반도체소자
20: 패키징기판 22: 코어층
223: 코어절연층 21, 21a: 유리기판
213: 제1면 214: 제2면
215: 반도체 패키징 기판
23: 코어비아 233: 제1개구부
234: 제2개구부 235: 최소내경부
24: 코어분배층 241: 코어분배패턴
241a: 제1면분배패턴 241b: 코어비아분배패턴
241c: 제2면분배패턴 26: 상부층
25: 상부분배층 251:상부분배패턴
252: 블라인드비아 253: 상부절연층
27: 상면접속층 271: 상면접속전극
272: 상면연결패턴 29: 하부층
291: 하부분배층 291a: 하부분배패턴
291b: 하부절연층 292: 하면접속층
292a: 하면접속전극 292b: 하면연결패턴
50: 연결부 51: 소자연결부
52: 보드연결부 60: 커버층
21b: 유리결함 21c: 시드층, 프라이머층
21d: 코어분배층 21e: 코어분배층의 식각층
23a: 절연층 23b: 절연층의 식각층
23c: 전기전도성층 23d: 전기전도성층의 식각층
23e: 절연층 23f: 절연층의 식각층
23g: 전기전도성층 23h: 전기전도성층의 식각층

Claims (10)

  1. 서로 마주보는 제1면과 제2면을 갖는 유리기판; 및
    상기 유리기판을 두께 방향으로 관통하는 다수의 코어비아;
    를 포함하고,
    무지라인은 상기 유리기판의 제1면 상에서 상기 코어비아가 형성되지 않은 곳을 잇는 직선이고,
    비아라인은 상기 유리기판의 제1면 상에서 상기 코어비아가 형성된 곳을 잇는 직선이고,
    응력차이값(P)은 아래 식 (1)에 따른 값이고
    상기 응력차이값(P)이 1.5 MPa 이하인, 반도체용 패키징 유리기판;
    식 (1): P = Vp - Np
    식 (1)에서,
    P는 동일한 유리기판에서 측정한 응력차이값이고,
    Vp는 비아라인에서 측정한 응력의 최대값과 최소값의 차이이고,
    Np는 무지라인에서 측정한 응력의 최대값과 최소값의 차이이다.
  2. 제1항에 있어서,
    상기 Vp 값은 2.5 MPa 이하인, 반도체용 패키징 유리기판.
  3. 제1항에 있어서,
    상기 Np 값은 1.0 MPa 이하인, 반도체용 패키징 유리기판.
  4. 제1항에 있어서,
    상기 코어비아는 상기 유리기판의 단위면적(1 cm x 1 cm)을 기준으로 100 개 내지 3000 개가 위치하는, 반도체용 패키징 유리기판.
  5. 서로 마주보는 제1면과 제2면을 갖는 유리기판; 및
    상기 유리기판을 두께 방향으로 관통하는 다수의 코어비아;
    를 포함하고,
    무지라인은 상기 유리기판의 제1면 상에서 상기 코어비아가 형성되지 않은 곳을 잇는 직선이고,
    비아라인은 상기 유리기판의 제1면 상에서 상기 코어비아가 형성된 곳을 잇는 직선이고,
    대상라인은 무지라인 또는 비아라인이고,
    응력차이비율(K)은 아래 식 (2)에 따른 값이고
    상기 응력차이비율(K)이 6 이하인, 반도체용 패키징 유리기판;
    식 (2): K = Lp / La
    식 (2)에서,
    상기 K는 동일한 유리기판의 동일한 면에서 측정한 응력차이비율이고,
    상기 Lp는 대상라인에 대해 측정한 응력의 최대값과 최소값의 차이이고,
    상기 La는 상기 대상라인에서 측정한 응력의 평균값이다.
  6. 제5항에 있어서,
    상기 대상라인은 무지라인이고,
    상기 응력차이비율(K)는 2 이하인, 반도체용 패키징 유리기판.
  7. 제5항에 있어서,
    상기 대상라인은 비아라인이고,
    상기 응력차이비율(K)는 6 이하인, 반도체용 패키징 유리기판.
  8. 제5항에 있어서,
    상기 코어비아는 상기 유리기판의 단위면적(1 cm x 1 cm)을 기준으로 100 개 내지 3000 개가 위치하는, 반도체용 패키징 유리기판.
  9. 제1항 또는 제5항에 따른 반도체 캐피징용 유리기판을 포함하고,
    상기 코어비아의 표면 상에 위치하는 코어층을 더 포함하고,
    상기 코어층은 전기전도성층 형성의 시드가 되는 코어시드층 또는 전기전도성층인 코어분배층을 포함하는, 반도체 패키징 기판.
  10. 1 이상의 반도체소자를 포함하는 반도체소자부;
    상기 반도체소자부와 전기적으로 연결되는 패키징 기판; 및
    상기 패키징 기판과 전기적으로 연결되며 상기 반도체소자와 외부의 전기적 신호를 전달하고 서로 연결하는 마더보드;를 포함하고, 상기 패키징 기판은 제9항에 따른 패키징 기판인, 반도체 장치.
PCT/KR2020/004165 2019-03-29 2020-03-27 반도체용 패키징 유리기판, 반도체용 패키징 기판 및 반도체 장치 WO2020204473A1 (ko)

Priority Applications (8)

Application Number Priority Date Filing Date Title
CN202080011422.2A CN113383413B (zh) 2019-03-29 2020-03-27 半导体用封装玻璃基板、半导体用封装基板及半导体装置
EP20783657.8A EP3910667A4 (en) 2019-03-29 2020-03-27 PACKAGING GLASS SUBSTRATE FOR SEMICONDUCTORS, PACKAGING SUBSTRATE FOR SEMICONDUCTORS AND SEMICONDUCTOR DEVICES
CN202210265334.6A CN114678344A (zh) 2019-03-29 2020-03-27 半导体用封装玻璃基板、半导体封装基板及半导体装置
JP2021536272A JP7087205B2 (ja) 2019-03-29 2020-03-27 半導体用パッケージングガラス基板、半導体用パッケージング基板及び半導体装置
KR1020217015658A KR102314986B1 (ko) 2019-03-29 2020-03-27 반도체용 패키징 유리기판, 반도체용 패키징 기판 및 반도체 장치
KR1020217033082A KR102515304B1 (ko) 2019-03-29 2020-03-27 반도체용 패키징 유리기판, 반도체용 패키징 기판 및 반도체 장치
US17/462,254 US11437308B2 (en) 2019-03-29 2021-08-31 Packaging glass substrate for semiconductor, a packaging substrate for semiconductor, and a semiconductor apparatus
JP2022093262A JP2022123003A (ja) 2019-03-29 2022-06-08 半導体用パッケージングガラス基板、半導体用パッケージング基板及び半導体装置

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962826144P 2019-03-29 2019-03-29
US201962826122P 2019-03-29 2019-03-29
US62/826,144 2019-03-29
US62/826,122 2019-03-29

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US17/462,254 Continuation US11437308B2 (en) 2019-03-29 2021-08-31 Packaging glass substrate for semiconductor, a packaging substrate for semiconductor, and a semiconductor apparatus

Publications (1)

Publication Number Publication Date
WO2020204473A1 true WO2020204473A1 (ko) 2020-10-08

Family

ID=72666885

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2020/004165 WO2020204473A1 (ko) 2019-03-29 2020-03-27 반도체용 패키징 유리기판, 반도체용 패키징 기판 및 반도체 장치

Country Status (6)

Country Link
US (1) US11437308B2 (ko)
EP (1) EP3910667A4 (ko)
JP (2) JP7087205B2 (ko)
KR (2) KR102515304B1 (ko)
CN (2) CN114678344A (ko)
WO (1) WO2020204473A1 (ko)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070085553A (ko) * 2004-11-01 2007-08-27 에이치. 씨. 스타아크 아이앤씨 열전도도가 개선된 내화금속 기판
JP3998984B2 (ja) * 2002-01-18 2007-10-31 富士通株式会社 回路基板及びその製造方法
KR20100097383A (ko) * 2009-02-26 2010-09-03 삼성전기주식회사 패키지 기판 및 이의 제조 방법
JP2013537723A (ja) * 2010-08-26 2013-10-03 コーニング インコーポレイテッド ガラスインターポーザパネル及びその作製方法
KR101468680B1 (ko) 2013-05-09 2014-12-04 (주)옵토레인 인터포저 기판의 관통전극 형성 방법 및 인터포저 기판을 포함하는 반도체 패키지
KR20160114710A (ko) 2014-01-31 2016-10-05 코닝 인코포레이티드 반도체칩을 상호연결하기 위한 인터포저를 제공하기 위한 방법 및 장치
JP2017216398A (ja) * 2016-06-01 2017-12-07 凸版印刷株式会社 ガラス回路基板
KR20190008103A (ko) 2017-07-14 2019-01-23 가부시기가이샤 디스코 유리 인터포저의 제조 방법

Family Cites Families (106)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4835598A (en) 1985-06-13 1989-05-30 Matsushita Electric Works, Ltd. Wiring board
US5081563A (en) 1990-04-27 1992-01-14 International Business Machines Corporation Multi-layer package incorporating a recessed cavity for a semiconductor chip
US5304743A (en) 1992-05-12 1994-04-19 Lsi Logic Corporation Multilayer IC semiconductor package
JP3173250B2 (ja) 1993-10-25 2001-06-04 ソニー株式会社 樹脂封止型半導体装置の製造方法
KR0184043B1 (ko) 1995-08-01 1999-05-01 구자홍 브이오디용 멀티인터페이스 시스템
KR0150124B1 (ko) 1995-12-13 1998-10-15 김광호 액정표시장치 글래스 적재용 카세트 및 지그
CN1133240C (zh) 1998-09-10 2003-12-31 通道系统集团公司 非圆形微通道
JP3878663B2 (ja) 1999-06-18 2007-02-07 日本特殊陶業株式会社 配線基板の製造方法及び配線基板
KR100361464B1 (ko) 2000-05-24 2002-11-18 엘지.필립스 엘시디 주식회사 기판 수납용 카세트
KR20020008574A (ko) 2000-07-24 2002-01-31 김영민 멀티 포크형 엔드 이펙터 및 유리기판의 반송방법
KR100720090B1 (ko) 2000-08-29 2007-05-18 삼성전자주식회사 액정 표시 장치용 글래스 적재 카세트
EP1220309A1 (en) 2000-12-28 2002-07-03 STMicroelectronics S.r.l. Manufacturing method of an electronic device package
JP4012375B2 (ja) 2001-05-31 2007-11-21 株式会社ルネサステクノロジ 配線基板およびその製造方法
KR200266536Y1 (ko) 2001-07-12 2002-02-28 (주)상아프론테크 액정표시장치 글래스 적재용 카세트의 사이드 프레임
KR100447323B1 (ko) 2002-03-22 2004-09-07 주식회사 하이닉스반도체 반도체 소자의 물리기상 증착 방법
US20040107569A1 (en) 2002-12-05 2004-06-10 John Guzek Metal core substrate packaging
EP1435651B1 (en) 2003-01-02 2012-11-07 E.I. Du Pont De Nemours And Company Process for the constrained sintering of asymetrically configured dielectric layers
KR20060111449A (ko) * 2003-09-24 2006-10-27 이비덴 가부시키가이샤 인터포저, 다층프린트배선판
JP3951055B2 (ja) 2004-02-18 2007-08-01 セイコーエプソン株式会社 有機エレクトロルミネッセンス装置及び電子機器
WO2006129354A1 (ja) 2005-06-01 2006-12-07 Matsushita Electric Industrial Co., Ltd. 回路基板とその製造方法及びこれを用いた電子部品
KR100687557B1 (ko) 2005-12-07 2007-02-27 삼성전기주식회사 뒤틀림이 개선된 기판 및 기판형성방법
TWI433626B (zh) 2006-03-17 2014-04-01 Ngk Spark Plug Co 配線基板之製造方法及印刷用遮罩
JP2007281252A (ja) 2006-04-07 2007-10-25 E I Du Pont De Nemours & Co 基板カセット
KR100794961B1 (ko) 2006-07-04 2008-01-16 주식회사제4기한국 인쇄회로기판 제조용 ｐｓａｐ 방법
US20080017407A1 (en) 2006-07-24 2008-01-24 Ibiden Co., Ltd. Interposer and electronic device using the same
WO2008105496A1 (ja) 2007-03-01 2008-09-04 Nec Corporation キャパシタ搭載インターポーザ及びその製造方法
US20080217761A1 (en) 2007-03-08 2008-09-11 Advanced Chip Engineering Technology Inc. Structure of semiconductor device package and method of the same
KR100859206B1 (ko) 2007-03-15 2008-09-18 주식회사제4기한국 플라즈마를 이용한 ｌｖｈ 제조방법
JP2009295862A (ja) 2008-06-06 2009-12-17 Mitsubishi Electric Corp 高周波樹脂パッケージ
TWI402017B (zh) 2008-07-23 2013-07-11 Nec Corp 半導體裝置及其製造方法
JP2010080679A (ja) 2008-09-26 2010-04-08 Kyocera Corp 半導体装置の製造方法
KR100993220B1 (ko) 2008-10-22 2010-11-10 주식회사 디이엔티 노광장비용 카세트의 위치 정렬장치
EP2447989B1 (en) 2009-06-22 2016-05-04 Mitsubishi Electric Corporation Semiconductor package and semiconductor package mounting structure
US8774580B2 (en) 2009-12-02 2014-07-08 Alcatel Lucent Turning mirror for photonic integrated circuits
CN102097330B (zh) 2009-12-11 2013-01-02 日月光半导体（上海）股份有限公司 封装基板的导通结构及其制造方法
US9420707B2 (en) 2009-12-17 2016-08-16 Intel Corporation Substrate for integrated circuit devices including multi-layer glass core and methods of making the same
JP5904556B2 (ja) 2010-03-03 2016-04-13 ジョージア テック リサーチ コーポレイション 無機インターポーザ上のパッケージ貫通ビア（ｔｐｖ）構造およびその製造方法
KR101179386B1 (ko) 2010-04-08 2012-09-03 성균관대학교산학협력단 패키지 기판의 제조방법
KR20130059325A (ko) * 2010-04-20 2013-06-05 아사히 가라스 가부시키가이샤 반도체 디바이스 관통 전극용 유리 기판
US8846451B2 (en) 2010-07-30 2014-09-30 Applied Materials, Inc. Methods for depositing metal in high aspect ratio features
WO2012061304A1 (en) 2010-11-02 2012-05-10 Georgia Tech Research Corporation Ultra-thin interposer assemblies with through vias
CN102122691B (zh) * 2011-01-18 2015-06-10 王楚雯 Led外延片、led结构及led结构的形成方法
KR20120051992A (ko) 2010-11-15 2012-05-23 삼성전기주식회사 방열 기판 및 그 제조 방법, 그리고 상기 방열 기판을 구비하는 패키지 구조체
JP5855905B2 (ja) 2010-12-16 2016-02-09 日本特殊陶業株式会社 多層配線基板及びその製造方法
JP2013038374A (ja) 2011-01-20 2013-02-21 Ibiden Co Ltd 配線板及びその製造方法
US9420708B2 (en) * 2011-03-29 2016-08-16 Ibiden Co., Ltd. Method for manufacturing multilayer printed wiring board
KR101160120B1 (ko) 2011-04-01 2012-06-26 한밭대학교 산학협력단 유리기판의 금속 배선 방법 및 이를 이용한 유리기판
US20130050227A1 (en) 2011-08-30 2013-02-28 Qualcomm Mems Technologies, Inc. Glass as a substrate material and a final package for mems and ic devices
JP5820673B2 (ja) * 2011-09-15 2015-11-24 新光電気工業株式会社 半導体装置及びその製造方法
TWI437672B (zh) 2011-12-16 2014-05-11 利用氣體充壓以抑制載板翹曲的載板固定方法
US20130293482A1 (en) 2012-05-04 2013-11-07 Qualcomm Mems Technologies, Inc. Transparent through-glass via
US8816218B2 (en) 2012-05-29 2014-08-26 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Multilayer electronic structures with vias having different dimensions
JP6083152B2 (ja) 2012-08-24 2017-02-22 ソニー株式会社 配線基板及び配線基板の製造方法
JP6007044B2 (ja) 2012-09-27 2016-10-12 新光電気工業株式会社 配線基板
JP6114527B2 (ja) 2012-10-05 2017-04-12 新光電気工業株式会社 配線基板及びその製造方法
JP2015038912A (ja) 2012-10-25 2015-02-26 イビデン株式会社 電子部品内蔵配線板およびその製造方法
US9113574B2 (en) 2012-10-25 2015-08-18 Ibiden Co., Ltd. Wiring board with built-in electronic component and method for manufacturing the same
JP2014127701A (ja) 2012-12-27 2014-07-07 Ibiden Co Ltd 配線板及びその製造方法
JP2014139963A (ja) 2013-01-21 2014-07-31 Ngk Spark Plug Co Ltd ガラス基板の製造方法
DE112013006831T5 (de) 2013-03-15 2015-12-10 Schott Glass Technologies (Suzhou) Co., Ltd. Chemisch vorgespanntes flexibles ultradünnes Glas
KR20150014167A (ko) 2013-07-29 2015-02-06 삼성전기주식회사 유리 코어가 구비된 인쇄회로기판
KR101531097B1 (ko) 2013-08-22 2015-06-23 삼성전기주식회사 인터포저 기판 및 이의 제조방법
US9296646B2 (en) 2013-08-29 2016-03-29 Corning Incorporated Methods for forming vias in glass substrates
US9263370B2 (en) 2013-09-27 2016-02-16 Qualcomm Mems Technologies, Inc. Semiconductor device with via bar
US9935090B2 (en) 2014-02-14 2018-04-03 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US10026671B2 (en) 2014-02-14 2018-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US9768090B2 (en) 2014-02-14 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
KR102155740B1 (ko) 2014-02-21 2020-09-14 엘지이노텍 주식회사 인쇄회로기판 및 이의 제조 방법
JP6466252B2 (ja) 2014-06-19 2019-02-06 株式会社ジェイデバイス 半導体パッケージ及びその製造方法
JP2016009844A (ja) 2014-06-26 2016-01-18 ソニー株式会社 半導体装置および半導体装置の製造方法
CN105814687B (zh) 2014-09-30 2019-01-25 株式会社村田制作所 半导体封装及其安装结构
EP3215473A1 (en) * 2014-11-05 2017-09-13 Corning Incorporated Glass articles with non-planar features and alkali-free glass elements
JP2016111221A (ja) * 2014-12-08 2016-06-20 日本特殊陶業株式会社 配線基板の製造方法及び配線基板
KR102380304B1 (ko) 2015-01-23 2022-03-30 삼성전기주식회사 전자부품 내장 기판 및 그 제조방법
KR101696705B1 (ko) 2015-01-30 2017-01-17 주식회사 심텍 칩 내장형 pcb 및 그 제조 방법과, 그 적층 패키지
US9585257B2 (en) 2015-03-25 2017-02-28 Globalfoundries Inc. Method of forming a glass interposer with thermal vias
KR102172630B1 (ko) 2015-04-16 2020-11-04 삼성전기주식회사 반도체 소자 패키지 및 그 제조방법
TWI544580B (zh) 2015-05-01 2016-08-01 頎邦科技股份有限公司 具中空腔室之半導體封裝製程
US9984979B2 (en) 2015-05-11 2018-05-29 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package and method of manufacturing the same
KR20160132751A (ko) 2015-05-11 2016-11-21 삼성전기주식회사 전자부품 패키지 및 그 제조방법
KR102425753B1 (ko) 2015-06-01 2022-07-28 삼성전기주식회사 인쇄회로기판, 인쇄회로기판의 제조 방법 및 이를 포함하는 반도체 패키지
JP2017050315A (ja) 2015-08-31 2017-03-09 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
US20170103249A1 (en) 2015-10-09 2017-04-13 Corning Incorporated Glass-based substrate with vias and process of forming the same
JP6690929B2 (ja) 2015-12-16 2020-04-28 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法
KR102450599B1 (ko) 2016-01-12 2022-10-07 삼성전기주식회사 패키지기판
US10330874B2 (en) 2016-02-02 2019-06-25 Georgia Tech Research Corporation Mixed-signal substrate with integrated through-substrate vias
JP6927203B2 (ja) * 2016-04-28 2021-08-25 Ａｇｃ株式会社 ガラス積層体およびその製造方法
WO2017185354A1 (en) 2016-04-29 2017-11-02 Schott Glass Technologies (Suzhou) Co. Ltd. High strength ultrathin glass and the making method therefore
TWI559410B (zh) 2016-05-09 2016-11-21 以壓差法抑制材料翹曲的方法
US10072328B2 (en) 2016-05-24 2018-09-11 Emagin Corporation High-precision shadow-mask-deposition system and method therefor
US10366904B2 (en) 2016-09-08 2019-07-30 Corning Incorporated Articles having holes with morphology attributes and methods for fabricating the same
CN206541281U (zh) 2016-10-12 2017-10-03 肖特玻璃科技(苏州)有限公司 一种电子器件结构及其使用的超薄玻璃板
CN106449574B (zh) 2016-12-05 2019-04-30 中国科学院微电子研究所 同轴式差分对硅通孔结构
JP6810617B2 (ja) * 2017-01-16 2021-01-06 富士通インターコネクトテクノロジーズ株式会社 回路基板、回路基板の製造方法及び電子装置
JP7021854B2 (ja) 2017-01-24 2022-02-17 ゼネラル・エレクトリック・カンパニイ 電力用電子回路パッケージおよびその製造方法
DE102018100299A1 (de) 2017-01-27 2018-08-02 Schott Ag Strukturiertes plattenförmiges Glaselement und Verfahren zu dessen Herstellung
US20180240778A1 (en) 2017-02-22 2018-08-23 Intel Corporation Embedded multi-die interconnect bridge with improved power delivery
KR20180116733A (ko) 2017-04-14 2018-10-25 한국전자통신연구원 반도체 패키지
US11078112B2 (en) 2017-05-25 2021-08-03 Corning Incorporated Silica-containing substrates with vias having an axially variable sidewall taper and methods for forming the same
JP2018199605A (ja) 2017-05-29 2018-12-20 Ａｇｃ株式会社 ガラス基板の製造方法およびガラス基板
JP6928896B2 (ja) 2017-07-05 2021-09-01 大日本印刷株式会社 実装基板及び実装基板の製造方法
CN109411432B (zh) 2017-08-18 2020-09-18 财团法人工业技术研究院 半导体封装重布线层结构
KR102028715B1 (ko) 2017-12-19 2019-10-07 삼성전자주식회사 반도체 패키지
KR101903485B1 (ko) 2018-03-27 2018-10-02 (주)상아프론테크 기판 적재용 카세트
CN108878343B (zh) * 2018-06-29 2022-05-03 信利半导体有限公司 一种柔性显示装置的制造方法
KR101944718B1 (ko) 2018-07-05 2019-02-01 (주)상아프론테크 인서트 구조체 및 이를 구비한 기판 적재용 카세트

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3998984B2 (ja) * 2002-01-18 2007-10-31 富士通株式会社 回路基板及びその製造方法
KR20070085553A (ko) * 2004-11-01 2007-08-27 에이치. 씨. 스타아크 아이앤씨 열전도도가 개선된 내화금속 기판
KR20100097383A (ko) * 2009-02-26 2010-09-03 삼성전기주식회사 패키지 기판 및 이의 제조 방법
JP2013537723A (ja) * 2010-08-26 2013-10-03 コーニング インコーポレイテッド ガラスインターポーザパネル及びその作製方法
KR101468680B1 (ko) 2013-05-09 2014-12-04 (주)옵토레인 인터포저 기판의 관통전극 형성 방법 및 인터포저 기판을 포함하는 반도체 패키지
KR20160114710A (ko) 2014-01-31 2016-10-05 코닝 인코포레이티드 반도체칩을 상호연결하기 위한 인터포저를 제공하기 위한 방법 및 장치
JP2017216398A (ja) * 2016-06-01 2017-12-07 凸版印刷株式会社 ガラス回路基板
KR20190008103A (ko) 2017-07-14 2019-01-23 가부시기가이샤 디스코 유리 인터포저의 제조 방법

Also Published As

Publication number Publication date
CN113383413B (zh) 2022-04-08
KR102314986B1 (ko) 2021-10-19
US20210398891A1 (en) 2021-12-23
KR20210071074A (ko) 2021-06-15
JP2022123003A (ja) 2022-08-23
JP7087205B2 (ja) 2022-06-20
EP3910667A4 (en) 2022-10-26
KR102515304B1 (ko) 2023-03-29
US11437308B2 (en) 2022-09-06
EP3910667A1 (en) 2021-11-17
CN114678344A (zh) 2022-06-28
CN113383413A (zh) 2021-09-10
KR20210130241A (ko) 2021-10-29
JP2022517062A (ja) 2022-03-04

Similar Documents

Publication Publication Date Title
WO2020185016A1 (ko) 패키징 기판 및 이를 포함하는 반도체 장치
WO2020180149A1 (ko) 패키징 기판 및 이를 포함하는 반도체 장치
WO2020185023A1 (ko) 패키징 기판 및 이의 제조방법
WO2021251795A1 (ko) 회로기판
WO2021215784A1 (ko) 회로기판
WO2015147509A1 (ko) 열경화성 반도체 웨이퍼용 임시접착필름, 이를 포함하는 적층체 및 적층체 분리방법
WO2020204473A1 (ko) 반도체용 패키징 유리기판, 반도체용 패키징 기판 및 반도체 장치
WO2021145664A1 (ko) 회로기판
WO2020185021A1 (ko) 패키징 기판 및 이를 포함하는 반도체 장치
WO2020180145A1 (ko) 패키징 기판 및 이를 포함하는 반도체 장치
WO2022060166A1 (ko) 회로기판
WO2021040364A1 (ko) 회로기판
WO2022124550A1 (ko) 연신성 acf, 이의 제조방법, 이를 포함하는 계면 접합 부재 및 소자
WO2021049859A1 (ko) 인쇄회로기판
WO2021040178A1 (ko) 패키징 기판 및 이를 포함하는 반도체 장치
WO2020105957A1 (ko) 비아 홀 가공을 위한 지그, 비아 홀 가공 장치 및 이를 이용한 비아 홀 가공방법
WO2023059001A1 (ko) 회로기판 및 이를 포함하는 반도체 패키지
WO2023214784A1 (ko) 전기 장치 검사용 프로브 헤드 및 그의 제조 방법
WO2023059007A1 (ko) 회로기판 및 이를 포함하는 반도체 패키지
WO2023080719A1 (ko) 회로기판
WO2024085727A1 (ko) 전자부품용 기판, 상기 전자부품용 기판의 제조방법 및 이를 포함하는 표시 장치 및 반도체 장치
WO2022231017A1 (ko) 회로기판 및 이를 포함하는 패키지 기판
WO2022045663A1 (ko) 반도체 패키지용 수지 조성물 및 이를 포함하는 동박 부착 수지
WO2022231016A1 (ko) 회로기판 및 이를 포함하는 패키지 기판
WO2023113386A1 (ko) 회로 기판

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 20783657

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 20217015658

Country of ref document: KR

Kind code of ref document: A

ENP Entry into the national phase

Ref document number: 2021536272

Country of ref document: JP

Kind code of ref document: A

ENP Entry into the national phase

Ref document number: 2020783657

Country of ref document: EP

Effective date: 20210812

NENP Non-entry into the national phase

Ref country code: DE