JP7087205B2 - 半導体用パッケージングガラス基板、半導体用パッケージング基板及び半導体装置 - Google Patents

半導体用パッケージングガラス基板、半導体用パッケージング基板及び半導体装置 Download PDF

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Description

具現例は、半導体用パッケージングガラス基板、半導体用パッケージング基板及び半導体装置に関する。
［連関した出願との相互参照］
本出願は、２０１９年３月２９日に出願された米国仮出願特許出願番号６２／８２６，１２２、及び２０１９年３月２９日に出願された米国仮出願特許出願番号６２／８２６，１４４による優先権の利益を有し、前記優先権の基礎出願の内容はいずれも本出願の内容に含まれる。
電子部品を製作するにおいて、半導体ウエハに回路を具現することを前工程（ＦＥ：Ｆｒｏｎｔ－Ｅｎｄ）と言い、ウエハを実際の製品で使用可能な状態に組み立てることを後工程（ＢＥ：Ｂａｃｋ－Ｅｎｄ）と言い、この後工程にパッケージング工程が含まれる。
最近の電子製品の急速な発展を可能にした半導体産業の４つの核心技術としては、半導体技術、半導体パッケージング技術、製造工程技術、ソフトウェア技術がある。半導体技術は、マイクロ以下のナノ単位の線幅、千万個以上のセル、高速動作、多くの熱放出などの多様な形態に発展しているが、相対的にこれを完璧にパッケージングする技術がサポートされていない。そこで、半導体の電気的性能は、半導体技術自体の性能よりは、パッケージング技術及びこれによる電気的接続によって決定される場合もある。
パッケージング基板の材料としては、セラミック又は樹脂が適用される。セラミック基板の場合は、抵抗値が高いか誘電率が高いので、高性能高周波の半導体素子を搭載することが容易でない。樹脂基板の場合は、相対的に高性能高周波の半導体素子を搭載することはできるが、配線のピッチ縮小に限界がある。
近年、ハイエンド用パッケージング基板にシリコンやガラスを適用した研究が進行中である。シリコンやガラス基板に貫通穴を形成し、導電性物質をこの貫通穴に適用することによって、素子とマザーボードとの間の配線長さが短くなり、優れた電気的特徴を有することができる。
関連した先行文献として、
韓国公開特許公報第１０－２０１９－０００８１０３号、
韓国公開特許公報第１０－２０１６－０１１４７１０号、
韓国登録特許公報第１０－１４６８６８０号などがある。
具現例の目的は、応力が調節されたガラス基板を適用することによって、より集積化された半導体装置を製造できる半導体用パッケージングガラス基板、半導体用パッケージング基板及び半導体装置などを提供することにある。
前記目的を達成するために、一具現例に係る半導体用パッケージングガラス基板は、互いに向かい合う第１面及び第２面を有するガラス基板；及び前記ガラス基板を厚さ方向に貫通する多数のコアビア；を含む。
無地ラインは、前記ガラス基板の第１面上で前記コアビアが形成されていない場所をつなぐ直線である。
ビアラインは、前記ガラス基板の第１面上で前記コアビアが形成された場所をつなぐ直線である。
応力差値（Ｐ）は、下記の式（１）による値である。
式（１）：Ｐ＝Ｖｐ－Ｎｐ
式（１）において、
Ｐは、同一のガラス基板で測定した応力差値で、
Ｖｐは、ビアラインで測定した応力の最大値と最小値との差で、
Ｎｐは、無地ラインで測定した応力の最大値と最小値との差である。
半導体用パッケージングガラス基板の応力差値（Ｐ）が１．５ＭＰａ以下である。
前記Ｖｐ値は、２．５ＭＰａ以下であってもよい。
前記Ｎｐ値は、１．０ＭＰａ以下であってもよい。
前記コアビアは、前記ガラス基板の単位面積（１ｃｍ×１ｃｍ）を基準にして１００個～３０００個が位置し得る。
応力差比率（Ｋ）は、下記の式（２）による値である。
式（２）：Ｋ＝Ｌｐ／Ｌａ
式（２）において、
前記Ｋは、同一のガラス基板の同一の面で測定した応力差比率で、
前記Ｌｐは、対象ラインに対して測定した応力の最大値と最小値との差で、
前記Ｌａは、前記対象ラインで測定した応力の平均値である。
一具現例に係るパッケージング用ガラス基板は、前記応力差比率（Ｋ）が６以下であってもよい。
前記対象ラインは無地ラインで、前記半導体用パッケージングガラス基板の応力差比率（Ｋ）は２以下であってもよい。
前記対象ラインはビアラインで、前記半導体用パッケージングガラス基板の応力差比率（Ｋ）は６以下であってもよい。
前記コアビアは、前記ガラス基板の単位面積（１ｃｍ×１ｃｍ）を基準にして１００個～３０００個が位置し得る。
前記目的を達成するために、他の一具現例に係る半導体パッケージング基板は、上記で説明した半導体パッケージング用ガラス基板を含み、前記コアビアの表面上に位置するコア層をさらに含み、前記コア層は、電気伝導性層形成のシードになるコアシード層又は電気伝導性層であるコア分配層を含む。
前記目的を達成するために、他の一具現例に係る半導体装置は、１以上の半導体素子を含む半導体素子部；前記半導体素子部と電気的に連結されるパッケージング基板；及び前記パッケージング基板と電気的に連結され、前記半導体素子に外部の電気的信号を伝達し、前記半導体素子を互いに連結するマザーボード；を含み、前記パッケージング基板は上記で説明したパッケージング基板である。
具現例の半導体用パッケージングガラス基板、半導体用パッケージング基板及び半導体装置は、半導体素子とマザーボードとの間をより近く連結し、電気的信号が最大限短い距離で伝達されるようにし、信号伝達速度などの電気的特性を大きく向上させることができる。
また、基板のコアとして適用するガラス基板は、それ自体が絶縁体であるので、既存のシリコンコアに比べて寄生素子が発生するおそれがほとんどなく、絶縁膜処理工程をより単純化させることができ、高速回路にも適用が可能である。
併せて、シリコンが丸いウエハの形態で製造される場合と異なり、ガラス基板が大型パネルの形態で製造されるので、大量製造が比較的容易であり、経済性をより向上させることができる。
具現例は、応力が調節されたガラス基板を適用するので、コアビアの形成にもかかわらず、優れた機械的特性を有することができる。
本発明の実施例で適用するコアビアを有するガラス基板を上から見た状態（ａ）、及びコアビアの断面を説明する概念図である。 本発明で応力を測定する方法を説明する概念図であって、（ａ）は、ビアラインの応力測定経路を示し、（ｂ）は、無地ラインの応力測定経路を示す。 本発明の一実施例に係る半導体装置の断面を説明する概念図である。 本発明の他の一実施例に係るパッケージング基板の断面を説明する概念図である。 本発明の実施例に係るパッケージング基板の断面の一部を説明する詳細概念図である（丸は、上面又は底面で観察した状態を示す）。 本発明の実施例に係るパッケージング基板の断面の一部を説明する詳細概念図である（丸は、上面又は底面で観察した状態を示す）。 実施例に係るパッケージング基板の製造過程を断面で説明するフローチャートである。 実施例に係るパッケージング基板の製造過程を断面で説明するフローチャートである。 実施例に係るパッケージング基板の製造過程を断面で説明するフローチャートである。
以下、具現例の属する技術分野における通常の知識を有する者が容易に実施できるように、実施例について添付の図面を参考にして詳細に説明する。しかし、具現例は、様々な異なる形態で具現可能であり、ここで説明する実施例に限定されない。明細書全体にわたって類似する部分に対しては同一の図面符号を付した。
本明細書全体において、マーカッシュ形式の表現に含まれた「これらの組み合わせ」という用語は、マーカッシュ形式の表現に記載された各構成要素からなる群から選ばれる１つ以上の混合又は組み合わせを意味するものであって、前記各構成要素からなる群から選ばれる１つ以上を含むことを意味する。
本明細書全体において、「第１」、「第２」又は「Ａ」、「Ｂ」などの用語は、同一の用語を互いに区別するために使用される。また、単数の表現は、文脈上、明らかに異なる意味を有さない限り、複数の表現を含む。
本明細書において、「～系」は、化合物内に「～に該当する化合物」又は「～の誘導体」を含むものを意味し得る。
本明細書において、Ａ上にＢが位置するということは、Ａ上に直接当接してＢが位置したり、又はそれらの間に別の層が位置しながらＡ上にＢが位置したりすることを意味し、Ａの表面に当接してＢが位置することに限定して解釈されない。
本明細書において、Ａ上にＢが連結されるということは、ＡとＢが直接連結されたり、又はＡとＢがその間の他の構成要素を介して連結されたりすることを意味し、特別な言及がない限り、ＡとＢが直接連結されることに限定して解釈されない。
本明細書において、単数の表現は、特に説明がなければ、文脈上解釈される単数又は複数を含む意味に解釈される。
発明者らは、より集積化され、薄い厚さで高性能を発揮できる半導体装置を開発する過程で、素子自体のみならず、パッケージングに対する部分が性能向上において重要な要素であることを認識した。また、発明者らは、既存のインターポーザと有機基板のように２層以上のコアをパッケージング基板としてマザーボード上に適用していた場合と異なり、ガラスコアを単一層で適用し、貫通ビアの形状、これに形成される電気伝導性層などを制御する方法を適用することによって、パッケージング基板をより薄くし、半導体装置の電気的特性を向上できることを確認した。
薄いガラス基板に貫通孔形態のコアビアが形成される場合、その加工過程で部分的な応力集中が発生しやすく、これは、機械的物性の弱化をもたらし得る。これは、複雑なパッケージング基板の製造工程で作業性を低下させる重要な原因の一つになる。具現例では、このような応力集中が制御されたガラス基板を適用したパッケージング用基板を提供する。
図１は、実施例で適用するコアビアを有するガラス基板を上から見た状態（ａ）、及びコアビアの断面を説明する概念図である。図２は、応力を測定する方法を説明する概念図であって、（ａ）は、ビアラインの応力測定経路を示し、（ｂ）は、無地ラインの応力測定経路を示す図である。図３は、一実施例に係る半導体装置の断面を説明する概念図である。図４は、他の一実施例に係るパッケージング基板の断面を説明する概念図で、図５及び図６は、それぞれ実施例に係るパッケージング基板の断面の一部を説明する詳細概念図（丸は、上面又は底面で観察した状態を示す。）である。以下、図１及び図２を参考にして半導体パッケージング基板をより詳細に説明し、図３乃至図６を参考にしてパッケージング基板及び半導体装置をより詳細に説明する。
前記目的を達成するために、具現例に係る半導体パッケージング基板２１５は、ガラス基板２１、コアビア２３及びコア層２２を含む。
ガラス基板２１は、互いに向かい合う第１面２１３及び第２面２１４を有する。
コアビア２３は、前記ガラス基板を厚さ方向に貫通するものであって、多数のコアビアが前記ガラス基板に配置される。
コア層２２には、コアシード層２２５又はコア分配パターン２４１が位置する。
コアシード層２２５は、前記コアビアの表面上に位置し、電気伝導性層形成のシードになる。
コア分配パターン２４１は、前記コアビアの表面上に位置する電気伝導性層である。
ガラス基板２１としては、半導体に適用されるガラス基板を適用することが好ましく、例えば、ホウケイ酸ガラス基板、無アルカリガラス基板などが適用され得るが、これに限定されない。
ガラス基板２１の厚さは、１，０００μｍ以下であってもよい。ガラス基板２１の厚さは、１００μｍ～１，０００μｍであってもよく、１００μｍ～７００μｍであってもよい。ガラス基板２１の厚さは、１００μｍ～５００μｍであってもよい。
より薄いパッケージング基板を形成することが、電気的信号の伝達をより効率化できるという点で有利である。しかし、ガラス基板は、配置される各半導体素子を支持する支持体としての役割もしなければならないので、前記厚さを有することが好ましい。
ガラス基板の厚さは、ガラス基板上に位置する電気伝導性層の厚さを除いたガラス基板自体の厚さを意味する。
コアビア２３は、ガラス基板２１の予め定められた領域を除去する方式で形成されてもよく、具体的には、物理及び／又は化学的な方法で板状ガラスをエッチングすることによって設けられてもよい。
コアビア２３の形成には、ガラス基板の表面にレーザーなどの方式で欠陥（溝）を形成した後、化学的にエッチングする方式、レーザーエッチングなどが適用され得るが、これに限定されない。
ガラス基板２１の応力は、無地ライン及びビアラインで測定され得る。
無地ラインは、第１面２１３上で前記コアビア２３が形成されていない場所をつなぐ直線である。ビアラインは、第１面２１３上で前記コアビア２３が形成された場所をつなぐ直線である。
応力差値（Ｐ）は、下記の式（１）で表す。
ガラス基板２１は、応力差値（Ｐ）が１．５ＭＰａ以下であってもよい。
式（１）Ｐ＝Ｖｐ－Ｎｐ
式（１）において、Ｖｐは、ビアラインで測定した応力の最大値と最小値との差で、Ｎｐは、無地ラインで測定した応力の最大値と最小値との差である。
ガラス基板のＰ値は１．３５ＭＰａ以下であってもよい。ガラス基板のＰ値は、１．２ＭＰａ以下であってもよく、１．１ＭＰａ以下であってもよい。ガラス基板のＰ値は０．０１ＭＰａ以上であってもよい。ガラス基板のＰ値は０．１ＭＰａ以上であってもよい。
前記応力差値（Ｐ）を有するガラス基板を半導体パッケージング基板として適用する場合、より安定的な機械的物性を有するパッケージング基板の製造が可能である。
ガラス基板のＶｐ値は２．５ＭＰａ以下であってもよい。ガラス基板のＶｐ値は２．３ＭＰａ以下であってもよく、前記Ｖｐ値は２．０ＭＰａ以下であってもよい。ガラス基板のＶｐ値は１．８ＭＰａ以下であってもよい。ガラス基板のＶｐ値は０．２ＭＰａ以上であってもよい。ガラス基板のＶｐ値は０．４ＭＰａ以上であってもよい。
ビアラインで測定した応力の最大値と最小値との差（Ｖｐ）がこのような範囲であるガラス基板を半導体パッケージング基板として適用する場合、より安定的な機械的物性を有するパッケージング基板の製造が可能である。
ガラス基板のＮｐ値は１．０ＭＰａ以下であってもよい。ガラス基板のＮｐ値は、０．９ＭＰａ以下であってもよく、０．８ＭＰａ以下であってもよい。ガラス基板のＮｐ値は０．１ＭＰａ以上であってもよい。ガラス基板のＮｐ値は０．２ＭＰａ以上であってもよい。
無地ラインで測定した応力の最大値と最小値との差（Ｎｐ）がこのような範囲であるガラス基板を半導体パッケージング基板として適用する場合、より安定的な機械的物性を有するパッケージング基板の製造が可能である。
応力差比率（Ｋ）は、下記の式（２）で表す。
対象ラインは、コアビアが形成されていない場所をつなぐ直線である無地ライン、及びコアビアが形成された場所をつなぐ直線であるビアラインから選ばれたいずれか一つである。
前記ガラス基板の応力差比率（Ｋ）は６以下であってもよい。
式（２）：Ｋ＝Ｌｐ／Ｌａ
式（２）において、前記Ｋは、同一のガラス基板の同一の面で測定した応力差比率で、前記Ｌｐは、対象ラインで測定した応力の最大値と最小値との差で、前記Ｌａは、前記対象ラインで測定した応力の平均値である。
ガラス基板のＫ値は５以下であってもよい。ガラス基板のＫ値は、４．５以下であってもよく、４以下であってもよい。前記Ｋ値を有するガラス基板を半導体パッケージング基板として適用する場合、より安定的な機械的物性を有するパッケージング基板の製造が可能である。
無地ラインで測定された応力差比率はＫｎで表示する。
無地ラインでの応力差比率（Ｋｎ）は２以下であってもよい。無地ラインでの応力差比率（Ｋｎ）は１．８以下であってもよい。無地ラインでの応力差比率（Ｋｎ）は０．３超過であってもよい。無地ラインでの応力差比率（Ｋｎ）は０．５超過であってもよい。
ビアラインで測定された応力差比率をＫｖで表示する。
ビアラインでの応力差比率（Ｋｖ）は６以下であってもよい。ビアラインの応力差比率（Ｋｖ）は５以下であってもよい。ビアラインの応力差比率（Ｋｖ）は、４．５以下であってもよく、３以下であってもよい。ビアラインの応力差比率（Ｋｖ）は０．５以上であってもよい。ビアラインでの応力差比率（Ｋｖ）は、１．０以上であってもよく、１．５以上であってもよい。
このようなＫｎ及びＫｖを有するガラス基板を半導体パッケージング基板として適用する場合、より安定的な機械的物性を有するパッケージング基板の製造が可能である。
前記応力は、複屈折２次元評価装置を適用して分析する。具体的には、複屈折の２次元分布評価装置としては、ＮＰＭ社（Ｎｉｐｐｏｎ Ｐｕｌｓｅ Ｋｏｒｅａ Ｃｏ．，ＬＴＤ）のＷＰＡ－２００装置が適用され得る。
例示的に、プローブで図２に示した応力測定経路に沿ってガラス基板上でデータを読むと、前記装置に複屈折率値などの測定値が入力され、予め定められた演算過程を通じて測定経路で応力が圧力単位（例、ＭＰａ）で提示される。
このとき、光弾性係数及び測定対象の厚さを入力することによって応力測定が可能であり、実施例では、光弾性係数値として２．４を適用する。
前記コアビア２３は、前記ガラス基板２１の単位面積（１ｃｍ×１ｃｍ）を基準にして１００個～３０００個が位置してもよく、１００個～２５００個が位置してもよく、２２５個～１０２４個が位置してもよい。このようなピッチ条件を満足する場合、電気伝導性層などの形成により有利であり、パッケージング基板の性能を向上させることができる。
前記コアビア２３は、前記ガラス基板２１に１．２ｍｍ以下のピッチで位置してもよく、０．１２ｍｍ～１．２ｍｍのピッチで位置してもよく、０．３ｍｍ～０．９ｍｍのピッチで位置してもよい。この場合、ガラス基板の機械的物性を一定水準以上に維持しながら電気伝導性層などを形成するのに有利である。
コアビア２３は、前記第１面と接する第１開口部２３３；第２面と接する第２開口部２３４；及び前記第１開口部と前記第２開口部とを連結する全体のコアビアにおいてその内径が最も狭い区域である最小内径部２３５；を含むことができる。
第１開口部の直径（ＣＶ１）と第２開口部の直径（ＣＶ２）は、実質的に異なってもよく、実質的に同一であってもよい。
前記コアビア２３は、前記第１面開口部と前記第２面開口部とを連結する内径面のうちいずれか１つの場所が他の場所より小さい内径を有することができ、これを最小内径と言う。
最小内径部は、第１開口部と第２開口部との間に位置することができ、このとき、コアビアは、円筒状又は（切り取られた）三角錐状のコアビアであってもよい。この場合、前記最小内径部の直径（ＣＶ３）は、第１開口部及び前記第２開口部のうち小さいものの直径に該当する。
最小内径部は、第１開口部と第２開口部との間に位置し、このとき、コアビアはバレル型のコアビアであってもよい。この場合、最小内径部の直径（ＣＶ３）は、前記第１開口部の直径及び前記第２開口部の直径のうち大きいものより小さくてもよい。
前記第１面開口部の直径と第２面開口部の直径は、それぞれガラス基板２１の全体にわたって比較的一定であってもよい。また、前記コアビアは、最も狭い部分での内径（最小内径）がガラス基板２１の全体にわたって比較的一定であってもよい。
前記最小内径の平均直径は５０μｍ～９５μｍであってもよい。
前記最小内径は、下記の式（３）の条件を満足することができる。
Figure 0007087205000001
前記式（３）において、Ｄ５０は、最小内径の直径分布のうち５０％に該当する値で、Ｄ９０は、最小内径の直径分布のうち９０％に該当する値で、Ｄ１０は、最小内径の直径分布のうち１０％に該当する値である。
前記最小内径の平均直径は、５５μｍ～８５μｍであってもよく、６０μｍ～７０μｍであってもよい。
前記最小内径は、下記の式（３－１）の条件を満足することができる。
Figure 0007087205000002
前記式（３－１）において、Ｄ５０は、最小内径の直径分布のうち５０％に該当する値で、Ｄ９０は、最小内径の直径分布のうち９０％に該当する値で、Ｄ１０は、最小内径の直径分布のうち１０％に該当する値である。
前記第１面開口部の直径及び前記第２面開口部の直径のうち大きいものである対象開口部は、その平均直径が７０μｍ～１２０μｍであってもよい。
前記第１面開口部の直径及び前記第２面開口部の直径のうち大きいものである対象開口部は、下の式（４）の条件を満足することができる。
Figure 0007087205000003
前記式（４）において、Ｄ５０は、対象開口部の直径分布のうち５０％に該当する値で、Ｄ９０は、対象開口部の直径分布のうち９０％に該当する値で、Ｄ１０は、対象開口部の直径分布のうち１０％に該当する値である。
前記第１面開口部の直径及び前記第２面開口部の直径のうち大きいものである対象開口部は、その平均直径が８０μｍ～１０５μｍであってもよい。
前記第１面開口部の直径及び前記第２面開口部の直径のうち大きいものである対象開口部は、下記の式（４－１）の条件を満足することができる。
Figure 0007087205000004
前記式（４－１）において、Ｄ５０は、対象開口部の直径分布のうち５０％に該当する値で、Ｄ９０は、対象開口部の直径分布のうち９０％に該当する値で、Ｄ１０は、対象開口部の直径分布のうち１０％に該当する値である。
前記コアビアは、前記第１面と接する開口部での直径である第１面開口部の直径、及び第２面と接する開口部での直径である第２面開口部の直径のうち大きいものである対象開口部の平均直径が、対象開口部の直径分布のうち５０％に該当する値であるＤ５０より大きい値を有することができる。
上記で説明した直径分布は、製造されたサンプルを９個の区画（３×３）に区分した後、左上、左下、中央、右上、及び右下の５個の領域のサンプルを採取して切断処理した後、断面で顕微鏡で観察して測定した直径を基準にして評価した。
前記最小内径部は、前記コアビアの長さ全体（Ｇ２１）を１００％としたとき、前記第１開口部を基準にして４０％～６０％の地点（Ｇ２３）に位置してもよく、４５％～５５％の地点に位置してもよい。このようにコアビアの長さ全体を基準にして、前記最小内径部が上記で説明した位置に存在する場合、パッケージング基板の電気伝導性層の設計及び電気伝導性層の形成過程がより容易になり得る。
前記最小内径部の内径と前記第１開口部とをつなぐ内径面の角度（Ｃａ１）と、前記最小内径部の内径と前記第２開口部とをつなぐ内径面の角度（Ｃａ２）は１：０．７～１．３の比率を有することができる。この場合、前記第１開口部から始まるコアビアの内径面と、前記第２開口部から始まるコアビアの内径面との角度の差が微々たるものとなり、以降のめっき工程などの進行がより円滑になり得る。
前記角度は、前記第１面又は前記第２面に垂直な仮想の基準線との角度で評価し、方向と関係なく絶対値で評価する（以下、同一である）。
前記最小内径部の内径と前記第１開口部とをつなぐ内径面の角度（Ｃａ１）、及び前記最小内径部の内径と前記第２開口部とをつなぐ内径面の角度（Ｃａ２）のうち大きいものの角度は、８度以下であってもよく、０．１度～８度であってもよく、０．５度～６．５度であってもよい。このような角度を有する場合、めっきなどの以降の工程の効率性をより向上させることができる。
前記第１面開口部の直径（ＣＶ１）及び前記第２面開口部の直径（ＣＶ２）のうち大きいもので測定した電気伝導性層の厚さは、コアビアのうち最小内径を有する部分（ＣＶ３）上に形成された電気伝導性層の厚さと同じかそれより厚くてもよい。
以下では、半導体装置１００及びパッケージング基板２０をより詳細に説明する。
一具現例において、半導体装置１００は、１以上の半導体素子３２、３４、３６が位置する半導体素子部３０；前記半導体素子と電気的に連結されるパッケージング基板２０；及び前記パッケージング基板と電気的に連結され、前記半導体素子に外部の電気的信号を伝達し、前記半導体素子を互いに連結するマザーボード１０；を含む。
他の具現例に係るパッケージング基板２０は、コア層２２；及び上部層２６；を含む。
前記コア層２２は、上記で説明した半導体パッケージング基板２１５を含む。
前記半導体素子部３０は、半導体装置に実装される各素子を意味し、接続電極などによって前記パッケージング基板２０に実装される。具体的には、前記半導体素子部３０としては、例えば、ＣＰＵ、ＧＰＵなどの演算素子（第１素子：３２、第２素子：３４）、メモリチップなどの記憶素子（第３素子、３６）などが適用され得るが、半導体装置に実装される半導体素子であれば制限なく適用可能である。
前記マザーボード１０としては、印刷回路基板、印刷配線基板などのマザーボードが適用され得る。
前記パッケージング基板２０は、コア層２２；及び前記コア層の一面上に位置する上部層２６；を含む。
前記パッケージング基板２０は、選択的にコア層の下側に位置する下部層２９をさらに含むことができる。
前記コア層２２は、ガラス基板２１；前記ガラス基板を厚さ方向に貫通する多数のコアビア２３；及び前記ガラス基板又はコアビアの表面上に位置し、少なくともその一部が前記コアビアを通じて前記第１面と前記第２面上の電気伝導性層を電気的に連結する電気伝導性層が位置するコア分配層２４；を含む。
前記ガラス基板２１は、互いに向かい合う第１面２１３及び第２面２１４を有し、これらの二つの面は、互いにほぼ平行であり、ガラス基板の全体にわたって一定の厚さを有する。
前記ガラス基板２１には、前記第１面及び前記第２面を貫通するコアビア２３が位置する。
半導体装置のパッケージング基板は、既存にはシリコン基板と有機基板とが積層された形態で形成された。シリコン基板の場合は、半導体という特性上、高速回路に適用したときに寄生素子が発生するおそれがあり、電力損失が相対的に大きいという短所があった。また、有機基板の場合は、より複雑になる分配パターンを形成するために大面積化が必要であるが、これは、超小型化される電子機器の製造の流れと符合していない。定められた大きさ内で複雑な分配パターンを形成するためには、実質的にパターン微細化が必要であるが、有機基板に適用する高分子などの素材の特性上、パターン微細化に実質的な限界があった。
具現例では、このような問題を解決する方法として、ガラス基板２１をコア層２２の支持体として適用する。また、ガラス基板と共に、ガラス基板を貫通して形成されたコアビア２３を適用することによって、電気的流れの長さをより短縮し、より小型化され、より速い反応、より少ない損失特性を有するパッケージング基板２０を提供する。
前記コア分配層２４は、コア分配パターン２４１及びコア絶縁層２２３を含む。
前記コア分配パターン２４１は、前記ガラス基板の第１面と第２面とを貫通ビアを介して電気的に連結する電気伝導性層である。
前記コア絶縁層２２３は前記コア分配パターン２４１を覆う。
前記コア層２２は、その内部にコアビアを通じて電気伝導性層が形成され、ガラス基板２１を横切る電気的通路としての役割をし、比較的短い距離でガラス基板の上部と下部とを連結し、より速い電気的信号伝達及び低損失の特性を有することができる。
コア分配パターン２４１は、前記ガラス基板の第１面２１３と第２面２１４とをコアビア２３を介して電気的に連結するパターンである。
コア分配パターン２４１は、第１面分配パターン２４１ａ、第２面分配パターン２４１ｃ、及びコアビア分配パターン２４１ｂを含む。
第１面分配パターン２４１ａは、前記第１面２１３の少なくとも一部上に位置する電気伝導性層である。第２面分配パターン２４１ｃは、前記第２面２１４の少なくとも一部上に位置する電気伝導性層である。そして、コアビア分配パターン２４１ｂは、前記第１面分配パターンと前記第２面分配パターンとを前記コアビア２３を介して互いに電気的に連結する電気伝導性層である。
前記各電気伝導性層としては、例えば、銅めっき層が適用され得るが、これに限定されない。
前記ガラス基板２１は、上部及び下部にそれぞれ半導体素子部３０及びマザーボード１０を連結する中間役割及び／又は仲介役割をする。前記コアビア２３は、これらの電気的信号を伝達する通路としての役割をするので、信号の伝逹を円滑にする。
前記第１面開口部の直径及び前記第２面開口部の直径のうち大きいもので測定した電気伝導性層の厚さは、コアビアのうち最小内径を有する部分上に形成された電気伝導性層の厚さと同じかそれより厚くてもよい。
コア分配層２４は、ガラス基板上に形成される電気伝導性層であって、ＡＳＴＭ Ｄ３３５９による付着力テスト（Ｃｒｏｓｓ Ｃｕｔ Ａｄｈｅｓｉｏｎ Ｔｅｓｔ）値が４Ｂ以上であってもよい。例示的に、コア分配層２４は、前記付着力テスト値が５Ｂ以上であってもよい。また、コア分配層２４である電気伝導性層は、前記ガラス基板に対して３Ｎ／ｃｍ以上の接着力を有することができ、４．５Ｎ／ｃｍ以上の接合力を有することができる。このような接合力の程度を満足する場合、パッケージング基板として適用するのに十分な基板－電気伝導性層間の接合力を有する。
前記第１面２１３上には上部層２６が位置する。
前記上部層２６は、上部分配層２５と、前記上部分配層上に位置する上面接続層２７とを含む。前記上部層２６の最上面は、半導体素子部の接続電極が直接当接し得る開口部が形成されたカバー層６０によって保護され得る。
前記上部分配層２５は、前記第１面上に位置する上部絶縁層２５３と、予め定められたパターンを有し、前記コア分配層２４とその少なくとも一部とが電気的に連結される電気伝導性層として前記上部絶縁層に内蔵される上部分配パターン２５１とを含む。
前記上部絶縁層２５３としては、半導体素子やパッケージング基板に絶縁体層として適用するものであれば適用可能であり、例えば、フィラーが含まれたエポキシ樹脂などが適用され得るが、これに限定されない。
前記絶縁体層は、コーティング層を形成して硬化する方式で形成されてもよく、未硬化又は半硬化状態でフィルム化された絶縁体フィルムを前記コア層にラミネートして硬化する方法で形成されてもよい。このとき、感圧ラミネーション方法などを適用すると、コアビア内部の空間にまで前記絶縁体が埋め込まれ、効率的な工程進行が可能である。また、複層の絶縁体層を積層して適用したときにも絶縁体層間の実質的な区分が難しい場合があり、複数の絶縁体層を上部絶縁層と通称する。また、コア絶縁層２２３及び上部絶縁層２５３には同一の絶縁材料が適用されてもよく、このとき、その境界が実質的に区分されない場合がある。
前記上部分配パターン２５１は、予め設定された形態で前記上部絶縁層２５３内に位置する電気伝導性層を意味する。例えば、上部分配パターン２５１は、ビルド－アップレイヤ方式で形成され得る。具体的には、絶縁体層を形成し、絶縁体層の不必要な部分を除去した後、銅めっきなどの方式で電気伝導性層を形成し、選択的に電気伝導性層のうち不必要な部分を除去した後、この電気伝導性層上に再び絶縁体層を形成し、再び不必要な部分を除去した後、めっきなどの方式で電気伝導性層を形成する方式を繰り返すことによって、意図するパターンで垂直又は水平方向に電気伝導性層が形成された上部分配パターン２５１を形成することができる。
前記上部分配パターン２５１は、コア層２２と半導体素子部３０との間に位置するので、半導体素子部３０への電気的信号の伝達が円滑に進められ、意図する複雑なパターンが十分に収容され得るように、少なくともその一部に微細パターンを含むように形成する。このとき、微細パターンの幅及び間隔は、それぞれ約４μｍ未満であってもよく、約３．５μｍ以下であってもよく、約３μｍ以下であってもよく、約２．５μｍ以下であってもよく、約１μｍ～約２．３μｍであってもよい。前記間隔は、互いに隣り合う微細パターン間の間隔であってもよい（以下、微細パターンに対する説明は同一である）。
上部分配パターン２５１に微細パターンが含まれるように形成するためには、具現例では、少なくとも二つ以上の方法を適用する。
その一つの方法は、パッケージング基板の材料としてガラスが適用されたガラス基板２１を適用する。前記ガラス基板２１は、表面照度（Ｒａ）が１０オングストローム以下であって、相当平坦な表面特性を有することができ、その結果、微細パターンの形成に及ぼす支持体基板の表面モホロジーの影響を最小化することができる。
他の一つの方法は、前記絶縁体の特性に基づく。前記絶縁体の場合、レジンと共にフィラー成分を適用する場合が多いが、前記フィラーとしては、シリカ粒子などの無機系粒子が適用され得る。無機系粒子がフィラーとして絶縁体に適用される場合、この無機系粒子の大きさが微細パターンの形成有無に影響を及ぼし得るが、具現例で適用する絶縁体は、その平均直径が約１５０ｎｍ以下の粒子型フィラーを含み、具体的には、平均直径が約１ｎｍ～約１００ｎｍの粒子型フィラーを含む。このような特徴は、絶縁体に必要な物性を一定水準以上に維持しながら数マイクロメートル単位の幅を有する電気伝導性層の形成に絶縁体自体が及ぼす影響を最小化し、微細な表面モホロジーにより、その表面上に優れた付着力を有する微細パターンを形成することを促進する。
前記上面接続層２７は、上面連結パターン２７２及び上面接続電極２７１を含む。
上面連結パターン２７２は、前記上部分配パターン２５１とその少なくとも一部とが電気的に連結され、前記上部絶縁層２５３に位置する。上面接続電極２７１は、前記半導体素子部３０と前記上面連結パターン２７２とを電気的に連結する。
前記上面連結パターン２７２は、上部絶縁層２５３の一面上に位置してもよく、少なくともその一部が上部絶縁層上に露出しながら埋め込まれていてもよい。例えば、前記上面連結パターンが前記上部絶縁層の一面上に位置する場合は、めっきなどの方式で前記上部絶縁層を形成することができる。例えば、前記上面連結パターンの一部が上部絶縁層上に露出しながら埋め込まれている場合は、銅めっき層などを形成した後、表面研磨、表面エッチングなどの方法で絶縁層又は電気伝導性層の一部が除去されたものであってもよい。
前記上面連結パターン２７２は、上記で説明した上部分配パターン２５１のように、微細パターンを少なくともその一部に含むことができる。このように微細パターンを含む上面連結パターン２７２は、より多数個の素子を狭い面積下でも電気的に連結できるようにし、素子間又は外部との電気的信号の連結をより円滑にし、より集積化されたパッケージングが可能である。
前記上面接続電極２７１は、前記半導体素子部３０と端子などで直接連結されてもよく、前記半導体素子部３０とソルダーボールなどの素子連結部５１を媒介して連結されてもよい。
前記パッケージング基板２０は、マザーボード１０とも連結される。前記マザーボード１０は、前記コア層２２の前記第２面２１４の少なくとも一部上に位置するコア分配層である第２面分配パターン２４１ｃとマザーボードの端子を介して直接連結されてもよく、前記第２面分配パターン２４１ｃとソルダーボールなどのボード連結部を媒介して電気的に連結されてもよい。また、前記第２面分配パターン２４１ｃは、前記コア層２２の下部に位置する下部層２９を媒介して前記マザーボード１０と連結されてもよい。
前記下部層２９は、下部分配層２９１及び下面接続層２９２を含む。
下部分配層２９１は、下部絶縁層２９１ｂ；及び下部分配パターン２９１ａ；を含む。
下部絶縁層２９１ｂは、前記第２面２１４とその少なくとも一部とが接する絶縁層である。下部分配パターン２９１ａは、前記下部絶縁層に内蔵（埋設）され、予め定められたパターンを有するものであって、前記コア分配層とその少なくとも一部とが電気的に連結される。
下面接続層２９２は、下面接続電極２９２ａ及び／又は下面連結パターン２９２ｂをさらに含むことができる。下面接続電極２９２ａは、前記下面連結パターンと電気的に連結される。下面連結パターン２９２ｂは、前記下部分配パターンとその少なくとも一部とが電気的に連結され、前記下部絶縁層の一面上に少なくともその一部が露出する。
前記下面連結パターン２９２ｂは、前記上面連結パターン２７２と異なり、微細パターンより幅が広い非微細パターンで形成され得る。この場合、マザーボード１０と連結される部分へのより効率的な電気的信号の伝達が可能である。
前記半導体素子部３０と前記マザーボード１０との間に位置するパッケージング基板２０には、前記ガラス基板２１以外に実質的に追加的な他の基板を適用しないことを発明の特徴の一つとする。
既存には、素子とマザーボードとを連結する間に、インターポーザと有機基板を共に積層して適用した。少なくとも二つの理由でこのように多段の形態で適用したと把握される。その一つの理由は、素子の微細なパターンをマザーボードに直接接合させるにはスケール上の問題があるという点にある。他の一つの理由は、接合過程で又は半導体装置の駆動過程で熱膨張係数の差による配線損傷の問題が発生し得るという点にある。具現例では、熱膨張係数が半導体素子と類似するガラス基板を適用し、ガラス基板の第１面及びその上部層に、素子の実装に十分な程度に微細なスケールを有する微細パターンを形成することによってこのような問題を解決した。
前記半導体装置１００は、相当薄い厚さを有するパッケージング基板２０を有するので、前記半導体装置の全体的な厚さを薄くすることができ、微細パターンを適用することによってより狭い面積でも意図する電気的な連結パターンを配置することができる。具体的には、前記パッケージング基板の厚さは、約２０００μｍ以下であってもよく、約１５００μｍ以下であってもよく、約９００μｍであってもよい。また、前記パッケージング基板の厚さは、約１２０μｍ以上であってもよく、約１５０μｍ以上であってもよい。前記パッケージング基板は、上記で説明した特徴により、比較的薄い厚さでも素子とマザーボードとを電気的に且つ構造的に安定するように連結し、半導体装置の小型化及び薄膜化により寄与することができる。
以下では、更に他の具現例に係るパッケージング基板の製造方法を説明する。
具現例のパッケージング基板の製造方法は、ガラス基板の第１面及び第２面の予め定められた位置に欠陥を形成する準備ステップ；エッチング液を前記欠陥が形成されたガラス基板に加えて、コアビアが形成されたガラス基板を設けるエッチングステップ；前記コアビアが形成されたガラス基板の表面をめっきすることによって電気伝導性層であるコア分配層を形成し、コア層を製造するコア層製造ステップ；及び前記コア層の一面上に、絶縁層で覆われた電気伝導性層である上部分配層を形成する上部層製造ステップ；を含み、上記で説明したパッケージング基板を製造する。
このとき、欠陥の形態は、形成しようとするビアの形態を考慮して形成する。このような欠陥により、エッチングステップでコアビアが形成され、有機基板においてビアの形成のためにドリルで別途に作業する場合に比べて遥かに優れた作業性を有することができる。
前記コア層製造ステップは、前記コアビアが形成されたガラス基板の表面に、アミン基を有するナノ粒子を含む有・無機複合プライマー層を形成し、前処理されたガラス基板を設ける前処理過程；及び前記前処理されたガラス基板に金属層をめっきするめっき過程；を含むことができる。
前記コア層製造ステップは、前記コアビアが形成されたガラス基板の表面にスパッタリングを通じて金属含有プライマー層を形成し、前処理されたガラス基板を設ける前処理過程；及び前記前処理されたガラス基板に金属層をめっきするめっき過程；を含むことができる。
前記プライマー層の形成には、チタン、クロム、ニッケルなどの異種金属が銅などと共に又は単独でスパッタリングされてもよく、この場合、ガラスの表面モホロジーと金属粒子とが相互作用するアンカー効果などによってガラス－金属付着力が向上し、以降のめっき工程などでシードの役割をすることができる。
前記コア層製造ステップと前記上部層製造ステップとの間には絶縁層形成ステップがさらに含まれてもよい。
前記絶縁層形成ステップは、絶縁体フィルムを前記コア層上に位置させた後、感圧ラミネートを行うことによってコア絶縁層を形成するステップであってもよい。
以下では、パッケージング基板の製造方法をより詳細に説明する。
１）準備ステップ（ガラス欠陥形成過程）：平坦な第１面及び第２面を有するガラス基板２１ａを準備し、コアビアの形成のために予め定められた位置のガラス表面に欠陥（溝、２１ｂ）を形成する。前記ガラス基板としては、電子装置の基板などに適用されるガラス基板が適用可能であり、例えば、無アルカリガラス基板などが適用され得るが、これに限定されない。市販の製品として、コーニング社、ショット社、ＡＧＣなどの製造社で製造した製品が適用され得る。前記欠陥（溝）の形成には、機械的なエッチング、レーザー照射などの方式が適用され得る。
２）エッチングステップ（コアビア形成ステップ）：欠陥（溝、２１ｂ）が形成されたガラス基板２１ａは、物理的又は化学的なエッチング過程を通じてコアビア２３を形成する。エッチング過程で、ガラス基板の欠陥部分にビアを形成すると同時に、ガラス基板２１ａの表面も同時にエッチングされ得る。このようなガラス表面のエッチングを防止するために、マスキングフィルムなどを適用することもできるが、マスキングフィルムを適用して除去する過程の煩雑さなどを考慮した上で、欠陥のあるガラス基板自体をエッチングすることができ、この場合、最初のガラス基板の厚さよりも、コアビアを有するガラス基板の厚さが多少薄くなってもよい。
化学的なエッチングは、フッ酸及び／又は硝酸が含まれたバス内に溝が形成されたガラス基板を位置させ、超音波処理などを加えることによって進められ得る。このとき、前記フッ酸濃度は、０．５Ｍ以上であってもよく、１．１Ｍ以上であってもよい。前記フッ酸濃度は、３Ｍ以下であってもよく、２Ｍ以下であってもよい。前記硝酸濃度は、０．５Ｍ以上であってもよく、１Ｍ以上であってもよい。前記硝酸濃度は２Ｍ以下であってもよい。前記超音波処理は、４０Ｈｚ～１２０Ｈｚの周波数で進められてもよく、６０Ｈｚ～１００Ｈｚの周波数で進められてもよい。
このような条件で適用したとき、ビアが形成されたガラス基板の残留応力を減少させながら、加工性が向上したガラス基板を設けることができる。
３－１）コア層製造ステップ：ガラス基板上に電気伝導性層２１ｄを形成する。前記電気伝導性層としては、代表的に銅金属を含む金属層が適用され得るが、これに限定されない。
ガラスの表面（ガラス基板の表面及びコアビアの表面を含む）及び銅金属の表面は、その性質が異なることから付着力が劣る方である。具現例では、ドライ方式とウェット方式の二つの方法でガラス表面と金属との間の付着力を向上させた。
ドライ方式は、スパッタリングを適用する方式、すなわち、金属スパッタリングでガラス表面及びコアビアの内径にシード層２１ｃを形成する方式である。前記シード層の形成時には、チタン、クロム、ニッケルなどの異種金属が銅などと共にスパッタリングされてもよく、この場合、ガラスの表面モホロジーと金属粒子とが相互作用するアンカー効果などによってガラス－金属付着力が向上すると考えられる。
ウェット方式は、プライマー処理をする方式であって、アミンなどの官能基を有する化合物質で前処理することによってプライマー層２１ｃを形成する方式である。意図する付着力の程度によってシランカップリング剤で前処理をした後、アミン官能基を有する化合物又は粒子でプライマー処理をすることができる。上記でも言及したように、具現例の支持体基板は、微細パターンを形成できる程度の高性能であることを必要とし、これは、プライマー処理後にも維持されなければならない。よって、このようなプライマーがナノ粒子を含む場合は、平均直径が１５０ｎｍ以下の大きさを有するナノ粒子が適用されることが好ましく、例えば、アミン基を有する粒子としてはナノ粒子が適用されることが好ましい。前記プライマー層は、例示的にＭＥＣ社のＣＺシリーズなどで製造する接合力改善剤が適用されることによって形成され得る。
前記シード層／プライマー層２１ｃにおいては、電気伝導性層の形成が不必要な部分を除去した状態で又は除去していない状態で選択的に電気伝導性層が金属層を形成することができる。また、前記シード層／プライマー層２１ｃは、電気伝導性層の形成が必要な部分又は不必要な部分を選択的に金属めっきに活性化された状態又は不活性化された状態で処理し、以降の工程を進めることができる。例えば、前記活性化又は不活性化処理としては、一定の波長のレーザーなどの光照射処理、薬品処理などが適用され得る。金属層の形成には、半導体素子の製造に適用される銅めっき方法などが適用され得るが、これに限定されない。
前記金属めっき時に、めっき液の濃度、めっき時間、適用する添加剤の種類などの多くの変数を調節し、形成される電気伝導性層の厚さを調節することができる。
前記コア分配層の一部が不必要である場合は除去されてもよく、シード層の一部が除去されたり不活性化処理された後、金属めっきを進めることによって予め定められたパターンで電気伝導性層を形成し、コア分配層のエッチング層２１ｅが形成されてもよい。
３－２）絶縁層形成ステップ：コアビアは、前記電気伝導層であるコア分配層の形成後、絶縁層で空のスペースを埋める絶縁層形成ステップを経ることができる。このとき、絶縁層としては、フィルム形態で製造されたものが適用されてもよく、例えば、感圧ラミネーション方法などによるフィルム形態の絶縁層が適用されてもよい。このように感圧ラミネートを進めると、絶縁層が前記コアビア内部の空のスペースにまで十分に埋め込まれ、ボイドの形成がないコア絶縁層を形成することができる。
４）上部層製造ステップ：コア層上に上部絶縁層及び上部分配パターンを含む上部分配層を形成するステップである。上部絶縁層は、絶縁層２３ａを形成する樹脂組成物をコーティングしたり、絶縁フィルムを積層したりする方式で形成されてもよく、簡便には絶縁フィルムを積層する方式で形成されることが好ましい。絶縁フィルムの積層は、絶縁フィルムをラミネートして硬化する過程で進められ得るが、このとき、感圧ラミネーション方法を適用すると、コアビアの内部に電気伝導性層が形成されていない層などにも絶縁樹脂が十分に埋め込まれ得る。前記上部絶縁層の場合も、ガラス基板と少なくともその一部で直接当接し、その結果、十分な付着力を有するものを適用する。具体的には、前記ガラス基板及び前記上部絶縁層は、ＡＳＴＭ Ｄ３３５９による付着力テスト値が４Ｂ以上を満足する特性を有することが好ましい。
上部分配パターンは、前記絶縁層２３ａを形成し、予め定められたパターンで電気伝導性層２３ｃを形成し、不必要な部分をエッチングした後、電気伝導性層のエッチング層２３ｄを形成する過程を繰り返すことによって形成されてもよく、絶縁層を挟んで隣り合うように形成される電気伝導性層の場合は、絶縁層にブラインドビア２３ｂを形成した後、めっき工程を進める方式で形成されてもよい。ブラインドビアの形成には、レーザーエッチング、プラズマエッチングなどの乾式エッチング方式、マスキング層及びエッチング液を用いた湿式エッチング方式などが適用され得る。
５）上面接続層及びカバー層形成ステップ：上面連結パターン及び上面接続電極も、上部分配層の形成と類似する過程で形成され得る。具体的には、上面連結パターン及び上面接続電極は、絶縁層２３ｅに絶縁層のエッチング層２３ｆを形成し、これに再び電気伝導性層２３ｇを形成した後、電気伝導性層のエッチング層２３ｈを形成する方式などで形成され得るが、エッチングの方式を適用することなく、電気伝導性層のみを選択的に形成する方法で形成されてもよい。カバー層は、上面接続電極に対応する位置に開口部（図示せず）が形成されることによって上面接続電極が露出し、素子連結部又は素子の端子などと直接連結され得るように形成され得る。
６）下面接続層及びカバー層形成ステップ；上記で説明した上面接続層及びカバー層形成ステップと類似する方式で下部分配層及び／又は下面接続層を形成し、選択的にカバー層（図示せず）を形成することができる。
以下では、具体的な実施例を通じて本発明をより具体的に説明する。下記の実施例は、本発明の理解を促進するための例示に過ぎなく、本発明の範囲がこれに限定されるのではない。
＜実施例１－コアビアが形成された基板の製造＞
１）準備ステップ（ガラス欠陥形成過程）：平坦な第１面及び第２面を有するガラス基板２１ａを準備し、コアビアの形成のために予め定められた位置のガラス表面に欠陥（溝、２１ｂ）を形成した。このとき、前記欠陥は、１ｃｍ２当たり２２５個又は１０２４個が形成されるようにした。前記ガラスとしては、ホウケイ酸ガラスを適用した。前記欠陥（溝）の形成には、機械的なエッチング及びレーザー照射方式が適用された。
２）エッチングステップ（コアビア形成ステップ）：欠陥（溝、２１ｂ）が形成されたガラス基板２１ａは、物理的又は化学的なエッチング過程を通じてコアビア２３を形成した。前記エッチングは、２Ｍのフッ酸（ＨＦ）、１．１Ｍの硝酸（ＨＮＯ３）及び脱イオン水で充填されたエッチングバス内に前記ガラス基板を位置させ、８０Ｈｚ、１００％出力で超音波を加える方式で進められた。
また、前記コアビアは、前記第１面と接する第１開口部；前記第２面と接する第２開口部；及び前記第１開口部と第２開口部とを連結する全体のコアビアにおいてその内径が最も狭い区域である最小内径部；を有するように形成された。
＜実施例２－コアビアが形成された基板の製造＞
超音波出力８０％に条件を変更したことを除いては、前記実施例１と同一にして基板を製造した。
＜実施例３－コアビアが形成された基板の製造＞
エッチングは、１．１Ｍのフッ酸（ＨＦ）、１．１Ｍの硝酸（ＨＮＯ３）及び脱イオン水で充填されたエッチングバス内に前記ガラス基板を位置させ、８０Ｈｚ、１００％出力でエッチングしたことを除いては、前記実施例１と同一にして基板を製造した。
＜実施例４－コアビアが形成された基板の製造＞
エッチング時の超音波出力８０％に条件を変更したことを除いては、前記実施例３と同一にして基板を製造した。
＜実験例－ガラス基板の応力測定＞
前記応力は、複屈折２次元評価装置を適用して分析した。複屈折の２次元分布評価装置としては、ＮＰＭ社（Ｎｉｐｐｏｎ Ｐｕｌｓｅ Ｋｏｒｅａ Ｃｏ．，ＬＴＤ）のＷＰＡ－２００装置を適用した。
開口部の平均直径が１００μｍで、最小内径部の平均直径が７５μｍで、平均厚さが約３００μｍであるガラス基板の４個のサンプルの無地ライン及びビアラインの応力を、それぞれ４回以上位置を変更しながら測定した。前記ガラス基板には、単位面積（１ｃｍ２）当たり約２２５個又は１０２４個のコアビアを形成した。
具体的には、プローブで図２に示した応力測定経路に沿ってガラス基板上でデータを読むと、前記装置に複屈折率値などの測定値が入力され、予め定められた演算過程を通じて測定経路で応力が圧力単位（例、ＭＰａ）で提示されるようにした。光弾性係数値としては２．４を適用し、厚さとしては３００μｍを適用した。
測定された結果は、平均して下記の表及び表２にそれぞれ示しており、これを活用して評価したＶｐ、Ｎｐ、Ｐ値などもそれぞれ下記の表１又は表２に示した。
＜製造例－パッケージング基板の製造＞
３－１）コア層製造ステップ：ガラス基板上に電気伝導性層２１ｄを形成した。前記電気伝導性層としては、銅金属を含む金属層が適用された。チタンを含有するスパッタ層を形成し、銅めっきを進めた。
３－２）絶縁層形成ステップ：前記電気伝導層であるコア分配層の形成後、絶縁層で空のスペースを埋める絶縁層形成ステップを進めた。このとき、絶縁層としては、フィルム形態で製造されたものが適用され、感圧ラミネーション方法によるフィルム形態の絶縁層が適用された。
４）上部層製造ステップ：コア層上に上部絶縁層及び上部分配パターンを含む上部分配層を形成するステップを進めた。上部絶縁層は、絶縁フィルムを積層する方式で形成され、絶縁フィルムをラミネートして硬化する過程で形成された。前記上部絶縁層も、ガラス基板と少なくともその一部で直接当接し、その結果、十分な付着力を有するものを適用した。具体的には、前記ガラス基板及び前記上部絶縁層としては、ＡＳＴＭ Ｄ３３５９による付着力テスト値が４Ｂ以上を満足する特性を有するものを適用した。
上部分配パターンは、前記絶縁層２３ａを形成し、予め定められたパターンで電気伝導性層２３ｃを形成し、不必要な部分をエッチングした後、電気伝導性層のエッチング層２３ｄを形成する過程を繰り返すことによって形成された。絶縁層を挟んで隣り合うように形成される電気伝導性層の場合は、絶縁層にブラインドビア２３ｂを形成した後、めっき工程を進める方式で形成された。ブラインドビアの形成に、レーザーエッチング、プラズマエッチングなどの乾式エッチング方式、マスキング層及びエッチング液を用いた湿式エッチング方式などが適用されることによってパッケージング基板を製造した。
製造に適用した各サンプルは、いずれも損傷することなくパッケージング基板として形成された。
Figure 0007087205000005
Figure 0007087205000006
前記表１及び表２を参考にすると、無地ライン及びビアラインでそれぞれ上記で言及した程度の残留応力を有するガラス基板の場合、パッケージング基板への加工性が十分であることを確認した。応力の差が小さいほど以降の工程で安定的な作業が可能であるが、上記で確認した水準の場合は、いずれも適切な加工性を有した。超音波を適用することなく、強酸にクラック形成及びエッチングを実施したサンプルの場合は、上記でデータを明確に提示していないが、スパッター又は絶縁層形成過程で損傷が発生し、エッチング過程で超音波を共に適用する必要があることを確認した。
以上では、具現例の好ましい実施例に対して詳細に説明したが、具現例の権利範囲は、これに限定されるのではなく、次の特許請求の範囲で定義している具現例の基本概念を用いた当業者の多くの変形及び改良形態も具現例の権利範囲に属する。
１００：半導体装置 １０：マザーボード
３０：半導体素子部 ３２：第１半導体素子
３４：第２半導体素子 ３６：第３半導体素子
２０：パッケージング基板 ２２：コア層
２２３：コア絶縁層 ２１、２１ａ：ガラス基板
２１３：第１面 ２１４：第２面
２１５：半導体パッケージング基板
２３：コアビア ２３３：第１開口部
２３４：第２開口部 ２３５：最小内径部
２４：コア分配層 ２４１：コア分配パターン
２４１ａ：第１面分配パターン ２４１ｂ：コアビア分配パターン
２４１ｃ：第２面分配パターン ２６：上部層
２５：上部分配層 ２５１：上部分配パターン
２５２：ブラインドビア ２５３：上部絶縁層
２７：上面接続層 ２７１：上面接続電極
２７２：上面連結パターン ２９：下部層
２９１：下部分配層 ２９１ａ：下部分配パターン
２９１ｂ：下部絶縁層 ２９２：下面接続層
２９２ａ：下面接続電極 ２９２ｂ：下面連結パターン
５０：連結部 ５１：素子連結部
５２：ボード連結部 ６０：カバー層
２１ｂ：ガラス欠陥 ２１ｃ：シード層、プライマー層
２１ｄ：コア分配層 ２１ｅ：コア分配層のエッチング層
２３ａ：絶縁層 ２３ｂ：絶縁層のエッチング層
２３ｃ：電気伝導性層 ２３ｄ：電気伝導性層のエッチング層
２３ｅ：絶縁層 ２３ｆ：絶縁層のエッチング層
２３ｇ：電気伝導性層 ２３ｈ：電気伝導性層のエッチング層

Claims (10)

  1. 互いに向かい合う第１面及び第２面を有するガラス基板；及び
    前記ガラス基板を厚さ方向に貫通する多数のコアビア；
    を含み、
    無地ラインは、前記ガラス基板の第１面上で前記コアビアが形成されていない場所をつなぐ直線で、
    ビアラインは、前記ガラス基板の第１面上で前記コアビアが形成された場所をつなぐ直線で、
    応力差値（Ｐ）は、下記の式（１）による値で、
    前記応力差値（Ｐ）が１．５ＭＰａ以下である、半導体用パッケージングガラス基板；
    式（１）：Ｐ＝Ｖｐ－Ｎｐ
    式（１）において、
    Ｐは、同一のガラス基板で測定した応力差値で、
    Ｖｐは、ビアラインで測定した応力の最大値と最小値との差で、
    Ｎｐは、無地ラインで測定した応力の最大値と最小値との差である。
  2. 前記Ｖｐ値は２．５ＭＰａ以下である、請求項１に記載の半導体用パッケージングガラス基板。
  3. 前記Ｎｐ値は１．０ＭＰａ以下である、請求項１に記載の半導体用パッケージングガラス基板。
  4. 前記コアビアは、前記ガラス基板の単位面積（１ｃｍ×１ｃｍ）を基準にして１００個～３０００個が位置する、請求項１に記載の半導体用パッケージングガラス基板。
  5. 互いに向かい合う第１面及び第２面を有するガラス基板；及び
    前記ガラス基板を厚さ方向に貫通する多数のコアビア；
    を含み、
    無地ラインは、前記ガラス基板の第１面上で前記コアビアが形成されていない場所をつなぐ直線で、
    ビアラインは、前記ガラス基板の第１面上で前記コアビアが形成された場所をつなぐ直線で、
    対象ラインは、無地ライン又はビアラインで、
    応力差比率（Ｋ）は、下記の式（２）による値で、
    前記応力差比率（Ｋ）が６以下である、半導体用パッケージングガラス基板；
    式（２）：Ｋ＝Ｌｐ／Ｌａ
    式（２）において、
    前記Ｋは、同一のガラス基板の同一の面で測定した応力差比率で、
    前記Ｌｐは、対象ラインに対して測定した応力の最大値と最小値との差で、
    前記Ｌａは、前記対象ラインで測定した応力の平均値である。
  6. 前記対象ラインは無地ラインで、
    前記応力差比率（Ｋ）は２以下である、請求項５に記載の半導体用パッケージングガラス基板。
  7. 前記対象ラインはビアラインで、
    前記応力差比率（Ｋ）は６以下である、請求項５に記載の半導体用パッケージングガラス基板。
  8. 前記コアビアは、前記ガラス基板の単位面積（１ｃｍ×１ｃｍ）を基準にして１００個～３０００個が位置する、請求項５に記載の半導体用パッケージングガラス基板。
  9. 請求項１又は５による半導体パッケージング用ガラス基板を含み、
    前記コアビアの表面上に位置するコア層をさらに含み、
    前記コア層は、電気伝導性層形成のシードになるコアシード層又は電気伝導性層であるコア分配層を含む、半導体パッケージング基板。
  10. １以上の半導体素子を含む半導体素子部；
    前記半導体素子部と電気的に連結されるパッケージング基板；及び
    前記パッケージング基板と電気的に連結され、前記半導体素子に外部の電気的信号を伝達し、前記半導体素子を互いに連結するマザーボード；を含み、前記パッケージング基板は請求項９によるパッケージング基板である、半導体装置。
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