KR20160114710A - 반도체칩을 상호연결하기 위한 인터포저를 제공하기 위한 방법 및 장치 - Google Patents

반도체칩을 상호연결하기 위한 인터포저를 제공하기 위한 방법 및 장치 Download PDF

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KR20160114710A
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KR
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cte1
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KR1020167023963A
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사티시 찬드라 차파라라
스콧 크리스토퍼 폴라드
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코닝 인코포레이티드
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Abstract

방법 및 장치는 반도체 패키지에서 하나 이상의 반도체칩과 유기 기판을 상호연결하기 위한 인터포저를 제공하기 위한 것으로, 상기 인터포저는: 제1 및 제2의 대립하는 주표면을 가지며, 제1열팽창계수 (CTE1)를 갖는 제1 유리 기판; 제1 및 제2의 대립하는 주표면을 가지며, 제2열팽창계수 (CTE2)를 갖는 제2 유리 기판; 및 상기 제1 및 제2 유리 기판 사이에 배치되며, 및 상기 제1 유리 기판의 제2 주표면과 상기 제2 유리 기판의 제1 주표면을 연결하는 인터페이스를 포함하며, 여기서, CTE1는 CTE2보다 적고, 상기 제1 유리 기판의 제1 주표면은 하나 이상의 반도체칩과 맞물리게 조작되고, 상기 제2 유리 기판의 제2 주표면은 상기 유기 기판과 맞물리게 조작된다.

Description

반도체칩을 상호연결하기 위한 인터포저를 제공하기 위한 방법 및 장치 {METHODS AND APPARATUS FOR PROVIDING AN INTERPOSER FOR INTERCONNECTING SEMICONDUCTOR CHIPS}
본 출원은 2014년 1월 31일자에 출원된 미국 가 특허출원 제61/934,366호의 우선권을 주장하고, 이의 전체적인 내용은 참조로서 여기에 혼입된다.
본 개시는 반도체칩을 상호연결하기 위한 인터포저 (interposer)를 제공하기 위한 방법 및 장치에 관한 것이다.
반도체 패킹 기술은 수년에 걸쳐 의미 있는 방식으로 진전되어 왔다. 초기에, 매우 복잡한 반도체 회로를 패키징하기 위한 (및 따라서 제공된 패키지에서 더 높은 기능성 및 성능을 달성하기 위한) 접근법은 상기 패키지 내에 2차원으로 반도체칩의 크기를 증가시키는 것이다. 현실적으로는, 도약 없이 2차원에서 측면으로 확장할 수 없는데, 이는 결국 디자인이 전력 및 신호 경로 복잡성 (power and signal routing complexities), 전력 손실 (power dissipation) 문제, 성능 문제, 제작 수율 문제, 등의 관점에서 손해를 보기 때문이다. 부가적으로, 현재, 일반 반도체 웨이퍼 상에 두 개의 다른 반도체 제작 공정의 제조를 방해하는 실질적인 제한이 있고, 이것은 또한 당업자에게 이용 가능한 회로 디자인 옵션을 제한한다.
2차원으로 반도체칩의 확장과 연관된 상기 문제점들은 당업자들이 3차원으로 확장하는 방법; 즉, 수직으로 확장하는 방법을 조사하도록 유도하였다. 반도체칩의 수직 확장에 대한 초기 접근법은 단일 패키지 내에 메모리 칩의 위에 다른 메모리 칩을 놓은 것과 같은, 칩 스택킹 (chip stacking)을 포함한다. 이것은 확실히 (고정된 측면 면적을 고려해 볼 때) 단일 칩 패키지 위에 더 높은 칩 밀도를 산출하지만, 전력 및 성능 문제, 제조 수율 문제 및 이와 유사한 것을 포함하는, 칩 스택킹이 갖는 단점 및 실질적 제한이 있다. 반도체 패킹에서 수직 확장에 대한 또 다른 종래의 접근법은 소위 패키지-온-패키지 기술 (package-on-package techniques)을 포함하는데, 여기서 다수의 개별 볼 그리드 어레이 패키지 (ball grid array packages)는, 이들 사이에 신호를 전송하기 위해 표준 인터페이스 (interface)로, (스택 배열로) 하나 위에 다른 하나가 조립된다. 상기 패키지 온 패키지 기술은 또한, 비록 각 반도체칩에 대해 개별 패키지를 사용하여 비효율적이지만, 더 높은 칩 밀도를 결과한다.
반도체 패킹에서 수직 확장에 대한 또 다른 접근법은 소위 2.5-D 및 3-D 집적화 (integration)를 포함하고, 이에 의해 실리콘 인터포저는 단일 패키지 내에 둘 이상의 반도체칩을 상호연결하기 위해 사용된다. 상기 인터포저의 1차 기능은 둘 이상의 반도체칩이 높은 터미널 피치 (terminal pitch)를 사용할 수 있고, 상기 반도체칩 자체를 통과하는 비아 (vias)에 대한 필요성을 피할 수 있는 이러한 방식에서 상호연결성 (interconnectivity)을 제공하는데 있다. 상기 기술은 반도체칩의 보통의 배열로부터 반도체칩을 뒤집는 단계 및 칩 기판을 위로 하고, 칩-면을 아래로 방향을 부여하는 단계를 포함한다. 상기 칩은, 실리콘 인터포저의 상부 면에서 상응하는 터미널에 연결되는, (높은 피치에서) 마이크로-범프 터미널 (micro-bump terminals)을 제공한다. 상기 실리콘 인터포저의 대립하는, 하부면은 일반적으로 Controlled Collapse Chip Connection (C4) 이음인, 적절한 터미널의 방식에 의해 (통상적으로 유기물인) 패키지 기판에 연결된다. 상기 인터포저는 전기적 접속 (electrical connection)이 상기 실리콘 인터포저의 상부면 상에 반도체칩의 터미널로부터 상기 실리콘 인터포저의 하부면에서 패키지 기판의 터미널로 만들어질 수 있도록 실리콘 관통 전극 (TSVs)으로 제공된다. 특히, 이러한 배열은 반도체칩의 활성 다이 (active die) 상에 TSVs를 요구하지 않고 개별 반도체칩의 2.5-D 집적화를 허용하여, 상당한 복잡성을 피한다. 상기 3-D 집적화는 두 반도체칩을 서로 수직으로 및 직접적으로 연결하고, 그 다음 다른 반도체칩과 연결하기 위해 상기 실리콘 인터포저와 조합하여 연결하기 위해 TSVs을 갖는 적어도 하나의 반도체칩을 포함할 수 있다.
상기 실리콘 인터포저는 반도체칩의 수직적 집적화를 달성하기 위한 유망하고 유용한 기술인 반면, 종래의 인터포저 기술은, 특히 실리콘 인터포저 및 유기 패키지 기판 사이에서 CTE 일치를 포함하는, 스택 (stack)을 통한 열팽창계수 (CTEs)의 불일치의 관점에서, 문제가 있다. 바람직하지 않은 CTE 불일치는 반도체칩 및 실리콘 인터포저 사이에 상호연결에서 실패 및/또는 실리콘 인터포저와 패키지 기판 사이에서 상호연결의 실패를 결과할 수 있다.
따라서, 반도체칩을 상호연결하기 위한 인터포저를 제공하기 위한 새로운 방법 및 장치에 대한 기술분야의 요구가 있다.
반도체칩의 수직적 집적에서 상당한 장점이 유리로부터 형성된 인터포저를 사용하여 달성될 수 있음을 발견하였고, 이에 의해 디자이너는 인터포저의 탄성률 및 CTE에서 디자인 자유도를 달성하기 위한 메커니즘을 제공받는다. 이러한 디자인에서 자유도는 CTE 불일치를 감소시키고, 전체 패키지의 신뢰성 및 내구성을 증가시키는 방식으로 인터포저를 엔지니어가 사용할 수 있게 한다.
여기의 하나 이상의 구체 예의 관점들에 따르면, 반도체 패키지 (semiconductor package)에서 하나 이상의 반도체칩과 유기 기판을 상호연결하기 위한 인터포저를 위한 방법 및 장치는 제공된다. 상기 인터포저는 제1 및 제2의 대립하는 주표면을 가지며, 제1열팽창계수 (CTE1)를 갖는 제1 유리 기판; 제1 및 제2의 대립하는 주표면을 가지며, 제2열팽창계수 (CTE2)를 갖는 제2 유리 기판; 및 상기 제1 및 제2 유리 기판 사이에 배치되며, 상기 제1 유리 기판의 제2 주표면과 상기 제2 유리 기판의 제1 주표면을 연결하는 인터페이스를 포함할 수 있다. 하나의 예로서, CTE1는 CTE2보다 적고, 여기서 상기 제1 유리 기판의 제1 주표면은 하나 이상의 반도체칩과 맞물리게 조작되고, 상기 제2 유리 기판의 제2 주표면은 상기 유기 기판과 맞물리게 조작된다.
상기 인터페이스는 (UV 경화성 에폭시와 같은) 접착제, (실리콘-산화물 결합 (silicon-oxide bond)과 같은) 산화물 결합, 및 제1 및 제2 유리 기판의 용융 온도보다 상당히 낮은 용융 온도를 갖는 중간 유리 물질 중 하나 이상으로부터 형성될 수 있다.
하나 이상의 선택적인 구체 예에서, 상기 인터포저는 제1 및 제2의 대립하는 주표면을 가지며, 제3열팽창계수 (CTE3)를 갖는 제3 유리 기판을 더욱 포함할 수 있고, 여기서 상기 제2 및 제3 유리 기판은 상기 제2 유리 기판의 제2 주표면이 상기 제3 유리 기판의 제1 주표면에 연결되도록 융합된다.
상기 제1 유리 기판의 제1 주표면이 하나 이상의 반도체칩과 맞물리게 조정되고, 및 상기 제3 유리 기판의 제2 주표면이 상기 유기 기판과 맞물리게 조정되는 가정하에서, 그 다음 각각의 CTEs는 다음 관계를 고수할 수 있다: CTE1은 CTE2보다 적고, CTE3은 CTE2보다 적다. 선택적으로, 각각의 CTEs는 다음 관계를 고수할 수 있다: CTE1은 CTE2보다 적고, CTE2은 CTE3보다 적다.
다른 관점들, 특색들, 및 장점들은 수반되는 도면과 연관하여 여기에서의 상세한 설명으로부터 기술분야의 당업자에게 명백해질 것이다.
예시의 목적을 위하여, 하나 이상의 구체 예들이 도시된다, 그러나, 여기서 개시되고 논의된 구체 예들은 도시된 정확한 배열 및 수단에 제한되지 않는 것으로 이해될 것이다.
도 1은, 2.5-D 집적화의 어떤 특색을 개략적으로 예시하고, 새로운 특색을 갖는 인터포저를 포함하는, 수직적 집적 구조를 나타낸다;
도 2는, 3-D 집적화의 어떤 특색을 개략적으로 예시하며, 새로운 특색을 갖는 인터포저를 포함하는, 수직적 집적 구조를 나타낸다; 및
도 3-7은 여기에서의 구체 예를 실행하는데 사용될 수 있는 다-층 인터포저의 대표적인 실시 예를 나타낸다.
여기에 개시된 다양한 구체 예들은 반도체 패키지에서 하나 이상의 반도체칩과 유기 기판을 상호연결하기 위해 유리로부터 형성된 인터포저를 제공하기 위한 방법 및 장치에 관한 것이다.
도 1을 참조하면, 종래의 기술에서 지금까지 확인되지 않았던 새로운 특색을 갖는, 2.5-D 집적화의 어떤 특색을 개략적으로 예시하는, 수직적 집적 구조 (100)는 도시된다. 특히, 상기 구조 (100)는, 인터포저 (102)를 통해 유기 패키지 기판 (20)에 접속 메커니즘 (30-1, 30-2, 30-2)을 거쳐 연결된, 복수의 반도체칩 (10-1, 10-2)를 포함한다. 상기 구조 (100)는 그 안에서 소자 (elements)의 적절한 수준의 앤캡슐화를 제공하는 하우징 (40)을 더욱 포함할 수 있다. 기술분야에서 알려진 바와 같이, 상기 구조 (100)는 접속 메커니즘 (30-4)를 거쳐 인쇄회로기판 (PCB, 도시되지 않음)에 패키지 기판 (10)을 연결시켜 PCB에 연결될 수 있다. 비록 다른 알려진 전기 상호연결 기술, 예를 들어, 쓰루-홀 기술 (through-hole techniques), 다른 표면 실장 기술 (surface mount techniques), 칩 캐리어 기술, 핀 그리드 어레이, 등이 사용될 수 있지만, 접속 메커니즘 (30-1, 30-2, 30-3, 30-4)의 고려된 시행 중에는 납땜 이음 기술 (solder joints technology)을 사용하는 볼 그리드 어레이 (ball grid array)가 있다.
상기 반도체칩 (10-1, 10-2)은, 기술분야에서 알려진 바와 같은, 메모리 회로, 로직 회로 (logic circuitry), 마이크로-프로세싱 회로 (micro-processing circuitry), 디지털 회로, 아날로그 회로, 등을 포함할 수 있다. 예시된 실시 예에서, 상기 반도체칩 (10-1, 10-2)는 인터포저 (102)의 제1 주표면 (104) 상에 서로에 대하여 측면으로 배치된다. 각각의 접속 메커니즘 (30-1, 30-2)은 각각의 반도체칩 (10-2, 10-2)로부터 인터포저 (102)로 상호연결성을 제공한다. 비록 몇몇 소자가 간결성 및 명확성의 목적을 위해 도시되지 않았을지라도, 상기 인터포저 (102)는, 각각 반도체칩 (10-2, 10-2)의 접속 메커니즘 (30-1, 30-2) 및 패키지 기판 (20) 사이에 전기 상호연결을 용이하게 하기 위해, 다층의 금속 트레이스 (traces), 비아 (50-1), 디커플링 캐패시터 (decoupling capacitors), 및 다른 소자를 포함할 수 있다. 상기 인터포저 (102)의 제2의 대립하는 주 표면 (106)은 접속 메커니즘 (30-3)을 경우하여 패키지 기판 (20)에 연결된다. 다른 소자 가운데, 인터포저 (102)를 관통하는 비아 (50-1)는 접속 메커니즘 (30-1, 30-2) 및 접속 메커니즘 (30-3)으로부터 전기적 상호연결성을 가능하게 한다. 본 상세한 설명에서 나중에 더욱 상세하게 논의되는 바와 같이, 상기 인터포저 (102)의 특정 물질 및 실행은 중요하다.
패키지 기판 (20)은 또한 인터포저 (102)의 접속 메커니즘 (30-3)으로부터 인쇄회로기판으로 상호연결성을 완성하기 위해 하나 이상의 금속층, 비아 (50-2), 등을 포함할 수 있다. 상기 패키지 기판 (20)은 일반적으로 이용 가능한 에폭시-계 물질, 수지-계 물질, 및 이와 유사한 것과 같은, 유기 물질로부터 형성될 수 있다.
도 2는 인터포저 (102)의 어떤 새로운 특색을 갖는, 3-D 집적화의 어떤 특색을 개략적으로 예시하는, 수직적 집적 구조 (100)를 나타낸다. 이 실시 예에서 각각의 반도체칩 (10-1, 10-2)은 인터포저 (102)의 제1 주표면 (104)에 연결될 두 개의 칩 중 하나와, 반도체칩 위에 다른 반도체칩이 배치된다. 선택적인 또 다른 반도체칩 (10-3)은 인터포저 (102) 아래에 배치될 수 있고, 상기 인터포저 (102)의 제2 주표면 (106) 상에 적절한 터미널에 전기적으로 접속될 수 있다.
광범위한 관점에서, 상기 인터포저 (102)는 특정 물질 - 종래의 실리콘 물질이 아닌 - 지금까지 충분히 이용되지 않은 물질; 즉 유리로부터 형성된다. 예를 들어, 상기 인퍼포저는 석영, 유리, 유리-세라믹, 산화 유리, 이온 교환된 유리, 다른 타입의 유리, 및 이의 조합을 포함할 수 있다. 적절한 유리 또는 유리 세라믹 물질은 소다 라임 유리 (SiO2, Na2O, CaO, 등), 금속성 합금 유리, 이온성 용융 유리, 등과 같은, 적절한 유리 조성물을 포함할 수 있다. 몇몇 적용에서, 상기 인터포저 (102)는 Corning Incorporated로부터 이용 가능한 Corning Gorilla® Glass과 같은, 화학적 강화 (이온 교환)에 의해 강화된 종래의 유리로부터 형성된, 매우 높은 강도 유리를 포함할 수 있다. 이러한 유리는 알칼리 알루미노실리케이트 유리 또는 알칼리 알루미노보로실리케이트 유리로부터 형성될 수 있다.
상기 인터포저 (102)를 충족시키는 물질을 선택하는데 고려되는 유리의 중요한 특징이 있다. 이들 특징은: (1) (예를 들어, 5GHz에서 약 0.0058의) 낮은 손실 탄젠트 (loss tangent), (2) (예를 들어, 1-10GHz에서 약 5.1의) 우수한 유전 상수 (dielectric constant), (3) (예를 들어, 약 1xe17 Ohm/sq의) 높은 표면 저항률 (surface resistivity), (4) 우수한 내약품성 (chemical resistance), (5) 우수한 절연 파괴 강도 (dielectric breakdown strength), (6) 넓은 범위의 이용 가능한 두께, (7) 유수한 균질성 및 등방성 (isotropicity), (8) 산업 적용에서 검증 (proven track record), (9) 정밀한 블라인드 홀 (blind holes) 및 정밀한 쓰루 홀 (through holes)의 혼입 가능성, (10) 높은 치수 안정성, (11) 높은 표면 청결도, (12) 높은 비용 효율 물질 및 높은 활용성, 및 (13) 전도성 양극 필라멘트 (CAF) 파손에 기여하지 않는 것을 포함한다.
상기 특징에 부가하여, 반도체칩 (10)의 수직적 집적화에서 상당한 장점들이 상기 인터포저 (102)가 유리로부터 형성되는 경우 달성될 수 있는 것을 발견하였다. 구체적으로는, 설계자는 상기 인터포저 (102)의 적어도 CTE에서 설계 자유도를 달성하기 위한 메커니즘을 제공받으며, 이것은 CTE 불일치를 감소시키고, 전체 패키지 (100)의 신뢰도 및 내구성을 증가시키는 방식으로 소자가 기술자에게 사용될 수 있다. 이 유연성은 수직적 집적 패키지에서 CTE 불일치의 문제가 사소하지 않기 때문에 여기에 개시된 구체 예의 맥락에서 큰 장점이다. 실제로, 반도체칩 (예를 들어, 실리콘 칩) (10-1, 10-2, 10-3)의 CTE는 대략 2-3 ppm/℃인 반면, 유기 패키지 기판 (20)의 CTE는 대략 15-20 ppm/℃이다. 다른 한편으로, 인터포저 (102)의 CTE가 반도체칩 (10-1, 10-2, 10-3)의 CTE에 가까운 경우, 그 다음 상기 인터포저 (102) 및 패키지 기판 (30) 사이에 접속 메커니즘 (30-3)은 과도한 응력 (undue stress) 및 조기 파손 (premature failure)의 위험에 있을 수 있다. 다른 한편으로, 인터포저 (102)의 CTE가 유기 패키지 기판 (20)의 CTE에 가까운 경우, 그 다음 상기 반도체칩 (10-1, 10-2) 및 인터포저 (102) 사이에 접속 메커니즘 (30-1, 30-2)의 온전성은 파손의 위험에 있을 수 있다.
여기에서의 구체 예에 따르면, 그러나, 유리 인터포저 (102)는 모든 스택의 수준에서 CTE 일치 문제를 처리하고, 이에 의해 전체 구조 (100)의 신뢰도를 증가시키는 특징을 나타낸다. 도 3-7을 참조하면, 인터포저 (102)의 구체 예는, 적층 구조에서, 각 층이 잠재적인 다른 CTE 및/또는 두께를 갖는, 적어도 두 층의 유리 물질을 사용하여, 개선된 성능 특징을 갖는 복합 인터포저 (102)를 산출한다. 특히, 복합 인터포저 (102)는 인터포저 (102)를 통한 CTE에서 단계적 차이를 제공할 수 있어서, 반도체칩 (10-2, 10-2)과 유기 패키지 기판 (20) 사이에서 변형의 완화를 결과하고, CTE 불일치 문제를 감소시키며, 구조 (100)의 신뢰도 및 조립 수율을 증가시킨다.
도 3을 참조하면, 인터포저 (102-1)의 구체 예는: 제1 유리 기판 (110-1), 제2 유리 기판 (110-2), 및 상기 제1 및 제2 유리 기판 (110-1, 110-2) 사이에 배치된 인터페이스 (112-1)를 포함한다. 상기 제1 유리 기판 (110-1)은 제1 및 제2의 대립하는 주표면 (114-1, 114-2)을 가지며, 상기 제2 유리 기판 (110-2)은 또한 제1 및 제2의 대립하는 주표면 (116-1, 116-2)을 갖는다. 상기 인터페이스 (112-1)는 제1 유리 기판 (110-1)의 제2 주표면 (114-2)이 제2 유리 기판 (110-2)의 제1 주표면 (116-1)에 이어지는 방식으로 상기 제1 및 제2 유리 기판 (110-1, 110-2) 사이에 배치된다. 비록 오직 두 층 (110-1, 110-2)이 이 구체 예에서 예시되었을지라도, 선택적인 구체 예는 부가적인 인터페이스 (112)를 통해 또 다른 층 (110)을 부가시켜 얻어질 수 있는 것으로 이해되어야 한다.
도 3의 구체 예의 경우에서, 인터페이스 (112-1)는 UV 경화성 접착제, UV 경화성 에폭시, 경화성 기초 접착제, 및 이와 유사한 것과 같은, 컴플라이언트 접착제 (compliant adhesive material)로부터 형성될 수 있다. 제작시 고려사항에 대하여, 점착성 인터페이스 (112-1)의 두께는 대략 10 - 20 microns과 같이, 가능한 한 얇아야 한다. 상기 층들 (110-1, 110-2)이 인터페이스 (112-1)을 통해 상호연결된 때, 그 다음 쓰루 홀은 레이저 또는 CNC 드릴링, 레이저 손상 및 에칭 (LDE)과 같은, 알려진 방법론 중 어느 하나를 사용하여 도입될 수 있다.
도 3의 인터포저 (102-1)의 또 다른 특색은 제1 유리 기판 (110-1)이 제1열팽창계수 (CTE1)를 가지며, 제2 유리 기판 (110-2)이 제2열팽창계수 (CTE2)를 갖고, 및 CTE1는 CTE2와 다른 것을 포함한다. 예를 들어, 상기 제1 유리 기판 (110-1)의 제1 주표면 (114-1)이 하나 이상의 반도체칩 (10-1, 10-2)과 맞물리도록 조작되고, 상기 제2 유리 기판 (110-2)의 제2 주표면 (116-2)이 유기 패키지 기판 (102)과 맞물리도록 조작되는 경우, CTE1은 CTE2보다 적다. 예를 들어, 하나 이상의 구체 예는 다음 관계를 고수할 수 있다: 1 ≤ CTE1 ppm/℃ ≤ 10 및 5 ≤ CTE2 ppm/℃ ≤ 15. 부가적으로 또는 선택적으로, 하나 이상의 구체 예는 다음 관계를 고수할 수 있다: 3 ≤ CTE1 ppm/℃ ≤ 5 및 8 ≤ CTE2 ppm/℃ ≤ 10.
도 4를 참조하면, 인터포저 (102-2)의 선택적인 구체 예는 제1 유리 기판 (110-1), 및 제2 유리 기판 (110-2)과 같이, 도 3의 인터포저 (102-1)의 몇몇의 동일한 소자를 사용할 수 있다. 도 4의 구체 예는, 그러나, 다른 인터페이스 (112-2), 즉, 실리콘-산화물 결합과 같은, 산화물 결합을 사용한다. 상기 인터페이스 (112-1)와 다른 종류임에도 불구하고, 인터페이스 (112-2)는, 그럼에도 불구하고, 제1 유리 기판 (110-2)의 제2 주표면 (114-2)이 제2 유리 기판 (110-2)의 제1 주표면 (116-1)에 이어지는 방식으로, 제1 및 제2 유리 기판 (110-1, 110-2) 사이에 배치된다 (여기서 표면의 약간의 기준 식별자 (reference identifiers)는 명료성을 위해 생략된다).
도 4의 인터포저 (102-2)는 또한 제1 유리 기판 (110-1) 및 제2 유리 기판 (110-2) 각각의 CTE1 및 CTE2 특징의 관점에서 인터포저 (102-1)와 유사한 특색을 포함할 수 있다.
상기 인터포저 (102-2)를 제조하는 관점에서, 각각의 제1 및 제2 유리 기판 (110-1, 110-2)은 세정되고, 온도 (예를 들어, 실온) 및 압력 (예를 들어, 상대적으로 높은 압력)의 적용과 같은, 적절한 산화물 촉진 공정 (oxide promoting process)을 사용하여 이어질 수 있다. 화학적 결합은 이에 의해 규소와 산소 사이에서 개시된다. 이후, 이 구조는 어떤 하이드록실 결합을 제거하기 위해, 약 400℃ 이상과 같은, 더 높은 온도로 가열된다. 대부분 유리 구조의 골격인, 최종 규소-산소 결합은, 개개의 접착제 성분에 대한 필요를 제거한다. 층 (110-1, 110-2)이 인터페이스 (112-2)를 통해 상호연결된 때, 그 다음 쓰루 홀은, 드릴링, 레이저 손상 및 에칭 (LDE)과 같은, 알려진 방법 중 어느 하나를 사용하여 도입될 수 있다.
도 5를 참조하면, 인터포저 (102-3)의 또 다른 선택적인 구체 예는 다른 인터포저 (102-1 및 102-2)의 몇몇 동일한 소자를 사용할 수 있다. 예를 들어, 상기 인터포저 (102-3)는 제1 유리 기판 (110-1) 및 제2 유리 기판 (110-2)을 다시 사용할 수 있다. 도 5의 구체 예는, 그러나, 제1 및 제2 유리 기판 (110-1, 110-2)의 용융 온도보다 상당히 더 낮은 용융 온도를 갖는 유리 물질과 같은, 다른 인터페이스 (112-3), 즉, 중간 유리 물질을 사용한다. 다른 구체 예와 유사하게, 상기 인터페이스 (112-3)는 유리 기판 (110-2)의 제2 주표면 (114-2)이 제2 유리 기판 (110-2)의 제1 주표면 (116-1)에 이어지는 방식으로, 제1 및 제2 유리 기판 (110-1, 110-2) 사이에 배치된다 (다시, 표면의 약간의 기준 식별자는 명료성을 위해 생략된다).
도 5의 인터포저 (102-3)는 또한 제1 유리 기판 (110-1) 및 제2 유리 기판 (110-2) 각각의 CTE1 및 CTE2 특징의 관점에서 다른 인터포저 (102-1, 102-2)와 유사한 특색을 포함할 수 있다.
상기 인터포저 (102-3)의 제작의 관점에서, 각각의 제1 및 제2 유리 기판 (110-1, 110-2)은 세정되고, 이들 사이에 인터페이스 (112-3)의 중간 유리 물질이 위치된다. 다음, 상기 중간 유리 물질은 적어도 약간의 이의 몇몇를 용융하기에 충분한 온도로 가열된다. 예로서, 레어저는 상기 중간 유리 물질을 용융시키기 위해 사용될 수 있고, 이에 의해 제1 및 제2 유리 기판 (110-1, 110-2)을 함께 잇는다. 다시 한 번 더, 상기 층 (110-1, 110-2)이 인터페이스 (112-3)을 통해 상호연결된 후에, 그 다음 쓰루 홀은 레이저 또는 CNC 드릴링과 같은, 알려진 방법 중 어느 하나를 사용하여 도입될 수 있다.
도 6 및 7, 및 전술된 바를 참조하면, 선택적인 구체 예는 부가적인 인터페이스 (112-4)를 통해 적어도 하나의 또 다른 층 (110-3)을 부가시켜 얻어질 수 있다. 도 6 및 7의 구체 예에서, 각각의 인터포저 (102-4, 102-5)는 각각 세 개의 유리층을 사용한다: 제1 및 제2의 대립하는 주표면을 갖는 제1 유리 기판 (110-1), 제1 및 제2의 대립하는 주표면을 갖는 제2 유리 기판 (110-2), 및 제1 및 제2의 대립하는 주표면을 갖는 제3 유리 기판 (110-3). 상기 제1 및 제2 유리 기판 (110-1, 110-2)은 제1 유리 기판 (110-1)의 제2 주표면이 제2 유리 기판 (110-2)의 제1 주표면에 연결되도록 융합된다. 상기 융합은, 하나 이상의 인터페이스 (112)와 같은, 여기에 개시되거나 제안된 기술 중 어느 하나를 사용하여 달성될 수 있다. 상기 제2 및 제3 유리 기판 (110-2, 110-3)은 또한 제2 유리 기판 (102-2)의 제2 주표면이 제3 유리 기판 (102-3)의 제1 주표면에 연결되도록 융합된다. 다시, 상기 제2 및 제3 유리 기판 (110-2, 110-3) 사이에 융합은, 하나 이상의 인터페이스 (112)와 같은, 여기에 개시되거나 또는 제안된 기술 중 어느 하나를 사용하여 달성될 수 있다.
상기 제1 유리 기판 (110-1)은 제1열팽창계수 (CTE1)를 갖고, 상기 제2 유리 기판 (110-2)은 제2열팽창계수 (CTE2)를 가지며, 및 상기 제3 유리 기판 (110-3)은 제3 열팽창계수 (CTE3)를 갖는다. CTE1, CTE2, 및 CTE3 중 적어도 둘은 다르고, 선택적으로 모든 CTEs는 다를 수 있다. 실제의 실시 예를 제공하기 위하여, 각각의 인터포저 (102-4 및 102-5)는 다음의 배열에서 사용되는 것으로 추정된다: 제1 유리 기판 (110-1)의 제1 주표면 (도시된 것으로 상부 표면)은 하나 이상의 반도체칩 (10-1, 10-2)과 맞물리도록 적용되고, 상기 제3 유리 기판 (110-3)의 제2 주표면 (도시된 것으로 하부 표면)은 유기 패키지 기판 (20)과 맞물리도록 적용된다.
도 6에 예시된 특정 구체 예에서와 같이, 하나의 적용에서, CTE1은 CTE2보다 적을 수 있고, CTE3는 CTE2보다 더 적을 수 있다. 환언하면, 중간, 제2 유리 기판 (110-2)의 CTE2는 다른 CTEs와 비교하면 가장 높을 수 있다. 예를 들어, 하나 이상의 구체 예에서, CTEs는 다음 관계를 고수할 수 있다: 1 ≤ CTE1 ppm/℃ ≤ 10; 5 ≤ CTE2 ppm/℃ ≤ 15; 및 1 ≤ CTE3 ppm/℃ ≤ 10. 선택적으로, 하나 이상의 구체 예에서, CTEs는 다음 관계를 고수할 수 있다: 3 ≤ CTE1 ppm/℃ ≤ 5; 8 ≤ CTE2 ppm/℃ ≤ 10; 및 3 ≤ CTE3 ppm/℃ ≤ 5.
도 7에서 예시된 특정 구체 예와 같이, 하나의 적용에서, CTE1은 CTE2보다 더 적을 수 있고, CTE2는 CTE3보다 더 적을 수 있다. 환언하면, 제1 유리 기판 (110-1)에서 제2 유리 기판 (110-2)으로, 제3 유리 기판 (110-3)으로 CTE에서 변화를 계단식으로, 증가시킬 수 있다. 예를 들어, 하나 이상의 구체 예에서, CTEs는 다음 관계를 고수할 수 있다: 1 ≤ CTE1 ppm/℃ ≤ 10; 3 ≤ CTE2 ppm/℃ ≤ 12; 및 5 ≤ CTE3 ppm/℃ ≤ 15. 선택적으로, 하나 이상의 구체 예에서, CTEs는 다음 관계를 고수할 수 있다: 3 ≤ CTE1 ppm/℃ ≤ 5; 5 ≤ CTE2 ppm/℃ ≤ 8; 및 8 ≤ CTE3 ppm/℃ ≤ 10.
도 3-7의 예시에 의해 (필수적이지는 않지만) 암시하는 바와 같이, 제1, 제2, 및 제3 유리 기판 (110)의 각각의 두께는 같거나 또는 어느 정도 다를 수 있다. 대부분의 경우에서, 상기 유리 기판 (110)의 두께는 일부 범위에 속할 것이다. 예를 들어, 고려된 두께 범위는 약 50 ㎛ 내지 700 ㎛를 포함한다. 그러나, 여기에 개시된 두 층 또는 세 층 구조에서 각각의 층 (110)의 두께는, 총 두께 요건이 충족되고, 동시에, 상기 인터포저의 뒤틀림 (warpage)이 최소화되도록 조정될 수 있다는 점에 주의된다. 만약 설계 목표가 다-층 구조의 뒤틀림을 감소시키는 것이 주된 것이라면, 그 다음 최소 뒤틀림을 달성하기 위해 두께 및 CTEs 모두를 조정할 수 있다. 중요한 목적은 반도체칩과 유리의 제1층 사이에서 비슷한 CTE 일치 및 유리 기판 및 유리의 제2층 사이에서 비슷한 CTE 일치를 얻는 것이다.
비록 여기에서의 개시가 특정 구체 예를 참조하여 기재되었을지라도, 이들 구체 예들은 여기에서의 구체 예의 원리 및 적용의 단순한 예시인 것으로 이해될 것이다. 따라서 다수의 변형이 예시적인 구체 예에 대해 만들어질 수 있고, 다른 배열이 본 출원의 사상 및 범주를 벗어나지 않고 고안될 수 있는 것으로 이해될 것이다.

Claims (20)

  1. 반도체 패키지에서 하나 이상의 반도체칩과 유기 기판을 상호연결하기 위한 인터포저로서:
    제1 및 제2의 대립하는 주표면을 가지며, 제1열팽창계수 (CTE1)를 갖는 제1 유리 기판;
    제1 및 제2의 대립하는 주표면을 가지며, 제2열팽창계수 (CTE2)를 갖는 제2 유리 기판; 및
    상기 제1 및 제2 유리 기판 사이에 배치되며, 및 상기 제1 유리 기판의 제2 주표면과 상기 제2 유리 기판의 제1 주표면을 연결하는 인터페이스를 포함하며,
    여기서, CTE1는 CTE2보다 적고, 상기 제1 유리 기판의 제1 주표면은 하나 이상의 반도체칩과 맞물리게 조작되고, 상기 제2 유리 기판의 제2 주표면은 상기 유기 기판과 맞물리게 조작되는 인터포저.
  2. 청구항 1에 있어서,
    1 ≤ CTE1 ppm/℃ ≤ 10 및 5 ≤ CTE2 ppm/℃ ≤ 15인 인터포저.
  3. 청구항 1에 있어서,
    3 ≤ CTE1 ppm/℃ ≤ 5 및 8 ≤ CTE2 ppm/℃ ≤ 10인 인터포저.
  4. 청구항 1-3 중 어느 한 항에 있어서,
    상기 인터페이스는 접착제로부터 형성된 인터포저.
  5. 청구항 1-3 중 어느 한 항에 있어서,
    상기 인터페이스는 실리콘-산화물 결합으로부터 형성된 인터포저.
  6. 청구항 1-5 중 어느 한 항에 있어서,
    상기 인터페이스는 제1 및 제2 유리 기판의 용융 온도보다 상당히 낮은 용융 온도를 갖는 유리 물질로부터 형성된 인터포저.
  7. 반도체 패키지에서 하나 이상의 반도체칩과 유기 기판을 상호연결하기 위한 인터포저로서, 상기 인터포저는:
    제1 및 제2의 대립하는 주표면을 가지며, 제1열팽창계수 (CTE1)를 갖는 제1 유리 기판;
    제1 및 제2의 대립하는 주표면을 가지며, 제2열팽창계수 (CTE2)를 갖는 제2 유리 기판; 및
    제1 및 제2의 대립하는 주표면을 가지며, 제3열팽창계수 (CTE3)를 갖는 제3 유리 기판을 포함하며, 여기서:
    상기 제1 및 제2 유리 기판은 상기 제1 유리 기판의 제2 주표면이 상기 제2 유리 기판의 제1 주표면에 연결되도록 융합되고,
    상기 제2 및 제3 유리 기판은 상기 제2 유리 기판의 제2 주표면이 상기 제3 유리 기판의 제1 주표면에 연결되도록 융합되며, 및
    상기 제1 유리 기판의 제1 주표면은 하나 이상의 반도체칩과 맞물리게 조정되고, 상기 제3 유리 기판의 제2 주표면은 상기 유기 기판과 맞물리게 조정되는 인터포저.
  8. 청구항 7에 있어서,
    CTE1은 CTE2보다 적고, CTE3는 CTE2보다 적은 인터포저.
  9. 청구항 8에 있어서,
    1 ≤ CTE1 ppm/℃ ≤ 10; 5 ≤ CTE2 ppm/℃ ≤ 15; 및 1 ≤ CTE3 ppm/℃ ≤ 10인 인터포저.
  10. 청구항 8에 있어서,
    3 ≤ CTE1 ppm/℃ ≤ 5; 8 ≤ CTE2 ppm/℃ ≤ 10; 및 3 ≤ CTE3 ppm/℃ ≤ 5인 인터포저.
  11. 청구항 7에 있어서,
    CTE1은 CTE2보다 적고, CTE2는 CTE3보다 적은 인터포저.
  12. 청구항 11에 있어서,
    1 ≤ CTE1 ppm/℃ ≤ 10; 3 ≤ CTE2 ppm/℃ ≤ 12; 및 5 ≤ CTE3 ppm/℃ ≤ 15인 인터포저.
  13. 청구항 11에 있어서,
    3 ≤ CTE1 ppm/℃ ≤ 5; 5 ≤ CTE2 ppm/℃ ≤ 8; 및 8 ≤ CTE3 ppm/℃ ≤ 10인 인터포저.
  14. 적어도 하나의 반도체칩을 제공하는 단계;
    유기 기판을 제공하는 단계; 및
    상기 반도체칩과 유기 기판 사이에 인터포저를 배치하는 단계를 포함하고, 여기서:
    상기 인터포저는: (i) 제1 및 제2의 대립하는 주표면을 가지며, 제1열팽창계수 (CTE1)를 갖는 제1 유리 기판; (ii) 제1 및 제2의 대립하는 주표면을 가지며, 제2열팽창계수 (CTE2)를 갖는 제2 유리 기판; 및 (iii) 상기 제1 유리 기판의 제2 주표면이 상기 제2 유리 기판의 제1 주표면에 직접 또는 간접적으로 연결되도록 제1 및 제2 유리 기판들의 상호연결을 포함하며,
    CTE1는 CTE2보다 적고,
    상기 제1 유리 기판의 제1 주표면은 적어도 하나의 반도체칩과 직접 또는 간접적으로 맞물리며, 및
    상기 제2 유리 기판의 제2 주표면은 상기 유기 기판과 직접 또는 간접적으로 맞물리는 반도체 패키지의 제조방법.
  15. 청구항 14에 있어서,
    1 ≤ CTE1 ppm/℃ ≤ 10 및 5 ≤ CTE2 ppm/℃ ≤ 15; 및
    3 ≤ CTE1 ppm/℃ ≤ 5 및 8 ≤ CTE2 ppm/℃ ≤ 10중 적어도 하나인 반도체 패키지의 제조방법.
  16. 청구항 14 또는 15에 있어서,
    상기 인터포저는 제1 및 제2의 대립하는 주표면을 가지며, 제3열팽창계수 (CTE3)를 갖는 제3 유리 기판을 더욱 포함하며,
    상기 제1 및 제2 유리 기판은 상기 제1 유리 기판의 제2 주표면이 상기 제2 유리 기판의 제1 주표면에 연결되도록 융합되고,
    상기 제2 및 제3 유리 기판은 상기 제2 유리 기판의 제2 주표면이 상기 제3 유리 기판의 제1 주표면에 연결되도록 융합되며, 및
    상기 제1 유리 기판의 제1 주표면은 하나 이상의 반도체칩과 직접 또는 간접적으로 맞물리고,
    상기 제3 유리 기판의 제2 주표면은 상기 유기 기판과 직접 또는 간접적으로 맞물리는 반도체 패키지의 제조방법.
  17. 청구항 16에 있어서,
    CTE1는 CTE2보다 적고, CTE3은 CTE2보다 적은 반도체 패키지의 제조방법.
  18. 청구항 17에 있어서,
    1 ≤ CTE1 ppm/℃ ≤ 10; 5 ≤ CTE2 ppm/℃ ≤ 15; 및 1 ≤ CTE3 ppm/℃ ≤ 10; 및
    3 ≤ CTE1 ppm/℃ ≤ 5; 8 ≤ CTE2 ppm/℃ ≤ 10; 및 3 ≤ CTE3 ppm/℃ ≤ 5 중 적어도 하나인 반도체 패키지의 제조방법.
  19. 청구항 16에 있어서,
    CTE1는 CTE2보다 적고, CTE2는 CTE3보다 적은 반도체 패키지의 제조방법.
  20. 청구항 19에 있어서,
    1 ≤ CTE1 ppm/℃ ≤ 10; 3 ≤ CTE2 ppm/℃ ≤ 12; 및 5 ≤ CTE3 ppm/℃ ≤ 15; 및
    3 ≤ CTE1 ppm/℃ ≤ 5; 5 ≤ CTE2 ppm/℃ ≤ 8; 및 8 ≤ CTE3 ppm/℃ ≤ 10 중 적어도 하나인 반도체 패키지의 제조방법.
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