KR102600154B1 - 반도체 패키지 - Google Patents

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    • H01L2224/05164—Palladium [Pd] as principal constituent
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    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
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    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05169—Platinum [Pt] as principal constituent
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    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05173—Rhodium [Rh] as principal constituent
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    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05176—Ruthenium [Ru] as principal constituent
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    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/0518—Molybdenum [Mo] as principal constituent
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    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05181—Tantalum [Ta] as principal constituent
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    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05183—Rhenium [Re] as principal constituent
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    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05184—Tungsten [W] as principal constituent
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    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13109—Indium [In] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
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    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
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    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
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    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
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    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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Abstract

반도체 패키지가 제공된다. 반도체 패키지는 기판, 상기 기판 상에 배치되고, 상기 기판과 마주보는 제1 면 및 제1 면과 대향하는 제2 면을 포함하는 인터포저, 인터포저의 제1 면 상에 배치되고, 기판과 제1 방향으로 이격되는 제1 로직 반도체 칩, 인터포저의 제2 면 상에 배치되는 제1 메모리 패키지, 인터포저의 제2 면 상에서 제1 방향과 수직인 제2 방향으로 제1 메모리 패키지와 이격되는 제2 메모리 패키지, 제1 로직 반도체 칩과 마주보도록 기판에 배치되고, 제1 로직 반도체 칩과 제1 방향으로 이격된 제1 열 전달부를 포함한다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것이다.
전자 산업의 발달로 인하여, 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여 하나의 패키지 기판에 여러 반도체 칩들을 적층하여 실장하거나, 패키지 위에 패키지를 적층하는 방법이 이용될 수 있다. 예를 들어, 패키지 인 패키지(PIP; package-in-package)형 반도체 패키지 또는 패키지 온 패키지(POP; package-on-package)형 반도체 패키지가 이용될 수 있다.
본 발명이 해결하고자 하는 과제는, 인터포저의 하면에 인터포저와 전기적으로 직접 연결되는 복수의 로직 반도체 칩을 배치하고, 인터포저의 상면에 인터포저와 전기적으로 직접 연결되는 복수의 메모리 패키지를 배치함으로써, 내부에 실장되는 메모리 패키지의 증가시킴 반도체 패키지를 제공하는 것입니다.
본 발명이 해결하고자 하는 다른 과제는, 복수의 로직 반도체 칩과 마주보는 기판의 상면에 열 전달부를 배치함으로써, 복수의 로직 반도체 칩으로부터 생성된 열을 효과적으로 외부로 배출하여 신뢰성을 향상시킨 반도체 패키지를 제공하는 것입니다.
본 발명이 해결하려는 과제는 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 패키지의 몇몇 실시예는, 기판, 기판 상에 배치되고, 기판과 마주보는 제1 면 및 제1 면과 대향하는 제2 면을 포함하는 인터포저, 인터포저의 제1 면 상에 배치되고, 기판과 제1 방향으로 이격되는 제1 로직 반도체 칩, 인터포저의 제2 면 상에 배치되는 제1 메모리 패키지, 인터포저의 제2 면 상에서 제1 방향과 수직인 제2 방향으로 제1 메모리 패키지와 이격되는 제2 메모리 패키지, 제1 로직 반도체 칩과 마주보도록 기판에 배치되고, 제1 로직 반도체 칩과 제1 방향으로 이격된 제1 열 전달부를 포함한다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 패키지의 다른 몇몇 실시예는, 상면에 노출된 제1 열 전달부를 포함하는 기판, 기판 상에 배치되고, 기판과 마주보는 제1 면 및 제1 면과 대향하는 제2 면을 포함하고, 기판과 전기적으로 직접 연결되는 인터포저, 인터포저의 제1 면 상에 배치되고, 제1 열 전달부와 제1 방향으로 오버랩되고, 제1 열 전달부와 제1 방향으로 이격되고, 인터포저와 전기적으로 직접 연결되는 로직 반도체 칩, 및 인터포저의 제2 면 상에 배치되고, 인터포저와 전기적으로 직접 연결되는 제1 메모리 패키지를 포함한다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 패키지의 또 다른 몇몇 실시예는, 하면에 배치되는 제1 솔더볼을 포함하는 기판, 기판의 상면 상에 배치되고, 기판과 마주보는 제1 면 및 제1 면과 대향하는 제2 면을 포함하는 인터포저, 기판의 상면과 인터포저의 제1 면을 연결하는 제2 솔더볼, 인터포저의 제1 면 상에 배치되고, 기판의 상면과 제1 방향으로 이격되는 제1 로직 반도체 칩, 인터포저의 제1 면과 제1 로직 반도체 칩을 연결하는 제3 솔더볼, 인터포저의 제2 면 상에 배치되고, 제1 방향으로 적층된 복수의 메모리 반도체 칩을 포함하는 제1 메모리 패키지, 인터포저의 제2 면 상에서 제1 방향과 수직인 제2 방향으로 제1 메모리 패키지와 이격되는 제2 메모리 패키지, 인터포저의 제2 면과 제1 및 제2 메모리 패키지를 각각 연결하는 제4 솔더볼, 제1 로직 반도체 칩과 마주보도록 기판의 상면에 배치되고, 제1 로직 반도체 칩과 제1 방향으로 이격된 제1 열 전달부를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 2는 본 발명의 몇몇 실시예에 따른 반도체 패키지에 사용되는 기판을 설명하기 위한 도면이다.
도 3은 도 1 및 도 2의 A-A 선을 따라 절단한 단면도이다.
도 4는 본 발명의 몇몇 실시예에 따른 반도체 패키지에 실장되는 메모리 패키지를 설명하기 위한 도면이다.
도 5는 본 발명의 다른 몇몇 실시예에 따른 반도체 패키지에 사용되는 기판을 설명하기 위한 도면이다.
도 6은 도 5의 A-A 선을 따라 절단한 단면도이다.
도 7은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지에 사용되는 기판을 설명하기 위한 도면이다.
도 8은 도 7의 A-A 선을 따라 절단한 단면도이다.
도 9는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 10은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 11은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 12는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 13은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
이하에서, 도 1 내지 도 4를 참조하여 본 발명의 몇몇 실시예에 따른 반도체 패키지를 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 평면도이다. 도 2는 본 발명의 몇몇 실시예에 따른 반도체 패키지에 사용되는 기판을 설명하기 위한 도면이다. 도 3은 도 1 및 도 2의 A-A 선을 따라 절단한 단면도이다. 도 4는 본 발명의 몇몇 실시예에 따른 반도체 패키지에 실장되는 메모리 패키지를 설명하기 위한 도면이다.
도 1 내지 도 4를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 패키지는 기판(100), 인터포저(110), 제1 및 제2 로직 반도체 칩(121, 122), 제1 내지 제5 메모리 패키지(131, 132, 133, 134, 135), 제1 열 전달부(140), 연결부(145), 제2 열 전달부(150), 제1 내지 제4 솔더볼(161, 162, 163, 164)을 포함한다.
기판(100)은 예를 들어, 인쇄 회로 기판(Printed Circuit Board, PCB) 또는 세라믹 기판일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
기판(100)이 인쇄 회로 기판인 경우에, 기판(100)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들어, 기판(100)은 FR4, 사관능성 에폭시(tetrafunctional epoxy), 폴리페닐렌 에테르(polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(epoxy/polyphenylene oxide), BT(bismaleimide triazine), 써마운트(thermount), 시아네이트 에스터(cyanate ester), 폴리이미드(polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 기판(100)의 표면은 솔더레지스트에 의해서 커버될 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
기판(100)은 서로 대향하는 하면(100a) 및 상면(100b)을 포함할 수 있다.
제1 솔더볼(161)은 기판(100)의 하면(100a)에 배치될 수 있다. 제1 솔더볼(161)은 기판(100)의 하면(100a)에 배치된 도전성 단자와 접할 수 있다. 제1 솔더볼(161)은 기판(100)의 하면(100a)으로부터 볼록하게 돌출될 수 있다. 제1 솔더볼(161)은 기판(100)이 외부의 다른 소자와 전기적으로 연결되는 부분일 수 있다.
제1 솔더볼(161)은 예를 들어, 주석(Sn), 인듐(In), 납(Pb), 아연(Zn), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu), 안티모니(Sb), 비스무트(Bi) 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
인터포저(110)는 기판(100)의 상면(100b) 상에 배치될 수 있다. 인터포저(110)는 기판(100)의 상면(100b)과 마주보는 제1 면(110a) 및 제1 면(110a)과 대향하는 제2 면(110b)을 포함할 수 있다.
인터포저(110)는 실리콘, 유리(glass), 세라믹(ceramic), 또는 플라스틱(plastic) 중 적어도 하나를 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
인터포저(110)는 제2 솔더볼(162)을 통해 기판(100)과 전기적으로 직접 연결될 수 있다.
제2 솔더볼(162)은 인터포저(110)의 제1 면(110a)과 기판(100)의 상면(100b) 사이에 배치될 수 있다. 제2 솔더볼(162)은 기판(100)의 상면(100b)에 배치된 도전성 단자와 접할 수 있다. 또한, 제2 솔더볼(162)은 인터포저(110)의 제1 면(110a)에 배치된 도전성 단자와 접할 수 있다.
제2 솔더볼(162)은 예를 들어, 주석(Sn), 인듐(In), 납(Pb), 아연(Zn), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu), 안티모니(Sb), 비스무트(Bi) 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
복수의 로직 반도체 칩(121, 122)이 인터포저(110)의 제1 면(110a) 상에 배치될 수 있다.
구체적으로, 제1 로직 반도체 칩(121)은 인터포저(110)의 제1 면(110a) 상에 배치될 수 있다. 제1 로직 반도체 칩(121)은 기판(100)의 상면(100b)과 인터포저(110)의 제1 면(110a) 사이에 배치될 수 있다. 제1 로직 반도체 칩(121)의 적어도 일 측에 제2 솔더볼(162)이 배치될 수 있다.
제1 로직 반도체 칩(121)은 기판(100)의 상면(100b)과 제1 방향(Z)으로 이격될 수 있다. 여기에서 제1 방향(Z)은 기판(100)의 상면(100b)에 수직인 방향이다. 제1 로직 반도체 칩(121)은 기판(100)의 상면(100b)과 전기적으로 직접 연결되지 않는다. 제1 로직 반도체 칩(121)은 인터포저(110)를 통해 기판(100)과 전기적으로 연결될 수 있다.
제2 로직 반도체 칩(122)은 인터포저(110)의 제1 면(110a) 상에 배치될 수 있다. 제2 로직 반도체 칩(122)은 기판(100)의 상면(100b)과 인터포저(110)의 제1 면(110a) 사이에서 제1 로직 반도체 칩(121)과 제2 방향(X)으로 이격되도록 배치될 수 있다. 여기에서 제2 방향(X)은 제1 방향(Z)과 수직인 방향이다. 제2 로직 반도체 칩(122)의 적어도 일 측에 제2 솔더볼(162)이 배치될 수 있다.
제2 로직 반도체 칩(122)은 기판(100)의 상면(100b)과 제1 방향(Z)으로 이격될 수 있다. 제2 로직 반도체 칩(122)은 기판(100)의 상면(100b)과 전기적으로 직접 연결되지 않는다. 제2 로직 반도체 칩(122)은 인터포저(110)를 통해 기판(100)과 전기적으로 연결될 수 있다.
제1 로직 반도체 칩(121) 및 제1 로직 반도체 칩(121) 각각은 마이크로 프로세서(micro-processor)일 수 있다. 제1 로직 반도체 칩(121) 및 제1 로직 반도체 칩(121) 각각은 예를 들어, 중앙처리장치(central processing unit, CPU), 컨트롤러(controller), 또는 주문형 반도체(application specific integrated circuit, ASIC) 등일 수 있다.
제1 로직 반도체 칩(121) 및 제2 로직 반도체 칩(122) 각각은 제3 솔더볼(163)을 통해 인터포저(110)와 전기적으로 직접 연결될 수 있다.
도 3에는 인터포저(110)의 제1 면(110a) 상에 2개의 로직 반도체 칩(121, 122)이 배치되는 것으로 도시되어 있지만, 이는 예시적인 구성이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 인터포저(110)의 제1 면(110a) 상에 1개의 로직 반도체 칩이 배치될 수 있다. 또한, 또 다른 몇몇 실시예에서, 인터포저(110)의 제1 면(110a) 상에 제2 방향(X) 및 제3 방향(Y)으로 서로 이격된 3개 이상의 로직 반도체 칩이 배치될 수 있다. 여기에서 제3 방향(Y)은 제1 방향(Z) 및 제2 방향(X) 각각과 수직인 방향이다.
제3 솔더볼(163)은 인터포저(110)의 제1 면(110a)과 제1 로직 반도체 칩(121) 사이에 배치될 수 있다. 또한, 제3 솔더볼(163)은 인터포저(110)의 제1 면(110a)과 제2 로직 반도체 칩(122) 사이에 배치될 수 있다.
제3 솔더볼(163)은 인터포저(110)의 제1 면(110a)에 배치된 도전성 단자와 접할 수 있다. 또한, 제3 솔더볼(163)은 제1 로직 반도체 칩(121) 및 제2 로직 반도체 칩(122) 각각에 배치된 도전성 단자와 접할 수 있다.
제3 솔더볼(163)은 예를 들어, 주석(Sn), 인듐(In), 납(Pb), 아연(Zn), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu), 안티모니(Sb), 비스무트(Bi) 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 열 전달부(140)는 기판(100)의 상면(100b)에 배치될 수 있다. 제1 열 전달부(140)는 기판(100)의 상면(100b)에 노출될 수 있다. 제1 열 전달부(140)는 제1 로직 반도체 칩(121) 및 제2 로직 반도체 칩(122) 각각과 마주보도록 배치될 수 있다. 즉, 제1 열 전달부(140)는 제1 로직 반도체 칩(121) 및 제2 로직 반도체 칩(122) 각각과 제1 방향(Z)으로 오버랩될 수 있다.
제1 열 전달부(140)는 제1 로직 반도체 칩(121) 및 제2 로직 반도체 칩(122) 각각과 제1 방향(Z)을 이격될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제1 열 전달부(140)는 제1 로직 반도체 칩(121) 및 제2 로직 반도체 칩(122) 각각과 직접 접할 수도 있다.
제1 열 전달부(140)는 기판(100)의 내부에 배치된 도전성 단자 및 배선들과 전기적으로 절연될 수 있다. 또한, 제1 열 전달부(140)는 인터포저(110)와 전기적으로 절연될 수 있다.
도 2에는 제1 열 전달부(140)가 제2 방향(X) 및 제3 방향(Y)으로 서로 이격되어 6개가 배치되는 것으로 도시되어 있지만, 이는 예시적인 구성이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 제1 열 전달부(140)는 인터포저(110)의 제1 면(110a) 상에 배치되는 복수의 로직 반도체 칩과 대응하도록 기판(100)의 상면(100b)에 배치될 수 있다.
제2 열 전달부(150)는 기판(100)의 가장자리 측면에 배치될 수 있다. 제2 열 전달부(150)는 기판(100)의 하면(100a), 기판(100)의 상면(100b) 및 기판(100)의 측면에 노출될 수 있다.
제2 열 전달부(150)는 제1 열 전달부(140)와 제2 방향(X)으로 이격될 수 있다. 제2 열 전달부(150)는 인터포저(110)와 제1 방향(Z)으로 오버랩되지 않는다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제2 열 전달부(150)의 적어도 일부가 인터포저(110)와 제1 방향(Z)으로 오버랩될 수 있다.
제2 열 전달부(150)는 기판(100)의 내부에 배치된 도전성 단자 및 배선들과 전기적으로 절연될 수 있다.
도 2에는 제2 열 전달부(150)가 제2 방향(X) 및 제3 방향(Y)으로 서로 이격되어 6개가 배치되는 것으로 도시되어 있지만, 이는 예시적인 구성이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 제2 열 전달부(150)는 기판(100)의 상면(100b)에 배치되는 제1 열 전달부(140)와 대응하도록 기판(100)의 가장자리 측면에 배치될 수 있다.
연결부(145)는 기판(100)의 내부에 배치될 수 있다. 연결부(145)는 제1 열 전달부(140)와 제2 열 전달부(150) 사이를 연결할 수 있다.
연결부(145)는 기판(100)의 내부에 배치된 도전성 단자 및 배선들과 전기적으로 절연될 수 있다.
제1 열 전달부(140), 연결부(145) 및 제2 열 전달부(150) 각각은 예를 들어, 구리(Cu) 및 니켈(Ni) 중 적어도 하나를 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제1 열 전달부(140), 제2 열 전달부(150) 및 연결부(145) 각각은 구리(Cu) 및 니켈(Ni) 이외의 열 전달율이 높은 물질을 포함할 수 있다.
제1 열 전달부(140), 연결부(145) 및 제2 열 전달부(150)는 제1 로직 반도체 칩(121) 및 제2 로직 반도체 칩(122) 각각으로부터 생성된 열을 반도체 패키지의 외부로 배출할 수 있다. 즉, 제1 로직 반도체 칩(121) 및 제2 로직 반도체 칩(122) 각각으로부터 생성된 열은 제1 열 전달부(140), 연결부(145) 및 제2 열 전달부(150)에 순차적으로 전달되어 반도체 패키지의 외부로 배출될 수 있다.
복수의 메모리 패키지(130)는 인터포저(110)의 제2 면(110b) 상에 배치될 수 있다. 복수의 메모리 패키지(130) 각각은 제2 방향(X) 및 제3 방향(Y)으로 서로 이격될 수 있다.
예를 들어, 제1 내지 제5 메모리 패키지(131, 132, 133, 134, 135) 각각은 제2 방향(X)으로 서로 이격되도록 인터포저(110)의 제2 면(110b) 상에 배치될 수 있다.
복수의 메모리 패키지(130) 각각은 제4 솔더볼(164)을 통해 인터포저(110)와 전기적으로 직접 연결될 수 있다.
도 1에는 인터포저(110)의 제2 면(110b) 상에 15개의 메모리 패키지(130)가 배치되는 것으로 도시되어 있지만, 이는 예시적인 구성이다. 즉, 인터포저(110)의 제2 면(110b) 상에 배치되는 메모리 패키지(130)의 개수는 제한되지 않는다.
복수의 메모리 패키지(130) 각각의 구조와 관련하여 도 4를 참조하여 예시적으로 설명한다.
도 4를 참조하면, 제1 메모리 패키지(131)는 버퍼 반도체 칩(10), 제1 내지 제4 메모리 반도체 칩(21, 22, 23, 24), 제1 내지 제5 연결 단자(31, 32, 33, 34, 35), 제1 내지 제4 관통 비아(41, 42, 43, 44) 및 몰드층(50)을 포함할 수 있다.
버퍼 반도체 칩(10)은 제1 메모리 패키지(131)의 최하부에 배치될 수 있다.
제1 내지 제4 메모리 반도체 칩(21, 22, 23, 24)은 버퍼 반도체 칩(10) 상에 순차적으로 적층될 수 있다. 도 4에는 4개의 메모리 반도체 칩이 버퍼 반도체 칩(10) 상에 적층되는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 버퍼 반도체 칩(10) 상에 적층되는 메모리 반도체 칩의 개수는 제한되지 않는다.
제1 내지 제4 메모리 반도체 칩(21, 22, 23, 24) 각각은 예를 들어, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 반도체 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 반도체 칩일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 연결 단자(31)는 버퍼 반도체 칩(10)의 하면에 배치될 수 있다. 제1 연결 단자(31)는 도전성 물질을 포함할 수 있다. 제1 연결 단자(31)는 제4 솔더볼(164)과 전기적으로 연결될 수 있다.
제2 연결 단자(32)는 버퍼 반도체 칩(10)과 제1 메모리 반도체 칩(21) 사이에 배치될 수 있다. 제3 연결 단자(33)는 제1 메모리 반도체 칩(21)과 제2 메모리 반도체 칩(22) 사이에 배치될 수 있다. 제4 연결 단자(34)는 제2 메모리 반도체 칩(22)과 제3 메모리 반도체 칩(23) 사이에 배치될 수 있다. 제5 연결 단자(35)는 제3 메모리 반도체 칩(23)과 제4 메모리 반도체 칩(24) 사이에 배치될 수 있다. 제2 내지 제5 연결 단자(32, 33, 34, 35) 각각은 도전성 물질을 포함할 수 있다.
제1 관통 비아(41)는 버퍼 반도체 칩(10)을 제1 방향(Z)으로 관통하도록 배치될 수 있다. 제1 관통 비아(41)는 제1 연결 단자(31) 및 제2 연결 단자(32) 각각과 연결될 수 있다.
제2 관통 비아(42)는 제1 메모리 반도체 칩(21)을 제1 방향(Z)으로 관통하도록 배치될 수 있다. 제2 관통 비아(42)는 제2 연결 단자(32) 및 제3 연결 단자(33) 각각과 연결될 수 있다.
제3 관통 비아(43)는 제2 메모리 반도체 칩(22)을 제1 방향(Z)으로 관통하도록 배치될 수 있다. 제3 관통 비아(43)는 제3 연결 단자(33) 및 제4 연결 단자(34) 각각과 연결될 수 있다.
제4 관통 비아(44)는 제3 메모리 반도체 칩(23)을 제1 방향(Z)으로 관통하도록 배치될 수 있다. 제4 관통 비아(44)는 제4 연결 단자(34) 및 제5 연결 단자(35) 각각과 연결될 수 있다.
제1 내지 제4 관통 비아(41, 42, 43, 44) 각각의 내부에는 도전성의 관통 전극이 배치될 수 있다. 관통 전극은 예를 들어, 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 지르코늄(Zr) 중 적어도 하나를 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 내지 제4 메모리 반도체 칩(21, 22, 23, 24)은 제2 내지 제5 연결 단자(32, 33, 34, 35) 및 제2 내지 제4 관통 비아(42, 43, 44)를 통해 버퍼 반도체 칩(10)과 전기적으로 연결될 수 있다.
몰드층(50)은 버퍼 반도체 칩(10)의 상면 상에서 제1 내지 제4 메모리 반도체 칩(21, 22, 23, 24)을 덮도록 배치될 수 있다. 몰드층(50)은 버퍼 반도체 칩(10)과 제1 메모리 반도체 칩(21) 사이와, 제1 메모리 반도체 칩(21)과 제2 메모리 반도체 칩(22) 사이와, 제2 메모리 반도체 칩(22)과 제3 메모리 반도체 칩(23) 사이와, 제3 메모리 반도체 칩(23)과 제4 메모리 반도체 칩(24) 사이에도 배치될 수 있다.
몰드층(50)은 예를 들어, 에폭시 몰딩 컴파운드(EMC, Epoxy Molding Compound) 또는 2종 이상의 실리콘 하이브리드 물질을 포함할 수 있다.
제2 내지 제5 메모리 패키지(132, 133, 134, 135)는 상술한 제1 메모리 패키지(131)와 유사한 구조를 가질 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제2 내지 제5 메모리 패키지(132, 133, 134, 135) 중 적어도 하나는 제1 메모리 패키지(131)와 다른 구조를 가질 수 있다.
제4 솔더볼(164)은 제1 내지 제5 메모리 패키지(131, 132, 133, 134, 135) 각각과 인터포저(110)의 제2 면(110b) 사이에 배치될 수 있다.
제4 솔더볼(164)은 인터포저(110)의 제2 면(110b)에 배치된 도전성 단자와 접할 수 있다. 또한, 제4 솔더볼(164)은 제1 내지 제5 메모리 패키지(131, 132, 133, 134, 135) 각각에 배치된 제1 연결 단자(31)와 접할 수 있다.
제4 솔더볼(164)은 예를 들어, 주석(Sn), 인듐(In), 납(Pb), 아연(Zn), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu), 안티모니(Sb), 비스무트(Bi) 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 3에 도시되어 있지 않지만, 기판(100)와 인터포저(110) 사이에 추가적인 몰드층이 배치될 수도 있다. 추가적인 몰드층은 예를 들어, 에폭시 몰딩 컴파운드(EMC, Epoxy Molding Compound) 또는 2종 이상의 실리콘 하이브리드 물질을 포함할 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 패키지는 기판(100)과 마주보는 인터포저(110)의 제1 면(110a)에 인터포저(110)와 전기적으로 직접 연결되는 복수의 로직 반도체 칩(121, 122)을 배치하고, 인터포저(110)의 제2 면(110b)에 인터포저(110)와 전기적으로 직접 연결되는 복수의 메모리 패키지(130)를 배치함으로써, 반도체 패키지 내부에 실장되는 메모리 패키지의 증가시킬 수 있다.
또한, 본 발명의 몇몇 실시예에 따른 반도체 패키지는 복수의 로직 반도체 칩(121, 122)과 마주보는 기판(100)의 상면(100b)에 열 전달부(140, 150)를 배치함으로써, 복수의 로직 반도체 칩(121, 122)으로부터 생성된 열을 효과적으로 반도체 패키지의 외부로 배출할 수 있다.
이하에서, 도 5 및 도 6을 참조하여, 본 발명의 다른 몇몇 실시예에 따른 반도체 패키지를 설명한다. 도 2 및 도 3에 도시된 반도체 패키지와의 차이점을 중심으로 설명한다.
도 5는 본 발명의 다른 몇몇 실시예에 따른 반도체 패키지에 사용되는 기판을 설명하기 위한 도면이다. 도 6은 도 5의 A-A 선을 따라 절단한 단면도이다.
도 5 및 도 6을 참조하면, 본 발명의 다른 몇몇 실시예에 따른 반도체 패키지는 제1 열 전달부(240)가 기판(200)의 상면(200b)의 가장자리까지 제2 방향(X)으로 연장될 수 있다.
제1 열 전달부(240)의 상면은 기판(200)의 상면(200b)에 노출되고, 제1 열 전달부(240)의 측면은 기판(200)의 측면에 노출될 수 있다.
제2 솔더볼(262)은 제1 로직 반도체 칩(121)과 제2 로직 반도체 칩(122) 사이에 배치될 수 있다. 제2 솔더볼(262)은 제1 열 전달부(240)와 제1 방향(Z)으로 오버랩되지 않는다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 제1 솔더볼(161)은 기판(200)의 하면(200a) 상에 배치될 수 있다.
이하에서, 도 7 및 도 8을 참조하여, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명한다. 도 2 및 도 3에 도시된 반도체 패키지와의 차이점을 중심으로 설명한다.
도 7은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지에 사용되는 기판을 설명하기 위한 도면이다. 도 8은 도 7의 A-A 선을 따라 절단한 단면도이다.
도 7 및 도 8을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지는 제1 열 전달부(340)가 기판(300)의 상면(300b)의 가장자리까지 제2 방향(X)으로 연장될 수 있다. 또한, 제2 열 전달부(350)가 기판(300)의 상면(300b)의 가장자리 상에서 제1 열 전달부(340) 상에 배치될 수 있다.
제1 열 전달부(340)의 상면의 일부는 기판(300)의 상면(300b)에 노출되고, 제1 열 전달부(340)의 측면은 기판(300)의 측면에 노출될 수 있다.
제2 열 전달부(350)는 제1 열 전달부(340)와 접할 수 있다. 제2 열 전달부(350)는 기판(300)의 상면(300b)의 가장자리 상에서 제1 방향(Z)으로 연장될 수 있다. 제2 열 전달부(350)는 인터포저(110)와 제2 방향(X)으로 이격될 수 있다.
제2 솔더볼(362)은 제1 로직 반도체 칩(121)과 제2 로직 반도체 칩(122) 사이에 배치될 수 있다. 제2 솔더볼(362)은 제1 열 전달부(340)와 제1 방향(Z)으로 오버랩되지 않는다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 제1 솔더볼(161)은 기판(300)의 하면(300a) 상에 배치될 수 있다.
이하에서, 도 9를 참조하여, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명한다. 도 3에 도시된 반도체 패키지와의 차이점을 중심으로 설명한다.
도 9는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 9를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지는 인터포저(110)의 제2 면(110b) 상에 제3 로직 반도체 칩(423)이 배치될 수 있다.
도 9에는 제3 로직 반도체 칩(423)이 제2 메모리 패키지(132)와 제3 메모리 패키지(134) 사이에 배치되는 것으로 도시되어 있지만, 이는 예시적인 구성이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 인터포저(110)의 제2 면(110b) 상에 배치되는 제3 로직 반도체 칩(423)의 위치 및 개수는 제한되지 않는다.
이하에서, 도 10을 참조하여, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명한다. 도 3에 도시된 반도체 패키지와의 차이점을 중심으로 설명한다.
도 10은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 10을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지는 제1 로직 반도체 칩(121)의 적어도 일부가 기판(500)에 형성된 제1 리세스(R1)의 내부에 배치될 수 있다. 또한, 제2 로직 반도체 칩(122)의 적어도 일부가 기판(500)에 형성된 제2 리세스(R2)의 내부에 배치될 수 있다. 제1 및 제2 리세스(R1, R2) 각각은 기판(500)의 상면(500b)으로부터 기판(500)의 내부로 만입되도록 형성될 수 있다.
제1 열 전달부(540)는 제1 리세스(R1) 및 제2 리세스(R2) 각각의 측벽 및 바닥면을 따라 배치될 수 있다. 제2 열 전달부(550)는 제1 열 전달부(540)와 제2 방향(X)으로 이격될 수 있다.
연결부(545)는 기판(500)의 내부에 배치될 수 있다. 연결부(545)는 제1 열 전달부(540)와 제2 열 전달부(550) 사이를 연결할 수 있다.
제2 솔더볼(562)은 인터포저(110)의 제1 면(110a)과 기판(500)의 상면(500b) 사이에 배치될 수 있다. 제1 솔더볼(161)은 기판(500)의 하면(500a) 상에 배치될 수 있다.
이하에서, 도 11을 참조하여, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명한다. 도 3에 도시된 반도체 패키지와의 차이점을 중심으로 설명한다.
도 11은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 11을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지는 제1 로직 반도체 칩(121)의 적어도 일부가 기판(600)에 형성된 제1 리세스(R1)의 내부에 배치될 수 있다. 또한, 제2 로직 반도체 칩(122)의 적어도 일부가 기판(600)에 형성된 제2 리세스(R2)의 내부에 배치될 수 있다. 제1 및 제2 리세스(R1, R2) 각각은 기판(600)의 상면(600b)으로부터 기판(600)의 내부로 만입되도록 형성될 수 있다.
제1 열 전달부(640)는 제1 리세스(R1) 및 제2 리세스(R2) 각각의 측벽 및 바닥면을 따라 배치될 수 있다. 또한, 제1 열 전달부(640)는 기판(600)의 상면(600b)의 가장자리까지 제2 방향(X)으로 연장될 수 있다.
제1 열 전달부(640)의 상면은 기판(600)의 상면(600b)에 노출되고, 제1 열 전달부(640)의 측면은 기판(600)의 측면에 노출될 수 있다.
제2 솔더볼(662)은 제1 로직 반도체 칩(121)과 제2 로직 반도체 칩(122) 사이에 배치될 수 있다. 제2 솔더볼(662)은 제1 열 전달부(640)와 제1 방향(Z)으로 오버랩되지 않는다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 제1 솔더볼(161)은 기판(600)의 하면(600a) 상에 배치될 수 있다.
이하에서, 도 12를 참조하여, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명한다. 도 3에 도시된 반도체 패키지와의 차이점을 중심으로 설명한다.
도 12는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 12를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지는 제1 로직 반도체 칩(121)의 적어도 일부가 기판(700)에 형성된 제1 리세스(R1)의 내부에 배치될 수 있다. 또한, 제2 로직 반도체 칩(122)의 적어도 일부가 기판(700)에 형성된 제2 리세스(R2)의 내부에 배치될 수 있다. 제1 및 제2 리세스(R1, R2) 각각은 기판(700)의 상면(700b)으로부터 기판(700)의 내부로 만입되도록 형성될 수 있다.
제1 열 전달부(740)는 제1 리세스(R1) 및 제2 리세스(R2) 각각의 측벽 및 바닥면을 따라 배치될 수 있다. 또한, 제1 열 전달부(740)는 기판(700)의 상면(700b)의 가장자리까지 제2 방향(X)으로 연장될 수 있다.
제2 열 전달부(750)는 제1 열 전달부(740)와 접할 수 있다. 제2 열 전달부(750)는 기판(700)의 상면(700b)의 가장자리 상에서 제1 방향(Z)으로 연장될 수 있다. 제2 열 전달부(750)는 인터포저(110)와 제2 방향(X)으로 이격될 수 있다.
제2 솔더볼(762)은 제1 로직 반도체 칩(121)과 제2 로직 반도체 칩(122) 사이에 배치될 수 있다. 제2 솔더볼(762)은 제1 열 전달부(740)와 제1 방향(Z)으로 오버랩되지 않는다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 제1 솔더볼(161)은 기판(700)의 하면(700a) 상에 배치될 수 있다.
이하에서, 도 13을 참조하여, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명한다. 도 10에 도시된 반도체 패키지와의 차이점을 중심으로 설명한다.
도 13은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 13을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지는 인터포저(110)의 제2 면(110b) 상에 제3 로직 반도체 칩(823)이 배치될 수 있다.
도 13에는 제3 로직 반도체 칩(823)이 제2 메모리 패키지(132)와 제3 메모리 패키지(134) 사이에 배치되는 것으로 도시되어 있지만, 이는 예시적인 구성이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 인터포저(110)의 제2 면(110b) 상에 배치되는 제3 로직 반도체 칩(823)의 위치 및 개수는 제한되지 않는다.
이상 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 인터포저
121: 제1 로직 반도체 칩 122: 제2 로직 반도체 칩
131, 132, 133, 134, 135: 제1 내지 제5 메모리 패키지
140: 제1 열 전달부 145: 연결부
150: 제2 열 전달부
161, 162, 163, 164: 제1 내지 제4 솔더볼

Claims (10)

  1. 기판;
    상기 기판 상에 배치되고, 상기 기판과 마주보는 제1 면 및 상기 제1 면과 대향하는 제2 면을 포함하는 인터포저;
    상기 인터포저의 상기 제1 면 상에 배치되고, 상기 기판과 제1 방향으로 이격되는 제1 로직 반도체 칩;
    상기 인터포저의 상기 제2 면 상에 배치되는 제1 메모리 패키지;
    상기 인터포저의 상기 제2 면 상에서 상기 제1 방향과 수직인 제2 방향으로 상기 제1 메모리 패키지와 이격되는 제2 메모리 패키지;
    상기 제1 로직 반도체 칩과 마주보도록 상기 기판에 배치되고, 상기 제1 로직 반도체 칩과 상기 제1 방향으로 이격되고, 상기 제1 로직 반도체 칩과 상기 제1 방향으로 오버랩된 제1 열 전달부를 포함하되,
    상기 제1 로직 반도체 칩과 마주보는 상기 제1 열 전달부의 상면은 전체적으로 노출되고,
    상기 제1 열 전달부는 상기 인터포저와 전기적으로 절연되는 반도체 패키지.
  2. 제 1항에 있어서,
    상기 기판의 가장자리에 배치되는 제2 열 전달부와,
    상기 기판에 배치되고, 상기 제1 열 전달부와 상기 제2 열 전달부를 연결하는 연결부를 더 포함하는 반도체 패키지.
  3. 제 1항에 있어서,
    상기 제1 열 전달부는 상기 기판의 가장자리까지 상기 제2 방향으로 연장되는 반도체 패키지.
  4. 제 3항에 있어서,
    상기 기판의 가장자리 상에서 상기 제1 방향으로 연장되고, 상기 인터포저와 이격되고, 상기 제1 열 전달부와 접하는 제2 열 전달부를 더 포함하는 반도체 패키지.
  5. 제 1항에 있어서,
    상기 기판은 상기 기판의 내부로 만입된 리세스를 포함하고,
    상기 제1 로직 반도체 칩의 적어도 일부는 상기 리세스 내부에 배치되는 반도체 패키지.
  6. 제 1항에 있어서,
    상기 인터포저의 상기 제2 면 상에 배치되는 제2 로직 반도체 칩을 더 포함하는 반도체 패키지.
  7. 삭제
  8. 상면에 노출된 제1 열 전달부를 포함하는 기판;
    상기 기판 상에 배치되고, 상기 기판과 마주보는 제1 면 및 상기 제1 면과 대향하는 제2 면을 포함하고, 상기 기판과 전기적으로 직접 연결되는 인터포저;
    상기 인터포저의 상기 제1 면 상에 배치되고, 상기 제1 열 전달부와 제1 방향으로 오버랩되고, 상기 제1 열 전달부와 상기 제1 방향으로 이격되고, 상기 인터포저와 전기적으로 직접 연결되는 로직 반도체 칩; 및
    상기 인터포저의 상기 제2 면 상에 배치되고, 상기 인터포저와 전기적으로 직접 연결되는 제1 메모리 패키지를 포함하되,
    상기 로직 반도체 칩과 마주보는 상기 제1 열 전달부의 상면은 전체적으로 노출되고,
    상기 제1 열 전달부는 상기 인터포저와 전기적으로 절연되는 반도체 패키지.
  9. 제 8항에 있어서,
    상기 기판의 가장자리에 배치되는 제2 열 전달부와,
    상기 기판에 배치되고, 상기 제1 열 전달부와 상기 제2 열 전달부를 연결하는 연결부를 더 포함하는 반도체 패키지.
  10. 제 8항에 있어서,
    상기 제1 열 전달부는 상기 기판의 가장자리까지 상기 제1 방향과 수직인 제2 방향으로 연장되는 반도체 패키지.
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