JP6505726B2 - 半導体チップを相互接続するためのインタポーザを提供するための方法及び装置 - Google Patents

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Description

関連出願の説明
本出願は２０１４年１月３１日に出願された米国仮特許出願第６１／９３４３６６号の米国特許法第１１９条の下の優先権の恩典を主張する。本出願は上記仮特許出願の明細書の内容に依存し、上記仮特許出願の明細書の内容はその全体が参照として本明細書に含められる。
本開示は半導体チップを相互接続するためのインタポーザを提供するための方法及び装置に関する。
半導体実装技術は長年にわたり大きく進化してきた。非常に複雑な（したがって、与えられたパッケージにおいて一層高い機能及び性能を達成する）半導体回路を実装するための手法は、初期段階においては、パッケージ内の半導体チップの寸法を二次元で大きくすることであった。実際問題として、最終的には、電源及び信号の引き回しの複雑さ、消費電力問題、性能問題、製造歩留問題、等に関して、設計が困難になるであろうから、際限なく二次元で横方向にチップを拡大することは誰にもできない。さらに、今のところ、共通の半導体ウエハ上での２つの異なる半導体製作プロセスの製造を妨げ、また当業者が利用できる回路設計選択肢も制限する、実用上の限界がある。
半導体チップの二次元拡大にともなう上記の問題が、三次元における、すなわち垂直方向に拡大することによる、拡大の方法の探求に当業者を向かわせた。半導体チップの垂直方向拡大への初期の手法に、単パッケージ内で１つのメモリチップを別のメモリチップの上に置くような、チップ縦積みがあった。これは確かに（横方向面積が固定されていれば）単チップパッケージに優る高いチップ密度を与えたが、電源及び性能問題、製造歩留問題、等を含む、チップ縦積みにともなう欠点及び実用上の限界がある。半導体実装における縦方向拡大への別の従来手法には、多くの個別のボールグリッドアレイ（ＢＧＡ）パッケージが、それらの間で信号を引き回すための標準インタフェースを用いて、１つのパッケージが別のパッケージの上に（積重ね配置で）集成される、いわゆるパッケージオンパッケージ（ＰｏＰ）技術があった。ＰｏＰ技術でも高いチップ密度が得られるが、それぞれの半導体チップに個別のパッケージを用いることにより効率が悪い。
半導体実装における縦方向拡大へのまた別の手法に、単パッケージ内の２つ以上の半導体チップの相互接続にシリコンインタポーザが用いられる、いわゆる２.５−Ｄ及び３−Ｄ集積化がある。インタポーザの主要な機能は、２つ以上の半導体チップが高い端子ピッチを用いることができ、半導体チップ自体を貫通するバイアの必要を回避できるような態様で、相互接続を提供することである。この手法は、半導体チップを通常の構成から裏返し、チップ基板を上に向け、チップ側を下に向ける工程を含む。チップには、シリコンインタポーザの上面の対応する端子に接続される、マイクロバンプ端子が（高いピッチで）設けられる。シリコンインタポーザの、反対側の、裏面は適する端子、通常は圧潰制御方式チップ接続（Ｃ４）接点によって（一般には有機の）パッケージ基板に接続される。インタポーザには、シリコンインタポーザの上側の半導体チップの端子からシリコンインタポーザの下側のパッケージ基板の端子への電気的接続がなされ得るように、スルーシリコンバイア（ＴＳＶ）が設けられる。明らかに、そのような構成によって半導体チップの能動領域にＴＳＶを必要とせずに別々の半導体チップの２.５−Ｄ集積化が可能になり、かなりの厄介な問題が避けられる。３−Ｄ集積化は、２つの半導体チップを縦方向に直接に接合し、次いでこの接合体を他の半導体チップとの接続のためにシリコンインタポーザに接続するために、ＴＳＶを有する少なくとも１つの半導体チップを含むことができる。
シリコンインタポーザは半導体チップの縦集積化の達成に有望で有用な技術であるが、従来のインタポーザ技術は、シリコンインタポーザと有機パッケージ基板の間の熱膨張係数（ＣＴＥ）整合化を含む、縦積み構造にわたるＣＴＥの不整合に関して特に、問題が無いわけではない。望ましくないＣＴＥ不整合は、半導体チップとシリコンインタポーザの間の相互接続における故障及び／またはシリコンインタポーザとパッケージ基板の間の相互接続における故障を生じさせ得る。
したがって、半導体チップを相互接続するためのインタポーザを提供するための新規な方法及び装置が技術において必要とされている。
ガラスで形成されたインタポーザを用いることにより、インタポーザの弾性率及びＣＴＥにおける相当な程度の設計自由度を達成するための機構が設計者に与えられる、半導体チップの縦集積化における相当な利点が達成され得ることが見いだされた。設計におけるこれらの自由度は、ＣＴＥ不整合を減じ、パッケージ全体の信頼性及び耐久性を高める態様でインタポーザを設計するために用いられ得る。
本開示の実施形態の１つ以上の態様にしたがえば、方法及び装置は、半導体パッケージにおいて１つ以上の半導体チップを有機基板と相互接続するためのインタポーザを提供する。インタポーザは、
表裏をなす第１及び第２の主表面を有する第１のガラス基板であって、第１の熱膨張係数（ＣＴＥ１）を有する第１のガラス基板、
表裏をなす第１及び第２の主表面を有する第２のガラス基板であって、第２の熱膨張係数（ＣＴＥ２）を有する第２のガラス基板、及び
第１のガラス基板と第２のガラス基板の間に配されて、第１のガラス基板の第２の主表面を第２のガラス基板の第１の主表面に接合している、インタフェース、
を有することができる。例として、ＣＴＥ１をＣＴＥ２より小さくすることができ、第１のガラス基板の第１の主表面は１つ以上の半導体チップを係合するためにはたらき、第２のガラス基板の第２の主表面は有機基板を係合するためにはたらく。
インタフェースは、（ＵＶ硬化性エポキシのような）接着剤、（シリコン酸化物接合のような）酸化物接合及び、第１及び第２のガラス基板の融解温度よりかなり低い融解温度を有する、中間ガラス材料の内の１つ以上で形成することができる。
１つ以上の別の実施形態において、インタポーザは、
表裏をなす第１及び第２の主表面を有する第３のガラス基板であって、第３の熱膨張係数（ＣＴＥ３）を有する第３のガラス基板、
をさらに有し、
第２のガラス基板と第３のガラス基板は第２のガラス基板の第２の主表面が第３のガラス基板の第１の主表面に接合されるように融着される。
第１のガラス基板の第１の主表面が１つ以上の半導体チップを係合するために適合され、第３のガラス基板の第２の主表面が有機基板を係合するために適合されるとすれば、それぞれのＣＴＥは以下の関係：
ＣＴＥ１がＣＴＥ２より小さく、ＣＴＥ３がＣＴＥ２より小さい、
にしたがうことができる。あるいは、それぞれのＣＴＥは以下の関係：
ＣＴＥ１がＣＴＥ２より小さく、ＣＴＥ２がＣＴＥ３より小さい、
にしたがうことができる。
その他の態様、特徴及び利点は、当業者には、添付図面とともになされる本発明の説明から明らかであろう。
例証の目的のため、１つ以上の実施形態が図面に示されるが、本明細書に開示され、説明される実施形態が、図示される正確な構成及び手段に限定されないことは理解される。
図１は、２.５−Ｄ集積化のいくつかの特徴を簡略に示し、新規な特徴を有するインタポーザを含む、縦集積化構造を示す。 図２は、３−Ｄ集積化のいくつかの特徴を簡略に示し、新規な特徴を有するインタポーザを含む、縦集積化構造を示す。 図３は本開示の実施形態の実施に用いることができる多層インタポーザの一例を示す。 図４は本開示の実施形態の実施に用いることができる多層インタポーザの別の例を示す。 図５は本開示の実施形態の実施に用いることができる多層インタポーザのまた別の例を示す。 図６は本開示の実施形態の実施に用いることができる多層インタポーザのまた別の例を示す。 図７は本開示の実施形態の実施に用いることができる多層インタポーザのまた別の例を示す。
本明細書に開示される様々な実施形態は、半導体パッケージ内で１つ以上の半導体チップを有機基板と相互接続するための、ガラスで形成されたインタポーザを提供するための方法及び装置に向けられる。
２.５−Ｄ集積化の、従来技術ではこれまで見られなかった新規な特徴を含む、いくつかの特徴を簡略に示す、図１を参照すれば、縦集積化構造１００が示される。詳しくは、構造１００は、インタポーザ１０２を介して有機パッケージ基板２０に接続機構３０-１、３０-２、３０-３で接合された、複数の半導体チップ１０-１、１０-２を有する。構造１００は、その内部への素子の適するレベルの封入を提供するハウジング４０をさらに有することができる。技術上既知であるように、構造１００はプリント回路基板（ＰＣＢ、図示せず）に、パッケージ基板２０を接続機構３０-４によってＰＣＢに接続することで、接続することができる。接続機構３０-１、３０-２、３０-３、３０-４の考えられる実施形態の中ではとりわけ、ハンダ接合技術を用いるボールグリッドアレイが用いられるが、スルーホール技術、別の表面実装技術、チップキャリア技術、ピングリッドアレイ、等のような、他の既知の電気的相互接続技術も用いることができる。
半導体チップ１０-１、１０-２は、技術上既知であるように、メモリ回路、ロジック回路、マイクロプロセッサ回路、デジタル回路、アナログ回路、等を有することができる。図示される例において、半導体チップ１０-１、１０-２はインタポーザ１０２の第１の主表面１０４上に互いに対して横方向に配されている。それぞれの接続機構３０-１、３０-２はそれぞれの半導体チップ１０-１、１０-２からインタポーザ１０２への相互接続を提供する。簡潔さ及び簡明さのためにいくつかの要素は示されていないが、インタポーザ１０２は、それぞれの半導体チップ１０-１、１０-２の接続機構３０-１、３０-２とパッケージ基板２０の間の電気的相互接続を容易にするための、複数の金属配線層、バイア５０-１、デカップリングコンデンサ及びその他の要素を有することができる。インタポーザ１０２の、第１の主表面１０４と表裏をなす、第２の主表面１０６は接続機構３０-３でパッケージ基板２０に接続される。要素の中でもとりわけ、インタポーザ１０２を貫通するバイア５０-１は接続機構３０-１、３０-２から接続機構３０-３への相互接続を容易にする。本説明において後にさらに詳細に論じられるであろうように、インタポーザ１０２の特定の材料及び実施形態が重要である。
パッケージ基板２０も、インタポーザ１０２の接続機構３０-３のプリント回路基板への相互接続を完成するため、１つ以上の金属層、バイア５０-２、等を有することができる。パッケージ基板２０は、普通に入手できるエポキシベース材料、樹脂ベース材料、等のような、有機材料で形成することができる。
図２は、３−Ｄ集積化の、同じくインタポーザ１０２の新規な特徴を含む、いくつかの特徴を有する別の縦集積化構造１００-１を示す。この例において、それぞれの半導体チップ１０-１、１０-２は上下に重ねて配され、２つのチップの内の一方はインタポーザ１０２の第１の主表面に接続されている。必要に応じる別の第３の半導体チップ１０-３をインタポーザ１０２の下側に配することができ、インタポーザ１０２の第２の主表面１０６上の適する端子に電気的に接続することができる。
広範な態様において、インタポーザ１０２は−従来のシリコン材料ではなく−どちらかといえばこれまで活用されていなかった材料、すなわちガラスで形成される。例えば、インタポーザは、石英、ガラス、ガラス−セラミック、酸化物ガラス、イオン交換ガラス、その他のタイプのガラス及びこれらの組合せを含むことができる。適するガラス材料またはガラス−セラミック材料は、ソーダ石灰ガラス（ＳｉＯ２、Ｎａ２Ｏ、ＣａＯ、等）、金属合金ガラス、イオン性溶融ガラス、等のような、適するガラス組成を有することができる。いくつかの用途において、インタポーザ１０２は、コーニング社(Corning Incorporated)から入手できるコーニングＧｏｒｉｌｌａ（登録商標）ガラスのような、化学強化（イオン交換）によって強度が高められた、通常のガラスで形成される、非常に高強度のガラスを含むことができる。そのようなガラスはアルカリアルミノケイ酸ガラスまたはアルカリアルミノホウケイ酸ガラスで形成することができる。
インタポーザ１０２を実施するための材料の選択において考慮されたガラスの顕著な特性がある。これらの特性には、（１）（例えば、５ＧＨｚにおいて約０.００５８の）低誘電正接、（２）（例えば、１〜１０ＧＨｚにおいて約５.１の）優れた誘電定数、（３）（例えば、１×１０１７Ω/□の）高い面積抵抗率、（４）優れた化学的耐性、（５）優れた誘電破壊強度、（６）広い範囲の利用できる厚さ、（７）優れた均質性及び等方性、（８）工業用途における確立された実績、（９）正確なめくら穴及び正確な貫通孔を導入可能、（１０）高い寸法安定性、（１１）高い表面清浄性、（１２）極めて費用効果の高い材料及び高い入手可能性及び（１３）導電性陽極フィラメント（ＣＡＦ）故障に寄与しない、がある。
上記の特性に加えて、インタポーザ１０２がガラスで形成されると、半導体チップ１０の縦集積化において重要な利点が達成され得ることが見いだされた。詳しくは、ＣＴＥ不整合を減じ、パッケージ１００の全体の信頼性及び耐久性を高める態様で素子を設計するために用いることができる、少なくともインタポーザ１０２のＣＴＥにおける相当な程度の設計自由度を達成するための機構が設計者に与えられる。このフレキシビリティは、縦集積化パッケージにおけるＣＴＥ不整合の問題は些細ではないから、本明細書に開示される実施形態の文脈において極めて有利である。実際、半導体チップ（例えば、シリコンチップ）１０-１、１０-２、１０-３のＣＴＥは２〜３ｐｐｍ/℃程度であるが、有機パッケージ基板２０のＣＴＥは約１５〜２０ｐｐｍ/℃である。一方で、インタポーザのＣＴＥが半導体チップ１０-１、１０-２、１０-３のＣＴＥに近ければ、インタポーザ１０２とパッケージ基板２０の間の接続機構３０-３には過度のストレス及び早期破壊の危険があり得る。他方で、インタポーザ１０２のＣＴＥが有機パッケージ２０のＣＴＥに近ければ、半導体チップ１０-１、１０-２とインタポーザ１０２の間の接続機構３０-１、３０-２の完璧性に破壊の危険があり得る。
しかし、本開示の実施形態にしたがえば、ガラスインタポーザ１０２は、積重ねスタックのいずれのレベルにおけるＣＴＥ整合化問題にも対処し、よって構造１００の全体の信頼性を高める。図３〜７を参照すれば、インタポーザ１０２の実施形態は、積層構造に、それぞれの層が異なるＣＴＥ及び／または厚さを有することができる、少なくとも２つのガラス材料層を用い、性能特性が改善されている複合インタポーザ１０２をもたらす。特に、複合インタポーザ１０２はインタポーザ１０２の厚さ方向でＣＴＥの段階的変化を提供することができ、この結果、ＣＴＥ不整合問題を抑え、構造１００の信頼性及び組立歩留を高める、半導体チップ１０-１、１０-２と有機パッケージ基板の間のひずみの緩衝が得られる。
図３を参照すれば、一実施形態のインタポーザ１０２-１は、第１のガラス基板１１０-１、第２のガラス基板１１０-２及び、第１のガラス基板１１０-１と第２のガラス基板１１０-２の間に配された、インタフェース１１２-１を有する。第１のガラス基板１１０-１は表裏をなす第１の主表面１１４-１及び第２の主表面１１４-２を有し、第２のガラス基板１１０-２も表裏をなす第１の主表面１１６-１及び第２の主表面１１６-２を有する。インタフェース１１２-１は第１のガラス基板１１０-１と第２のガラス基板１１０-２の間に、第１のガラス基板１１０-１の第２の主表面１１４-２が第２のガラス基板１１０-２の第１の主表面１１６-１に接合されるような態様で、配される。この実施形態には２つの層１１０-１、１１０-２しか示されていないが、追加のインタフェース１１２を介して別の層１１０を追加することで別の実施形態が得られ得ることは当然である。
図３の実施形態の場合、インタフェース１１２-１は、ＵＶ硬化性接着剤、ＵＶ硬化性エポキシ、硬化性樹脂ベース接着剤、等のような、屈従性接着剤で形成することができる。製造要件に関して、接着インタフェース１１２-１の厚さは、１０〜２０μｍ程度のように、可能な限り薄くすべきである。層１１０-１、１１０-２がインタフェース１１２-１によって相互に結合されると、レーザまたはＣＮＣ（コンピュータ数値制御）穿孔、レーザダメージアンドエッチ（ＬＤＥ）のような、既知の方法のいずれかを用いて貫通孔を導入することができる。
図３のインタポーザ１０２-１の別の特徴には、第１のガラス基板１１０-１が第１の熱膨張係数（ＣＴＥ１）を有し、第２のガラス基板１１０-２が第２の熱膨張係数（ＣＴＥ２）を有し、ＣＴＥ１がＣＴＥ２と異なるということがある。例えば、第１のガラス基板１１０-１の第１の主表面１１４-１が１つ以上の半導体チップ１０-１、１０-２を係合するためにはたらき、第２のガラス基板１１０-２の第２の主表面１１６-２が有機パッケージ基板１０２を係合するためにはたらく場合に、ＣＴＥ１はＣＴＥ２より小さい。例えば、１つ以上の実施形態は以下の関係：
１≦ＣＴＥ１（ｐｐｍ/℃）≦１０及び５≦ＣＴＥ２（ｐｐｍ/℃）≦１５
にしたがうことができる。さらに、またはあるいは、１つ以上の実施形態は以下の関係：
３≦ＣＴＥ１（ｐｐｍ/℃）≦５及び８≦ＣＴＥ２（ｐｐｍ/℃）≦１０
にしたがうことができる。
図４を参照すれば、別の実施形態のインタポーザ１０２-２は、第１のガラス基板１１０-１及び第２のガラス基板１１０-２のような、図３のインタポーザ１０２-１の同じ要素のいくつかを用いることができる。しかし、図４の実施形態は異なるインタフェース１１２-２、すなわち、シリコン−酸化物接合のような、酸化物接合を用いる。インタフェース１１２-２は、インタフェース１１２-１とタイプが異なるにもかかわらず、それでも、第１のガラス基板１１０-１と第２のガラス基板１１０-２の間に、第１のガラス基板１１０-１の第２の主表面１１４-２が第２のガラス基板１１０-２の第１の主表面１１６-１に接合されるような態様で、配される（図４では表面の参照識別子のいくつかが簡明さのために省略されている）。
図４のインタポーザ１０２-２は、第１のガラス基板１１０-１のＣＴＥ１特性及び第２のガラス基板１１０-２のＣＴＥ２特性に関して、インタポーザ１０２-１と同様の特徴も有することができる。
インタポーザ１０２-２の製造に関して、第１のガラス基板１１０-１及び第２のガラス基板１１０-２はそれぞれ洗浄され、温度（例えば室温）及び圧力（例えば、比較的高い圧力）の印加のような、適する酸化物増進プロセスを用いて接合させることができる。これによりシリコンと酸素の間の化学結合が開始される。その後、この構造は、ヒドロキシル結合を除去するため、約４００℃以上のような高温に加熱される。得られる、ほとんどのガラス構造の骨格鎖である、シリコン−酸素接合は別途の接着コンポーネントの必要を排除する。層１１０-１、１１０-２がインタフェース１１２-２によって相互に結合されると、穿孔、レーザダメージアンドエッチ（ＬＤＥ）のような、既知の方法のいずれかを用いて貫通孔を導入することができる。
図５を参照すれば、また別の実施形態のインタポーザ１０２-３は他のインタポーザ１０２-１及び１０２-２の同じ要素のいくつかを用いることができる。例えば、インタポーザ１０２-３は同じく第１のガラス基板１１０-１及び第２のガラス基板１１０-２を用いることができる。しかし、図５の実施形態はまた異なるインタフェース１１２-３、すなわち、第１のガラス基板１１０-１及び第２のガラス基板１１０-２の融解温度よりかなり低い融解温度を有するガラス材料のような、中間ガラス材料を用いる。他の実施形態と同様に、インタフェース１１２-３は第１のガラス基板１１０-１と第２のガラス基板１１０-２の間に、第１のガラス基板１１０-１の第２の主表面１１４-２が第２のガラス基板１１０-２の第１の主表面１１６-１に接合されるような態様で、配される（図５でも表面の参照識別子のいくつかは簡明さのために省略されている）。
図５のインタポーザ１０２-３は、第１のガラス基板１１０-１のＣＴＥ１特性及び第２のガラス基板１１０-２のＣＴＥ２特性に関して、他のインタポーザ１０２-１、１０２-２と同様の特徴も有することができる。
インタポーザ１０２-３の製造に関して、第１のガラス基板１１０-１及び第２のガラス基板１１０-２はそれぞれ洗浄され、インタフェース１１２-３の中間ガラス材料を間にして配置される。次に、中間層ガラス材料はその少なくともいくつかの領域が融解するに十分な程度に加熱される。例として、中間ガラス材料を融解させ、よって第１のガラス基板１１０-１と第２のガラス基板１１０-２を結合させるためにレーザを用いることができる。この場合も、層１１０-１、１１０-２がインタフェース１１２-３によって相互に結合されると、レーザまたはＣＮＣ穿孔のような、既知の方法のいずれかを用いて貫通孔を導入することができる。
図６及び７を参照すれば、上述したように、追加のインタフェース１１２-４を介して少なくとも１つの別の層１１０-３を追加することによって別の実施形態を得ることができる。図６及び７の実施形態において、インタポーザ１０２-４及び１０２-５はそれぞれ３つのガラス層：表裏をなす第１及び第２の主表面を有する第１のガラス基板１１０-１、表裏をなす第１及び第２の主表面を有する第２のガラス基板１１０-２並びに表裏をなす第１及び第２の主表面を有する第３のガラス基板１１０-３を用いる。第１のガラス基板１１０-１と第２のガラス基板１１０-２は、第１のガラス基板１１０-１の第２の主表面が第２のガラス基板１１０-２の第１の主表面に接合されるように、融着される。融着は、インタフェース１１２の１つ以上のような、本明細書に開示または提案される手法のいずれかを用いて達成することができる。第２のガラス基板１１０-２と第３のガラス基板１１０-３も、第２のガラス基板１１０-２の第２の主表面が第３のガラス基板１１０-３の第１の主表面に接合されるように、融着される。同じく、第２のガラス基板１１０-２と第３のガラス基板１１０-３の間の融着は、インタフェース１１２の１つ以上のような、本明細書に開示または提案される手法のいずれかを用いて達成することができる。
第１のガラス基板１１０-１は第１の熱膨張係数（ＣＴＥ１）を有し、第２のガラス基板１１０-２は第２の熱膨張係数（ＣＴＥ２）を有し、第３のガラス基板１１０-３は第３の熱膨張係数（ＣＴＥ３）を有する。ＣＴＥ１、ＣＴＥ２及びＣＴＥ３の内の少なくとも２つは異なり、あるいはＣＴＥの全てが異なり得る。具体的な例を提供するため、インタポーザ１０２-４及び１０２-５のそれぞれは以下の構成：
第１のガラス基板１１０-１の第１の主表面（図示されるように上面）は１つ以上の半導体チップ１０-１、１０-２を係合するために適合される、及び
第３のガラス基板１１０-３の第２の主表面（図示されるように下面）は有機パッケージ基板２０を係合するために適合される、
で用いられると想定される。
図６に示される特定の実施形態については、一態様において、ＣＴＥ１をＣＴＥ２より小さくすることができ、ＣＴＥ３をＣＴＥ２より小さくすることができる。言い換えれば、中間の、第２のガラス基板１１０-２のＣＴＥ２は他のＣＴＥに比較して最も高くすることができる。例えば、１つ以上の実施形態において、ＣＴＥは以下の関係：
１≦ＣＴＥ１（ｐｐｍ/℃）≦１０、５≦ＣＴＥ２（ｐｐｍ/℃）≦１５、及び
１≦ＣＴＥ３（ｐｐｍ/℃）≦１０、
にしたがうことができる。あるいは、１つ以上の実施形態において、ＣＴＥは以下の関係：
３≦ＣＴＥ１（ｐｐｍ/℃）≦５、８≦ＣＴＥ２（ｐｐｍ/℃）≦１０、及び
３≦ＣＴＥ３（ｐｐｍ/℃）≦５、
にしたがうことができる。
図７に示される特定の実施形態については、一態様において、ＣＴＥ１をＣＴＥ２より小さくすることができ、ＣＴＥ２をＣＴＥ３より小さくすることができる。言い換えれば、第１のガラス基板１１０-１から、第２のガラス基板１１０-２に、次いで第３のガラス基板１１０-３への、ＣＴＥの段階的な、増分変化があり得る。例えば、１つ以上の実施形態において、ＣＴＥは以下の関係：
１≦ＣＴＥ１（ｐｐｍ/℃）≦１０、３≦ＣＴＥ２（ｐｐｍ/℃）≦１２、及び
５≦ＣＴＥ３（ｐｐｍ/℃）≦１５、
にしたがうことができる。あるいは、１つ以上の実施形態において、ＣＴＥは以下の関係：
３≦ＣＴＥ１（ｐｐｍ/℃）≦５、５≦ＣＴＥ２（ｐｐｍ/℃）≦８、及び
８≦ＣＴＥ３（ｐｐｍ/℃）≦１０、
にしたがうことができる。
図３〜７の説明で示唆されるように（ただし必要ではないが）、第１、第２及び第３のガラス基板１１０のそれぞれの厚さは同じとすることができ、あるいは程度の差はあれ異ならせることができる。ほとんどの場合、ガラス基板１１０の厚さはある範囲内に入るであろう。例えば、考えられる厚さ範囲には約５０μｍと７００μｍの間がある。しかし、本明細書に開示される２層構造または３層構造における層１１０のそれぞれの厚さは、総厚要件が満たされ、同時に、インタポーザの反りが最小限に抑えられるように、調節され得ることに注意されたい。設計目標が主として多層構造の反りを減じることであれば、最小限の反りを達成するために厚さ及びＣＴＥのいずれをも調節することができる。重要な目的は半導体チップと第１のガラス層の間の密なＣＴＥ整合及び有機基板と第２のガラス層の間の密なＣＴＥ整合を得ることである。
特定の実施形態を参照して本発明の開示を説明したが、これらの実施形態が本発明の実施形態の原理及び応用の例証に過ぎないことは当然である。したがって、例証実施形態に数多くの改変がなされ得ること及び本出願の精神及び範囲を逸脱することなく他の構成が案出され得ることは当然である。
以下、本発明の好ましい実施形態を項分け記載する。
実施形態１
半導体パッケージ内で１つ以上の半導体チップを有機基板と相互接続するためのインタポーザにおいて、前記インタポーザが、
表裏をなす第１及び第２の主表面を有する第１のガラス基板であって、第１の熱膨張係数（ＣＴＥ１）を有する第１のガラス基板、
表裏をなす第１及び第２の主表面を有する第２のガラス基板であって、第２の熱膨張係数（ＣＴＥ２）を有する第２のガラス基板、及び
前記第１のガラス基板と前記第２のガラス基板の間に配され、前記第１のガラス基板の前記第２の主表面を前記第２のガラス基板の前記第１の主表面に接合する、インタフェース、
を有し、
前記ＣＴＥ１が前記ＣＴＥ２より小さく、前記第１のガラス基板の前記第１の主表面が前記１つ以上の半導体チップを係合するためにはたらき、前記第２のガラス基板の前記第２の主表面が前記有機基板を係合するためにはたらく、
インタポーザ。
実施形態２
１≦ＣＴＥ１（ｐｐｍ/℃）≦１０及び５≦ＣＴＥ２（ｐｐｍ/℃）≦１５である、実施形態１に記載のインタポーザ。
実施形態３
３≦ＣＴＥ１（ｐｐｍ/℃）≦５及び８≦ＣＴＥ２（ｐｐｍ/℃）≦１０である、実施形態１に記載のインタポーザ。
実施形態４
前記インタフェースが接着剤で形成される、実施形態１から３のいずれかに記載のインタポーザ。
実施形態５
前記インタフェースがシリコン−酸化物接合で形成される、実施形態１から３のいずれかに記載のインタポーザ。
実施形態６
前記インタフェースが前記第１のガラス基板及び前記第２のガラス基板の融解温度よりかなり低い融解温度を有するガラス材料で形成される、実施形態１から５のいずれかに記載のインタポーザ。
実施形態７
半導体パッケージ内で１つ以上の半導体チップを有機基板と相互接続するためのインタポーザにおいて、前記インタポーザが、
表裏をなす第１及び第２の主表面を有する第１のガラス基板であって、第１の熱膨張係数（ＣＴＥ１）を有する第１のガラス基板、
表裏をなす第１及び第２の主表面を有する第２のガラス基板であって、第２の熱膨張係数（ＣＴＥ２）を有する第２のガラス基板、及び
表裏をなす第１及び第２の主表面を有する第３のガラス基板、前記第３のガラス基板は第３の熱膨張係数（ＣＴＥ３）を有する、
を有し、
前記第１のガラス基板と前記第２のガラス基板は、前記第１のガラス基板の前記第２の主表面が前記第２のガラス基板の前記第１の主表面に接合されるように、融着され、
前記第２のガラス基板と前記第３のガラス基板は、前記第２のガラス基板の前記第２の主表面が前記第３のガラス基板の前記第１の主表面に接合されるように、融着され、
前記第１のガラス基板の前記第１の主表面は前記１つ以上の半導体チップを係合するためにはたらき、前記第３のガラス基板の前記第２の主表面は前記有機基板を係合するためにはたらく、
インタポーザ。
実施形態８
前記ＣＴＥ１が前記ＣＴＥ２より小さく、前記ＣＴＥ３が前記ＣＴＥ２より小さい、実施形態７に記載のインタポーザ。
実施形態９
１≦ＣＴＥ１（ｐｐｍ/℃）≦１０、５≦ＣＴＥ２（ｐｐｍ/℃）≦１５、及び１≦ＣＴＥ３（ｐｐｍ/℃）≦１０である、実施形態８に記載のインタポーザ。
実施形態１０
３≦ＣＴＥ１（ｐｐｍ/℃）≦５、８≦ＣＴＥ２（ｐｐｍ/℃）≦１０、及び３≦ＣＴＥ３（ｐｐｍ/℃）≦５である、実施形態８に記載のインタポーザ。
実施形態１１
前記ＣＴＥ１が前記ＣＴＥ２より小さく、前記ＣＴＥ２が前記ＣＴＥ３より小さい、実施形態７に記載のインタポーザ。
実施形態１２
１≦ＣＴＥ１（ｐｐｍ/℃）≦１０、３≦ＣＴＥ２（ｐｐｍ/℃）≦１２、及び５≦ＣＴＥ３（ｐｐｍ/℃）≦１５である、実施形態１１に記載のインタポーザ。
実施形態１３
３≦ＣＴＥ１（ｐｐｍ/℃）≦５、５≦ＣＴＥ２（ｐｐｍ/℃）≦８、及び８≦ＣＴＥ３（ｐｐｍ/℃）≦１０である、実施形態１１に記載のインタポーザ。
実施形態１４
半導体パッケージを作製する方法において、
少なくとも１つの半導体チップを提供する工程、
有機基板を提供する工程、及び
前記半導体チップと前記有機基板の間にインタポーザを配する工程、
を含み、
前記インタポーザが、
（ｉ）表裏をなす第１及び第２の主表面を有する第１のガラス基板であって、第１の熱膨張係数（ＣＴＥ１）を有する第１のガラス基板、
（ii）表裏をなす第１及び第２の主表面を有する第２のガラス基板であって、第２の熱膨張係数（ＣＴＥ２）を有する第２のガラス基板、及び
（iii）前記第１のガラス基板の前記第２の主表面が前記第２のガラス基板の前記第１の主表面に直接または間接に結合されるような、前記第１のガラス基板と前記第２のガラス基板の相互結合手段、
を有し、
前記ＣＴＥ１が前記ＣＴＥ２より小さく、
前記第１のガラス基板の前記第１の主表面が前記少なくとも１つの半導体チップを直接または間接に係合し、
前記第２のガラス基板の前記第２の主表面が前記有機基板を直接または間接に係合する、
方法。
実施形態１５
１≦ＣＴＥ１（ｐｐｍ/℃）≦１０及び５≦ＣＴＥ２（ｐｐｍ/℃）≦１５、及び
３≦ＣＴＥ１（ｐｐｍ/℃）≦５及び８≦ＣＴＥ２（ｐｐｍ/℃）≦１０、
の少なくとも一方である、実施形態１４に記載の方法。
実施形態１６
前記インタポーザが、
表裏をなす第１及び第２の主表面を有する第３のガラス基板であって、第３の熱膨張係数（ＣＴＥ３）を有する第３のガラス基板、
をさらに有し、
前記第１のガラス基板と前記第２のガラス基板は、前記第１のガラス基板の前記第２の主表面が前記第２のガラス基板の前記第１の主表面に接合されるように、融着され、
前記第２のガラス基板と前記第３のガラス基板は、前記第２のガラス基板の前記第２の主表面が前記第３のガラス基板の前記第１の主表面に接合されるように、融着され、
前記第１のガラス基板の前記第１の主表面は前記少なくとも１つの半導体チップを直接または間接に係合し、
前記第３のガラス基板の前記第２の主表面は前記有機基板を直接または間接に係合する、
実施形態１４または１５に記載の方法。
実施形態１７
前記ＣＴＥ１が前記ＣＴＥ２より小さく、前記ＣＴＥ３が前記ＣＴＥ２より小さい、実施形態１６に記載の方法。
実施形態１８
１≦ＣＴＥ１（ｐｐｍ/℃）≦１０、５≦ＣＴＥ２（ｐｐｍ/℃）≦１５及び１≦ＣＴＥ３（ｐｐｍ/℃）≦１０、及び
３≦ＣＴＥ１（ｐｐｍ/℃）≦５、８≦ＣＴＥ２（ｐｐｍ/℃）≦１０及び３≦ＣＴＥ３（ｐｐｍ/℃）≦５
の少なくとも一方である、実施形態１７に記載の方法。
実施形態１９
前記ＣＴＥ１が前記ＣＴＥ２より小さく、前記ＣＴＥ２が前記ＣＴＥ３より小さい、実施形態１６に記載の方法。
実施形態２０
１≦ＣＴＥ１（ｐｐｍ/℃）≦１０、３≦ＣＴＥ２（ｐｐｍ/℃）≦１２
及び５≦ＣＴＥ３（ｐｐｍ/℃）≦１５、及び
３≦ＣＴＥ１（ｐｐｍ/℃）≦５、５≦ＣＴＥ２（ｐｐｍ/℃）≦８及び８≦ＣＴＥ３（ｐｐｍ/℃）≦１０
の少なくとも一方である、実施形態１９に記載の方法。
１０-１，１０-２，１０-３ 半導体チップ
２０ 有機パッケージ基板
３０-１，３０-２，３０-３，３０-４ 接続機構
４０ ハウジング
５０-１，５０-２ バイア
１００，１００-１ 縦集積化構造
１０２，１０２-１，１０２-２，１０２-３，１０２-４，１０２-５ インタポーザ
１０４，１０６ インタポーザの主表面
１１０，１１０-１，１１０-２，１１０-３ ガラス基板
１１２，１１２-１，１１２-２，１１２-３ インタフェース
１１４-１，１１４-２，１１６-１，１１６-２ ガラス基板の主表面

Claims (10)

  1. 半導体パッケージ内で１つ以上の半導体チップを有機基板と相互接続するためのインタポーザにおいて、前記インタポーザが、
    表裏をなす第１及び第２の主表面を有する第１のガラス基板であって、第１の熱膨張係数（ＣＴＥ１）を有する第１のガラス基板と、
    表裏をなす第１及び第２の主表面を有する第２のガラス基板であって、第２の熱膨張係数（ＣＴＥ２）を有する第２のガラス基板と、
    前記第１のガラス基板と前記第２のガラス基板の間に配され、前記第１のガラス基板の前記第２の主表面を前記第２のガラス基板の前記第１の主表面に接合する、インタフェースと、を有し、
    前記ＣＴＥ１が前記ＣＴＥ２より小さく、前記第１のガラス基板の前記第１の主表面が前記１つ以上の半導体チップを係合するためにはたらき、前記第２のガラス基板の前記第２の主表面が前記有機基板を係合するためにはたらき、
    前記インタフェースが、前記第１のガラス基板及び前記第２のガラス基板の融解温度より低い融解温度である中間ガラス材料からなることを特徴とするインタポーザ。
  2. １≦ＣＴＥ１（ｐｐｍ/℃）≦１０及び５≦ＣＴＥ２（ｐｐｍ/℃）≦１５、あるいは、
    ３≦ＣＴＥ１（ｐｐｍ/℃）≦５及び８≦ＣＴＥ２（ｐｐｍ/℃）≦１０であることを特徴とする請求項１に記載のインタポーザ。
  3. 前記インタフェースの厚さは、１０μｍから２０μｍの範囲内の値である、請求項１または２に記載のインタポーザ。
  4. 半導体パッケージ内で１つ以上の半導体チップを有機基板と相互接続するためのインタポーザにおいて、前記インタポーザが、
    表裏をなす第１及び第２の主表面を有する第１のガラス基板であって、第１の熱膨張係数（ＣＴＥ１）を有する第１のガラス基板と、
    表裏をなす第１及び第２の主表面を有する第２のガラス基板であって、第２の熱膨張係数（ＣＴＥ２）を有する第２のガラス基板と、
    表裏をなす第１及び第２の主表面を有する第３のガラス基板であって、第３の熱膨張係数（ＣＴＥ３）を有する第３のガラス基板と、
    前記第１のガラス基板と前記第２のガラス基板との間に配され、前記第１のガラス基板の前記第２の主表面を前記第２のガラス基板の前記第１の主表面に接合する、インタフェースと、を有し、
    前記インタフェースが、前記第１のガラス基板及び前記第２のガラス基板の融解温度より低い融解温度である中間ガラス材料からなるものであり、
    前記第１のガラス基板と前記第２のガラス基板は、前記第１のガラス基板の前記第２の主表面が前記第２のガラス基板の前記第１の主表面に接合されるように、融着され、
    前記第２のガラス基板と前記第３のガラス基板は、前記第２のガラス基板の前記第２の主表面が前記第３のガラス基板の前記第１の主表面に接合されるように、融着され、
    前記第１のガラス基板の前記第１の主表面は前記１つ以上の半導体チップを係合するために適合され、前記第３のガラス基板の前記第２の主表面は前記有機基板を係合するために適合された、ことを特徴とするインタポーザ。
  5. 前記ＣＴＥ１が前記ＣＴＥ２より小さく、前記ＣＴＥ３が前記ＣＴＥ２より小さい、及び
    １≦ＣＴＥ１（ｐｐｍ/℃）≦１０、５≦ＣＴＥ２（ｐｐｍ/℃）≦１５及び１≦ＣＴＥ３（ｐｐｍ/℃）≦１０、あるいは、３≦ＣＴＥ１（ｐｐｍ/℃）≦５、８≦ＣＴＥ２（ｐｐｍ/℃）≦１０及び３≦ＣＴＥ３（ｐｐｍ/℃）≦５、
    であることを特徴とする請求項４に記載のインタポーザ。
  6. 前記ＣＴＥ１が前記ＣＴＥ２より小さく、前記ＣＴＥ２が前記ＣＴＥ３より小さい、及び
    １≦ＣＴＥ１（ｐｐｍ/℃）≦１０、３≦ＣＴＥ２（ｐｐｍ/℃）≦１２及び５≦ＣＴＥ３（ｐｐｍ/℃）≦１５、あるいは、３≦ＣＴＥ１（ｐｐｍ/℃）≦５、５≦ＣＴＥ２（ｐｐｍ/℃）≦８及び８≦ＣＴＥ３（ｐｐｍ/℃）≦１０、
    であることを特徴とする請求項４に記載のインタポーザ。
  7. 半導体パッケージを作製する方法において、
    少なくとも１つの半導体チップを提供する工程と、
    有機基板を提供する工程と、
    前記半導体チップと前記有機基板の間にインタポーザを配する工程と、
    を含み、
    前記インタポーザが、
    （ｉ）表裏をなす第１及び第２の主表面を有する第１のガラス基板であって、第１の熱膨張係数（ＣＴＥ１）を有する第１のガラス基板と、
    （ii）表裏をなす第１及び第２の主表面を有する第２のガラス基板であって、第２の熱膨張係数（ＣＴＥ２）を有する第２のガラス基板と、
    （iii）前記第１のガラス基板と前記第２のガラス基板の、前記第１のガラス基板の前記第２の主表面が前記第２のガラス基板の前記第１の主表面に直接または間接に結合されるような、相互結合手段と、を有し、
    前記ＣＴＥ１が前記ＣＴＥ２より小さく、
    前記第１のガラス基板の前記第１の主表面が前記少なくとも１つの半導体チップを直接または間接に係合し、
    前記第２のガラス基板の前記第２の主表面が前記有機基板を直接または間接に係合し、
    前記相互結合手段が、前記第１のガラス基板及び前記第２のガラス基板の融解温度より低い融解温度である中間ガラス材料からなるインタフェースを含むことを特徴とする方法。
  8. １≦ＣＴＥ１（ｐｐｍ/℃）≦１０及び５≦ＣＴＥ２（ｐｐｍ/℃）≦１５、あるいは、
    ３≦ＣＴＥ１（ｐｐｍ/℃）≦５及び８≦ＣＴＥ２（ｐｐｍ/℃）≦１０、
    であることを特徴とする請求項７に記載の方法。
  9. 半導体パッケージを作製する方法において、
    少なくとも１つの半導体チップを提供する工程と、
    有機基板を提供する工程と、
    前記半導体チップと前記有機基板の間にインタポーザを配する工程と、
    を含み、
    前記インタポーザが、
    （ｉ）表裏をなす第１及び第２の主表面を有する第１のガラス基板であって、第１の熱膨張係数（ＣＴＥ１）を有する第１のガラス基板と、
    （ii）表裏をなす第１及び第２の主表面を有する第２のガラス基板であって、第２の熱膨張係数（ＣＴＥ２）を有する第２のガラス基板と、
    （iii）表裏をなす第１及び第２の主表面を有する第３のガラス基板であって、第３の熱膨張係数（ＣＴＥ３）を有する第３のガラス基板と、を有し、
    前記第１のガラス基板と前記第２のガラス基板は、前記第１のガラス基板の前記第２の主表面が前記第２のガラス基板の前記第１の主表面に接合されるように、前記第１のガラス基板及び前記第２のガラス基板の融解温度より低い融解温度である中間ガラス材料からなるインタフェースを介して融着され、
    前記第２のガラス基板と前記第３のガラス基板は、前記第２のガラス基板の前記第２の主表面が前記第３のガラス基板の前記第１の主表面に接合されるように、融着され、
    前記第１のガラス基板の前記第１の主表面は前記少なくとも１つの半導体チップに直接または間接に係合され、
    前記第３のガラス基板の前記第２の主表面は前記有機基板に直接または間接に係合される、
    ことを特徴とする方法。
  10. 前記ＣＴＥ１が前記ＣＴＥ２より小さく、前記ＣＴＥ３が前記ＣＴＥ２より小さい、及び
    １≦ＣＴＥ１（ｐｐｍ/℃）≦１０、５≦ＣＴＥ２（ｐｐｍ/℃）≦１５及び１≦ＣＴＥ３（ｐｐｍ/℃）≦１０、あるいは、３≦ＣＴＥ１（ｐｐｍ/℃）≦５、８≦ＣＴＥ２（ｐｐｍ/℃）≦１０及び３≦ＣＴＥ３（ｐｐｍ/℃）≦５、
    であることを特徴とする請求項９に記載の方法。
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