CN113261094B - 封装基板及包括其的半导体装置 - Google Patents

封装基板及包括其的半导体装置 Download PDF

Info

Publication number
CN113261094B
CN113261094B CN202080008027.9A CN202080008027A CN113261094B CN 113261094 B CN113261094 B CN 113261094B CN 202080008027 A CN202080008027 A CN 202080008027A CN 113261094 B CN113261094 B CN 113261094B
Authority
CN
China
Prior art keywords
core
layer
conductive layer
hole
pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202080008027.9A
Other languages
English (en)
Other versions
CN113261094A (zh
Inventor
金性振
卢荣镐
金镇哲
张炳圭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Aibo Solik Co ltd
Original Assignee
Aibo Solik Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Aibo Solik Co ltd filed Critical Aibo Solik Co ltd
Publication of CN113261094A publication Critical patent/CN113261094A/zh
Application granted granted Critical
Publication of CN113261094B publication Critical patent/CN113261094B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15—Ceramic or glass substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

本实施方式涉及封装基板和半导体装置，上述半导体装包括具备半导体元件的元件部，及与上述元件部电连接的封装基板；通过将玻璃基板适用作上述封装基板的芯，以使半导体元件和母板更紧密地连接，从而以尽可能短的距离传输电信号。为此，提供一种封装基板，显著改善信号传输速度等电特性，实质上防止寄生元件的产生，从而能够进一步简化绝缘膜处理工序，且可适用于高速电路。

Description

封装基板及包括其的半导体装置
技术领域
本实施方式涉及一种封装基板及包括其的半导体装置。
与关联申请的相互参照
本申请要求于2019年3月7日提交的美国临时申请专利申请号62/814,941和于2019年3月12日提交的美国临时申请专利申请号62/816,965的优先权的权益，上述优先权的基础申请全文通过引用包含于本申请中。
背景技术
在制造电子部件时，在半导体晶片上实现电路被称为前段(FE：Front-End)工序，并且以能够实际产品中使用的状态组装晶片被称为后段(BE：Back-End)工序，在该后段制程中包括封装工序。
作为最近实现电子产品快速发展的半导体行业的四项核心技术，有半导体技术、半导体封装技术、制造工艺技术和软件技术。半导体技术正在以各种形式发展，例如，微米以下的纳米单位的线宽、一千万个以上的单元(Cell)、高速运行以及释放大量热量等，但是还得不到相对完整封装上述半导体的技术支持。因此，半导体的电性能有时取决于封装技术和相应的电连接，而不是取决于半导体技术本身的性能。
陶瓷或树脂用作封装基板的材料。陶瓷基板由于其高电阻值或高介电常数而难以搭载高性能高频半导体元件。树脂基板可以搭载相对高性能高频的半导体元件，但是在减小布线的间距方面存在局限性。
近来，正在进行将硅或玻璃适用于高端封装基板的研究。通过在硅或玻璃基板上形成通孔并将导电材料应用于该通孔，从而可以缩短元件和母板之间的布线长度，并且可以获得优异的电特性。
作为相关现有技术文献，有韩国公开专利公报第10-2019-0008103号、韩国公开专利公报第10-2016-0114710号、韩国授权专利公报第10-1468680号等。
发明内容
发明要解决的问题
本实施方式的目的在于通过适用玻璃基板，以提供更集成化的封装基板及包括其的半导体装置。
用于解决问题的手段
为了达到上述目的，根据一个实施方式的半导体装置，包括：半导体元件部，具备一个以上的半导体元件，封装基板，与上述半导体元件电连接，及母板，与上述封装基板电连接，向上述半导体元件传输外部电信号并使上述半导体元件和外部电信号相连接；
上述封装基板包括芯层和位于上述芯层上的上部层，
上述芯层包括玻璃基板和芯通孔，
上述玻璃基板包括相向的第一表面和第二表面，
上述芯通孔在厚度方向上贯穿上述玻璃基板，且设置有多个，
上述芯层包括位于上述玻璃基板或芯通孔的表面上的芯分配层，
上述芯分配层包括导电层，该导电层的至少一部分通过上述芯通孔使上述第一表面上的导电层和上述第二表面上的导电层电连接，
上述上部层包括位于上述第一表面上且使上述芯分配层和外部的半导体元件部电连接的导电层，
上述芯通孔包括第一表面开口部直径、第二表面开口部直径及最小内径，上述第一表面开口部直径为与上述第一表面相接的开口部的直径，上述第二表面开口部直径为与上述第二表面相接的开口部的直径，上述最小内径为位于上述第一表面开口部和上述第二表面开口部之间的最窄区域的直径，
在上述最小内径的位置，将从上述芯通孔的内径面到上述芯通孔的导电层的表面的距离整体定义为100％时，上述导电层的厚度可以为90％以上。
在一实施方式中，在上述第一表面开口部直径和上述第二表面开口部直径中更大的直径所处的开口部，将从上述芯通孔的内径面到上述芯分配层的导电层表面的距离整体定义为100％时，上述导电层的厚度可以为90％以上。
在一实施方式中，上述半导体装置包括上部绝缘层和上部分配图案，
上述上部绝缘层位于上述第一表面上，
上述上部分配图案是其至少一部分与上述芯分配层电连接的导电层，其内嵌于上述上部绝缘层中，
在上述上部分配图案的至少一部分包括微细图案，
上述微细图案的宽度和间隔可以分别小于4μm。
在一实施方式中，将上述封装基板以上表面为基准切成100μm×100μm的尺寸而得到的部分的电阻值可以为约27.5×10-6Ω以下。
为了达到上述目的，根据一实施方式的封装基板包括芯层和位于上述芯层上的上部层，
上述芯层包括玻璃基板和芯通孔，
上述玻璃基板包括相向的第一表面和第二表面，
上述芯通孔在厚度方向上贯穿上述玻璃基板，且设置有多个，
上述芯层包括位于上述玻璃基板或芯通孔的表面上的芯分配层，
上述芯分配层包括导电层，该导电层的至少一部分通过上述芯通孔使上述第一表面上的导电层和上述第二表面上的导电层电连接，
上述上部层包括位于上述第一表面上且使上述芯分配层和外部的半导体元件部电连接的导电层，
上述芯通孔包括第一表面开口部直径、第二表面开口部直径及最小内径，上述第一表面开口部直径为与上述第一表面相接的开口部的直径，上述第二表面开口部直径为与上述第二表面相接的开口部的直径，上述最小内径为位于上述第一表面开口部和上述第二表面开口部之间的最窄区域的直径，
在上述芯分配层的导电层中薄的导电层的厚度可以等于或大于上述上部层的导电层中薄的导电层的宽度。
为了达到上述目的，根据另一实施方式的半导体元件包括：半导体元件部，具备一个以上的半导体元件，封装基板，与上述半导体元件电连接，及母板，与上述封装基板电连接，向上述半导体元件传输外部电信号并使上述半导体元件和外部电信号相连接；
上述封装基板包括芯层和位于上述芯层上的上部层，
上述芯层包括玻璃基板和芯通孔，
上述玻璃基板包括相向的第一表面和第二表面，
上述芯通孔在厚度方向上贯穿上述玻璃基板，且设置有多个，
上述芯层包括位于上述玻璃基板或芯通孔的表面上的芯分配层，
上述芯分配层可以包括导电层，该导电层的至少一部分通过上述芯通孔使上述第一表面上的导电层和上述第二表面上的导电层电连接，
上述上部层包括位于上述第一表面上且使上述芯分配层和外部的半导体元件部电连接的导电层，
上述芯分配层包括第一表面芯图案、第二表面芯图案及芯通孔图案，上述第一表面芯图案为位于上述第一表面的至少一部分上的导电层，上述第二表面芯图案为位于上述第二表面的至少一部分上的导电层，上述芯通孔图案为通过上述芯通孔使上述第一表面芯图案和上述第二表面芯图案电连接的导电层，
上述芯通孔包括第一表面开口部直径、第二表面开口部直径及最小内径，上述第一表面开口部直径为与上述第一表面相接的开口部的直径，上述第二表面开口部直径为与上述第二表面相接的开口部的直径，上述最小内径为位于上述第一表面开口部和上述第二表面开口部之间的最窄区域的直径，
上述芯通孔图案中，靠近上述芯通孔的内径面的上述芯通孔图案的一表面和上述芯通孔的内径面之间的平均距离可以为1μm以下。
在一实施方式中，在上述最小内径的位置，将从上述芯通孔的内径面到上述芯通孔的导电层的表面的距离整体定义为100％时，上述导电层的厚度可以为90％以上。
在一实施方式中，将上述封装基板以上表面为基准切成100μm×100μm的尺寸而得到的部分的电阻值可以为约27.5×10-6Ω以下。
在一实施方式中，上述半导体装置包括上部绝缘层和上部分配图案，
上述上部绝缘层位于上述第一表面上，
上述上部分配图案是其至少一部分与上述芯分配层电连接的导电层，且内嵌于上述上部绝缘层中，
在上述上部分配图案的至少一部分包括微细图案，
上述微细图案的宽度和间隔可以分别小于4μm。
为了达到上述目的，根据另一实施方式的封装基板包括芯层和位于上述芯层上的上部层，
上述芯层包括玻璃基板和芯通孔，
上述玻璃基板包括相向的第一表面和第二表面，
上述芯通孔在厚度方向上贯穿上述玻璃基板，且设置有多个，
上述芯层包括位于上述玻璃基板或芯通孔的表面上的芯分配层，
上述芯分配层包括导电层，该导电层的至少一部分通过上述芯通孔使上述第一表面上的导电层和上述第二表面上的导电层电连接，
上述上部层包括位于上述第一表面上且使上述芯分配层和外部的半导体元件部电连接的导电层，
上述芯分配层包括第一表面芯图案、第二表面芯图案及芯通孔图案，上述第一表面芯图案为位于上述第一表面的至少一部分上的导电层，上述第二表面芯图案为位于上述第二表面的至少一部分上的导电层，上述芯通孔图案为通过上述芯通孔使上述第一表面芯图案和上述第二表面芯图案电连接的导电层，
上述芯通孔包括第一表面开口部直径、第二表面开口部直径及最小内径，上述第一表面开口部直径为与上述第一表面相接的开口部的直径，上述第二表面开口部直径为与上述第二表面相接的开口部的直径，上述最小内径为位于上述第一表面开口部和上述第二表面开口部之间的最窄区域的直径，
上述芯通孔图案中，靠近上述芯通孔的内径面的上述芯通孔图案的一表面和上述芯通孔的内径面之间的平均距离可以为1μm以下。
发明的效果
本实施方式的封装基板及包括其的半导体装置通过使半导体元件和母板更紧密地连接，从而以尽可能短的距离传输电信号，因此能够显著改善信号传输速度等电特性。
另外，由于用作基板的芯的玻璃基板本身是绝缘体，因此与现有的硅芯相比，几乎不存在产生寄生元件的可能性，从而可以更加简化绝缘膜处理工序，并且可以适用于高速电路。
并且，与硅圆形晶片的制造相比，由于以大型面板的形式制造玻璃基板，因此相对容易批量生产，且可以进一步提高经济效率。
附图说明
图1为说明根据一实施方式的半导体装置的截面的示意图。
图2为说明根据另一实施方式的封装基板的截面的示意图。
图3的(a)部分和(b)部分分别为说明在本实施方式中适用的芯通孔的截面的示意图。
图4为以截面说明在玻璃基板上形成芯分配图案的形状和导电层的厚度的示意图(左上部插图是实物照片)。
图5和图6为分别说明根据实施例的封装基板的截面的一部分的详细示意图。
图7至图9为以截面说明根据实施例的封装基板的制备过程的流程图。
具体实施方式
下面，参照附图来对本发明的实施例进行详细说明，以使本发明所属技术领域的普通技术人员轻松实现本实施方式。本发明可通过多种不同的本实施方式实现，并不限定于在本说明书中所说明的实施例。纵贯全文，相同的附图标记表示相同的部件。
在整个说明书中，作为马库什型描述中包含的术语的“其组合”是指，从由马库什型描述的多个构成要素组成的组中选择的一个以上的混合或组合，从而表示包括从由上述多个构成要素组成的组中选择的一个以上。
在整个说明书中，除非另有说明，如“第一”、“第二”或“A”、“B”等术语用于将相同的术语彼此区分。并且，只要其代表不与上下文迥然不同的含义，单数表示可以包括复数表示。
在整个说明书中，“～”类可以是指在化合物内包括相当于“～”的化合物或“～”的衍生物。
在本说明书中，“B位于A上”是指B以与A直接接触的方式位于A上，或是指B以A与B之间夹着其他层的状态位于A上，而不限于B以与A的表面直接接触的方式位于A上的意思。
在整个说明书中，A连接到B的含义是指A和B直接连接或通过A和B之间的其他构成要素连接，除非另有说明，否则解释不限于A和B直接连接。
在本说明书中，除非另有说明，单数的表示可解释为包括从文脉解读的单数或复数的含义。
发明人在开发更加集成化且能够以更薄的厚度表现出高性能的半导体装置的过程中认识到不仅元件本身而且关于封装的部分也是在提高性能方面的重要因素，对此进行研究，在此过程中确认，与将两层以上的芯作为封装基板适用于母板上的如现有的中介层和有机基板(organic substrate)等不同地，通过采用将玻璃芯作为单层适用且控制通孔的形状、形成于其上的导电层等的方式，可以使封装基板更薄且有助于提高半导体装置的电特性，从而完成了本发明。
图1为说明根据一实施方式的半导体装置的截面的示意图，图2为说明根据另一实施方式的封装基板的截面的示意图，图3的(a)部分和(b)部分分别为说明在本实施方式中适用的芯通孔的截面的示意图，图4为以截面说明在玻璃基板上形成芯分配图案的形状和导电层的厚度的示意图，图5和图6为分别说明根据实施例的封装基板的截面的一部分的详细示意图。下面，将参照图1至图5，对本实施方式进行更详细说明。
为了达到上述目的，根据本实施方式的半导体装置100包括：半导体元件部30，具备一个以上的半导体元件32、34、36；封装基板20，与上述半导体元件电连接；及母板10，与上述封装基板电连接，向上述半导体元件传输外部电信号并使上述半导体元件和外部电信号相连接。
根据另一实施方式的封装基板20包括芯层22和上部层26。
上述半导体元件部30是指安装于半导体装置的元件，通过连接电极等安装于上述封装基板20上。具体而言，上述半导体元件部30的实例可以为CPU、GPU等计算元件(第一元件：32，第二元件：34)、存储芯片等存储元件(第三元件：36)等，但是只要是安装在半导体装置的半导体元件，就可以不受限制地适用。
上述母板10可以为印刷电路板、印刷布线板等母板。
上述封装基板20包括芯层22和位于上述芯层的一面上的上部层26。
上述封装基板20可以选择性地进一步包括位于芯层下方的下部层29。
上述芯层22包括：玻璃基板21；多个芯通孔23，在厚度方向上贯穿上述玻璃基板；及芯分配层24，包括导电层，该导电层位于上述玻璃基板或芯通孔的表面上，且至少一部分通过上述芯通孔使上述第一表面上的导电层和上述第二表面上的导电层电连接。
上述玻璃基板21具有相向的第一表面213和第二表面214，该两个表面大体上彼此平行，使得玻璃基板整体上具有规定的厚度。
贯穿上述第一表面和上述第二表面的芯通孔23位于上述玻璃基板21。
作为半导体装置的封装基板，以往适用硅基板和有机基板(organic substrate)层叠的形式。硅基板因半导体的特性，当适用于高速电路时可能会产生寄生元件，并且存在功率损耗相对较大的缺点。另外，有机基板需要大面积化以便形成更复杂的分配图案，但这并不符合制造超小型化的电子器件的趋势。为了在预定尺寸内形成复杂的分配图案，实质上有必要图案微细化，但是由于如适用于有机基板上的聚合物等材料的特性，图案微细化实际上存在局限性。
在本实施方式中，作为解决上述问题的方法，将玻璃基板21用作芯层22的支撑体。并且，与玻璃基板一起，适用贯穿玻璃基板形成的芯通孔23，从而提供具有更缩短的电流长度、更小型化、更快响应、更少损耗特性的封装基板20。
上述玻璃基板21优选适用于半导体的玻璃基板，例如，可以为硼硅酸盐玻璃基板、无碱玻璃基板等，但本发明不限于此。
上述玻璃基板21的厚度可以为1,000μm以下，或可以为100μm至1,000μm，或可以为100μm至700μm。更具体而言，上述玻璃基板21的厚度可以为100μm至500μm。当形成更薄的封装基板时，在可以使电信号传输更加有效的方面有利，但是由于封装基板还需要起到支撑体的作用，因此优选适用具有上述厚度的玻璃基板21。其中，玻璃基板的厚度是指减掉位于玻璃基板上的导电层的厚度的玻璃基板本身的厚度。
上述芯通孔23可以通过去除上述玻璃基板21的预定区域来形成，具体而言，可以通过利用物理和/或化学方法蚀刻板状玻璃来形成。
具体而言，在形成上述芯通孔23时，可以采用通过激光等方法在玻璃基板的表面上形成缺陷(瑕疵)之后进行化学蚀刻的方法、激光蚀刻方法等，但是本发明不限于此。
上述芯通孔23包括：第一开口部233，与上述第一表面相接；第二开口部234，与第二表面相接；及最小内径部235，该最小内径部235为连接上述第一开口部和上述第二开口部的整个芯通孔中内径最窄的区域。
上述第一开口部的直径CV1和上述第二开口部的直径CV2可以实质上不同，或上述第一开口部CV1和上述第二开口部CV2的直径可以实质上相同。
上述最小内径部可以位于第一开口部或第二开口部，此时，芯通孔可以是圆柱形或(裁剪的)三角锥形芯通孔。在这种情况下，上述最小内径部的直径CV3等于第一开口部和第二开口部中小开口部的直径。
上述最小内径部可以位于上述第一开口部和上述第二开口部之间，此时，芯通孔可以是桶形芯通孔。在此情况下，最小内径部的直径CV3可以小于上述第一开口部的直径和上述第二开口部的直径中大的直径。
上述芯分配层24包括芯分配图案241和芯绝缘层223，上述芯分配图案241为通过芯通孔电连接上述玻璃基板的第一表面和第二表面的导电层，上述芯绝缘层223包围上述芯分配图案。
在上述芯层22的内部使芯通孔贯穿形成有导电层，以用作横跨玻璃基板21的电气路径，从而以相对短的距离连接玻璃基板的上部和下部，可以具有更快的电信号传输和低损耗的特性。
上述芯分配图案241为通过芯通孔23使上述玻璃基板的第一表面213和第二表面214电连接的图案，具体而言，包括：第一表面分配图案241a，上述第一表面分配图案241a为位于上述第一表面213的至少一部分上的导电层；第二表面分配图案241c，上述第二表面分配图案241c为位于上述第二表面214的至少一部分上的导电层；及芯通孔分配图案241b，上述芯通孔分配图案241b为通过上述芯通孔23使上述第一表面分配图案和上述第二表面分配图案相互电连接的导电层。例如，上述导电层可以为铜镀层，但本发明不限于此。
上述玻璃基板21起到分别将半导体元件30和母板10连接到上部和下部的中间作用，即中介作用，上述芯通孔23用作传输电信号的路径，以顺利传输信号。
在上述第一表面开口部直径和上述第二表面开口部直径中大的直径上测定的导电层的厚度可以等于或大于在芯通孔中具有最小内径的部分上形成的导电层的厚度。
上述芯分配层24为形成在玻璃基板上的导电层，其根据ASTMD3359的附着力测试(Cross Cut Adhesion Test，划格法附着力测试)值可以满足4B以上，具体而言，可以满足5B以上。并且，作为芯分配层24的导电层可以与上述玻璃基板具有3N/cm以上的粘合力，或可以具有4.5N/cm以上的粘合力。当满足上述粘合力程度时，具有足够用作封装基板的基板-导电层之间的粘合力。
上部层26位于上述第一表面213上。
上述上部层26包括上部分配层25和位于上述上部分配层上的上面连接层27，上述上部层26的最上表面可以被形成有使半导体元件部的连接电极直接接触的开口部的覆盖层60保护。
上述上部分配层25包括：上部绝缘层253，位于上述第一表面上；及上部分配图案251，是具有预定的图案且其至少一部分与上述芯分配层24电连接的导电层，上述上部分配图案251内嵌于上述上部绝缘层中。
作为上述上部绝缘层253，只要其作为绝缘体层适用于半导体元件或封装基板即可，例如，可以适用包括填料的环氧树脂等，但本发明不限于此。
上述绝缘体层可以通过形成涂层并固化的方式形成，或者可以通过将以未固化或半固化状态成膜的绝缘体薄膜层压在上述芯层上并固化的方式形成。此时，若采用减压层压方法等，则上述绝缘体被嵌入到芯通孔内部的空间中，从而能够有效地进行工序。另外，即使堆叠多个绝缘体层来适用，也可能实质上难以区分绝缘体层之间，并且多个绝缘体层被统称为上部绝缘层。并且，芯绝缘层223和上部绝缘层253可以采用相同的绝缘材料，在这种情况下，可能实质上无法区分其境界。
上述上部分配图案251是指以预定形状位于上述上部绝缘层253内的导电层，例如，可以以堆积层(Build-Up Layer)法形成。具体而言，在形成绝缘体层，去除绝缘体层中不必要的部分之后，通过镀铜等方法形成导电层，去除导电层中不必要的部分，然后在导电层上再次形成绝缘体层，再次去除不必要的部分，通过镀覆等方法形成导电层，反复如上的方式，从而可以形成以所需的图案在垂直或水平方向上形成有电池导电层的上部分配图案251。
上述上部分配图案251位于芯层22和半导体元件部30之间，因此形成为在其至少一部分包括微细图案，以便在与半导体元件部30之间顺利传输电信号并充分容纳所意图的复杂图案。此时，微细图案是指宽度和间隔分别小于4μm的图案，或是指宽度和间隔分别小于3.5μm的图案，或是指宽度和间隔分别小于3μm的图案，或是指宽度和间隔分别小于2.5μm的图案，或是指宽度和间隔分别为1μm至2.3μm的图案。上述间隔可以为相邻的微细图案之间的间隔(下面，关于微细图案的说明相同)。
为了形成为在上部分配图案251包括微细图案，在本实施方式中适用至少两种以上的方法。
作为其中一种方法，将玻璃基板21用作封装基板的玻璃基板21。上述玻璃基板21可以具有表面粗糙度Ra为10埃以下的相当平坦的表面特性，因此，可以使支撑体基板的表面形态对微细图案形成的影响最小。
另一种方法在于上述绝缘体的特性。上述绝缘体通常与树脂一起适用填料成分，上述填料可以为如二氧化硅颗粒等的无机颗粒。当将无机颗粒作为填料适用于绝缘体时，该无机颗粒的尺寸可能会影响是否形成微细图案，在本实施方式中适用的绝缘体为具有150nm以下的平均直径的颗粒状填料，具体而言，包括具有1nm至100nm的平均直径的颗粒状填料。上述特征使绝缘体所需的物理性能保持在规定水平以上，使绝缘体本身对形成宽度为几微米的导电层的影响最小，还有助于以微细表面形态在其表面上形成具有优异附着力的微细图案。
上述上面连接层27包括：上面连接图案272，其至少一部分与上述上部分配图案251电连接，位于上述上部绝缘层253；及上面连接电极271，使上述半导体元件部30和上述上面连接图案272电连接。上述上面连接图案272可以位于上部绝缘层253的一面上，或也可以以其至少一部分暴露于上部绝缘层上的方式嵌入(embedded)。例如，在上述上面连接图案位于上述上部绝缘层的一面上的情况下，可以通过镀覆等方法形成上述上部绝缘层，在以上述上面连接图案的一部分暴露于上部绝缘层的方式嵌入的情况下，在形成镀铜层等之后，可以通过表面抛光、表面蚀刻等方法去除绝缘层或导电层的一部分。
与如上所述的上部分配图案251相同地，在上述上面连接图案272的至少一部分可以包括微细图案。如上包括微细图案的上面连接图案272即使在狭窄的面积内也使更多个元件电连接，从而使在元件之间或与外部之间的电信号连接更加顺利，并且能够实现更集成化的封装。
上述上面连接电极271可以通过端子等直接连接到上述半导体元件部30，或可以经由焊球等元件连接部51进行连接。
上述封装基板20还与母板10连接。上述母板10的端子可以与位于上述芯层22的上述第二表面214的至少一部分上的芯分配层即第二表面分配图案241c直接连接，或上述母板10可以经焊球等板连接部电连接。并且，上述第二表面分配图案241c可以经由位于上述芯层22的下部的下部层29连接到上述母板10。
上述下部层29包括下部分配层291和下面连接层292。
下部分配层291包括：i)下部绝缘层291b，其至少一部分与上述第二表面214相接；及ii)下部分配图案291a，内嵌(埋没)于上述下部绝缘层，具有预定的图案，上述下部分配图案291a的至少一部分与上述芯分配层电连接。
下面连接层292包括i)与上述下面连接图案电连接的下面连接电极292a，还可包括ii)下面连接图案292b，该下面连接图案292b的至少一部分与上述下部分配图案电连接，该下面连接图案292b的至少一部分暴露于上述下部绝缘层的一面上。
上述下面连接图案292b是连接到母板10的部分，与上述上面连接图案272不同地，上述下面连接图案292b可以以宽度大于微细图案的宽度的非微细图案形成，以便更有效地传输电信号。
本发明的特征之一在于，除了上述玻璃基板21之外，在位于上述半导体元件部30与上述母板10之间的封装基板20实质上不适用额外的其他基板。
以往，在连接元件和母板的中间，一起层叠中介层和有机基板(organicsubstrate)来适用。这是因为出于至少两种理由适用如上的多级形式，其中一个理由是，在将元件的微细图案直接粘合到母板时会出现尺寸问题，另一个理由是，在粘合过程中或半导体装置的驱动过程中由于热膨胀系数的差异会出现布线损坏的问题。在本实施方式中，适用热膨胀系数与半导体元件相似的热膨胀系数的玻璃基板，在玻璃基板的第一表面和其上部层形成以足够安装元件的程度具有微细尺寸的微细图案，从而解决上述问题。
在本实施方式中，关于构成上述芯通孔分配图案214b的导电层，在将从上述芯通孔22的内径面到上述芯通孔分配图案214b的表面的距离整体定义为100％时，上述导电层的厚度可以为约90％以上，或可以为约93％至约100％，或可以为约95％至约100％。更具体而言，关于构成上述芯通孔分配图案214b的导电层，在将从上述芯通孔22的内径面到上述芯通孔分配图案214b的表面的距离整体定义为100％时，上述导电层的厚度可以为约97％至约100％，或可以为约96％至约100％。
具体而言，在最小内径的位置，将从上述芯通孔22的内径面到上述芯通孔分配图案214b的表面的距离Dt3整体定义为100％时，上述导电层的厚度Tcv3可以为约90％以上，或可以为约93％至约100％，或可以为约95％至约100％，或可以为约95.5％至约99％。
具体而言，在第一表面开口部直径和第二表面开口部直径中大直径的开口部，将从上述芯通孔22的内径面到上述芯通孔分配图案214b的表面的距离(假设第二表面开口部直径更大时，Dt2)整体定义为100％时，上述导电层的厚度Tcv2可以为约90％以上，或可以为约93％至约100％，或可以为约95％至约100％，或可以为约98％至约99.9％。
如上所述，在芯通孔内部，作为导电层的芯通孔分配图案的厚度实质上厚时，可以获得更顺畅的导电性，并且可以使来自高度集成化元件的电信号连接到母板的过程更加高效。
并且，本实施方式的一个特征在于，形成在芯通孔的内径面上的导电层靠近玻璃基板的表面(芯通孔的内径面)。
具体而言，关于上述芯通孔图案，i)与上述芯通孔的内径面靠近的上述芯通孔图案的一面和ii)上述芯通孔的内径面之间的平均距离可以为约1μm以下，或可以为约0.9μm，或可以为约0.01μm至约0.9μm。
在相当于上述距离的空间中，可以设置用于提高上述芯通孔图案和上述玻璃表面之间的粘合力或在进行镀覆时起到籽作用的无机材料或有机无机复合材料。上述有机无机复合材料可以具有在其截面连续地观察到的层状结构，在此情况下，层状结构厚度的平均可以相当于上述平均距离。上述有机无机复合材料可以具有点状结构，该点状结构在其断面无法连续地观察到，且颗粒形状隔开间隔规则或不规则地设置。当上述有机无机复合材料具有点状结构时，上述距离意味着平均值。
在上述最小内径部，关于上述芯通孔图案，i)与上述芯通孔的内径面靠近的上述芯通孔图案的一面和ii)上述芯通孔的内径面之间的距离F3可以为约1μm以下，或可以为约0.7μm以下，或可以为约0.01μm至约0.7μm。上述距离F3实质上在内径面和导电层之间可以不单独形成具有约1μm以上的厚度的有机层、有无机复合层、粘合层等。
在上述第一开口部中，关于上述芯通孔图案，i)与上述芯通孔的内径面靠近的上述芯通孔图案的一面和ii)上述芯通孔的内径面之间的距离(图中未示出)可以为约1μm以下，或可以为0.9μm以下，或可以为约0.01μm至约0.9μm。通过上述距离，实质上在内径面和导电层之间可以不单独形成具有约1μm以上的厚度的粘合层等。
在上述第二开口部中，关于上述芯通孔图案，i)与上述芯通孔的内径面靠近的上述芯通孔图案的一面和ii)上述芯通孔的内径面之间的距离F2可以为约1μm以下，或可以为约0.9μm以下，或可以为约0.01μm至约0.9μm。通过上述距离F2，实质上在内径面和导电层之间可以不单独形成具有约1μm以上的厚度的粘合层等。
在上述第一开口部的上述距离(图中未示出)、在上述第二开口部的上述距离F2及在上述最小内径部的上述距离F3分别是指在玻璃基板的第一表面的延伸线上测定的距离、在第二表面的延伸线上测定的距离及在上述最小内径部实质上与玻璃的第一表面或第二表面平行的假想线上测定的距离。
如上所述，当在芯通孔内部作为导电层的芯通孔分配图案靠近内径面时，在相同的条件下可以制备实质上厚的导电层，可以获得比所意图的更顺畅的导电性，并且可以使来自高度集成化元件的电信号连接到母板的过程更加高效。
上述半导体装置100具有厚度非常薄的封装基板20，从而可以减小上述半导体装置的整体厚度，并且通过适用微细图案，即使在更窄的面积中也可以布置期望的电连接图案。具体而言，上述封装基板的厚度可以为约2000μm以下，或可以为约1500μm以下，或可以为约900μm。并且，上述封装基板的厚度可以为约120μm以上，或可以为约150μm以上。通过如上所述的特征，上述封装基板以相对薄的厚度也能够在电气上和在结构上稳定地连接元件和母板，并且可以进一步有助于半导体装置的小型化和薄膜化。
将上述封装基板20以上表面为基准切成100μm×100μm的尺寸而得到的部分的电阻值可以为约2.6×10-6Ω以上，或可以为约3.6×10-6Ω以上，或可以为约20.6×10-6Ω以上。上述封装基板的电阻值可以为约27.5×10-6Ω以下，或可以为约25.8×10-6Ω以下，或可以为约24.1×10-6Ω以下。例如，上述电阻值是测定切成如上所述的规定大小的部分的上部层的导电层和下部层的导电层之间的电阻的值，即通过芯通孔图案使上述上部层的导电层和下部层的导电层相互连接来测定的电阻值。上述电阻值可以通过下面的实验例记载的方法进行测定。满足上述电阻值的封装基板可以容易地向外部传输电信号。
图7至图9为以截面说明根据实施例的封装基板的制备过程的流程图。下面，参照图7至图9，将说明根据另一实施方式的封装基板的制备方法。
本实施方式的封装基板的制备方法包括如下步骤，从而制备如上所述的封装基板：准备步骤，在玻璃基板的第一表面和第二表面的预定的位置形成缺陷；蚀刻步骤，通过向形成有上述缺陷的玻璃基板涂布蚀刻液，以制备形成有芯通孔的玻璃基板；芯层制备步骤，通过对形成有上述芯通孔的玻璃基板的表面进行镀覆而形成作为导电层的芯分配层，从而制备芯层；及上部层制备步骤，在上述芯层的一面上形成作为被绝缘层包围的导电层的上部分配层。
上述芯层制备步骤可以包括：预处理过程，在形成有上述芯通孔的玻璃基板的表面上形成包括具有胺基的纳米颗粒的有机无机复合底漆层，以制备经过预处理的玻璃基板；及镀覆过程，在上述经过预处理的玻璃基板上镀敷金属层。
上述芯层制备步骤可以包括：预处理过程，通过在形成有上述芯通孔的玻璃基板的表面上通过溅射形成含金属的底漆层来制备经过预处理的玻璃基板；及镀覆过程，在上述经过预处理的玻璃基板上镀敷金属层。
在上述芯层制备步骤和上述上部层制备步骤之间还可包括绝缘层形成步骤。
上述绝缘层形成步骤可以是在将绝缘体膜设于上述芯层上之后进行减压层压来形成芯绝缘层的步骤。
将对封装基板的制备方法进行更详细的说明。
1)准备步骤(玻璃缺陷形成过程)：准备具有平坦的第一表面和第二表面的玻璃基板21a，为了形成芯通孔而在玻璃表面上的预定位置处形成缺陷21b(凹槽)。上述玻璃可以为适用于电子设备的基板等的玻璃基板，例如，可以为无碱玻璃基板等，但是本发明不限于此。作为市场销售品，可以适用康宁公司、肖特公司及AGC公司等制造商制造的产品。在形成上述缺陷(凹槽)时，可以采用机械蚀刻、激光照射等方法。
2)蚀刻步骤(芯通孔形成步骤)：形成有缺陷21b(凹槽)的玻璃基板21a通过物理或化学蚀刻过程形成芯通孔23。在蚀刻过程中，玻璃基板在缺陷部分中形成通孔的同时，可以同时蚀刻玻璃基板21a的表面。为了防止玻璃表面的蚀刻，可以适用掩模薄膜等，但是考虑到适用掩模薄膜并去除的麻烦等，可以蚀刻带缺陷的玻璃基板本身，在此情况下，具有芯通孔的玻璃基板的厚度可以比最初玻璃基板的厚度稍薄。
3-1)芯层制备步骤：在玻璃基板上形成导电层21d。具代表性地，上述导电层可以是包括铜金属的金属层，但本发明不限于此。
玻璃的表面(包括玻璃基板的表面和芯通孔的表面)和铜金属的表面具有不同的性质，因此附着力差。在本实施方式中，通过干式法和湿式法这两种方法来提高玻璃表面与金属之间的附着力。
干式法是适用溅射的方法，即通过金属溅射在玻璃表面和芯通孔的内径上形成籽晶层21c的方法。在形成上述籽晶层时，可以将如钛、铬、镍等异种金属与铜等一起溅射，在这种情况下，被认为玻璃-金属之间的附着力提高是通过玻璃的表面形态和金属颗粒相互作用的锚固效应等实现的。
湿式法是进行底漆处理的方法，是通过用具有胺等官能团的化合物质进行预处理来形成底漆层21c的方法。根据所需的附着力程度，在用硅烷偶联剂进行预处理之后，可以用具有胺官能团的化合物或颗粒进行底漆处理。同样如上所述，本实施方式的支撑体基板需要具有足以形成微细图案程度的高性能，即使在底漆处理之后也必须保持这种状态。因此，当这种底漆包含纳米颗粒时，优选适用平均直径为150nm以下的纳米颗粒，例如，具有胺基的颗粒优选为纳米颗粒。例如，上述底漆层可以通过适用由MEC公司的CZ系列制造的粘合改进剂来形成。
在上述籽晶层/底漆层21c中，导电层可以以去除不必要的部分的状态或不去除不必要的部分的状态选择性地形成金属层。另外，上述籽晶层/底漆层21c将需要形成导电层的部分或不需要形成导电层的部分选择性地处理成对于金属镀覆活化的状态或非活化的状态来进行随后的工序。例如，上述活化或非活化处理可以为具有规定波长的激光等的光照射处理、化学处理等。在形成金属层时可以采用适用于制造半导体元件的铜镀覆方法等，但本发明不限于此。
在镀覆上述金属时，可以通过调节镀覆溶液的浓度、镀覆时间和将适用的添加剂的类型等的各种变量来控制所形成的导电层的厚度。
在上述芯分配层的一部分不必要时，可以去除，或在部分去除或非活化处理籽晶层之后进行金属镀覆来以预定的图案形成导电层，从而可以形成芯分配层的蚀刻层21e。
3-2)绝缘层形成步骤：在形成作为上述导电层的芯分配层之后，芯通孔可以经过用绝缘层填充空白空间的绝缘层形成步骤。此时，所适用的绝缘层可以是以薄膜形式制备的绝缘层，例如，可以适用减压层压薄膜形式的绝缘层的方法等。若以这种方式进行减压层压，则绝缘层被充分地嵌入上述芯通孔内部的空隙中，以形成没有形成空隙的芯绝缘层。
4)上部层制备步骤：该步骤是在芯层上形成包括上部绝缘层和上部分配图案的上部分配层的步骤。可以通过涂覆用于形成绝缘层23a的树脂组合物或堆叠绝缘膜的方式来形成上部绝缘层，简单地，优选采用堆叠绝缘薄膜的方式。可以通过层压绝缘薄膜并固化来执行绝缘薄膜的堆叠，此时，若采用减压层压方法，则绝缘树脂可以充分嵌入芯通孔内部没有形成导电层的层等为止。上述上部绝缘层的至少一部分也与玻璃基板直接接触，因此适用具有充分附着力的层。具体而言，上述玻璃基板和上述上部绝缘层优选具有根据ASTMD3359的附着力测试值满足4B以上的特性。
上部分配图案可以通过反复进行将形成上述绝缘层23a，以预定的图案形成导电层23c并蚀刻不必要的部分，以形成导电层的蚀刻层23d的过程来形成，隔着绝缘层相邻形成的导电层可通过在绝缘层形成盲孔23b之后进行镀覆工序的方式形成。可以通过激光刻蚀、等离子刻蚀等干刻蚀方法，或使用掩膜层和刻蚀溶液的湿刻蚀方法等形成盲孔。
5)上面连接层和覆盖层形成步骤：上面连接图案和上面连接电极也可以通过与形成上部分配层的过程类似的过程形成。具体而言，可以通过在绝缘层23e形成绝缘层的蚀刻层23f，再在其上形成导电层23g，然后形成导电层的蚀刻层23h的方法等形成，但也可以通过仅选择性地形成导电层而不采用蚀刻方式的方法形成。覆盖层可将开口部(图中未示出)形成在与上面连接电极相对应的位置，以使上面连接电极暴露，并与元件连接部或元件的端子等直接连接。
6)下面连接层和覆盖层形成步骤：可以通过与如上所述的上面连接层和覆盖层形成步骤类似的方法形成下部分配层和/或下面连接层，且可以选择性地形成覆盖层(图中未示出)。
在下文中，通过具体实施例更详细说明本发明。下述实施例仅是用于帮助理解本发明的实例，而本发明的范围不限于此。
<制备例1–封装基板的制备>
1)准备步骤(玻璃缺陷形成过程)：准备具有平坦的第一表面和第二表面的玻璃基板21a，为了形成芯通孔而在玻璃表面上的预定位置处形成缺陷21b(凹槽)。上述玻璃为硼硅酸盐玻璃(康宁公司)。在形成上述缺陷(凹槽)时采用机械蚀刻和激光照射方法。
2)蚀刻步骤(芯通孔形成步骤)：对形成有缺陷21b(凹槽)的玻璃基板21a经过物理或化学蚀刻过程来形成芯通孔23。此时，上述芯通孔形成为包括：第一开口部，与上述第一表面相接；第二开口部，与上述第二表面相接；及最小内径部，上述最小内径部为连接上述第一开口部和第二开口部的整个芯通孔中内径最窄的区域。
3-1)芯层制备步骤：在玻璃基板上形成导电层21d。上述导电层为包含铜金属的金属层。通过干式法和湿式法这两种方法来提高上述玻璃基板表面与金属层之间的附着力。上述干式法是适用溅射的方法，即通过金属溅射在玻璃表面和芯通孔的内径上形成籽晶层21c的方法。在形成上述籽晶层时，将钛、铬和镍中一种以上的异种金属与铜等一起溅射。上述湿式法是进行底漆处理的方法，是通过用具有如胺等的官能团的化合物质进行预处理来形成底漆层21c的方法。在用硅烷偶联剂进行预处理之后，用具有胺官能团的化合物或颗粒进行底漆处理。上述底漆为具有150nm以下的平均直径的纳米颗粒，具有胺基的颗粒为纳米颗粒。上述底漆层通过适用由MEC公司的CZ系列制造的粘合改进剂来形成。
上述籽晶层/底漆层21c将需要形成导电层的部分或不需要形成导电层的部分选择性地处理成对于金属镀覆活化的状态或非活化的状态。上述活化或非活化处理为具有规定波长的激光等的光照射处理、化学处理等。在形成金属层时采用适用于制造半导体元件的铜镀覆方法。
在部分去除或非活化处理上述籽晶层之后进行金属镀覆来以预定的图案形成导电层，从而形成芯分配层的蚀刻层21e。上述导电层形成为，在上述芯通孔的最小内径的位置，将从上述芯通孔的内径面到上述导电层的表面的距离整体定义为100％时，上述导电层的厚度为97％。并且，在上述第一开口部直径和上述第二开口部直径中更大的直径所处的开口部，将从上述芯通孔的内径面到上述导电层表面的距离整体定义为100％时，上述导电层的厚度为97％。进而，使靠近上述芯通孔的内径面的上述导电层的一面和上述芯通孔的内径面之间的平均距离为0.5μm。
3-2)绝缘层形成步骤：在形成作为上述导电层的芯分配层之后，进行用绝缘层填充空白空间的绝缘层形成步骤。此时，所适用的绝缘层是以薄膜形式制备的绝缘层，且使用减压层压薄膜形式的绝缘层的方法。
4)上部层制备步骤：进行在芯层上形成包括上部绝缘层和上部分配图案的上部分配层的步骤。通过堆叠绝缘薄膜的方式形成上部绝缘层，且通过层压绝缘膜并固化的过程执行绝缘薄膜的堆叠。上述上部绝缘层的至少一部分也与玻璃基板直接接触，因此适用具有充分附着力的层。具体而言，上述玻璃基板和上述上部绝缘层具有根据ASTM D3359的附着力测试值满足4B以上的特性。
上部分配图案通过反复进行将形成上述绝缘层23a，以预定的图案形成导电层23c饼蚀刻不必要的部分，以形成导电层的蚀刻层23d的过程来形成。在隔着绝缘层相邻形成的导电层可通过在绝缘层形成盲孔23b之后进行镀覆工序的方式形成。通过激光刻蚀、等离子刻蚀等干刻蚀方法和使用掩膜层和刻蚀溶液的湿刻蚀方法形成盲孔。
5)上面连接层和覆盖层形成步骤：通过在绝缘层23e形成绝缘层的蚀刻层23f，再在其上形成导电层23g，然后形成导电层的蚀刻层23h的方法进行。覆盖层形成为，开口部(图中未示出)形成在与上面连接电极相对应的位置，以露出上面连接电极，从而能够与元件连接部或元件的端子等直接连接。
6)下面连接层和覆盖层形成步骤：通过与如上所述的上面连接层和覆盖层形成步骤类似的方法形成下部分配层和/或下面连接层，且选择性地形成覆盖层(图中未示出)，从而制备封装基板。
通过上述方制备的封装基板20包括芯层和上部层26，
该芯层包括：玻璃基板21，具有相向的第一表面和第二表面，多个芯通孔23，在厚度方向上贯穿上述玻璃基板，及芯分配层24，包括导电层，该导电层位于上述玻璃基板或芯通孔的表面上，且至少一部分通过上述芯通孔使上述第一表面上的导电层和上述第二表面上的导电层电连接；
上部层26位于上述第一表面上，包括使上述芯分配层和外部的半导体元件部电连接的导电层，
上述上部层包括上部分配层25和位于上述上部分配层上的上面连接层27，
上述上部分配层包括：上部绝缘层253，位于上述第一表面上，及上部分配图案251，具有预定的图案，作为其至少一部分和上述芯分配层24电连接的导电层内嵌于上述上部绝缘层，
上述芯通孔包括：第一开口部233，与上述第一表面相接；第二开口部234，与第二表面相接；及最小内径部235，上述最小内径部为连接上述第一开口部和上述第二开口部的整个芯通孔中内径最窄的区域，
在将从上述芯通孔的内径面到上述芯分配层的导电层的表面的距离Dt3定义为100％时，上述芯分配层的导电层的厚度Tcv3为97％，
在上述第一开口部直径和上述第二开口部直径中大的直径所在的开口部，将从上述芯通孔的内径面到上述芯分配层的导电层的表面的距离Dt2定义为100％时，上述导电层的厚度Tcv2为97％，
在靠近上述芯通孔的内径面的上述芯分配层的导电层的一面和上述芯通孔的内径面之间的平均距离F3为0.5μm。
<制备例2-半导体装置的制备>
在上述制备例1的封装基板中，在将从上述芯通孔的内径面到上述芯分配层的导电层的表面的距离Dt3定义为100％时，上述芯分配层的导电层的厚度Tcv3为95％，
在上述第一开口部直径和上述第二开口部直径中大的直径所在的开口部，将从上述芯通孔的内径面到上述芯分配层的导电层的表面的距离Dt2定义为100％时，上述导电层的厚度Tcv2为95％，
在靠近上述芯通孔的内径面的上述芯分配层的导电层的一面和上述芯通孔的内径面之间的平均距离F3为0.75μm，除此以外，以与上述制备例1相同的过程制备封装基板。
<制备例3-半导体装置的制备>
在上述制备例1的封装基板中，在将从上述芯通孔的内径面到上述芯分配层的导电层的表面的距离Dt3定义为100％时，上述芯分配层的导电层的厚度Tcv3为93％，
在上述第一开口部直径和上述第二开口部直径中大的直径所在的开口部，将从上述芯通孔的内径面到上述芯分配层的导电层的表面的距离Dt2定义为100％时，上述导电层的厚度Tcv2为93％，
在靠近上述芯通孔的内径面的上述芯分配层的导电层的一面和上述芯通孔的内径面之间的平均距离F3为1μm，除此以外，以与上述制备例1相同的过程制备封装基板。
<制备例4-半导体装置的制备>
在上述制备例1的封装基板中，在将从上述芯通孔的内径面到上述芯分配层的导电层的表面的距离Dt3定义为100％时，上述芯分配层的导电层的厚度Tcv3为92％，
在上述第一开口部直径和上述第二开口部直径中大的直径所在的开口部，将从上述芯通孔的内径面到上述芯分配层的导电层的表面的距离Dt2定义为100％时，上述导电层的厚度Tcv2为92％，
在靠近上述芯通孔的内径面的上述芯分配层的导电层的一面和上述芯通孔的内径面之间的平均距离F3为1.2μm，除此以外，以与上述制备例1相同的过程制备封装基板。
<制备例5-半导体装置的制备>
在上述制备例1的封装基板中，在将从上述芯通孔的内径面到上述芯分配层的导电层的表面的距离Dt3定义为100％时，上述芯分配层的导电层的厚度Tcv3为87％，
在上述第一开口部直径和上述第二开口部直径中大的直径所在的开口部，将从上述芯通孔的内径面到上述芯分配层的导电层的表面的距离Dt2定义为100％时，上述导电层的厚度Tcv2为87％，
在靠近上述芯通孔的内径面的上述芯分配层的导电层的一面和上述芯通孔的内径面之间的平均距离F3为2μm，除此以外，以与上述制备例1相同的过程制备封装基板。
<实验例-电特性测定>
将上述制备例1至5的封装基板以上表面为基准切成100μm×100μm的尺寸，用电阻率测量装置测定，其电特性中的电阻值，将其结果示于表1中。
表1
参照上述表1，在封装基板中，在将从上述芯通孔的内径面到上述芯分配层的导电层的表面的距离Dt3定义为100％时，上述芯分配层的导电层的厚度Tcv3为90％以上，在上述第一开口部直径和上述第二开口部直径中大的直径所在的开口部，将从上述芯通孔的内径面到上述芯分配层的导电层的表面的距离Dt2定义为100％时，上述导电层的厚度Tcv2为90％以上，在靠近上述芯通孔的内径面的上述芯分配层的导电层的一面和上述芯通孔的内径面之间的平均距离F3为1μm以下的制备例1至3呈现出24.1×10-6Ω至25.8×10-6Ω的良好的电阻值。可以判断具有这种特征的封装基板能够充分且顺畅地将电信号传输到分别布置在封装基板上方或下方的元件。
本实施方式的封装基板不形成玻璃基板具有的寄生元件，并且具有可以用作较薄且具有足够强度的基板支撑体等的优异特性，且通过在玻璃基板以适当比率的厚度形成导电层来诱导信号传输等，利用其优异特性。
玻璃基板被评价为与铜层等导电层的粘合性差，为了通过镀覆等方法形成足够厚度的导电层，需要在玻璃表面和导电层之间形成籽晶层或底漆层等。然而，若将上述籽晶层或底漆层形成得太厚，则可能难以在预定芯通孔的直径内充分地形成导电层，这可能不利地影响封装基板的上部和下部电信号传输速度。
考虑到这些特性，且为了有效地进行电信号传输，优选籽晶层或底漆层的厚度满足特定比率且尽可能地薄，且优选地，上述Tcv3/Dt3的比率和Tcv2/Dt2之的比率为0.90以上，F3为1.0μm以下。
如上所述，虽然对本发明的优选实施例进行了详细说明，但应当理解为，本发明的范围不限于上述实施例，而是使用在权利要求书中定义的本发明的基本概念的本领域技术人员的各种变更或变形均属于本发明的范围。
附图标记说明
100：半导体装置 10：母板
30：半导体元件部 32：第一半导体元件
34：第二半导体元件 36：第三半导体元件
20：封装基板 22：芯层
223：芯绝缘层 21、21a：玻璃基板
213：第一表面 214：第二表面
23：芯通孔 233：第一开口部
234：第二开口部 235：最小内径部
24：芯分配层 241：芯分配图案
241a：第一表面分配图案 241b：芯通孔分配图案
241c：第二表面分配图案 26：上部层
25：上部分配层 251：上部分配图案
252：盲孔 253：上部绝缘层
27：上面连接层 271：上面连接电极
272：上面连接图案 29：下部层
291：下部分配层 291a：下部分配图案
291b：下部绝缘层 292：下面连接层
292a：下面连接电极 292b：下面连接图案
50：连接部 51：元件连接部
52：板连接部 60：覆盖层
21b：玻璃缺陷 21c：籽晶层、底漆层
21d：芯分配层 21e：芯分配层的蚀刻层
23a：绝缘层 23b：绝缘层的蚀刻层
23c：导电层 23d：导电层的蚀刻层
23e：绝缘层 23f：绝缘层的蚀刻层
23g：导电层 23h：导电层的蚀刻层

Claims (9)

1.一种半导体装置，其特征在于，包括：
半导体元件部，具备一个以上的半导体元件，
封装基板，与上述半导体元件电连接，及
母板，与上述封装基板电连接，向上述半导体元件传输外部电信号并使上述半导体元件和外部电信号相连接；
上述封装基板包括芯层和位于上述芯层上的上部层，
上述芯层包括玻璃基板和芯通孔，
上述玻璃基板包括相向的第一表面和第二表面，
上述芯通孔在厚度方向上贯穿上述玻璃基板，且设置有多个，
上述芯层包括位于上述玻璃基板或芯通孔的表面上的芯分配层，
上述芯分配层包括导电层，该导电层的至少一部分通过上述芯通孔使上述第一表面上的导电层和上述第二表面上的导电层电连接，
上述上部层包括位于上述第一表面上且使上述芯分配层和外部的半导体元件部电连接的导电层，
上述芯通孔包括第一表面开口部直径、第二表面开口部直径及最小内径，
上述第一表面开口部直径为与上述第一表面相接的开口部的直径，
上述第二表面开口部直径为与上述第二表面相接的开口部的直径，
上述最小内径为位于上述第一表面开口部和上述第二表面开口部之间的最窄区域的直径，
在上述最小内径的位置，在将从上述芯通孔的内径面到上述芯通孔的导电层的表面的距离整体定义为100％时，上述导电层的厚度为90％以上，
上述玻璃基板的表面粗糙度为10埃以下，
上述芯分配层的根据ASTM D3359的附着力测试值为4B以上。
2.根据权利要求1所述的半导体装置，其特征在于，
在上述第一表面开口部直径和上述第二表面开口部直径中大的直径所处的开口部，将从上述芯通孔的内径面到上述芯分配层的导电层表面的距离整体定义为整体100％时，上述导电层的厚度为90％以上。
3.根据权利要求1所述的半导体装置，其特征在于，
包括上部绝缘层和上部分配图案，
上述上部绝缘层为位于上述第一表面上的绝缘层，
上述上部分配图案为其至少一部分与上述芯分配层电连接的导电层，
上述上部分配图案内嵌于上述上部绝缘层中，
在上述上部分配图案的至少一部分包括微细图案，
上述微细图案的宽度小于4μm，且相邻的微细图案之间的间隔小于4μm。
4.根据权利要求1所述的半导体装置，其特征在于，
将上述封装基板以上表面为基准切成100μm×100μm的尺寸而得到的部分的电阻值为27.5×10-6Ω以下。
5.一种封装基板，其特征在于，包括芯层和位于上述芯层上的上部层，
上述芯层包括玻璃基板和芯通孔，
上述玻璃基板包括相向的第一表面和第二表面，
上述芯通孔在厚度方向上贯穿上述玻璃基板，且设置有多个，
上述芯层包括位于上述玻璃基板或芯通孔的表面上的芯分配层，
上述芯分配层包括导电层，该导电层的至少一部分通过上述芯通孔使上述第一表面上的导电层和上述第二表面上的导电层电连接，
上述上部层包括位于上述第一表面上且使上述芯分配层和外部的半导体元件部电连接的导电层，
上述芯通孔包括第一表面开口部直径、第二表面开口部直径及最小内径，
上述第一表面开口部直径为与上述第一表面相接的开口部的直径，
上述第二表面开口部直径为在上述第二表面相接的开口部的直径，
上述最小内径为位于上述第一表面开口部和上述第二表面开口部之间的最窄区域的直径，
在上述最小内径的位置，将从上述芯通孔的内径面到上述芯通孔的导电层的表面的距离整体定义为100％时，上述导电层的厚度为90％以上，
上述玻璃基板的表面粗糙度为10埃以下，
上述芯分配层的根据ASTM D3359的附着力测试值为4B以上。
6.一种半导体装置，其特征在于，包括：
半导体元件部，具备一个以上的半导体元件，
封装基板，与上述半导体元件电连接，及
母板，与上述封装基板电连接，向上述半导体元件传输外部电信号并使上述半导体元件和外部电信号相连接；
上述封装基板包括芯层和位于上述芯层上的上部层，
上述芯层包括玻璃基板和芯通孔，
上述玻璃基板包括相向的第一表面和第二表面，
上述芯通孔在厚度方向上贯穿上述玻璃基板，且设置有多个，
上述芯层包括位于上述玻璃基板或芯通孔的表面上的芯分配层，
上述芯分配层包括导电层，该导电层的至少一部分通过上述芯通孔使上述第一表面上的导电层和上述第二表面上的导电层电连接，
上述上部层包括位于上述第一表面上且使上述芯分配层和外部的半导体元件部电连接的导电层，
上述芯分配层包括第一表面芯图案、第二表面芯图案及芯通孔图案，
上述第一表面芯图案为位于上述第一表面的至少一部分上的导电层，
上述第二表面芯图案为位于上述第二表面的至少一部分上的导电层，
上述芯通孔图案为通过上述芯通孔使上述第一表面芯图案和上述第二表面芯图案电连接的导电层，
上述芯通孔图案中，与上述芯通孔的内径面靠近的上述芯通孔图案的一面和上述芯通孔的内径面之间的平均距离为1μm以下，
上述芯通孔包括第一表面开口部直径、第二表面开口部直径及最小内径，
上述第一表面开口部直径为与上述第一表面相接的开口部的直径，
上述第二表面开口部直径为与上述第二表面相接的开口部的直径，
上述最小内径为位于上述第一表面开口部和上述第二表面开口部之间的最窄区域的直径，
在上述最小内径的位置，将从上述芯通孔的内径面到上述芯通孔的导电层的表面的距离整体定义为100％时，上述导电层的厚度为90％以上，
上述玻璃基板的表面粗糙度为10埃以下，
上述芯分配层的根据ASTM D3359的附着力测试值为4B以上。
7.根据权利要求6所述的半导体装置，其特征在于，
将上述封装基板以上表面为基准切成100μm×100μm的尺寸而得到的部分的电阻值为27.5×10-6Ω以下。
8.根据权利要求6所述的半导体装置，其特征在于，包括上部绝缘层和上部分配图案，
上述上部绝缘层为位于上述第一表面上的绝缘层，
上述上部分配图案为其至少一部分与上述芯分配层电连接的导电层，
上述上部分配图案内嵌于上述上部绝缘层中，
在上述上部分配图案的至少一部分包括微细图案，
上述微细图案的宽度小于4μm，且相邻的微细图案之间的间隔小于4μm。
9.一种封装基板，其特征在于，包括芯层和位于上述芯层上的上部层，
上述芯层包括玻璃基板和芯通孔，
上述玻璃基板包括相向的第一表面和第二表面，
上述芯通孔在厚度方向上贯穿上述玻璃基板，且设置有多个，
上述芯层包括位于上述玻璃基板或芯通孔的表面上的芯分配层，
上述芯分配层包括导电层，该导电层的至少一部分通过上述芯通孔使上述第一表面上的导电层和上述第二表面上的导电层电连接，
上述上部层包括位于上述第一表面上且使上述芯分配层和外部的半导体元件部电连接的导电层，
上述芯分配层包括第一表面芯图案、第二表面芯图案及芯通孔图案，
上述第一表面芯图案为位于上述第一表面的至少一部分上的导电层，
上述第二表面芯图案为位于上述第二表面的至少一部分上的导电层，
上述芯通孔图案为通过上述芯通孔使上述第一表面芯图案和上述第二表面芯图案电连接的导电层，
上述芯通孔图案中，与上述芯通孔的内径面靠近的上述芯通孔图案的一面和上述芯通孔的内径面之间的平均距离为1μm以下，
上述芯通孔包括第一表面开口部直径、第二表面开口部直径及最小内径，
上述第一表面开口部直径为与上述第一表面相接的开口部的直径，
上述第二表面开口部直径为与上述第二表面相接的开口部的直径，
上述最小内径为位于上述第一表面开口部和上述第二表面开口部之间的最窄区域的直径，
在上述最小内径的位置，将从上述芯通孔的内径面到上述芯通孔的导电层的表面的距离整体定义为100％时，上述导电层的厚度为90％以上，
上述玻璃基板的表面粗糙度为10埃以下，
上述芯分配层的根据ASTM D3359的附着力测试值为4B以上。
CN202080008027.9A 2019-03-07 2020-03-06 封装基板及包括其的半导体装置 Active CN113261094B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201962814941P 2019-03-07 2019-03-07
US62/814,941 2019-03-07
US201962816965P 2019-03-12 2019-03-12
US62/816,965 2019-03-12
PCT/KR2020/003175 WO2020180149A1 (ko) 2019-03-07 2020-03-06 패키징 기판 및 이를 포함하는 반도체 장치

Publications (2)

Publication Number Publication Date
CN113261094A CN113261094A (zh) 2021-08-13
CN113261094B true CN113261094B (zh) 2024-04-16

Family

ID=72338002

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202080008027.9A Active CN113261094B (zh) 2019-03-07 2020-03-06 封装基板及包括其的半导体装置

Country Status (6)

Country Link
US (2) US20220165650A1 (zh)
EP (1) EP3916770A4 (zh)
JP (2) JP7433318B2 (zh)
KR (1) KR102573196B1 (zh)
CN (1) CN113261094B (zh)
WO (1) WO2020180149A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112867243A (zh) * 2021-01-06 2021-05-28 英韧科技(上海)有限公司 多层电路板
US20230378047A1 (en) * 2022-05-18 2023-11-23 Applied Materials, Inc. Semiconductor device packages with enhanced thermo-mechanical reliability

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007227967A (ja) * 2007-04-27 2007-09-06 Hitachi Ltd 半導体モジュールおよびその製造方法
JP2016111221A (ja) * 2014-12-08 2016-06-20 日本特殊陶業株式会社 配線基板の製造方法及び配線基板
JP2017216398A (ja) * 2016-06-01 2017-12-07 凸版印刷株式会社 ガラス回路基板
CN107683524A (zh) * 2015-06-12 2018-02-09 凸版印刷株式会社 配线电路基板、半导体装置、配线电路基板的制造方法以及半导体装置的制造方法
JP2018174190A (ja) * 2017-03-31 2018-11-08 大日本印刷株式会社 貫通電極基板およびその製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4092890B2 (ja) * 2001-05-31 2008-05-28 株式会社日立製作所 マルチチップモジュール
US7416789B2 (en) * 2004-11-01 2008-08-26 H.C. Starck Inc. Refractory metal substrate with improved thermal conductivity
JP5021216B2 (ja) * 2006-02-22 2012-09-05 イビデン株式会社 プリント配線板およびその製造方法
KR101058685B1 (ko) * 2009-02-26 2011-08-22 삼성전기주식회사 패키지 기판 및 이의 제조 방법
US8584354B2 (en) * 2010-08-26 2013-11-19 Corning Incorporated Method for making glass interposer panels
US9167694B2 (en) * 2010-11-02 2015-10-20 Georgia Tech Research Corporation Ultra-thin interposer assemblies with through vias
JP6114527B2 (ja) * 2012-10-05 2017-04-12 新光電気工業株式会社 配線基板及びその製造方法
KR101468680B1 (ko) 2013-05-09 2014-12-04 (주)옵토레인 인터포저 기판의 관통전극 형성 방법 및 인터포저 기판을 포함하는 반도체 패키지
JP2015070189A (ja) 2013-09-30 2015-04-13 凸版印刷株式会社 インターポーザーおよびその製造方法、並びにインターポーザーを備える半導体装置およびその製造方法
JP5846185B2 (ja) 2013-11-21 2016-01-20 大日本印刷株式会社 貫通電極基板及び貫通電極基板を用いた半導体装置
US9472479B2 (en) 2014-01-31 2016-10-18 Corning Incorporated Methods and apparatus for providing an interposer for interconnecting semiconductor chips
JP6273873B2 (ja) 2014-02-04 2018-02-07 大日本印刷株式会社 ガラスインターポーザー基板の製造方法
TWI669797B (zh) * 2016-11-16 2019-08-21 矽品精密工業股份有限公司 電子裝置及其製法與基板結構
JP6984277B2 (ja) 2016-12-27 2021-12-17 大日本印刷株式会社 有孔基板、有孔基板を備える実装基板及び有孔基板の製造方法
JP7022365B2 (ja) 2017-03-24 2022-02-18 大日本印刷株式会社 貫通電極基板及びその製造方法
JP2018174189A (ja) 2017-03-31 2018-11-08 大日本印刷株式会社 貫通電極基板およびその製造方法
KR101980871B1 (ko) * 2017-06-30 2019-05-23 한국과학기술원 관통형 ｔｇｖ 금속 배선 형성 방법
JP6871095B2 (ja) 2017-07-14 2021-05-12 株式会社ディスコ ガラスインターポーザの製造方法
JP6669201B2 (ja) 2018-07-06 2020-03-18 大日本印刷株式会社 貫通電極基板

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007227967A (ja) * 2007-04-27 2007-09-06 Hitachi Ltd 半導体モジュールおよびその製造方法
JP2016111221A (ja) * 2014-12-08 2016-06-20 日本特殊陶業株式会社 配線基板の製造方法及び配線基板
CN107683524A (zh) * 2015-06-12 2018-02-09 凸版印刷株式会社 配线电路基板、半导体装置、配线电路基板的制造方法以及半导体装置的制造方法
JP2017216398A (ja) * 2016-06-01 2017-12-07 凸版印刷株式会社 ガラス回路基板
JP2018174190A (ja) * 2017-03-31 2018-11-08 大日本印刷株式会社 貫通電極基板およびその製造方法

Also Published As

Publication number Publication date
JP2024050818A (ja) 2024-04-10
KR20210068581A (ko) 2021-06-09
US20240128177A1 (en) 2024-04-18
JP2022522392A (ja) 2022-04-19
EP3916770A4 (en) 2022-11-02
KR102573196B1 (ko) 2023-08-30
CN113261094A (zh) 2021-08-13
US20220165650A1 (en) 2022-05-26
JP7433318B2 (ja) 2024-02-19
WO2020180149A1 (ko) 2020-09-10
EP3916770A1 (en) 2021-12-01

Similar Documents

Publication Publication Date Title
US20240128177A1 (en) Packaging substrate and semiconductor apparatus comprising same
CN113272951B (zh) 封装基板及包括其的半导体装置
CN113261093B (zh) 半导体封装用基板及其制备方法以及半导体装置
KR102412292B1 (ko) 패키징 기판 및 이를 포함하는 반도체 장치
JP7416868B2 (ja) パッケージング基板及びこれを含む半導体装置
CN113383413B (zh) 半导体用封装玻璃基板、半导体用封装基板及半导体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right

Effective date of registration: 20220107

Address after: State of Georgia, US

Applicant after: Aibo solik Co.,Ltd.

Address before: Gyeonggi Do, South Korea

Applicant before: SKC Co.,Ltd.

TA01 Transfer of patent application right
GR01 Patent grant
GR01 Patent grant