KR101980871B1 - 관통형 tgv 금속 배선 형성 방법 - Google Patents

관통형 tgv 금속 배선 형성 방법 Download PDF

Info

Publication number
KR101980871B1
KR101980871B1 KR1020170083491A KR20170083491A KR101980871B1 KR 101980871 B1 KR101980871 B1 KR 101980871B1 KR 1020170083491 A KR1020170083491 A KR 1020170083491A KR 20170083491 A KR20170083491 A KR 20170083491A KR 101980871 B1 KR101980871 B1 KR 101980871B1
Authority
KR
South Korea
Prior art keywords
glass
forming
metal layer
vias
filling
Prior art date
Application number
KR1020170083491A
Other languages
English (en)
Other versions
KR20190003050A (ko
Inventor
백경욱
이한민
이세용
박종호
Original Assignee
한국과학기술원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국과학기술원 filed Critical 한국과학기술원
Priority to KR1020170083491A priority Critical patent/KR101980871B1/ko
Publication of KR20190003050A publication Critical patent/KR20190003050A/ko
Application granted granted Critical
Publication of KR101980871B1 publication Critical patent/KR101980871B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/2855Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System by physical means, e.g. sputtering, evaporation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • H01L23/14Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15Ceramic or glass substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481Internal lead connections, e.g. via connections, feedthrough structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • H01L2224/034Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346Plating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16135Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32135Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Abstract

본 발명은 비아 측벽에 시드 금속층을 형성하지 않고, 홀이 양쪽면에 형성되는 관통형 비아의 하부면에 하부 시드 금속층을 형성하고 금속 필링 공정을 진행하여 신뢰성을 높일 수 있도록 한 관통형 TGV 금속 배선 형성 방법에 관한 것으로, 글래스 기판에 글래스 관통 비아를 형성하는 단계;상기 글래스 관통 비아의 하부면에 하부 시드 금속층을 형성하고, 도금 공정을 진행하여 상기 글래스 관통 비아의 하부 홀을 막는 단계;하부 차오름 금속 필링(Bottom-up Metal Filling)을 위한 도금 공정으로 글래스 관통 비아를 모두 채우는 단계;를 포함하는 것이다.

Description

관통형 TGV 금속 배선 형성 방법{Method for Processing Metallization in Through Type Through Glass Via}
본 발명은 금속 배선 형성 방법에 관한 것으로, 구체적으로 비아 측벽에 시드 금속층을 형성하지 않고, 홀이 양쪽면에 형성되는 관통형 비아의 하부면에 하부 시드 금속층을 형성하고 금속 필링 공정을 진행하여 신뢰성을 높일 수 있도록 한 관통형 TGV 금속 배선 형성 방법에 관한 것이다.
반도체 패키징 기술은 크게 3단계의 과정으로 거쳐 발전을 하고 있다.
1세대는 리드 프레임(Lead Frame) 계열 패키지, 2세대는 BGA(Ball Grid Array) 계열의 패키지이다. 3세대 패키지는 여러 개의 칩을 패키지 단계에서 융합을 하는 기술로 발전을 하고 있다.
작은 면적에 다수의 칩을 적층하는 TSV 기술과 같은 3D 패키지, 그리고 칩과 수동소자가 함께 내장이 되는 SIP(System in Package)와 같은 형태로 발전을 하고 있다.
앞으로의 반도체 패키징 기술은 초소형화와 더불어 시스템화하는 방법으로 발전이 이루어질 것이며 시장의 수요에 부합하는 제품을 빠르고 낮은 가격에 공급할 수 있는 능력이 요구될 것으로 판단되고 있다.
따라서 반도체 패키지 산업에서 양산기술의 차별화가 더욱 가속화될 것이며 이 관련 선행기술을 얼마나 빠르게 확보하며 적용시키느냐에 따라 기업 간 격차가 더욱 커질 것이라고 전망되고 있다.
이와 같은 반도체 기술의 초고집적화에 따른 미세화 공정으로 인해 소자의 크기가 급격히 줄어들고 있으며 대용량화, 고속화, 낮은 전력소모를 위해서 최소 선폭 크기는 더욱 더 작아지고 있다.
반도체 소자의 직접도가 높아짐에 따라 집적회로 내의 전기적 신호를 전달하는 금속배선의 중요성이 대두되고 있다. 특히, 이러한 금속배선은 반도체 소자의 동작속도 및 신뢰성에 큰 영향을 미치므로, 배선의 형성 방법 및 재료 선정이 중요시 된다.
도 1a 내지 도 1c는 종래 기술의 와이어 본딩 및 TSV 기술을 나타낸 구성도 및 주파수에 따른 실리콘과 글래스 웨이퍼의 삽입 손실 특성 그래프이다.
현재 상용화되고 있는 적층형 전극 배선의 경우는 도 1a에서와 같이, Au 와이어를 이용하고 있다.
하지만, 이는 전달속도의 감소, 고주파 영역에서의 손실률 증가 및 I/O 개수의 제한이라는 단점을 가지고 있어서 다른 대안이 연구되고 있다.
이와 같이 반도체 소자의 소형화와 더불어 고성능화에 대한 요구로 인한 수십 nm 이하의 미세 패턴 기술은 물리적 한계에 달해 설비의 기술발전으로는 한계에 부딪히고 있으며, 더불어 반도체 내 배선의 개수가 증가함에 따른 신호지연 발생으로 칩 성능의 향상효과가 점점 둔화되고 있는 실정에 있다.
따라서 이러한 한계를 극복하기 위한 방안으로 도 1b에서와 같이, 실리콘 관통 비아(Through Silicon Via;TSV) 기술 즉, 칩에 관통을 하는 비아(Via)를 형성하고 이를 이용해 칩을 적층하여 전기적으로 연결을 하는 기술이 주목을 받아 활발한 기술 개발이 이루어지고 있으며 실제 일부 제품에는 적용이 되고 있다.
실리콘 관통 비아(Through Silicon Via;TSV) 기술은 실리콘 칩을 두께 방향으로 관통하는 홀에 금속 등을 적층한 구조체로, 홀을 가공하고, 관통 홀의 내면에 얇은 절연층과 금속 시드(seed)층을 형성하고, 금속 시드층에 구리 또는 주석과 같은 전도성 금속으로 채우는 것이다.
이와 같은 TSV 기술이 적용이 되면 하나의 칩이 차지하는 공간에 칩의 적층개수에 따라 성능을 쉽게 향상시킬 수 있으며, 배선의 신호지연으로 인한 칩 성능 하락도 억제할 수 있다는 장점이 있다.
그러나 이 TSV 기술이 적용된 Si은 칩과 PCB 간에 중간 역할을 하는 인터포저(Interposer)로 적용이 될 때에는 한 가지 단점이 발생하는데, 이는 바로 Si의 상대적으로 낮은 비저항으로 인해 삽입 손실(Insertion Loss)이 발생하고 이로 인해 전체 패키지의 성능이 감소하게 된다는 점이다.
도 2는 칩과 PCB 간에 중간 역할을 하는 인터포저(Interposer)의 구성도이다.
따라서, 이와 같은 관통 비아(Through Via) 기술이 적용된 인터포저 분야에서는 Si 대신 비저항이 월등히 높은 글래스로 대체하기 위한 연구들이 여러 기업과 연구기관에서 진행이 되고 있다.
도 3은 종래 기술의 TSV의 슈퍼 컨포멀 필링(Super conformal filling) 방법을 나타낸 단면 구성도이고, 도 4는 TGV 공정에서의 비아홀의 종횡비에 따른 문제를 나타낸 단면 구성도이다.
현재까지 TSV 형태로 한쪽 면만 홀이 형성되는 비아의 Cu 필링에 적용이 되고 있는 방법은 도 3에서와 같다.
도 3의 (a)와 (b)는 비아의 바닥면과 측벽(side wall) 면에서 Cu 도금(Cu plating)이 동일하게 동시에 이루어지는 형태로, 내부에 틈새 결함(Void)나 경계 결함(Seam)이 존재하는 것을 알 수 있다.
이에 비하여, 도 3의 (c)에서와 같은 TSV의 슈퍼 컨포멀 필링(Super conformal filling) 방법은 비아의 바닥면과 측벽(side wall) 면에서 Cu 도금(Cu plating)이 동일하게 동시에 이루어지는 형태가 아니라, 바닥면에서부터 도금이 주로 이루어지도록 하는 하부 차오름 방식 필링(Bottom-up filling)으로, 결함 측면에서 보면 가장 유리하다.
그러나 이와 같은 한쪽 면만 홀이 형성되는 비아 형태가 아니라, 관통 비아(Through Via)의 경우에는 TSV 및 TGV에서 다음과 같은 문제가 있다.
종래 기술의 관통 비아(Through Via)에서의 도금 방법은 무전해 도금으로 측면 금속 시드층(Side Seed Metal layer)을 형성하고, 전해 도금으로 비아를 채우는(Filling)방법을 사용하고 있다.
이와 같은 종래 기술의 배선 공정에서는 틈새 결함(Void)나 경계 결함(Seam)이 비아의 종횡비(Aspect Ratio)와 홀 크기(Hole Diameter) 및 도금액의 첨가 물질(Additive)에 따라 비아 내에 형성되어 전기적 특성 혹은 패키지의 신뢰성 저하의 원인이 되는 문제가 발생한다.
따라서, TSV에서의 Si의 상대적으로 낮은 비저항으로 인해 삽입 손실(Insertion Loss)이 발생하고 이로 인해 전체 패키지의 성능이 감소하게 되는 문제 및 한쪽 면만 홀이 형성되는 비아 형태가 아니라 관통 비아(Through Via)에서의 신뢰성 높은 배선 형성을 위한 새로운 공정의 개발이 요구되고 있다.
대한민국 공개특허 제10-2011-0008474호 대한민국 등록특허 제10-1225253호 대한민국 등록특허 제10-1364088호
본 발명은 이와 같은 종래 기술의 TSV 및 TGV 금속 배선 형성 공정의 문제를 해결하기 위한 것으로, 비아 측벽에 시드 금속층을 형성하지 않고, 홀이 양쪽면에 형성되는 관통형 비아의 하부면에 하부 시드 금속층을 형성하고 금속 필링 공정을 진행하여 신뢰성을 높일 수 있도록 한 관통형 TGV 금속 배선 형성 방법을 제공하는데 그 목적이 있다.
본 발명은 홀이 양쪽 면에 형성되는 관통형 비아의 하부면에 하부 시드 금속층을 형성하고 금속 필링 공정을 진행하여 틈새 결함(Void)나 경계 결함(Seam)의 발생을 효과적으로 억제할 수 있도록 한 관통형 TGV 금속 배선 형성 방법을 제공하는데 그 목적이 있다.
본 발명은 관통 비아(Through Via)의 종횡비(Aspect Ratio)와 홀 크기(Hole Diameter) 및 도금액의 첨가 물질(Additive)에 영향을 받지 않고 전기적 특성을 유지할 수 있도록 한 관통형 TGV 금속 배선 형성 방법을 제공하는데 그 목적이 있다.
본 발명은 관통형 TGV 금속 배선을 갖는 인터포저(Interposer)의 제조 공정의 용이성을 확보하고, 전기적 특성 측면에서의 신뢰성을 높인 관통형 TGV 금속 배선 형성 방법을 제공하는데 그 목적이 있다.
본 발명은 관통형 비아의 하부면에 하부 시드 금속층을 형성하고 금속 필링 공정을 진행하는 것에 의해 새로운 공정 설비가 아닌 상용화되어 있는 공정 설비 및 방법을 이용할 수 있고, 우수한 재현성과 반복성을 갖도록 하여 사업화 및 양산화에 유리한 관통형 TGV 금속 배선 형성 방법을 제공하는데 그 목적이 있다.
본 발명의 목적들은 이상에서 언급한 목적들로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
이와 같은 목적을 달성하기 위한 본 발명에 따른 관통형 TGV 금속 배선 형성 방법은 글래스 기판에 글래스 관통 비아를 형성하는 단계;상기 글래스 관통 비아의 하부면에 하부 시드 금속층을 형성하고, 도금 공정을 진행하여 상기 글래스 관통 비아의 하부 홀을 막는 단계;하부 차오름 금속 필링(Bottom-up Metal Filling)을 위한 도금 공정으로 글래스 관통 비아를 모두 채우는 단계;를 포함하는 것을 특징으로 한다.
여기서, 글래스 관통 비아의 하부 홀을 막는 도금 공정은 글래스 관통 비아의 하부 방향에서 이루어지고, 하부 차오름 금속 필링(Bottom-up Metal Filling) 공정으로 글래스 관통 비아를 모두 채우는 도금 공정은 글래스 관통 비아의 상부 방향에서 이루어지는 것을 특징으로 한다.
그리고 하부 차오름 금속 필링(Bottom-up Metal Filling) 공정으로 관통형 비아 홀을 모두 채우고, 글래스 관통 비아의 상부 표면(Top Surface)의 평탄화(Planarization)를 위하여 상부 시드 금속층을 형성하고 도금 공정을 진행하여 평탄화된 관통 비아 금속층을 형성하는 공정을 더 포함하는 것을 특징으로 한다.
그리고 도금 공정에 사용되는 전해 도금액은 황산동(CuSO4-5H2O), 황산(H2SO4), 염소(Cl)와 첨가제(Additive)로 이루어진 도금액을 사용하는 것을 특징으로 한다.
그리고 상부 시드 금속층을 형성하는 공정은 하부 시드 금속층을 형성하는 공정과 동일한 공정으로 진행되고, PVD(Physical Vapor Deposition) 공정으로 다층 박막금속층을 증착하는 것을 특징으로 한다.
다른 목적을 달성하기 위한 본 발명에 따른 관통형 TGV 금속 배선 형성 방법은 글래스 기판에 글래스 관통 비아를 형성하고 글래스 관통 비아의 하부면에 하부 시드 금속층을 형성하는 단계;하부 시드 금속층이 증착된 글래스 관통 비아의 하부면에 전해도금을 실시하여 하부 홀 스탑층을 형성하여 글래스 관통 비아의 하부(Bottom Side)의 홀을 완전히 막는 형태를 갖도록 하는 단계;전해도금을 진행하여 글래스 관통 비아가 완전히 채워지는 관통 비아 필링 금속층을 형성하는 단계;글래스 관통 비아의 상부 표면(Top Surface)에 상부 시드 금속층을 형성하고, 전해도금 공정을 진행하여 평탄화된 관통 비아 금속층을 형성하는 단계;상기 평탄화된 관통 비아 금속층을 선택적으로 식각하여 글래스 관통 비아의 상부와 하부에 관통 비아 배선층을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 글래스 관통 비아의 하부 홀을 막는 도금 공정은 글래스 관통 비아의 하부 방향에서 이루어지고, 글래스 관통 비아가 완전히 채워지는 관통 비아 필링 금속층을 형성하는 도금 공정은 글래스 관통 비아의 상부 방향에서 이루어지는 것을 특징으로 한다.
그리고 도금 공정에 사용되는 전해 도금액은 황산동(CuSO4-5H2O), 황산(H2SO4), 염소(Cl)와 첨가제(Additive)로 이루어진 도금액을 사용하는 것을 특징으로 한다.
그리고 상부 시드 금속층을 형성하는 공정은 하부 시드 금속층을 형성하는 공정과 동일한 공정으로 진행되고, PVD(Physical Vapor Deposition) 공정으로 다층 박막금속층을 증착하는 것을 특징으로 한다.
그리고 글래스 기판에 글래스 관통 비아를 형성하고 글래스 기판 표면 및 글래스 관통 비아 표면의 이물질을 제거하기 위하여 O2 플라즈마 공정으로 디스미어(Desmear)를 실시하는 것을 특징으로 한다.
그리고 글래스 관통 비아의 상부와 하부에 관통 비아 배선층을 형성하는 단계에서, 평탄화 관통 비아 금속층이 형성된 상하부 표면에 PR(Photoresist)을 도포하고 포토 리소그래피(Photo Lithography) 공정으로 패터닝하여 PR 마스크층을 형성하고, 금속 배선 형성을 위하여 PR 마스크층을 이용한 습식 식각 공정으로 평탄화 관통 비아 금속층을 선택적으로 식각하여 관통 비아 배선층을 형성하는 것을 특징으로 한다.
이와 같은 본 발명에 따른 관통형 TGV 금속 배선 형성 방법은 다음과 같은 효과를 갖는다.
첫째, 홀이 양쪽면에 형성되는 관통형 비아의 하부면에 하부 시드 금속층을 형성하고 금속 필링 공정을 진행하여 신뢰성을 높일 수 있다.
둘째, 홀이 양쪽면에 형성되는 관통형 비아의 하부면에 하부 시드 금속층을 형성하고 금속 필링 공정을 진행하여 틈새 결함(Void)나 경계 결함(Seam)의 발생을 효과적으로 억제할 수 있다.
셋째, 관통 비아(Through Via)의 종횡비(Aspect Ratio)와 홀 크기(Hole Diameter) 및 도금액의 첨가 물질(Additive)에 영향을 받지 않고 전기적 특성을 유지할 수 있다.
넷째, 비아 측벽에 시드 금속층을 형성하지 않아 관통형 TGV 금속 배선을 갖는 인터포저(Interposer)의 제조 공정의 용이성을 확보하고, 전기적 특성 측면에서의 신뢰성을 높일 수 있다.
다섯째, 관통형 비아의 하부면에 하부 시드 금속층을 형성하고 금속 필링 공정을 진행하는 것에 의해 새로운 공정 설비가 아닌 상용화되어 있는 공정 설비 및 방법을 이용할 수 있고, 우수한 재현성과 반복성을 갖도록 하여 사업화 및 양산화에 유리한 효과를 갖는다.
도 1a 내지 도 1c는 종래 기술의 와이어 본딩 및 TSV 기술을 나타낸 구성도 및 주파수에 따른 실리콘과 글래스 웨이퍼의 삽입 손실 특성 그래프
도 2는 칩과 PCB 간에 중간 역할을 하는 인터포저(Interposer)의 구성도
도 3은 종래 기술의 TSV의 슈퍼 컨포멀 필링(Super conformal filling) 방법을 나타낸 단면 구성도
도 4는 TGV 공정에서의 비아홀의 종횡비에 따른 문제를 나타낸 단면 구성도
도 5는 본 발명에 따른 관통형 TGV 금속 배선 형성 방법을 개략적으로 나타낸 공정 단면도
도 6는 본 발명에 따른 관통형 TGV 금속 배선 형성 방법을 나타낸 상세 공정 단면도
도 7a와 도 7b는 본 발명에 따른 관통형 TGV 금속 배선 형성 방법에 의해 제조된 TGV 금속 배선 단면 구성 및 전류 밀도 특성 그래프
도 8은 본 발명에 따른 관통형 TGV 금속 배선 형성 방법에 의해 제조된 TGV 금속 배선 평면 및 단면 구성도
이하, 본 발명에 따른 관통형 TGV 금속 배선 형성 방법의 바람직한 실시 예에 관하여 상세히 설명하면 다음과 같다.
본 발명에 따른 관통형 TGV 금속 배선 형성 방법의 특징 및 이점들은 이하에서의 각 실시 예에 대한 상세한 설명을 통해 명백해질 것이다.
도 5는 본 발명에 따른 관통형 TGV 금속 배선 형성 방법을 개략적으로 나타낸 공정 단면도이다.
본 발명에 따른 관통형 TGV 금속 배선 형성 방법은 홀이 양쪽면에 형성되는 관통형 비아의 하부면에 하부 시드 금속층을 형성하고 금속 필링 공정을 진행하여 틈새 결함(Void)나 경계 결함(Seam)의 발생을 효과적으로 억제할 수 있도록 하고, 관통 비아(Through Via)의 종횡비(Aspect Ratio)와 홀 크기(Hole Diameter) 및 도금액의 첨가 물질(Additive)에 영향을 받지 않고 전기적 특성을 유지할 수 있도록 한 것이다.
이와 같은 본 발명에 따른 관통형 TGV 금속 배선 형성 방법은 비아 측벽에 시드 금속층을 형성하지 않아 관통형 TGV 금속 배선을 갖는 인터포저(Interposer)의 제조 공정의 용이성을 확보하고, 전기적 특성 측면에서의 신뢰성을 높일 수 있도록 한 것이다.
이를 위하여, 본 발명에 따른 관통형 TGV 금속 배선 형성 방법은 도 5에서와 같이, 관통형 TGV의 하부홀을 Cu 도금 공정으로 막아 관통형 비아(Through via)의 한쪽면을 막고, 반대 방향에서 도금 공정을 진행하여 하부 차오름 Cu 필링(Bottom-up Cu Filling)을 틈새 결함(Void)나 경계 결함(Seam)이 없이 가능하도록 하는 구성을 포함한다.
먼저, 글래스 기판(50)에 글래스 관통 비아(51)를 형성하고 O2 플라즈마 공정으로 디스미어(Desmear)를 실시한 후 글래스 관통 비아(51)의 측벽(Side Wall)이 아닌 글래스 관통 비아(51)의 하부(Bottom Side)에 PVD(Physical Vapor Deposition) 공정으로 하부 시드 금속층(52)(53)을 형성한다.
PVD는 Evaporator를 사용하였고, 다층 박막금속층을 글래스 관통 비아(51)의 하부(Bottom Side)에 증착한다.
여기서, 다층 박막금속층은 Ti/Cu(52)(53)이 사용되고, 이로 제한되지 않는다.
이후 글래스 관통 비아(51)의 하부(Bottom Side)의 홀이 완전히 막힐 때까지 하부 시드 금속층(52)(53)에 전해도금을 실시하여 하부 홀 스탑층(53a)을 형성하여 글래스 관통 비아(51)의 하부(Bottom Side)의 홀이 완전히 막히도록 한다.
그리고 반대 방향에서 전해도금을 진행하여 중간 필링 금속층(53b)을 형성하고, 최종적으로 글래스 관통 비아(51)가 완전히 채워지는 관통 비아 필링 금속층(53c)을 형성한다.
이어, 글래스 관통 비아(51)의 상부 표면(Top Surface)의 평탄화(Planarization)를 위하여 상부 시드 금속층(54)을 하부 시드 금속층(52)(53) 형성시의 방식과 동일한 공정으로 증착하고, Top Size 전해도금 공정을 진행하여 평탄화 관통 비아 금속층(55)을 형성한다.
여기서, 전해 도금액은 황산동(CuSO4-5H2O), 황산(H2SO4), 염소(Cl)와 첨가제(Additive)로 이루어진 도금액을 사용한다.
특히, 하부 홀 스탑층(53a)에 의해 글래스 관통 비아(51)의 하부(Bottom Side)의 홀이 완전히 막히도록 하는 공정에서의 전해도금 공정은 글래스 관통 비아(51)의 하부 방향에서 이루어지고, 그 이후의 중간 필링 금속층(53b) 및 관통 비아 필링 금속층(53c)을 형성하는 전해도금 공정은 글래스 관통 비아(51)의 상부 방향에서 이루어지는 것이 바람직하다.
이와 같은 본 발명에 따른 관통형 TGV 금속 배선 형성 방법을 구체적으로 설명하면 다음과 같다.
도 6는 본 발명에 따른 관통형 TGV 금속 배선 형성 방법을 나타낸 상세 공정 단면도이다.
이하의 설명에서 금속 배선을 형성하기 위한 금속 물질로 Cu를 사용하는 것으로 설명하였으나, 이로 제한되지 않고 다른 물질이 사용될 수 있음은 당연하다.
먼저, 도 6a에서와 같이, 글래스 기판(60)에 글래스 관통 비아(61)를 형성하고 O2 플라즈마 공정으로 디스미어(Desmear)를 실시하여 글래스 기판(60) 표면 및 글래스 관통 비아(61) 표면의 유기 이물질 등을 제거한다.
이어, 도 6b에서와 같이, 글래스 관통 비아(61)의 측벽(Side Wall)이 아닌 글래스 관통 비아(61)의 하부(Bottom Side)에 PVD(Physical Vapor Deposition) 공정으로 하부 시드 금속층(62)(63)을 형성한다.
하부 시드 금속층(62)(63)을 형성하기 위한 PVD는 Evaporator를 사용하였고, Ti/Cu를 글래스 관통 비아(61)의 하부(Bottom Side)에 증착한다.
여기서, Ti/Cu는 각각 200nm, 2㎛의 두께로 형성하는 것이 바람직하고, 사용되는 금속 물질 및 두께는 이로 제한되지 않는다.
그리고 도 6c에서와 같이, 하부 시드 금속층(62)(63)이 증착된 글래스 관통 비아(61)의 하부면에 전해도금을 실시하여 하부 홀 스탑층(64)을 형성하여 글래스 관통 비아(61)의 하부(Bottom Side)의 홀을 완전히 막는 형태를 갖도록 한다.
여기서, 사용된 전해 도금액은 황산동(CuSO4-5H2O), 황산(H2SO4), 염소(Cl)와 첨가제(Additive)로 이루어진 도금액을 사용한다.
이어, 도 6d에서와 같이, 전해도금을 연속적으로 진행하여 중간 필링 금속층(65)을 형성하고, 도 6e에서와 같이, 최종적으로 글래스 관통 비아(61)가 완전히 채워지는 관통 비아 필링 금속층(66)을 형성한다.
이어, 도 6f에서와 같이, 글래스 관통 비아(61)의 상부 표면(Top Surface)의 평탄화(Planarization)를 위하여 상부 시드 금속층(67)을 형성한다.
마찬가지로, 전해 도금액은 황산동(CuSO4-5H2O), 황산(H2SO4), 염소(Cl)와 첨가제(Additive)로 이루어진 도금액을 사용하고, Ti/Cu를 각각 200nm, 2㎛의 두께로 형성하는 것이 바람직하고, 사용되는 전해 도금액, 금속 물질, 두께는 이로 제한되지 않는다.
그리고 도 6g에서와 같이, 금속 배선 형성을 위하여 전해도금 공정을 진행하여 평탄화 관통 비아 금속층(68)을 형성한다.
이어, 도 6h에서와 같이, 평탄화 관통 비아 금속층(68)이 형성된 상하부 표면에 PR(Photoresist)을 도포하고 포토 리소그래피(Photo Lithography) 공정으로 패터닝하여 PR 마스크층(69a)(69b)을 형성한다.
그리고 도 6i에서와 같이, 금속 배선 형성을 위하여 PR 마스크층(69a)(69b)을 이용한 습식 식각 공정으로 평탄화 관통 비아 금속층(68)을 선택적으로 식각하여 도 6j에서와 같이 관통 비아 배선층을 최종적으로 형성한다.
여기서, 습식 식각 공정에 사용되는 에천트(70)는 사용되는 금속 배선 형성용 물질에 따라 달라지는 것으로 특정 물질로 제한되지 않는다.
이와 같은 공정 진행에서 하부 홀 스탑층(64)에 의해 하부 홀이 완전히 막히도록 하는 공정에서의 전해도금 공정은 글래스 관통 비아(61)의 하부 방향에서 이루어지고, 그 이후의 중간 필링 금속층(65) 및 관통 비아 필링 금속층(66)을 형성하는 전해도금 공정은 글래스 관통 비아(61)의 상부 방향에서 이루어지는 것이 바람직하다.
그리고 도 6e에서와 같은 글래스 관통 비아(61)가 완전히 채워지는 관통 비아 필링 금속층(66)을 형성하는 공정에서의 필링 및 전류 밀도 특성은 도 7a와 도 7b에서와 같다.
도 7a와 도 7b는 본 발명에 따른 관통형 TGV 금속 배선 형성 방법에 의해 제조된 TGV 금속 배선 단면 구성 및 전류 밀도 특성 그래프이다.
이상에서 설명한 본 발명에 따른 관통형 TGV 금속 배선 형성 방법은 홀이 양쪽면에 형성되는 관통형 비아의 하부면에 하부 시드 금속층을 형성하고 금속 필링 공정을 진행하여 틈새 결함(Void)나 경계 결함(Seam)의 발생을 효과적으로 억제할 수 있도록 하고, 관통 비아(Through Via)의 종횡비(Aspect Ratio)와 홀 크기(Hole Diameter) 및 도금액의 첨가 물질(Additive)에 영향을 받지 않고 전기적 특성을 유지할 수 있도록 한 것이다.
이와 같은 본 발명에 따른 관통형 TGV 금속 배선 형성 방법에 의해 제조된 TGV 금속 배선 평면 및 단면 구성은 도 8에서와 같다.
이와 같은 본 발명에 따른 관통형 TGV 금속 배선 형성 방법은 비아 측벽에 시드 금속층을 형성하지 않아 관통형 TGV 금속 배선을 갖는 인터포저(Interposer)의 제조 공정의 용이성을 확보하고, 전기적 특성 측면에서의 신뢰성을 높일 수 있도록 한 것이다.
이상에서의 설명에서와 같이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 본 발명이 구현되어 있음을 이해할 수 있을 것이다.
그러므로 명시된 실시 예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 전술한 설명이 아니라 특허청구 범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
60. 글래스 기판 61. 글래스 관통 비아
62.63. 하부 시드 금속층 64. 하부홀 스탑층
65. 중간 필링 금속층 66. 관통 비아 필링 금속층
67. 상부 시드 금속층 68. 평탄화 관통 비아 금속층
69a.69b. PR 마스크층 70. 에천트

Claims (11)

  1. 글래스 기판에 글래스 관통 비아를 형성하는 단계;
    상기 글래스 관통 비아의 측벽에 시드 금속층을 형성하지 않고 상기 글래스 관통 비아의 하부면에 하부 시드 금속층을 형성하여, 도금 공정을 진행하여 상기 글래스 관통 비아의 하부 홀을 막는 단계;
    하부 차오름 금속 필링(Bottom-up Metal Filling)을 위한 도금 공정으로 글래스 관통 비아를 모두 채우는 단계;
    관통형 비아 홀을 모두 채우고, 글래스 관통 비아의 상부 표면(Top Surface)의 평탄화(Planarization)를 위하여 상부 시드 금속층을 형성하고 도금 공정을 진행하여 평탄화된 관통 비아 금속층을 형성하는 단계;를 포함하고,
    글래스 관통 비아의 하부 홀을 막는 도금 공정은 글래스 관통 비아의 하부 방향에서 이루어지고, 하부 차오름 금속 필링(Bottom-up Metal Filling) 공정으로 글래스 관통 비아를 모두 채우는 도금 공정은 글래스 관통 비아의 상부 방향에서 이루어지는 것을 특징으로 하는 관통형 TGV 금속 배선 형성 방법.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서, 도금 공정에 사용되는 전해 도금액은 황산동(CuSO4-5H2O), 황산(H2SO4), 염소(Cl)와 첨가제(Additive)로 이루어진 도금액을 사용하는 것을 특징으로 하는 관통형 TGV 금속 배선 형성 방법.
  5. 제 1 항에 있어서, 상부 시드 금속층을 형성하는 공정은 하부 시드 금속층을 형성하는 공정과 동일한 공정으로 진행되고,
    PVD(Physical Vapor Deposition) 공정으로 다층 박막금속층을 증착하는 것을 특징으로 하는 관통형 TGV 금속 배선 형성 방법.
  6. 글래스 기판에 글래스 관통 비아를 형성하고 측벽에 시드 금속층을 형성하지 않고 상기 글래스 관통 비아의 하부면에 하부 시드 금속층을 형성하는 단계;
    하부 시드 금속층이 증착된 글래스 관통 비아의 하부면에 전해도금을 실시하여 하부 홀 스탑층을 형성하여 글래스 관통 비아의 하부(Bottom Side)의 홀을 완전히 막는 형태를 갖도록 하는 단계;
    전해도금을 진행하여 글래스 관통 비아가 완전히 채워지는 관통 비아 필링 금속층을 형성하는 단계;
    글래스 관통 비아의 상부 표면(Top Surface)에 상부 시드 금속층을 형성하고, 전해도금 공정을 진행하여 평탄화된 관통 비아 금속층을 형성하는 단계;
    상기 평탄화된 관통 비아 금속층을 선택적으로 식각하여 글래스 관통 비아의 상부와 하부에 관통 비아 배선층을 형성하는 단계를 포함하고,
    글래스 관통 비아의 하부 홀을 막는 도금 공정은 글래스 관통 비아의 하부 방향에서 이루어지고, 글래스 관통 비아가 완전히 채워지는 관통 비아 필링 금속층을 형성하는 도금 공정은 글래스 관통 비아의 상부 방향에서 이루어지는 것을 특징으로 하는 관통형 TGV 금속 배선 형성 방법.
  7. 삭제
  8. 제 6 항에 있어서, 도금 공정에 사용되는 전해 도금액은 황산동(CuSO4-5H2O), 황산(H2SO4), 염소(Cl)와 첨가제(Additive)로 이루어진 도금액을 사용하는 것을 특징으로 하는 관통형 TGV 금속 배선 형성 방법.
  9. 제 6 항에 있어서, 상부 시드 금속층을 형성하는 공정은 하부 시드 금속층을 형성하는 공정과 동일한 공정으로 진행되고,
    PVD(Physical Vapor Deposition) 공정으로 다층 박막금속층을 증착하는 것을 특징으로 하는 관통형 TGV 금속 배선 형성 방법.
  10. 제 6 항에 있어서, 글래스 기판에 글래스 관통 비아를 형성하고 글래스 기판 표면 및 글래스 관통 비아 표면의 이물질을 제거하기 위하여 O2 플라즈마 공정으로 디스미어(Desmear)를 실시하는 것을 특징으로 하는 관통형 TGV 금속 배선 형성 방법.
  11. 제 6 항에 있어서, 글래스 관통 비아의 상부와 하부에 관통 비아 배선층을 형성하는 단계에서,
    평탄화 관통 비아 금속층이 형성된 상하부 표면에 PR(Photoresist)을 도포하고 포토 리소그래피(Photo Lithography) 공정으로 패터닝하여 PR 마스크층을 형성하고,
    금속 배선 형성을 위하여 PR 마스크층을 이용한 습식 식각 공정으로 평탄화 관통 비아 금속층을 선택적으로 식각하여 관통 비아 배선층을 형성하는 것을 특징으로 하는 관통형 TGV 금속 배선 형성 방법.

KR1020170083491A 2017-06-30 2017-06-30 관통형 tgv 금속 배선 형성 방법 KR101980871B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020170083491A KR101980871B1 (ko) 2017-06-30 2017-06-30 관통형 tgv 금속 배선 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170083491A KR101980871B1 (ko) 2017-06-30 2017-06-30 관통형 tgv 금속 배선 형성 방법

Publications (2)

Publication Number Publication Date
KR20190003050A KR20190003050A (ko) 2019-01-09
KR101980871B1 true KR101980871B1 (ko) 2019-05-23

Family

ID=65017411

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170083491A KR101980871B1 (ko) 2017-06-30 2017-06-30 관통형 tgv 금속 배선 형성 방법

Country Status (1)

Country Link
KR (1) KR101980871B1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11152294B2 (en) 2018-04-09 2021-10-19 Corning Incorporated Hermetic metallized via with improved reliability
CN113474311B (zh) 2019-02-21 2023-12-29 康宁股份有限公司 具有铜金属化贯穿孔的玻璃或玻璃陶瓷制品及其制造过程
CN113261094B (zh) * 2019-03-07 2024-04-16 爱玻索立克公司 封装基板及包括其的半导体装置
WO2020185021A1 (ko) 2019-03-12 2020-09-17 에스케이씨 주식회사 패키징 기판 및 이를 포함하는 반도체 장치
KR102339866B1 (ko) 2021-08-04 2021-12-16 와이엠티 주식회사 레벨링제 및 이를 포함하는 유리비아홀 기판 도금을 위한 전기도금 조성물
KR20240031738A (ko) * 2022-09-01 2024-03-08 주식회사 익스톨 관통 비아 금속 배선 형성방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101546190B1 (ko) * 2014-06-26 2015-08-20 성균관대학교산학협력단 관통형 전극을 포함하는 기판 구조체 및 이의 제조 방법
JP2016154240A (ja) * 2010-03-03 2016-08-25 ジョージア テック リサーチ コーポレイション マイクロ電子パッケージ、及び半導体パッケージ回路

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110008474A (ko) 2009-07-20 2011-01-27 주식회사 하이닉스반도체 반도체 패키지 및 그의 제조방법
KR101225253B1 (ko) 2011-04-05 2013-01-22 한국기계연구원 칩 접합을 위한 실리콘 기판 관통 비아, 이를 포함하는 칩, 적층 칩 및 전기도금을 이용한 적층 칩 접합방법
KR101364088B1 (ko) 2012-09-12 2014-02-20 전자부품연구원 인터포저, 그리고 이의 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016154240A (ja) * 2010-03-03 2016-08-25 ジョージア テック リサーチ コーポレイション マイクロ電子パッケージ、及び半導体パッケージ回路
KR101546190B1 (ko) * 2014-06-26 2015-08-20 성균관대학교산학협력단 관통형 전극을 포함하는 기판 구조체 및 이의 제조 방법

Also Published As

Publication number Publication date
KR20190003050A (ko) 2019-01-09

Similar Documents

Publication Publication Date Title
KR101980871B1 (ko) 관통형 tgv 금속 배선 형성 방법
JP6908090B2 (ja) 配線構造体
US11121104B2 (en) Method for manufacturing interconnect structure
US9484293B2 (en) Semiconductor devices with close-packed via structures having in-plane routing and method of making same
US9543204B2 (en) Method for manufacturing semiconductor device
TWI455663B (zh) 具有雙晶銅線路層之電路板及其製作方法
KR100907896B1 (ko) 시스템 인 패키지의 금속 전극 형성방법
KR100801077B1 (ko) 웨이퍼 표면 상에 균일한 도금을 제공하기 위한 임베디드전기도금 전류 경로를 갖는 반도체 웨이퍼
TWI682514B (zh) 用於超(跳)貫孔整合之金屬互連及其製造方法
US20090071707A1 (en) Multilayer substrate with interconnection vias and method of manufacturing the same
WO2012061304A1 (en) Ultra-thin interposer assemblies with through vias
TW201108367A (en) Coreless package substrate and method of forming the same
US20130249047A1 (en) Through silicon via structure and method for fabricating the same
TW201637143A (zh) 中介層、半導體裝置及其等之製造方法
JP2017005081A (ja) インターポーザ、半導体装置、およびそれらの製造方法
US8519524B1 (en) Chip stacking structure and fabricating method of the chip stacking structure
US9524924B2 (en) Dielectric cover for a through silicon via
JP2011258803A (ja) 貫通孔を形成しためっき層付シリコン基板
CN112151496B (zh) 一种内嵌电感的tsv结构及其制备方法
Murugesan et al. Cu lateral interconnects formed between 100-µm-thick self-assembled chips on flexible substrates
TW201611695A (zh) 無核心層封裝基板與其製造方法
US20170170099A1 (en) Interposer structure and manufacturing method thereof
KR100826784B1 (ko) 반도체 장치의 금속 배선 형성 방법
KR100591136B1 (ko) 반도체 소자 및 그 제조 방법
CN117276186A (zh) 半导体基板中硅通孔的制作方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right