JP2018174190A - 貫通電極基板およびその製造方法 - Google Patents
貫通電極基板およびその製造方法 Download PDFInfo
- Publication number
- JP2018174190A JP2018174190A JP2017070285A JP2017070285A JP2018174190A JP 2018174190 A JP2018174190 A JP 2018174190A JP 2017070285 A JP2017070285 A JP 2017070285A JP 2017070285 A JP2017070285 A JP 2017070285A JP 2018174190 A JP2018174190 A JP 2018174190A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- adhesion
- adhesion layer
- electrode
- conductive layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Abstract
Description
第1表面と、前記第1表面の反対側の第2表面とを有し、前記第1表面から前記第2表面まで貫通する貫通孔が設けられた透明基板と、
前記貫通孔の側壁上に位置する第1密着層と、
前記第1表面上および前記第2表面上の少なくとも一方に少なくとも部分的に位置する第2密着層と、
前記第1密着層上に位置する貫通電極と、
前記第2密着層上に位置する導電層と、を備える、貫通電極基板が提供される。
前記第2密着層を介した前記透明基板と前記導電層との密着性は、前記透明基板と前記導電層との直接的な密着性より高くてもよい。
前記第2密着層は、前記導電層の前記複数の配線部のそれぞれに対応するように前記第1表面上および前記第2表面上の少なくとも一方に部分的に位置してもよい。
前記貫通電極と前記パッド部との境界部において、前記パッド部に覆われた前記第2密着層は、前記第1密着層に連続していてもよい。
第1表面と、前記第1表面の反対側の第2表面とを有する透明基板を準備する工程と、
前記透明基板に、前記第1表面から前記第2表面まで貫通する貫通孔を形成する工程と、
前記貫通孔の側壁上に第1密着層を形成する工程と、
前記第1表面上および前記第2表面上の少なくとも一方に、少なくとも部分的に第2密着層を形成する工程と、
前記第1密着層上に貫通電極を形成する工程と、
前記第2密着層上に導電層を形成する工程と、を備える、貫通電極基板の製造方法が提供される。
前記導電層を形成する工程は、前記第2密着層上に触媒を付着させる工程と、前記触媒が付着された前記第2密着層上に無電解めっきを行う工程と、を有してもよい。
透明基板2は、可視光に対する透過性を有する基板であり、例えば、石英ガラス、無アルカリガラス、ソーダライムガラス、パイレックス(登録商標)ガラス、合成石英板等の可撓性のない透明なリジッド材が挙げられる。この種の透明基板2は、透明性が要求される貫通電極基板1に好適に用いることができる。特に無アルカリガラスは信頼性とコストの点で好ましい。
側壁密着層31は、貫通孔23の側壁231上に位置し、透明基板2および貫通電極4の双方への密着性および絶縁性を有する層である。
透明基板2および貫通電極4との間で高い密着性を発揮することができる。
第1面密着層32は、第1表面21上に位置し、透明基板2および第1面導電層51の双方への密着性および絶縁性を有する層である。
第2面密着層33は、第2表面22上に位置し、透明基板2および第2面導電層52の双方への密着性および絶縁性を有する層である。
貫通電極4は、貫通孔23の内部において側壁密着層31上に位置し、且つ導電性を有する部材である。図1の例において、貫通電極4の厚みは、貫通孔23の幅すなわち内径よりも小さく、このため、貫通孔23の内部には、貫通電極4が存在しない空間がある。すなわち、貫通電極4は、いわゆるコンフォーマルビアである。なお、図1の例において、貫通孔23の内部の空間は、貫通電極4の内側に位置する有機層6で埋められている。
第1面導電層51は、第1面密着層32上に位置し、且つ導電性を有する層である。第1面導電層51は、複数の第1面配線部511と、第1面パッド部512とを有する。
第2面導電層52は、第2面密着層33上に位置し、且つ導電性を有する層である。第2面導電層52は、複数の第2面配線部521と、第2面パッド部522とを有する。
有機層6は、貫通孔23の内部に位置する、絶縁性を有する層である。有機層6の有機材料としては、ポリイミドやエポキシ樹脂などを用いることができる。
以下、貫通電極基板1の製造方法の一例について、図1乃至図9を参照して説明する。
図2は、本実施形態による貫通電極基板1の製造方法を示す断面図である。まず、透明基板2を準備する。透明基板2を準備した後、図2に示すように、第1表面21から第2表面22まで透明基板2を貫通する貫通孔23を透明基板2に形成する。貫通孔23の形成方法としては、例えば、レーザ照射を用いることができる。レーザとしては、エキシマレーザ、Nd:YAGレーザ、フェムト秒レーザ等を用いることができる。Nd:YAGレーザを採用する場合、波長が1064nmの基本波、波長が532nmの第2高調波、波長が355nmの第3高調波等を用いることができる。
図3は、図2に続く本実施形態による貫通電極基板1の製造方法を示す断面図である。貫通孔23を形成した後、図3に示すように、貫通孔23の側壁231上への側壁密着層31の形成と、第1表面21上への第1面密着層32の形成と、第2表面22上への第2面密着層33の形成とを行う。密着層31〜33は、例えば、15〜200nmの厚みに形成する。密着層31〜33の形成は、例えば、ディップコート、スプレーコートまたはスピンコートなどのウェットプロセスで行うことができる。このうち、ディップコートによれば、すべての密着層31〜33を同時に形成することができるので、製造効率を向上させることができる。
図4は、図3に続く本実施形態による貫通電極基板1の製造方法を示す断面図である。密着層31〜33を形成した後、図4に示すように、密着層31〜33上にシード層7を形成する。シード層7は、例えば200〜500nmの厚みに形成する。以下、密着層31〜33が形成された透明基板2のことを、単に透明基板2とも呼ぶ。
図5は、図4に続く本実施形態による貫通電極基板1の製造方法を示す断面図である。シード層7を形成した後、図5に示すように、貫通電極4、第1面導電層51および第2面導電層52を形成すべき一部の領域を除いて、シード層7上にレジスト層9を形成する。レジスト層9の形成は、例えば、シード層7上にドライフィルムレジストをラミネートし、ラミネートされたドライフィルムレジストを露光および現像することで行うことができる。
図6は、図5に続く本実施形態による貫通電極基板1の製造方法を示す断面図である。レジスト層9を形成した後、図6に示すように、レジスト層9をマスクとした電解めっき法により、レジスト層9によって覆われていないシード層7上にめっき層8を形成する。めっき層8は、例えば2〜12μmの厚みに形成する。
図7は、図6に続く本実施形態による貫通電極基板1の製造方法を示す断面図である。めっき層8を形成した後、図7に示すように、透明基板2からレジスト層9を剥離すなわち除去する。レジスト層9は、例えば、アルカリ溶液への浸漬で除去することができる。
図8は、図7に続く本実施形態による貫通電極基板1の製造方法を示す断面図である。レジスト層9を除去した後、図8に示すように、シード層7のうちレジスト層9が形成されていた部分を除去する。シード層7は、例えば、ウェットエッチングで除去することができる。シード層7を除去することで、貫通電極4と、第1面導電層51と、第2面導電層52とが同時に形成される。
図9は、図8に続く本実施形態による貫通電極基板1の製造方法を示す断面図である。シード層7を除去した後、図9に示すように、第1面密着層32のうち第1面導電層51で覆われていない部分を除去するとともに、第2面密着層33のうち第2面導電層52で覆われていない部分を除去する。密着層32、33は、例えば、プラズマアッシングやアルカリ浸漬などで除去することができる。
密着層32、33を除去した後、図1に示すように、貫通孔23の内部に有機層6を形成する。具体的には、先ず、有機層6を構成するための樹脂層を含むフィルムを、透明基板2の第1表面21上及び第2表面22上に配置する。次いで、フィルムを加圧することにより、樹脂層を貫通孔23の内部に押し込む。その後、貫通孔23の内部に押し込まれた樹脂層を、樹脂層に光を照射することなどによって硬化させる。また、樹脂層の不要部分を除去する。このようにして、貫通孔23の内部に有機層6を設けることができる。
以下、本実施形態の実施例として、貫通電極基板1の試料に対して実施した観察および電気検査の結果について説明する。
次に、第1の変形例として、貫通孔23の形状の変形例について説明する。図11(a)は、本実施形態の第1の変形例による貫通電極基板1として、貫通孔23の一変形例を示す断面図である。図11(b)は、図11(a)と異なる貫通孔23の変形例を示す断面図である。図11(c)は、図11(a)および図11(b)と異なる貫通孔23の変形例を示す断面図である。
次に、第1面密着層32および第2面密着層33が全面的に形成された第2の変形例について説明する。図12は、本実施形態の第2の変形例による貫通電極基板1を示す断面図である。図1の例において、第1面密着層32は、第1面導電層51に対応するように第1表面21上に部分的に位置し、第2面密着層33は、第2面導電層52に対応するように第2表面22上に部分的に位置している。すなわち、第1面密着層32は、第1面導電層51が存在しない第1表面21上には設けられておらず、第2面密着層33は、第2面導電層52が存在しない第2表面22上には設けられていない。
次に、導電層51、52が密着層32、33の側壁を覆う第3の変形例について説明する。図13は、本実施形態の第3の変形例による貫通電極基板1を示す断面図である。
図14は、上記各態様の貫通電極基板1を適用できる製品の例を示す図である。本開示の実施形態に係る貫通電極基板1は、光学用途の様々な製品に適用できる。例えば、貫通電極基板1は、携帯電話110のカメラ、スマートフォン120のカメラ、デジタルビデオカメラ130、デジタルカメラ140等に搭載できる。
2 透明基板
21 第1表面
22 第2表面
23 貫通孔
31 側壁密着層
32 第1面密着層
33 第2面密着層
4 貫通電極
51 第1面導電層
52 第2面導電層
Claims (14)
- 第1表面と、前記第1表面の反対側の第2表面とを有し、前記第1表面から前記第2表面まで貫通する貫通孔が設けられた透明基板と、
前記貫通孔の側壁上に位置する第1密着層と、
前記第1表面上および前記第2表面上の少なくとも一方に少なくとも部分的に位置する第2密着層と、
前記第1密着層上に位置する貫通電極と、
前記第2密着層上に位置する導電層と、を備える、貫通電極基板。 - 前記第1密着層を介した前記透明基板と前記貫通電極との密着性は、前記透明基板と前記貫通電極との直接的な密着性より高く、
前記第2密着層を介した前記透明基板と前記導電層との密着性は、前記透明基板と前記導電層との直接的な密着性より高い、請求項1に記載の貫通電極基板。 - 前記第1密着層および前記第2密着層は、有機物を含有する、請求項1または2に記載の貫通電極基板。
- 前記第1密着層および前記第2密着層は、15nm以上200nm以下の厚みを有する、請求項1乃至3のいずれか一項に記載の貫通電極基板。
- 前記貫通孔は、前記第1表面に沿った面方向の寸法に対する前記第1表面に交差する厚み方向の寸法の比であるアスペクト比が、3以上33以下である、請求項1乃至4のいずれか一項に記載の貫通電極基板。
- 前記導電層は、前記第1表面に沿った面方向に間隔を空けて位置する複数の配線部を有し、
前記第2密着層は、前記導電層の前記複数の配線部のそれぞれに対応するように前記第1表面上および前記第2表面上の少なくとも一方に部分的に位置する、請求項1乃至5のいずれか一項に記載の貫通電極基板。 - 前記導電層は、前記貫通孔の周縁部上において前記貫通電極に連続するパッド部を更に有し、
前記貫通電極と前記パッド部との境界部において、前記パッド部に覆われた前記第2密着層は、前記第1密着層に連続している、請求項6に記載の貫通電極基板。 - 前記第1密着層と前記貫通電極との間および前記第2密着層と前記導電層との間に触媒が存在する、請求項1乃至7のいずれか一項に記載の貫通電極基板。
- 前記導電層は、前記第2密着層上に位置する第1導電層と、前記第1導電層上に位置する第2導電層と、を有する、請求項1乃至8のいずれか一項に記載の貫通電極基板。
- 前記貫通電極は、前記第1密着層上に位置し、前記第1導電層と同一の成分を含有する第3導電層と、前記第3導電層上に位置し、前記第2導電層と同一の成分を含有する第4導電層と、を有する、請求項9に記載の貫通電極基板。
- 前記第1導電層と前記第2導電層とは、同一の成分を含有する、請求項9または10に記載の貫通電極基板。
- 前記透明基板は、ガラスを含有する、請求項1乃至11のいずれか一項に記載の貫通電極基板。
- 第1表面と、前記第1表面の反対側の第2表面とを有する透明基板を準備する工程と、
前記透明基板に、前記第1表面から前記第2表面まで貫通する貫通孔を形成する工程と、
前記貫通孔の側壁上に第1密着層を形成する工程と、
前記第1表面上および前記第2表面上の少なくとも一方に、少なくとも部分的に第2密着層を形成する工程と、
前記第1密着層上に貫通電極を形成する工程と、
前記第2密着層上に導電層を形成する工程と、を備える、貫通電極基板の製造方法。 - 前記貫通電極を形成する工程は、前記第1密着層上に触媒を付着させる工程と、前記触媒が付着された前記第1密着層上に無電解めっきを行う工程と、を有し、
前記導電層を形成する工程は、前記第2密着層上に触媒を付着させる工程と、前記触媒が付着された前記第2密着層上に無電解めっきを行う工程と、を有する、請求項13に記載の貫通電極基板の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017070285A JP6889855B2 (ja) | 2017-03-31 | 2017-03-31 | 貫通電極基板およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017070285A JP6889855B2 (ja) | 2017-03-31 | 2017-03-31 | 貫通電極基板およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2018174190A true JP2018174190A (ja) | 2018-11-08 |
JP6889855B2 JP6889855B2 (ja) | 2021-06-18 |
Family
ID=64106633
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017070285A Active JP6889855B2 (ja) | 2017-03-31 | 2017-03-31 | 貫通電極基板およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6889855B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113261094A (zh) * | 2019-03-07 | 2021-08-13 | Skc株式会社 | 封装基板及包括其的半导体装置 |
JP2022522590A (ja) * | 2019-03-07 | 2022-04-20 | アブソリックス インコーポレイテッド | パッケージング基板及びこれを含む半導体装置 |
US11967542B2 (en) | 2019-03-12 | 2024-04-23 | Absolics Inc. | Packaging substrate, and semiconductor device comprising same |
US11981501B2 (en) | 2020-03-12 | 2024-05-14 | Absolics Inc. | Loading cassette for substrate including glass and substrate loading method to which same is applied |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2013150940A1 (ja) * | 2012-04-05 | 2013-10-10 | 旭硝子株式会社 | 貫通電極付きガラス基板、および貫通電極付きガラス基板の製造方法 |
JP2016046267A (ja) * | 2014-08-19 | 2016-04-04 | 凸版印刷株式会社 | 配線基板及びその製造方法、並びに半導体装置及びその製造方法 |
-
2017
- 2017-03-31 JP JP2017070285A patent/JP6889855B2/ja active Active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2013150940A1 (ja) * | 2012-04-05 | 2013-10-10 | 旭硝子株式会社 | 貫通電極付きガラス基板、および貫通電極付きガラス基板の製造方法 |
JP2016046267A (ja) * | 2014-08-19 | 2016-04-04 | 凸版印刷株式会社 | 配線基板及びその製造方法、並びに半導体装置及びその製造方法 |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113261094A (zh) * | 2019-03-07 | 2021-08-13 | Skc株式会社 | 封装基板及包括其的半导体装置 |
JP2022522392A (ja) * | 2019-03-07 | 2022-04-19 | アブソリックス インコーポレイテッド | パッケージング基板及びこれを含む半導体装置 |
JP2022522590A (ja) * | 2019-03-07 | 2022-04-20 | アブソリックス インコーポレイテッド | パッケージング基板及びこれを含む半導体装置 |
JP7293360B2 (ja) | 2019-03-07 | 2023-06-19 | アブソリックス インコーポレイテッド | パッケージング基板及びこれを含む半導体装置 |
JP7433318B2 (ja) | 2019-03-07 | 2024-02-19 | アブソリックス インコーポレイテッド | パッケージング基板及びこれを含む半導体装置 |
CN113261094B (zh) * | 2019-03-07 | 2024-04-16 | 爱玻索立克公司 | 封装基板及包括其的半导体装置 |
US11967542B2 (en) | 2019-03-12 | 2024-04-23 | Absolics Inc. | Packaging substrate, and semiconductor device comprising same |
US11981501B2 (en) | 2020-03-12 | 2024-05-14 | Absolics Inc. | Loading cassette for substrate including glass and substrate loading method to which same is applied |
Also Published As
Publication number | Publication date |
---|---|
JP6889855B2 (ja) | 2021-06-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI291221B (en) | Printed circuit board, flip chip ball grid array board and method of fabricating the same | |
JP7171059B2 (ja) | 電子部品の製造方法 | |
JP2011017069A (ja) | 成形回路部品の製造方法 | |
JP6068123B2 (ja) | プリント配線基板の製造方法およびその方法により製造されたプリント配線基板 | |
JP5350138B2 (ja) | 電気回路の製造方法、及びその方法により得られる電気回路基板 | |
JP2018174190A (ja) | 貫通電極基板およびその製造方法 | |
JP2005322868A (ja) | プリント回路基板の電解金メッキ方法 | |
JP2018157051A (ja) | バンプ付き配線基板の製造方法 | |
KR20170123238A (ko) | 반도체 패키지 및 반도체 패키지의 제조 방법 | |
JP2018174189A (ja) | 貫通電極基板およびその製造方法 | |
TW202211739A (zh) | 印刷電路板的製造方法 | |
KR100772432B1 (ko) | 인쇄 회로 기판 제조 방법 | |
JP6691835B2 (ja) | 半導体パッケージの製造方法 | |
JP2018174188A (ja) | 導電基板およびその製造方法 | |
JP2018174194A (ja) | 貫通電極基板およびその製造方法 | |
JP2007214338A (ja) | 片面ポリイミド配線基板の製造方法 | |
JP2012033642A (ja) | 配線基板の製造方法 | |
JP2006186059A (ja) | 多層プリント配線板及びその製造方法 | |
TW201241236A (en) | Process for etching a recessed structure filled with tin or a tin alloy | |
JP2018076549A (ja) | 膜付き基板の製造方法及び金属膜用エッチング液 | |
TWI722290B (zh) | 配線用基板之製造方法 | |
JP2018174051A (ja) | 導電基板およびその製造方法 | |
JP2018107247A (ja) | 膜付き基板の製造方法及び金属膜用エッチング液 | |
JP2018107246A (ja) | 膜付き基板の製造方法及び金属膜用エッチング液 | |
JP5302810B2 (ja) | 三次元成形回路部品の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20200130 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20201022 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20201030 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20201203 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20210423 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20210506 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6889855 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |