JP2016046267A

JP2016046267A - 配線基板及びその製造方法、並びに半導体装置及びその製造方法

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Publication number: JP2016046267A
Application number: JP2014166693A
Authority: JP
Inventors: 智洋吉田; Tomohiro Yoshida
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Priority date: 2014-08-19
Filing date: 2014-08-19
Publication date: 2016-04-04
Anticipated expiration: 2034-08-19
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Abstract

【課題】ボイドの無い貫通電極を持つ配線基板及びその製造方法、並びに半導体装置およびその製造方法を提供する。【解決手段】配線基板は、コア基材と、コア基材に積層され、ビアの形成された１層以上の絶縁層と、コア基材および絶縁層の間または隣接して積層された２つの絶縁層の間に積層された１層以上の配線層と、コア基材に形成されたテーパー形状の貫通孔と、貫通孔に導電材料を充填してなる貫通電極と、コア基材の第１の面に貫通孔により形成される円形の第１の開口部と、第１の面とは反対の第２の面に貫通孔により形成される、円形であって、第１の開口部より直径の小さい第２の開口部と、第２の開口部を覆い、かつ第２の面と第２の面に隣接して積層された絶縁層との間に積層されたランドとを含む【選択図】図１

Description

本発明は、配線基板及びその製造方法、並びに半導体装置及びその製造方法に関する。

ウェハープロセスで製造される各種のメモリー、ＣＭＯＳ、ＣＰＵ等の半導体素子は、電気的接続用の端子を有する。その接続用端子のピッチと、半導体素子と電気的な接続がなされるべきプリント配線板側の接続部のピッチとは、そのスケールが数倍から数十倍程度異なる。そのため、半導体素子とプリント基板を電気的に接続しようとする場合、インターポーザと称されるピッチ変換のための仲介用基板（半導体素子実装用基板）が使用される。このインターポーザの一方の面に、半導体素子を実装し、他方の面もしくは基板の周辺でプリント配線板との接続がとられる。

半導体素子をプリント配線板に実装するためのインターポーザは、従来有機材料を用いた基板が使用されてきた。しかし、近年のスマートフォンに代表される急速な電子機器の発展により、半導体素子を縦に積層させたり、異なるタイプの半導体素子を同一基板上に並べて実装したりする、３次元又は２．５次元実装技術が不可欠となりつつある。前述の技術開発により、電子機器のさらなる高速化・大容量化・低消費電力化が実現可能と考えられている。一方で、半導体素子が高密度化するに従い、インターポーザにもより微細な配線を作りこむことが求められる。しかしながら、従来の有機基板では樹脂の吸湿や温度による伸縮が大きく、スケールを合わせた微細配線の形成が難しいという課題があった。

そこで、近年基材にシリコンやガラスを用いるインターポーザの開発に大きな注目が集まっている。これらの材料は、吸湿や伸縮の影響を受けにくいため、微細配線の形成に有利となる。また内部に微細な貫通孔をあけ導電性物質を充填する、ＴＳＶ（Ｔｈｒｏｕｇｈ−ＳｉｌｉｃｏｎＶｉａ）やＴＧＶ（Ｔｈｒｏｕｇｈ−ＧｌａｓｓＶｉａ）と呼ばれる貫通電極が形成できる。この貫通電極は、基板の表裏面の配線を最短距離で接続し、信号伝送速度の高速化など優れた電気特性を実現する。さらには内部に配線を形成する構造のため、デバイスの小型化や高密度化にも有効な実装方法であるといえる。また貫通電極の採用により、多ピン並列接続が可能となるため、ＬＳＩ自体を高速化させる必要がなくなり、低消費電力化が実現できる。このような多数の利点が挙げられている。

両者を比較すると、シリコンインターポーザ（Ｓｉ−ＩＰ）はガラスインターポーザ（Ｇ−ＩＰ）よりもさらに微細加工性に優れ、配線・ＴＳＶ形成プロセスも既に確立されている。一方で、円形のシリコンウエハでしか扱えないためウエハ周辺部が使用できないことや、大型サイズで一括生産できないため、コストが高くなるという欠点を有する。Ｇ−ＩＰは、大型パネルでの一括処理が可能であり、またロール・ツー・ロール方式での生産方法も考えられるため大幅なコストダウが可能となる。さらに放電やレーザー加工などで貫通孔を形成するＴＧＶとは異なり、ＴＳＶはガスエッチングにより孔を掘っていくため、加工時間が長くなることや、ウエハ薄化工程を含むことなども、コスト高の要因となっている。

さらに電気特性の面では、Ｇ−ＩＰは基板自体がＳｉ−ＩＰと違って絶縁体のため、高速回路においても寄生素子発生の懸念がなく、より電気特性に優れている。そもそも基板にガラスを用いると絶縁膜を形成する工程自体が必要ないため、絶縁信頼性が高く、タクトも短い。

以上のように、低コストにインターポーザを作ることができるガラスであるが、課題として、微細配線やＴＧＶを形成するプロセスが未だ確立されていないこと、また配線材料の主流である銅とガラスの密着性が悪いことなどが挙げられる。特に一般的に考えられるＴＧＶの形成方法は、スルーホールフィリング（ＴＨＦ）の工程を必要とするため、貫通電極にボイドが発生し、信頼性を大きく下げる要因となる。

特許文献１から３は、ＴＨＦ方法に関する文献である。それぞれの文献で手法は異なるが、基本的にはスルーホールの片側のみを先に塞ぎ、フィリングしやすいブラインドホールを経由して貫通電極を形成させている。特許文献１では、片側に選択的にシード層を形成し、その面にレジストをパターニング、さらに電解めっきで片側のスルーホールを塞いでから、もう一方の開口部に金属を充填するというものである。金属を充填するには、再度シード層の形成、レジストパターニング、電解めっき及び導電性ペーストの使用を必要とする。

特許文献２の手法は、まず保護フィルムにより片側のスルーホールを塞ぎ、ブラインドホール内に一度樹脂を充填する。その後、保護フィルムを剥離して片側のみシード層を形成する。ここで充填した樹脂を除去して再度ブラインドホールとし、シード層を用いたポストめっきで貫通電極を形成する。

特許文献３の手法は、スルーホールを含む全面にシード層を形成して電解めっきを行うが、基板の表裏面にかかる電流密度に高低差をつける。すると、高電流密度側のめっき析出速度が速いため、スルーホールの片方が先に塞がりブラインドホールが形成できる。
特許文献１や２と異なり簡便な手法であるといえる。しかし、この手法では電解めっきを用いて片側を選択的に塞ぐため、めっきの電流密度を表裏で大きく変える必要がある。よって、貫通電極内のめっき皮膜特性に分布が生じ、欠陥部位の発生など信頼性が大きく低下することが懸念される。

特許第４６３４７３５号公報特開２０１２−１１４４００号公報特許第５１９１３３１号公報

本発明の課題は、ボイドが無い貫通電極を持つ配線基板及びその製造方法、並びに半導体装置およびその製造方法を提供することである。

上記課題を解決するための本発明の一局面は、コア基材と、コア基材に積層され、ビアの形成された１層以上の絶縁層と、コア基材および絶縁層の間または隣接して積層された２つの絶縁層の間に積層された１層以上の配線層と、コア基材に形成されたテーパー形状の貫通孔と、貫通孔に導電材料を充填してなる貫通電極と、コア基材の第１の面に貫通孔により形成される円形の第１の開口部と、第１の面とは反対の第２の面に貫通孔により形成される、円形であって、第１の開口部より直径の小さい第２の開口部と、第２の開口部を覆い、かつ第２の面と第２の面に隣接して積層された絶縁層との間に積層されたランドとを含む、配線基板である。

また、コア基材が、ガラスを含んでもよい。

また、第２の開口部の直径は、４０μｍ以下であってもよい。

また、導電材料がＣｕ、Ａｇ、Ａｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｒｕ、Ｆｅまたはこれらの金属を含む化合物のいずれかであってもよい。

また、コア基材と貫通電極との間、コア基材と第１の面に隣接して積層された配線層との間、およびコア基材とランドとの間にそれぞれ密着層が形成されていてもよい。

また、コア基材の両面に絶縁層と配線層とをそれぞれ交互に積層させ、多層化させてもよい。

また、本発明の他の局面は、上述の配線基板の一方の表面に半導体素子を搭載し、配線基板の他方の表面をプリント配線基板に実装した、半導体装置である。

また、本発明の他の局面は、コア基材の第１の面から、第１の面とは反対の第２の面にかけて貫通する孔を、第１の面における貫通孔の第１の開口部の直径が、第２の面における貫通孔の第２の開口部の直径より大きくなるように形成する貫通孔形成工程と、貫通孔を形成したコア基材に密着層を形成する密着層形成工程と、密着層上に無電解めっきによりシード層を形成するシード層形成工程と、第１の面のみをマスクでカバーする保護工程と、第２の開口部が塞がるまで無電解めっきを実施し、貫通孔をブラインドホールとするブラインドホール形成工程と、マスクを剥がすマスク除去工程と、ブラインドホールの充填と回路パターン形成を電解めっきで行う第１の面の配線形成工程と、第１の面のみに絶縁層を形成する第１の面の絶縁層形成工程と、コア基材の第２の面に形成された金属層を、事前に定めた厚さまで薄化する金属層薄化工程と、薄化された金属層をパターニングして、ランドを形成するランド形成工程と、第２の面に絶縁層を形成する第２の面の絶縁層形成工程と、コア基材の両面の絶縁層の一部を除去し、コア基材の両面に回路パターンを形成し、下層と電気的に接続される配線層を形成する配線層形成工程とを含む、配線基板の製造方法である。

また、本発明の他の局面は、上述の配線基板の製造方法によって配線基板を製造する工程と、最表面に積層された配線層を覆うように積層された絶縁層を形成し、絶縁層にビアを形成し、絶縁層上にビアを介して配線層と電気的に接続される配線層をさらに形成する工程を１回以上繰り返す多層化工程と、コア基材に積層された配線層の一方の最表面に半導体素子を搭載する半導体素子実装工程と、コア基材に積層された配線層の他方の最表面をプリント配線基板に実装する半導体装置形成工程とを含む、半導体装置の製造方法である。

本発明によれば、ボイドが無い貫通電極を持つ配線基板及びその製造方法、並びに半導体装置およびその製造方法を提供することが出来る。

本発明に係る配線基板の一実施形態の概念断面図本発明に係る配線基板の製造方法の一実施形態を説明する概念断面図本発明に係る配線基板の製造方法の一実施形態を説明する概念断面図本発明に係る配線基板の製造方法の一実施形態を説明する概念断面図本発明に係る配線基板の製造方法の一実施形態を説明する概念断面図本発明に係る配線基板の製造方法の一実施形態を説明する概念断面図本発明に係る配線基板の製造方法の一実施形態を説明する概念断面図本発明に係る配線基板の製造方法の一実施形態を説明する概念断面図本発明に係る配線基板の製造方法の一実施形態を説明する概念断面図本発明に係る半導体装置の一実施形態の概念断面図

本発明の実施形態について図１に基づいて以下に説明する。
本実施形態に係る配線基板１００の概念断面図を図１に示す。
図１に示すように配線基板１００は、コア基材１と、コア基材１に積層され、ビア１６の形成された１層以上の絶縁層１３と、コア基材１および絶縁層１３との間または隣接して積層された２つの絶縁層１３の間に積層された１層以上の配線層１２と、コア基材１に形成されたテーパー状の貫通孔と、貫通孔に導電材料を充填してなるテーパー形状の貫通電極１１と、コア基材１の第１の面に貫通孔により形成される円形の第１の開口部３と、第１の面とは反対の第２の面に貫通孔により形成される、円形であって、第１の開口部より直径の小さい第２の開口部４と、第２の開口部４を覆い、かつ第２の面と第２の面に隣接して積層された絶縁層１３との間に積層されたランド１５とを含む。コア基材１は、ガラスを含む。第２の開口部４の直径は４０μｍ以下である。また、コア基材１と貫通電極１１、配線層１２及びランド１５との間には、密着層５を有する。特に一方の面には、コア基材１上に密着層５を介して配線層１２を形成させている。またビルドアップ法により絶縁層１３と配線層２０を交互に積層させ、配線基板１００を多層化させている。貫通電極１１を形成する、導電材料はＣｕ、Ａｇ、Ａｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｒｕ、Ｆｅまたはこれらの金属を含む化合物のいずれかである

コア基材１は、板状の部材であり、第１の面とその反対の第２の面を持つ。貫通孔２は、コア基材１の第１の面から第２の面にかけて貫通する孔である。ここで、貫通孔２により開けられた開口部の直径が大きい面を、第１の面とする。第１の面、および第２の面における開口部を、それぞれ、第１の開口部３、第２の開口部４とする。貫通孔２は必ずしも完全な円ではないが、貫通孔を円で近似した際の直径を、貫通孔の直径とする。

次に、本実施形態に係る配線基板１００の製造方法について図２Ａ〜２Ｈを参照しながら詳細に説明する。

（貫通孔形成工程：図２Ａの（ａ）〜（ｂ））
まずコア基材１に、表裏の開口部の直径が異なり、少なくとも第２の開口部４の直径が４０μｍ以下、望ましくは２０μｍ以下となるテーパー状の貫通孔２を形成する。形成する手段としては、レーザーやブラスト、エッチングなどを用いることができるが、タクトの短縮や良好な貫通孔をあけるためには、レーザーであることが好ましい。レーザーの種類は、例えばＣＯ_２レーザーやエキシマレーザー等を用いることができる。レーザーであけた貫通孔は、加工の原理から一般的に入射面側の直径が大きく出射面側の直径が小さいテーパー構造となる。よって、出射面の直径が４０μｍ以下となるようにレーザー照射条件を制御すれば、目的とする貫通孔２を得ることができる。

用いるコア基材１の材料に関しては、特に限定はしない。例えば、無アルカリガラスやホウケイ酸ガラス、石英ガラスなどのガラスを用いることができる。しかしながら、コストや電気特性の面を考えると、無アルカリガラスを用いることが好ましい。また、ガラスの厚さに関しても限定はしないが、ガラスの加工のしやすさやハンドリング面を考えると、５０μｍから４００μｍ程度の範囲であることが好ましい。

（密着層形成工程：図２Ａの（ｃ））
貫通孔２を形成後、基板全面に密着層５を形成する。密着層５の材料は、ＩＴＯやＺｎＯ、ＳｎＯ_２などの無機酸化物の他、シランカップリング剤などの有機物も用いることができ、ガラスと配線の密着性を向上させるもの全てを含む。形成する手段としては、材料によって選択することが可能であり、スパッタや蒸着などの物理的手法、あるいは溶液系を用いるめっきやスピンコート、ディップなどを用いることができる。

貫通電極、配線層（シード層）、ランドといった金属層は、一般的にガラスのような平滑面に直接形成すると、密着力が弱いため、ハンドリング時に金属層が剥離したり、熱がかかると金属層に膨れが発生したりする。密着力を向上させる方法としては、エッチングなどによりガラス表面を凹凸化させたアンカー効果を用いる方法なども考えられる。しかしながら、アンカー効果を十分に発揮させるには、ガラスを大きく粗化する必要があり、微細配線形成に不利となってしまう。そのため、回路形成を行うためには両面に一度絶縁層を形成する必要があるが、その厚み分だけデバイスの小型化に不利となる。さらに、本発明のような貫通電極の直径が４０μｍ以下のような微細な開口部直径を用いると、絶縁層にビアをあける際のアライメントが難しく、信頼性の低下も懸念される。

しかしながら本発明では、ガラス（コア基材）と金属層の間に密着層５を設けているため、前述のように密着不良無く、ガラス上に金属層を形成することができる。密着層５の形成方法には、無電解めっきやスパッタを用いることができる。これらの方法によれば、有機単分子膜によって密着層を形成するため、粗い面を形成することなく密着性を確保できる。また第１の面はガラス上に絶縁層を形成することなく、密着層５を介して配線層を形成できるため、材料コスト、工程数の削減やデバイスの薄化という利点を有する。さらに、第２の面はガラス上に形成した密着層５を介してランドを形成する方法のため、微細な開口部直径でもアライメントが容易となる。このように、ガラスと金属層の間に密着層５を設けることにより、信頼性が高く、低コストなインターポーザを簡便に作製できる。

また、配線材料に銅を用いる場合、銅がガラス上へ拡散し絶縁不良や銅配線の抵抗値の増加といった問題が起きる可能性があるため、密着層５上にバリア層を形成させてもよい。バリア層の種類は、例えばＴｉＮやＴａＮなど半導体プロセスで用いられる材料をスパッタで形成することができる。また、真空系大型装置を使用せずに、無電解めっきにより形成することも可能であり、例えばホウ素を含むＮｉや、リンやホウ素を含むＣｏ、Ｗの合金などを形成することができる。配線材料に銅を使用しない場合や銅を用いても貫通電極のピッチが広い場合は、バリア層を形成する必要は無い。

（シード層形成、保護及びブラインドホール形成工程：図２Ａの（ｄ）〜図２Ｂの（ｇ））
次いで、シード層６からブラインドホール７までを形成する。まず、密着層５を形成した基板全面に無電解めっきを行い、シード層６を形成する。シード層６は、無電解銅めっきや無電解ニッケルめっきにより形成することができる。シード層６の厚さは問わないが、後の電解めっきを用いる配線形成工程での通電性、エッチング時間等を考慮すると、０．５〜１.５μｍ程度の範囲とすることが望ましい。

次に基板の第１の面を保護フィルム７でマスクをし、第１の面にめっきが析出しないようにする。この状態で再度無電解めっきを行い、貫通孔２の小さい直径を有する開口部、すなわちコア基材１の第２の開口部４を塞いでブラインドホール８とする。無電解めっきはシード層形成工程と同様に、無電解銅めっきや無電解ニッケルめっきにより形成することができるが、タクトを考えると、通常の浴よりも析出速度が早い高速無電解めっきを行うことが好ましく、また塞ぐ貫通孔２の開口部の直径は４０μｍ以下、より好ましくは２０μｍ以下である。保護フィルム７を剥がすことで、無電解めっきのみで小さい開口部を選択的に塞いだブラインドホール８を形成することができる。無電解めっきは均一析出性に優れるため、良好なブラインドホール８を形成でき、次工程の電解めっきによるフィリングが容易となる。そのことにより、ボイドのない貫通電極を形成できる。

ブラインドホール８を形成するその他の手法として、例えばテーパー形状のスルーホールを析出速度の速い電解めっきで片側を塞ぎ、その後ビアフィリング用の添加剤を用いてビアフィリングを行う方法も考えられる。しかしながら、電解めっきは開口部にめっきが析出しやすいという特徴がある。よって、片側が塞がった段階で、もう一方の開口部にもめっき析出が集中してしまう。その結果、良好なブラインドビアの形成には至らず、ボイドの原因となる。しかしながら本発明では、無電解めっきの均一析出性を利用して一方の開口部を塞ぐ手法のため、もう一方の開口部にはめっき析出が集中せず、良好なブラインドホールとなる。ブラインドホールは無電解めっきのみの工程しか用いない簡便な手法である。さらに特許文献３のように電解めっきの電流密度を大きく変化させたりすることがないため、信頼性の高い貫通電極が形成できる。

また第２の開口部４は直径が４０μｍを超えると、無電解めっきで塞ぐことは可能であるがタクトの問題を考慮する必要がある。これは、無電解めっきが電解めっきよりも析出速度が劣るためである。よって、小さい直径を有する面の開口部直径は望ましくは２０μｍ以下にすると、本発明の効果を十分に発揮することができる。しかしながら、無電解めっきを高速に行う方法も一般的に行われているため、本発明は工程数を先行文献よりも大幅に減らすことが可能となる。

（第１の面の配線層形成工程：図２Ｃの（ｈ）〜２Ｄの（ｌ））
次に電解めっきにより、第１の面のみに配線層１２を形成する。また、このとき同時に貫通電極１１も形成する。方法としては、セミアディティブ法を用いることにより、ガラス上に、密着層５を介して微細な配線層１２を形成できる。これは既に第１の面はシード層が形成された良好なブラインドホール８を有する構造となっているため、一般的なパッケージ基板と同様、実績のあるセミアディティブ法を用いることができるためである。

まずフォトリソグラフィーにより、レジストパターン９を第１の面上に形成し、シード層６を用いて電解めっきにより、ビアフィリングと配線部の形成を同時に実施し、金属層１０と貫通電極１１を形成する。その後、現像によりレジストパターン９を除去し、さらにフラッシュエッチングにより金属層１０間に残存するシード層及び密着層を除去することで、第１の面に回路として機能する配線層１２を形成することができる。電解めっき液は、促進成分や抑制成分などの添加剤を含む一般的なビアフィリング用のめっき液を用いることができる。例えば、貫通電極１１の主材料が、Ｃｕ、Ａｇ、Ａｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｒｕ、Ｆｅまたはこれらの金属を含む化合物である。これらの物質は単体又は合金としてめっきにより容易に析出させることが可能であり、また電気特性も優れている。中でも特に電気特性やコストの両面で優れているのは銅である。また配線間はシード層６のみを除去するだけで良いが、望ましくは密着層５も同時に除去することで、密着層５上への金属成分の残存により懸念される、絶縁信頼性の低下を防ぐことができる

また、ブラインドホール８のアスペクト比が高い場合などは、硫酸濃度が高いハイスロー浴組成にすると、均一電着性に優れるため、ボイドの無いフィリングが可能となる。貫通電極材料としてはコストや電気特性の両面に優れる銅であることが好ましい。

（第１の面の絶縁層形成工程：図２Ｄの（ｍ））
続いて第１の面のみに絶縁層１３を形成する。絶縁層１３はＳｉＯ_２やＳｉ_３Ｎ_４、エポキシ系、ポリイミド系の樹脂などを用いることができるが材料はこれらに限定しない。形成する手段としては、スピンコート、ディップ、ＣＶＤ、ゾルゲル、ラミネート、印刷など多様であり、材料が液状かフィルムかによって、方法を使い分けることが可能である。また、第１の面のみに先に絶縁層１３を形成することで、次工程で実施する第２の面の金属層の薄化工程において、第１の面の微細な配線パターンを保護する役目を担う。

（金属層薄化工程及びランド形成工程：図２Ｅの（ｎ）、（ｏ））
次に第２の面の金属層１０を薄化する（金属層１４の形成）。薄化する手段としては、ＣＭＰやエッチングなどを用いることができる。薄化した金属層１０の膜厚は特に規定はしないが、膜厚が厚すぎると次工程のランド形成工程でのハンドリング時に剥離が懸念されるため、２０μｍ以下であることが好ましい。

次に薄化させた金属層１４をパターニングしてランド１５を形成する。形成する手段としては、レジストをパターニングし、ランドとなる部分以外の金属層１４をエッチングなどで除去する方法を用いることができる（サブトラクティブ法）。ランド１５は、第２の開口部４を覆うように形成され、貫通電極１１と電気的に接続されている。ランド１５の直径は特に限定はしないが、上層との接続用のビア形成でアライメントを考慮する必要があるため、少なくとも５０μｍ以上であることが好ましい。

（第２の面の絶縁層形成工程：図２Ｅの（ｐ））
第２の面に絶縁層１３を形成する。方法は第１の面に絶縁層１３を形成した方法と全く同様の方法を用いることができる。

（絶縁層上の配線層形成工程：図２Ｆの（ｑ）〜２Ｈの（ｕ））
次に表裏面の絶縁層１３上に回路形成を行う。形成する手段としては、セミアディティブ法やサブトラクティブ法などが考えられるが、微細配線を形成させる場合、セミアディティブ法を用いることが好ましい。セミアディティブ法を用いて、まず絶縁層１３上に形成する配線層２０と貫通電極１１を接続するため、レーザーなどにより絶縁層１３にビア１６をあける。このとき開口部直径が小さい第２の開口部４は、ランド１５を用いて容易にアライメントあわせることができる。続いて、絶縁層１３とビア１６との底部及び側壁にシード層１７を形成する。シード層１７は、これまでの方法と同様に、無電解めっきにより形成することができる。無電解めっきの種類は限定しないが、電気特性の面から無電解銅めっきを用いることが好ましい。

次いでシード層１７上にレジストパターン１８をフォトリソグラフィーにより形成し、電解めっきによりビアフィリングを実施しながら、金属層１９を形成する。レジストパターン１８を除去後、配線間に残ったシード層１７をフラッシュエッチングにより除去することで、配線層２０を形成する。このようにして、貫通電極１１及び配線層１２と表裏面の絶縁層１３上に形成させた配線層２０とが、電気的に接続された回路パターンを形成することができる。

絶縁層形成工程と、配線層形成工程を繰り返すことで、配線基板の配線層の数を何層でもアレンジ出来る。多層化した配線基板は、半導体素子の搭載やプリント配線板への実装が可能となるため、半導体装置として使用が可能となる。これらの半導体装置は貫通電極で接続されているため、高速伝送特性など優れた電気特性を有する。また、配線基板が密着層を持つことにより、ガラス（コア基材）と金属層とが強く密着する、信頼性が高い配線基板を提供できる。

最後に、多層構造を有する配線基板１００をインターポーザとして用いた半導体装置２００の概略断面図を図３に示す。表裏面の最表層部にソルダーレジスト２１を形成し、フォトリソグラフィーによりパターニングする。半田ボール２２を用いて積層半導体素子２３を表面に搭載し、裏面をプリント配線基板（ＰＣＢ）２４に実装することで３次元実装構造のガラスインターポーザとして使用することが可能となる。

本発明の実施例を以下に示す。
まず貫通電極付き配線基板である、ガラスインターポーザの実施例を示す。
厚さ２００μｍの無アルカリガラスを用意し、エキシマレーザーにより大きい直径が６０μｍ（第１の面、すなわち表面）、小さい直径が２０μｍ（第２の面、すなわち裏面）のテーパー形状を有するスルーホール、すなわち貫通孔を形成させた。貫通孔形成後、密着層となる酸化亜鉛膜を無電解めっきにより、ガラス表裏面及びスルーホール側壁に均一に０．７μｍ形成させた。

次いで、バリア層となるＮｉ−Ｂ膜を先ほどと同様に無電解めっきにより形成した。Ｎｉ−Ｂ膜は、酸化亜鉛膜を被覆するように全面に厚さ５０ｎｍ形成させた。その後、表面にＰＰ製の保護フィルムを張り合わせ、無電解銅めっきにより、ガラス裏面の直径２０μｍを有する開口部が塞がるまで銅を析出させた。この時点で貫通孔はブラインドホールとなる。

ブラインドホールが形成できたら、すぐに無電解めっきを止める。そして保護フィルムを剥がしてから、フォトリソグラフィーにより、表面のみにレジストをパターニングした。その後、形成させた無電解銅めっきをシード層として、電解めっきによりビアフィリングと配線の形成を同時に実施した。最終的に基板の銅厚は、表面が２０μｍ、裏面が３５μｍになった。

次に現像、フラッシュエッチングにより、表面のレジストパターンと配線間のシード層及び密着層の完全除去を行った。そして、絶縁層としてエポキシ系の樹脂であるＡＢＦフィルムをラミネートにより表面に形成させ、配線層の保護を行った。

続いて裏面の厚さ約３５μｍの銅をＣＭＰにより研磨し、厚さを２０μｍとした。その後、裏面のみにフォトリソグラフィーによりレジストをパターニングし、エッチングすることで直径６０μｍを有するランドを形成した。

裏面にランドを形成した後、再度絶縁層としてエポキシ系の樹脂であるＡＢＦフィルムをラミネートによりに形成させた。その後、表面の貫通電極の開口部と裏面のランド部にアライメントを合わせて、炭酸ガスレーザーで直径４５μｍのビアをあけた。続いて、ＡＢＦ及びビアに無電解銅めっきで厚さ１μｍのシード層を形成した。この表裏面のシード層上にフォトリソグラフィーによりレジストを再度パターニングし、電解銅めっきでビアフィリング及び厚さ２０μｍの銅配線層を形成した。

最後に現像、フラッシュエッチングにより、レジスト、配線間のシード層を除去することで、目的の構造を持つ配線基板を作製することができた。配線層を多層化させる場合、第２層目以降の配線層は、基材の表裏面共に、上述の絶縁層の形成、ビアの形成、および配線層を繰り返すことで作製した。

以上説明した通り、テーパー形状の貫通孔を用いて、無電解めっきのみで片側の開口部を塞いだブラインドホールを形成し、さらにガラスと導電材料の間に密着層を形成する事により、ボイドが無くガラス基板上にも配線が高密着する、貫通電極を有する信頼性の高い配線基板を簡便に製造することができることを確認できた。

上述の発明は、３次元実装や２．５次元実装における電子機器の高機能化、高速化に対応可能なインターポーザの製造方法として利用できる。

１コア基材（ガラス）
２貫通孔（スルーホール）
３第１の開口部
４第２の開口部
５密着層
６シード層（無電解めっき層）
７保護フィルム
８ブラインドホール
９レジストパターン
１０金属層
１１貫通電極
１２配線層（第１の面）
１３絶縁層
１４金属層（薄化後）
１５ランド
１６ビア
１７シード層（絶縁層上）
１８レジストパターン（絶縁層上）
１９金属層（絶縁層上）
２０配線層（絶縁層上）
２１ソルダーレジスト
２２半田ボール
２３積層半導体素子
２４プリント配線基板（ＰＣＢ）
１００配線基板
２００半導体装置

Claims

コア基材と、
前記コア基材に積層され、ビアの形成された１層以上の絶縁層と、
前記コア基材および前記絶縁層の間または隣接して積層された２つの前記絶縁層の間に積層された１層以上の配線層と、
前記コア基材に形成されたテーパー形状の貫通孔と、
前記貫通孔に導電材料を充填してなる貫通電極と、
前記コア基材の第１の面に前記貫通孔により形成される円形の第１の開口部と、
前記第１の面とは反対の第２の面に前記貫通孔により形成される、円形であって、前記第１の開口部より直径の小さい第２の開口部と、
前記第２の開口部を覆い、かつ前記第２の面と前記第２の面に隣接して積層された前記絶縁層との間に積層されたランドとを含む、配線基板。
前記コア基材が、ガラスを含む、請求項１に記載の配線基板。
前記第２の開口部の直径は、４０μｍ以下である、請求項１または２に記載の配線基板。
前記導電材料がＣｕ、Ａｇ、Ａｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｒｕ、Ｆｅまたはこれらの金属を含む化合物のいずれかである、請求項１から３のいずれかに記載の配線基板。
前記コア基材と前記貫通電極との間、前記コア基材と前記第１の面に隣接して積層された配線層との間、および前記コア基材と前記ランドとの間にそれぞれ密着層が形成されている、請求項１から４のいずれかに記載の配線基板。
前記コア基材の両面に前記絶縁層と前記配線層とをそれぞれ交互に積層させ、多層化させた、請求項１から５のいずれかに記載の配線基板。
請求項１から５のいずれかに記載の配線基板の一方の表面に半導体素子を搭載し、前記配線基板の他方の表面をプリント配線基板に実装した、半導体装置。
コア基材の第１の面から、前記第１の面とは反対の第２の面にかけて貫通する孔を、前記第１の面における前記貫通孔の第１の開口部の直径が、前記第２の面における前記貫通孔の第２の開口部の直径より大きくなるように形成する貫通孔形成工程と、
前記貫通孔を形成したコア基材に密着層を形成する密着層形成工程と、
前記密着層上に無電解めっきによりシード層を形成するシード層形成工程と、
前記第１の面のみをマスクでカバーする保護工程と、
前記第２の開口部が塞がるまで無電解めっきを実施し、前記貫通孔をブラインドホールとするブラインドホール形成工程と、
前記マスクを剥がすマスク除去工程と、
前記ブラインドホールの充填と回路パターン形成を電解めっきで行う第１の面の配線形成工程と、
前記第１の面のみに絶縁層を形成する前記第１の面の絶縁層形成工程と、
前記コア基材の第２の面に形成された金属層を、事前に定めた厚さまで薄化する金属層薄化工程と、
薄化された前記金属層をパターニングして、ランドを形成するランド形成工程と、
前記第２の面に絶縁層を形成する第２の面の絶縁層形成工程と、
前記コア基材の両面の前記絶縁層の一部を除去し、前記コア基材の両面に回路パターンを形成し、下層と電気的に接続される配線層を形成する配線層形成工程とを含む、配線基板の製造方法。
請求項８に記載の配線基板の製造方法によって配線基板を製造する工程と、、
最表面に積層された配線層を覆うように絶縁層を形成し、前記絶縁層にビアを形成し、前記絶縁層上に前記ビアを介して前記配線層と電気的に接続される配線層をさらに形成する工程を１回以上繰り返す多層化工程と、
前記コア基材に積層された配線層の一方の最表面に半導体素子を搭載する半導体素子実装工程と、
前記コア基材に積層された配線層の他方の最表面をプリント配線基板に実装する半導体装置形成工程とを含む、半導体装置の製造方法。