WO2016114133A1 - インターポーザ、半導体装置、およびそれらの製造方法 - Google Patents

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WO2016114133A1
WO2016114133A1 PCT/JP2016/000137 JP2016000137W WO2016114133A1 WO 2016114133 A1 WO2016114133 A1 WO 2016114133A1 JP 2016000137 W JP2016000137 W JP 2016000137W WO 2016114133 A1 WO2016114133 A1 WO 2016114133A1
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hole
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layer
forming
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脩治 木内
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凸版印刷株式会社
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector

Definitions

  • the present invention relates to a technique related to an interposer, a semiconductor device, and a manufacturing method thereof.
  • CMOS complementary metal-oxide-semiconductor
  • CPU complementary metal-oxide-semiconductor
  • the pitch of the connection terminals and the pitch of the connection portion on the printed wiring board side that should be electrically connected to the semiconductor element differ from each other by several to several tens of times. Therefore, when an attempt is made to electrically connect a semiconductor element and a printed board, an intermediary board (semiconductor element mounting board) for pitch conversion called an interposer is used.
  • an intermediary board semiconductor element mounting board for pitch conversion called an interposer is used.
  • a semiconductor element is mounted on one surface of an interposer and connected to a printed wiring board on the other surface or the periphery of the substrate.
  • substrates using organic materials have been used as interposers for mounting semiconductor elements on printed wiring boards.
  • electronic devices such as smartphones in recent years
  • three-dimensional or 2.5-dimensional mounting in which semiconductor elements are stacked vertically or different types of semiconductor elements are mounted side by side on the same substrate Technology is becoming essential.
  • the interposer is also required to create finer wiring.
  • the conventional organic substrate has a problem that it is difficult to form a fine wiring with a scale because the moisture absorption of the resin and the expansion and contraction due to temperature are large.
  • interposers that use silicon or glass as the substrate. Substrates made of these materials are less susceptible to moisture absorption and expansion / contraction, which is advantageous for forming fine wiring.
  • a through electrode called TSV (Through-Silicon Via) or TGV (Through-Glass Via) can be formed, in which a fine through hole is formed and filled with a conductive material.
  • This through electrode connects the wiring on the front and back surfaces of the substrate with the shortest distance, and realizes excellent electrical characteristics such as an increase in signal transmission speed. Furthermore, it can be said that this is an effective mounting method for downsizing and increasing the density of devices because of the structure in which wiring is formed inside.
  • the multi-pin parallel connection is possible by using the through electrode, it is not necessary to increase the speed of the LSI itself, and low power consumption can be realized.
  • an interposer that uses silicon or glass for the substrate has many advantages.
  • the silicon interposer Si-IP
  • the glass interposer G-IP
  • the wiring / TSV formation process has already been established.
  • the peripheral portion of the wafer cannot be used, and since it cannot be produced in a large size at a time, there is a disadvantage that the cost is increased.
  • G-IP is capable of batch processing with a large panel, and a roll-to-roll production method is also conceivable, which can greatly reduce costs.
  • TSV digs holes by gas etching, which increases the processing time and includes a wafer thinning process. It is a factor.
  • G-IP is an insulator unlike the Si-IP substrate, so there is no concern about the generation of parasitic elements even in high-speed circuits, and the electrical characteristics are superior.
  • the process of forming the insulating film itself is not necessary, so that the insulation reliability is high and the tact time is short.
  • an interposer can be made at a low cost.
  • a process for forming fine wiring and TGV has not yet been established, and copper and glass, which are mainstream wiring materials, have been established. It is mentioned that the adhesiveness with is poor.
  • an inorganic adhesion layer is formed on the glass surface, and the electrode is formed thereon.
  • the material having good adhesion to glass include titanium and chromium.
  • chromium and titanium are difficult to form by a wet process, and an interposer is used in a dry process as described in Patent Document 1 above.
  • the diameter of the through hole is 10 ⁇ m to 200 ⁇ m, the opening is narrow and an adhesion layer cannot be formed inside the through hole.
  • chromium and titanium have lower electrical conductivity than copper, and in high frequency transmission, current concentrates on the chromium layer or titanium layer due to the skin effect, resulting in transmission loss. This phenomenon is particularly noticeable in the TGV whose outer periphery is covered with titanium or chromium, which impairs the excellent electrical characteristics of the glass.
  • An object of the present invention is to prevent deterioration of various characteristics due to the use of a glass substrate or the like for an interposer.
  • An object of the present invention is to provide a manufacturing method thereof, and to provide an interposer, a semiconductor device, and a manufacturing method thereof, which have low high-frequency transmission loss inside a through hole and have high electrical characteristics and fine wiring formation.
  • one embodiment of the present invention includes a substrate having a through hole, one or more wiring layers arranged on the substrate through a seed layer, and an oxidation formed on a wall surface of the through hole.
  • An interposer including an insulating material made of a material, an insulating material made of a resin, an adhesion layer made of any of titanium and chromium, and a through electrode that can conduct both surfaces of the substrate formed on the adhesion layer. is there.
  • Another aspect of the present invention is a semiconductor device in which a semiconductor chip is fixed to the above-described interposer.
  • a substrate is fixed to a support substrate whose surface is modified with an insulator made of an oxide, an insulator made of a resin, titanium, or chromium, and the substrate is penetrated.
  • a through electrode forming process for filling a hole with a conductive material to form a through electrode capable of conducting both sides of the substrate, and a conductive layer removing process for selectively removing a part of the conductive layer on the surface of the substrate.
  • a manufacturing method of an interposer including the same.
  • Another embodiment of the present invention is a method for manufacturing a semiconductor device including a step of fixing a semiconductor chip to an interposer manufactured by the above-described method for manufacturing an interposer.
  • FIG. 1 is a schematic cross-sectional view showing the structure of the interposer according to the first embodiment.
  • FIG. 2 is a schematic cross-sectional view showing a structure of a modification of the interposer according to the first embodiment.
  • FIG. 3 is a schematic cross-sectional view showing the structure of a semiconductor device in which a semiconductor chip is mounted on the interposer according to the first embodiment.
  • FIG. 4 is a flowchart showing a method for forming an interposer according to the first embodiment.
  • FIG. 5 is a schematic cross-sectional view illustrating the steps of the interposer forming method according to the first embodiment.
  • FIG. 6 is a schematic cross-sectional view showing the structure of the interposer according to the second embodiment.
  • FIG. 1 is a schematic cross-sectional view showing the structure of the interposer according to the first embodiment.
  • FIG. 2 is a schematic cross-sectional view showing a structure of a modification of the interposer according to the first embodiment.
  • FIG. 3
  • FIG. 7 is a flowchart showing a method for forming an interposer according to the second embodiment.
  • FIG. 8 is a schematic cross-sectional view illustrating steps of a method for forming an interposer according to the second embodiment.
  • FIG. 9 is a schematic cross-sectional view showing the structure of a semiconductor device in which a semiconductor chip is mounted on the interposer according to the second embodiment.
  • FIG. 10 is a schematic cross-sectional view showing the structure of a modification of the interposer according to the second embodiment.
  • FIG. 11 is a schematic cross-sectional view showing the structure of the interposer according to the third embodiment.
  • FIG. 12 is a schematic cross-sectional view showing the structure of a modified example of the interposer according to the third embodiment.
  • FIG. 13 is a schematic cross-sectional view showing the structure of a semiconductor device in which a semiconductor chip is mounted on an interposer according to the third embodiment.
  • FIG. 14 is a flowchart illustrating a method for forming an interposer according to the third embodiment.
  • FIG. 15 is a schematic sectional drawing which shows the process of the formation method of the interposer based on 3rd Embodiment.
  • FIG. 16 is a schematic cross-sectional view showing the structure of the interposer according to the fourth embodiment.
  • FIG. 17 is a flowchart showing a method for forming an interposer according to the fourth embodiment.
  • FIG. 18 is a schematic cross-sectional view showing the steps of the interposer forming method according to the fourth embodiment.
  • FIG. 19 is a schematic cross-sectional view showing the structure of a modification of the interposer according to the fourth embodiment.
  • FIG. 20 is a schematic cross-sectional view showing the structure of a semiconductor device in which a semiconductor chip is mounted on the interposer according to the fourth embodiment.
  • the interposer includes a substrate having a through hole, one or more wiring layers disposed on the substrate through a seed layer that can be etched with an etching solution for the wiring layer, and a wall surface of the through hole.
  • a formed adhesion layer made of an oxide, a resin, or the like, or a metal such as titanium or chromium, a through electrode that can be connected to both sides of the substrate formed on the adhesion layer, and a penetration And a land formed on the end face of the electrode.
  • the method of manufacturing the interposer includes a step of fixing the substrate to an insulator whose surface is made of an oxide, a resin, or the like, or a support substrate modified with a metal such as titanium or chromium, A through-hole forming step for forming a through-hole, an adhesion layer forming step for forming an adhesive layer made of an oxide, a resin or the like, or a metal such as titanium or chromium on the side wall of the through-hole, and a through-hole A through electrode forming step of forming a through electrode that can be electrically connected to both sides of the substrate by filling with a conductive material, and a conductive layer removing step of selectively removing a part of the conductive layer on the surface of the substrate .
  • a step of fixing the semiconductor chip may be included.
  • the substrate is not limited to a glass substrate, and may be made of silicon. (First embodiment)
  • FIG. 1 is a schematic cross-sectional view showing the structure of the interposer 100 according to the first embodiment.
  • the interposer 100 according to the first embodiment is formed on a glass substrate 11 having a through hole 13, a seed layer 14 formed on the surface of the glass substrate 11, and the seed layer 14.
  • the wiring layer 23, the adhesion layer 16 formed in the through hole 13, and the through electrode 20 formed on the adhesion layer 16 are provided.
  • the wiring layer 23 is electrically connected by the through electrode 20.
  • the conductive material forming the wiring layer 23 and the through electrode 20 is made of copper, silver, gold, nickel, platinum, palladium, ruthenium, tin, tin silver, tin silver copper, tin copper, tin bismuth, tin lead, or aluminum. What is necessary is just to comprise from at least 1 of the mixture of at least 1 or at least 1 of these compounds, or these metal powders and resin materials. The same applies to the through electrode 20.
  • the insulating resin layer 30 and the embedded resin 22 described later are made of epoxy / phenol, polyimide, cycloolefin, PBO, or a composite material thereof, and have a linear expansion coefficient of 30 to 40 [ppm / K]. What should I do?
  • the through hole 13 may have a maximum diameter of 15 ⁇ m to 100 ⁇ m and a depth of 50 ⁇ m to 700 ⁇ m.
  • the base material of the metal-supported support 12 to be described later is made of epoxy / phenol, polyimide, cycloolefin, PBO, or a composite material thereof, and has a linear expansion coefficient of 30 to 40 [ppm / K]. do it.
  • the metal of the metal-supported support 12 is composed of at least one of titanium, nickel, and chromium.
  • FIG. 2 is a schematic cross-sectional view showing an interposer 200 that is a modification of the interposer 100.
  • the insulating resin layers 30 and the wiring layers 23 are alternately laminated on the glass substrate 11, and each wiring layer 23 is formed on the insulating resin layer 30 laminated on each wiring layer 23. You may arrange
  • FIG. 1 is a schematic cross-sectional view showing an interposer 200 that is a modification of the interposer 100.
  • the insulating resin layers 30 and the wiring layers 23 are alternately laminated on the glass substrate 11, and each wiring layer 23 is formed on the insulating resin layer 30 laminated on each wiring layer 23. You may arrange
  • FIG. 3 is a schematic cross-sectional view showing the structure of a semiconductor device 300 in which a semiconductor chip is mounted on the interposer 100.
  • the semiconductor device 300 is configured by fixing (mounting) the semiconductor chip 50 to the above-described interposer 100 via, for example, connection pads 41.
  • the interposer 100 is formed in the order of support fixing, through-hole formation, adhesion layer formation, seed layer formation, and through-electrode / wiring layer formation.
  • FIG. 4 is a flowchart showing a method for forming the interposer 100.
  • FIG. 5 is a schematic cross-sectional view showing the steps of the method for forming the interposer 100.
  • the glass substrate 11 is fixed to a metal-supported support 12 (support substrate) whose surface is modified with a metal as shown in FIG.
  • the thickness of the glass substrate 11 is, for example, 50 ⁇ m or more and 700 ⁇ m or less.
  • the base material of the metal-supported support 12 is made of epoxy / phenol, polyimide, cycloolefin, PBO, or a composite material thereof, glass, ceramics, or the like, and has a linear expansion coefficient of 1 to 40 [ppm / K ].
  • the metal portion (metal layer) of the metal-supported support 12 is composed of at least one of titanium, nickel, and chromium.
  • the glass substrate 11 can be fixed to the metal-supported support 12 by adhering with tape, resin, water or solvent. (Process for forming through holes)
  • a through hole 13 is formed in the glass substrate 11.
  • the diameter of the through hole 13 is, for example, 15 ⁇ m or more and 100 ⁇ m or less, and the depth is 50 ⁇ m or more and 700 ⁇ m or less.
  • the through hole 13 is formed using an excimer laser, a UV-YAG laser, a CO 2 laser, or the like. (Adhesion layer formation process)
  • the metal support 12 is processed by a laser through the through hole 13.
  • the metal is sublimated by the energy of the laser, and as shown in FIG. 5C, an adhesion layer 16 is formed in the through hole 13 (side wall).
  • the thickness of the adhesion layer 16 may be 20 nm or more and 500 nm or less.
  • the adhesion layer 16 such as titanium, which is difficult to form by a wet process, or chromium, which has a high environmental load for plating, can be formed inside the through hole 13 which is difficult to form by a dry process. (Seed layer formation process)
  • the glass substrate 11 is separated from the metal-supported support 12, and a seed layer 14 that is a conductive layer is formed on the surface of the glass substrate 11.
  • a suitable method such as sputtering or electroless plating can be selected.
  • a resist 15 is formed on the seed layer 14 by photolithography. (Penetration electrode / wiring layer formation process)
  • the through electrode 20 and the wiring layer 23 are formed by filling the through hole 13 and the opening of the resist 15 with a conductive material. At this time, a land may be formed on the end face of the through electrode 20.
  • the conductive material is at least one of copper, silver, gold, nickel, platinum, palladium, ruthenium, tin, tin silver, tin silver copper, tin copper, tin bismuth, tin lead, aluminum, or at least one of these compounds Or a mixture of these metal powders and a resin material.
  • the interposer 100 shown in FIG. 1 is manufactured.
  • the adhesion layer 16 in the through electrode 20 By forming the adhesion layer 16 in the through electrode 20 by a dry process, the adhesion layer 16 having higher adhesion than the wet process can be formed. As a result, a highly reliable interposer without peeling of the conductive portion can be obtained.
  • an insulating resin layer 30 may be formed on the manufactured interposer 100, a plurality of wiring layers 23 may be provided, and the insulating resin layers 30 and the wiring layers 23 may be alternately stacked.
  • the numbers of laminated insulating resin layers 30 and wiring layers 23 on the front and back of the glass substrate 11 may be different.
  • each wiring layer 23 is electrically connected to another adjacent wiring layer 23 through a conductive via 25 formed in an insulating layer stacked on each wiring layer 23.
  • the semiconductor chip 50 can be mounted on the interposer 100 to obtain a semiconductor device 200 as shown in FIG. (Second Embodiment)
  • FIG. 6 is a schematic cross-sectional view showing the structure of the interposer 101 according to the second embodiment.
  • the basic structure of the interposer 101 according to the second embodiment is the same as that of the interposer according to the first embodiment.
  • the glass substrate 11 is used as a starting material for the process, and after forming the through hole 13, the adhesion layer 16 is formed inside the through hole 13, and the conductive electrode is filled to fill the through electrode 20.
  • An example of forming the above has been described.
  • this embodiment is an example in the case where filling in the through hole 13 is performed by a plurality of types such as plating and resin.
  • the formation of the interposer 101 in the present embodiment includes support fixing, through-hole formation, adhesion layer formation, seed layer formation, plating layer formation, filling resin filling, polishing, seed layer formation, It is performed in the order of each step of plating layer formation and wiring layer / penetrating electrode formation.
  • FIG. 7 is a flowchart showing a method for forming the interposer 101.
  • FIG. 8 is a schematic cross-sectional view showing the steps of the method for forming the interposer 101.
  • the glass substrate 11 is fixed to a metal-supported support 12 whose surface is modified with a metal as shown in FIG.
  • the glass substrate 11 can be fixed to the metal-supported support 12 by adhering with tape, resin, water or solvent. (Process for forming through holes)
  • a through hole 13 is formed in the glass substrate 11.
  • the diameter of the through hole 13 is, for example, 15 ⁇ m or more and 100 ⁇ m or less, and the depth is 50 ⁇ m or more and 700 ⁇ m or less.
  • the through hole 13 is formed using an excimer laser, a UV-YAG laser, a CO 2 laser, or the like. (Adhesion layer formation process)
  • the metal-supported support 12 is processed by a laser through the through hole 13.
  • the metal is sublimated by the energy of the laser, and as shown in FIG. 8C, the adhesion layer 16 is formed in the through hole 13 (side wall).
  • the thickness of the adhesion layer 16 may be 20 nm or more and 500 nm or less.
  • the glass substrate 11 is separated from the metal support 12, and a seed layer 14 is formed on the surface of the glass substrate 11.
  • a suitable method such as sputtering or electroless plating can be selected.
  • a plating layer 21 is formed in the through hole 13 and on the seed layer 14.
  • the thickness of the plating layer 21 is set so as not to block the through hole 13. (Embedded resin filling process)
  • the embedded resin 22 is filled into the through holes 13.
  • screen printing, filling with a dispenser, or the like can be used.
  • the seed layer 14 on the surface of the glass substrate 11 and the embedded resin 22 accumulated on the through hole 13 are removed by polishing.
  • polishing method physical polishing such as buff polishing and chemical polishing such as CMP are conceivable, and a method suitable for the material of the embedded resin is selected. (Seed layer formation process)
  • a seed layer 14 is formed on the surface of the glass substrate 11.
  • a suitable method such as sputtering or electroless plating can be selected. (Plating layer formation process)
  • the plating layer 21 is formed. (Process for forming wiring layers and through electrodes)
  • the interposer 101 shown in FIG. 6 is manufactured. For the same reason as in the first embodiment, the interposer 101 with high heat resistance and high reliability is obtained. Further, in this embodiment, since the embedded resin 22 is used for the filling method of the through electrode 20, the through electrode 20 can be formed even when the opening diameter of the through hole 13 is large.
  • a construction method suitable for the size of the wiring to be formed can be selected as appropriate.
  • a build-up method is used to form the fine wiring layer 23, and a conventional method of laminating a prepreg and a copper foil is used to manufacture the interposer for the wiring layer 23 whose wiring size is not fine. Is also possible.
  • FIG. 9 is a schematic cross-sectional view showing the structure of a semiconductor device 301 in which a semiconductor chip is mounted on the interposer 101.
  • a semiconductor device 301 is configured by mounting a semiconductor chip 50 on the above-described interposer 101 via, for example, connection pads 41.
  • the glass substrate 11 is peeled from the support body 12 with a metal after formation of the adhesion layer 16, and the process of forming the seed layer 14 is demonstrated, the glass substrate 11 is a support body with a metal.
  • plating may be performed on the adhesion layer 16 while being fixed to 12.
  • FIG. 10 shows a schematic cross-sectional view of an interposer 201 which is a modified example of the interposer 101.
  • the wiring layer is only one layer.
  • the wiring layers 23 and the insulating resin layers 30 and connecting them with the conductive vias 25 a plurality of wiring layers as shown in FIG. It is also possible to manufacture the interposer 201 in which the wiring layer is formed.
  • FIG. 11 is a schematic cross-sectional view showing the structure of the interposer 102 according to the third embodiment.
  • the interposer 102 according to the third embodiment includes a glass substrate 11 having a through hole 13, an adhesion layer 16 formed on the inner surface of the through hole 13, a surface of the glass substrate 11, and an adhesion layer.
  • 16 includes a seed layer 14 formed on 16, a wiring layer 23 formed on the seed layer 14, and a through electrode 20 penetrating through the through hole 13.
  • FIG. 12 is a schematic cross-sectional view showing an interposer 202 according to a modification of the third embodiment. As shown in FIG. 12, in the interposer 202, the insulating resin layers 30 and the wiring layers 23 are alternately stacked on the glass substrate 11, and the respective wiring layers 23 are electrically connected through conductive vias 25.
  • FIG. 13 is a schematic cross-sectional view showing the structure of a semiconductor device 302 in which a semiconductor chip is mounted on the interposer 102 according to the third embodiment.
  • the semiconductor device 302 is configured by fixing (mounting) the connection pads 41 of the semiconductor chip 50 to the lands 42 of the interposer 102 via, for example, solder 40.
  • FIG. 14 is a flowchart illustrating a method for forming the interposer 102 according to the present embodiment.
  • the interposer 102 according to this embodiment is formed in the order of the steps of fixing the support, forming the through-hole / in-hole close-contact layer, forming the seed layer, forming the through-electrode, and forming the wiring layer. Is called.
  • FIG. 15 is a schematic cross-sectional view showing the steps of the method for forming the interposer 102.
  • the glass substrate 11 is fixed to a support 12 (support substrate) whose surface is modified with an insulator 17 with a tape or the like.
  • the thickness of the glass substrate 11 is, for example, 50 ⁇ m or more and 700 ⁇ m or less.
  • the base material of the support 12 is made of epoxy / phenol, polyimide, cycloolefin, PBO (polyparaphenylene benzobisoxazole), or a composite material thereof, glass, ceramics, or the like, and has a linear expansion coefficient of 1. What is 40 or less [ppm / K] may be used.
  • the insulator portion of the support 12 is made of at least one of an oxide insulator such as SiO 2 and a resin insulator such as PVC (polyvinyl chloride) or epoxy resin, and is a conductive metal formed by plating. And composed of materials with good adhesion.
  • the glass substrate 11 can be fixed to the support 12 by adhesion with tape or resin, or adsorption with water or a solvent.
  • a through hole 13 is formed in the glass substrate 11.
  • the diameter of the through hole 13 is, for example, 15 ⁇ m or more and 100 ⁇ m or less, and the depth is 50 ⁇ m or more and 700 ⁇ m or less.
  • the through hole 13 is formed using an excimer laser, a UV-YAG laser, a CO 2 laser, or the like.
  • the insulator 17 of the support 12 is irradiated with laser through the through hole 13.
  • the insulator 17 is sublimated by the energy of the irradiated laser and is in close contact with the inner wall of the through hole 13, and as shown in FIG. 15C, an adhesion layer 16 is formed in the through hole 13 (side wall).
  • the thickness of the adhesion layer 16 may be 20 nm or more and 500 nm or less. Further, the resistivity of the adhesion layer 16 is set to be larger than 1 ⁇ 10 16 ⁇ ⁇ m.
  • the adhesion layer 16 using, as a material, an oxide that is difficult to form by a wet process or a resin that closes the through hole by filling can be formed inside the through hole 13.
  • FIG. 15 (d) the glass substrate 11 is separated from the support 12, and a seed layer 14 that is a conductive layer is formed on the surface of the glass substrate 11 and the adhesion layer 16 in the through hole 13.
  • a suitable method such as sputtering or electroless plating is selected.
  • FIG. 15E a resist 15 is formed by photolithography on the seed layer 14 formed on the surface of the glass substrate 11.
  • the through electrode 20 and the wiring layer 23 are formed by filling the through hole 13 and the opening of the resist 15 with a conductive material. At this time, a land may be formed on the end face of the through electrode 20.
  • the conductive material is at least one of copper, silver, gold, nickel, platinum, palladium, ruthenium, tin, tin silver, tin silver copper, tin copper, tin bismuth, tin lead, aluminum, or at least one of these compounds Or a mixture of a powder of these conductive materials and a resin material.
  • the interposer 102 of FIG. 11 is manufactured.
  • the insulating resin layer 30 may be formed on the manufactured interposer 102, a plurality of wiring layers 23 may be provided, and the insulating resin layers 30 and the wiring layers 23 may be alternately stacked.
  • the insulating resin layer 30 is made of any one of epoxy / phenol, polyimide, cycloolefin, PBO, or a composite material thereof, and may have a linear expansion coefficient of 30 to 40 [ppm / K].
  • the numbers of laminated insulating resin layers 30 and wiring layers 23 on the front and back of the glass substrate 11 may be different.
  • each wiring layer 23 is electrically connected to another adjacent wiring layer 23 through a conductive via 25 formed in an insulating layer stacked on each wiring layer 23.
  • the semiconductor chip 50 can be mounted on the land 42 of the interposer 102 via the solder 40 to form a semiconductor device 302 as shown in FIG.
  • the adhesion layer 16 is made of an oxide insulator or an insulating resin that has good adhesion to the glass and is difficult to form by a wet process in the through hole 13 of the glass substrate 11.
  • the through electrode 20 formed on the adhesion layer 16 and the front and back wiring layers formed on the glass substrate 11 are electrically connected via the seed layer 14.
  • the adhesion layer 16 in the through electrode 20 by a dry process, it is possible to form the through electrode 20 having a high adhesion force and the periphery of the through electrode 20 made of only a conductive material having high conductivity. . As a result, an interposer having excellent high-speed transmission and high reliability can be obtained.
  • FIG. 16 is a schematic cross-sectional view showing the structure of the interposer 103 according to the fourth embodiment.
  • the glass substrate 11 is used as a starting material for the process, and after forming the through hole 13, the adhesion layer 16 is formed inside the through hole 13, and the conductive electrode is filled to fill the through electrode 20.
  • An example of forming the above has been described.
  • the basic structure of the interposer 103 according to the fourth embodiment is the same as that of the interposer according to the third embodiment.
  • the present embodiment performs filling in the through-hole 13 with a plurality of types such as plating and resin. This is different from the third embodiment.
  • the interposer 103 includes a glass substrate 11 having a through hole 13, an adhesion layer 16 formed on the inner surface of the through hole 13, and the glass substrate 11.
  • FIG. 17 is a flowchart showing a method for forming the interposer 103 according to the present embodiment.
  • the interposer 103 according to the present embodiment is formed by fixing a support, forming a through-hole / adhesion layer in the through-hole, forming a seed layer, forming a plating layer, filling an embedded resin, surface polishing, and seeding. It is performed in the order of each step of layer formation, plating layer formation, wiring layer / penetrating electrode formation.
  • FIG. 18 is a schematic cross-sectional view showing the steps of the method for forming the interposer 103.
  • the glass substrate 11 is fixed to a support 12 whose surface is modified with an insulator 17 with a tape or the like.
  • the glass substrate 11 and the support body 12 can use the same thing as the glass substrate 11 and the support body 12 with an insulator which concern on 3rd Embodiment.
  • the glass substrate 11 can be fixed to the support 12 by adhesion with a tape or resin, or adsorption with water or a solvent.
  • the through hole 13 is formed in the glass substrate 11.
  • the diameter of the through hole 13 is, for example, 15 ⁇ m or more and 100 ⁇ m or less, and the depth is 50 ⁇ m or more and 700 ⁇ m or less.
  • the through hole 13 is formed using an excimer laser, a UV-YAG laser, a CO 2 laser, or the like.
  • the insulator 17 of the support 12 is irradiated with laser through the through hole 13.
  • the insulator is sublimated by the energy of the irradiated laser and is closely adhered to the inside of the through hole 13, and as shown in FIG. 18C, the adhesion layer 16 is formed in the through hole 13 (side wall).
  • the thickness of the adhesion layer 16 may be 20 nm or more and 500 nm or less. Further, the resistivity of the adhesion layer 16 is set to be larger than 1 ⁇ 10 16 ⁇ ⁇ m.
  • the glass substrate 11 is separated from the support 12, and the seed layer 14 is formed on the surface of the glass substrate 11 and the adhesion layer 16 in the through hole 13.
  • a suitable method such as sputtering or electroless plating is selected.
  • a plating layer 21 is formed on the seed layer 14 in the through hole 13.
  • the plating layer 21 is formed to a thickness that does not block the through hole 13.
  • the embedded resin 22 is filled into the through holes 13.
  • the embedded resin 22 is made of epoxy / phenol, polyimide, cycloolefin, PBO, or a composite material thereof, and may have a linear expansion coefficient of 30 to 40 [ppm / K].
  • polishing process Next, as shown in FIG. 18G, the seed layer 14 on the surface of the glass substrate 11 and the embedded resin 22 accumulated on the through hole 13 are removed by polishing. By smoothing the surface of the glass substrate 11 by this step, it is possible to improve the reliability during formation and mounting of the wiring layer 23.
  • the polishing method physical polishing such as buff polishing or chemical polishing such as CMP (Chemical Mechanical Planarization) is used, and a method suitable for the material of the embedded resin is selected.
  • a seed layer 14 is formed on the surface of the glass substrate 11.
  • a suitable method such as sputtering or electroless plating can be selected.
  • the conductive material forming the through electrode 20 and the wiring layer 23 is made of copper, silver, gold, nickel, platinum, palladium, ruthenium, tin, tin silver, tin silver copper, tin copper, tin bismuth, tin lead, or aluminum. It consists of at least one of at least one, or at least one of these compounds, or a mixture of a powder of these conductive materials and a resin material.
  • the interposer 103 shown in FIG. 16 is manufactured.
  • the interposer 103 that is excellent in high-speed transmission and highly reliable can be obtained for the same reason as in the third embodiment. Further, in this embodiment, since the embedded resin 22 is used for the filling method of the through electrode 20, the through electrode 20 can be formed even when the opening diameter of the through hole 13 is large.
  • FIG. 19 is a schematic cross-sectional view of an interposer 203 that is a modification of the interposer 103.
  • the wiring layer is only one layer, but by alternately laminating the wiring layers 23 and the insulating resin layers 30 and connecting them with the conductive vias 25, a plurality of wiring layers as shown in FIG. It is also possible to manufacture the interposer 203 in which the wiring layer is formed.
  • the insulating resin layer 30 may be made of epoxy / phenol, polyimide, cycloolefin, PBO, or a composite material thereof, and the linear expansion coefficient may be 30 to 40 [ppm / K]. .
  • FIG. 20 is a schematic cross-sectional view showing the structure of a semiconductor device 303 in which a semiconductor chip is mounted on the interposer 103.
  • the semiconductor device 303 is configured by fixing (mounting) the connection pads 41 of the semiconductor chip 50 to the lands 42 of the interposer 103, for example, via solder 40.
  • the glass substrate 11 is peeled from the support 12 and the seed layer 14 is formed after the formation of the adhesion layer 16, but the adhesion layer remains fixed to the support 12.
  • Plating may be performed on 16.
  • a construction method suitable for the size of the wiring to be formed can be selected as appropriate.
  • a build-up method is used to form the fine wiring layer 23, and a conventional method of laminating a prepreg and a copper foil is used to manufacture the interposer for the wiring layer 23 whose wiring size is not fine. Is also possible.
  • Example 1 according to the present invention will be described below.
  • Example 1 corresponds to the manufacturing method (FIG. 5) according to the first embodiment.
  • a support with copper was fixed to a low expansion glass substrate (thickness 300 ⁇ m, CTE: 3.5 ppm / K) with a tape. (See (a) of FIG. 5).
  • a through-hole with an opening diameter of 70 ⁇ m was formed by a UV-YAG laser (see FIG. 5B), and further laser processing was performed to form a copper adhesion layer in the through-hole (FIG. c)).
  • the resist was removed, and a part of the seed layer was removed by etching (see FIG. 5G) to obtain an interposer using a glass substrate having a through electrode and a wiring layer (see FIG. 5). (See (g)).
  • Example 2 Example 2 according to the present invention will be described below.
  • Example 2 corresponds to the manufacturing method (FIG. 15) according to the third embodiment.
  • a support having SiN (silicon nitride) formed on a low expansion glass substrate was fixed with a tape (see FIG. 15A).
  • a through-hole with an opening diameter of 70 ⁇ m was formed by a UV-YAG laser (see FIG. 15B), and further laser processing was performed to form a SiN adhesion layer in the through-hole (FIG. 15 ((b)). c)).
  • electroless plating was performed to form a seed layer on the glass substrate surface and the through-hole wall surface (( d)).
  • the resist was removed, and a part of the seed layer was removed by etching (see FIG. 15G) to obtain an interposer using a glass substrate having a through electrode and a wiring layer (see FIG. 15). (See (g)).
  • the interposer, the semiconductor device, and the manufacturing method thereof according to the present invention can be used for a semiconductor device provided with an interlayer connection structure through a connection hole or a part thereof.

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Abstract

　貫通孔内部の基板と導電層との密着性の高いインターポーザ、半導体装置、およびそれらの製造方法、または貫通孔内部における高周波伝送損失が少なく、高い電気特性と微細配線形成とを有するインターポーザ、半導体装置、およびそれらの製造方法を提供する。　インターポーザは、貫通孔を持つ基板と、シード層を介して基板上に配置された１層以上の配線層と、貫通孔の壁面に形成された金属または絶縁体で構成される密着層と、密着層上に形成される基板の両面側を導通可能な貫通電極とを含む。

Description

インターポーザ、半導体装置、およびそれらの製造方法
　本発明は、インターポーザ、半導体装置、及びそれらの製造方法に関する技術である。
　ウェハープロセスで製造される各種のメモリー、ＣＭＯＳ、ＣＰＵ等の半導体素子は、電気的接続用の端子を有する。その接続用端子のピッチと、半導体素子と電気的な接続がなされるべきプリント配線板側の接続部のピッチとは、そのスケールが数倍から数十倍程度異なる。そのため、半導体素子とプリント基板とを電気的に接続しようとする場合、インターポーザと称されるピッチ変換のための仲介用基板（半導体素子実装用基板）が使用される。一般に、インターポーザの一方の面に半導体素子が実装され、他方の面もしくは基板の周辺でプリント配線板との接続が行われる。
　半導体素子をプリント配線板に実装するためのインターポーザは、従来、有機材料を用いた基板が使用されてきた。しかし、近年のスマートフォンに代表される急速な電子機器の発展により、半導体素子を縦に積層させたり、異なるタイプの半導体素子を同一基板上に並べて実装したりする、３次元又は２．５次元実装技術が不可欠となりつつある。前述の技術開発により、電子機器のさらなる高速化・大容量化・低消費電力化が実現可能と考えられている。一方で、半導体素子が高密度化するに従い、インターポーザにもより微細な配線を作りこむことが求められる。しかしながら、従来の有機基板では樹脂の吸湿や温度による伸縮が大きく、スケールを合わせた微細配線の形成が難しいという課題があった。
　そこで、近年基板にシリコンやガラスを用いるインターポーザの開発に大きな注目が集まっている。これらの材料からなる基板は、吸湿や伸縮の影響を受けにくいため、微細配線の形成に有利となる。また内部に微細な貫通穴をあけ導電性物質を充填させる、ＴＳＶ（Ｔｈｒｏｕｇｈ－Ｓｉｌｉｃｏｎ　Ｖｉａ）やＴＧＶ（Ｔｈｒｏｕｇｈ－Ｇｌａｓｓ　Ｖｉａ）と呼ばれる貫通電極が形成できる。この貫通電極は、基板の表裏面の配線を最短距離で接続し、信号伝送速度の高速化など優れた電気特性を実現させる。さらには内部に配線を形成する構造のため、デバイスの小型化や高密度化にも有効な実装方法であるといえる。また貫通電極の採用により、多ピン並列接続が可能となるため、ＬＳＩ自体を高速化させる必要がなくなり、低消費電力化が実現できる。このように、基板にシリコンやガラスを用いるインターポーザには、多数の利点がある。
　両者を比較すると、シリコンインターポーザ（Ｓｉ－ＩＰ）はガラスインターポーザ（Ｇ－ＩＰ）よりもさらに微細加工性に優れ、配線・ＴＳＶ形成プロセスも既に確立されている。一方で、円形のシリコンウエハでしか扱えないためウエハ周辺部が使用できないことや、大型サイズで一括生産できないため、コストが高くなるという欠点を有する。Ｇ－ＩＰは、大型パネルでの一括処理が可能であり、またロール・ツー・ロール方式での生産方法も考えられるため大幅なコストダウンが可能となる。さらに放電やレーザー加工などで貫通穴を形成させるＴＧＶとは異なり、ＴＳＶはガスエッチングにより穴を掘っていくため、加工時間が長くなることや、ウエハ薄化工程を含むことなども、コスト高の要因となっている。
　さらに電気特性の面では、Ｇ－ＩＰは基板自体がＳｉ－ＩＰと違って絶縁体のため、高速回路においても寄生素子発生の懸念がなく、より電気特性に優れている。そもそも基板にガラスを用いると絶縁膜を形成させる工程自体が必要ないため、絶縁信頼が高く、タクトも短い。
特開２００６－６０１１９号公報 特開２０１２－１５２０９号公報
　以上のように、ガラス基板を用いると低コストにインターポーザを作ることができるが、課題として、微細配線やＴＧＶを形成させるプロセスが未だ確立されていないこと、また配線材料の主流である銅とガラスとの密着性が悪いことなどが挙げられる。
　一般的に、ガラス基板への金属電極の形成においては、ガラスと金属電極との密着を向上させるために、ガラス表面に無機密着層を形成し、その上から電極形成している。（上記特許文献１参照）。ガラスへの密着性が良好な物質として、チタン、クロムなどが挙げられるが、クロムやチタンはウェットプロセスで形成することが困難であり、上記特許文献１で示されているようなドライプロセスではインターポーザの貫通孔の直径である１０μｍ～２００μｍでは開口が狭く、貫通孔内部に密着層を形成することができない。また、クロムやチタンは銅に比べ電気伝導性が低く、高周波の伝送において、表皮効果からクロム層またはチタン層に電流が集中し、伝送損失が起こる。この現象は特に外周がチタン、クロムで覆われるＴＧＶで顕著であり、ガラスの優れた電気特性を損なう。
　上記特許文献２のように貫通孔と貫通電極との密着性を向上させるために、樹脂を使用する試みもあるが、貫通孔の直径が狭いため、塗工などのウェットプロセスで形成された樹脂によって貫通孔が完全に充填されてしまい、貫通電極の形成ができないということが問題である。
　本発明の目的は、インターポーザにガラス基板等を用いることによる諸特性の悪化を防ぐことであり、具体的には、貫通孔内部の基板と導電層との密着性の高いインターポーザ、半導体装置、およびそれらの製造方法を提供すること、および貫通孔内部における高周波伝送損失が少なく、高い電気特性と微細配線形成とを有するインターポーザ、半導体装置、およびそれらの製造方法を提供することである。
　上記課題を解決するための、本発明の一態様は、貫通孔を持つ基板と、シード層を介して基板上に配置された１層以上の配線層と、貫通孔の壁面に形成された酸化物からなる絶縁体、樹脂からなる絶縁体、チタン、クロムのいずれかで構成される密着層と、密着層上に形成される基板の両面側を導通可能な貫通電極と、を含む、インターポーザである。
　また、本発明の他の態様は、上述のインターポーザに半導体チップが固定された、半導体装置である。
　また、本発明の他の態様は、基板を、表面が、酸化物からなる絶縁体、樹脂からなる絶縁体、チタン、クロムのいずれかで修飾された支持基板に固定する工程と、基板に貫通孔を形成する貫通孔形成工程と、貫通孔側壁に酸化物からなる絶縁体、樹脂からなる絶縁体、チタン、クロムの上記いずれかで構成される密着層を形成する密着層形成工程と、貫通孔に導電性材料を充填して基板の両面側を導通可能な貫通電極を形成する貫通電極形成工程と、基板の表面上の導電層の一部を選択的に除去する導電層除去工程とを含むインターポーザの製造方法である。
　また、本発明の他の態様は、上述のインターポーザの製造方法で製造したインターポーザに半導体チップを固定する工程を含む半導体装置の製造方法である。
　基板の貫通孔内に対し、ガラスと密着性が良く、ウェットプロセスでは形成が困難な金属層を密着層として形成して構成された貫通電極と、銅配線層用のエッチングで溶解する密着層を介してガラス基板上に形成した表裏の配線層が電気的に接続される。これによれば、貫通電極の密着性を高めることができる。従って本発明によれば、電気接続信頼性の高さと微細配線形成を両立したインターポーザを提供することができる。
　また、貫通孔内部における高周波伝送損失が少なく、高い電気特性と微細配線形成とを有するインターポーザを提供することができる。
図１は、第１の実施形態に係るインターポーザの構造を示す概略断面図である。 図２は、第１の実施形態に係るインターポーザの変形例の構造を示す概略断面図である。 図３は、第１の実施形態に係るインターポーザに半導体チップを実装した半導体装置の構造を示す概略断面図である。 図４は、第１の実施形態に係るインターポーザの形成方法を示すフローチャートである。 図５は、第１の実施形態に係るインターポーザの形成方法の工程を示す概略断面図である。 図６は、第２の実施形態に係るインターポーザの構造を示す概略断面図である。 図７は、第２の実施形態に係るインターポーザの形成方法を示すフローチャートである。 図８は、第２の実施形態に係るインターポーザの形成方法の工程を示す概略断面図である。 図９は、第２の実施形態に係るインターポーザに半導体チップを実装した半導体装置の構造を示す概略断面図である。 図１０は、第２の実施形態に係るインターポーザの変形例の構造を示す概略断面図である。 図１１は、第３の実施形態に係るインターポーザの構造を示す概略断面図である。 図１２は、第３の実施形態に係るインターポーザの変形例の構造を示す概略断面図である。 図１３は、第３の実施形態に係るインターポーザに半導体チップを実装した半導体装置の構造を示す概略断面図である。 図１４は、第３の実施形態に係るインターポーザの形成方法を示すフローチャートである。 図１５は、第３の実施形態に係るインターポーザの形成方法の工程を示す概略断面図である。 図１６は、第４の実施形態に係るインターポーザの構造を示す概略断面図である。 図１７は、第４の実施形態に係るインターポーザの形成方法を示すフローチャートである。 図１８は、第４の実施形態に係るインターポーザの形成方法の工程を示す概略断面図である。 図１９は、第４の実施形態に係るインターポーザの変形例の構造を示す概略断面図である。 図２０は、第４の実施形態に係るインターポーザに半導体チップを実装した半導体装置の構造を示す概略断面図である。
　次に、本発明の実施形態について図面を参照して説明する。
　本実施形態に係るインターポーザは、貫通孔を持つ基板と、配線層用のエッチング液でエッチングが可能なシード層を介して基板上に配置された１層以上の配線層と、貫通孔の壁面に形成された、酸化物、樹脂等からなる絶縁体、または、チタン、クロム等の金属で構成される密着層と、密着層上に形成される基板の両面側を導通可能な貫通電極と、貫通電極の端面に形成されたランドとを含む。
　また、本実施形態に係るインターポーザの製造方法は、基板を、表面が酸化物、樹脂等からなる絶縁体、または、チタン、クロム等の金属で修飾された支持基板に固定する工程と、基板に貫通孔を形成する貫通孔形成工程と、貫通孔側壁に酸化物、樹脂等からなる絶縁体、または、チタン、クロム等の金属で構成される密着層を形成する密着層形成工程と、貫通孔に導電性材料を充填して基板の両面側を導通可能な貫通電極を形成する貫通電極形成工程と、基板の表面上の導電層の一部を選択的に除去する導電層除去工程とを含む。また、このインターポーザの製造方法に加え、半導体チップを固定する工程を含んでもよい。
　以下の説明では、基板にガラスを用いた場合を例にして説明をする。基板はガラス基板に限定されず、シリコン製などであっても良い。
（第１の実施形態）
　図１は、第１の実施形態に係るインターポーザ１００の構造を示す概略断面図である。第１の実施形態に係るインターポーザ１００は、図１に示すように、貫通孔１３を持つガラス基板１１と、ガラス基板１１の表面に形成されたシード層１４と、シード層１４上に形成された配線層２３と、貫通孔１３に形成された密着層１６と、密着層１６上に形成された貫通電極２０と、を備える。
　配線層２３は貫通電極２０によって電気的に接続される。
　配線層２３と貫通電極２０を形成する導電性材料とは、銅、銀、金、ニッケル、白金、パラジウム、ルテニウム、錫、錫銀、錫銀銅、錫銅、錫ビスマス、錫鉛、アルミニウムの少なくとも１つ、またはこれらの化合物の少なくとも１つ、またはこれらの金属粉と樹脂材料との混合物の少なくとも１つから構成すればよい。貫通電極２０についても同様である。
　後述する絶縁樹脂層３０及び埋込樹脂２２は、エポキシ／フェノール、ポリイミド、シクロオレフィン、ＰＢＯのいずれか、もしくはこれらの複合材料からなり、線膨張係数が３０以上４０以下［ｐｐｍ／Ｋ］であるようにすればよい。
　貫通孔１３は、最大径が１５μｍ以上１００μｍ以下であり、深さが５０μｍ以上７００μｍ以下とすればよい。
　後述する金属つき支持体１２の基材はエポキシ／フェノール、ポリイミド、シクロオレフィン、ＰＢＯのいずれか、もしくはこれらの複合材料からなり、線膨張係数が３０以上４０以下［ｐｐｍ／Ｋ］であるようにすればよい。
　金属つき支持体１２の金属はチタン、ニッケル、クロムの少なくとも１つからなるもので構成される。
　図２は、インターポーザ１００の変形例であるインターポーザ２００を示す概略断面図である。図２に示すように、絶縁樹脂層３０と配線層２３とを交互にガラス基板１１上に積層して、各配線層２３を、各配線層２３に積層された絶縁樹脂層３０に形成された導通ビア２５を介して、隣接する別の配線層２３と電気的に接続するように配置しても良い。
　図３は、インターポーザ１００に半導体チップを実装した半導体装置３００の構造を示す概略断面図である。図３に示すように、上述のインターポーザ１００に、例えば接続パッド４１を介して半導体チップ５０を固定（実装）することで半導体装置３００が構成される。
　本実施形態でのインターポーザ１００の形成は、例えば図４に示すように、支持体固定、貫通孔形成、密着層形成、シード層形成、貫通電極・配線層形成の各工程の順に行われる。
　次に、図４及び図５を参照して、インターポーザの形成方法を説明する。図４は、インターポーザ１００の形成方法を示すフローチャートである。図５は、インターポーザ１００の形成方法の工程を示す概略断面図である。
　以下各形成の工程について説明する。
（金属つき支持体とガラス基板固定の工程）
　まず、図５の（ａ）に示すような、表面が金属で修飾された金属つき支持体１２（支持基板）にガラス基板１１をテープなどで固定する。ガラス基板１１の厚さは、例えば、５０μｍ以上、７００μｍ以下である。金属つき支持体１２の基材はエポキシ／フェノール、ポリイミド、シクロオレフィン、ＰＢＯのいずれか、もしくはこれらの複合材料、もしくはガラス、もしくはセラミックスなどからなり、線膨張係数が１以上４０以下［ｐｐｍ／Ｋ］であるようにすればよい。
　金属つき支持体１２の金属部分（金属層）はチタン、ニッケル、クロムの少なくとも１つからなるもので構成される。
　ガラス基板１１の金属つき支持体１２への固定はテープや、樹脂による接着、水や溶剤で吸着させることができる。
（貫通孔形成の工程）
　次に、図５の（ｂ）に示すように、ガラス基板１１へ貫通孔１３を形成する。貫通孔１３の径は、例えば、１５μｍ以上１００μｍ以下、深さが５０μｍ以上７００μｍ以下である。貫通孔１３の形成は、エキシマレーザー、またはＵＶ－ＹＡＧレーザー、ＣＯ２レーザーなどを使用して開口する。
（密着層形成の工程）
　次に、貫通孔１３を通じてレーザーによって金属つき支持体１２を加工する。レーザーのエネルギーにより、金属が昇華し、図５の（ｃ）に示すように、貫通孔１３内（側壁）に密着層１６が形成される。密着層１６の厚みは２０ｎｍ以上５００ｎｍ以下であるようにすればよい。
　この工程により、ウェットプロセスでは形成が困難なチタンや、めっきの環境負荷が高いクロムなどの密着層１６を、ドライプロセスでは形成困難な貫通孔１３内部に形成することができる。
（シード層形成の工程）
　次に、図５の（ｄ）に示すように、金属つき支持体１２からガラス基板１１を分離し、ガラス基板１１表面に導電層であるシード層１４を形成する。シード層１４の形成方法は、スパッタ、無電解めっきなど適した方法を選択できる。次に、図５の（ｅ）に示すように、シード層１４上にレジスト１５をフォトリソグラフィで形成する。
（貫通電極・配線層形成の工程）
　次に、図５の（ｆ）に示すように、貫通孔１３内とレジスト１５の開口部とに導電性材料を充填して貫通電極２０、配線層２３を形成する。この際、貫通電極２０の端面に、ランドを形成してもよい。
　導電性材料は、銅、銀、金、ニッケル、白金、パラジウム、ルテニウム、錫、錫銀、錫銀銅、錫銅、錫ビスマス、錫鉛、アルミニウムの少なくとも１つ、またはこれらの化合物の少なくとも１つ、またはこれらの金属粉と樹脂材料との混合物の少なくとも１つからなる。
　次に、図５の（ｇ）に示すように、ガラス基板１１上のレジスト１５を除去した後、エッチングによってシード層１４の一部を除去する。
　以上の工程で、図１のインターポーザ１００が製造される。
　貫通電極２０内の密着層１６をドライプロセスで形成することで、ウェットプロセスよりも密着力の高い密着層１６を形成することができる。この結果、導電部分の剥離のない、信頼性の高いインターポーザが得られる。
　ここで、図２に示すように、作製したインターポーザ１００に絶縁樹脂層３０を形成し、配線層２３を複数層設け、絶縁樹脂層３０と配線層２３とを交互に積層させても良い。ガラス基板１１の表裏において、積層されている絶縁樹脂層３０と配線層２３との数は違っても良い。この場合、各配線層２３は、各配線層２３に積層された絶縁層に形成された導通ビア２５を介して、隣接する別の配線層２３と電気的に接続されている。
　また、インターポーザ１００に半導体チップ５０を実装して図３に示すような半導体装置２００とすることができる。
（第２の実施形態）
　次に、第２の実施形態について図面を参照して説明する。
　図６は、第２の実施形態に係るインターポーザ１０１の構造を示す概略断面図である。
　第２の実施形態に係るインターポーザ１０１の基本構造は、第１の実施形態に係るインターポーザと同様である。
　ここで、第１の実施形態では、工程の出発材料にガラス基板１１を用いて、貫通孔１３を形成した後に貫通孔１３内部に密着層１６を形成し、導電材料を充填して貫通電極２０を形成する例を説明した。これに対し、本実施形態は、貫通孔１３内の充填をめっきと樹脂などの複数種類で行う場合の例である。
　本実施形態でのインターポーザ１０１の形成は、例えば図７に示すように、支持体固定、貫通孔形成、密着層形成、シード層形成、めっき層形成、埋込樹脂充填、研磨、シード層形成、めっき層形成、配線層・貫通電極形成の各工程の順に行われる。
　次に、図７及び図８を参照して、インターポーザ１０１の形成方法を説明する。図７は、インターポーザ１０１の形成方法を示すフローチャートである。図８は、インターポーザ１０１の形成方法の工程を示す概略断面図である。
　以下各形成の工程について説明する。
（金属つき支持体とガラス基板固定の工程）
　まず、図８の（ａ）に示すような、表面が金属で修飾された金属つき支持体１２にガラス基板１１をテープなどで固定する。ガラス基板１１の金属つき支持体１２への固定はテープや、樹脂による接着、水や溶剤で吸着させることができる。
（貫通孔形成の工程）
　次に、図８の（ｂ）に示すように、ガラス基板１１へ貫通孔１３を形成する。貫通孔１３の径は、例えば、１５μｍ以上１００μｍ以下、深さが５０μｍ以上７００μｍ以下である。貫通孔１３の形成は、エキシマレーザー、またはＵＶ－ＹＡＧレーザー、ＣＯ２レーザーなどを使用して開口する。
（密着層形成の工程）
　次に貫通孔１３を通じてレーザーによって金属つき支持体１２を加工する。レーザーのエネルギーにより、金属が昇華し、図８の（ｃ）に示すように、貫通孔１３内（側壁）に密着層１６が形成される。密着層１６の厚みは２０ｎｍ以上５００ｎｍ以下であるようにすればよい。
（シード層形成の工程）
　次に、図８の（ｄ）に示すように、金属つき支持体１２からガラス基板１１を分離し、ガラス基板１１表面にシード層１４を形成する。シード層１４の形成方法は、スパッタ、無電解めっきなど適した方法を選択できる。
（めっき層形成の工程）
　次に、図８の（ｅ）に示すように貫通孔１３内及びシード層１４上にめっき層２１を形成する。めっき層２１の厚みは貫通孔１３を塞がないような条件で行う。
（埋込樹脂充填の工程）
　次に、図８の（ｆ）に示すように、埋込樹脂２２を貫通孔１３内に充填する。充填には、スクリーン印刷法やディスペンサーによる充填などを用いることができる。埋込樹脂２２を充填することで、貫通孔１３内の空隙がなくなり、貫通孔１３内部のめっき層２１の剥離を防ぐことができる。
（研磨の工程）
　次に、図８の（ｇ）に示すようにガラス基板１１表面のシード層１４と、貫通孔１３上に盛られている埋込樹脂２２を研磨により除去する。この工程によりガラス基板１１表面を平滑にすることで、配線層２３の形成や実装時の信頼性を向上させることができる。
研磨方法はバフ研磨などの物理的な研磨、ＣＭＰなどの化学的な研磨が考えられ、埋込樹脂の材料に適した方法を選択する。
（シード層形成の工程）
　次に、図８の（ｈ）に示すように、ガラス基板１１表面にシード層１４を形成する。シード層１４の形成方法は、スパッタ、無電解めっきなど適した方法を選択できる。
（めっき層形成の工程）
　次に、図８の（ｉ）および（ｊ）に示すように、レジスト１５を形成した後、めっき層２１の形成を行う。
（配線層、貫通電極形成の工程）
　次に、レジスト１５を除去した後、エッチングによってシード層１４の一部を除去し、図８の（ｋ）のように、貫通電極２０、配線層２３を形成する。この際、貫通電極２０の端面には、ランドを形成してもよい。
　以上の工程によって、図６に示すインターポーザ１０１が製造される。
　第１の実施形態と同様の理由により、耐熱性が高く、信頼性の高いインターポーザ１０１が得られる。
　また、本実施形態では貫通電極２０の充填方法に埋込樹脂２２を用いているため、貫通孔１３の開口径が大きい場合でも、貫通電極２０の形成が可能である。
　なお、上記の各実施形態で得られたインターポーザにおいては、形成する配線のサイズに適した工法を適宜選択することができる。例えば、微細な配線層２３の形成にはビルドアップ工法を使用し、配線のサイズが微細でない配線層２３には従来のプリプレグと銅箔とを積層する工法を使用して、インターポーザを製造することも可能である。
　図９は、インターポーザ１０１に半導体チップを実装した半導体装置３０１の構造を示す概略断面図である。図９に示すように、上述のインターポーザ１０１に、例えば接続パッド４１を介して半導体チップ５０を実装して半導体装置３０１が構成される。
　ここで、上記実施形態では、密着層１６形成の後、金属つき支持体１２からガラス基板１１を剥離し、シード層１４を形成する工程で説明しているが、ガラス基板１１を金属つき支持体１２に固定したまま密着層１６上にめっきを行うようにしても良い。
　図１０に、インターポーザ１０１の変形例であるインターポーザ２０１の概略断面図を示す。上記実施形態では配線層は１層だけであったが、配線層２３と絶縁樹脂層３０とを交互に積層し、導通ビア２５にて接続していくことによって、図１０に示すような複数の配線層を形成したインターポーザ２０１を製造することも可能である。
（第３の実施形態）
　図１１は、第３の実施形態に係るインターポーザ１０２の構造を示す概略断面図である。第３の実施形態に係るインターポーザ１０２は、図１１に示すように、貫通孔１３を持つガラス基板１１と、貫通孔１３の内面に形成された密着層１６と、ガラス基板１１の表面及び密着層１６上に形成されたシード層１４と、シード層１４上に形成された配線層２３と、貫通孔１３を貫通する貫通電極２０とを備える。
　図１２は、第３の実施形態の変形例に係るインターポーザ２０２を示す概略断面図である。図１２に示すように、インターポーザ２０２では、絶縁樹脂層３０と配線層２３とが交互にガラス基板１１上に積層され、各配線層２３が導通ビア２５を介して電気的に接続されている。
　図１３は、第３の実施形態に係るインターポーザ１０２に半導体チップを実装した半導体装置３０２の構造を示す概略断面図である。図１３に示すように、上述のインターポーザ１０２のランド４２に、例えば、はんだ４０を介して半導体チップ５０の接続パッド４１を固定（実装）することで半導体装置３０２が構成される。
　次に、図１４及び図１５を参照して、インターポーザの形成方法を説明する。図１４は、本実施形態に係るインターポーザ１０２の形成方法を示すフローチャートである。本実施形態に係るインターポーザ１０２の形成は、例えば図１４に示すように、支持体固定、貫通孔・貫通孔内密着層形成、シード層形成、貫通電極形成、配線層形成の各工程の順に行われる。
　図１５は、インターポーザ１０２の形成方法の工程を示す概略断面図である。
（支持体へのガラス基板固定の工程）
　まず、図１５の（ａ）に示すように、表面が絶縁体１７で修飾された支持体１２（支持基板）にガラス基板１１をテープなどで固定する。ガラス基板１１の厚さは、例えば、５０μｍ以上、７００μｍ以下である。支持体１２の基材は、エポキシ／フェノール、ポリイミド、シクロオレフィン、ＰＢＯ（ポリパラフェニレンベンゾビスオキサゾール）のいずれか、もしくはこれらの複合材料、もしくはガラス、もしくはセラミックスなどからなり、線膨張係数が１以上４０以下［ｐｐｍ／Ｋ］であるものを使用すればよい。支持体１２の絶縁体部分は、ＳｉＯ２などの酸化物絶縁体や、ＰＶＣ（ポリ塩化ビニル）、エポキシ樹脂などの樹脂絶縁体のうちの少なくとも１つからなるものであって、めっきによる導電金属と密着性の良好な物質で構成される。
　ガラス基板１１の支持体１２への固定は、テープや樹脂による接着や、水や溶剤による吸着により行うことができる。
（貫通孔形成の工程）
　次に、図１５の（ｂ）に示すように、ガラス基板１１へ貫通孔１３を形成する。貫通孔１３の径は、例えば、１５μｍ以上１００μｍ以下、深さが５０μｍ以上７００μｍ以下である。貫通孔１３は、エキシマレーザー、またはＵＶ－ＹＡＧレーザー、ＣＯ２レーザーなどを使用して形成する。
（貫通孔内密着層形成の工程）
　次に、貫通孔１３を通じて支持体１２の絶縁体１７にレーザーを照射する。照射されたレーザーのエネルギーにより絶縁体１７が昇華して貫通孔１３の内壁に密着し、図１５の（ｃ）に示すように、貫通孔１３内（側壁）に密着層１６が形成される。密着層１６の厚みは２０ｎｍ以上５００ｎｍ以下であるようにすればよい。また、密着層１６の抵抗率は、１×１０１６Ω・ｍより大きくする。
　この工程により、ウェットプロセスでは形成が困難な酸化物や、充填によって貫通孔を塞いでしまう樹脂などを材料として用いた密着層１６を、貫通孔１３内部に形成することができる。
（シード層形成の工程）
　次に、図１５の（ｄ）に示すように、支持体１２からガラス基板１１を分離し、ガラス基板１１表面及び貫通孔１３内の密着層１６上に導電層であるシード層１４を形成する。シード層１４の形成方法は、スパッタ、無電解めっきなど適した方法を選択する。次に、図１５の（ｅ）に示すように、ガラス基板１１表面に形成されたシード層１４上にレジスト１５をフォトリソグラフィで形成する。
（貫通電極形成・配線層形成の工程）
　次に、図１５の（ｆ）に示すように、貫通孔１３内とレジスト１５の開口部とに導電性材料を充填して貫通電極２０と配線層２３とを形成する。この際、貫通電極２０の端面に、ランドを形成してもよい。
　導電性材料は、銅、銀、金、ニッケル、白金、パラジウム、ルテニウム、錫、錫銀、錫銀銅、錫銅、錫ビスマス、錫鉛、アルミニウムの少なくとも１つ、またはこれらの化合物の少なくとも１つ、またはこれらの導電性材料の粉末と樹脂材料との混合物の少なくとも１つからなる。
　次に、図１５の（ｇ）に示すように、ガラス基板１１上のレジスト１５を除去した後、エッチングによってシード層１４の一部を除去する。
　以上の工程で、図１１のインターポーザ１０２が製造される。
　ここで、図１２に示すように、作製したインターポーザ１０２に絶縁樹脂層３０を形成し、配線層２３を複数層設け、絶縁樹脂層３０と配線層２３とを交互に積層させても良い。
絶縁樹脂層３０は、エポキシ／フェノール、ポリイミド、シクロオレフィン、ＰＢＯのいずれか、もしくはこれらの複合材料からなり、線膨張係数が３０以上４０以下［ｐｐｍ／Ｋ］であるようにすればよい。ガラス基板１１の表裏において、積層されている絶縁樹脂層３０と配線層２３との数は違っても良い。図１２においては、各配線層２３は、各配線層２３に積層された絶縁層に形成された導通ビア２５を介して、隣接する別の配線層２３と電気的に接続されている。
　また、インターポーザ１０２のランド４２に、はんだ４０を介して半導体チップ５０を実装して図１３に示すような半導体装置３０２とすることができる。
　本実施形態に係るインターポーザ及びその製造方法によれば、ガラス基板１１の貫通孔１３内に対し、ガラスと密着性が良く、ウェットプロセスでは形成が困難な酸化物絶縁体または絶縁樹脂を密着層１６として形成し、密着層１６上に構成された貫通電極２０と、シード層１４を介してガラス基板１１上に形成した表裏の配線層とが電気的に接続される。これにより、高速伝送に対して低損失かつ密着性の高い貫通電極２０を有するインターポーザを得ることができる。また、貫通電極２０内の密着層１６をドライプロセスで形成することで、密着力が高く、貫通電極２０周辺部を導電性の高い導電材料のみで構成された貫通電極２０を形成することができる。この結果、高速伝送に優れ、信頼性の高いインターポーザが得られる。
（第４の実施形態）
　次に、第４の実施形態について図１６～２０を参照して説明する。図１６は、第４の実施形態に係るインターポーザ１０３の構造を示す概略断面図である。
　ここで、第３の実施形態では、工程の出発材料にガラス基板１１を用いて、貫通孔１３を形成した後に貫通孔１３内部に密着層１６を形成し、導電材料を充填して貫通電極２０を形成する例を説明した。第４の実施形態に係るインターポーザ１０３の基本構造は、第３の実施形態に係るインターポーザと同様であるが、本実施形態は、貫通孔１３内の充填をめっきと樹脂などの複数種類で行う点で、第３の実施形態と異なる。
　具体的には、第４の実施形態に係るインターポーザ１０３は、図１６に示すように、貫通孔１３を持つガラス基板１１と、貫通孔１３の内面に形成された密着層１６と、ガラス基板１１の表面及び密着層１６上に形成されたシード層１４と、ガラス基板１１表面のシード層１４上に形成された配線層２３と、シード層１４上に形成されためっき層２１と、めっき層２１の内部の空間に充填された埋込樹脂２２とを備える。つまり、貫通電極２０は、めっき層２１を主体として構成されている。
　次に、図１７及び図１８を参照して、インターポーザの形成方法を説明する。図１７は、本実施形態に係るインターポーザ１０３の形成方法を示すフローチャートである。本実施形態に係るインターポーザ１０３の形成は、例えば図１７に示すように、支持体固定、貫通孔・貫通孔内密着層形成、シード層形成、めっき層形成、埋込樹脂充填、表面研磨、シード層形成、めっき層形成、配線層・貫通電極形成の各工程の順に行われる。
　図１８は、インターポーザ１０３の形成方法の工程を示す概略断面図である。
（支持体へのガラス基板固定の工程）
　まず、図１８の（ａ）に示すように、表面が絶縁体１７で修飾された支持体１２にガラス基板１１をテープなどで固定する。ガラス基板１１及び支持体１２は、第３の実施形態に係るガラス基板１１及び絶縁体つき支持体１２と同じものを使用できる。ガラス基板１１の支持体１２への固定はテープや樹脂による接着や、水や溶剤による吸着により行うことができる。
（貫通孔形成の工程）
　次に、図１８の（ｂ）に示すように、ガラス基板１１へ貫通孔１３を形成する。貫通孔１３の径は、例えば、１５μｍ以上１００μｍ以下、深さが５０μｍ以上７００μｍ以下である。貫通孔１３は、エキシマレーザー、またはＵＶ－ＹＡＧレーザー、ＣＯ２レーザーなどを使用して形成する。
（貫通孔密着層形成の工程）
　次に、貫通孔１３を通じて支持体１２の絶縁体１７にレーザーを照射する。照射されたレーザーのエネルギーにより絶縁体が昇華して貫通孔１３内に密着し、図１８の（ｃ）に示すように、貫通孔１３内（側壁）に密着層１６が形成される。密着層１６の厚みは２０ｎｍ以上５００ｎｍ以下であるようにすればよい。また、密着層１６の抵抗率は、１×１０１６Ω・ｍより大きくする。
（シード層形成の工程）
　次に、図１８の（ｄ）に示すように、支持体１２からガラス基板１１を分離し、ガラス基板１１表面及び貫通孔１３内の密着層１６上にシード層１４を形成する。シード層１４の形成方法は、スパッタ、無電解めっきなど適した方法を選択する。
（めっき層形成の工程）
　次に、図１８の（ｅ）に示すように貫通孔１３内のシード層１４上にめっき層２１を形成する。めっき層２１は、貫通孔１３を塞がない厚みに形成する。
（埋込樹脂充填の工程）
　次に、図１８の（ｆ）に示すように、埋込樹脂２２を貫通孔１３内に充填する。充填には、スクリーン印刷法やディスペンサーによる充填などを用いることができる。埋込樹脂２２は、エポキシ／フェノール、ポリイミド、シクロオレフィン、ＰＢＯのいずれか、もしくはこれらの複合材料からなり、線膨張係数が３０以上４０以下［ｐｐｍ／Ｋ］であるようにすればよい。埋込樹脂２２を充填することで、貫通孔１３内の空隙がなくなり、貫通孔１３内部のめっき層２１の剥離を防ぐことができる。また、高周波の伝送の場合においても、表皮効果が発生するのは貫通電極２０の密着層１６との界面付近であり、貫通孔１３中心側に形成された埋込樹脂２２が高周波の伝送を妨げることはない。
（研磨の工程）
　次に、図１８の（ｇ）に示すように、ガラス基板１１表面のシード層１４と、貫通孔１３上に盛られている埋込樹脂２２を研磨により除去する。この工程によりガラス基板１１表面を平滑にすることで、配線層２３の形成や実装時の信頼性を向上させることができる。研磨方法はバフ研磨などの物理的な研磨、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｌａｎａｒｉｚａｔｉｏｎ）などの化学的な研磨が用いられ、埋込樹脂の材料に適した方法を選択する。
（シード層形成の工程）
　次に、図１８の（ｈ）に示すように、ガラス基板１１表面にシード層１４を形成する。シード層１４の形成方法は、スパッタ、無電解めっきなど適した方法を選択できる。
（めっき層形成の工程）
　次に、図１８の（ｉ）および（ｊ）に示すように、シード層１４上にレジスト１５を形成した後、めっき層２１の形成を行う。
（配線層、貫通電極形成の工程）
　次に、レジスト１５を除去した後、エッチングによってシード層１４の一部を除去し、図１８の（ｋ）のように、貫通電極２０と配線層２３とを形成する。配線層２３の一部は、貫通電極２０によって電気的に接続される。この際、貫通電極２０の端面には、ランドを形成してもよい。貫通電極２０と配線層２３とを形成する導電性材料は、銅、銀、金、ニッケル、白金、パラジウム、ルテニウム、錫、錫銀、錫銀銅、錫銅、錫ビスマス、錫鉛、アルミニウムの少なくとも１つ、またはこれらの化合物の少なくとも１つ、またはこれらの導電性材料の粉末と樹脂材料との混合物の少なくとも１つからなる。
　以上の工程によって、図１６に示すインターポーザ１０３が製造される。
　本実施形態に係るインターポーザ及びその製造方法によれば、第３の実施形態と同様の理由により、高速伝送に優れ、信頼性の高いインターポーザ１０３が得られる。また、本実施形態では貫通電極２０の充填方法に埋込樹脂２２を用いているため、貫通孔１３の開口径が大きい場合でも、貫通電極２０の形成が可能である。
　図１９は、インターポーザ１０３の変形例であるインターポーザ２０３の概略断面図である。上記実施形態では配線層は１層だけであったが、配線層２３と絶縁樹脂層３０とを交互に積層し、導通ビア２５にて接続していくことによって、図１９に示すような複数の配線層を形成したインターポーザ２０３を製造することも可能である。尚、絶縁樹脂層３０は、エポキシ／フェノール、ポリイミド、シクロオレフィン、ＰＢＯのいずれか、もしくはこれらの複合材料からなり、線膨張係数が３０以上４０以下［ｐｐｍ／Ｋ］であるようにすればよい。
　図２０は、インターポーザ１０３に半導体チップを実装した半導体装置３０３の構造を示す概略断面図である。図２０に示すように、上述のインターポーザ１０３のランド４２に、例えばはんだ４０を介して半導体チップ５０の接続パッド４１を固定（実装）して半導体装置３０３が構成される。
　尚、上記の各実施形態では、密着層１６形成の後、支持体１２からガラス基板１１を剥離し、シード層１４を形成しているが、ガラス基板１１を支持体１２に固定したまま密着層１６上にめっきを行うようにしても良い。
　尚、上記の各実施形態で得られたインターポーザにおいては、形成する配線のサイズに適した工法を適宜選択することができる。例えば、微細な配線層２３の形成にはビルドアップ工法を使用し、配線のサイズが微細でない配線層２３には従来のプリプレグと銅箔とを積層する工法を使用して、インターポーザを製造することも可能である。
（実施例１）
　以下、本発明に係る実施例１を説明する。実施例１は、上記の第１の実施形態に係る製造方法（図５）に対応する。
　まず、低膨張ガラス基板（厚さ３００μｍ、ＣＴＥ：３．５ｐｐｍ／Ｋ）に銅つき支持体をテープにより固定した。（図５の（ａ）参照）。次に、開口径７０μｍの貫通孔をＵＶ－ＹＡＧレーザーによって形成した（図５の（ｂ）参照）後、さらにレーザー加工を行い、銅の密着層を貫通孔内に形成した（図５の（ｃ）参照）。
　次に、ガラス基板表面にＴｉ／Ｃｕスパッタを行い、シード層を形成した（図５の（ｄ）参照）。
　次に、得られたガラス基板の両面に日立化成株式会社製ドライフィルムレジスト　ＲＹ－３５２５（厚さ２５μｍ）をラミネートした後、フォトリソグラフィによって、開口部を形成し（図５の（ｅ）参照）、電解銅めっきによって貫通電極と配線層とをめっきした（図５の（ｆ）参照）。
　次に、レジストを除去し、エッチングによりシード層の一部を除去し（図５の（ｇ）参照）、貫通電極と配線層とを有したガラス基板を用いたインターポーザを得た（図５の（ｇ）参照）。
（実施例２）
　以下、本発明に係る実施例２を説明する。実施例２は、上記の第３の実施形態に係る製造方法（図１５）に対応する。
　まず、低膨張ガラス基板（厚さ３００μｍ、ＣＴＥ：３．５ｐｐｍ／Ｋ）にＳｉＮ（シリコンナイトライド）が形成された支持体をテープにより固定した（図１５の（ａ）参照）。次に、開口径７０μｍの貫通孔をＵＶ－ＹＡＧレーザーによって形成した（図１５の（ｂ）参照）後、さらにレーザー加工を行い、ＳｉＮの密着層を貫通孔内に形成した（図１５の（ｃ）参照）。
　次に、支持体からガラス基板を分離し、ガラス基板表面にＴｉ／Ｃｕスパッタを行った後、無電解めっきを行い、ガラス基板表面と貫通孔壁面とにシード層を形成した（図１５の（ｄ）参照）。
　次に、得られたガラス基板の両面に日立化成株式会社製ドライフィルムレジスト　ＲＹ－３５２５（厚さ２５μｍ）をラミネートした後、フォトリソグラフィによって、開口部を形成し（図１５の（ｅ）参照）、電解銅めっきによって貫通電極と配線層とをめっきした（図１５の（ｆ）参照）。
　次に、レジストを除去し、エッチングによりシード層の一部を除去し（図１５の（ｇ）参照）、貫通電極と配線層とを有したガラス基板を用いたインターポーザを得た（図１５の（ｇ）参照）。
　本発明に係るインターポーザ、半導体装置、及びそれらの製造方法は、接続孔を通して層間接続構造が設けられる半導体装置またはその一部に利用できる。
　１００、１０１、１０２、１０３　　インターポーザ
　２００、２０１、２０２、２０３　　インターポーザ
　３００、３０１、３０２、３０３　　半導体装置
　１０　　支持体つきガラス基板
　１１　　ガラス基板
　１２　　金属つき支持体（支持基板）
　１３　　貫通孔
　１４　　シード層
　１５　　レジスト
　１６　　密着層
　２０　　貫通電極
　２１　　めっき層
　２２　　埋込樹脂
　２３　　配線層
　２５　　導通ビア
　３０　　絶縁樹脂層
　４０　　はんだ
　４１　　接続パッド
　４２　　ランド
　５０　　半導体チップ

Claims (9)

  1. 　貫通孔を持つ基板と、
    　シード層を介して前記基板上に配置された１層以上の配線層と、
    　前記貫通孔の壁面に形成された、酸化物からなる絶縁体、樹脂からなる絶縁体、チタン、クロムのいずれかで構成される密着層と、
    　前記密着層上に形成される前記基板の両面側を導通可能な貫通電極とを含む、インターポーザ。
  2. 　前記配線層と前記貫通電極とを形成する導電性材料は、銅、銀、金、ニッケル、白金、パラジウム、ルテニウム、錫、錫銀、錫銀銅、錫銅、錫ビスマス、錫鉛、アルミニウムの少なくとも１つ、またはこれらの化合物の少なくとも１つ、またはこれらの金属粉と樹脂材料との混合物の少なくとも１つからなる、請求項１に記載のインターポーザ。
  3. 　前記密着層が酸化物からなる絶縁体、または樹脂からなる絶縁体で構成され、
    　前記密着層の抵抗率が、１×１０１６Ω・ｍより大きい、請求項１または２に記載のインターポーザ。
  4. 　前記貫通孔の内径は、最大径が１５μｍ以上１００μｍ以下であり、深さが５０μｍ以上７００μｍ以下である、請求項１～３のいずれかに記載のインターポーザ。
  5. 　前記基板は、厚みが５０μｍ以上７００μｍ以下のガラス基板である、請求項１～４のいずれかに記載のインターポーザ。
  6. 　請求項１～５のいずれかに記載のインターポーザに、半導体チップが固定された、半導体装置。
  7. 　基板を、表面が酸化物からなる絶縁体、樹脂からなる絶縁体、チタン、クロムのいずれかで修飾された支持基板に固定する工程と、
    　前記基板に貫通孔を形成する貫通孔形成工程と、
    　前記貫通孔側壁に、酸化物からなる絶縁体、樹脂からなる絶縁体、チタン、クロムの前記いずれかで構成される密着層を形成する密着層形成工程と、
    　前記貫通孔に導電性材料を充填して前記基板の両面側を導通可能な貫通電極を形成する貫通電極形成工程と、
    　前記基板の表面上の導電層の一部を選択的に除去する導電層除去工程とを含む、インターポーザの製造方法。
  8. 　前記基板としてガラス基板を使用する、請求項７に記載のインターポーザの製造方法。
  9. 　請求項７または８に記載のインターポーザの製造方法で製造したインターポーザに半導体チップを固定する工程を含む、半導体装置の製造方法。
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