JP6079992B2 - 一体的金属コアを備えた多層電子支持構造体 - Google Patents

一体的金属コアを備えた多層電子支持構造体 Download PDF

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Description

本発明は、概ね薄いが剛性剛直な多層電子支持構造体におよびその製作の方法に関する。
フリップチップボールグリッドアレイ（ＦＣＢＧＡ）およびフリップチップスケールパッケージ（ＦＣＣＳＰ）の形態の先端ＩＣ基板は、通常一般的に、一方または両方の側面上に少数の、一般的に２層以上の銅層を有するガラス／ポリマー誘電複合体である『コア』構造体を使用する。銅層は、メッキされたスルーホール（ＰＴＨ）を使用して、電気的に相互接続される。
ガラス／ポリマー誘電複合体コアは、多層スタックがその上に構築されるベースとして機能する。多層スタックは、充填された銅マイクロビアによって相互接続される銅金属の層によって、順に交互にする誘電体、一般的にポリマーフィルムまたはプリプレグの層から成る。
完成したＦＣＢＧＡまたはＦＣＣＳＰ基板ユニットは、高度な平坦度を実証することを要求され、かつ時には「第１レベルアセンブリ」として公知であるものにおける能動（ＩＣ）および受動構成要素の取り付けのような、以降の処理ステップを支持するために反りがないことを要求される。
反りまたは層間剥離に結びつく可能性がある処理中の応力をバランスさせるために、多層スタックが好ましくはベースの両側面に構築される。第１レベルアセンブリの後、ＩＣ（複数ＩＣ）、受動構成要素およびそれらを載せる基板を含む、全体のユニットが時には『ＩＣパッケージ』として公知である。
ＩＣパッケージは次のレベルの電子サブシステムへの取付部材を必要とし、それは通常プリント回路基板（ＰＣＢ）を含む。ＩＣパッケージをＰＣＢに取り付けるために使用される一連のプロセスは、時には『第２レベルアセンブリ』と称する。
多くの現代の電子システム、特に多機能電話、タブレットなどのようなハンドヘルド装置は、付加機能、強化された電気性能、低い熱放散、および、ますます薄いＩＣパッケージを必要とする。従って、ＩＣ基板が、一連のスタックされたダイまたは時には『ＰｏＰ』、パッケージオンパッケージの頭字語、と称するものを使用してさらに別のＩＣパッケージのような、３Ｄパッケージアーキテクチャをその上に載せることができるので、第１および第２レベルアセンブリプロセスはますます複雑になる。
上記の考察から認識されることは、ＦＣＢＧＡまたはＦＣＣＳＰ形態の先端ＩＣ基板は、それらが一般的に第１および第２レベルアセンブリの両方の処理中に高い温度および厳しい処理状態にさらされるので、それら自体の製作中だけでなく、以降の処理においてもまた優れた平坦度を有する必要があることである。
上記の結果、ＩＣ基板の反りが、特にダイスタッキングおよび３Ｄ ＰｏＰアーキテクチャが使用される時、第１および第２レベルアセンブリ中の歩留りをひどく低下させるかもしれない。反ったＦＣＢＧＡおよびＦＣＣＳＰ基板またはＩＣパッケージは、基板にＩＣを相互接続するフリップチップバンプ内のクラック、ＰＣＢに（またはＰｏＰ構成で別のＩＣパッケージに）ＩＣパッケージを相互接続するＢＧＡボール内のクラックまたはダイクラッキングさえ引き起こす可能性があり、その全てが、システム故障に至ることになる。
現代のハンドヘルド装置に対して低いフォームファクタスペース要件を満たしてかつより多くの装置機能に対してそのうえより高い接点で低いインダクタンスおよび低い熱インピーダンスを達成する要求によって駆り立てられて、ますます薄いＩＣ基板に対する需要が増大している。従って、マイクロエレクトロニクス業界は、ＦＣＢＧＡまたはＦＣＣＳＰタイプ形態を有してかつ層のビルドアップから造られるが、中心『コア』セクションを含まない『コアレス』ＩＣ基板と称されるものを使用することを検討してきた。このタイプのコアレス基板は、有意に縮小された厚さ、ＩＣへのおよびそれからの短いビア経路に起因して改善されたシステムインダクタンスおよび改善された熱インピーダンスを有する。しかしながら、コアレス基板はまた、不在のコアセクションによって通常与えられるであろう機械的剛直性のそれらの固有の欠如および支持体の欠如に起因する反りに、より影響されやすい。その上に第１および第２レベルアセンブリを製作する時、ならびに特にダイおよび／またはパッケージをスタックするために使用される熱プロセスの結果、これらの課題は高い処理温度に曝されている間に深刻になるかもしれない。
誘電フィルムを備えたビルドアップ構造体を特徴とする種々のコアレス基板技術が、近年提唱されてきた。ほとんどのコアレス基板技術は、受け入れられるレベルの平坦度を維持してかつ構造体内のコアの欠如を補正するために、基板のＩＣ側に取り付けられる外部金属フレーム補剛材を必要とする。しかしながら認識されるであろうことは、この種の外部補剛材が基板の上面の上に高価な面積スペースを占め、および、この占められたスペースが、基板表面上にスタックされる付加ＩＣパッケージを連結するのに必要かもしれない受動構成要素装着具および／またはパッドを取り付けるためのような他の目的のために利用できないことである。
この課題に対処する１つのアプローチは、ＡＭＩＴＥＣによって開発され、かつＨｕｒｗｉｔｚ他に付与された（特許文献１）、（特許文献２）および（特許文献３）内に記載されるように、コアレスＩＣ基板の使用である。Ａｍｉｔｅｃの技術は、全体的な基板平坦度および反り耐性を強化するガラスファブリック／ポリマー複合材料（プリプレグ）を使用することができてかつそれゆえに上記の通りに外部金属フレーム補剛材に対する必要性を解消するコアレス基板の製作を可能にする。
それにもかかわらず、基板の厚さを低下させてかつそれらの熱インピーダンスを減少させる増え続ける要求需要は、（特許文献１）、（特許文献２）および（特許文献３）にて説明した、ＡＭＩＴＥＣコアレス構造体さえ克服するのが難しいと見いだすかもしれない難題を提起する。
米国特許第７，６８２，９７２号明細書 米国特許第７，６６９，３２０号明細書 米国特許第７，６３５，６４１号明細書
本発明の態様が、コアレス基板の平坦度および熱放散特性を更に強化することに向けられる。この種の強化は、独特の製作処理フローおよび得られる構造体に対する巧妙な改良によって達成されることができる。
本発明の一態様が、一体的ビアおよびフィーチャ層を備えた誘電体を備え、かつ１００ミクロン未満の厚さによって特徴づけられる平面金属コアを更に備える多層電子支持構造体を提供することに向けられる。
いくつかの実施態様において、平面金属コアが完全に封入される。
いくつかの実施態様において、平面金属コアが銅を備える。
いくつかの実施態様において、平面金属コアが銅シード層によって隔てられる２つのセクションを備える。
いくつかの実施態様において、シード層で少なくとも１つのエッジに沿って段差があるように、２つのセクションが不完全に位置合わせされる。
いくつかの実施態様において、２つのセクションがクロム、タンタル、チタンおよびタングステンからなる群の少なくとも１つを備えるサブミクロン接着金属層によって更に隔てられる。
いくつかの実施態様において、平面金属コアが２つのセクションを隔てる中心バリアメタル層を更に備える。
いくつかの実施態様において、中心バリアメタル層が、ニッケル、金、金層が続くニッケル層、ニッケル層が続く金層、スズ、鉛、鉛層が続くスズ層、スズ鉛合金およびスズ銀合金からなる群から選択され、かつ、電気メッキ、無電解メッキおよびＰＶＤからなる群から選択されるメッキ法によって塗布される。
いくつかの実施態様において、誘電材料がポリマーを備える。
いくつかの実施態様において、ポリマーがポリイミド、エポキシ、ビスマレイミド、トリアジンおよびその混合物を備える。
いくつかの実施態様において、誘電材料が無機含有物を更に備える。
いくつかの実施態様において、無機含有物がガラスファイバおよび粒子フィラーの少なくとも１つを備える。
いくつかの実施態様において、平面金属コアが厚さ８０ミクロン未満である。
いくつかの実施態様において、一体的ビアおよびフィーチャ層が銅を備える。
いくつかの実施態様において、構造体が平面金属コアの回りに実質的に対称的に構築され、平面金属コアの各側面上に類似した数の層を有する。
いくつかの実施態様において、構造体が平面金属コアの回りに非対称に構築され、平面金属コアの各側面上に異なる数の層を有する。
いくつかの実施態様において、平面金属コアが多層電子支持構造体の少なくとも１つの外部表面に熱伝導的に連結されてかつヒートシンクとして機能する。
本発明の第二態様が、一体的平面金属コアを備えた多層電子支持構造体を製作するためのプロセスであって、以下のステップ、すなわち、
・犠牲基板を得るステップと、
・犠牲基板上へ耐エッチング液導電性バリア層を堆積するステップと、
・バリア層の上に第１のハーフコアおよび周囲のフィーチャを製作するステップと、
・第１のハーフコアを越えてビア柱を製作するステップと、
・導電性バリア層および周囲のフィーチャを除去するステップと、
・第１のハーフコア、周囲のフィーチャおよびビア柱の上に第１の誘電層を積層するステップと、
・犠牲基板をエッチング除去するステップと、
・導電性バリア層を除去するステップと、
・第２のハーフコアおよび周囲のフィーチャを製作するステップと、
・第２のハーフコアおよび周囲のフィーチャを越えてビア柱を製作するステップと、
・第２のハーフコア、周囲のフィーチャおよびビア柱の上に誘電体の層を積層するステップと、
・ビア柱の端部を露出するために両側面上で誘電層を薄くするステップと、を含むプロセスに向けられる。
実施態様によっては、このプロセスが、以下のステップ、すなわち、
（ａ）犠牲基板を得るステップと、
（ｃ）第１のシード層を塗布するステップと、
（ｄ）フォトレジストの第１層を塗布するステップと、
（ｅ）第１のハーフコアおよび周囲のフィーチャを含むパターンを露光して現像するステップと、
（ｇ）第１のパターンに第１のハーフコアおよび周囲のビア柱をメッキするステップと、
（ｈ）第１層の上に第２のフォトレジスト層を塗布するステップと、
（ｉ）ビア柱のパターンを露光して現像するステップと、
（ｊ）ビア柱を製作するためにパターンに金属層をパターンメッキするステップと、
（ｋ）フォトレジストの第１および第２の層を剥離するステップと、
（ｍ）露出された第１のハーフコアおよび周囲のビア柱の上に第１の誘電層を積層するステップと、
（ｎ）犠牲基板をエッチング除去するステップと、
（ｑ）第３のフォトレジスト層を塗布するステップと、
（ｒ）第２のハーフコアおよび周囲のフィーチャを含むパターンを露光して現像するステップと、
（ｓ）パターンに第２のハーフコアおよび周囲のフィーチャをメッキするステップと、
（ｔ）第２のハーフコアおよび周囲のフィーチャの上に第４のフォトレジスト層を塗布するステップと、
（ｕ）ビア柱の第２のパターンを露光して現像するステップと、
（ｖ）第４のフォトレジスト層内のパターンにビア柱の第２層をメッキするステップと、
（ｗ）フォトレジストの第３のおよび第４の層を剥離して、第２のハーフコア、周囲のフィーチャおよびビア柱をそれによって露出するステップと、
（ｘ）シード層をエッチング除去するステップと、
（ｙ）第２のハーフコア、周囲のフィーチャおよびビア柱の上に誘電体の第２層を積層するステップと、
（ｚ）ビア柱の端部を露出するために誘電層を薄くするステップと、を含む。
いくつかの変形では、このプロセスが以下の諸ステップを更に含む：
（ｂ）バリア層をパネルメッキするステップと、
（ｏ）バリア層を除去するステップ。
いくつかの変形では、このプロセスが以下の諸ステップを更に含む：
（ｌ）第１のシード層を除去するステップと、
（ｐ）第２のシード層を塗布するステップ。
いくつかの変形では、ステップ（ｘ）がバリア層および第１のシード層をエッチング除去するステップ（ｘ２）を更に含む。
いくつかの変形では、このプロセスが
バリア層をパターンメッキするステップ（ｆ）、および
新しく露出された表面の上に第２のシード層を堆積するステップ（ｐ）を更に含む。
いくつかの実施態様において、このプロセスが少なくとも１つの側面上に付加層を構築するステップを更に含む。
いくつかの実施態様において、平面金属コアが完全に封入される。
用語ミクロンまたはμｍは、マイクロメートルまたは１０−６ｍを指す。
本発明のより良い理解のために、かつ、それがどのように実行に移されることができるかを示すために、参照がここで、単に一例として添付の図面になされる。
次に詳細に図面に対する特定の参照によって、強調されるのは、示される詳細は、例として、および、本発明の好適な実施態様に関する例証となる議論のためだけにあり、ならびに、本発明の原理および概念上の態様の最も役立って容易に理解される記述であると信じられることを提供するために提示されることである。この点に関しては、本発明の基本理解のために必要であるより、より詳細に本発明の構造細部を示すために何の試みもなされず、本発明のいくつかの形態が実際問題としてどのように具体化されることができるかを当業者に明らかにする図面とともに記述がなされる。添付の図面において：
従来技術の多層複合支持構造体の簡略断面図である。 本願明細書に記載される方法によって製作されることができるチップ支持構造体の概略図である。 図４（ｘｖ）内に示されるそのような、一体的コアを備えた基板を作り出すための一方法の一般化した流れ図である。 図４（ｉ）から４（ｘｖ）と共に読み取られることができる図３に従って概ね示される１つの方法の詳細な流れ図の後半である。 図４（ｉ）から４（ｘｖ）と共に読み取られることができる図３に従って概ね示される１つの方法の詳細な流れ図の後半である。 中間構造体の概略図である。 中間構造体の概略図である。 中間構造体の概略図である。 中間構造体の概略図である。 中間構造体の概略図である。 中間構造体の概略図である。 中間構造体の概略図である。 中間構造体の概略図である。 中間構造体の概略図である。 中間構造体の概略図である。 中間構造体の概略図である。 中間構造体の概略図である。 中間構造体の概略図である。 中間構造体の概略図である。 中間構造体の概略図である。 図４内に示されるそれに対する一変形方法の詳細な流れ図である。 図４内に示されるそれに対する一変形方法の詳細な流れ図である。 図４（ｉ）から４（ｉｖ）および６（ｖ）から６（ｘｉｖ）と共に読み取られることができる図３に概ね従う一変形方法の詳細な流れ図の前半である。 図４（ｉ）から４（ｉｖ）および６（ｖ）から６（ｘｉｖ）と共に読み取られることができる図３に概ね従う一変形方法の詳細な流れ図の後半である。 中間構造体の概略図である。 中間構造体の概略図である。 中間構造体の概略図である。 中間構造体の概略図である。 中間構造体の概略図である。 中間構造体の概略図である。 中間構造体の概略図である。 中間構造体の概略図である。 中間構造体の概略図である。 中間構造体の概略図である。 図３に概ね従う、一変形方法の詳細な流れ図の前半である。 図３に概ね従う、一変形方法の詳細な流れ図の後半である。 本願明細書に記載される方法によって製作されることができる構造体の第２の例である。
種々の図面内の同様な参照番号および指示は、同様な要素を示した。
以下の記述では、ガラスファイバによって強化された、誘電マトリクス内の金属ビア、特にポリイミド、エポキシまたはＢＴ（ビスマレイミド／トリアジン）またはそれらの混合物のような、ポリマーマトリクス内の銅ビア柱からなる支持構造体が考慮される。
ここにて組み込まれる、Ｈｕｒｗｉｔｚ他に付与された（特許文献１）、（特許文献２）および（特許文献３）に記載されるように、フィーチャの面内方向寸法に何の実効上限もないということが、Ａｃｃｅｓｓのフォトレジストおよびパターンまたはパネルメッキおよび積層技術の特徴である。
図１は、従来技術の多層電子複合支持構造体の簡略断面図である。従来技術の多層支持構造体１００は、個々の層を絶縁する誘電体１１０、１１２、１１４、１１６の層によって隔てられる構成要素またはフィーチャ１０８の機能層１０２、１０４、１０６を含む。誘電層を通してのビア１１８は、隣接する機能またはフィーチャ層間の電気接続を与える。したがって、フィーチャ層１０２、１０４、１０６はＸＹ平面内の、層内に概ね配置されるフィーチャ１０８および誘電層１１０、１１２、１１４、１１６を横切って電流を導通するビア１１８を含む。ビア１１８は、最小のインダクタンスを有するように設計されていて、かつその間に最小静電容量を有するように十分に隔てられる。
ビアがドリルアンドフィル技術によって製作される所で、ビアは概ね実質的に円形の断面を有する。しかしながら、例えば（特許文献１）、（特許文献２）および（特許文献３）に記載されるように、図１の構造体は、あるいは、フォトレジスト内のパターン内に電気メッキをする（パターンメッキ）か、またはパネルメッキし、次いで選択的にエッチングし、どちらにせよ直立したビア柱を残し、そして次に、その上に誘電プリプレグを積層することによって製作されることができる。
『ドリルアンドフィルビア』アプローチを使用して非円形ビアを製作することは、断面制御および形状における困難に起因してひどく高くなる。レーザー穴あけの限界に起因する約５０−６０ミクロン直径の最小ビアサイズもまた、ある。これらの困難は、先に背景節で詳細に記載されたものであり、かつ、なかでも、銅ビアフィル電気メッキプロセスに起因する陥凹形成および／または半球形の成型、レーザー穴あけプロセスに起因するビアテーパリング形状および側壁粗さ、およびポリマー／ガラス誘電体内に溝を生成する『ルーティング』モードでスロットをミリングするための高価なレーザー穴あけ機を使用することに起因するより高いコスト、に関連する。
メッキおよびフォトレジスト技法の柔軟性を使用して、広範囲にわたるビア形状およびサイズが、費用対効果が高い状態で製作されることができることが驚くべきことに見いだされた。さらに、異なるビア形状およびサイズが同じ層内に製作されることができる。ＡＭＩＴＥＣによって開発された私有ビア柱アプローチが、ｘ−ｙ平面内に導通するビア層の大きな寸法を利用する『導体ビア』構造体を可能にする。銅パターンメッキアプローチが使用される時、これは特に容易にされ、そこで、円滑な、まっすぐな、テーパーがつかない溝がフォトレジスト材料内に生成され、そして次に、金属シード層を用いてこれらの溝に銅をその後堆積することによって充填され、そして次に、溝に銅をパターンメッキすることによって埋めることができる。ドリルアンドフィルビアアプローチとは対照的に、ビアポスト技術は陥凹なし、半球なしの銅コネクタを得るようにフォトレジスト層内の溝が充填されることを可能にする。銅の堆積の後、フォトレジストがその後剥離され、金属シード層がその後除去され、および、永続的な、ポリマーガラス誘電体がその上におよびその周りに塗布される。このように作り出される『ビア導体』構造体は、Ｈｕｒｗｉｔｚ他に付与された（特許文献１）、（特許文献２）および（特許文献３）内に記載されるプロセスフローを使用することができる。
理解されるであろうことは、チップが確実にそれらに接続することができるように、相互接続部が十分に剛直剛性である必要があることである。反りおよび曲げは、貧弱なまたは断続的な接続部を作り出すかもしれない。
剛性を確実にする一方法は、基板またはコア上へ相互接続構造体を堆積することである。残念なことに、これは相互接続構造体の厚さを増大する。
また、剛性剛直なますます薄い相互接続部に対する推進力が、ある。
驚くべきことに、ビルドアップの一部分として一体的金属コアを電気メッキすることによって、薄くて剛直な相互接続構造体を製作することが可能であることが見いだされた。剛性を与えることに加えて、この種のコアは、特に相互接続構造体の表面に連結される所で、熱放散を助けることができる。
図２を参照して、本発明の一実施態様に従う多層電子相互接続支持構造体２００の概略断面が示される。多層電子相互接続支持構造体２００が、シード層、接着金属および／またはバリアメタルの薄層２０５を含むことができる２つの電気メッキされた層２１０Ｂ、２１０Ｂ’からなるコア２２４を含む中心領域２２２を含むことによって特徴づけられることができる。薄層２０５に対する寸法および材料が、以下に更に詳細に検討される。
チップ２２６は、例えばボールグリッドアレイ２４４を用いてまたはフリップチップボンディングによって、端子層２３６に接着されることができる。ビアおよびフィーチャ層からなる従来の構造体２３０、２３２が、その１つ以上の側面上に設けられることができる。
スパッタリングされるかまたは無電解メッキされることができるシード層が誘電体の上に金属を電気メッキすることを要求され、および、接着層もまた使用されることができるとはいえ、説明を簡単にするため、薄層２０５は別として、これらは図２内に示されない。
一体的金属コア２２４を備えた相互接続構造体２００の中心領域２２２を製作するための一般的方法が、図３に示される。この一般的方法が、以下のステップ、すなわち、
Ｉ）犠牲基板を得るステップと、
ＩＩ）犠牲基板上へ耐エッチング液かつ導電性のバリア層を堆積するステップと、
ＩＩＩ）一般的に電気メッキによって、バリア層の上に第１のハーフコアおよび周囲のフィーチャまたはパッドを製作するステップと、
ＩＶ）第１のハーフコアを越えてビア柱を（一般的に電気メッキによって）製作するステップと、
Ｖ）第１のハーフコアおよび周囲の柱の上に第１の誘電層を積層するステップと、
ＶＩ）犠牲基板をエッチング除去するステップと、
ＶＩＩ）電気メッキによって、第２のハーフコアおよび周囲のフィーチャまたはパッドを製作するステップと、
ＶＩＩＩ）第２のハーフコアを越えて延在するビア柱を製作するステップと、
ＩＸ）第２のハーフコア、周囲のパッドおよびビア柱の上に誘電体の層を積層するステップと、
Ｘ）ビア柱の端部を露出するために両側面上で誘電層を薄くするステップと、を含む。
使用可能化のために、図４（ｉ）から４（ｘｖ）を参照してかつ図４の流れ図を更に参照して、薄い金属コアを備えた相互接続部を製作する１つの詳細な方法が、記載される。
第１に、犠牲基板４０２が得られ−ステップ（４ａ）、および、耐エッチング液かつ導電性であるバリア層４０４が、平坦な金属基板４０２上へ堆積される−ステップ（４ｂ）。バリア層４０４は、ニッケル、金、金層が続くニッケル層、ニッケル層が続く金層、スズ、鉛、鉛層が続くスズ層、スズ鉛合金およびスズ銀合金であることができ、かつ、例えば電気メッキまたは無電解メッキのようなメッキ法によって塗布されることができる。一般的に、バリア層は厚さ０．１μｍから１０μｍである。
シード層４０６が、バリア層４０４上へ次いで堆積される−ステップ（４ｃ）。得られる構造体を、図４（ｉ）の概略例に示す。シード層は、例えばスパッタリングまたは無電解メッキによって堆積されることができて一般的に厚さ０．５から１．５ミクロンである。
フォトレジストの第１層４０８が塗布され−ステップ（４ｄ）、および大きな中心領域を含む溝のネガパターンを形成するために露光されて現像される（４ｅ）−図４（ｉｉ）に示すように。金属層４１０が、パターンに堆積される−ステップ（４ｇ）。金属層は、中心ハーフコア４１０Ｂおよび周囲のフィーチャまたはパッド４１０Ａを含む。得られる中間構造体が、図４（ｉｉｉ）内に略図で例示される。
図４（ｉｖ）内に略図で例示されるように、第２のフォトレジスト層４１２が塗布され（４ｈ）、露光されてパターン化され−ステップ（４ｉ）、および、一般的に銅であるビア柱を一般的に備える第２の金属層４１４が、パターンに電気メッキされる−ステップ（４ｊ）。図４（ｉｖ）内の概略例を参照のこと。フォトレジストの第１および第２の層４０８、４１２が、剥離され−ステップ（４ｋ）、図４（ｖ）内に図式的に示される構造体を残す。
更なる製作のためのいくつかの変形ルートが、次にある。以下に記載する第１のものにおいて、図４（ｖｉ）から４（ｘｖ）を参照して、かつ図４を更に参照して、銅シード層４０６が除去される−ステップ（４ｌ）。これは、任意の銅の特定のエッチング液によって達成され、下位バリア層４０４がエッチングに耐えて犠牲基板２０２を保護することができる。図４（ｖｉ）を参照のこと。
その上に、誘電材料４１６が直立した堆積された銅４１０、４１４の上に積層される−ステップ（４ｍ）。一般的に、誘電材料４１６はそれ自体セラミック粒子フィラーを含有するポリマー樹脂内のガラスファイバの編バンドルからなるプリプレグである。得られる構造体を、図４（ｖｉｉ）に示す。
犠牲基板４０２が、次にエッチング除去される−ステップ（４ｎ）。得られる中間構造が、図４（ｖｉｉｉ）内に略図で例示される。
バリア層４０４が、次に選択的に除去されることができる−ステップ（４ｏ）。以前に堆積された銅４１０、４１４を害することなくバリア層４０４を除去するための選択的プロセスが公知である。例えば、Ｔｉ、Ｗ、ＴａがＣＦ４／Ｏ２またはＣＦ４／Ａｒを備えるプラズマエッチングを使用して選択的に除去され、Ｃｕを残すことができる。あるいは、１−３％ＨＦ溶液がＴｉを除去して銅を残すのに非常に効果的である。同様にバリア層がニッケルである場合、公知の選択的ニッケルストリッパが使用されることができる。各バリア層は公知の適切なエッチング液によって除去される。得られる構造体を、図４（ｉｘ）に示す。
図４（ｘ）の概略例を参照して、第２のシード層４０６’が次に露出された銅および誘電体の上に堆積されることができる−ステップ（４ｐ）。第２のシード層４０６’は、例えばスパッタリングまたは無電解メッキによって堆積されることができて一般的に厚さ０．５ミクロンから１．５ミクロンである。第３のフォトレジスト層４０８’が、第２のシード層４０６’の上に塗布されることができ−ステップ（４ｑ）、溝および中心領域のネガパターンによってパターン化され、−ステップ（４ｒ）、その中に第２のハーフコア４１０Ｂ’、一般的に銅を含む、金属４１０’が電気メッキされることができる−ステップ（４ｓ）。
第４のフォトレジスト層４１２’が、第３のフォトレジスト層４０８’の上に堆積され（４ｔ）、および、第２のパターンがその中に現像され−ステップ（４ｕ）、その中に銅ビア４１４’が堆積されることができる−ステップ（４ｖ）、図４（ｘｉ）の概略例を参照のこと。フォトレジストの第３のおよび第４の層４０８’、４１２’が、次いで剥離され−ステップ（４ｗ）、図４（ｘｉｉ）内に示される構造体を残す。シード層４０６’が、次いでエッチング除去され−ステップ（４ｘ）、図４（ｘｉｉｉ）内に示される構造体を残す。これは、例えば、水酸化アンモニウムまたは塩化銅のウエットエッチングに構造体をさらすことによって達成されることができる。誘電層４１６が、直立した銅の上に積層される−ステップ（４ｙ）。得られる中間構造が、図４（ｘｉｖ）内に略図で例示される。誘電層が、ビア柱の端部を露出するために次いで薄くされる−ステップ（４ｚ）。得られる中間構造が、図４（ｘｖ）内に略図で例示される。
コアは、２本のビア柱の厚さを有して一般的に１００ミクロン未満の厚さを有する。実質的に図２の領域２２２である図４（ｘｖ）内に示される基本的な４層構造は、一般的に厚さ約２００ミクロンである。本実施態様において、中心層２０５はシード層であり、およびもし銅ならば、電気メッキされた銅とは異なるマイクロ構造を有するスパッタリングされたまたは無電解メッキされた銅によってその周囲の電気メッキされた銅２１０Ｂ、２１０Ｂ’と識別可能であることができるだけである。シード層２０５は、しかしながら、最初に塗布されることができるチタン、タングステン、タンタルまたはクロムの下位接着層を含むことができる。この種の接着層は、一般的に厚さ０．０４ミクロンから０．１ミクロンである。
図５ａおよびｂを参照して、１つの変形方法において、第１のシード層が除去されず、かつステップ（５ｏ）でのバリア層の除去の後、第３のフォトレジスト層が第１のシード層の下側の上に堆積される。したがって、流れ図５ａおよびｂには、第１のシード層を除去するステップ（ｌ）および第２のシード層を塗布するステップ（ｐ）のない方法が、記載される。
概略図６（ｖ）−６（ｘｉｖ）を参照し、かつ図６ａおよびｂの流れ図を更に参照して、一変形製造技法において、ステップ（６ａ）から（６ｋ）は、必要な変更を加えたステップ（４ａ）から（４ｋ）と同一であり、必要な変更を加えた図４（ｖ）のそれと同一である図６（ｖ）内に示される構造体を与える。
シード層４０６を除去するステップ（４ｌ）の代わりに、誘電材料４１６が単純にシード層４０６の上に積層され−ステップ（６ｍ）、図６（ｖｉ）内に示される構造体を与える。次に、バリア層４０４が第１のハーフコア４１０Ｂおよびビア４１０Ａ、４１４を保護すると共に例えば、水酸化アンモニウムまたは塩化銅のようなウエットエッチングをおそらく使用して、犠牲基板４０２が除去される−ステップ（６ｎ）。得られる構造体を、図６（ｖｉｉ）に示す。
バリア層が除去されることができ−ステップ（６ｏ）、シード層４０６の下側を露出する。
あるいは、６（ｖｉｉｉ）に示すように、ステップ（６ｏ）でバリア層を除去する代わりに、第２のシード層がバリア層４０４の下側上へ堆積されることができる−ステップ（６ｐ）。シード層４０６’は、スパッタリング、無電解メッキ、ＰＶＤ、その他を使用して堆積されることができる。
どちらにせよ、第３のフォトレジスト層４０８’が次に塗布されることができ−ステップ（６ｑ）、およびパターンがそこへ露光されて現像され−ステップ（６ｒ）、および銅４１０Ａ’、４１０Ｂ’がパターンに電気メッキされる−ステップ（６ｓ）。得られる構造体を、図６（ｉｘ）に示す。第４のフォトレジスト層４１２’が、その上に堆積されることができ−ステップ（６ｔ）、かつパターンがその中に現像される−ステップ（６ｕ）。銅ビア柱４１４’が、フォトレジスト４１２’内のパターンに堆積されることができる−ステップ（６ｖ）。得られる構造体を、図６（ｘ）に示す。
フォトレジスト４０８’、４１２’が剥離されることができ−ステップ（６ｗ）、コア４１０Ｂ’の第２のハーフおよび周囲の要素４１０Ｂ’、４１４’を直立したままにする。図６（ｘｉ）を参照のこと。
次に、第２のシード層４０６’およびバリア層４０４および第１のシード層４０６が、エッチング除去されることができ−ステップ（６ｘおよび６ｘ２）、図６（ｘｉｉ）にて図示する構造体を与える。
誘電材料４１６’が、直立した中心コア４１０Ｂ’および周囲の要素４１０Ａ’、４１４’の上に積層されることができ−ステップ（６ｙ）、図６（ｘｉｉｉ）内に例示される構造体を与える。構造体は、薄くされることができ−ステップ（６ｚ）、両側面上で、図６（ｘｉｖ）内に示される構造体を与える。
付加層がパターンまたはパネルメッキによって、一方または両方の側面に構築されることができる。したがって、電着させられたコア構造体はこのように形成される支持構造体の対称中心内にある必要はない。
図７ａおよびｂの流れ図を参照して、さらにもう一つの変形プロセスにおいて、バリア層をパネルメッキする、すなわち上のステップ（ａ）と（ｃ）との間のステップ（ｂ）の代わりに、バリア層が、フォトレジストを現像した後にかつ第１のハーフコアを電気メッキする前にステップ（ｆ）で第１のフォトレジスト層にパターンメッキされることができる。犠牲基板を除去した後に（ステップｎ）かつ第３のフォトレジスト層を塗布する前に、第２のシード層が堆積される（ステップｐ）。この種の実施態様では、パターンメッキされたバリア層は概ね剥離されず、かつその代わりに金属コアの２つのセクションを隔てる層として含まれる。
全ての実施態様において、第３のフォトレジスト層内のパターンが第１層内のパターンと適切に位置合わせされていない所で、中心コアの２つのセクション間のわずかなミスマッチがある場合があり、中心コアの一つ以上のエッジに沿って小さいが目立つ段差を与える。シード層のマイクロ構造はメッキされたコアセクションのそれとわずかに異なるが、セクショニングが軟銅をよごすかもしれないので、差異を識別することは困難かもしれない。接着層が使用される所で、またはバリア層が残骸を残すかもしくは痕跡を残す所で、２つのセクション間の接合部に沿って非銅金属を判定することが可能であることができる。
図８を参照して、本発明の一実施態様に従う多層電子相互接続支持構造体８００が示される。多層電子相互接続支持構造体８００は、任意選択で銅シード層であることができ、かつ、任意選択で、チタン、タンタル、タングステンまたはクロムのような接着金属層および／またはニッケル、金、金層が続くニッケル層、ニッケル層が続く金層、スズ、鉛、鉛層が続くスズ層、スズ鉛合金およびスズ銀合金のようなバリア層を更に含む、中心層８０５のまわりの２つの電気メッキされた層８１０Ｂ、８１０Ｂ’から成る、コア８２４を含む中心領域８２２を含むことによって特徴づけられる。チップ８２６は、例えば半田付けによってまたは熱伝導性接着剤８４４によって端子パッド８２８に取り付けられることができる。おそらくその周辺部のまわりで、その１つのおよび好ましくは複数の側面上のビアおよびフィーチャ層からなる従来の構造体８３０、８３２が、例えば、ワイヤボンド８３４を使用してチップ８２６に電気的に接続するために設けられることができる。
スパッタリングされるかまたは無電解メッキされることができるシード層が誘電体の上に電気メッキすることを要求され、接着層もまた使用されることができるとはいえ、説明を簡単にするため、層８０５は別として、これらは図８内に示されない。
端子パッド８２８がビアおよびパッドの従来の構造体８３８によって中心コア８２４に連結されることができ、および、コア８２４が、更なる従来構造体ビア８４０によってヒートシンクに接続されるかまたは別の方法で冷却されることができる下側パッド８４２に、連結されることができる。したがって、端子パッド８２８および中心コア８２４が電子接続機能を果たさないかもしれないとはいえ、それらは、それにもかかわらず、チップ８２６を冷却するために、同じく機械的支持を与えるために熱伝導機能を果たすことができる。
図８に示すようにビア柱の相互接続スタックによって金属コアを通してチップまたは装置からの熱放散を強化するコアを持つ電子支持構造体の能力は、基板それ自体のｚ軸を通してだけでなく、中心金属コアの相対的に大きな金属質量によって補助されるそのＸＹ平面を通してもある。
したがって当業者は、本発明が上に特に図と共に記載されたものに限定されないということを認識する。むしろ本発明の有効範囲は、添付の請求の範囲によって規定され、かつ上記のさまざまな特徴の組合せおよび副組合せ、同じく、前述の記述を読み込むと即座に当業者に思いつくであろう、その変形例および変更態様の両方を含む。
請求項において、語「備える（ｃｏｍｐｒｉｓｅ）」、および「備える（ｃｏｍｐｒｉｓｅｓ）」、「備えた（ｃｏｍｐｒｉｓｉｎｇ）」、等のようなその変形は、記載される構成要素が含まれるが、しかし、一般に他の構成要素の除外ではないことを示唆する。
１００ 多層電子支持構造体
１０２、１０４、１０６ 機能層またはフィーチャ層
１０８ フィーチャ
１１０、１１２、１１４、１１６ 誘電体
１１８ ビア
２００ 多層電子相互接続支持構造体
２０２ 犠牲基板
２０５ 薄層
２１０Ｂ、２１０Ｂ’ 電気メッキされた層
２２２ 中心領域
２２４ コア
２２６ チップ
２３０、２３２ 従来の構造体
２３６ 端子層
２４４ ボールグリッドアレイ
４０２ 犠牲基板
４０４ バリア層
４０６ シード層
４０６’ 第２のシード層
４０８ フォトレジストの第１層 第３のフォトレジスト層
４０８’ 第３のフォトレジスト層
４１０ 金属層
４１０’ 金属
４１０Ａ 周囲のフィーチャまたはパッド
４１０Ａ’ 銅 周囲の要素
４１０Ｂ 第１のハーフコア
４１０Ｂ’ 銅 第２のハーフのコア 周囲の要素
４１２ 第２のフォトレジスト層
４１２’ 第４のフォトレジスト層
４１４ 第２の金属層
４１４’ 銅ビア 周囲の要素
４１６ 誘電材料
４１６’ 誘電材料
８００ 多層電子相互接続支持構造体
８０５ 中心層
８１０Ｂ、８１０Ｂ’ 電気メッキされた層
８２２ 中心領域
８２４ コア
８２６ チップ
８２８ 端子パッド
８３０、８３２ 従来の構造体
８３４ ワイヤボンド
８３８ 従来の構造体
８４０ 従来構造体ビア
８４２ 下側パッド
８４４ 熱伝導性接着剤

Claims (22)

  1. 一体的ビアおよびフィーチャ層を備えた誘電体を備え、かつ１００ミクロン未満の厚さによって特徴づけられる平面金属コアを更に備え、
    前記平面金属コアは銅シード層によって隔てられる２つのセクションを備え、前記銅シード層で少なくとも１つのエッジに沿って段差があるように、前記２つのセクションが不完全に位置合わせされる、ことを特徴とする多層電子支持構造体。
  2. 前記平面金属コアが完全に封入されることを特徴とする請求項１に記載の多層電子支持構造体。
  3. 前記平面金属コアが銅を備えることを特徴とする請求項１に記載の多層電子支持構造体。
  4. 前記２つのセクションがクロム、タンタル、チタンおよびタングステンからなる群の少なくとも１つを備えるサブミクロン接着金属層によって更に隔てられることを特徴とする請求項１に記載の多層電子支持構造体。
  5. 前記平面金属コアが前記２つのセクションを隔てる中心バリアメタル層を更に備えることを特徴とする請求項１に記載の多層電子支持構造体。
  6. 前記中心バリアメタル層が、ニッケル、金、金層が続くニッケル層、ニッケル層が続く金層、スズ、鉛、鉛層が続くスズ層、スズ鉛合金およびスズ銀合金からなる群から選択されることを特徴とする請求項５に記載の多層電子支持構造体。
  7. 前記誘電体材料がポリマーを備えることを特徴とする請求項１に記載の多層電子支持構造体。
  8. 前記ポリマーがポリイミド、エポキシ、ビスマレイミド、トリアジンおよびその混合物を備えることを特徴とする請求項７に記載の多層電子支持構造体。
  9. 前記誘電体材料が無機含有物を更に備えることを特徴とする請求項７に記載の多層電子支持構造体。
  10. 前記無機含有物がガラスファイバおよび粒子フィラーの少なくとも１つを備えることを特徴とする請求項９に記載の多層電子支持構造体。
  11. 前記一体的ビアおよびフィーチャ層が銅を備えることを特徴とする請求項１に記載の多層電子支持構造体。
  12. 前記構造体が前記平面金属コアの回りに実質的に対称的に構築され、前記平面金属コアの各側面上に類似した数の層を有することを特徴とする請求項１に記載の多層電子支持構造体。
  13. 前記構造体が前記平面金属コアの回りに非対称に構築され、前記平面金属コアの各側面上に異なる数の層を有することを特徴とする請求項１に記載の多層電子支持構造体。
  14. 前記平面金属コアが前記多層電子支持構造体の少なくとも１つの外部表面に熱伝導的に連結されてかつヒートシンクとして機能することを特徴とする請求項１に記載の多層電子支持構造体。
  15. 一体的平面金属コアを備えた多層電子支持構造体を製作するためのプロセスであって、以下のステップ、すなわち、
    ・犠牲基板を得るステップと、
    ・前記犠牲基板上へ耐エッチング液導電性バリア層を堆積するステップと、
    ・前記バリア層の上に第１のハーフコアおよび周囲のフィーチャを製作するステップと、
    ・前記第１のハーフコアおよび周囲のフィーチャを越えてビア柱を製作するステップと、
    ・前記第１のハーフコア、周囲のフィーチャおよびビア柱の上に第１の誘電層を積層するステップと、
    ・前記犠牲基板をエッチング除去するステップと、
    ・電気メッキによって第２のハーフコアおよび周囲のフィーチャを製作するステップと、
    ・前記第２のハーフコアを越えて前記ビア柱を延在するステップと、
    ・前記第２のハーフコア、周囲のフィーチャおよびビア柱の上に誘電体の層を積層するステップと、
    ・前記ビア柱の端部を露出するために両側面上で前記第１の誘電層および前記誘電体の層を薄くするステップと、を含むプロセス。
  16. 以下のステップ、すなわち、
    （ａ）犠牲基板を得るステップと、
    （ｃ）第１のシード層を塗布するステップと、
    （ｄ）フォトレジストの第１層を塗布するステップと、
    （ｅ）第１のハーフコアおよび周囲のフィーチャを含むパターンを露光してかつ現像するステップと、
    （ｇ）前記第１のパターンに第１のハーフコアおよび周囲のフィーチャを電気メッキするステップと、
    （ｈ）前記第１層の上に第２のフォトレジスト層を塗布するステップと、
    （ｉ）ビア柱のパターンを露光してかつ現像するステップと、
    （ｊ）ビア柱を製作するために金属層をパターンメッキするステップと、
    （ｋ）前記フォトレジストの第１および第２の層を剥離するステップと、
    （ｍ）前記露出された第１のハーフコアおよび周囲のビア柱の上に第１の誘電層を積層するステップと、
    （ｎ）前記犠牲基板をエッチング除去するステップと、
    （ｑ）第３のフォトレジスト層を塗布するステップと、
    （ｒ）第２のハーフコアおよび周囲のフィーチャを含むパターンを露光してかつ現像するステップと、
    （ｓ）前記パターンに前記第２のハーフコアおよび周囲のフィーチャをメッキするステップと、
    （ｔ）前記第２のハーフコアおよび周囲のフィーチャの上に第４のフォトレジスト層を塗布するステップと、
    （ｕ）ビア柱のパターンを露光してかつ現像するステップと、
    （ｖ）前記第４のフォトレジスト層内の前記パターンにビア柱の第４層をメッキするステップと、（ｗ）前記フォトレジストの第３のおよび第４の層を剥離して、前記第２のハーフコア、周囲のフィーチャおよびビア柱をそれによって露出するステップと、
    （ｘ）前記シード層をエッチング除去するステップと、
    （ｙ）前記第２のハーフコア、フィーチャおよび周囲のビア柱の上に誘電体の第２層を積層するステップと、
    （ｚ）ビア柱の端部を露出するために前記第１の誘電層および前記誘電体の第２層を薄くするステップと、を含む請求項１５に記載のプロセス。
  17. 以下のステップ、すなわち、
    （ｂ）バリア層をパネルメッキするステップと、
    （ｏ）前記バリア層を除去するステップと、を更に含む請求項１６に記載のプロセス。
  18. 以下のステップ、すなわち、
    （ｌ）前記第１のシード層を除去するステップと、
    （ｐ）第２のシード層を塗布するステップと、を更に含む請求項１６に記載のプロセス。
  19. ステップ（ｘ）が前記バリア層および前記第１のシード層をエッチング除去するステップ（ｘ２）を更に含むことを特徴とする請求項１６に記載のプロセス。
  20. 請求項１６に記載のプロセスであって、
    バリア層をパターンメッキするステップ（ｆ）と、
    新しく露出された表面の上に第２のシード層を堆積するステップ（ｐ）と、を更に含むプロセス。
  21. 少なくとも１つの側面上に付加層を構築するステップを更に含む請求項１６に記載のプロセス。
  22. 前記平面金属コアが完全に封入されることを特徴とする請求項１６に記載のプロセス。
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