KR101770148B1 - 폴리머 매트릭스를 가진 인터포저 프레임 - Google Patents

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디러 허위츠
후앙 알렉스
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주하이 어드밴스드 칩 캐리어스 앤드 일렉트로닉 서브스트레이트 솔루션즈 테크놀러지즈 컴퍼니 리미티드
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Abstract

유기 매트릭스 프레임워크를 관통하는 소켓을 둘러싸는 상기 유기 매트릭스 프레임워크에 의해 정의되고 상기 유기 매트릭스 프레임워크를 관통하는 금속 비아의 그리드를 더 포함하는 칩 소켓의 어레이. 하나의 실시예에서, 패널은 각각 상기 유기 매트릭스 프레임워크를 관통하는 구리 비아의 그리드를 포함하는 유기 매트릭스 프레임워크에 의해 둘러싸이고 정의되는 칩 소켓의 어레이를 포함한다. 패널은 제1 유형의 칩을 수용하기 위한 일 세트의 디멘션을 가진 소켓을 구비한 제1 영역과 제2 유형의 칩을 수용하기 위한 또다른 세트의 디멘셜을 가진 소켓을 구비한 제2 영역을 적어도 포함한다.

Description

폴리머 매트릭스를 가진 인터포저 프레임{INTERPOSER FRAME WITH POLYMER MATRIX AND METHODS OF FABRAICATION}
(관련 출원)
본 특허 출원은 2014년 4월 9일 출원된 "내장형 칩의 제조 방법"이라는 제하의 미국특허출원번호 제 14/249,282호의 부분 계속 출원이다. US 14/249,282의 개시물은 그 전체가 참조에 의해 본 명세서에 통합된다.
본 발명은 칩 패키징에 관한 것으로서, 구체적으로는 내장형 칩에 관한 것이다.
점점 더 복잡해지는 전자 부품의 소형화에 대한 점점 더 커지는 수요에 힘 입어, 컴퓨팅 및 통신 기기와 같은 가전 제품이 점점 더 집적되고있다. 이는 전기적으로 유전체 재료에 의해 서로 절연되는 고 밀도의 다수의 도전층 및 비아를 가지는 IC 기판과 IC 인터포저와 같은 지지 구조물에 대한 필요성을 만들어왔다.
이러한 지지 구조물에 대한 일반적인 요구 사항은 신뢰성과 적절한 전기적 성능, 얇은 두께, 강도, 평탄도, 양질의 방열 및 경쟁력있는 단가이다.
이러한 요구 사항을 달성하기위한 다양한 접근 방식 중, 층 사이에 상호연결하는 비아를 생성하는 하나의 광범위하게 구현되는 제조 기술은, 도금 기술에 의해 내부에 증착되는 금속, 일반적으로 구리를 가지고 후속하는 충전을 하기 위해 최종 금속층에 이르기까지 연속적으로 쌓인 유전체 기판을 통과하여 구멍을 천공하도록 레이저를 이용한다. 비아를 생성하는 이 기술을 '천공 및 충전(fill)"이라고 하고, 그에 의해 생성된 비아를 '천공 및 충전된 비아'라고 할 수 있다.
천공 및 충전된 비아의 접근 방식에는 다수의 단점이 있다. 각 비아가 개별적으로 천공될 필요가 있기 때문에, 처리 속도가 제한되어 복잡한 다중 비아 IC 기판 및 인터포저의 제조 비용이 매우 높아진다. 대형 어레이에서, 천공 및 충전 방법에 의해 서로 근접한 상이한 크기 및 형상을 가진 고 밀도의 고 품질 비아를 산출하는 것은 어렵다. 추가로, 레이저 천공 비아는 거친 측벽을 가지고 유전체 재료의 두께를 통과하여 내부로 테이퍼링된다. 이 테이퍼링은 비아의 유효 직경을 감소시킨다. 또한 특히 초소형 비아 직경에서, 이는 선행하는 도전성 금속층에 대한 전기 접촉에 악영향을 주어, 신뢰성 문제를 야기할 수 있다. 추가로, 측벽은 특히 거칠고, 여기서 천공된 유전체는 폴리머 매트릭스 내에 유리 또는 세라믹 섬유를 포함하는 복합 재료이며, 이러한 거칠기는 부유 인덕턴스(stray inductance)를 가져올 수 있다.
천공된 비아 구멍의 충전 공정은 일반적으로 구리 전기도금에 의해 달성된다. 천공 구멍에 전기 도금하는 것은 딤플링을 가져오고, 여기서 작은 크레이터가 비아의 끝단에서 나타날 수 있다. 대안으로, 비아 채널이 유지할 수 있는 것 보다 더 많은 구리로 비아 채널이 충전되고, 주변 재료 위로 돌출한 돔형 상부 표면이 생성되는 과충전이 발생할 수 있다. 딤플링과 과충전 모두는, 고 밀도 기판 및 인터포저를 제조할때 요구되는 바와 같이, 비아를 다른 비아의 끝단 위에 연속하여 적층할 때 어려움을 발생시키는 경향이 있다. 추가로, 대용량 비아 채널은 특히 비아들이 인터포저 또는 IC 기판 설계의 동일한 상호연결 층 내에 있는 더 작은 비아에 근접할 때 균일하게 충전하는 것이 어렵다는 것이 이해될 것이다.
허용 가능한 크기 및 신뢰도의 범위는 시간이 따라 개선된다. 그럼에도 불구하고, 상술한 단점은 천공 및 충전 기술에 고유한 것이며, 가능한 비아 크기의 범위를 한정할 것으로 예측된다. 레이저 천공이 둥근 비아 채널들을 생성하는 데에 최적임이 더 이해될 것이다. 슬롯 형상 비아 채널들이 이론적으로 레이저 밀링에 의해 제조될 수 있지만, 실제로는, 제조될 수 있는 지오메트리의 범위는 다소 제한되며 주어진 지지 구조물에서의 비아들은 전형적으로 원통형이고 실질적으로 동일하다.
천공 및 충전에 의한 비아의 제조는 고가이며, 그에 의해 생성된 비아를 상대적으로 비용효과적인 전기도금 공정을 이용하여 구리를 가지고 균일하고 일관성있게 충전하는 것은 어렵다.
복합 유전체 재료에서의 레이저 천공된 비아는 실제에 있어서는 60xl0-6m의 최소 직경에 한정되고, 연관된 삭마 공정의 결과로, 천공된 복합 재료의 속성에 기인하여 거친 측벽뿐만 아니라 현저한 테이퍼링 형상조차도 경험한다.
상술한 레이저 천공의 다른 제한 사항에 추가하여, 동일한 층에서 상이한 직경의 비아를 생성하는 것이 어렵다는 점에서 천공 및 충전 기술의 추가적인 제한이 있는데, 천공시 상이한 크기의 비아 채널들이 천공되어 상이한 크기의 비아를 제조하도록 금속으로 충전되기 때문에, 비아 채널들은 상이한 속도로 충전된다. 결과적으로, 상이한 크기의 비아들에 대해 동시에 증착 기술을 최적화시키는 것은 불가능하기 때문에 천공 및 충전 기술을 특징짓는 딤플링 또는 과충전의 일반적인 문제점들이 악화된다.
천공 및 충전 접근방식의 단점들 중 다수를 극복하는 대안의 해결안은 '패턴 도금'으로 알려진 기술을 이용하여, 포토레지스트에 생성된 패턴으로 구리 또는 기타 금속을 증착함으로써 비아를 제조하는 것이다.
패턴 도금시, 시드 층이 먼저 증착된다. 그런다음 포토레지스트 층이 그 위에 증착되고 후속하여 패턴을 생성하기 위해 노출되고, 시드 층을 노출시키는 트렌치를 만들기 위해 선택적으로 제거된다. 비아 포스트는 구리를 포토레지스트 트렌치로 증착함으로써 생성된다. 잔여 포토레지스트가 그런다음 제거되고, 시드 층이 에칭되어 제거되고, 일반적으로 폴리머에 함침된 유리 섬유 매트인 유전체 재료가 비아 포스트를 둘러싸기 위해 그 위와 그 주위로 적층된다. 다양한 기술 및 공정들이 그러다음 유전체 재료들을 평탄화시키도록 이용되어, 접지로의 도전체의 연결을 허용하기 위해 비아 포스트의 일부를 제거하여 비아 포스트의 끝단을 노출시켜, 후속하는 금속층을 그 위에 구축하도록 한다. 금속 도전체 및 비아 포스트의 후속 층들은 원하는 다층 구조를 구축하기 위한 공정을 반복함으로써 거기에 증착될 수 있다.
'패널 도금'으로서 이하 공지된, 대안의 그러나 밀접하게 연결된 기술에서, 금속 또는 합금의 연속 층이 기판 상에 증착된다. 포토레지스트의 층은 상기 기판의 끝단 위에 증착되고, 그 내부에 패턴이 현상된다(developed). 현상된 포토레지스트의 패턴은 벗겨져, 선택적으로 그 아래의 금속을 노출시키고, 이는 그런다음 에칭될 수 있다. 미현상(undeveloped) 포토레지스트는 아래에 놓인 금속이 에칭되는 것을 보호하고, 직립(upstanding) 피처 및 비아의 패턴을 남긴다.
미현상 포토레지스트를 벗겨낸 후에, 폴리머에 함침된 유리 섬유 매트와 같은 유전체 재료가 직립 구리 피처 및/또는 비아 포스트를 둘러싸고 그 위에 적층될 수 있다. 평탄화 후에, 금속 도전체 및 비아 포스트의 후속 층들은 원하는 다층 구조를 구축하기 위한 공정을 반복함으로써 그 위로 증착될 수 있다.
상술한 패턴 도금 또는 패널 도금 방법에 의해 생성된 비아 층들은 전형적으로 구리로 된 '비아 포스트' 및 피처 층으로서 공지되어 있다.
마이크로 전자 공학 발전의 일반적인 추세는 보다 작고, 더 얇고, 보다 경량이고, 높은 신뢰성을 갖는 보다 파워풀한 제품의 제조 방향으로 지향된다. 두꺼운 코어식 상호연결부의 사용은 초박형 제품이 달성되는 것을 방해한다. 상호연결 IC 기판 또는 '인터포저'에서 보다 고밀도의 구조를 생성하기 위해, 보다 많은 층의 작은 연결부들이 요구된다.
도금되는 경우, 적층된 구조물이 구리 또는 기타 적절한 희생 기판 상에 증착되고, 상기 기판은 독립식(free standing) 코어리스 적층형(laminar) 구조물을 남기고 에칭될 수 있다. 또한, 희생 기판에 미리 부착된 측면 상에 추가 층들이 층착될 수 있어, 휘어짐을 최소화하고 평탄화의 달성에 조력하는 2측면 빌드업을 가능하게 한다.
고밀도 상호연결부를 제조하기 위한 하나의 플렉서블한 기술은 유전체 매트릭스에서 다양한 기하학적 형상 및 형태를 가진 금속 비아 또는 비아 포스트 피처로 구성된 패턴 도금 또는 패널 도금 다층 구조물을 구축하는 것이다. 금속은 구리일 수 있고, 유전체는 필름 폴리머 또는 섬유 강화 폴리머일 수 있다. 일반적으로 예를 들어 폴리이미드 또는 에폭시와 같은 높은 유리 전이 온도(Tg)를 가진 폴리머가 사용된다. 이러한 상호연결부는 코어식 또는 코어리스식일 수 있고, 컴포넌트들을 적층하기 위한 캐비티를 포함할 수 있다. 컴포넌트들은 홀수 또는 짝수의 층을 가질 수 있고, 비아들은 원형이 아닌 형상을 가질 수 있다. Amitec-Advanced Multilayer Interconnect Technologies Ltd.에 허여된 이전 특허에는 허용 가능한 기술이 기재되어 있다.
예를 들면, Hurwitz 등에 허여된, "개선된 다층 코어리스식 지지 구조물 및 그 제조 방법"이라는 제하의 미국특허 제7,682,972호는 우수한 전자 지지 구조물의 구축시 전구체로서 사용하기 위한 유전체 내에 비아 어레이를 구비하는 독립식 멤브레인의 제조 방법을 기술한다. 이러한 방법은 희생 캐리어 상에 둘러싸여진 유전체에 도전성 비아의 멤브레인을 제조하는 단계, 및 독립식 적층 어레이를 형성하도록 멤브레인을 희생 기판으로부터 분리시키는 단계를 포함한다. 이러한 독립식 멤브레인에 기초한 전자 기판은 적층된 어레이를 박층화 및 평탄화시킴으로써 형성될 수 있고, 비아를 종단시키는 것이 후속된다. 본 공개 특허는 그 전체가 참조에 의해 본 명세서에 통합된다.
Hurwitz 등에 허여된, "칩 패키징용 코어리스식 캐비티 기판 및 그 제조 방법"이라는 제하의, 미국특허 제7,669,320호는 제2 IC 다이에 직렬로 접속된 제1 IC 다이를 지지하기 위한 IC 지지물 제조 방법을 기술하고; 상기 IC 지지물은 주위와 절연된 상태의 구리 피처 및 비아의 교차층의 적층체를 포함하고, 제1 IC 다이는 IC 지지물에 본딩가능하고, 제2 IC 다이는 IC 지지물 내측의 캐비티 내에 본딩가능하고, 상기 캐비티는 구리 베이스를 에칭하고 구축된 구리를 선택적으로 에칭함으로써 형성된다. 본 공개 특허는 그 전체 내용이 참조에 의해 본 명세서에 통합된다.
Hurwitz 등에 허여된, "집적 회로 지지 구조물 및 그 제조 방법"이라는 제하의, 미국 특허 제7,635,641호는, (A) 제1 베이스층을 선택하는 단계; (B) 상기 제1 베이스층 상에 제1 내 부식액(etchant resistant) 배리어 층을 증착하는 단계; (C) 도전층 및 절연층을 교차시키는 제1 반 스택(half stack)을 구축하는 단계로서, 상기 도전층은 상기 절연층을 통과하여 비아에 의해 상호연결되는 상기 제1 반 스택을 구축하는 단계; (D) 상기 제1 반 스택 상에 제2 베이스층을 도포하는 단계; (E) 상기 제2 베이스층에 포토레지스트의 보호 코팅을 도포하는 단계; (F) 상기 제1 베이스층을 에칭하는 단계; (G) 상기 포토레지스트의 보호 코팅을 제거하는 단계; (H) 상기 제1 내 부식액 배리어층을 제거하는 단계; (I) 도전층 및 절연층을 교차시키는 제2 반 스택을 구축하는 단계로서, 상기 도전층은 절연층을 통과하여 비아에 의해 상호연결되고, 상기 제2 반 스택은 상기 제1 반 스택까지 실질적으로 대칭인 배치를 가지는 상기 제2 반 스택을 구축하는 단계; (J) 도전층 및 절연층을 교차시키는 상기 제2 반 스택 상으로 절연층을 도포시키는 단계; (K) 상기 제2 베이스층을 제거하는 단계; 및 (L) 상기 스택의 외부 표면 상의 비아의 끝단들을 노출시키고 그 위로 종결부를 적용시킴으로써 상기 기판을 종단시키는 단계;를 포함하는 전자 기판 제조 방법을 기술한다. 본 공개 특허는 그 전체가 참조에 의해 본 명세서에 통합된다.
미국특허 제7,682,972, 7,669,320 및 7,635,641에 기술된 비아 포스트 기술은 매우 다수의 비아들이 동시에 전기도금되는 대량 생산에 적합한 것이다. 상술한 바와 같이, 현재 천공 및 충전 비아들은 약 60미크론의 유효 최소 직경을 갖는다. 대조적으로, 포토레지스트 및 전기 도금을 이용하는 비아 포스트 기술은 더 높은 밀도의 비아가 획득될 수 있도록 한다. 30 미크론의 만큼의 작은 직경의 비아 직경이 가능하고, 다양한 비아의 지오메트리 및 형상이 동일한 층 내에서 공동제조(cofabricated)될 수 있다.
시간 경과에 따라, 천공 및 충전 기술과 비아 포스트 증착 모두가 더 소형화하고 더 고밀도의 비아 및 피처를 가진 기판의 제조를 가능하게 할 것이라고 예측된다. 그럼에도 불구하고, 비아 포스트 기술에서의 발달은 경쟁 우위를 유지할 가능성이 높아 보인다.
기판은 칩들이 다른 컴포넌트들과 인터페이싱 할 수 있도록 한다. 칩은 칩과 기판 사이의 전자 통신을 가능하게하는 신뢰성있는 전자적 연결을 제공하는 조립 공정을 통해 기판에 본딩될 수 있다.
외부의 세계에 대한 인터포저 내에 칩을 내장시키는 것은 칩 패키지를 감소시키고, 외부 세계에 대한 연결을 단축시킬 수 있어서, 기판 조립 공정에 대한 다이를 제거하고 잠재적으로 신뢰성을 증가시키는 보다 단순한 제조에 의해 비용 절감을 제공한다.
본질적으로, 아날로그, 디지털 및 MEMS 칩과 같은 능동 소자를 내장시키는 개념은 칩 주위에 비아를 갖는 칩 지지 구조물 또는 기판의 구성을 포함한다.
내장형 칩을 달성하는 하나의 방법은 지지 구조물의 회로가 다이 단위 크기보다 큰 웨이퍼상의 칩 어레이 상으로 칩 지지 구조물을 제조하는 것이다. 이는 팬 아웃 웨이퍼 레이어 패키징(FOWLP: Fan Out Wafer Layer Packaging)으로 알려져있다. 실리콘 웨이퍼의 크기가 증가하고 있으나, 고가의 재료 세트 및 제조 공정은 여전히 직경 크기를 12"로 한정시켜, 웨이퍼 상에 배치할 수 있는 FOWLP의 유닛의 수를 한정시킨다. 18" 웨이퍼가 연구중에 있다는 사실에도 불구하고, 요구되는 투자, 재료 세트, 및 장비는 여전히 공지되어있지 않다. 한번에 처리될 수 있는 제한된 수의 칩 지지 구조물은 FOWLP의 단가를 증가시키고, 이는 무선 통신, 가전 제품 및 자동차 시장과 같은 높은 가격 경쟁력을 요구하는 시장에 대해 너무 비싸다.
FOWLP는 또한 팬아웃 또는 팬인 회로로서 실리콘 웨이퍼 상에 배치된 금속 피처가 수 미크론으로 두께가 제한되기 때문에 성능 제한을 나타낸다. 이는 전기 저항 문제를 발생시킨다.
대안의 제조 루트는 칩들을 분리시키기 위해 웨이퍼를 분할하고(sectioning) 구리 상호연결부를 가진 유전체 층으로 구성된 패널 내에 칩을 내장시키는 것을 포함한다. 이러한 대안적인 루트의 한 가지 이점은 단일 공정에서 매우 더 많은 칩이 내장되도록 하면서 패널이 매우 더 커질 수 있다는 것이다. 예를 들면, 12" 웨이퍼는 5mm ㅧ 5 ㎜의 크기를 가진 2,500개의 FOWLP 칩이 한번에 처리될 수 있도록 하는 반면, 출원인, Zhuhai Access에 의해 사용된 현재 패널은 25" x 21"이고, 10,000개의 칩이 한 번에 처리될 수 있도록 한다. 이러한 패널 처리 가격은 온 웨이퍼 처리 보다 현저하게 더 저렴하고, 패널 당 처리량(throughput)이 온 웨이퍼 처리량 보다 4배 더 높기 때문에, 단가는 현저하게 감소되어 새로운 시장을 열 수 있다.
양 기술에 있어서, 산업에서 사용되는 라인 간격 및 트랙의 폭은 시간이 지나면서 감소되어, 15 미크론에서 10 미크론으로 감소한 것이 패널에 대한 기준이 되고, 웨이퍼에 대해서는 5 미크론에서 2 미크론으로 감소되고 있다.
내장의 이점은 많다. 와이어 본딩, 플립 칩 또는 SMD(표면 실장 장치) 납땜과 같은 제1 레벨 조립 비용이 제거된다. 다이와 기판이 무결절성으로(seamlessly) 단일한 제품 내에서 연결되어 있기 때문에 전기 성능이 개선된다. 패키징된 다이는 더 얇게 되고, 개선된 폼 팩터를 제공하면, 적층된 다이 및 PoP(Package on Package) 기술을 포함하는 내장형 다이 패키지의 상부 표면은 기타 용도에 대해 자유롭게 된다(freed up).
FOWLP 및 패널 기반의 내장형 다이 기술 모두에서, 칩은 어레이(온 웨이퍼 또는 패널)로서 패키징되고, 제조되면, 다이싱(dicing)에 의해 분리된다.
본 발명의 실시예는 내장형 칩 패키지에 관한 것이다.
본 발명의 실시예는 칩과, 칩 패키징을 위한 소켓을 가진 폴리머 프레임에 관한 것이다.
본 발명의 제1 양태는 폴리머 매트릭스를 구비한 프레임워크에 의해 정의된 칩 소켓의 어레이 및, 상기 폴리머 매트릭스 프레임워크를 관통하는 금속 비아의 어레이를 제공하는 것에 관한 것이다.
일반적으로, 각각의 칩 소켓은 상기 프레임워크를 관통하는 구리 비아를 구비하는 폴리머 매트릭스의 프레임으로 둘러싸인다.
일반적으로, 상기 프레임워크는 상기 폴리머 매트릭스 내에 유리 섬유 강화재를 더 포함한다.
일부 실시예에서, 상기 금속 비아는 비아 포스트이다.
일부 실시예에서, 각각의 비아는 25 미크론 내지 500 미크론의 폭의 범위이다.
일부 실시예에서, 상기 유기 매트릭스 프레임워크를 관통하는 금속 비아의 그리드는 복수의 비아 층을 포함한다.
일부 실시예에서, 적어도 하나의 소켓을 둘러싼 프레임은 가늘고 긴 비아 포스트의 연속한 코일을 포함한다.
일부 실시예에서, 상기 가늘고 긴 비아 포스트의 연속한 코일은 복수의 층에 걸쳐서 있다.
일부 실시예에서, 각각의 비아는 원통형이고 25 미크론 내지 500 미크론의 범위의 직경을 가진다.
일부 실시예에서, 인접한 칩 소켓들은 상이한 디멘션을 가진다.
일부 실시예에서, 인접한 칩 소켓들은 상이한 크기를 가진다.
일부 실시예에서, 인접한 칩 소켓들은 상이한 형상을 가진다.
본 발명의 제2 양태는 각각 폴리머 매트릭스 프레임워크를 관통하는 구리 비아의 그리드를 구비하는 상기 폴리머 매트릭스 프레임워크에 의해 둘러싸이고 정의되는 칩 소켓의 어레이를 포함하는 패널에 관한 것이고, 상기 패널은 제1 유형의 칩을 수용하기 위한 제1 세트의 디멘션을 가진 소켓을 구비한 제1 영역, 및 제2 유형의 칩을 수용하기 위한 제2 세트의 디멘션을 가진 소켓을 구비한 제2 영역을 적어도 포함한다.
선택적으로, 적어도 하나의 비아는 원통형이 아니다.
선택적으로, 적어도 하나의 비아는 가늘고 긴 형상이다.
일부 실시예에서, 상기 프레임은 하나 이상의 비아 층을 포함한다.
일부 실시예에서, 가늘고 긴 비아는 코일이다.
선택적으로, 상기 적어도 하나의 비아는 동축 비아이다.
선택적으로, 상기 프레임은 상기 폴리머 매트릭스 내에 유리 섬유 강화재를 더 포함한다.
바람직하게는, 상기 프레임은 상기 폴리머 매트릭스 내에 유리 섬유 다발의 직물을 더 포함한다.
일부 실시예에서, 상기 프레임은 인접한 소켓들에서 2개의 상이한 다이에 대해 2개의 상이한 소켓의 어레이를 포함한다.
선택적으로, 상기 상이한 소켓들은 상이한 형상을 가진다.
선택적으로, 상기 상이한 소켓들은 상이한 크기를 가진다.
본 발명의 제4 양태는 유기 매트릭스 프레임워크에 의해 둘러싸인 칩 소켓의 어레이를 제조하는 방법으로서: 희생 캐리어를 획득하는 단계; 포토레지스트 층을 아래에 배치하고 구리 비아의 그리드를 가지고 패터닝하는 단계; 구리를 상기 그리드로 도금하는 단계; 폴리머 유전체를 가지고 적층하는 단계; 구리 비아의 끝단을 노출하도록 박층화 및 평탄화시키는 단계; 상기 캐리어를 제거하고, 상기 폴리머 유전체 내에 칩 소켓을 기계가공하는 단계;를 포함하는 방법을 제공하는 것에 관한 것이다.
일반적으로, 상기 캐리어는 구리를 용해함으로써 제거되는 구리 캐리어이다.
바람직하게는, 본 방법은 구리 비아를 증착하기 전에 상기 캐리어 상에 내에칭성 층을 도포하는 단계를 포함한다.
하나의 실시예에서, 상기 내에칭성 층은 니켈을 포함한다.
선택적으로, 구리 비아의 끝단이 노출된 평탄화된 폴리머 유전체는 내에칭성 재료로 보호되는 반면, 구리 캐리어는 에칭되어 제거된다.
선택적으로, 상기 내에칭성 재료는 드라이 필름 포토레지스트이다.
일부 실시예에서, 구리 시드 층은 니켈 상에서 전기 도금된다.
일부 실시예에서, 구리 시드 층은 니켈 배리어 층을 증착시키기 전에 전기 도금된다.
일부 실시예에서, 상기 그리드는 소켓을 펀칭하고 프레임워크를 남김으로써 제조된다.
일부 실시예에서, 상기 그리드는 CNC를 이용하여 소켓을 기계가공하고 프레임워크를 남김으로써 제조된다.
유기 매트릭스 프레임워크에 의해 둘러싸인 칩 소켓의 어레이를 제조하는 방법의 변형은:
희생 캐리어를 획득하는 단계;
포토레지스트 층을 아래에 배치하고 구리 비아의 그리드와 칩 소켓 어레이를 가지고 패터닝하는 단계;
구리를 상기 그리드와 어레이로 도금하는 단계;
폴리머 유전체를 가지고 적층하는 단계;
구리 비아와 어레이의 끝단을 노출시키도록 박층화 및 평탄화시키는 단계;
상기 구리 비아의 끝단을 차폐하는 단계;
상기 어레이를 용해시키는 단계; 및
상기 캐리어를 제거하는 단계;를 포함한다.
일부 실시예에서, 상기 비아 포스트는 가늘고 긴 비아 포스트이고, 상기 칩 소켓은 피처 층에 의해 분리되는 복수의 비아 포스트를 포함한다.
선택적으로, 상기 복수의 가늘고 긴 비아 포스트는 상기 프레임의 적어도 하나의 칩 소켓 주위에 적어도 하나의 연속한 코일을 제공한다.
바람직하게는, 적어도 하나의 소켓은 유기 프레임과 상기 유기 프레임 내에 내장된 다층 금속 구조물에 의해 둘러싸이고 복수의 연장된 비아 포스트 층을 구비하여, 인접한 비아 포스트 층의 각각의 쌍이 피처층에 의해 분리되고 상기 다층 금속 구조물이 연속한 코일을 포함하도록 한다.
본 발명을 보다 잘 이해하기 위해 그리고 어떻게 효과적으로 수행될 수 있는지를 도시하기 위해, 순수하게 예시를 목적으로 첨부도면을 참조한다.
이제, 상세하게 도면을 참고하면, 도시된 특정한 부분은 예시이고, 본 발명의 바람직한 실시예의 예시적 설명을 목적으로 하며, 본 발명의 원리 및 개념적 양태의 설명을 가장 유용하고 용이하게 이해될 수 있다고 간주되는 것을 제시하기 위해 강조된다. 이와 관련하여, 본 발명의 기본적 이해를 위해 필요한 것 이상으로 보다 상세하게 본 발명의 구조적 상세를 도시하려는 시도는 이루어지지 않았으며; 도면과 함께 취해진 설명은 본 발명의 다수 형태가 실제로 어떻게 구현될 수 있는지를 당해 기술 분야의 당업자에 명료하게 한다.
도 1은 칩에 대해 내부에 소켓을 가지고 또한 상기 소켓 주위로 관통 비아를 가진 폴리머 또는 복합 그리드의 일부의 개략도이다.
도 2는 하나의 판 유리(pane)와 같은 패널의 부분이 상이한 유형의 칩에 대한 소켓들을 어떻게 가질 수 있는지를 도시하는, 관통 비아를 둘러싸면서 내장형 칩을 제조하는 데에 사용되는 패널의 개략도이다.
도 3은 성형 컴파운드 형태의 예시와 같은, 폴리머 또는 복합 재료에 의해 적절한 위치에 유지되는, 각각의 소켓내에 칩들을 가진 도 1의 폴리머 또는 복합 프레임워크의 부분의 개략도이다.
도 4는 폴리머 재료에 의해 각각의 소켓 내에 유지되는 내장형 칩을 도시하고 또한 패널의 양측 상에 관통 비아 및 패드를 나타내는 프레임워크의 부분을 통과하는 단면의 개략도이다.
도 5는 내장형 칩을 포함하는 다이를 통과하는 단면의 개략도이다.
도 6은 인접한 소켓들에 한 쌍의 상이한 다이를 포함하는 패키지를 통과하는 단면의 개략도이다.
도 7은 도 5에 도시된 것과 같은 패키지의 개략적인 바닥도이다.
도 8은 관통 비아의 어레이를 포함하는 폴리머 또는 복합 재료 패널을 제조하는 제조 공정을 도시하는 플로우차트이다.
도 8a 내지 8n은 플로우차트 8의 각 단계 후에 획득된 중간 서브구조물을 개략적으로 도시한다.
도 9는 천공-충전 기술이 소켓을 펀칭하면서 도금된 관통 구멍을 생성하는 데에 얼마나 적격인지를 도시하는 플로우차트이다.
도 9a 내지 9e는 플로우차트 9의 각 단계 후에 획득된 중간 서브구조물을 계략적으로 도시한다.
도 10은, 내부에 내장된 가늘고 긴 비아로 구성되는 3개 층의 코일을 가진 프레임의 개략도로서, 그의 제조 기술의 유연성과, 그것이 내장된 트랜스포머 등을 제조하는데에 어떻게 사용될 수 있는지를 도시한다.
하기의 설명에서, 유전체 매트릭스 형태의 금속 비아, 특히 폴리이미드, 에폭시 또는 BT(비스말레이미드/트리아진) 또는 이들의 혼합물과 같은, 유리 섬유로 강화된 폴리머 매트릭스 형태의 구리 비아 포스트로 구성된 지지 구조물이 고려된다.
Hurwitz 등에 허여된 미국특허 제7,682,972호, 미국특허 제7,669,320호 및 미국특허 제7,635,641호에 기술된 바와 같이, 매우 다수의 비아 포스트를 가진 기판의 대량 어레이를 구비한 대형 패널이 제조될 수 있다는 것이 본 명세서에 참조에 의해 통합된 액세스(Access') 포토레지스트 및 패턴 또는 패널 도금과 적층 기술의 특징이다. 이러한 패널은 실질적으로 평평하며 실질적으로 평탄하다.
천공 및 충전에 의해 생성된 비아 보다 포토레지스트를 이용하여 전기도금에 의해 제조된 비아가 더 협소하다는 것이 액세스 기술의 추가적인 특징이다. 현재, 가장 협소한 천공 및 충전 비아는 약 60 미크론이다. 포토레지스트를 이용하여 전기도금함으로써, 50미크론 이하의 해상도, 또는 25 미크론 만큼의 해상도가 달성될 수 있다. ICs를 이 기판에 결합시키는 것이 문제가 된다. 플립칩 결합을 위한 한 가지 접근 방식은 유전체 표면과 동일 평면(flush)인 구리 패드를 제공하는 것이다. 이러한 접근 방식은 본 발명자의 USSN 13/912,652에 기술되어있다.
칩을 인터포저에 부착하는 모든 방법들은 비용이 든다. 와이어 본딩 및 플립 칩 기술은 비용이 들고 연결부가 부러지면 고장을 가져온다.
도 1을 참조하면, 폴리머 매트릭스(14)와 폴리머 매트릭스 프레임 워크(14)를 통과하는 금속 비아(16)의 어레이를 구비하는 프레임워크(16)에 의해 정의되는 칩 소켓(12)의 어레이(10) 부분이 도시된다.
어레이(10)는 각각 폴리머 매트릭스 프레임워크를 통과하는 구리 비아의 그리드를 구비하는 폴리머 매트릭스 프레임워크에 의해 둘러싸이고 정의되는, 칩 소켓 어레이를 포함하는 패널의 일부가 될 수 있다.
각 칩 소켓(12)은 따라서 소켓(12') 주변에 배열된, 프레임(18)을 통과하는 다수의 구리 관통 비아를 가진 폴리머 프레임(18)에 의해 둘러싸인다.
프레임(18)은 폴리머 시트로서 도포된 폴리머이거나, 또는 프리프레그로서 도포된 유리 섬유 강화 폴리머가 될 수 있다. 보다 상세한 사항은 도 8 및 9를 참조하여 하기에서 기술될 수 있고, 여기서 제조 방법이 개시된다.
도 2를 참조하면, 출원인, Zhuhai의 액세스 패널(20)은 일반적으로 서로로부터 수평 바(25)와 수직 바(26)로 구성되는 메인 프레임과 외부 프레임(27)에 의해 분리되는 블록(21, 22, 23, 24)의 2x2 어레이로 분할된다. 블록은 도 1의 칩 소켓(12)의 어레이를 포함한다. 5mm x 5mm 칩 크기 및 액세스' 21" x 25" 패널을 가정하면, 이 제조 기술은 10,000 개의 칩들이 각 패널 상에 패키징될 수 있도록 한다. 대조적으로, 산업 분야에서 사용되는 현재 가장 큰 웨이퍼인, 12" 웨이퍼 상에 칩 패키지를 제조하는 것은 한 번에 2,500 개의 칩만이 처리될 수 있도록 하여, 대형 패널 제조시 규모의 경제가 고려될 것이다.
이 기술에 적절한 패널은 그러나 크기면에서 다수 변동될 수 있다. 일반적으로, 패널은 약 12" x 12"와 약 24" x 30" 사이가 될 것이다. 현재 사용하는 일부 표준 크기는 20"x 16", 20.3" x 16.5", 및 24.7" x 20.5"이다.
패널(20)의 모든 블록이 동일한 크기의 칩 소켓(12)을 가질 필요는 없다. 예를 들면, 도 2의 개략적인 예시에서, 최상부 우측 블록(22)의 칩 소켓(28)은 다른 블록(21, 23, 24)의 칩 소켓(29) 보다 더 크다. 추가로, 상이한 크기의 칩을 수용하기 위해 상이한 크기의 소켓에 대해 하나 이상의 블록(22)이 사용될 뿐만 아니라, 임의의 크기의 임의의 서브 어레이가 특정한 다이 패키지를 제조하기 위해 사용될 수 있고, 대규모 처리량(throughput)에도 불구하고, 적은 생산량(run)의 소수의 다이 패키지가 제조될 수 있어서, 상이한 다이 패키지가 특정한 고객에 대해 동시에 처리될 수 있거나, 또는 상이한 패키지가 상이한 고객에 대해 제조될 수 있다. 따라서, 패널(20)은 하나의 유형의 칩을 수용하기 위한 제1 세트의 디멘션을 가진 소켓(28)을 구비한 제1 영역 및 제2 유형의 칩을 수용하기 위한 제2 세트의 디멘션을 가진 소켓(29)을 구비한 제2 영역(21)을 적어도 포함할 수 있다.
도 1을 참조하여 상술한 바와 같이, 각각의 칩 소켓(12)(도 2에서의 28, 29)은 폴리머 프레임(18)에 의해 둘러싸이고, 각각의 블록(도 2의 21, 22, 23, 24)에, 소켓(28, 29)의 어레이가 배치된다.
도 3을 참조하면, 칩(35)은 각각의 소켓(12)에 배치될 수 있고, 칩(35) 주위의 공간은 프레임(16)을 제조하는 데에 사용되는 것과 동일한 폴리머이거나 또는 동일한 폴리머가 아닐 수 있는 폴리머(36)로 충전될 수 있다. 예를 들면 폴리머는 성형 컴파운드가 될 수 있다. 일부 실시예에서, 충전물 폴리머(36)의 매트릭스와 프레임(16)의 매트릭스는 유사한 폴리머를 이용할 수 있지만, 상이한 강화 섬유를 가진다. 예를 들면, 프레임은 강화 섬유를 포함할 수 있는 반면, 소켓에서 충전을 위해 사용되는 폴리머(36)는 섬유가 없을 수 있다.
일반적인 다이 크기는 약 1.5mm x 1.5mm로부터 약 31mm x 31mm 까지의 것이 될 수 있고, 소켓은 의도한 다이를 여유있게 수용할 수 있도록 조금 더 클 수 있다. 인터포저 프레임의 두께는 적어도 다이의 깊이가 되어야하고, 바람직하게는 10 미크론 내지 100 미크론이다. 일반적으로, 프레임의 깊이는 다이의 두께 + 추가적인 20 미크론이다.
칩(35)을 소켓(12)으로 내장시킨 결과로서, 각각의 개별 칩은 각 다이의 에지 주위에 배열되고, 그것을 통과하는 비아(14)를 가진 프레임(38)에 의해 둘러싸인다.
액세스 비아 포스트 기술을 이용하여, 선택적인 에칭이 후속되는 패턴 도금 또는 패널 도금 중 어느 하나에 의해, 비아(14)가 비아 포스트로서 제조되어, 후속하여 폴리머 필름, 또는 추가적인 안정성을 위해 폴리머 매트릭스 형태의 직조된 유리 섬유 다발로 구성된 프리프레그를 이용하여 유전체 재료로 적층된다. 하나의 실시예에서, 유전체 재료는 Hitachi 705G이다. 다른 실시예에서, MGC 832 NXA NSFLCA가 사용된다. 제3 실시예에서, Sumitomo GT-K가 사용될 수 있다. 또다른 실시예에서, Sumimoto LAZ-4785 시리즈 필름이 사용된다. 또다른 실시예에서, Sumimoto LAZ-6785 시리즈가 사용된다. 대안의 재료는 Taiyo의 HBI 및 Zaristo-125를 포함한다.
대안으로, 비아는 일반적으로 천공-충전 기술로 알려진 것을 이용하여 제조될 수 있다. 먼저, 폴리머 또는 강화 섬유 폴리머 매트릭스가 제조되고, 그런다음 경화후, 그것이 기계적 또는 레이저 천공에 의해 구멍을 가지도록 천공된다. 천공된 구멍은 그런다음 전기도금에 의해 구리로 충전될 수 있다.
천공 및 충전 기술이 아닌 비아 포스트를 이용하여 비아를 제조하는 데에는 다수의 이점이 있다. 비아 포스트 기술에서, 모든 비아가 동시에 제조될 수 있는 반면, 구멍은 개별적으로 천공되기 때문에, 비아 포스트 기술은 보다 고속이다. 추가로, 천공된 비아는 원통인 반면, 비아 포스트는 임의의 형상을 가질 수 있기 때문에, 실제에 있어서는, 모든 천공-충전 비아는 동일한 직경(허용오차 내에서)을 가지는 반면, 비아 포스트는 상이한 형상과 크기를 가질 수 있다. 또한, 강도(stiffness) 개선을 위해, 바람직하게는 폴리머 매트릭스는 일반적으로 직조된 유리 섬유 다발을 가진 강화 섬유이다. 여기서, 폴리머 프리프레그의 섬유가 직립 비아 포스트 위에 놓여 경화되고, 포스트는 평탄한 수직 측면에 의해 특정지어진다. 그러나, 천공-충전 비아는 일반적으로 다소 테이퍼링되고, 여기서 복합 재료가 천공되고, 일반적으로 노이즈를 일으키는 부유 인덕턴스(stray inductance)를 가져오는 거친 표면을 가진다.
일반적으로, 비아(14)는 40 미크론 내지 500 미크론의 범위의 폭이 된다. 천공-충전에 대해 요구되는 경우와 같이 그리고 대개 비아 포스트에 대한 경우와 같이, 원통형인 경우, 각각의 비아는 25 미크론 내지 500 미크론의 범위의 직경을 가질 수 있다.
도 3을 더 참조하면, 내장형 비아를 가진 폴리머 매트릭스 프레임워크(16)를 제조한 후에, 소켓(12)이 CNC 또는 펀칭에 의해 제조될 수 있다. 대안으로, 패널 도금 또는 패턴 도금 중 어느 하나를 이용하여, 희생 구리 블록이 증착될 수 있다. 포토레지스트를 이용하여, 구리 비아 포스트(14)가 선택적으로 차폐되면, 예를 들면, 이 구리 블록이 에칭되어 소켓(12)을 생성할 수 있다.
각 소켓(12) 주위에서 프레임(38) 내에 비아(14)를 가진 소켓 어레이(38)의 폴리머 프레임워크가, 개별 칩 패키지 및, 다중 칩 패키지와 "PoP(Package-on-Package)" 어레이와 같은, 구축된 다층 칩 패키지를 포함하는 다중 칩 패키지를 생성하도록 이용될 수 있다.
칩(35)이 소켓(12)에 배치되면, 칩들은 성형 컴파운드, 드라이 필름 또는 프리프레그와 같은 폴리머(36)를 이용하여 적절한 위치에 고정될 수 있다.
도 4를 참조하면, 구리 라우팅 층(42, 43)은 칩(35)이 내장된 프레임워크(40)의 하나의 측면 또는 양 측면 상에 제조될 수 있다. 일반적으로, 칩(35)은 플립 칩이고, 칩(35)의 에지를 벗어나서 팬아웃하는 패드(43)에 결합된다. 관통 비아(14)에 의해, 상부 표면 상의 패드(42)는 PoP 패키징 등을 위한 칩의 추가적인 층의 결합을 허용한다. 필수적으로, 상부 및 하부 패드(42, 43)는 추가적인 비아 포스트와 라우팅 층을 구축하여 보다 복잡한 구조물을 생성할 수 있도록 한다는 것이 이해될 것이다.
다이싱 툴(45)이 도시된다. 패널(40)내의 패키징된 칩(35)의 어레이는 도 5에 도시된 바와 같이 개별 칩(48)으로 용이하게 다이싱될 수 있다는 것이 이해될 것이다.
도 6을 참조하면, 일부 실시예에서, 인접 칩 소켓들은 상이한 크기 및/또는 상이한 형상을 포함하는 상이한 디멘션을 가질 수 있다. 예를 들면, 프로세서 칩(35)은 하나의 소켓에 위치될 수 있고, 인접한 소켓에 배치된 메모리 칩(55)에 결합될 수 있다. 따라서, 패키지는 하나 이상의 칩을 포함할 수 이고, 상이한 칩을 포함할 수 있다.
패드(42 및 43)는 칩을 BGA(Ball Grid Arrays) 또는 LGA(Land Grid Arrays)를 통해 결합시킬 수 있다. 현재 기술에서, 비아 포스트는 약 130 미크론의 길이가 될 수 있다. 칩(35, 55)이 약 130 미크론보다 더 두꺼우면, 또다른 칩의 최상부 상에 하나의 비아를 적층하는 것이 필요할 수 있다. 비아를 적층하는 기술은 공지되어있고, 그중에서도 Hurwitz 등의 공동 계류중인 출원 USSN 13/482,099 및 USSN 13/483,185에서 논의된다.
도 7을 참조하면, 다이(55)가 프레임(16)에 의해 둘러싸여 있고 관통 비아(14)가 다이(55)의 주변부 주위에서 프레임(16)을 통과하여 제공되도록 폴리머 프레임(16) 내에 다이(55)를 포함하는 다이 패키지(48)가 밑으로부터 도시된다. 다이는 소켓에 배치되고 제2 폴리머(36)에 의해 적절한 위치에 유지된다. 프레임(16)은 일반적으로 안정성을 위해 섬유 강화 프리프레그로 제조된다. 제2 폴리머는 프리프레그가 될 수 있지만, 폴리머 필름이거나 성형 컴파운드가 될 수 있다. 일반적으로, 도시된 바와 같이, 관통 비아(14)는 단순한 원통형 비아이지만, 이는 상이한 형상과 크기를 가질 수 있다. 칩(55) 상의 땜납 볼(57)의 볼 그리드 어레이 중 일부는 팬아웃 구성에서 패드(43)에 의해 관통 비아(14)에 연결된다. 도시된 바와 같이, 칩 아래의 기판에 직접 결합되는 추가적인 땜납 볼이 있을 수 있다. 일부 실시예에서, 통신 및 데이터 처리를 위해, 관통 비아 중 적어도 하나는 동축 비아(coaxial via)이다. 다른 실시예에서, 적어도 하나의 비아는 송신 라인이다. 동축 비아를 제조하는 기술은 예를 들면 공동 계류중 출원인 USSN 13/483,185에서 주어진다. 송신 라인을 제조하는 기술은 예를 들면 USSN 13/483,234에서 제공된다.
칩 적층을 위해 접점을 제공하는 것에 추가하여, 칩을 둘러싸는 관통 비아(14)가 칩을 자신의 주변으로부터 절연시키고 패러데이 차폐(Faraday shielding)를 제공하기 위해 사용될 수 있다. 이 차폐 비아는 칩 위의 차폐 비아와 상호연결되고 그에 차폐를 제공하는 패드에 결합될 수 있다.
칩을 둘러싸는 하나 이상의 열의 관통 비아가 있을 수 있고, 내부 열은 신호처리하는 데에 이용되고 외부 열은 차폐에 이용될 수 있다. 외부 열은 칩에 의해 생성된 열을 소산시키기 위한 열 싱크로서 기능할 수 있는 칩 상에 제조된 고체 구리 블록에 결합될 수 있다. 상이한 다이가 이러한 방식으로 패키징될 수 있다.
접점이 짧고, 칩 당 상대적으로 적은 수의 접점이 있기 때문에, 본 명세서에 기술된 관통 비아를 가진 프레임을 구비한 내장형 칩 기술은 특히 아날로그 처리에 적합하다.
기술이 IC 칩 패키징에 한정되지 않는다는 것이 이해될 것이다. 일부 실시예에서, 다이는 퓨즈, 커패시터, 인덕터 및 필터로 구성된 그룹으로부터 선택된 컴포넌트를 포함한다. 인덕터 및 필터 제조를 위한 기술은 Hurwitz 등의 공동계류중인 출원번호 USSN 13/962,316에서 기술된다.
도 8 및 도 8a-8l을 참조하면, 유기 매트릭스 프레임워크에 의해 둘러싸이는 칩 소켓의 어레이를 제조하는 방법은: 희생 캐리어(80)를 획득하는 단계(8(a))를 포함한다.
선택적으로, 구리의 시드층(82)은 구리 배리어로 도포된다(8(b)). 일반적으로 니켈로 구성되는 내에칭성 층(84)이 캐리어 상으로 도포되고(8(c)), 일반적으로 스퍼터링과 같은 물리적 증기 공정에 의해 증착된다. 내에칭성 층은 예를 들면 대안으로 전기 도금 또는 전기가 없는 도금에 의해 증착될 수 있다. 기타 후보 재료로는 탄탈륨, 텅스텐, 티타늄, 티타늄-텅스텐 합금, 주석, 납, 주석-납 합금을 포함하고, 이들 모두는 스퍼터링될 수 있고, 주석과 납은 또한 전기도금 또는 전기없이 도금될 수 있고, 배리어 금속층은 일반적으로 0.1 내지 1 미크론 두께이다.(각 후보 배리어층 재료는 적절한 용제 또는 플라즈마 에칭 상태로 추후 제거된다.). 배리어 층의 도포후에, 추가적인 구리 시드층(86)이 도포된다(8(d)). 구리 시드층은 일반적으로 약 0.2 미크론 내지 5 미크론 두께이다.
단계(8(b)) 내지 8(d))는 바람직하게는 배리어층의 기판에 대한 양호한 부착, 비아의 양호한 부착 및 성장을 보장하고, 비아에 손상을 주지않으면서 에칭에 의해 기판의 후속하는 제거를 가능하게한다. 최상의 결과들이 이러한 단계들을 포함할지라도, 이는 그러나 선택적이고, 하나 이상이 사용될 수는 없다.
포토레지스트층(88)이 도포되고(단계(8e))(도 8e), 구리 비아의 패턴으로 패터닝된다(8(f)). 그런다음 구리(90)가 패턴으로 도금되고(8(g)), 포토레지스트(88)가 벗겨진다(8(h)). 직립(upstanding) 구리 비아(90)가 섬유 강화 폴리머 매트릭스-프리프레그일 수 있는 폴리머 유전체(92)로 적층된다(8(i)). 적층된 비아 어레이는 박층화되고 평탄화되어 구리 비아의 끝단을 노출시킨다(8(j)). 캐리어가 그런다음 제거된다.
선택적으로 그리고 바람직하게는, 구리 비아의 끝단이 노출된 평탄화된 폴리머 유전체는 구리 캐리어(80)가 에칭되어 제거되기(8(l)) 전에, 포토레지스트 또는 유전체 필름과 같은 내에칭성 재료(94)를 도포함으로써 보호된다(8(k)). 일반적으로, 캐리어는 구리를 용해함으로써 제거되는 구리 캐리어(80)이다. 수산화 암모늄 또는 염화 구리가 구리 용해에 이용될 수 있다.
배리어층이 그런다음 에칭되어 제거될 수 있고(8(m)), 에칭 보호층(94)이 제거될 수 있다(단계(8(n)).
본 명세서에 기술되지 않았지만, 직립 구리 비아가 패널 도금 및 과도한 구리(superfluous copper)를 선택적으로 에칭하여 제거하고 비아를 남김으로써 제조될 수 있다는 것이 이해될 것이다. 실제, 소켓은 대안으로 구리 패널의 일부를 선택적으로 에칭하여 제거하는 반면 비아를 차폐함으로써 제조될 수 있다.
비아 포스트 기술이 바람직하지만, 천공 및 충전 기술이 또한 이용될 수 있다. 도 9를 참조하면, 또다른 변형 방법에서, 구리 피복 적층물(CCL: copper clad laminate)로 구성된 캐리어가 획득된다(9(a)). CCL은 수십 내지 수백 미크론의 두께를 가진다. 일반적인 두께는 150 미크론이라면, 구멍(102)은 CCL을 관통하여 천공되고(9(b)), 구멍(102)은 수십 내지 수백 미크론의 두께를 가질 수 있다. 일반적으로, 구멍의 직경은 150 미크론이다.
관통 구멍이 도금되어 도금된 관통 구멍(104)을 생성한다(9(c)).
구리 피복 적층물(100)은 그런다음 연삭 또는 에칭되어 표면 구리층(106, 108)을 제거하여, 도금된 관통 구멍(Pth) 구리 비아(104)를 가진 적층물을 남긴다(9(d)).
그런다음, CNC 또는 펀칭을 이용하여, 소켓(112)이 칩을 수용하기 위해 적층물을 관통하여 제조된다(9(e)).
상술한 바와 같이, 바람직한 비아 포스트 기술을 이용하면 포토레지스트로 증착된 전기도금된 비아는 임의의 형상 또는 크기를 가질 수 있다. 추가로, 프레임은 패드에 의해 분할되는 2개 이상의 비아층을 포함할 수 있다. 도 10을 참조하면, 이러한 유연성은 일반적으로 비아 포스트를 구비하는 구리 코일(200)을 내장시켜 캐비티(204) 주위로 유전체 프레임(202) 내에 내장시키는 것을 가능하게 한다. 예시에 의해서, 도시된 코일(200)은 3개 층의 연장된 비아 포스트(206, 207, 208)을 가지고, 비아 포스트들은 피처층 상에 증착될 수 있다. 층(206, 207, 208)은 수직 엘리먼트(209, 210)에 의해 함께 결합된다. 수직 엘리먼트(209, 210)는 비아 포스트 또는 피처층이 될 수 있고, 또는 피처층 상의 비아 포스트가 될 수 있다. 코일(200)은 예를 들면 내장형 칩에 패러데이 차폐를 제공할 수 있다. 철심이 코일(200)을 포함하는 프레임(202)을 가진 소켓(204) 내에 증착되면, 트랜스포머가 제조될 수 있다. 따라서, 본 발명의 구리 비아를 가진 폴리머 프레임은 다양한 컴포넌트를 내장하기 위해 내부에 구리 비아를 가진 모든 영역의 프레임의 제조를 가능하게 한다.
실제에 있어서, 구리 비아 포스트의 코일(200)은 일반적으로 피처층에 의해 함께 결합된 가늘고 긴 비아 포스트 또는 비아 포스트에 의해 결합된 가늘고 긴 피처층을 포함할 것이다. 일반적으로, 비아 포스트층은 피처층들과 번갈아 있고, 코일은 층에 의해 구축된 층이어야 한다.
당해 기술 분야의 당업자는 상기 특정하여 도시하고 설명한 것에 본 발명이 한정되는 것은 아니라는 것을 이해할 것이다. 본 발명의 범위는 첨부된 청구범위에 의해 한정되며, 상술한 다양한 특징의 조합 및 서브 조합과 수정 및 변경예를 포함할 수 있다는 점은 당해 기술 분야의 당업자가 상기 설명 판독시 알 수 있다.
청구범위에서, 단어 "comprise"와, "comprises", "comprising" 등과 같은 변형 예는 나열된 구성요소가 포함되지만 일반적으로 다른 구성요소를 배제하는 것은 아니라는 점을 나타낸다.

Claims (15)

  1. 유기 매트릭스 프레임워크;
    상기 유기 매트릭스 프레임워크의 일부를 선택적으로 에칭하여 제거하거나, CNC 또는 펀칭으로 천공하여 상기 유기 매트릭스 프레임워크의 상하를 관통하여 생성되며 상기 관통되어 있는 공간에 칩을 배치하기 위한 하나 이상의 소켓들; 및
    상기 유기 매트릭스 프레임워크를 관통하는 하나 이상의 금속 비아의 그리드를 더 포함하고,
    상기 하나 이상의 금속 비아의 그리드의 끝단은 추가적인 구리 패드와 결합하여 상기 하나 이상의 소켓 내에 배치되는 칩의 단자와 연결되며, 상기 구리 패드에 결합되지 않는 상기 칩 하부의 일부는 외부로 노출되는 것을 특징으로 하는 칩 소켓의 어레이.
  2. 제1 항에 있어서, 각각의 칩 소켓은 유기 매트릭스의 프레임을 관통하는 구리 비아를 포함하는 상기 유기 매트릭스의 프레임으로 둘러싸이는 것을 특징으로 하는 칩 소켓의 어레이.
  3. 제1 항에 있어서, 상기 유기 매트릭스 프레임워크는 유리 섬유 다발을 더 포함하는 것을 특징으로 하는 칩 소켓의 어레이.
  4. 제2 항에 있어서, 상기 구리 비아는 비아 포스트인 것을 특징으로 하는 칩 소켓의 어레이.
  5. 제1 항에 있어서, 각각의 비아는 25 미크론 내지 500 미크론의 폭의 범위인 것을 특징으로 하는 칩 소켓의 어레이.
  6. 제1 항에 있어서, 각각의 비아는 원통형이고 25 내지 500 미크론의 범위의 직경을 가지는 것을 특징으로 하는 칩 소켓의 어레이.
  7. 제1 항에 있어서, 적어도 하나의 소켓을 둘러싼 프레임은 교차하는 비아 포스트 및 피처층을 포함하고, 적어도 하나의 비아 포스트층과 하나의 피처층을 포함하는 것을 특징으로 하는 칩 소켓의 어레이.
  8. 제1 항에 있어서, 상기 유기 매트릭스 프레임워크를 관통하는 금속 비아의 그리드는 복수의 비아층을 포함하는 것을 특징으로 하는 칩 소켓의 어레이.
  9. 제7 항에 있어서, 적어도 하나의 소켓을 둘러싼 프레임은 적어도 하나의 비아 포스트층과 하나의 피처층에 걸쳐서 있는 비아 포스트와 피처층들이 교차하는 연속한 코일을 포함하는 것을 특징으로 하는 칩 소켓의 어레이.
  10. 제9 항에 있어서, 상기 연속한 코일은 피처층에 의해 함께 결합된 비아 포스트 또는 비아 포스트에 의해 결합된 피처층을 포함하며, 상기 프레임 내에서 상기 적어도 하나의 소켓을 둘러싸는 것을 특징으로 하는 칩 소켓의 어레이.
  11. 제9 항에 있어서, 상기 연속한 코일은 복수의 비아 포스트층에 걸쳐서 있는 것을 특징으로 하는 칩 소켓의 어레이.
  12. 제1 항에 있어서, 상이한 디멘션의 인접한 칩 소켓들을 포함하는 것을 특징으로 하는 칩 소켓의 어레이.
  13. 제12 항에 있어서, 상이한 크기의 인접한 칩 소켓들을 포함하는 것을 특징으로 하는 칩 소켓의 어레이.
  14. 제12 항에 있어서, 상이한 형상의 인접한 칩 소켓들을 포함하는 것을 특징으로 하는 칩 소켓의 어레이.
  15. 제1 항에 있어서, 상기 유기 매트릭스 프레임워크는 제1 유형의 칩을 수용하기 위한 제1 세트의 디멘션을 가진 소켓을 구비한 제1 영역, 및 제2 유형의 칩을 수용하기 위한 제2 세트의 디멘션을 가진 소켓을 구비한 제2 영역을 적어도 포함하는 것을 특징으로 하는 칩 소켓의 어레이.




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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101951284B1 (ko) * 2017-07-04 2019-02-22 주식회사 이노글로벌 초정밀 가공기술을 활용한 검사용 인터포저 지지 프레임의 제조방법
KR102411669B1 (ko) * 2018-07-25 2022-06-22 가부시키가이샤 후지 결정 장치 및 이를 구비하는 칩 장착 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010166074A (ja) * 2010-03-12 2010-07-29 Dainippon Printing Co Ltd 電子部品内蔵配線基板
JP2012134329A (ja) * 2010-12-22 2012-07-12 Shun Hosaka コア付きインダクタ素子およびその製造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003229656A (ja) * 2002-02-04 2003-08-15 Nec Access Technica Ltd はんだパターン形成方法及び多面取り回路基板
US6849932B2 (en) * 2002-09-03 2005-02-01 Ultratera Corporation Double-sided thermally enhanced IC chip package
US7682972B2 (en) * 2006-06-01 2010-03-23 Amitec-Advanced Multilayer Interconnect Technoloiges Ltd. Advanced multilayer coreless support structures and method for their fabrication
JP5127315B2 (ja) * 2007-06-22 2013-01-23 パナソニック株式会社 部品内蔵モジュール
JP5280079B2 (ja) * 2008-03-25 2013-09-04 新光電気工業株式会社 配線基板の製造方法
JP4343254B1 (ja) * 2008-06-02 2009-10-14 株式会社東芝 多層プリント配線基板
SG177945A1 (en) * 2008-07-18 2012-02-28 United Test & Assembly Ct Lt Packaging structural member
WO2011058879A1 (ja) * 2009-11-12 2011-05-19 日本電気株式会社 機能素子内蔵基板、機能素子内蔵基板の製造方法、及び、配線基板
CN102792520B (zh) * 2010-03-03 2017-08-25 株式会社村田制作所 无线通信模块以及无线通信设备
WO2012122388A2 (en) * 2011-03-08 2012-09-13 Georgia Tech Research Corporation Chip-last embedded interconnect structures and methods of making the same
JP2012256675A (ja) * 2011-06-08 2012-12-27 Shinko Electric Ind Co Ltd 配線基板、半導体装置及びその製造方法
JP5189672B2 (ja) * 2011-09-01 2013-04-24 株式会社フジクラ 部品内蔵基板およびその製造方法
US9137905B2 (en) * 2012-06-25 2015-09-15 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Alignment between layers of multilayer electronic support structures
US9615447B2 (en) * 2012-07-23 2017-04-04 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Multilayer electronic support structure with integral constructional elements
JP2014036188A (ja) * 2012-08-10 2014-02-24 Dainippon Printing Co Ltd キャビティを有する多層配線基板及びその製造方法
JP6152254B2 (ja) * 2012-09-12 2017-06-21 新光電気工業株式会社 半導体パッケージ、半導体装置及び半導体パッケージの製造方法
JP2014072279A (ja) * 2012-09-28 2014-04-21 Dainippon Printing Co Ltd 部品内蔵配線基板の製造方法
CN204335177U (zh) * 2012-10-22 2015-05-13 株式会社村田制作所 电子元器件内置模块
JP5400235B1 (ja) * 2012-11-09 2014-01-29 太陽誘電株式会社 電子部品内蔵基板
US9240392B2 (en) * 2014-04-09 2016-01-19 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co., Ltd. Method for fabricating embedded chips

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010166074A (ja) * 2010-03-12 2010-07-29 Dainippon Printing Co Ltd 電子部品内蔵配線基板
JP2012134329A (ja) * 2010-12-22 2012-07-12 Shun Hosaka コア付きインダクタ素子およびその製造方法

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Publication number Publication date
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