KR20150126767A - 폴리머 프레임이 커패시터와 직렬인 적어도 하나의 비아를 구비하도록 하는, 칩용 폴리머 프레임 - Google Patents

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KR20150126767A
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디러 허위츠
후앙 알렉스
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주하이 어드밴스드 칩 캐리어스 앤드 일렉트로닉 서브스트레이트 솔루션즈 테크놀러지즈 컴퍼니 리미티드
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Abstract

유기 매트릭스 프레임워크에 의해 정의되는 칩 소켓으로서, 상기 유기 매트릭스 프레임워크는 상기 소켓 주위에서 상기 프레임워크를 관통하는 적어도 하나의 비아가 하부 전극, 유전체 층, 및 상기 비아 포스트와 접촉하는 상부 전극을 포함하는 적어도 하나의 커패시터를 포함한다.

Description

폴리머 프레임이 커패시터와 직렬인 적어도 하나의 비아를 구비하도록 하는, 칩용 폴리머 프레임{POLYMER FRAME FOR A CHIP, SUCH THAT THE FRAME COMPRISES AT LEAST ONE VIA SERIES WITH A CAPACITOR}
(관련 출원)
본 특허 출원은 Hurwitz의 2013년 8월 8일 출원된 "폴리머 유전체에 내장된 박막 필름 커패시터"라는 제하의 미국특허출원번호 제 13/962,075호, Hurwitz의 2013년 8월 8일 출원된 "다층 구조물 및 내장 피처"라는 제하의 미국특허출원번호 제 13/962,316, 및 Hurwitz의 2014년 5월 5일 출원된 "폴리머 매트릭스를 가진 인터포저 프레임 및 그의 제조 방법"이라는 제하의 미국특허출원번호 제 14/269,884호의 우선권을 주장한다.
본 발명은 개선된 칩 패키징에 관한 것으로서, 구체적으로는 그것에 의해 커패시터 및 필터와 같은 수동 부품이 칩 패키지내에 통합되는 내장형 칩에 관한 것이다.
점점 더 복잡해지는 전자 부품의 소형화에 대한 점점 더 커지는 수요에 힘 입어, 컴퓨팅 및 통신 기기와 같은 가전 제품이 점점 집적되고 있다. 이는 전기적으로 유전체 재료에 의해 서로 절연되는 고 밀도의 다수의 도전층 및 비아를 가지는 IC 기판과 IC 인터포저와 같은 지지 구조물에 대한 필요성을 만들어왔다.
이러한 지지 구조물에 대한 일반적인 요구 사항은 신뢰성과 적절한 전기적 성능, 얇은 두께, 강도, 평탄도, 양질의 방열 및 경쟁력있는 단가이다.
이러한 요구 사항을 달성하기 위한 다양한 접근 방식 중, 층 사이에 상호연결하는 비아를 생성하는 하나의 광범위하게 구현되는 제조 기술은, 도금 기술에 의해 내부에 증착되는 금속, 일반적으로 구리를 가지고 후속하는 충전을 하기 위해 미리 증착된 금속층에 이르기까지 연속적으로 쌓인 유전체 기판을 통과하여 구멍을 천공하도록 레이저를 이용한다. 비아를 생성하는 이 접근방식을 '천공 및 충전(fill)"이라고 하고, 그에 의해 생성된 비아를 '천공 및 충전된 비아'라고 할 수 있다.
천공 및 충전된 비아의 접근 방식에는 다수의 단점이 있다. 각 비아가 개별적으로 천공될 필요가 있기 때문에, 처리 속도가 제한되어 복잡한 다중 비아 IC 기판 및 인터포저의 제조 비용이 매우 높아진다. 대형 어레이에서, 천공 및 충전 방법에 의해 서로 근접하여 상이한 크기 및 형상을 가진 고 밀도의 고 품질 비아를 산출하는 것은 어렵다. 추가로, 레이저 천공 비아는 거친 측벽을 갖고 유전체 재료의 두께를 통과하여 내부로 테이퍼링된다. 이 테이퍼링은 비아의 유효 직경을 감소시킨다. 또한 특히 초소형 비아 직경에서, 이는 선행하는 도전성 금속층에 대한 전기 접촉에 악영향을 주어, 신뢰성 문제를 야기할 수 있다. 추가로, 측벽은 특히 거칠고, 여기서 천공된 유전체는 폴리머 매트릭스 내에 유리 또는 세라믹 섬유를 포함하는 복합 재료이며, 이러한 거칠기는 추가적인 부유 인덕턴스(stray inductance)를 생성할 수 있다.
천공된 비아 구멍의 충전 공정은 일반적으로 구리 전기도금에 의해 달성된다. 전기 도금 증착 기술은 딤플링을 가져오고, 여기서 작은 크레이터가 비아의 최상부에서 나타날 수 있다. 대안으로, 비아 채널이 유지할 수 있는 것보다 더 많은 구리로 비아 채널이 충전되고, 주변 재료 위로 돌출한 돔형 상부 표면이 생성되는 과충전이 발생할 수 있다. 딤플링과 과충전 모두는, 고 밀도 기판 및 인터포저를 제조할 때 요구되는 바와 같이, 비아를 다른 비아의 최상부 위에 연속하여 적층할 때 어려움을 발생시키는 경향이 있다. 추가로, 대용량 비아 채널은 특히 비아들이 인터포저 또는 IC 기판 설계의 동일한 상호연결 층 내에 있는 더 작은 비아에 근접할 때 균일하게 충전하는 것이 어렵다는 것이 이해될 것이다.
허용 가능한 크기 및 신뢰도의 범위는 시간이 따라 개선되는 반면, 상술한 단점은 천공 및 충전 기술에 고유한 것이고, 가능한 비아 크기의 범위를 한정할 것으로 예측된다. 레이저 천공이 둥근 비아 채널들을 생성하는 데에 최적임이 더 이해될 것이다. 슬롯 형상 비아 채널들이 이론적으로 레이저 밀링에 의해 제조될 수 있지만, 실제로는, 제조될 수 있는 지오메트리의 범위는 다소 제한되며 주어진 지지 구조물에서의 비아들은 전형적으로 원통형이고 실질적으로 동일하다.
천공 및 충전에 의한 비아의 제조는 고가이며, 그에 의해 생성된 비아 채널들을 상대적으로 비용효과적인 전기도금 공정을 이용하여 구리를 가지고 균일하고 일관성있게 충전하는 것은 어렵다.
복합 유전체 재료에서의 레이저 천공된 비아는 실제에 있어서는 60xl0-6m(60 미크론)의 직경에 한정되고, 연관된 삭마 공정의 결과로, 천공된 복합 재료의 속성에 기인하여 거친 측벽과 현저한 테이퍼링도 경험한다.
상술한 레이저 천공의 다른 제한 사항에 추가하여, 동일한 층에서 상이한 직경의 비아를 생성하는 것이 어렵다는 점에서 천공 및 충전 기술의 추가적인 제한이 있는데, 천공시 상이한 크기의 비아 채널들이 천공되어 상이한 크기의 비아를 제조하도록 금속으로 충전되기 때문에, 비아 채널들은 상이한 속도로 충전된다. 결과적으로, 상이한 크기의 비아들에 대해 동시에 증착 기술을 최적화시키는 것은 불가능하기 때문에 천공 및 충전 기술을 특징짓는 딤플링 또는 과충전의 일반적인 문제점들이 악화된다.
천공 및 충전 접근방식의 단점들 중 다수를 극복하는 대안의 해결안은 '패턴 도금'으로 알려진 기술을 이용하여, 포토레지스트에 생성된 패턴으로 구리 또는 기타 금속을 증착함으로써 비아를 제조하는 것이다.
패턴 도금시, 시드 층이 먼저 증착된다. 그런다음 포토레지스트 층이 그 위에 증착되고 후속하여 패턴을 생성하기 위해 노출되고, 시드 층을 노출시키는 트렌치를 만들기 위해 선택적으로 제거된다. 비아 포스트는 구리를 포토레지스트 트렌치로 증착함으로써 생성된다. 잔여 포토레지스트가 그런다음 직립 비아 포스트를 남기고 제거되고, 시드 층이 에칭되어 제거되고, 일반적으로 폴리머에 함침된 유리 섬유 매트인 유전체 재료가 비아 포스트를 둘러싸기 위해 그 위와 그 주위로 적층된다. 다양한 기술 및 공정들이 그런다음 유전체 재료들을 평탄화시키도록 이용되어, 접지로의 도전성 연결을 허용하기 위해 비아 포스트의 일부를 제거하여 비아 포스트의 최상부를 노출시켜, 후속하는 금속층을 그 위에 구축하도록 한다. 금속 도전체 및 비아 포스트의 후속 층들은 원하는 다층 구조를 구축하기 위한 공정을 반복함으로써 거기에 증착될 수 있다.
'패널 도금'으로서 이하 공지된, 대안의 그러나 밀접하게 연결된 기술에서, 금속 또는 합금의 연속 층이 기판 상에 증착된다. 포토레지스트의 층은 상기 기판의 최상단 위에 증착되고, 그 내부에 패턴이 현상된다(developed). 현상된 포토레지스트의 패턴은 벗겨져, 선택적으로 그 아래의 금속을 노출시키고, 이는 그런다음 에칭될 수 있다. 미현상(undeveloped) 포토레지스트는 아래에 놓인 금속이 에칭되는 것을 보호하고, 직립(upstanding) 피처 및 비아의 패턴을 남긴다.
미현상 포토레지스트를 벗겨낸 후에, 폴리머에 함침된 유리 섬유 매트와 같은 유전체 재료가 직립 구리 피처 및/또는 비아 포스트를 둘러싸고 그 위에 적층될 수 있다. 평탄화 후에, 금속 도전체 및 비아 포스트의 후속 층들은 원하는 다층 구조를 구축하기 위한 공정을 반복함으로써 그 위로 증착될 수 있다.
상술한 패턴 도금 또는 패널 도금 방법에 의해 생성된 비아 층들은 전형적으로 구리로 된 '비아 포스트' 및 피처 층으로서 공지되어 있다.
마이크로 전자 공학 발전의 일반적인 추세는 보다 작고, 더 얇고, 보다 경량이고, 높은 신뢰성을 갖는 보다 파워풀한 제품의 제조 방향으로 지향된다. 두꺼운 코어식 상호연결부의 사용은 초박형 제품이 달성되는 것을 방해한다. 상호연결 IC 기판 또는 '인터포저'에서 보다 고밀도의 구조를 생성하기 위해, 보다 많은 층의 더 작은 연결부들이 요구된다. 실제로, 각각의 상단부 위에 부품 적층하기에 바람직하다.
도금된 적층된 구조물이 구리 또는 기타 적절한 희생 기판 상에 증착되는 경우, 상기 기판은 독립식(free standing) 코어리스 적층형(laminar) 구조물을 남기고 에칭될 수 있다. 또한, 희생 기판에 미리 부착된 측면 상에 추가 층들이 층착될 수 있어, 휘어짐을 최소화하고 평탄화의 달성에 조력하는 2측면 빌드업을 가능하게 한다.
고밀도 상호연결부를 제조하기 위한 하나의 플렉서블한 기술은 유전체 매트릭스에서 금속 비아 또는 피처로 구성된 패턴 또는 패널 도금 다층 구조물을 구축하는 것이다. 금속은 구리일 수 있고, 유전체는 섬유 강화 폴리머일 수 있다. 일반적으로 예를 들어 폴리이미드와 같은 높은 유리 전이 온도(Tg)를 가진 폴리머가 사용된다. 이러한 상호연결부는 코어식 또는 코어리스식일 수 있고, 컴포넌트들을 적층하기 위한 캐비티를 포함할 수 있다. 컴포넌트들은 홀수 또는 짝수의 층을 가질 수 있다. Amitec-Advanced Multilayer Interconnect Technologies Ltd.에 허여된 이전 특허에는 허용 가능한 기술이 기재되어 있다.
예를 들면, Hurwitz 등에 허여된, "개선된 다층 코어리스식 지지 구조물 및 그 제조 방법"이라는 제하의 미국특허 제7,682,972호는 우수한 전자 지지 구조물의 구축시 전구체로서 사용하기 위한 유전체 내에 비아 어레이를 구비하는 독립식 멤브레인의 제조 방법을 기술한다. 이러한 방법은 희생 캐리어 상에 둘러싸여진 유전체에 도전성 비아의 멤브레인을 제조하는 단계, 및 독립식 적층 어레이를 형성하도록 멤브레인을 희생 기판으로부터 분리시키는 단계를 포함한다. 이러한 독립식 멤브레인에 기초한 전자 기판은 적층된 어레이를 박층화 및 평탄화시킴으로써 형성될 수 있고, 비아를 종단시키는 것이 후속된다. 본 공개 특허는 그 전체가 참조에 의해 본 명세서에 통합된다.
Hurwitz 등에 허여된, "칩 패키징용 코어리스식 캐비티 기판 및 그 제조 방법"이라는 제하의, 미국특허 제7,669,320호는 제2 IC 다이에 직렬로 접속된 제1 IC 다이를 지지하기 위한 IC 지지물 제조 방법을 기술하고; 상기 IC 지지물은 주위와 절연된 상태의 구리 피처 및 비아의 교차층의 적층체를 포함하고, 제1 IC 다이는 IC 지지물에 본딩가능하고, 제2 IC 다이는 IC 지지물 내측의 캐비티 내에 본딩가능하고, 상기 캐비티는 구리 베이스를 에칭하고 구축된 구리를 선택적으로 에칭함으로써 형성된다. 본 공개 특허는 그 전체 내용이 참조에 의해 본 명세서에 통합된다.
Hurwitz 등에 허여된, "집적 회로 지지 구조물 및 그 제조 방법"이라는 제하의, 미국 특허 제7,635,641호는, (A) 제1 베이스층을 선택하는 단계; (B) 상기 제1 베이스층 상에 제1 내 부식액(etchant resistant) 배리어 층을 증착하는 단계; (C) 도전층 및 절연층을 교차시키는 제1 반 스택(half stack)을 구축하는 단계로서, 상기 도전층은 상기 절연층을 통과하여 비아에 의해 상호연결되는 상기 제1 반 스택을 구축하는 단계; (D) 상기 제1 반 스택 상에 제2 베이스층을 도포하는 단계; (E) 상기 제2 베이스층에 포토레지스트의 보호 코팅을 도포하는 단계; (F) 상기 제1 베이스층을 에칭하는 단계; (G) 상기 포토레지스트의 보호 코팅을 제거하는 단계; (H) 상기 제1 내 부식액 배리어층을 제거하는 단계; (I) 도전층 및 절연층을 교차시키는 제2 반 스택을 구축하는 단계로서, 상기 도전층은 절연층을 통과하여 비아에 의해 상호연결되고, 상기 제2 반 스택은 상기 제1 반 스택까지 실질적으로 대칭인 배치를 가지는 상기 제2 반 스택을 구축하는 단계; (J) 도전층 및 절연층을 교차시키는 상기 제2 반 스택 상으로 절연층을 도포시키는 단계; (K) 상기 제2 베이스층을 제거하는 단계; 및 (L) 상기 스택의 외부 표면 상의 비아의 끝단들을 노출시키고 그 위로 종결부를 적용시킴으로써 상기 기판을 종단시키는 단계;를 포함하는 전자 기판 제조 방법을 기술한다. 본 공개 특허는 그 전체가 참조에 의해 본 명세서에 통합된다.
시간 경과에 따라, 천공 및 충전 기술과 비아 포스트 증착 모두가 더 소형화하고 더 고밀도의 비아 및 피처를 가진 기판의 제조를 가능하게 할 것이라고 예측된다. 그럼에도 불구하고, 비아 포스트 기술에서의 발달은 경쟁 우위를 유지할 가능성이 높아 보인다.
기판은 칩들이 다른 컴포넌트들과 인터페이싱 할 수 있도록 한다. 칩은 칩과 기판 사이의 전자 통신을 가능하게하는 신뢰성있는 전자적 연결을 제공하는 조립 공정을 통해 기판에 본딩될 수 있다.
외부의 세계에 대한 인터포저 내에 칩을 내장시키는 것은 칩 패키지를 감소시키고, 외부 세계에 대한 연결을 단축시킬 수 있어서, 기판 조립 공정에 대한 다이를 제거하고 잠재적으로 신뢰성을 증가시키는 보다 단순한 제조에 의한 비용 절감을 제공한다.
본질적으로, 아날로그, 디지털 및 MEMS 칩과 같은 능동 소자를 내장시키는 개념은 칩 주위에 비아를 갖는 칩 지지 구조물 또는 기판의 구성을 포함한다.
내장형 칩을 달성하는 하나의 방법은 지지 구조물의 회로가 다이 단위 크기보다 큰 웨이퍼상의 칩 어레이 상으로 칩 지지 구조물을 제조하는 것이다. 이는 팬 아웃 웨이퍼 레이어 패키징(FOWLP: Fan Out Wafer Layer Packaging)으로 알려져있다. 실리콘 웨이퍼의 크기가 증가하고 있으나, 고가의 재료 세트 및 제조 공정은 여전히 웨이퍼 직경 크기를 12"로 한정시켜, 웨이퍼 상에 배치할 수 있는 FOWLP의 유닛의 수를 한정시킨다. 18" 웨이퍼가 연구중에 있다는 사실에도 불구하고, 요구되는 투자, 재료 세트, 및 장비는 여전히 공지되어있지 않다. 한번에 처리될 수 있는 제한된 수의 칩 지지 구조물은 FOWLP의 단가를 증가시키고, 이는 무선 통신, 가전 제품 및 자동차 시장과 같은 높은 가격 경쟁력을 요구하는 시장에 대해 너무 비싸다.
FOWLP는 또한 팬아웃 또는 팬인 회로로서 실리콘 웨이퍼 상에 배치된 금속 피처가 수 미크론으로 두께가 제한되기 때문에 성능 제한을 나타낸다. 이는 전기 저항 문제를 발생시킨다.
대안의 제조 루트는 칩들을 분리시키기 위해 웨이퍼를 분할하고(sectioning) 구리 상호연결부를 가진 유전체 층으로 구성된 패널 내에 칩을 내장시키는 것을 포함한다. 이러한 대안적인 루트의 한 가지 이점은 단일 공정에서 매우 더 많은 칩이 내장되도록 하면서 패널이 매우 더 커질 수 있다는 것이다. 예를 들면, 12" 웨이퍼는 5mm × 5 ㎜의 크기를 가진 2,500개의 FOWLP 칩이 한번에 처리될 수 있도록 하는 반면, 출원인, Zhuhai Access에 의해 사용된 현재 패널은 25" x 21"이고, 10,000개의 칩이 한 번에 처리될 수 있도록 한다. 이러한 패널 처리 가격은 온 웨이퍼 처리 보다 현저하게 더 저렴하고, 패널 당 처리량(throughput)이 온 웨이퍼 처리량 보다 4배 더 높기 때문에, 단가는 현저하게 감소되어 새로운 시장을 열 수 있다.
양 기술에 있어서, 산업에서 사용되는 라인 간격 및 트랙의 폭은 시간이 지나면서 감소되어, 15 미크론에서 10 미크론으로 감소한 것이 패널에 대한 기준이 되고, 웨이퍼에 대해서는 5 미크론에서 2 미크론으로 감소되고 있다.
내장의 이점은 많다. 와이어 본딩, 플립 칩 또는 SMD(표면 실장 장치) 납땜과 같은 제1 레벨 조립 비용이 제거된다. 다이와 기판이 무결절성으로(seamlessly) 단일한 제품 내에서 연결되어 있기 때문에 전기 성능이 개선된다. 패키징된 다이는 더 얇게 되고, 개선된 폼 팩터를 제공하면, 적층된 다이 및 PoP(Package on Package) 기술을 사용하는 것들과 같은 그런 추가적 공간을 절감하는 구성을 포함하는 내장형 다이 패키지의 상부 표면은 기타 용도에 대해 자유롭게 된다(freed up).
FOWLP 및 패널 기반의 내장형 다이 기술 모두에서, 칩은 어레이(온 웨이퍼 또는 패널)로서 패키징되고, 제조되면, 다이싱(dicing)에 의해 분리된다.
Wi-Fi, 블루투스와 같은 그런 무선주파수(RF) 기술들은 휴대폰과 자동차를 포함하는 여러가지 장치들에서 광범위하게 구현된다.
베이스 밴드 공정과 메모리 칩에 추가하여, 특히 무선주파수(RF) 장치는 커패시터, 인덕터, 여러가지 종류의 필터와 같은 수동 부품을 필요로 한다. 그런 수동 부품은 표면에 설치될 수 있으나 더욱 소형화와 비용절감이 될 수 있고, 그런 장치는 기판에 내장될 수 있다.
Hurwitz의 2013년 8월 8일 출원되 "폴리머 유전체에 내장된 박막 필름 커패시터"라는 제하의 미국특허출원번호 제13/962,075에서 금속 전극과 세라믹 또는 금속 산화물 유전체층으로 이루어진 커패시터를 구비하는 기판을 기술하고, 커패시터는 폴리머 기반 캡슐화(encapsulation) 재료에 내장되고 상기 커패시터 위에 직립한 비아 포스트에 의해 회로에 연결될 수 있다.
2013년 8월8일 출원된, "다층 구조 및 내장된 피처"라는 제하의, 미국특허출원번호 제13/962,316에서 적어도 하나의 피처층과 적어도 하나의 인접한 비아층으을 구비하는 합성 전자 구조물을 기술하고; 상기 층들은 X-Y평면에서 뻗어있고, 높이 z를 가지며, 여기서, 구조물은 적어도 하나의 필터를 제공하기 위해 적어도 하나의 인덕터에 직렬 또는 병렬로 결합되는 적어도 하나의 커패시터를 구비하고, 적어도 하나의 커패시터가 적어도 하나의 피처층과 상기 적어도 하나의 인접층에서의 적어도 하나의 비아 사이에 개재되어 적어도 하나의 비아가 적어도 하나의 커패시터 위에 직립하도록 하고, 제1 피처층과 인접한 비아층 중 적어도 하나는 XY평면으로 뻗어있는 적어도 하나의 인덕터를 포함한다.
Hurwitz의 2014년 5월 5일 출원된, "폴리머 매트릭스를 가진 인터포저 프레임 및 그의 제조 방법"이라는 제하의 미국특허출원번호 제 14/269,884호에서 유기 매트릭스 프레임워크를 관통하여 소켓들을 둘러싸는 유기 매트릭스 프레임워크에 의해 정의되고, 유기 매트릭스 프레임워크를 관통하는 금속 비아의 그리드를 더 포함하는 칩 소켓 어레이를 교시한다. 칩은 소켓에 배치되고, 그런 다음 폴리머 기반 유전체내에 유지되어, 프레임에 칩을 내장시킨다.
본 특허 출원은 Hurwitz의 2013년 8월 8일 출원된 "폴리머 유전체에 내장된 박막 필름 커패시터"라는 제하의 미국특허출원번호 제 13/962,075호, Hurwitz의 2013년 8월 8일 출원된 "다층 구조물 및 내장 피처"라는 제하의 미국특허출원번호 제 13/962,316, 및 Hurwitz의 2014년 5월 5일 출원된 "폴리머 매트릭스를 가진 인터포저 프레임 및 그의 제조 방법"이라는 제하의 미국특허출원번호 제 14/269,884호의 우선권을 주장한다.
본 발명의 제1 양태는 유기 매트릭스 프레임워크에 의해 정의된 칩 소켓에 관한 것이고, 여기서, 상기 유기 매트릭스 프레임워크는 상기 소켓 주위의 상기 프레임워크를 관통하는 적어도 하나의 비아가 하부 전극, 유전체층 및 비아 포스트와 접촉하는 상부 전극을 구비하는 적어도 하나의 커패시터를 포함하는 적어도 하나의 비아 포스트층을 포함한다.
일반적으로, 상기 커패시터의 유전체는 Ta2O5, TiO2, BaXSr1 - XTiO3, BaTiO3, 및 Al2O3 로 이루어진 그룹 중에 적어도 하나를 포함한다.
일반적으로, 상기 커패시터의 하부 전극은 귀금속을 포함한다.
선택적으로, 상기 하부 전극은 금, 백금, 탄탈룸으로 구성된 그룹에서 선택된 금속을 포함한다.
일부 실시예에서, 상기 상부 전극은 금, 백금, 틴탈룸으로 구성된 그룹에서 선택된 금속을 포함한다.
일반적으로, 상기 적어도 하나의 비아가 상기 적어도 하나의 커패시터 위에 있다.
선택적으로, 상기 상부 전극은 비아포스트를 구비한다.
바람직하게는, 상기 커패시터는 커패시터의 정전용량을 조정하기 위해 신중하게 제어되는 상기 비아 포스트의 단면적에 의해 정의된 단면적을 구비한다.
일부 실시예에서, 상기 적어도 하나의 커패시터는 1.5 pF와 300 pF 사이의 정전용량을 가진다.
바람직한 실시예에서, 상기 적어도 하나의 커패시터는 5 pF와 15 pF 사이의 정전용량을 가진다.
선택적으로, 상기 프레임워크는 적어도 하나의 피처층을 더 포함한다.
선택적으로, 적어도 하나의 전자 부품이 상기 소켓에 내장되고, 전기적으로 상기 적어도 하나의 비아에 결합된다.
선택적으로, 상기 적어도 하나의 전자 부품은 제2 커패시터를 포함한다.
일부 실시예에서, 상기 제2 커패시터는 적어도 하나의 단부 상에 금속 종결부를 가지는 이산 컴포넌트이다.
일부 실시예에서, 상기 제2 커패시터는 MIM(Metal-Insulator-Metal) 커패시터이다.
일부 실시예에서, 상기 MIM(Metal-Insulator-Metal) 커패시터는 Ta2O5, TiO2, BaXSr1-XTiO3, BaTiO3, 및 Al2O3로 구성된 그룹 중에 적어도 하나로 이루어진 유전체층을 포함한다.
일부 실시예에서, 상기 MIM(Metal-Insulator-Metal) 커패시터의 하부 전극은 귀금속을 구비한다.
일부 실시예에서, 상기 하부 전극은 금, 백금, 틴탈룸으로 구성된 그룹 중에서 선택된 금속을 구비한다.
일부 실시예에서, 상기 MIM(Metal-Insulator-Metal)의 상부 전극은 금, 백금, 틴탈룸으로 구성된 그룹 중에서 선택된 금속을 구비한다.
선택적으로, 상기 MIM(Metal-Insulator-Metal) 커패시터는 절연체 캐리어에 부착된다.
일부 실시예에서, 절연체 캐리어는 실리콘(Si), SiO2(실리카), 유리, AIN, 알루미나, 및 c-면 사파이어 Al2O3(0001)로 이루어진 그룹 중 적어도 하나를 구비한다.
일부 실시예에서, 상기 MIM(Metal-Insulator-Metal) 커패시터의 플레이트는 피처층에 의해 비아에 결합된다.
일반적으로, 상기 소켓에 내장되는 컴포넌트는 적어도 하나의 피처층에 의해 내장 커패시터를 가진 적어도 하나의 비아에 결합된다.
선택적으로, 시스템은 프레임의 한 측면 상에 피처층을 더 포함하고 내장 컴포넌트는 인덕터를 포함한다.
선택적으로, 상기 프레임에 내장된 부품, 상기 소켓내에 내장된 컴포넌트, 및 상기 피처층 내의 적어도 하나의 피처는 필터 기능을 하는 회로를 공급한다.
선택적으로, 상기 필터는 기본적인 LC 저역 통과 필터, LC 고역 통과 필터, LC 직렬 대역 통과 필터, LC 병렬 대역 통과 필터 및 저역 통과 병렬 - 체비셰프 필터로 구성된 그룹에서 선택된다.
선택적으로, 소켓에 장착된 칩은 프레임 내에서 비아포스트를 구비한 패러데이 상자에 의해 전자기 방사선으로부터 보호되어, 전자기의 간섭을 최소화한다.
일부 실시예에서, 상기 패러데이 상자는 상기 프레임 내에 피처층을 더 구비한다.
추가적인 양태는 복수의 칩을 수용하기 위한 복수의 소켓을 구비하는 프레임워크에 관한 것으로서, 각 소켓은 프레임을 구비하고 상기 프레임워크는 구리 비아 포스트의 그리드-워크와 적어도 하나의 커패시터를 구비한다.
선택적으로, 프로세서 칩은 하나의 소켓에 내장되고, 적어도 하나의 커패시터를 구비하는 수동 칩이 제2 소켓에 내장된다.
추가적인 양태는 어레이로서 배열된 복수의 칩 소켓을 구비하는 프레임워크에 관한 것으로서, 각 칩 소켓은 프레임으로 둘러싸인다.
선택적으로, 적어도 하나의 프로세서 칩이 적어도 하나의 소켓에 내장된다.
추가적인 양태는 소켓을 둘러싸는 프레임의 유기 매트릭스 프레임워크에 의해 정의되고 추가로 상기 유기 매트릭스 프레임워크를 관통하는 금속 비아 포스트의 그리드를 더 포함하는 칩 소켓의 어레이에 관한 것으로서, 여기서 적어도 하나의 금속 비아 포스트는 적어도 하나의 커패시터와 직렬로 결합된다.
선택적으로, 상기 커패시터는 하부 전극 및 유전체층을 구비하고, 적어도 하나의 비아 포스트가 적어도 하나의 커패시터에 직립하도록, 적어도 하나의 비아 포스트의 베이스에서 통합된다.
선택적으로, 상기 적어도 하나의 비아 포스트는 상기 적어도 하나의 커패시터의 상부 전극을 구비한다.
선택적으로, 프레임은 적어도 하나의 피처층을 구비하고, 여기서, 적어도 하나의 인덕터가 상기 적어도 하나의 피처층에서 형성된다.
일반적으로, 상기 유기 매트릭스 프레임워크는 유리 섬유 다발을 더 포함한다.
일반적으로, 각 비아의 넓이는 25 미크론 내지 500 미크론의 범위이다.
일반적으로, 각 비아는 원통형이고 직경은 25 미크론 내지 500 미크론의 범위이다.
일반적으로, 적어도 하나의 소켓 주위의 프레임은 비아 포스트와 피처층이 교대로 있는 것을 포함하고, 적어도 하나의 비아 포스트층과 하나의 피처 층을 구비한다.
일반적으로, 상기 유기 매트릭스 프레임워크는 복수의 층을 구비하고, 상기 그리드-워크는 복수의 비아 포스트층을 구비하며, 여기서, 연속된 비아 포스트층의 각각의 쌍이 피처층에 의해 분리된다.
일부 실시예에서, 적어도 하나의 소켓을 둘러싼 프레임은 적어도 하나의 비아 포스트층과 하나의 피처층에 걸쳐서 있는 비아 포스트와 피처층들이 교대로 있는 연속한 코일을 포함한다.
선택적으로, 적어도 하나의 비아 포스트는 가늘고 긴 비아 포스트를 구비한다.
선택적으로, 가늘고 긴 비아 포스트의 연속한 코일은 복수의 비아 포스트층에 걸쳐져 있다.
선택적으로, 상기 어레이는 상이한 치수의 인접한 칩 소켓을 구비한다.
선택적으로, 상기 어레이는 상이한 크기의 인접한 칩 소켓을 구비한다.
선택적으로, 상기 어레이는 상이한 형상의 인접한 칩 소켓을 구비한다.
선택적으로, 상기 프레임워크는 적어도 하나의 피처층과 적어도 하나의 인접한 비아층을 구비하고, 상기 층들은 X-Y 평면에서 확장되고 z의 높이를 갖고, 여기서, 상기 합성 전자 구조물은 적어도 하나의 인덕터와 결합되는 적어도 하나의 커패시터를 구비하고, 적어도 하나의 커패시터는 하부 전극과 유전체 층을 구비하고 적어도 하나의 피처층과 비아 포스트 사이에 개재된 비아 층의 베이스에서 통합되어, 적어도 하나의 비아가 적어도 하나의 커패시터 상에 직립하도록하여 선택적으로 상부 전극을 형성하도록 하며, 여기서 비아 층은 폴리머 매트릭스에 내장되고, 여기서 적어도 하나의 인덕터는 제1 피처층과 인접한 비아 층 중 적어도 하나에 형성된다.
선택적으로, 적어도 하나의 커패시터 및 적어도 하나의 인덕터는 직렬로 결합된다.
선택적으로, 상기 프레임은 상기 비아층 위에 제2 피처층을 구비하고, 상기 적어도 하나의 커패시터 및 상기 적어도 하나의 인덕터는 상기 피처층을 통해 병렬로 결합된다.
선택적으로, 상기 적어도 하나의 인덕터는 피처층에서 제조된다.
선택적으로, 상기 적어도 하나의 인덕터는 나선형으로 휘감겨있다.
선택적으로, 상기 인덕터의 인덕턴스는 적어도 0.1nH이다.
선택적으로, 상기 인덕터의 인덕턴스는 적어도 50nH 이하이다.
선택적으로, 추가 인덕터가 비아층에서 제조된다.
선택적으로, 추가 인덕터의 인덕턴스는 적어도 0.1nH이다.
선택적으로, 적어도 하나의 인덕터 및 상기 적어도 하나의 커패시터는 기본 LC 저역 통과 필터, LC 고역 통과 필터, LC 직렬 대역 통과 필터, LC 병렬 대역 필터, 및 저역 통과 병렬-체비쉐프 필터로 구성되는 그룹으로부터 선택된 필터를 제공한다.
선택적으로, 적어도 하나의 소켓은 폴리머 매트릭스 내에 적어도 하나의 캐퍼시터를 구비하는 칩을 포함하고, 프레임워크와 칩은 박층화되어 비아의 끝단을 노출하며, 연결부와 종결부는 포토레지스트를 박층화된 폴리머 매트릭스의 각 측면 상으로 아래로 내려놓고 포토레지스트의 패턴 안으로 구리 패드를 증착시킴으로써 도포되고, 그런 다음 포토-레지스트는 벗겨지고, 솔더 마스크가 구리패드 사이에 놓여지고 보호막이 도포된다.
본 발명의 추가적인 양태는 각각 유기 매트릭스 프레임워크를 관통하는 구리 비아 포스트의 그리드를 구비하는 유기 매트릭스 프레임워크에 의해 둘러싸이고 정의되는 칩 소켓의 어레이를 포함하는 패널에 관한 것으로서, 상기 패널은 제1 유형의 칩을 수용하기 위한 제1 세트의 치수를 가진 소켓을 구비한 적어도 하나의 영역, 및 제2 유형의 칩을 수용하기 위한 제2 세트의 치수를 가진 소켓을 구비한 제2 영역을 포함하고, 적어도 하나의 비아 포스트는 박막 필름 커패시터를 포함한다.
선택적으로, 상기 패널로, 적어도 하나의 비아 포스트가 박막 필름 커패시터 위에 직립한다.
선택적으로, 상기 적어도 하나의 비아 포스트는 박막 필름 커패시터의 상부 전극을 포함한다.
선택적으로, 상기 패널은 인접한 2개의 상이한 소켓 유형을 가진 영역을 포함한다.
칩 소켓 주위에 내재된 커패시터를 구비하는 프레임들의 조합은 추가적인 소형화와 경제적인 제조를 제공하고, 예를 들면, 휴대폰과 자동차에 널리 사용되고 있는 와이파이, 블루투스와 같은 무선주파수(RF) 기술에 대한 신뢰성 향상을 제공한다.
보호 코팅이 ENEPIG와 유기 광택제로부터 선택된다.
용어 '미크론(microns)' 또는 '㎛'는 마이크로미터(micrometers), 또는10-6m 를 나타낸다.
본 발명을 보다 잘 이해하기 위해 그리고 어떻게 효과적으로 수행될 수 있는지를 도시하기 위해, 순수하게 예시를 목적으로 첨부도면을 참조한다.
이제, 상세하게 도면을 특정하여 참고하면, 도시된 특정한 부분은 예시이고, 본 발명의 바람직한 실시예의 예시적 설명을 목적으로 하며, 본 발명의 원리 및 개념적 양태의 설명을 가장 유용하고 용이하게 이해될 수 있다고 간주되는 것을 제시하기 위해 강조된다. 이와 관련하여, 본 발명의 기본적 이해를 위해 필요한 것 이상으로 보다 상세하게 본 발명의 구조적 상세를 도시하려는 시도는 이루어지지 않았으며; 도면과 함께 취해진 설명은 본 발명의 다수 형태가 실제로 어떻게 구현될 수 있는지를 당해 기술 분야의 당업자에 명료하게 한다.
도 1은 소켓을 정의하는 폴리머 기반 유전체 프레임의 전면을 잘라낸 등축투영도로서, 여기서 프레임은 적어도 하나의 비아 포스트가 박막 필름 커패시터를 포함하는 내장형 비아 포스트를 가지고 있다
도 2는 소켓을 정의하는 폴리머 기반 유전체 프레임의 개략적 절단 등축투영도로서, 프레임은 내장형 비아 포스트를 포함하고, 적어도 하나의 비아 포스트는 박막 필름 커패시터를 포함하고 소켓은 이 경우 추가 커패시터를 구비하는 내장형 부품을 포함하고, 프레임에 내장형 커패시터가 있는 비아 포스트는 인덕터가 포함된 피처층에 의해 소켓 내에서 내장형 커패시터와 결합된다.
도 3-7에서, 명료화를 위해 주변 유전체 없이 비아와 피처가 도시된다.
도 3은 인덕터와 직렬로 결합된 커패시터 위에 직립한 비아 포스트층에서의 피처층과 인접한 비아 포스트 내의 인덕터의 개략적인 투사도이다.
도 4는 비아 포스트의 베이스에서 커패시터와 직렬로 결합된 비아층 내에서의 인덕터 비아의 개략적인 투사도이다.
도 5는 비아 인덕터의 비아층 내에서의 비아 포스트의 베이스에서 서로 그리고 커패시터에 직렬로 결합된, 피처층 내에서의 인덕터와 비아층 내의 인덕터로 이루어진 한 쌍의 인덕터의 개략적인 투사도이다.
도 6은 커패시터와 병렬로 결합된 피처층 내에서의 인덕터의 개략적인 투사도로서, 상기 커패시터와 인덕터는 비아포스트에 의해 그리고 제2 상부 피처층에서 또는 다층구조의 외부 상에서의 트레이스에 의해 함께 결합된다.
도 7은 유도 비아와 직렬로 결합되고, 커패시터와 병렬로 결합된 피처층 내에서의 인덕터의 개략적인 투사도로서, 상기 커패시터와 인덕터 비아는 다층구조의 외부상에 또는 제2 상부 피처층에서의 트레이스에 의해 함께 결합된다.
도 8은 피처층 사이에서 결합된 비아포스트 층을 관통하는 개략적인 단면이고, 여기서 도시된 하나의 비아 포스트는 인테그랄 커패시터를 가진다.
도 9(aaa, bbb, ccc)는 커패시터와 인덕터로 구성되는 내장형 필터를 가지고 기판을 제조하는 공정을 도시하는 플로우 차트이다.
도 9(a) 내지 도 9(ff)는 커패시터와 인덕터로 이루어진 내장형 필터를 가지고 기판을 제조하는 공정을 도시하는 일련의 단면도로서, 각 도면은 도 9(aaa, bbb, ccc)의 대응하는 단계에 매칭한다. 도 9(a) 내지 도 9(ff)와 도 9(aaa, bbb, ccc)와 관련한 이하의 설명에서 도면번호 도 9a ~ 도 9ff 와 이에 대응되는 플로차트(도 9aaa, 도 9bbb, 도 9ccc)에서 각 단계인출부호 9(i) ~ 9(xxxii) 는 서로 순서대로 대응된다.
도 10은 도 8의 필터 종결 과정을 도시하는 플로우 차트이다.
도 10(gg) 내지 10(xL)은 내장형 필터를 가진 기판의 종결 공정을 도시하는 일련의 개략적인 단면도로서, 각 도면은 도 10의 대응하는 단계에 매칭한다.
도 10(gg) 내지 10(xL)와 도 10과 관련한 이하의 설명에서 도면번호 도 10(gg) 내지 10(xL)와 이에 대응되는 플로차트(도 10)에서 각 단계인출부호 10(xxxiii) ~ 10(xL) 는 서로 순서대로 대응된다.
도 11은, 내부에 내장된 가늘고 긴 비아로 구성되는 3개 층의 코일을 가진 프레임의 개략도로서, 내장형 커패시터를 포함하며, 그의 제조 기술의 유연성과, 그것이 내장된 필터 등을 제조하는데에 어떻게 사용될 수 있는지를 도시한다.
도 12a는, 기본 LC 저역 통과 필터의 3차원 개략도이다.
도 12b는, 도 12a의 기본 LC 저역 통과 필터가 어떻게 LC 필터 회로로서 나타나는지를 보여준다.
도 12c는, 도 12a의 기본 LC 저역 통과 필터의 개략적인 단면도이다.
도 12d는, 도 12a의 기본 LC 저역 통과 필터의 개략적인 단면도이고, 여기서 커패시터는 커패시터의 효과적인 정전용량을 정한 그 위의 비아 필러(pillar)로 크기 조정된다.
도 12e는, 도 12a의 기본 LC 저역 통과 필터의 개략적인 단면도이고, 여기서 최상부 전극은 그위의 비아 필러이다.
도 13a는 기본 LC 고역 통과 필터의 3차원 개략도이다.
도 13b는 도 13a의 기본 LC 고역 통과 필터가 어떻게 LC 필터 회로 부품으로서 나타나는지를 보여준다
도 14a는 기본 LC 대역 통과 필터의 3차원 개략도이다.
도 14b는 도 14a의 기본 LC 대역 통과 직렬 필터가 어떻게 LC 필터 회로 부품으로서 나타나는지를 보여준다.
도 15a는 커패시터와 인덕터를 구비하는 기본 LC 대역 통과 병렬 필터의 3차원 개략도이다.
도 15b는 도 15a의 기본 LC 대역 통과 병렬 필터가 어떻게 LC 필터 회로 부품으로서 나타나는지를 보여준다.
도 16a는 기본 저역 통과 병렬 - 체비쉐프 필터의 3차원 개략도이다.
도 16b는 도 16a의 저역 통과 병렬 - 체비쉐프 필터가 어떻게 LC 필터로서 나타나는지를 보여준다.
도 17은, 폴리머 또는 칩 내부에 소켓을 가고, 또한 소켓 주위로 관통 비아를 갖는 복합 그리드의 부분의 개략도이다.
도 18은 IT IS 패널의 부분이 상이한 유형의 칩에 대한 소켓들을 어떻게 가질 수 있는지를 도시하는, 관통 비아를 둘러싸면서 내장형 칩을 제조하는 데에 사용되는 패널의 개략도이다.
도 19는 예를 들면, 성형 컴파운드 형태와 같은, 폴리머 또는 복합 재료에 의해 적절한 위치에 유지되는, 각각의 소켓 내에 칩들을 가진 도 17의 폴리머 또는 복합 프레임워크의 부분의 개략도이다.
도 20은 폴리머 재료에 의해 각각의 소켓 내에 유지되는 내장형 칩을 도시하고 또한 패널의 양측 상에 관통 비아 및 패드를 나타내는 프레임워크의 부분을 단면 통과 부분의 개략도이다.
도 21은 내장형 칩을 포함하는 다이를 통과하는 단면의 개략도이다.
도 22는 인접한 소켓들에 한 쌍의 상이한 다이를 포함하는 패키지를 통과하는 단면의 개략도이다.
도 23은 도 21에 도시된 것과 같은 패키지의 개략적인 바닥도이다.
도 24는 관통 비아의 어레이를 포함하는 폴리머 또는 복합 재료 패널을 제조하는 제조 공정을 도시하는 플로우차트이다.
도 24a 내지 24n은 플로우차트 24의 각 단계 후에 획득된 중간 서브구조물을 개략적으로 도시한다.
도 25는 천공-충전 기술이 소켓을 펀칭하면서 도금된 관통 구멍을 생성하는 데에 어떻게 사용될 수 있는지를 도시하는 플로우차트이다.
도 25a 내지 25e는 플로우차트 24의 각 단계 후에 획득된 중간 서브구조물을 개략적으로 도시한다.
도 26은 칩에 대해 소켓을 따라서 내장된 필터를 가진 프레임의 평면도이다.
본 도면은 개략도일 뿐이고, 크기를 규정한 것은 아니라는 것이 이해될 것이다. 매우 얇은 층이 두껍게 나타날 수 있다. 피처의 넓이는 그 길이 등의 비율을 벗어날 수 있다.
특히, 추가적인 소형화를 추구하기 위해, 등가인 구조물은 매우 다른 공간 배열로 정렬될 수 있고, 따라서 다소 다르게 보일 수 있다는 것이 이해될 것이다.
하기의 설명에서, 칩 내장을 위한 소켓 구조물이 고려된다. 상기 소켓 구조물은 유전체 매트릭스 형태의 금속 비아, 특히 폴리이미드, 에폭시 또는 BT(비스말레이미드/트리아진) 또는 이들의 혼합물과 같은, 유리 섬유로 강화된 폴리머 매트릭스 형태의 구리 비아 포스트로 구성된다.
하기에 기술된 소켓 구조물은 상기 소켓의 프레임 안에 구축된 커패시터를 더 포함한다. 이러한 커패시터는 일반적으로 금, 탄탈루 또는 탄탈룸일 수 있는 하부 금속 전극, 및 예를 들어 Ta2O5, TiO2, BaXSr1-XTiO3, BaTiO3, 또는 Al2O3와 같은 무기 유전체 층을 구비하는 금속 절연체 금속(M-I-M Ta2O5) 커패시터이다. 커패시터는 일반적으로 금, 탄탈룸 또는 탄탈룸인 전용 상부 전극을 구비하고, 또는 비아, 일반적으로, 구리가 상부 전극으로서 그 위에 증착될 수 있다.
병렬 플레이트 커패시터는 일반적으로 매우 높은 유전 상수를 가지는 재료인 전극 사이에 개재된 유전체 재료를 포함하기 때문에, 캡슐화를 위해 사용된 유전체 재료는 커패시터의 유전체로부터 그것을 구별하기 위해 캡슐화 유전체로 하기에 기술된다.
도면은 예시이며, 크기를 나타내려는 시도는 이루어지지 않는다. 추가적으로, 소수의 비아 및 개별 커패시터, 및 필터는 도시되었지만, 소켓 프레임은 다수의 커패시터와 필터, 및 다수의 비아를 포함할 수 있다. 실제로, 일반적으로 소켓 프레임의 대형 어레이는 공동제조(cofabricated)된다.
여기서, 비아는 천공-충전 기술로 제조되고, 비아들이 유전체에서 먼저 레이저 구멍을 천공함으로써 제조되기 때문에 일반적으로 비아는 실질적으로 원형인 단면을 가진다. 캡슐화 절연체는 불균질(heterogeneous) 및 이방적(anisotropic)이고, 무기 충전물과 유리섬유 강화재를 가진 폴리머 매트릭스로 구성되어 있으므로, 비아의 원형 단면은 일반적으로 거친 에지를 가지고, 실제 원형의 형태에서 약간 변형될 수 있다. 추가로, 일반적으로 천공 및 충전 비아는 원통형 대신 역으로 절단된원뿔형으로, 다소 테이퍼링되는 경향이 있다.
'천공 및 충전' 비아 기술을 이용하면, 단면의 제어 및 형성에서 어려움으로 인해, 비 원형 비아를 제조하는 것이 어렵게 된다. 또한, 레이저 천공의 한계에 r기인하여, 비아의 최소 크기는 약 50 내지 60미크론 직경이 된다. 이러한 어려움은 상술한 배경기술 부분에서 길게 기술되었고, 그 중에서도 특히, 구리 비아 충전 전기 도금 공정으로부터 발생한 딤플링 및/또는 돔 형성, 레이저 천공 공정으로부터 야기된 비아 테이퍼링 형상 및 측벽 거칠기, 그리고, 폴리머/유리 절연체에서 트렌치를 만들기 위한 '라우팅' 모드에서, 슬롯을 밀링하기 위해 고가의 레이저 천공 기계를 사용함으로 인한 보다 더 높은 비용에 관련된다.
상술한 레이저 천공의 다른 제한 사항에 추가하여, 동일한 층에서 상이한 직경의 비아를 생성하는 것이 어렵다는 점에서 천공 및 충전 기술의 추가적인 제한이 있고, 상이한 크기의 비아 채널들이 천공되고 그런다음 동시에 상이한 크기의 비아를 제조하도록 동시에 금속으로 충전되기 때문에, 비아 채널들은 상이한 속도로 충전된다. 결과적으로, 상이한 크기의 비아들에 대해 동시에 증착 기술을 최적화시키는 것은 불가능하기 때문에 천공 및 충전 기술을 특징짓는 딤플링 또는 과충전(도밍)의 일반적인 문제점들이 악화된다. 따라서 실제 응용에서, 천공 및 충전 비아는, 비록 기판의 불균일성으로 인해 다소 변형될지라도, 실질적으로 원형 단면을 갖고 모든 비아가 실제로 유사한 단면을 가진다.
추가로, 폴리이미드/유리, 에폭시/유리 또는 BT(비스말레이미드/트리아진)/유리, 또는 세라믹 및/또는 다른 충전물 입자들이 함유된 이들의 혼합물과 같은, 복합 유전체 재료에서 레이저 천공된 비아는 실제로 약 60 x l0-6m의 직경에 한정되고, 연관된 삭마 공정의 결과로, 천공된 복합 재료의 속성에 기인하여 거친 측벽뿐만 아니라 현저한 테이퍼링 형상조차도 경험한다.
Hurwitz 등에 허여된 미국특허 제7,682,972호, 미국특허 제7,669,320호 및 미국특허 제7,635,641호에 기술된 바와 같이, 피처의 면 내 크기에 효과적인 상한치는 없다는 것이 본 명세서에ㄴ 참조에 의해 통합된 Access의 포토레지스트 및 패턴 또는 패널 도금과 적층 기술의 특징이다.
대안의 천공 및 충전보다 더 정확하고 더 유연한 제조 기술은 포토레지스트내에서(패턴 도금), 또는 구리층을 패널 도금하고, 그런 다음 불필요한 재료를 선택적으로 에칭하여 제거함으로써 현상된 패턴 내에 구리 비아층과 피처층 모두를 도금하는 것을 포함한다. 이들 루트 모두는 직립 비아 포스트와 직립 피처를 남긴다. 이들 직립 엘리먼트들은 결과적으로 그 위에 유전체를 적층하고, 일반적으로 직립 피처층 및 비아 포스트 위에 유전체 프리프레그의 층들을 밑에 놓고 후속하여 프리프레그의 레진을 경화시켜 캡슐화되게 한다.
패턴화된 포토레지스트에 전기도금하고, 그런 다음 적층하는 것(또는 패널도금, 선택적 에칭과 적층)을 포함하는 밑에서 위로 접근하는 가요성을 이용하여, 폭넓은 범위의 다양한 비아 형상과 크기가 효과적인 비용으로 제조된다. 추가로, 형상과 크기가 다른 비아가 같은 층에서 제조될 수 있다. 이것은, 특히 구리 패턴 도금 접근 방식이 사용될 때, 먼저 금속 시드층이 증착하고 그런 다음에 포토 레지스트 재료가 증착하고, 평탄하고, 직선이고, 테이퍼링되지 않은, 결과적으로 노출된 시드층 위에 패턴도금함으로써 트렌치들에 구리를 증착하는, 이들 트렌치를 내부에 현상함으로서 활용된다. 비아를 천공 및 충전하는 접근방식과는 반대로, 비아 포스트 기술은 딤플링 없고(dimple-less), 돔이 없는(dome-less) 구리 연결부를 획득할 수 있도록 포토레지스트층내의 트렌치가 충전될 수 있도록 한다. 구리 증착 후에, 포토레지스트는 연속적으로 벗겨지고, 금속 시드층은 제거되고, 영구적인 폴리머-유리 복합 캡슐화 재료가 그 위와 주변에 도포된다. 따라서, 생성된 상기 '비아 컨덕터' 구조는 Hurwitz 등의 미국특허 제7,682,972, 7,669,320 및 7,635,641에 기술된 바와 같은 프로세스 흐름을 사용한다.
이것은 포토레지스트를 이용하여 전기도금에 의해 제조되는 비아가 천공 및 충전에 의해 생성된 비아보다 더 협소할 수 있는 상향식 전기도금 기술의 추가적인 피처이다. 현재, 가장 협소한 천공 및 충전 비아는 약 60미크론이다. 포토레지스트를 이용하여 전기도금함으로써, 50미크론보다 더 나은 해상도, 또는 심지어 25미크론까지도, 달성할 수 있다. 이 기판에 대한 IC들의 결합은 시험적인 것이다. 플립칩 결합을 위한 하나의 접근방식은 유전체 표면과 동일 평면(flush)인 구리 패드를 제공하는 것이다. 이러한 접근 방식은 본 발명자의 USSN 13/912,652에 기술되어있다.
비아 컨덕터와 피처에 추가하여, 비아 포스트 기술이 포함된 구조 안에서 전기도금, PVD, 그리고 커패시터와 필터 생성을 위한 캡슐화 기술을 사용하여, 커패시터 및 필터와 같은 수동 부품을 제조하는 것이 가능하다는 것이 기술된다.
도 1을 참조하면, 소켓(2)를 정의하는 폴리머 기반 유전체 프레임(1)이 프레임(1)의 앞면이 잘려진 개략적인 등축투영도에 도시된다. 프레임(1)은 비아 포스트(5,6,7)를 내장하고 있고, 적어도 하나의 비아포스트(5)는 박막 필름 커패시터(6)를 포함한다. 전기 도금에 의해 제조된 비아 포스트는 원형이 될 필요가 없고 하나의 평면방향으로 확장된다. 도시된 하나의 비아 포스트는 X-Y 평면 내에서 연장되고 인덕터로서 기능할 수 있는 가늘고 긴 비아 포스트(7)이다.
도 2는 도 1의 소켓(2)를 정의하는 폴리머 기반 유전체 프레임(1)의 개략적인 절단 등축투영도이지만, 여기서, 소켓(2)은 하나 이상의 내장형 부품, 이 경우 추가적인 커패시터(8,9)를 포함하고, 여기서 프레임(1) 내에 금속 절연 금속(MIM) 커패시터(6)를 내장한 비아 포스트(5)는 피처층의 피처(11,12)에 의해 소켓(2)내에서의 내장된 커패시터(8, 9)에 결합된다. 내장된 커패시터(9)는 실리콘(Si), 실리카(SiO2), 유리, AIN, 알파알루미나(α-alumina), 또는 씨-플레인 알루미나(사파이어)와 같은 절연 기판(14) 위에 제조된다. 추가로, 제2 피처층은 인덕터(13)를 포함하는 충전된 소켓(2) 위에 증착된다. 도 1에서 도시된 추가적인 정규 비아 포스트(4)는 도 2에는 포함되지 않거나, 적어도 도 1에는 도시되지 않는다. 그러나 본 발명의 프레임(1)은 커패시터(6)와 유도 비아 포스트(7) 상에 직립한 정규 비아 포스트(4), 포스트(5) 중 하나 이상을 포함한다.
프레임(1)의 비아(5)에 있는 M-I-M 커패시터와 소켓에 내장된 MIM 커패시터(8, 9) 모두는 금, 탄탈룸 또는 탄탈룸일 수 있는 하부 금속 전극, 및 예를 들면 Ta2O5, TiO2, BaXSr1-XTiO3, BaTiO3, 또는 α-Al2O3와 같은 무기 유전체 층을 포함한다.
상기 커패시터는 일반적으로 금, 탄탈룸이나 탄탈룸인 전용 상부 전극을 포함하고, 또는 비아(5), 일반적으로 구리가 유전체(6) 상에 증착되고, 그 자체가 상부 전극으로서 기능한다. 유사하게, 프레임에 내장된 내장형 커패시터(8, 9)는 금, 탄탈룸 또는 탄탈룸 전극, 및 Ta2O5, TiO2, BaXSr1-XTiO3, BaTiO3, 또는 Al2O3와 같은 무기 유전체층을 포함한다. 이러한 내장형 커패시터(8,9)는 예를 들면 씨-평면 Al2O3(사파이어)와 같은 무기 기판 위에 제조된다.
커패시터와 인덕터의 조합은 전류와 노이즈의 변동으로부터 칩을 보호하는 필터로서 기능한다. 필터는 특히 와이파이, 블루투스 등과 같은 무선주파수(RF) 통신과 관련하여 중요하다. 필터는 회로 부품을 다른 엘리먼트들로부터 절연시키고, 간섭을 방지하는 기능을 한다.
도 3을 참조하면, 피처층 내의 인덕터(40)와 인덕터(40)과 직렬로 결합된 커패시터(44)에 직립한 비아 포스트층 내의 인접 비아 포스트(42)의 개략적인 투사도가 도시된다. 명확하게 하기 위해, 주변 캡슐화 유전체 재료는 도시되지 않는다. 오직 금속 구조물과 커패시터만이 도시된다. 도 3의 구조물은, Ta2O5, TiO2, BaXSr1-XTiO3, BaTiO3, 또는 Al2O3와 같은 유전체 재료를 포함하는 커패시터(44)를 가지고, 구리로 제조되며, 일반적으로 탄탈룸이나 기타 귀금속의 전극을 가진다. 일반적으로, 비아 포스트(42)는 충전재가 포함된 폴리머 유전체내에서 캡슐화될 것이고, 직조 섬유 프리프레그를 이용하여 제조된다. 인덕터(40)를 포함하는 피처층은 커패시터(44)와 그 위에 구축된 비아 포스트(42)로 먼저 증착된다. 폴리머 필름 또는 직조 섬유 프리프레그인 폴리머 기반 유전체 재료가 피처(40)와 비아 포스트(42) 위에 적층된다. 대안으로, 비아 포스트(42)와 커패시터(44)는 폴리머 유전체로 제조되고 적층되며, 그런다음 피처층의 인덕터(40)가 그 위에 증착되거나, 또는 도시된 바와 같이, 그 아래에, 도 2의 인덕터(13)와 같은 트레이스 표면으로서 적층되지 않은 상태로 남거나, 가능한한 도시되지 않은 추가적인 비아층과 함께 후속하여 적층된다. 따라서, 인덕터(40)는 프레임(1)(도 1)의 부품인 피처층, 또는 도 2의 부품(13)과 같은 프레임(1)(도 1) 위나 아래의 표면층에 포함된다. 추가로, 그리고 도 2를 계속 참조하면, 프레임(1) 외부에 있고 캐비티(2) 내에서, 성형 컴파운드 또는 프리프레그와 같은 폴리머 유전체(10)에 부품(8, 9)을 내장한 후에 적용되는 경우, 인덕터(40)(13)는 충전된 캐비티 위에 부분적으로 적층된다.
피처층은 일반적으로 약 10미크론으로 매우 얇다는 것이 이해될 것이다. 그러나, 비아층은 다소 두꺼울 수 있다. 도 4는 비아 포스트(52)의 베이스에서 커패시터(54)와 직렬로 결합된 비아층 내에서 뻗어있는 인덕터 비아(56) 개략적인 투사도이다. 커패시터(54)는 z 피처층 또는 프레임의 표면, 이 경우 바닥 표면 상에 증착된 트레이스(58)에 의해 인덕터 비아(56)와 결합된다. 인덕터 비아(56)는 약 30미크론의 두께를 가지고 도 3의 피처층 인덕터(40)와는 다른 특징들을 가진다. 일반적으로, 인덕터 비아(40)는 약 0.1nH 내지 약 10nH의 범위의 인덕턴스를 가지는 높은 Q 인덕터이다. 도시된 바와 같이, 비아 인덕터(56)는 매우 타이트한 코일이다. 그러나 이것은 프레임(1) 내에서 형성되고 프레임(1)의 소켓(2) 주위를 전체적으로 감싸고 있거나, 소켓을 따라서 있는 프레임의 한 측면에 내장된다 것이 이해될 것이다.
도 5를 참조하면, 필터가 피처층 내의 제 1 인덕터(60)와 비아 포스트층 내의 제 2 인덕터(66)인 한 쌍의 인덕터를 포함하여 제조된다는 것이 이해될 것이다. 도 1과 도 2를 다시 참조하자면, 제1 인덕터(60)는 프레임(1) 또는 도 2의 인덕터(13) 당 폴리머(10)로 충전된 캐비티(2) 위에 충전된 프레임상에 장착되는 표면이거나, 또는, 피처(11, 12)를 포함하는 층 내에, 또는 실제로 후속 층에서의 충전된 캐비티 아래에 증착된다. 도 5에 도시되어 있는 필터는 추가로 정규 비아 포스트를 포함하는 비아층 내에 제2 인덕터(66)를 포함한다. 제2 인덕터(66)는 캐비티(2) 주위의 프레임워크(1) 내에서 완전히 제조된다. 인덕터(60, 66)는 비아 인덕터(66)의 비아층 내에서의 비아 포스트(62)의 베이스에서 서로 그리고 커패시터(64)에 직렬로 결합된다.
일부 필터링을 목적으로, 부품들을 병렬로 결합 시키는 것이 필요하다는 것을 이해할 것이다.
예를 들면, 도 6은 비아 포스트(71)의 베이스에서 커패시터(74)와 병렬로 결합된 피처층의 인덕터(70)의 개략적인 투사도이다. 커패시터(74)와 인덕터(70)는 제2의 상부 피처층에 또는 다층 구조물의 외부 상에서 비아 포스트(71, 72) 및 트레이스(78)에 의해 함께 결합된다. 다시 도 2를 참조하면, 비아 포스트(71, (72)는 프레임(1) 안에 배치된다. 인덕터(70)와 커넥터(78) 중 하나 이상은, 프레임이 다층인 경우, 프레임의 피처층에 증착되거나, 또는 가능한 한 캐비티(2)의 충전재(10)위에 (또는 아래에) 걸쳐서 도 2의 충전된 프레임(1)의 외부상의 포토 레지스트로 전기 도금에 의해 증착된다.
도 7은, 도 1 및 2의 비아(7)와 같이 유도 비아(86)와 직렬로, 그리고 커패시터(84)와는 병렬로 결합된, 피처층(프레임(1)의) 또는 하부 표면층(프레임(1) 상으로 그리고 가능하면 도 2의 인덕터(13)와 같은 충전된 캐비티(2) 상으로 증착된) 에서의 인덕터(88)의 개략적인 투사도이다. 커패시터(84) 밑 유도 비아(86)는 프레임의 제2(상부에 도시된 바와 같이) 피처층에서 또는 프레임(1)의 외부 상에, 가능한 한 캐비티(2)에 걸쳐서, 트레이스(88)에 의해 함께 결합된다.
도 8을 참조하면, 구리 피쳐층(24)과 구리 필러(26) 사이에 개재된 유전체 재료층(22)으로 이루어진 하나의 층 병렬 플레이트 커패시터(20)를 포함하는 기판(21)(도 1의 프레임(1)과 같은)을 관통하는 단면이 도시되어있다. 선택적으로, 유전체층(22)은 구리 피처층(24) 위에 증착되고, 구리 필러(26)가 그런 다음, 유전체층(22) 위에서 성장한다. 유전체 재료는 예를 들면, Ta2O5, TiO2, BaxSr1-xTiO3, BaTiO3, 또는 Al2O3이고, 스퍼터링과 같은 물리적 기상 증착 공정에 의해 또는 예를 들면, 화학 기상 증착 공정에 의해 증착 될 수 있다.
고품질 커패시터를 획득하기 위해서, 유전체는 물리적 기상 증착 공정에 의해 증착된 Ta2O5, TiO2, BaxSr1-xTiO3, BaTiO3, 또는 Al2O3를 포함하고, 추가적으로 유전체 세라믹을 따라서 스퍼터링함으로써 선행하여 또는 후속적으로 증착된 알루미늄 금속층을 포함한다. 선택적 알루미늄 증착 후, 상기 구조물은 노(furnace) 또는 오븐 내에서의 산소의 존재 하에서, 또는 적외선 방사선에 노출시킴으로써 가열 된다. 그에 의해 알루미늄은 그 자리에서 산화 알루미늄(알루미나 Al2O3)으로 변환된다. Al2O3은 알루미늄보다 밀도가 낮으므로, 높은 유전 상수를 보장하고 누설을 방지하면서, 확산되어 세라믹층의 결함들을 밀봉한다.
구리 필러(26, 28, 30, 32)는 캡슐화한 유전체 재료(34) 안에서 캡슐화된다. 여기서 구리 필러(26, 28, 30, 32)는 포토레지스트로 전기도금에 의해(또는 패널 도금 및 에칭에 의해) 비아 포스트로서 제조되고 후속하여 적층되고, 구리 필러(26, 28, 30, 32) 위로 적층된 유리 섬유 강화 폴리머 레진 프리 프레그로서 캡슐화한 유전체 재료(34)가 도포된다.
패턴 또는 패널 도금을 밑에서 위로 사용함으로써, 구리 필러(28, 32) 중 하나 이상이 도 1과 도2의 유도 비아 포스트(7)와 같은 광범위한 유도 비아 포스트가 될 수 있다.
구리 피처층(24)은 약 ±5 미크론의 허용 오차를 가지는, 약 15미크론의 두께를 가진다. 각 비아 포스트층은 일반적으로 폭이 약 40미크론이지만, 20미크론 내지 80미크론 사이 중 어느 하나라고 할 수 있다. 종결 패드인 외부 피처층(24, 38)은 다시 일반적으로 약 15미크론이지만 어디까지나 10미크론 내지 25미크론 사이 중 어느 하나라고 할 수 있다.
공지된 바와 같이, 커패시터의 정전용량은 커패시터의 표면적을 곱한 유전체층의 유전 상수에 의해 정의되고, 이는 유전체층(22)의 두께로 나눈 비아 필러(26)의 면적이다.
도 8의 단순한 하나의 커패시터층(20)을 사용하여, 유전체 재료(22)의 두께 및 이의 증착 공정을 최적화 할 수 있다. 정전용량은 유전체 재료(22)의 유전 상수의 속성이며, 이 경우 구리 필러(26)의 단면적인 금속 전극의 영역의 속성이다.
일반적인 실시 예에서, 일반적으로 탄탈륨으로 제조되지만 선택적으로 금 또는 백금으로 제조되는 귀금속 전극이 유전체층의 어느 한 쪽 측면 상에 도포된다. 따라서, 커패시터는 비아 포스트의 베이스에서 비아층 내에 통합된다. 유전체층의 두께와 속성을 일정하게 유지하면서, 여기에 비아 포스트는 상부 전극을 정의하고; 정전용량을 정의하고 그것을 미세하게 조절하기 위해 사용될 수 있다.
하기에 더욱 상세히 기술되는 바와 같이, 탄탈룸 전극을 사용하는 경우에도, 신중하게 크기조정된 비아 포스트의 크기의 증착은 전극과 커패시터의 유전체층을 플라즈마 에칭하고, 예를 들면, 불화 수소와 산소 에칭과 같은 구리에는 손상을 끼치지 않는 탄탈룸 및 탄탈룸 산화물을 제거하는 선택적 에칭에 의해 커패시터 샌드위치를 남기는 것이 가능하다. 추가로, 비아 포스트가 전기도금에 의해 형성되기 때문에, 원통형일 필요가 없이 장방형, 또는 다른 단면의 형상을 가질 수 있다.
이하의 설명에서 도면번호 도 9a ~ 도 99ee, 도 10gg ~ 도 10xL 와 이에 대응되는 플로차트(도 9aaa, 도 9bbb, 도 9ccc, 도 10)에서 각 단계인출부호 9(i) ~ 10xL 는 서로 순서대로 대응된다.
도 9, 및 내지 도 9(i), 및 도 9(i) 내지 도 9(xxxi)를 참조하여, 폴리머 유전체에 내장된 비아 포스트 아래에, 박막 커패시터를 제조하는 방법이 보다 상세하게 도시된다. 도시된 방법은, 프레임워크 내에 박막 커패시터를 포함한 비아 포스트 어레이를 공동 증착하는 데에 사용될 수 있다는 것을 이해할 수 있을 것이다. 정규적인 실질적 원통형 비아 포스트(도 1의 비아 포스트(4))와 유도 비아 포스트(도 1의 비아 포스트(7)와 같은)는 동일한 비아층 내에서 증착된다. 그러나 도면을 단순하게 유지하기 위해, 추가적인 비아 포스트가 도시되지 않거나 하기의 설명에 연관된다.
도 9(xx)에 도시된 커패시터(248)는 일반적으로 금, 백금 또는 탄탈룸과 같은 귀금속인 다른 재료로 된 전용 전극을 구비한다. 일반적으로, 탄탈룸은 금 또는 백금보다 저렴하기 때문에, 사용된다. 그러나, 대안의 구성에서, 상부 전극(232)은 그 위로 전기도금된 비아 포스트(232)일 수 있다.
먼저, 캐리어(210)가 획득된다 - 단계 9(i). 캐리어(210)는 일반적으로 희생 구리 기판이다. 일부 실시 예에서, 그것은 이에 부착된 구리의 빠른 해제 박막 필름을 가진 구리 캐리어이다.
배리어 층(212)이 구리 캐리어(210) 상에 증착된다 - 단계 9(ⅱ). 배리어 금속 층(212)은 니켈, 금, 주석, 납, 팔라듐, 및 이들의 조합으로부터 제조된다. 일부 실시예에서, 배리어 금속 층은 1미크론 내지 10미크론의 범위의 두께를 가진다. 일반적으로, 배리어층(212)은 니켈을 포함한다. 니켈의 얇은 배리어 층(212)은 물리적 기상 증착 공정에 의해 또는 화학적 증착 공정에 의해 증착되고, 일반적으로 구리 캐리어(210) 상에 스퍼터링 되거나 또는 전기도금이 된다. 빠른 공정을 위해, 배리어 층(212)은 전기 도금될 할 수 있다. 평탄화 및 매끄러운 표면을 보장하기 위해, 배리어 층은 평탄화될 수 있다-단계 9(ⅲ).(예를 들면 화학적 기계적 연마(CMP)에 의해, 단계 9(ⅲ)는 9(ii)와 동일하다.)
구리(214)의 얇은 층이 이제 배리어 층(212) 상에 증착 될 수 있다 - 단계 9(iv). 구리층(214)의 두께는 일반적으로 수 미크론이고, 스퍼터링 또는 전기 도금에 의해 제조된다.
제1 전극(216)이 이제 증착된다 - 단계 9(V). 예로서, 제1 전극(216)은 스퍼터링에 의해 탄탈룸으로 제조된다.
유전체 층(218)이 이제 증착된다 - 단계 9(vi). 고성능 커패시터를 위해, 유전체 층(218)은 가능한 얇게 유지되는 반면, 전하의 누설을 가능하게 하는 위험한 고장이 없어야 한다. 이용될 수 있는 다양한 후보 재료들이 있다. 이들은 예를 들어, 스퍼터링에 의해 증착될 수 있는 Ta2O5, BaO4SrTi 및 TiO2를 포함한다. 일반적으로 유전체층(218)의 두께는 0.1~0.3 미크론 범위 안에 있다.
제2 전극 (220)은 이제 증착될 수 있다 - 단계 9(ⅶ). 예로서, 제2 전극 (220)은 스퍼터링에 의해 탄탈룸으로 제조 될 수있다.
변형 공정에서, 제2 귀금속 전극(220)은 도포되지 않는다. 오히려, 구리 비아가 유전체 상에 직접 증착되고, 그 흔적은 상부 전극과 그에 따른 유효 영역 및 커패시터의 정전용량을 정의한다.
추가적으로, 전하 누설을 가져오는 결함이 없는 Ta2O5, BaO4SrTi 및 TiO2의 얇은 유전체 층을 제조하는 것은 어렵다. 이 문제를 극복하기 위해, 일부 실시예에서, Ta2O5, TiO2, BaXSr1-XTiO3 및 BaTiO3층 증착 전후에(선택적인 단계 9(v)b 단계 또는 선택적인 단계 9(vi)b 단계- 도 9 참조) 알루미늄층(도시되지 않음)이 증착되고, 산소 환경에서 열에 노출함으로써, 알루미늄층은 높은 유전체 세라믹, 알루미나(Al2O3)로 산화된다. 알루미나는 알루미늄보다 저밀도이며, 인접한 빈 공간으로 확산된다. 이러한 방식으로, 결함을 치료하고 연속하여 얇은 유전체가 전극을 분리하는 것을 보장하는 것이 가능하다.
주요 공정에서, 추가 구리(222)층은 제 2 전극(220) 위에 증착된다 - 단계 9(vii). 추가 구리(222)층은 예를 들면, 스퍼터링 또는 전기 도금에 의해 증착된다. 추가 구리(222)층은 패턴도금에 의해 패터닝된 포토 레지스트로 증착되고, 그것은 예를 들면 패드, 컨덕터 및 인덕터와 같은 것들을 제공하기 위해 프린팅 및 에칭에 의해 제조된다. 포토레지스트층(208)은 구리 캐리어(210) 아래에 도포될 수 있고, 제2 포토레지스트층(224)은 추가 구리(222)층 위에 도포되고 패턴으로 현상된다 - 단계 9(ix).
패터닝된 포토레지스트(224)에 의해 보호되지 않은 추가 구리(222)층의 영역이 에칭된다 - 단계 9(x). 습식 에칭이 사용될 수 있다. 예를 들면, 패터닝된 포토레지스트(224)에 의해 보호되지 않은 추가 구리(222)층의 영역을 에칭하는 하나의 방법은 상승된 온도에서 암모늄 하이드록사이드의 용액에 희생 기판을 노출시키는 것을 포함한다. 대안으로 염화구리 또는 습식 염화철 에칭이 사용될 수 있다.
노출된 전극층(216, 220) 및 유전체층(218)은 플라즈마 에칭 공정을 이용한 건식 에칭에 의해 제거될 수 있다 - 단계 9(xi). 예를 들어, 불화 수소와 산소 플라즈마 에칭이 TiO2 또는 Ta2O5을 에칭하는데 사용될 수 있고, 불화 수소와 아르곤 플라즈마 에칭은 BaO4SrTi(BST)을 에칭하는데 사용될 수 있다. 일반적인 CF4:O2의 농도비는 50:50 내지 95:5의 범위 내에 있는데, 여기서 95는 CF4의 농도이다. 일반적인 CF4Ar에 대한 농도비는 50:50 내지 5:95의 범위 내에서 어떤 비율도 될 수 있는데, 여기서 95는 아르곤의 농도이다.
상술한 바와 같이, 변형된 방법에서, 상부 전극(220)은 증착되지 않는다. 오히려 구리비아가 유전체 재료 상에 직접적으로 제조된다. 정전용량이 비아 전극의 유효 면적에 비례하기 때문에, 스텐실 또는 레이저 중 어느 하나로 포토레지스트를 패터닝하는 것은 단면의 크기와 상부 전극의 역할을 하고 커패시터의 정전용량을 정의 하는 비아 형상의 정확한 제어를 가능하게 한다.
주 공정에서, 상기 제 2 포토 레지스트(208)층으로서는, 패터닝된 포토레지스트(224)가 벗겨진다 - 단계 9(xii). 그러나 제2 포토레지스트(208)층은, 유사한 포토레지스트(228)층으로 대체되기 때문에, 대안으로 유지될 수 있다.
구리 시드층(226)은 커패시터의 위와 주변에 증착되고 - 단계 9(xiii), 구리층(214)이 노출된다. 부착을 돕기 위해, 제1 티타늄 시드층이 먼저 증착된다.
이제 이후에 도 9(xiv)에 대해 상이한 스케일로 이동하여, 추가적인 포토레지스트(228)층이 구리 기판을 보호하기 위해 도포되고(도 9(ix)에 도시된 층(208)이 제거되었다고 가정하면), 두꺼운 포토레지스트(230)층이 증착되고, 시드층(226) 위에 패터닝된다-단계 9(xiv). 구리 상호연결부(232)는 포토레지스트(230)에 의해 생성된 패턴에 전기 도금된다 - 단계 9(xv).
포토레지스트(228(208), 230)가 이제 벗겨져(단계 9(xvi)), 시드층(226)에 의해 단락된(shorted) 커패시터(248)를 노출하여, 구리 비아 포스트(232)가 상호연결한다.
구리층(214) 및 비아(232)에 대한 손상을 최소화하지만, 구리층(214)과 구리 비아(232)가 커패시터(248)에 의해 서로 절연되는 것을 보장하도록 시드층(226)이 퀵에칭으로 에칭된다- 단계 9(xvii).
상기 공정은 다수의 변형이 가능하다. 예를 들면,도 9(xviii)를 참조하면, 구리 기판과 비아 위에 폴리머 기반 유전체 재료(234)를 적층하기 전에, 구조물이 구리가 내성이 있지만 불화 수소와 산소의 혼합물처럼, 탄탈룸과 산화 티타늄에는 민감한 플라즈마 에칭으로 플라즈마 에칭될 수 있다. - 단계 9(xviii). 이는 커패시터(348)의 치수를 비아 포스트(232)의 치수로 감소시킨다. 비아 포스트(232)는 포토-레지스트로 전기 도금함으로써 제조되기 때문에, 이는 실제로 임의의 크기 및 형상을 고 정밀도로 제조할 수 있는 가능성을 제공하고, 둥근 모양 대신에, 고 패킹 밀도를 가능하게 하도록 정방형 또는 장방형일 수 있다. 초과 커패시터 재료를 제거하여 컴포넌트들 사이의 높은 패킹 밀도를 가능하게 한다.
커패시터(348, 248)는 그런 다음 폴리머 기반 유전체 재료(234)의 층을 구리 기판과 비아 위에 적층함으로써 폴리머 기반 유전체 재료(234)에 내장된다 -단계 9(xix). 폴리머 기반 유전체 재료(234)는 일반적으로 폴리이미드, 에폭시 또는 BT(비스말레이미드/트리아진) 또는 이의 혼합물이고, 유리 섬유로 강화될 수 있다. 일부 실시예에서, 폴리머 레진 내에서 직조 섬유 매트로 구성된 프리프레그가 사용된다. 폴리머 매트릭스는 평균 입자 크기가 0.5미크론 내지 30미크론 사이인 무기 입자 충전재를 포함하고, 폴리머는 일반적으로 입자 중량의 15%에서 30% 사이를 포함한다.
종종 유전체라고 언급되지만, 폴리머 기반 유전체 재료(234)는 예를 들면, 일반적으로 Ta2O5, 또는 BaO4SrTi 또는 TiO2와 같이 더 새로운 재료인 커패시터(248)의 유전체층(218)의 유전 상수보다 현저하게 더 낮은 유전 상수를 갖는다.
그런 다음, 경화된 폴리머 기반 유전체 재료(234)는 예를 들면, 화학 기계 연마(CMP)에 의해 박층화 되고 평탄화되어, 구리 비아(232) 단부를 노출한다 - 단계 9(xx). 구리(236)의 추가 시드 층은 폴리머 기반 유전체 재료(234) 및 구리 비아(232)의 단부 위에 증착된다 - 단계 9(xxi). 포토레지스트(238)층은 시드층(236) 위에 도포되고, 포토 레지스트(238) 층이 패터닝된다 - 단계 9(xxii). 그런다음, 구리(240)의 피처층은 패턴으로 전기 도금된다 - 단계 9(xxiii).
상기 포토레지스트(238)는 이제 벗겨진다 - 단계 9(xxiv).
이 단계에서, 하부 구리 층(214)은 구리 상호연결부(232)에 내장된 커패시터(248)를 통하여 구리 상호연결부(232)에 의해 상부의 구리 층(240)으로 결합된다.
포토레지스트(242)의 추가 층은 증착되고 패턴화되고 - 단계 9(xxv), 구리 비아(244)는 패턴으로 전기도금된다 -단계 9(xxvi).
직립 구리 비아(244)를 남기고 포토레지스트(242)가 벗겨진 다음- 단계 9(xxvii), 구리 시드층(236)이 에칭된다 - 단계 9(xxviii). 구리 시드층은 예를 들면, 건식 플라즈마 에칭에 의해, 또는 염화 구리나 염화 암모늄 용액으로의 짧은 에칭에 의해 제거된다.
도 9(xxix)를 참조하면, 유전체 재료(234)는 직립 비아(244) 위로 적층된다.
에칭 중지 기능을 하는 배리어 층(212)(일반적으로 니켈)을 가지고, 일반적으로 염화 구리 또는 염화 암모늄 용액을 사용하여, 구리 캐리어(210)가 에칭된다 - 단계 9(xxx).
그런 다음 배리어 층(212)은 플라즈마 에칭과 같은 적절한 에칭 기술로, 또는 특정 화학 부식액으로 제거된다 - 단계 9(xxxi). 예를 들면, 구리의 제거 없이 니켈을 에칭하기 위해, 질산 과산화수소의 혼합물이 사용된다. 사용되는 니켈을 용해하는 다른 대안은 염산 + 과산화수소, 뜨겁게 농축된 황산 및 염산으로 산성화 된 염화 철(III)을 포함한다.
폴리머층(246)은 그런다음 구리 비아(244)의 단부를 노출하기 위해 박층화되고 평탄화된다 - 단계 9(xxxii). 연삭, 연마 또는 조합된 화학 기계 연마(CMP)가 사용될 수 있다.
지금까지, 어떻게 개선된 고성능 커패시터(248)가 박막 필름 커패시터(248)에 직립한 구리 비아(232)를 포함하는 구리 비아층을 포함하는 복합 구조(250)에 내장될 수 있지만, 도 1에서 도시한 바와 같이, 유도 비아(7) 및 정규 비아 포스트(4)를 또한 포함하는지 도시되었다.
프레임(1)이 단일 비아 층을 포함하는 경우, 단계 9(xx) 이후에, 프레임 및 컴포넌트(예를 들면, 도 2의 8과 9)에 구멍을 뚫은 캐비티(2)(도 1)가 프레임(1) 내에 위치되고, 섬유 강화 폴리머 충전제이거나 또는 직조 섬유 프리프레그로서 도포된 폴리머 기반 유전체 재료(10)를 이용하여 내장된다.
이러한 경우, 피처층(240) 및 상부 비아층(244)은 CMP를 사용하여 부드럽게 접지되고 추가로 구축되는 기판으로 처리된 충전된 프레임 위에 증착된다.
대안으로는, 프레임은 피처층(240), 및 아마도, 폴리머 기반 유전체 매트릭스(234, 246)에 내장된 제2 비아층(244)과 추가적인 층들을 포함한다. 캐비티들은 그런 다음 스탬핑되거나 다층 프레임에서 제외된다.
커패시터 플레이트와 유전체의 평면 형상이 포토레지스트 패터닝에 의해 결정되므로, 커패시터가 실질적으로 임의의 형상으로 제조될 수 있다는 것이 이해될 것이다. 일반적으로, 커패시터는 정방형 또는 장방형이 될 것이지만, 원형이 될 수 있고, 또는 사실, 실제적으로 임의의 형상을 가질 수 있다. 커패시터는 하나, 둘, 셋 또는 그 이상의 층을 가질 수 있다. 유전체의 두께는 신중하게 조절될 수 있어서, 그래서 넓은 범위에 걸쳐 실질적으로 임의의 정전 용량을 가지도록 이 공정에 의해 제조된 커패시터를 조정하는 것이 가능하며, 특정 동작 주파수에 대해 최적화하는 정전 용량을 정확하게 조절할 수 있다.
또한 비아(244)가 천공 및 충전 기술로 제조되는 것이 아니기 때문에, 비아(244)가 단순한 원통형 비아 포스트에 제한되지 않는다는 것이 이해될 것이다. 포토 레지스트(242) 내에 패턴으로의 전기 도금을 이용하여 제조함으로써, 비아(244)는 실질적으로 임의의 형상과 크기를 가질 수 있다. 비아(244)가 비아층 내에서 연장한 와이어이기 때문에, 비아(244)는 인덕터이고, 약 0.1nH 내지 약 10nH 범위의 인덕턴스를 가지는 높은 Q 인덕터이다.
커패시터(248) 및 인덕터(244)의 조합이 RF 필터의 공급을 가능하게 한다는 것을 이해할 것이다.
단계 10(xxxiii) 내지 10단계(xL) 및 도(xxxiii)에 상응하는 10(xL)을 참조로 하면, 필터의 포트 제조를 위한 기술이 설명된다.
이러한 포트는 프레임(1)에 증착될 것으로 이해될 것이지만, 일반적으로는 내장 컴포넌트(8, 9)와 일반적으로 양 측면 위의 추가 층들을 가진 충전된 캐비티(2) 주위의 프레임(1)을 포함한 구조상에 증착된다.
단계 10(xxxiii)을 참조하면, 티타늄 시드층(252)이 이제 매트릭스(246) 및 구리(인덕터) 비아(244)의 노출된 끝단부 위에 스퍼터링된다. 단계 10(xxxiv)을 참조하면, 구리 층(254)은 티타늄 층(252) 위로 스퍼터링된다.
단계 10(xxxv)을 참조하면, 포토 레지스트층(256, 258)이 합성 구조물(250)의 각 측면 위에 놓이고 패터닝된다. 단계 10(xxxvi)을 참조하면, 구리(260, 262)가 포트를 생성하도록 패터닝된 포토 레지스트(256, 258)로 전기도금된다.
단계 10(xxxvii)을 참조하면, 직립 구리 포트(260, 262)를 남기면서 포토 레지스트(256, 258)가 이제 벗겨진다. 단계 10(xxxviii)을 참조하면, 티타늄(252)과 구리(254)층이 에칭된다.(구리 패드(260, 262)는 이 공정에서 약간 손상을 입는다.)
그에 따라 형성된 중공은 땜납 마스크(264)로 충전되고 - 단계 10(xxxix), 구리는 ENEPIG(266), 또는 다른 적절한 종결 기술로 보호된다- 단계 10(xL).
상술한 바와 같이, 바람직한 비아 포스트 기술을 이용하여, 포토 레지스트로 증착되고, 후속하여 증착된 전기도금된 비아는 폭넓은 범위의 다양한 모양과 크기를 가진다. 추가적으로, 프레임은 패드에 의해 분리된 2개 이상의 비아층을 포함 할 수 있다.
도 11을 참조하면, 이러한 유연성은, 캐비티(1204) 주위의 유전체 프레임(1202) 내에 내장되기 위해서, 일반적으로 비아 포스트를 포함하는 구리(1200) 코일의 내장을 가능하게 한다. 단지 예로서, 도시된 코일(1200)은, 비아 포스트가 피처층 위에 증착될 수 있는, 연장된 비아 포스트(1206, 1207, 1208)의 3개 층을 가진다. 상기 층들(1206, 1207, 1208)은 수직 엘리먼트(1209, 1210)들에 의해 함께 결합된다. 상기 수직 엘리먼트들(1209, 1210)은 비아 포스트나 피처층이고 또는 피처층 상의 비아 포스트이다.
커패시터(1250)는 일반적으로 비아 포스트(1209)의 베이스에서 인덕터 아래 또는 내부에 제조된다. 커패시터(1209) 제조 기술은 도 8과 9를 참조하여 상술되었다. 실제로, 구리 비아 포스트(1200) 코일은 일반적으로 피처층에 의해 함께 결합된 가늘고 긴 비아 포스트, 또는 비아 포스트에 의해 결합된 가늘고 긴 피처층을 포함한다. 일반적으로, 비아 포스트 층은 피처층과 교대로 있으며, 코일이 층 마다 구축되어야 한다.
커패시터와 인덕터를 조합함으로써, 필터가 제공된다. 도 12-16에 필터의 예가 도시되어 있다. 이들 필터 또는 유사한 것들 중 어느 하나가 칩 소켓의 프레임 내에서 제조되고 칩과 필터 모두를 포함하는 내장 회로를 공급하기 위해 내장 칩과 조합된다는 것이 이해될 것이다. 예를 들면 프로세서 칩 및 메모리 칩에 대해서와 같이, 기판은 2개 이상의 칩을 위한 2개 이상의 소켓을 포함한다. 추가로, 일부 층은 내장 칩 위에 제조되고, 예를 들면 피처층 내의 커패시터 또는 인덕터는 칩 위에 증착될 수 있다.
도 10(xL)의 구조를 나타내는 3차원 표현인 도 12a, 등가 회로도인 도 12b, 및 도 10(xL)의 구조의 평면 개략도인 도 12c를 참조하면, 상기 생성된 구조가 본질적으로 4개의 포트, P1, P2, P3, P4 및 커패시터(C)와 인덕터(L)로 구성된 기본 LC 저역 통과 필터(300)를 생성한다는 것이 이해될 것이다.
도 12d를 참조하면, 도 9(xviii)에 도시된 플라즈마 에칭 공정을 이용하여 변형된 제조 기술에서, 비아(V2)의 풋 프린트는 정전용량 및 커패시터(C2)의 크기를 정의하고, 여기서 과잉 재료가 플라즈마 에칭으로 에칭되어 제거된다. 따라서, 도 12d는 도 3-7의 구조에서와 같이, 비아 필러(V2)가 전극 및 캐패시터 유전체층의 크기를 정의하는 도 12a에 상응하는 기본 LC 저역 통과 필터 개략적인 단면도이다.
도 12e는 또한 도 12a의 또 다른 기본 LC 저역 통과 필터의 개략적인 단면도이고, 커패시터(C3)의 상부 전극은 귀금속의 상부 전극을 우선적으로 증착하지 않은 비아 필러(V3)이다. 이러한 구조 케어의 제조시 유전체로부터 구리 시드 층을 모두 제거하도록 해야 한다.
도 9 및 9(i) 내지 도 9(xxxii), 및 도 10(xxxiii) 내지 도 10(xL)에서 상술된 기술이 다른 특성을 가진 필터 회로의 매우 넓은 범위를 생성하기 위해 사용될 수 있다는 것을 이해할 수 있을 것이다. 도 2에서 도시된 바와 같이, 이들 중 다수는 캐비티(2)에 내장된 커패시터(8, 9)를 포함할 수 있거나 또는 캐비티(2)에 내장된 액티브 컴포넌트를 보호하기 위한 것이다.
예를 들면, 도 13a 및 13b를 참조하면, 기본 LC 고역 통과 필터도 제조된다. 도 14a와 14b를 참조하면, 기본 LC 직렬 대역 통과 필터가 제조되고, 도 15a와 15b를 참조하면, 기본 LC 병렬 대역 통과 필터가 제조된다. 도 16a와 16b를 참조하면, 적절한 변형으로, 필요한 부분만 약간 수정하여, 저역 통과 병렬 - 체비셰프 필터를 제조 할 수 있다.
단일한 필터가 도시되어 있지만, 실제로는, 이러한 필터들의 광대한 어레이가 단일화된(singulated) 대형 플레이트에서 공동제조(cofabricated)된다는 것이 이해될 것이다. 기타 컴포넌트는 필터와 함께 공동제조(cofabricated)된다. 필터(260)는 기판 상에 표면 장착되거나 추가 피처와 그 주위의 비아층을 더 증착함으로써 기판 내에 내장된다.
후술하는 바와 같이, 일부 실시예에서, 상술한 필터가 기판에 내장되고, 소켓이 프로세서 칩 또는 메모리 칩과 같은 칩을 수용하기 위해 기판을 통해 천공되어, 예를 들면, 프로세서와 필터를 포함하는 완전히 내장된 RF 회로의 제조를 가능하게 한다.
일반적으로, 집적도를 높이기 위한 내장의 명백한 장점에도 불구하고, 무엇인가 잘못되는 경우 내장되는 컴포넌트와 구조물은 폐기되어야만 한다는 점에서, 내장된 컴포넌트의 고유의 단점이 있다는 것이 이해될 것이다. 때때로, 컴포넌트가 절연되어 개별적으로 테스트될 수 없는 경우, 문제의 근본 원인을 진단하는 것은 어려울 수 있다. 그러나, 기판 표면상의 비용(실제 평가)에 대한 요구와 일반적인 소형화를 향한 경향에 기인하여, 필터와 기타 수동 컴포넌트, 또한 프로세서 및 메모리와 같은 능동 컴포넌트를 내장하는 것에 현저한 이점이 있다.
본 발명의 특징은 필터 및 기타 수동 컴포넌트가 표면 장착용 독립형 제품으로서 제조될 수 있다는 것이다. 그러나, 일단 최적화되면, 공정은 이러한 컴포넌트를 포함하는, 기판의 제조 공정에 통합된다.
커패시터의 정전용량이 전극 플레이트 영역, 유전체의 두께 및 유전 상수에 따른다는 것을 이해할 것이다. 일반적으로, RF 필터용 커패시터는 약 5 내지 약 15pF의 정전 용량을 가진다. 본 명세서에 기술된 기술을 이용하여, 9 내지 12pF 사이의, 심지어는 10 내지 11pF 사이의, 협소한 범위로 정전 용량을 조절할 수 있다.
본 발명의 인덕터는 나노-헨리(nano-Henrys) 범위의 인덕턴스를 가진다. 0.2nH 내지 300nH(NH)라고 하지만, 일반적으로, 1nH 내지 약 10nH 이다.
약 4nH 내지 약 8nH의 범위를 가지도록, 또는 심지어 약 5nH 내지 약 6nH 사이라고 하는, 1 나노 헨리 미만의 범위가 요구되는 경우, 범위를 좁히기 위해 이들 인덕터의 인덕턴스를 제어하는 것이 가능하다.
상술한 바와 같이, 기판은 내장 수동 컴포넌트로 제조된다. 칩과 같은 능동 엘리먼트는 이러한 기판 상에 표면 장착되거나 또는 더욱 완전하게 후술되는 기술을 이용하여 이러한 기판의 소켓에 내장 될 수 있다. 본 발명의 실시예들은 메모리 칩 또는 프로세서 칩과 같은 칩이 내장되는 소켓 주위의 프레임에 내장된 수동 컴포넌트를 제조하는 것을 제안한다.
이러한 프레임은 소켓의 어레이 주위에 큰 프레임 워크에 배치될 수 있다. 어레이의 각 소켓은 동일한 칩을 수용하기 위해 동일할 수 있다. 또한, 어레이는 주변의 일부 또는 모든 프레임내에 다른 내장 수동 소자를 가진 상이한 소켓으로 구성 될 수 있다. 예를 들면, 어레이는 메모리 및 처리 칩에 대해 교대로 있는 소켓을 포함할 수 있다. 소켓은 또한 커패시터 또는 필터와 같은 수동 부품을 포함하는 칩을 수용할 수 있다. 수동 및 능동 컴포넌트 모두가 소켓에 내장될 수 있다. 예를 들면, 멀티 소켓 프레임은 수동 컴포넌트에 대한 하나 이상의 소켓과 메모리 칩 또는 프로세서 칩과 같은 능동 컴포넌트를 위한 하나 이상의 소켓들을 포함할 수 있다. 제작을 쉽게하기 위해, 이러한 칩들은 로봇에 의해 소켓으로 증착하고, 그런다음 섬유 강화재를 포함할 수 있는 주위에 폴리머 유전체를 부어 적절한 위치에 유지될 수 있다. 일부 경우에, 칩은 폴리머 필름을 그 위로 적층함으로써 적절한 위치에 유지될 수 있다.
인터 포저에 칩을 부착하기위한 모든 방법은 비용이 많이 든다. 와이어 본딩과 플립 칩 기술은 비용이 많이 들고, 연결부가 부서지는 고장을 가져온다. 표면 실장보다는 칩 내장이 제조 비용을 절감하고 신뢰성 및 수율을 증가시킬 수 있다.
소켓의 제조 및 소켓에 칩을 삽입하는 기술을 설명한다.
도 17을 참조하면, 폴리머 매트릭스(1016) 및 폴리머 매트릭스 프레임워크(1016)를 관통하는 금속 비아의 어레이(1014)를 포함하는 프레임 워크에 의해 정의되는 칩 소켓(1012)의 어레이의 일부가 도시된다.
어레이(1010)는 칩 소켓의 어레이(1012)를 포함하는 패널의 일부가 될 수 있고, 칩 소켓의 어레이의 각각은 폴리머 매트릭스 프레임워크(1018)의 폴리머(1016)를 관통하는 구리 비아(1014)의 그리드를 포함하는 폴리머 매트릭스 프레임워크(1018)에 의해 둘러싸이고 정의된다. 폴리머 매트릭스(1016)는 일반적으로 유리 섬유 강화재를 포함하고, 가장 일반적으로 수지 함침 직조 섬유 프리프레그로 제조된다.
각각의 칩 소켓(1012)은 소캣(1012') 주위에 배열된 프레임(1018)을 관통하는 다수의 구리 관통 비아를 가지고 폴리머 매트릭스(1016)의 프레임(1018)에 의해 둘러싸인다.
프레임(1018)은 폴리머 시트로서 도포된 폴리머로 제조될 수 있거나, 프리-프레그로서 도포된 유리 섬유 강화 폴리머일 수 있다. 더 상술한 내용은 도 22 및 도 23을 참조하여 하기에서 볼 수 있고, 여기서 제조 방법이 설명된다.
도 18을 참조하면. 출원인, Zuhai Access의 패널(1020)은 일반적으로 수평 바(1025) 및 수직 바(1026)로 구성된 메인프레임 및 외부 프레임(1027)에 의해 서로 분리된 블록(1021, 1022, 1023, 1024)의 2 × 2 어레이로 분할된다. 블록들은 칩 소켓 어레이(1012)를 구비한다 - 도 17. 5mm X 5mm 칩 소켓 및 Access의 21"× 25" 패널을 가정하면, 이 제조 기술은 10,000 칩이 각 패널 상에 실장 될 수 있도록 한다. 대조적으로, 현재 산업에서 사용되는 가장 큰 웨이퍼인 12" 웨이퍼 상에 칩 패키지를 제조하는 것은 한 번에 2,500 칩 만을 처리할 수 있고, 따라서 Zuhai Access의 기술을 이용하여 대형 패널 상에서 제조할 때 규모의 경제가 이해될 것이다.
이 기술에 적합한 패널은, 그러나, 다소 크기가 다를 수 있다. 일반적으로, 패널은 약 12" x 12"와 약 24" x 30" 사이일 것이다. 현재 사용중인 일부 표준 크기는 20" × 16", 20.3" x 16.5", 및 24.7" x 20.5"이다.
패널(1020)의 모든 블록이 내부에 동일한 크기의 칩 소켓(1012)을 가질 필요는 없다. 예를 들어, 도 18의 개략도에서 우측 최상부 블록(1022)의 칩 소켓(1028)은 다른 블록(1021, 1023, 1024)의 칩 소켓(1029) 보다 더 크다. 추가로, 하나 이상의 블록(1022)이 상이한 크기의 칩을 수용하기 위해 상이한 칩 소켓에 사용될 수 있을 뿐 아니라, 임의의 크기의 임의의 서브 어레이가 특정한 다이 패키지 제조를 위해 이용될 수 있고, 따라서 대규모 처리량에도 불구하고, 적은 작업 시간(small runs)의 소수의 다이 패키지가 제조될 수 있어서, 상이한 다이 패키지가 특정한 고객에 대해 동시에 처리될 수 있거나, 또는 상이한 패키지가 상이한 고객에 대해 제조될 수 있다. 따라서, 패널(1020)은 하나의 유형의 칩을 수용하기 위한 제1 세트의 치수를 가진 소켓(28)을 구비한 적어도 하나의 영역(1022), 및 제2 유형의 칩을 수용하기 위한 제2 세트의 치수를 가진 소켓(1029)을 구비한 제2 영역(21)을 포함할 수 있다.
도 17을 참조하여 상술한 바와 같이, 각각의 칩 소켓(1012)(도 18에서의 1028, 1029)은 폴리머 프레임(18)에 의해 둘러싸이고, 각각의 블록(도 18의 1021, 1022, 1023, 1024)에, 소켓(1028, 1029)의 어레이가 배치된다.
도 19을 참조하면, 칩(1035)은 각각의 소켓(1012)에 배치될 수 있고, 칩(1035) 주위의 공간은 프레임(1016)을 제조하는 데에 사용되는 것과 동일한 폴리머이거나 또는 동일한 폴리머가 아닐 수 있는 폴리머(1036) 또는 폴리머 기반 합성물로 충전될 수 있다. 예를 들면 폴리머는 성형 컴파운드가 될 수 있다. 일부 실시예에서, 충전물 폴리머(1036)의 매트릭스와 프레임(1016)의 매트릭스는 유사한 폴리머를 이용할 수 있지만, 상이한 강화 섬유를 가진다. 예를 들면, 프레임은 강화 섬유를 포함할 수 있는 반면, 소켓에서 충전을 위해 사용되는 폴리머(1036)는 섬유가 없을 수 있다.
일반적인 다이 크기는 약 1.5mm x 1.5mm로부터 약 31mm x 31mm 까지의 것이 될 수 있고, 소켓은 의도한 다이를 여유있게 수용할 수 있도록 조금 더 클 수 있다. 인터포저 프레임의 두께는 적어도 다이의 깊이가 되어야하고, 바람직하게는 10 미크론 내지 100 미크론이다. 일반적으로, 프레임의 깊이는 다이의 두께 + 추가적인 20 미크론이다.
칩(1035)을 소켓(1012)으로 내장시킨 결과로서, 각각의 개별 칩은 각 다이의 에지 주위에 배열되고, 그것을 통과하는 비아(1014)를 가진 프레임(1038)에 의해 둘러싸인다.
Access의 비아 포스트 기술을 이용하여, 선택적인 에칭이 후속되는 패턴 도금 또는 패널 도금 중 어느 하나에 의해, 비아(1014)가 비아 포스트로서 제조되어, 후속하여 폴리머 필름을 이용하여, 또는 추가적인 안정성을 위해 폴리머 매트릭스 형태의 직조된 유리 섬유 다발로 구성된 프리프레그를 이용하여 유전체 재료로 적층된다. 하나의 실시예에서, 유전체 재료는 Hitachi 705G이다. 다른 실시예에서, MGC 832 NXA NSFLCA가 사용된다. 제3 실시예에서, Sumitomo GT-K가 사용될 수 있다. 또다른 실시예에서, Sumimoto LAZ-4785 시리즈 필름이 사용된다. 또다른 실시예에서, Sumimoto LAZ-6785 시리즈가 사용된다. 대안의 재료는 예를 들면 Taiyo의 HBI 및 Zaristo-125를 포함한다.
대안으로, 비아는 일반적으로 천공-충전 기술로 알려진 것을 이용하여 제조될 수 있다. 먼저, 폴리머 또는 강화 섬유 폴리머 매트릭스가 제조되고, 그런다음 경화후, 그것이 기계적 또는 레이저 천공에 의해 구멍을 가지도록 천공된다. 천공된 구멍은 그런다음 전기도금에 의해 구리로 충전될 수 있다.
그러나, 천공 및 충전 기술이 아닌 비아 포스트를 이용하여 비아를 제조하는 데에는 다수의 이점이 있다. 비아 포스트 기술에서, 모든 비아가 동시에 제조될 수 있기 때문에, 비아 포스트 기술은 천공 및 충전 기술보다 고속인 반면 구멍이 개별적으로 천공된다. 추가로, 천공된 비아는 필수적으로 원통인 반면, 비아 포스트는 임의의 형상을 가질 수 있다. 실제에 있어서는, 모든 천공-충전 비아는 동일한 직경(허용오차 내에서)을 가지는 반면, 비아 포스트는 상이한 형상과 크기를 가질 수 있다. 또한, 강도(stiffness) 개선을 위해, 바람직하게는 폴리머 매트릭스는 일반적으로 직조된 유리 섬유 다발을 가진 강화 섬유이다. 여기서, 폴리머 프리프레그의 섬유가 직립 비아 포스트 위에 놓여 경화되고, 포스트는 평탄한 수직 측면에 의해 특정지어진다. 그러나, 천공-충전 비아는 일반적으로 다소 테이퍼링되고, 여기서 복합 재료가 천공되고, 비아는 일반적으로 노이즈를 일으키는 부유 인덕턴스(stray inductance)를 가져오는 거친 표면을 가진다.
일반적으로, 비아(1014)는 40 미크론 내지 500 미크론의 범위의 폭이 된다. 천공-충전에 대해 요구되는 경우와 같이 그리고 대개 비아 포스트에 대한 경우와 같이, 원통형인 경우, 각각의 비아는 25 미크론 내지 500 미크론의 범위의 직경을 가질 수 있다.
도 19를 더 참조하면, 내장형 비아를 가진 폴리머 매트릭스 프레임워크(1016)를 제조한 후에, 소켓(1012)이 CNC 또는 펀칭에 의해 제조될 수 있다. 대안으로, 패널 도금 또는 패턴 도금 중 어느 하나를 이용하여, 희생 구리 블록이 증착될 수 있다. 포토레지스트를 이용하여, 구리 비아 포스트(1014)가 선택적으로 차폐되면, 예를 들면, 이 희생 구리 블록이 에칭되어 소켓(1012)을 생성할 수 있다.
각 소켓(1012) 주위에서 프레임(1038) 내에 비아(1014)를 가진 소켓 어레이(1038)의 폴리머 프레임워크가, 개별 칩 패키지 및, 다중 칩 패키지와 "PoP(Package-on-Package)" 어레이와 같은, 구축된 다층 칩 패키지를 포함하는 다중 칩 패키지를 생성하도록 이용될 수 있다.
칩(1035)이 소켓(1012)에 배치되면, 칩들은 성형 컴파운드, 드라이 필름 또는 프리프레그와 같은 폴리머(1036)를 이용하여 적절한 위치에 고정될 수 있다.
도 20를 참조하면, 구리 라우팅 층(1042, 1043)은 칩(1035)이 내장된 프레임워크(1040)의 하나의 측면 또는 양 측면 상에 제조될 수 있다. 일반적으로, 칩(1035)은 플립 칩이고, 칩(1035)의 에지를 벗어나서 팬아웃하는 패드(1043)에 결합된다. 관통 비아(1014)에 의해, 상부 표면 상의 패드(1042)는 PoP 패키징 등을 위한 칩의 추가적인 층의 결합을 허용한다. 필수적으로, 상부 및 하부 패드(1042, 1043)는 추가적인 비아 포스트와 라우팅 층을 구축하여 보다 복잡한 구조물을 생성할 수 있도록 한다는 것이 이해될 것이다.
다이싱 툴(1045)이 도시된다. 패널(1040)내의 패키징된 칩(1035)의 어레이는 도 5에 도시된 바와 같이 개별 칩(1048)으로 용이하게 다이싱될 수 있다는 것이 이해될 것이다.
도 22를 참조하면, 일부 실시예에서, 인접 칩 소켓들은 상이한 크기 및/또는 상이한 형상을 포함하는 상이한 치수를 가질 수 있다. 예를 들면, 프로세서 칩(1035)은 하나의 소켓에 위치될 수 있고, 인접한 소켓에 배치된 메모리 칩(1055)에 결합될 수 있다. 어레이가 다이싱될 때, 인접한 소켓이 함께 유지될 수 있다. 따라서, 패키지는 하나 이상의 칩을 포함할 수 있고, 상이한 칩을 포함할 수 있고, 수동 필터 칩을 포함할 수 있지만, 커패시터 및 필터 제조를 위한 상술한 기술을 이용함으로써 프레임워크의 일부로서 제조될 수 있다는 것에 유의해야한다.
패드(1042 및 1043)는 칩을 BGA(Ball Grid Arrays) 또는 LGA(Land Grid Arrays)를 통해 결합시킬 수 있다. 현재 기술에서, 비아 포스트는 약 130 미크론의 길이가 될 수 있다. 칩(1035, 155)이 약 130 미크론보다 더 두꺼우면, 또다른 칩의 최상부 상에 하나의 비아를 적층하는 것이 필요할 수 있다. 비아를 적층하는 기술은 공지되어있고, 그중에서도 Hurwitz 등의 공동 계류중인 출원 USSN 13/482,099 및 USSN 13/483,185에서 논의된다.
도 23을 참조하면, 다이(1055)가 프레임(1016)에 의해 둘러싸여 있고 관통 비아(1014)가 다이(1055)의 주변부 주위에서 프레임(1016)을 통과하여 제공되도록 폴리머 프레임(1016) 내에 다이(1055)를 포함하는 다이 패키지(1048)가 밑으로부터 도시된다. 다이는 소켓에 배치되고 제2 폴리머(1036)에 의해 적절한 위치에 유지된다. 프레임(1016)은 일반적으로 안정성을 위해 섬유 강화 프리프레그로 제조된다. 제2 폴리머는 프리프레그가 될 수 있지만, 폴리머 필름이거나 성형 컴파운드가 될 수 있다. 일반적으로, 도시된 바와 같이, 관통 비아(1014)는 단순한 원통형 비아이지만, 이는 상이한 형상과 크기를 가질 수 있다. 칩(1055) 상의 땜납 볼(1057)의 볼 그리드 어레이 중 일부는 팬아웃 구성에서 패드(1043)에 의해 관통 비아(1014)에 연결된다. 도시된 바와 같이, 칩 아래의 기판에 직접 결합되는 추가적인 땜납 볼이 있을 수 있다. 일부 실시예에서, 통신 및 데이터 처리를 위해, 관통 비아 중 적어도 하나는 동축 비아(coaxial via)이다. 다른 실시예에서, 적어도 하나의 비아는 송신 라인이다. 동축 비아를 제조하는 기술은 예를 들면 공동 계류중 출원인 USSN 13/483,185에서 주어진다. 송신 라인을 제조하는 기술은 예를 들면 USSN 13/483,234에서 제공된다.
칩 적층을 위해 접점을 제공하는 것에 추가하여, 칩을 둘러싸는 관통 비아(1014)가 칩을 자신의 주변으로부터 절연시키고 패러데이 차폐(Faraday shielding)를 제공하기 위해 사용될 수 있다. 이 차폐 비아는 칩 위의 차폐 비아를 상호연결하고 그에 차폐를 제공하는 패드에 결합될 수 있다.
칩을 둘러싸는 하나 이상의 열의 관통 비아가 있을 수 있고, 내부 열은 신호처리하는 데에 이용되고 외부 열은 차폐에 이용될 수 있다. 외부 열은 칩에 의해 생성된 열을 소산시키기 위한 열 싱크로서 기능할 수 있는 칩 상에 제조된 고체 구리 블록에 결합될 수 있다. 상이한 다이가 이러한 방식으로 패키징될 수 있다. 하나 이상의 비아는 연장 인덕터가 될 수 있고, 커패시터는 공동제조되어 프레임에 내장되어, 인덕터 및 커패시터가 함께 필터를 제공하도록 할 수 있다는 것에 특히 유의해야한다.
접점이 짧고, 칩 당 상대적으로 적은 수의 접점이 있기 때문에, 본 명세서에 기술된 관통 비아를 가진 프레임을 구비한 내장형 칩 기술은 특히 아날로그 처리에 적합하다.
본 명세서에 기술된 기술이 IC 칩 패키징에 한정되지 않는다는 것이 이해될 것이다. 일부 실시예에서, 다이는 퓨즈, 커패시터, 인덕터 및 필터로 구성된 그룹으로부터 선택된 컴포넌트를 포함한다. 인덕터 및 필터 제조를 위한 기술은 Hurwitz 등의 공동계류중인 출원번호 USSN 13/962,316에서 기술된다.
도 24 및 도 24(a)-24(l)을 참조하면, 유기 매트릭스 프레임워크에 의해 둘러싸이는 칩 소켓의 어레이를 제조하는 방법은: 희생 캐리어(1080)를 획득하는 단계를 포함한다-단계 24(a).
선택적으로, 구리의 시드층(1082)은 구리 캐리어(1080)로 도포된다-단계 24(b). 일반적으로 니켈로 구성되는 내에칭성 층(1084)이 시드 층(1082) 상으로 도포되고-단계 24(c), 일반적으로 스퍼터링과 같은 물리적 증착 공정에 의해 증착된다. 내에칭성 층은 예를 들면 대안으로 전기 도금 또는 전기가 없는 도금에 의해 증착될 수 있다. 기타 후보 재료로는 탄탈륨, 텅스텐, 티타늄, 티타늄-텅스텐 합금, 주석, 납, 주석-납 합금을 포함하고, 이들 모두는 스퍼터링될 수 있고, 주석과 납은 또한 전기도금 또는 전기없이 도금될 수 있고, 배리어 금속층은 일반적으로 0.1 내지 1 미크론 두께이다.(각 후보 배리어층 재료는 적절한 용제 또는 플라즈마 에칭 상태로 추후 제거된다.). 배리어 층의 도포후에, 추가적인 구리 시드층(1086)이 도포된다-24(d). 구리 시드층은 일반적으로 약 0.2 미크론 내지 5 미크론 두께이다.
단계 24(b) 내지 24(d)는 바람직하게는 배리어층의 기판에 대한 양호한 부착, 비아의 양호한 부착 및 성장을 보장하고, 비아에 손상을 주지않으면서 에칭에 의해 기판의 후속하는 제거를 가능하게한다. 최상의 결과들이 이러한 단계들을 포함할지라도, 이는 그러나 선택적이고, 하나 이상이 사용될 수는 없다.
포토레지스트층(1088)이 도포되고-단계(24e). 도 24(e), 구리 비아의 패턴으로 패터닝된다-24(f). 그런다음 구리(1090)가 패턴으로 도금되고-24(g), 포토레지스트(1088)가 벗겨진다-24(h). 직립(upstanding) 구리 비아(1090)가 섬유 강화 폴리머 매트릭스-프리프레그일 수 있는 폴리머 유전체(1092)로 적층된다-24(i). 적층된 비아 어레이는 박층화되고 평탄화되어 구리 비아의 끝단을 노출시킨다-24(j). 캐리어가 그런다음 제거된다.
선택적으로 그리고 바람직하게는, 구리 비아의 끝단이 노출된 평탄화된 폴리머 유전체는 구리 캐리어(1080)가 에칭되어 제거되기(24(l)) 전에, 포토레지스트 또는 유전체 필름과 같은 내에칭성 재료(1094)를 도포함으로써 보호된다-24(k). 일반적으로, 캐리어는 구리를 용해함으로써 제거되는 구리 캐리어(1080)이다. 수산화 암모늄 또는 염화 구리가 구리 용해에 이용될 수 있다.
배리어층이 그런다음 에칭되어 제거될 수 있고-(24(m), 에칭 보호층(1094)이 제거될 수 있다-단계 24(n).
본 명세서에 기술되지 않았지만, 직립 구리 비아가 패널 도금 및 과도한 구리(superfluous copper)를 선택적으로 에칭하여 제거하고 비아를 남김으로써 제조될 수 있다는 것이 이해될 것이다. 실제, 소켓은 대안으로 구리 패널의 일부를 선택적으로 에칭하여 제거하는 반면 비아를 차폐함으로써 제조될 수 있다.
본 명세서에 기술된 바와 같이 하나 이상의 비아(1090)는 내부에 커패시터(6)를 포함하는 도 1의 변형된 비아(5)일 수 있다는 것이 이해될 것이다. 추가로, 하나 이상의 비아는 도 1의 인덕터 비아(7)일 수 있다.
비아 포스트 기술이 바람직하고, 여기서, 단순한 비아(1090)만이 요구되고, 내부에 커패시터(6)를 포함하는 도 1의 변형된 비아(5) 또는 도 1의 인덕터 비아(7), 뿐만 아니라 단순한 원통형 비아가 요구될지라도, 천공 및 충전 기술이 또한 이용될 수 있다.
도 25 내지 25(a) 내지 25(e)를 참조하면, 또다른 변형 방법에서, 구리 피복 적층물(CCL: copper clad laminate)(1100)로 구성된 캐리어가 획득된다-25(a). CCL은 수십 내지 수백 미크론의 두께를 가진다. 일반적인 두께는 150 미크론이다. 구멍(1102)은 CCL을 관통하여 천공된다-25(b). 구멍(1102)은 수십 내지 수백 미크론의 두께를 가질 수 있다. 일반적으로, 구멍의 직경은 150 미크론이다.
관통 구멍이 도금되어 도금된 관통 구멍(1104)을 생성한다-25(c).
구리 피복 적층물(1100)은 그런다음 연삭 또는 에칭되어 표면 구리층(1106, 1108)을 제거하여, 도금된 관통 구멍(Pth) 구리 비아(1104)를 가진 적층물(1110)을 남긴다-25(d).
그런다음, CNC 또는 펀칭을 이용하여, 소켓(1112)이 칩을 수용하기 위해 적층물을 관통하여 제조된다-25(e).
도 26을 참조하면, 내부에 내장형 필터(2002)를 구비한 프레임(2000)의 평면도가 도시되고, 다양한 라우팅 비아(2004)가 프로세서 칩 또는 메모리 칩과 같은 칩을 수용하기위한 소켓(2006)을 포함할 수 있다. 이러한 프레임(2000)은 예를 들면 도 17-19에 도시된 것과 같은 대형 어레이의 일부로서 제조될 수 있다. 도시 된 바와 같이 프레임(2000)은 단일 칩을 수용하기위한 하나의 소켓(2006)을 포함한다. 그러나, 프레임이 2개 이상의 칩을 수용하기 위한 2개 이상의 소켓을 포함할 수 있다는 것을 이해할 것이다. 이 소켓(2006)은 내부에 내장된 필터 등으로 프로세서 칩, 메모리 칩 또는 수동 칩 내장에 사용될 수 있다.
본 명세서에서, 인덕터와 커패시터가 유기 기판 내에 내장형 수동 컴포넌트로서 어떻게 제조될 수 있는지가 일부 상세하게 설명된다. 이러한 커패시터 및 인덕터의 조합이 필터를 제공할 수 있다. 그런다음 명세서는 비아가 내장된 폴리머 프레임이 어떻게 제조될 수 있고 이것들이 내장형 능동 컴포넌트에 대한 소켓으로서 어떻게 이용될 수 있는지를 계속 설명한다. 이러한 기술들의 조합은 모두 능동 및 수동 컴포넌트를 포함하는 초소형 고집적 RF 컴포넌트들에 대해 하나 이상의 내장형 칩 및 내장형 필터를 포함하는 패키지 제조를 가능하게 한다.
상기 설명은 단지 예시에 의해 제공된다. 또한, 다양한 변형이 가능한 것이 이해될 것이다.
본 발명의 다수의 실시예가 기술되었다. 그럼에도 불구하고, 본 발명의 취지와 범위를 벗어나지 않고서 다양한 변형이 이루어질 수 있다는 것이 이해될 것이다. 따라서, 다른 실시예들이 하기의 청구범위의 범위 내에 있다.
당해 기술 분야의 당업자는 상기 특정하여 도시하고 설명한 것에 본 발명이 한정되는 것은 아니라는 것을 이해할 것이다. 오히려, 본 발명의 범위는 첨부된 청구범위에 의해 한정되며, 상술한 다양한 특징의 조합 및 서브 조합과 수정 및 변경 예를 포함할 수 있다는 점은 당해 기술 분야의 당업자가 상기 설명 판독시 알 수 있다.
청구범위에서, 단어 "comprise"와, "comprises", "comprising" 등과 같은 변형 예는 나열된 구성요소가 포함되지만 일반적으로 다른 구성요소를 배제하는 것은 아니라는 점을 나타낸다.

Claims (61)

  1. 유기 매트릭스 프레임워크에 의해 정의된 칩 소켓으로서,
    유기 매트릭스 프레임워크는 소켓 주위의 프레임워크를 관통하는 적어도 하나의 비아가 하부 전극, 유전체층 및 비아 포스트와 접촉하는 상부 전극을 구비하는 적어도 하나의 커패시터를 구비하는 적어도 하나의 비아 포스트층을 포함하는 것을 특징으로 하는 유기 매트릭스 프레임워크에 의해 정의된 칩 소켓.
  2. 제1 항에 있어서, 상기 커패시터의 유전체는 Ta2O5, TiO2, BaXSr1 - XTiO3, BaTiO3, BaO4SrTi 및 Al2O3로 이루어진 그룹 중에 적어도 하나를 포함하는 것을 특징으로 하는 유기 매트릭스 프레임워크에 의해 정의된 칩 소켓.
  3. 제1 항에 있어서, 상기 커패시터의 상기 하부 전극은 귀금속을 포함하는 것을 특징으로 하는 유기 매트릭스 프레임워크에 의해 정의된 칩 소켓.
  4. 제1 항에 있어서, 상기 하부 전극은 금, 백금, 탄탈룸으로 구성된 그룹에서 선택된 금속을 포함하는 것을 특징으로 하는 유기 매트릭스 프레임워크에 의해 정의된 칩 소켓.
  5. 제1 항에 있어서, 상기 상부 전극은 금, 백금, 틴탈룸으로 구성된 그룹에서 선택된 금속을 포함하는 것을 특징으로 하는 유기 매트릭스 프레임워크에 의해 정의된 칩 소켓.
  6. 제1 항에 있어서, 상기 적어도 하나의 비아는 적어도 하나의 커패시터 상에 직립하는 것을 특징으로 하는 유기 매트릭스 프레임워크에 의해 정의된 칩 소켓.
  7. 제6 항에 있어서, 상기 상부 전극은 비아포스트를 구비하는 것을 특징으로 하는 유기 매트릭스 프레임워크에 의해 정의된 칩 소켓.
  8. 제1 항에 있어서, 상기 커패시터는 상기 커패시터의 정전용량을 조정하기 위해 신중하게 제어되는 상기 비아 포스트의 단면적에 의해 정의된 단면적을 구비하는 것을 특징으로 하는 유기 매트릭스 프레임워크에 의해 정의된 칩 소켓.
  9. 제1 항에 있어서, 상기 적어도 하나의 커패시터는 1.5 pF와 300 pF 사이의 정전용량을 가지는 것을 특징으로 하는 유기 매트릭스 프레임워크에 의해 정의된 칩 소켓.
  10. 제1 항에 있어서, 상기 적어도 하나의 커패시터는 5 pF와 45 pF 사이의 정전용량을 가지는 것을 특징으로 하는 유기 매트릭스 프레임워크에 의해 정의된 칩 소켓.
  11. 제1 항에 있어서, 상기 프레임워크는 적어도 하나의 피처층을 더 포함하는 것을 특징으로 하는 유기 매트릭스 프레임워크에 의해 정의된 칩 소켓.
  12. 제1 항에 있어서, 적어도 하나의 전자 부품이 상기 소켓에 내장되고, 전기적으로 상기 적어도 하나의 비아에 결합되는 것을 특징으로 하는 유기 매트릭스 프레임워크에 의해 정의된 칩 소켓.
  13. 제1 항에 있어서, 적어도 하나의 전자 부품은 제2 캐퍼시터를 포함하는 것을 특징으로 하는 유기 매트릭스 프레임워크에 의해 정의된 칩 소켓.
  14. 제13 항에 있어서, 상기 제2 커패시터는 적어도 한쪽 단부 상에 금속 종결부를 가지는 이산 부품인 것을 특징으로 하는 유기 매트릭스 프레임워크에 의해 정의된 칩 소켓.
  15. 제13 항에 있어서, 상기 제2 커패시터는 MIM(Metal-Insulator-Metal) 커패시터인 것을 특징으로 하는 유기 매트릭스 프레임워크에 의해 정의된 칩 소켓.
  16. 제13 항에 있어서, MIM(Metal-Insulator-Metal) 커패시터는 Ta2O5, TiO2, BaXSr1-XTiO3, BaTiO3, BaO4SrTi 및 Al2O3 로 구성된 그룹 중에 적어도 하나로 이루어진 유전체층을 포함하는 것을 특징으로 하는 유기 매트릭스 프레임워크에 의해 정의된 칩 소켓.
  17. 제13 항에 있어서, MIM(Metal-Insulator-Metal) 커패시터의 하부 전극은 귀금속을 구비하는 것을 특징으로 하는 유기 매트릭스 프레임워크에 의해 정의된 칩 소켓.
  18. 제13 항에 있어서, 상기 하부 전극은 금, 백금, 틴탈룸으로 구성된 그룹 중에서 선택된 금속을 구비하는 것을 특징으로 하는 유기 매트릭스 프레임워크에 의해 정의된 칩 소켓.
  19. 제1 항에 있어서, MIM(Metal-Insulator-Metal)의 상부 전극은 금, 백금, 틴탈룸으로 구성된 그룹 중에서 선택된 금속을 구비하는 것을 특징으로 하는 유기 매트릭스 프레임워크에 의해 정의된 칩 소켓.
  20. 제13 항에 있어서, MIM(Metal-Insulator-Metal) 커패시터는 절연체 캐리어에 부착되는 것을 특징으로 하는 유기 매트릭스 프레임워크에 의해 정의된 칩 소켓.
  21. 제13 항에 있어서, 상기 절연체 캐리어는 실리콘(Si), SiO2(실리카), 유리, AIN, 알루미나, 및 c-면 사파이어 Al2O3(0001)로 이루어진 그룹 중 적어도 하나를 구비하는 것을 특징으로 하는 유기 매트릭스 프레임워크에 의해 정의된 칩 소켓.
  22. 제13 항에 있어서, MIM(Metal-Insulator-Metal) 커패시터의 도금은 피처층에 의해 비아와 결합되는 것을 특징으로 하는 유기 매트릭스 프레임워크에 의해 정의된 칩 소켓.
  23. 제22 항에 있어서, 상기 프레임 및 내장된 컴포넌트의 하나의 측면 상의 피처층은 인덕터를 포함하는 것을 특징으로 하는 유기 매트릭스 프레임워크에 의해 정의된 칩 소켓.
  24. 제22 항에 있어서, 상기 프레임, 소켓 및 상기 피처 층 내의 적어도 하나의 피처는 필터를 제공하는 것을 특징으로 하는 유기 매트릭스 프레임워크에 의해 정의된 칩 소켓.
  25. 제22 항에 있어서, 상기 필터는 기본적인 LC 저역 통과 필터, LC 고역 통과 필터, LC 직렬 대역 통과 필터, LC 병렬 대역 통과 필터 및 저역 통과 병렬 - 체비셰프 필터로 구성된 그룹에서 선택되는 것을 특징으로 하는 유기 매트릭스 프레임워크에 의해 정의된 칩 소켓.
  26. 제1 항에 있어서, 소켓에 장착된 칩은 상기 프레임 내에서 비아 포스트를 구비한 패러데이 상자에 의해 전자기 방사선으로부터 보호되어, 전자기의 간섭을 최소화하는 것을 특징으로 하는 유기 매트릭스 프레임워크에 의해 정의된 칩 소켓.
  27. 제26 항에 있어서, 상기 비아 포스트의 적어도 일부는 XY 평면에서 뻗어있는 것을 특징으로 하는 유기 매트릭스 프레임워크에 의해 정의된 칩 소켓.
  28. 복수의 칩을 수용하기 위한 복수의 소켓을 구비하는 프레임워크에 관한 것으로서, 각 소켓은 프레임을 구비하고 상기 프레임워크는 구리 비아 포스트의 그리드-워크와 적어도 하나의 커패시터를 포함하는 것을 특징으로 하는 프레임워크.
  29. 제28 항에 있어서, 프로세서 칩은 하나의 소켓에 내장되고, 적어도 하나의 커패시터를 구비하는 수동 칩이 제2 소켓에 내장되는 것을 특징으로 하는 프레임워크.
  30. 어레이로서 배열된 복수의 칩 소켓을 구비하는 프레임워크에 관한 것으로서, 각 칩 소켓이 프레임으로 둘러싸이는 것을 특징으로 하는 프레임워크.
  31. 제30 항에 있어서, 적어도 하나의 프로세서 칩이 적어도 하나의 소켓에 내장되는 것을 특징으로 하는 프레임워크.
  32. 소켓을 둘러싸는 프레임의 유기 매트릭스 프레임워크에 의해 정의되고 상기 유기 매트릭스 프레임워크를 관통하는 금속 비아 포스트의 그리드를 더 포함하는 칩 소켓의 어레이에 관한 것으로서, 적어도 하나의 금속 비아 포스트가 적어도 하나의 커패시터와 직렬로 결합되는 것을 특징으로 하는 칩 소켓의 어레이.
  33. 제32 항에 있어서, 상기 커패시터는 하부 전극 및 유전체층을 구비하고, 상기 적어도 하나의 비아 포스트가 적어도 하나의 커패시터에 직립하도록, 적어도 하나의 비아 포스트의 베이스에서 통합되는 것을 특징으로 하는 칩 소켓의 어레이.
  34. 제32 항에 있어서, 상기 적어도 하나의 비아 포스트는 상기 적어도 하나의 커패시터의 상부 전극을 더 구비하는 것을 특징으로 하는 칩 소켓의 어레이.
  35. 제32 항에 있어서, 상기 프레임은 적어도 하나의 피처층을 구비하고, 적어도 하나의 인덕터는 상기 적어도 하나의 피처층에서 형성되는 것을 특징으로 하는 칩 소켓의 어레이.
  36. 제32 항에 있어서, 상기 유기 매트릭스 프레임워크는 유리 섬유 다발을 더 포함하는 것을 특징으로 하는 칩 소켓의 어레이.
  37. 제32 항에 있어서, 각 비아의 넓이는 25 미크론 내지 500 미크론의 범위인 것을 특징으로 하는 칩 소켓의 어레이.
  38. 제32 항에 있어서, 각 비아는 원통형이고 직경은 25 미크론 내지 500 미크론의 범위인 것을 특징으로 하는 칩 소켓의 어레이.
  39. 제32 항에 있어서, 적어도 하나의 소켓 주위의 프레임은 비아 포스트와 피처층이 교대로 있는 것을 포함하고, 적어도 하나의 비아 포스트층과 하나의 피처 층을 구비하는 것을 특징으로 하는 칩 소켓의 어레이.
  40. 제32 항에 있어서, 상기 유기 매트릭스 프레임워크를 관통하는 금속 비아 포스트의 그리드는 복수의 비아 층을 구비하는 것을 특징으로 하는 칩 소켓의 어레이.
  41. 제32 항에 있어서, 적어도 하나의 소켓을 둘러싼 프레임은 적어도 하나의 비아 포스트층과 하나의 피처층에 걸쳐서 있는 비아 포스트와 피처층들이 교대로 있는 연속한 코일을 포함하는 것을 특징으로 하는 칩 소켓의 어레이.
  42. 제32 항에 있어서, 적어도 하나의 비아 포스트는 가늘고 긴 비아 포스트를 구비하는 것을 특징으로 하는 칩 소켓의 어레이.
  43. 제32 항에 있어서, 가늘고 긴 비아 포스트의 연속한 코일은 복수의 비아 포스트층에 걸쳐져 있는 것을 특징으로 하는 칩 소켓의 어레이.
  44. 제32 항에 있어서, 상이한 치수의 인접한 칩 소켓을 구비하는 것을 특징으로 하는 칩 소켓의 어레이.
  45. 제43 항에 있어서, 상이한 크기의 인접한 칩 소켓을 구비하는 것을 특징으로 하는 칩 소켓의 어레이.
  46. 제42 항에 있어서, 상이한 형상의 인접한 칩 소켓을 구비하는 것을 특징으로 하는 칩 소켓의 어레이.
  47. 제32 항에 있어서, 상기 프레임워크는 적어도 하나의 피처층과 적어도 하나의 인접한 비아 층을 구비하고, 상기 층들은 X-Y 평면에서 뻗어있고 z의 높이를 갖고, 복합 전자 구조물이 적어도 하나의 인덕터와 결합되는 적어도 하나의 커패시터를 구비하고, 상기 적어도 하나의 커패시터는 하부 전극과 유전체 층을 구비하고 적어도 하나의 피처층과 비아 포스트 사이에 개재된 비아 층의 베이스에서 통합되어 상기 적어도 하나의 비아가 적어도 하나의 커패시터 상에 직립하여 선택적으로 상부 전극을 형성하도록 하며, 상기 비아 층은 폴리머 매트릭스에 내장되고,
    상기 적어도 하나의 인덕터는 제1 피처층과 인접한 비아 층 중 적어도 하나에 형성되는 것을 특징으로 하는 칩 소켓의 어레이.
  48. 제32 항에 있어서, 상기 적어도 하나의 커패시터 및 적어도 하나의 인덕터는 직렬로 결합되는 것을 특징으로 하는 칩 소켓의 어레이.
  49. 제32 항에 있어서, 상기 프레임은 상기 비아 층 위에 적어도 하나의 제2 피처층을 포함하고, 상기 적어도 하나의 커패시터 및 상기 적어도 하나의 인덕터는 피처층을 통해 병렬로 결합되는 것을 특징으로 하는 칩 소켓의 어레이.
  50. 제49 항에 있어서, 상기 적어도 하나의 인덕터는 상기 피처층에서 제조되는 것을 특징으로 하는 칩 소켓의 어레이.
  51. 제32 항에 있어서, 상기 적어도 하나의 인덕터는 나선형으로 휘감겨있는 것을 특징으로 하는 칩 소켓의 어레이.
  52. 제32 항에 있어서, 상기 인덕터의 인덕턴스는 적어도 0.1nH인 것을 특징으로 하는 칩 소켓의 어레이.
  53. 제32 항에 있어서, 상기 인덕턴스는 50nH 이하인 것을 특징으로 하는 칩 소켓의 어레이.
  54. 제32 항에 있어서, 추가 인덕터가 비아층에서 제조되는 것을 특징으로 하는 칩 소켓의 어레이.
  55. 제54 항에 있어서, 상기 추가 인덕터의 인덕턴스는 적어도 0.1nH인 것을 특징으로 하는 칩 소켓의 어레이.
  56. 제32 항에 있어서, 적어도 하나의 인덕터 및 상기 적어도 하나의 커패시터는 기본 LC 저역 통과 필터, LC 고역 통과 필터, LC 직렬 대역 통과 필터, LC 병렬 대역 통과 필터, 및 저역 통과 병렬-체비쉐프 필터로 구성되는 그룹으로부터 선택된 필터를 제공하는 것을 특징으로 하는 칩 소켓의 어레이.
  57. 제30 항에 있어서, 적어도 하나의 소켓은 폴리머 매트릭스 내에 적어도 하나의 커패시터를 구비하는 칩으로 채워지고, 상기 프레임워크와 칩은 박층화되어 비아의 끝단을 노출시키고, 연결부와 종결부는 포토레지스트를 박층화된 폴리머 매트릭스의 각 측면 상으로 아래로 내려놓고; 포토레지스트의 패턴으로 구리 패드를 증착시킴으로써 도포되고, 그런다음 상기 포토-레지스트는 벗겨지고, 땜납 마스크가 구리패드 사이에 놓여지고 보호막이 도포되는 것을 특징으로 하는 프레임워크.
  58. 유기 매트릭스 프레임워크를 관통하는 구리 비아 포스트의 그리드를 구비하는 상기 유기 매트릭스 프레임워크에 의해 각각 둘러싸이고 정의되는 칩 소켓의 어레이를 포함하는 패널로서, 제1 유형의 칩을 수용하기 위한 제1 세트의 치수를 가진 소켓을 구비한 적어도 하나의 영역, 및 제2 유형의 칩을 수용하기 위한 제2 세트의 치수를 가진 소켓을 구비한 제2 영역을 포함하고, 적어도 하나의 비아 포스트가 박막 필름 커패시터를 포함하는 것을 특징으로 하는 패널.
  59. 제58 항에 있어서, 상기 적어도 하나의 비아 포스트는 상기 박막 필름 커패시터 위에 직립하는 것을 특징으로 하는 패널.
  60. 제58 항에 있어서, 상기 적어도 하나의 비아 포스트는 상기 박막 필름 커패시터의 상부 전극을 포함하는 것을 특징으로 하는 패널.
  61. 제58 항에 있어서, 인접한 두 개의 상이한 소켓 유형을 가진 영역을 포함하는 것을 특징으로 하는 패널.
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* Cited by examiner, † Cited by third party
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JP2022032990A (ja) * 2020-08-14 2022-02-25 ズハイ アクセス セミコンダクター シーオー．，エルティーディー ガラス媒体に埋め込まれた受動デバイス構造及びその製造方法

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