KR102411669B1 - 결정 장치 및 이를 구비하는 칩 장착 장치 - Google Patents

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Abstract

결정 장치는, 팬 아웃형의 웨이퍼 레벨 패키지 또는 팬 아웃형의 패널 레벨 패키지를 제조할 때에 이용되는 지지체 상에 배치되는 칩의 배치 위치를 결정한다. 결정 장치는, 제1의 종류의 칩의 종류 및 공급되는 수에 관한 제1 칩 정보를 취득하는 제1 칩 정보 취득부와, 제1의 종류의 칩과 다른 제2의 종류의 칩의 종류 및 공급되는 수에 관한 제2 칩 정보를 취득하는 제2 칩 정보 취득부와, 제1 칩 정보 및 제2 칩 정보에 기초하여 제1의 종류의 칩 및 제2의 종류의 칩의 배치 위치를 결정하는 결정부를 구비한다. 제1의 종류의 칩과 제2의 종류의 칩을 동일한 지지체 상에 배치하는 경우는, 제1의 종류의 칩이 배치되는 영역의 면적과 제2의 종류의 칩이 배치되는 영역의 면적이 변경 가능하게 되어 있다.

Description

결정 장치 및 이를 구비하는 칩 장착 장치
본 명세서에 개시하는 기술은, 예를 들면, 팬 아웃형의 웨이퍼 레벨 패키지(FOWLP : Fan-Out Wafer Level Package) 또는 팬 아웃형의 패널 레벨 패키지(FOPLP : Fan-Out Panel Level Package)를 매우 적합하게 제조하기 위한 기술에 관한 것이다. 상세하게는, 이러한 패키지를 제조할 때에 이용되는 지지체 상에 칩을 배치하는 위치를 결정하는 결정 장치 및 이 결정 장치를 구비하는 칩 장착 장치에 관한 것이다.
팬 아웃형의 웨이퍼 레벨 패키지(FOWLP : Fan-Out Wafer Level Package) 또는 팬 아웃형의 패널 레벨 패키지(FOPLP : Fan-Out Panel Level Package)가 개발되어 있다. 예를 들면, 일본국 특허공개 2015-213152호 공보에는, FOWLP가 개시되어 있다. 이 패키지의 제조 방법에서는, 대형의 패널을 이용하여 1개의 패널 상에 배치하는 칩의 수를 증가시켜 제조비용을 저감시키고 있다. 또, 이 패키지의 제조 방법에서는, 패널은, 수평 방향 바(bar)와 수직 방향 바에 의해 4개의 블록으로 분할되어 있다. 1개의 블록에는, 다른 3개의 블록에 배치되는 칩과는 다른 종류의 칩을 배치하는 것이 가능하게 되어 있다.
일본국 특허공개 2015-213152호 공보에서는, 대형의 패널에 다수의 칩을 배치 가능하게 되어 있다. 1개의 패널 내는 수평 방향 바와 수직 방향 바에 의해 복수의 블록으로 분할되어 있고, 분할된 블록마다 다른 종류의 칩이 배치 가능하게 되어 있다. 이 때문에 일본국 특허공개 2015-213152호 공보의 패널에서는, 1매의 패널에 복수 종류의 칩을 배치하는 것이 가능하게 된다. 그렇지만, 사용자마다 필요한 패키지의 수나 종류가 다르다. 이 때문에 1개의 패널 상에 같은 종류의 칩만을 배치하는 경우에는, 패널을 복수의 블록으로 분할할 필요가 없고, 일본국 특허공개 2015-213152호 공보의 패널에서는, 수평 방향 바 및 수직 방향 바가 배치되는 면적 분만큼 패널에 배치 가능한 칩이 적게 되어, 제조할 수 있는 패키지의 수가 감소한다고 하는 문제가 발생한다. 또, 1개의 패널 상에 복수 종류의 칩을 배치하는 경우, 일본국 특허공개 2015-213152호 공보의 패널에서는, 수평 방향 바 및 수직 방향 바에 의해 패널의 분할되는 영역이 고정되어 있기 때문에, 필요한 패키지의 수나 종류에 유연하게 대응하여 칩을 배치할 수가 없다고 하는 문제가 발생한다. 본 명세서는 필요한 패키지의 수나 종류에 대해서 유연하게 대응이 가능한 패키지를 제조하는 기술을 개시한다.
본 명세서에 개시하는 결정 장치는, 팬 아웃형의 웨이퍼 레벨 패키지 또는 팬 아웃형의 패널 레벨 패키지를 제조할 때에 이용되는 지지체 상에 배치되는 칩의 배치 위치를 결정한다. 결정 장치는, 제1의 종류의 칩의 종류 및 공급되는 수에 관한 제1 칩 정보를 취득하는 제1 칩 정보 취득부와, 제1의 종류의 칩과 다른 제2의 종류의 칩의 종류 및 공급되는 수에 관한 제2 칩 정보를 취득하는 제2 칩 정보 취득부와, 제1 칩 정보 및 제2 칩 정보에 기초하여 제1의 종류의 칩 및 제2의 종류의 칩의 배치 위치를 결정하는 결정부를 구비한다. 상기 제1의 종류의 칩과 상기 제2의 종류의 칩을 동일한 지지체 상에 배치하는 경우는, 상기 제1의 종류의 칩이 배치되는 영역의 면적에 대한 상기 제2의 종류의 칩이 배치되는 영역의 면적의 비율이 변경 가능하게 되어 있다.
또, 본 명세서에 개시하는 칩 장착 장치는, 칩을 지지체 상에 장착한다. 칩 장착 장치는, 상기의 결정 장치와 결정 장치에서 결정된 배치 위치에 따라, 칩을 지지체 상에 이동시키는 이동 장치를 구비한다.
상기의 결정 장치에서는, 제1의 종류의 칩과 제2의 종류의 칩을 동일한 지지체에 배치하는 경우는, 제1의 종류의 칩이 배치되는 영역의 면적과 제2의 종류의 칩이 배치되는 영역의 면적이 변경 가능하게 되어 있다. 즉, 제1의 종류의 칩이 배치되는 영역의 면적과 제2의 종류의 칩이 배치되는 영역의 면적이 고정되지 않고, 당해 지지체 상에 배치되는 제1의 종류의 칩의 수 및 치수와 제2의 종류의 칩의 수 및 치수에 기초하여 변경할 수가 있다. 이 때문에 예를 들면, 지지체의 수가 최소가 되도록 제1의 종류의 칩과 제2의 종류의 칩의 배치 위치를 결정할 수가 있다. 즉, 결정부는, 1개의 지지체 상에 다른 종류의 칩을 배치하는 경우에는, 각종의 칩의 종류 및 수에 따라 유연하게 배치 위치를 결정할 수가 있다. 이에 의해 지지체 상에 칩이 배치되지 않는 부분이 발생하는 것을 억제할 수가 있어 효율적으로 지지체 상에 칩을 배치할 수가 있다. 이 때문에 패키지를 제조할 때에 필요한 지지체의 수가 증가하는 것을 억제할 수가 있어 패키지의 제조비용을 저감할 수가 있다.
상기의 칩 장착 장치는, 상기의 결정 장치에서 결정된 배치 위치에 따라, 칩을 지지체 상에 이동시킨다. 이 때문에 상기의 결정 장치와 마찬가지의 작용 효과를 나타낼 수가 있다.
도 1은 실시예와 관련되는 패키지 장착 장치를 이용하여 제조되는 패키지의 구성을 모식적으로 나타내는 단면도이다.
도 2는 패키지의 제조 공정의 개략 구성을 나타내는 단면도이다.
도 3은 칩(chip) 장착 장치의 개략 구성을 나타내는 도이다.
도 4는 실시예 1에 있어서 칩 장착 장치가 지지체 상에 칩을 배치하는 처리의 일례를 나타내는 플로차트(flow chart)이다.
도 5는 실시예 1에 있어서 결정부가 결정되는 칩의 배치 위치의 일례를 나타내는 도이다.
도 6은 실시예 2에 있어서 칩 장착 장치가 지지체 상에 칩을 배치하는 처리의 일례를 나타내는 플로차트(flow chart)이다.
도 7은 실시예 2에 있어서 1매의 지지체 상에 설치되는 2종류의 칩의 배치 영역의 패턴을 나타내는 도이다.
도 8은 1개의 칩을 구비하는 패키지와 복수의 칩을 구비하는 패키지의 양방을 제조할 때에 있어서의 지지체 상의 칩의 배치 위치의 예를 나타내는 도이다.
이하에 설명하는 실시예의 주요한 특징을 열거하여 기재해 둔다. 또한, 이하에 기재하는 기술 요소는, 각각 독립한 기술 요소로서, 단독으로 혹은 각종의 조합에 의해 기술적 유용성을 발휘하는 것으로 출원시의 청구항에 기재의 조합에 한정되는 것은 아니다.
본 명세서에 개시하는 결정 장치에서는, 제1의 종류의 칩과 제2의 종류의 칩이 N개(N는 2 이상의 자연수)의 지지체 상에 배치될 때, 결정부는, 제1의 종류의 칩이 배치되는 영역과 제2의 종류의 칩이 배치되는 영역이, N개의 지지체의 모두에 대해 동일한 위치가 되도록 제1의 종류의 칩과 제2의 종류의 칩의 배치 위치를 결정해도 좋다. 이러한 구성에 의하면, 결정부는, 복수의 지지체의 모두에 있어서, 제1의 종류의 칩이 배치되는 영역과 제2의 종류의 칩이 배치되는 영역이, 동일한 배치가 되도록 제1의 종류의 칩과 제2의 종류의 칩의 배치 위치를 결정한다. 이 때문에 이러한 패키지를 생산하기 위한 생산 프로그램을 동일한 것으로 할 수가 있다.
본 명세서에 개시하는 결정 장치에서는, 제1의 종류의 칩과 제2의 종류의 칩이 N개(N는 2 이상의 자연수)의 지지체 상에 배치될 때, 결정부는, 적어도 1개의 지지체에 있어서, 당해 지지체 상에 적어도 제1의 종류의 칩과 제2의 종류의 칩의 어느 한 종류만이 배치되도록 제1의 종류의 칩과 제2의 종류의 칩의 배치 위치를 결정함과 아울러, 적어도 1개의 다른 지지체에 있어서, 당해 지지체 상에 제1의 종류의 칩과 제2의 종류의 칩이 배치되도록 제1의 종류의 칩과 제2의 종류의 칩의 배치 위치를 결정해도 좋다. 이러한 구성에 의하면, 1개의 지지체 상에 동일한 종류의 칩만이 배치되는 것에 의해 제조되는 1개의 종류의 패키지와, 1개의 지지체 상에 복수 종류의 칩이 배치되는 것에 의해 제조되는 복수 종류의 패키지를 제조할 수가 있다. 이에 의해 복수 종류의 패키지를 제조하는 사용자의 요망에 유연하게 대응할 수가 있다.
<실시예>
(실시예 1)
이하, 실시예와 관련되는 칩 장착 장치(10)에 대해 설명한다. 칩 장착 장치(10)는, 패키지(50)를 제조할 때에 이용되는 장치이다. 우선, 본 실시예의 칩 장착 장치(10)를 이용하여 제조되는 패키지(50)에 대해 설명한다.
도 1은 패키지(50)의 구성을 모식적으로 나타내고 있다. 도 1에 나타내듯이, 패키지(50)는, 칩(52)과, 몰드 재료(54)와, 배선층(56)을 구비하고 있다. 본 실시예에서는, 패키지(50)는, 팬 아웃형의 웨이퍼 레벨 패키지(FOWLP : Fan-Out Wafer Level Package) 또는 팬 아웃형의 패널 레벨 패키지(FOPLP : Fan-Out Panel Level Package)이다.
칩(chip)(52)은, 평판상(平板狀)이며, 일방의 면에 복수의 전극 패드(pad)(53)를 구비하고 있다. 칩(52)에 있어서, 전극 패드(53)가 형성되어 있는 면은, 배선층(56)에 맞닿아 있고, 그 이외의 면은, 몰드 재료(54)에 피복되어 있다. 배선층(56)에는, 각 전극 패드(53)와 전기적으로 접속하도록 도시하지 않는 배선이나 범프(bump) 등(이하, 단지 「배선」이라고도 함)이 형성되어 있다. 패키지(50)를 회로 기판 등에 실장할 때에는, 배선층(56)이 회로 기판 등에 맞닿도록 배치된다.
그 다음에, 도 2를 참조하여 패키지(50)의 제조 공정의 개략에 대해 설명한다. 도 2(a)에 나타내듯이, 우선 지지체(62) 상에 복수의 칩(52)을 재치한다. 지지체(62)는, 유리판(64)과, 유리판(64)의 표면에 붙여지는 점착 테이프(66)로 구성되어 있다. 점착 테이프(66)는, 양면에 접착제가 도포되어 있고, 일방의 면이 유리판(64)의 표면에 붙일 수 있음과 아울러, 타방의 면에 칩(52)을 붙일 수 있다. 칩(52)은, 지지체(62)(즉, 점착 테이프(66)) 상에 재치되면, 점착 테이프(66)에 의해 재치된 위치에서 고정된다. 1개의 지지체(62) 상에는, 복수의 칩(52)이 각각 소정의 위치에 고정된다. 다음에, 도 2(b)에 나타내듯이, 칩(52)의 주위를 몰드 재료(54)로 피복한다. 다음에, 도 2(c)에 나타내듯이, 몰드체(60)로부터 지지체(62)가 박리된다. 그러면, 칩(52)(상세하게는, 칩(52)의 전극 패드(53)가 형성되어 있는 면)이 노출한 상태로 된다. 다음에, 도 2(d)에 나타내듯이, 칩(52)이 노출하고 있는 면에 배선층(56)이 형성된다. 그리고, 도 2(e)에 나타내듯이, 개개의 칩(52)을 포함하도록, 칩(52), 몰드 재료(54) 및 배선층(56)으로부터 구성되는 구조체가 분할(개편화(個片化))된다. 이와 같이 하여 복수의 패키지(50)가 일괄로 제조된다.
도 2(a)에 나타내는 칩(52)의 재치 공정에서는, 대형의 지지체(62) 상에 다수의 칩(52)을 배치함으로써, 제조비용을 저감시킬 수가 있다. 본 실시예에서는, 비교적 대형의 600x600㎜의 지지체(62)를 사용하고 있다. 또한, 지지체(62)의 치수는 특히 한정되는 것은 아니고, 제조하는 패키지(50)의 수나 종류에 맞추어 적당하게 선택할 수가 있다. 본 실시예의 칩 장착 장치(10)는, 도 2(a)에 나타내는 지지체(62) 상에 칩(52)을 재치할 때에 이용된다.
도 3에 나타내듯이, 칩 장착 장치(10)는, 연산 장치(20)와, 칩 이동 장치(30)와, 인터페이스 장치(32)를 구비하고 있다.
연산 장치(20)는, 예를 들면, CPU(Central Processing Unit), ROM(Read Only Memory), RAM(Random Access Memory) 등을 구비한 컴퓨터에 의해 구성할 수가 있다. 컴퓨터가 프로그램을 실행함으로써, 연산 장치(20)는, 도 3에 나타내는 결정부(24) 등으로서 기능한다. 또한, 연산 장치(20)에서 실행되는 처리에 대해서는 다음에 상술한다.
또, 도 3에 나타내듯이, 연산 장치(20)는, 칩 정보 기억부(22)를 구비하고 있다. 칩 정보 기억부(22)는, 패키지(50) 내에 봉지하는 칩(52)에 관한 정보를 기억하고 있다. 칩(52)에 관한 정보로서는, 칩(52)의 형상이나 치수 등을 포함하는 칩(52)의 종류와 공급되는 칩(52)의 수(즉, 제조되는 패키지(50)의 수)를 들 수가 있다. 칩(52)에 관한 정보는, 사용자에 의해 인터페이스 장치(32)에 입력된다. 입력된 정보는, 인터페이스 장치(32)로부터 연산 장치(20)에 입력되고, 칩 정보 기억부(22)에 기억된다. 또한, 연산 장치(20)는, 「결정 장치」의 일례이다.
칩 이동 장치(30)는, 도시하지 않는 칩 공급 장치로부터 공급되는 칩(52)을 지지체(62) 상에 배치하도록 구성되어 있다. 상세하게는, 칩 이동 장치(30)는, 지지체(62) 상의 설정된 위치에 복수의 칩(52)을 각각 배치한다. 칩 이동 장치(30)에 의해 배치되는 칩(52)의 위치는, 연산 장치(20)(상세하게는, 연산 장치(20)의 결정부(24))에 의해 결정된다. 즉, 칩 이동 장치(30)는, 연산 장치(20)로부터 송신되는 칩(52)의 배치 위치에 관한 정보에 기초하여 지지체(62) 상에 칩(52)을 배치한다. 또한, 칩 이동 장치(30)는, 공지의 패키지 제조 장치에 이용되고 있는 것을 이용할 수가 있기 때문에, 이 구성에 대한 상세한 설명은 생략한다. 또, 칩 이동 장치(30)는, 「이동 장치」의 일례이다.
인터페이스 장치(32)는, 사용자에게 칩 이동 장치(30)의 각종의 정보를 제공하는 표시 장치임과 아울러, 작업자로부터의 지시나 정보를 받아들이는 입력 장치이다. 예를 들면, 인터페이스 장치(32)는, 사용자가 패키지(50)로서 제조하는 칩(52)에 관한 정보(즉, 칩(52)의 종류와 공급하는 수) 등의 입력을 받아들일 수가 있다. 또한, 인터페이스 장치(32)는, 「제1 칩 정보 취득부」 및 「제2 칩 정보 취득부」의 일례이다.
다음에, 칩 장착 장치(10)가 지지체(62) 상에 칩(52)을 배치하는 처리에 대해 설명한다. 본 실시예에서는, 칩(52a)을 구비하는 패키지(50)와 칩(52b)을 구비하는 패키지(50)의 2종류의 패키지(50)를 제조하는 경우에 있어서, 2종류의 칩(52a, 52b)을 지지체(62) 상에 배치하는 처리에 대해 설명한다.
도 4에 나타내듯이, 우선 연산 장치(20)는, 칩 정보 기억부(22)로부터 칩(52a)에 관한 정보를 취득한다(S12). 칩(52a)에 관한 정보는, 칩(52a)의 종류(예를 들면, 칩(52a)의 종류를 특정하기 위한 형번(型番) 등)와 공급되는 칩(52a)의 수이다. 칩(52a)에 관한 정보는, 사용자에 의해 미리 인터페이스 장치(32)에 입력되어 있다. 인터페이스 장치(32)에 입력된 칩(52a)에 관한 정보는, 인터페이스 장치(32)로부터 연산 장치(20)에 송신된다. 연산 장치(20)는, 수신한 칩(52a)에 관한 정보를 칩 정보 기억부(22)에 기억시킨다. 칩 정보 기억부(22)에는, 칩(52)의 종류와 아울러, 그 칩(52)에 대응하는 칩(52)의 형상이나 치수 등에 관한 정보가 기억되어 있다. 이 때문에 연산 장치(20)는, 칩(52a)의 종류에 관한 정보에 기초하여 칩(52a)의 형상이나 치수 등에 관한 정보를 취득할 수 있다. 예를 들면, 도 5(a)에 나타내듯이, 칩(52a)은, 평면시했을 때에 대략 정방형이며, 지지체(62) 상에 칩(52a)만을 배치했을 때에 10행x10열로 배치되는 치수이다. 본 실시예에서는, 칩(52a)이 공급되는 수는 240개로 한다.
다음에, 연산 장치(20)는, 칩 정보 기억부(22)로부터 칩(52b)에 관한 정보를 취득한다(S14). 칩(52b)에 관한 정보는, 미리 칩 정보 기억부(22)에 기억되어 있고, 상술의 스텝 S12와 마찬가지의 방법으로 취득된다. 칩(52b)은, 예를 들면, 도 5(b)에 나타내듯이, 평면시했을 때에 대략 정방형이며, 지지체(62) 상에 칩(52b)만을 배치했을 때에 5행x5열로 배치되는 치수이다. 본 실시예에서는, 칩 B가 공급되는 수는 40개로 한다.
다음에, 연산 장치(20)의 결정부(24)는, 스텝 S12에서 취득한 칩(52a)에 관한 정보에 기초하여 칩(52a)의 배치 위치를 결정한다(S16). 본 실시예에서는, 칩(52a)은, 1매의 지지체(62) 상에 10행x10열의 합계 100개 배치할 수가 있고 전부해서 240개 공급된다. 결정부(24)는, 2매의 지지체(62) 상에 칩 A만을 100개씩 배치하고, 1매의 지지체(62) 상에 나머지의 40개를 배치하는 것으로 결정한다. 즉, 도 5(a)에 나타내듯이, 결정부(24)는, 2매의 지지체(62a)에 있어서, 동일한 지지체(62a) 상에 칩(52a)만을 10행x10열로 배치하도록 결정한다. 그리고, 도 5(c)에 나타내듯이, 결정부(24)는, 나머지의 40개의 칩(52a)을 1매의 지지체(62c) 상에(상세하게는, 지지체(62c)의 영역(70) 내에), 4행x10열로 배치하도록 결정한다.
다음에, 결정부(24)는, 스텝 S14에서 취득한 칩(52b)에 관한 정보에 기초하여 칩(52b)의 배치 위치를 결정한다(S18). 본 실시예에서는, 칩(52b)은, 1매의 지지체(62) 상에 5행x5열의 합계 25개 배치할 수가 있고 전부해서 40개 공급된다. 결정부(24)는, 1매의 지지체(62) 상에 칩 B만을 25개 배치하는 것으로 결정한다. 그리고, 결정부(24)는, 나머지의 15개에 있어서, 칩(52a)이 4행x10열로 배치되는 지지체(62) 상에 배치하는 것으로 결정한다. 즉, 도 5(b)에 나타내듯이, 결정부(24)는, 1매의 지지체(62b) 상에 칩(52b)만을 5행x5열로 배치하도록 결정한다. 그리고, 도 5(c)에 나타내듯이, 결정부(24)는, 나머지의 15개의 칩(52b)을, 칩(52a)이 영역(70) 내에 배치되어 있는 지지체(62c) 상에(상세하게는, 지지체(62c)의 영역(72) 내에), 3행x5열로 배치하도록 결정한다.
결정부(24)가 상기와 같이 칩(52a)과 칩(52b)의 배치 위치를 결정함으로써, 도 5(c)에 나타내듯이, 칩(52a)과 칩(52b)의 양방이 배치되는 지지체(62c) 상에는, 칩(52a)이 배치되는 영역(70)과 칩(52b)이 배치되는 영역(72)이 설치된다. 각각의 영역(70, 72)의 면적은, 공급되는 칩(52a, 52b)의 수에 따라 결정된다. 본 실시예에서는, 지지체(62c) 중에서, 2/5의 범위가 영역(70)이 되고, 3/5의 범위가 영역(72)으로 된다. 바꾸어 말하면, 칩(52a)과 칩(52b)의 양방이 배치되는 지지체(62c) 상에 있어서, 칩(52a)이 배치되는 영역(70)의 비율과 칩(52b)이 배치되는 영역(72)의 비율은, 공급되는 칩(52a, 52b)의 수에 따라 변경이 가능하다. 이와 같이 영역(70)과 영역(72)의 면적이 미리 고정되어 있지 않는 것에 의해, 공급되는 칩(52a, 52b)의 수에 따라 칩(52a, 52b)의 배치 위치를 유연하게 결정할 수가 있다. 이 때문에 지지체(62) 상에 칩(52a, 52b)이 모두 배치되지 않는 부분이 발생하기 어려워져, 효율적으로 칩(52a, 52b)을 배치할 수가 있다. 이에 의해 필요한 지지체(62)의 수가 증가하는 것을 억제할 수 있어 패키지(50)의 제조비용을 저감할 수가 있다.
또한, 칩(52a)이 배치되는 영역(70)과 칩(52b)이 배치되는 영역(72)과의 경계는, 지지체(62)를 X방향 또는 Y방향으로 분할할 수 있는 위치로 설정하면 좋다. 상술한 것처럼, 패키지(50)를 제조할 때에는, 도 2(e)에 나타내는 개편화 공정이 있다. 이 때문에 칩(52a)이 배치되는 영역(70)과 칩(52b)이 배치되는 영역(72)을, 지지체(62)를 X방향 또는 Y방향으로 분할할 수 있도록 설정하면, 개편화 공정 때에 개개의 패키지(50)로 분할하기 쉽게 할 수 있다. 따라서, 본 실시예의 결정부(24)는, 동일한 행에는 동일한 종류의 칩(52)이 배치되도록(또는, 동일한 열에는 동일한 종류의 칩(52)이 배치되도록) 칩(52a)이 배치되는 영역(70)과 칩(52b)이 배치되는 영역(72)을 설정한다. 스텝 S16 및 스텝 S18에서 결정된 칩(52a, 52b)의 배치 위치는, 연산 장치(20)가 구비하는 메모리(도시 생략)에 기억된다.
다음에, 연산 장치(20)는, 결정된 칩(52a, 52b)의 배치 위치에 관한 정보를 칩 이동 장치(30)에 송신한다(S20). 그리고, 칩 이동 장치(30)는, 수신한 칩(52a, 52b)의 배치 위치에 관한 정보에 따라, 칩(52a, 52b)을 지지체(62) 상에 배치한다(S22).
(실시예 2)
상기의 실시예 1에서는, 1매의 지지체(62) 상에 같은 종류의 칩(52)만을 배치하고, 남은 칩(52)을 긁어모아 1매의 지지체(62) 상에 배치하도록 칩(52)의 배치 위치를 결정하고 있었지만, 이러한 구성에 한정되지 않는다. 예를 들면, 칩(52a)이 배치되는 영역(70)과 칩(52b)이 배치되는 영역(72)이, 복수의 지지체(62)의 모두에 대해 동일하게 되도록 칩(52a) 및 칩(52b)의 배치 위치를 결정해도 좋다. 또한, 본 실시예에서는, 결정부(24)에서 실행되는 처리가 실시예 1과 상위하고 그 외의 처리는 실시예 1과 동일하다. 이 때문에 실시예 1과 동일한 처리에 대해서는 그 설명을 생략한다.
도 6에 나타내듯이, 우선 연산 장치(20)는, 칩(52a)에 관한 정보를 취득함과 아울러(S32), 칩(52b)에 관한 정보를 취득한다(S34). 또한, 스텝 S32 및 스텝 S34의 처리는, 실시예 1의 스텝 S12 및 스텝 S14의 처리와 각각 동일하기 때문에, 그 상세한 설명에 대해서는 생략한다. 또, 본 실시예에 있어서 배치 위치를 결정하는 칩(52a, 52b)은, 실시예 1에 있어서 배치 위치를 결정한 칩(52a, 52b)과 동일하고, 칩(52a, 52b)이 공급되는 수에 대해서도 마찬가지(즉, 칩(52a)이 240개, 칩(52b)이 40개)이다.
다음에, 결정부(24)는, 취득한 칩(52a, 52b)에 관한 정보에 기초하여 지지체(62) 상에 있어서의 칩(52a)을 배치하는 영역(70)과 칩(52b)을 배치하는 영역(72)을 설정한다(S36). 이 때에 지지체(62) 상에 있어서의 칩(52a)을 배치하는 영역(70)과 칩(52b)을 배치하는 영역(72)은, 사용하는 지지체(62)의 수가 최소가 되도록 설정한다. 이에 의해 사용하는 지지체(62)의 수를 저감할 수가 있어 비용을 감소시킬 수가 있다. 또한, 지지체(62) 상에 있어서의 칩(52a)을 배치하는 영역(70)과 칩(52b)을 배치하는 영역(72)의 설정 방법은, 특히 한정되지 않는다. 이하에 영역(70, 72)의 설정 방법의 일례를 설명한다.
우선, 결정부(24)는, 1매의 지지체(62) 상에 칩(52a)을 배치하는 영역(70)과 칩(52b)을 배치하는 영역(72)의 양방을 설치하는 경우에 생각될 수 있는 모든 패턴을 연산한다. 상술한 것처럼, 후의 개편화 공정(도 2(e) 참조) 때에 개개의 패키지(50)로 분할하기 쉽게 하기 위해서, 결정부(24)는, 동일한 행에는 동일한 종류의 칩(52)이 배치되도록 칩(52a)이 배치되는 영역(70)과 칩(52b)이 배치되는 영역(72)을 설정한다. 따라서, 본 실시예에서는, 1매의 지지체(62) 상에 칩(52a)을 배치하는 영역(70)과 칩(52b)을 배치하는 영역(72)의 양방을 설치하는 경우에 생각될 수 있는 패턴은, 도 7(a)~도 7(d)에 나타내는 4종류로 된다.
구체적으로 설명하면, 도 7(a)에 나타내듯이, 1번째의 패턴은, 칩(52a)을 배치하는 영역(70)을 칩(52a)이 8행x10열로 배치 가능한 범위로 하고, 칩(52b)을 배치하는 영역(72)을 칩(52b)이 1행x5열로 배치 가능한 범위로 하는 패턴이다(이하, 패턴 1이라고도 한다). 이 패턴 1에서는, 1매의 지지체(62) 상에 칩(52a)을 80개, 칩(52b)을 5개 배치할 수 있다.
도 7(b)에 나타내듯이, 2번째의 패턴은, 칩(52a)을 배치하는 영역(70)을 칩(52a)이 6행x10열로 배치 가능한 범위로 하고, 칩(52b)을 배치하는 영역(72)을 칩(52b)이 2행x5열로 배치 가능한 범위로 하는 패턴이다(이하, 패턴 2라고도 한다). 이 패턴 2에서는, 1매의 지지체(62) 상에 칩(52a)을 60개, 칩(52b)을 10개 배치할 수 있다.
도 7(c)에 나타내듯이, 3번째의 패턴은, 칩(52a)을 배치하는 영역(70)을 칩(52a)이 4행x10열로 배치 가능한 범위로 하고, 칩(52b)을 배치하는 영역(72)을 칩(52b)이 3행x5열로 배치 가능한 범위로 하는 패턴이다(이하, 패턴 3이라고도 한다). 이 패턴 3에서는, 1매의 지지체(62) 상에 칩(52a)을 40개, 칩(52b)을 15개 배치할 수 있다.
도 7(d)에 나타내듯이, 4번째의 패턴은, 칩(52a)을 배치하는 영역(70)을 칩(52a)이 2행x10열로 배치 가능한 범위로 하고, 칩(52b)을 배치하는 영역(72)을 칩(52b)이 4행x5열로 배치 가능한 범위로 하는 패턴이다(이하, 패턴 4라고도 한다). 이 패턴 4에서는, 1매의 지지체(62) 상에 칩(52a)을 20개, 칩(52b)을 20개 배치할 수 있다.
그 다음에, 결정부(24)는, 상기의 4개의 패턴의 각각에 대해, 지지체(62)가 몇 개 필요한지를 산출한다. 본 실시예에서는, 칩(52a)이 공급되는 수는 240개이며, 칩 B가 공급되는 수는 40개이다. 이러한 칩(52a, 52b)을 각 패턴에 있어서 설정된 영역(70, 72) 내에 각각 배치한 경우, 몇 개의 지지체(62)가 필요한지를 패턴마다 산출한다.
도 7(a)에 나타내는 패턴 1에서는, 1매의 지지체(62) 상에 칩(52a)을 80개, 칩(52b)을 5개 배치할 수 있다. 이 때문에 칩(52a)을 240개 배치하기 위해서는, 지지체(62)가 3매 필요하고, 칩(52b)을 40개 배치하기 위해서는, 지지체(62)가 8매 필요하다. 이 경우, 3매의 지지체(62)에는, 영역(70)에 칩(52a)을 80개 배치함과 아울러, 영역(72)에 칩(52b)을 5개 배치한다. 그리고, 5매의 지지체(62)에는, 영역(70)에 칩(52a)을 배치하지 않고, 영역(72)에 칩(52b)을 5개 배치한다. 지지체(62) 상에 있어서, 칩(52a)을 배치하는 영역(70)과 칩(52b)을 배치하는 영역(72)은 각각 패턴마다 고정되어 있기 때문에, 칩(52a)을 배치하기 위한 영역(70)이 비어 있어도, 영역(70)에 칩(52b)을 배치하는 일은 없다. 따라서, 패턴 1에서는, 지지체(62)가 합계 8매 필요하다.
마찬가지로 계산하면, 도 7(b)에 나타내는 패턴 2에서는, 1매의 지지체(62) 상에 칩(52a)을 60개, 칩(52b)을 10개 배치할 수 있다. 이 때문에 칩(52a)을 240개 배치하기 위해서는, 지지체(62)가 4매 필요하고, 칩(52b)을 40개 배치하기 위해서는, 지지체(62)가 4매 필요하다. 따라서, 패턴 2에서는, 지지체(62)가 합계 4매 필요하다.
도 7(c)에 나타내는 패턴 3에서는, 1매의 지지체(62) 상에 칩(52a)을 40개, 칩(52b)을 15개 배치할 수 있다. 이 때문에 칩(52a)을 240개 배치하기 위해서는, 지지체(62)가 6매 필요하고, 칩(52b)을 40개 배치하기 위해서는, 지지체(62)가 3매 필요하다. 따라서, 패턴 3에서는, 지지체(62)가 합계 6매 필요하다.
도 7(d)에 나타내는 패턴 4에서는, 1매의 지지체(62) 상에 칩(52a)을 20개, 칩(52b)을 20개 배치할 수 있다. 이 때문에 칩(52a)을 240개 배치하기 위해서는, 지지체(62)가 12매 필요하고, 칩(52b)을 40개 배치하기 위해서는, 지지체(62)가 2매 필요하다. 따라서, 패턴 4에서는, 지지체(62)가 합계 12매 필요하다.
그 다음에, 결정부(24)는, 상기의 산출 결과에 기초하여 사용하는 지지체(62)의 수가 최소로 되는 패턴을 선택한다. 상술한 것처럼, 패턴 1은 지지체(62)가 8매 필요하고, 패턴 2는 지지체(62)가 4매 필요하고, 패턴 3은 지지체(62)가 6매 필요하고, 패턴 4는 지지체(62)가 12매 필요하다. 따라서, 본 실시예에서는, 결정부(24)는, 필요한 지지체(62)의 수가 최소인, 패턴 2를 선택한다. 그리고, 결정부(24)는, 여기서 선택한 패턴 2로 칩(52a, 52b)을 배치하도록 설정한다. 즉, 결정부(24)는, 칩(52a)을 배치하는 영역(70)을 칩(52a)이 6행x10열로 배치 가능한 범위로 하고, 칩(52b)을 배치하는 영역(72)을 칩(52b)이 2행x5열로 배치 가능한 범위로서 설정한다. 이와 같이 하여 결정부(24)는, 지지체(62) 상의 영역(70, 72)의 범위를 설정한다.
다음에, 결정부(24)는, 스텝 S36에서 설정된 영역(70, 72)에 각각 칩(52a, 52b)을 배치하도록 칩(52a, 52b)의 배치 위치를 결정한다(S38). 구체적으로는, 스텝 S36로 설정한 패턴 2에서는, 칩(52a)을 배치하는 영역(70)에는 칩(52a)이 6행x10열로 배치 가능하고, 칩(52b)을 배치하는 영역(72)에는 칩(52b)이 2행x5열로 배치 가능하다. 따라서, 결정부(24)는, 4매의 지지체(62)에 있어서, 영역(70)에 칩(52a)을 60개 배치함과 아울러, 영역(72)에 칩(52b)을 10개 배치하도록 결정한다.
그 후에 연산 장치(20)는, 결정된 칩(52a, 52b)의 배치 위치에 관한 정보를 칩 이동 장치(30)에 송신하고(S40), 칩 이동 장치(30)는, 수신한 칩(52a, 52b)의 배치 위치에 관한 정보에 따라, 칩(52a, 52b)을 각각 지지체(62) 상에 배치한다(S42). 본 실시예에서는, 복수의 지지체(62)에 있어서, 칩(52a)을 배치하는 영역(70)과 칩(52b)을 배치하는 영역(72)이 동일하다. 이 때문에 칩 이동 장치(30)에 의해 칩(52a, 52b)을 이동할 때의 프로그램을 동일한 것으로 할 수가 있다.
또한, 상술의 실시예 1, 2에서는, 칩(52a, 52b)의 배치 위치를 칩 장착 장치(10)가 구비하는 연산 장치(20)(상세하게는, 연산 장치(20)가 구비하는 결정부(24))에서 결정하고 있지만, 이러한 구성에 한정되지 않는다. 칩 장착 장치(10)는, 결정된 칩(52a, 52b)의 배치 위치에 관한 정보에 따라 칩(52a, 52b)을 지지체(62) 상에 배치할 수 있으면 좋고, 칩 정보 기억부(22) 및 결정부(24)를 구비하는 연산 장치(20)는, 칩 장착 장치(10)가 구비하지 않아도 좋다. 예를 들면, 칩 정보 기억부(22) 및 결정부(24)를 구비하는 연산 장치(20)는, 패키지(50)의 제조를 관리하는 관리 장치(도시 생략)가 구비하고 있고, 결정된 칩(52a, 52b)의 배치 위치에 관한 정보는, 관리 장치로부터 칩 장착 장치(10)에 송신되어도 좋다.
또, 상술의 실시예 1, 2에서는, 제조되는 패키지(50) 내에 칩(52)이 1개 봉지되어 있었지만, 이러한 구성에 한정되지 않는다. 예를 들면, 패키지 내에 봉지되는 칩(52)은 복수라도 좋다. 이러한 경우라도, 1개의 패키지 내에 봉지되는 복수의 칩(52)을 한 묶음의 단위로서 지지체(62) 상에 칩(52)을 배치할 수가 있다. 예를 들면, 도 8에 나타내듯이, 2종류의 칩(52c, 52d)을 한 묶음의 단위로 하는 칩 유닛(152)을 지지체(62) 상에 배치하는 경우라도, 1매의 지지체(62) 상에 칩(52a)이 배치되는 영역(70)과 칩 유닛(152)이 배치되는 영역(74)을 설정할 수가 있다.
또, 상술의 실시예 1, 2에서는, 결정부(24)는, 2종류의 칩(52a, 52b)의 배치 위치를 결정하고 있었지만, 칩(52)의 종류는 2종류에 한정되는 것은 아니고, 3종류 이상의 칩(52)의 배치 위치를 결정해도 좋다.
본 명세서 또는 도면에 설명한 기술 요소는, 단독으로 혹은 각종의 조합에 의해 기술적 유용성을 발휘하는 것으로 출원시 청구항 기재의 조합에 한정되는 것은 아니다. 또, 본 명세서 또는 도면에 예시한 기술은 복수 목적을 동시에 달성하는 것이고, 그 중의 하나의 목적을 달성하는 것 자체로 기술적 유용성을 가지는 것이다.

Claims (4)

  1. 팬 아웃형의 웨이퍼 레벨 패키지 또는 팬 아웃형의 패널 레벨 패키지를 제조할 때에 이용되는 지지체 상에 배치되는 칩의 배치 위치를 결정하는 결정 장치로서,
    제1의 종류의 칩의 종류 및 공급되는 수에 관한 제1 칩 정보를 취득하는 제1 칩 정보 취득부와,
    제1의 종류의 칩과 다른 제2의 종류의 칩의 종류 및 공급되는 수에 관한 제2 칩 정보를 취득하는 제2 칩 정보 취득부와,
    상기 제1 칩 정보 및 상기 제2 칩 정보에 기초하여 상기 제1의 종류의 칩 및 상기 제2의 종류의 칩의 배치 위치를 결정하는 결정부를 구비하고,
    상기 제1의 종류의 칩과 상기 제2의 종류의 칩을 동일한 지지체 상에 배치하는 경우는, 상기 제1의 종류의 칩이 배치되는 영역의 면적에 대한 상기 제2의 종류의 칩이 배치되는 영역의 면적의 비율이 변경 가능하게 되어 있는, 결정 장치.
  2. 제1항에 있어서,
    상기 제1의 종류의 칩과 상기 제2의 종류의 칩이 N개(N는 2 이상의 자연수)의 지지체 상에 배치될 때, 상기 결정부는, 상기 제1의 종류의 칩이 배치되는 영역과, 상기 제2의 종류의 칩이 배치되는 영역이, 상기 N개의 지지체의 모두에 대해 동일한 위치가 되도록 상기 제1의 종류의 칩과 상기 제2의 종류의 칩의 배치 위치를 결정하는 결정 장치.
  3. 제1항에 있어서,
    상기 제1의 종류의 칩과 상기 제2의 종류의 칩이 N개(N는 2 이상의 자연수)의 지지체 상에 배치될 때, 상기 결정부는, 적어도 1개의 지지체에 있어서, 당해 지지체 상에 적어도 상기 제1의 종류의 칩과 상기 제2의 종류의 칩의 어느 한 종류만이 배치되도록 상기 제1의 종류의 칩과 상기 제2의 종류의 칩의 배치 위치를 결정함과 아울러, 적어도 1개의 다른 지지체에 있어서, 당해 지지체 상에 상기 제1의 종류의 칩과 상기 제2의 종류의 칩이 배치되도록 상기 제1의 종류의 칩과 상기 제2의 종류의 칩의 배치 위치를 결정하는 결정 장치.
  4. 칩을 지지체 상에 장착하는 칩 장착 장치로서,
    제1항 내지 제3항 중 어느 한 항에 기재의 결정 장치와,
    상기 결정 장치에서 결정된 배치 위치에 따라, 칩을 지지체 상에 이동시키는 이동 장치를 구비하는 칩 장착 장치.
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