CN108022905A - 使用多个金属层的转接板传输线 - Google Patents

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马克·爱德华·弗兰科维奇
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Abstract

一种转接板包括传输线，其由多个金属层形成，所述金属层正交于由在其上安装转接板的基底的主表面形成的平面以堆栈安置。使用多个金属层以形成传输线导致每一个传输线具有至少等于传输线的宽度的高度或厚度。通过使用多个金属层，可以形成具有超过两倍或超过三倍传输线的宽度的高度或厚度的传输线。

Description

使用多个金属层的转接板传输线
背景技术
为了提高处理效率、降低功耗并实现较小占用面积，处理系统可形成为三维(3D)集成电路(IC)。在此IC中，多个管芯可垂直地堆栈并且硅通孔(TSV)用于形成管芯之间的连接。因此，例如，一组存储器管芯可堆栈在逻辑管芯上方，其中逻辑管芯包括形成中央处理单元(CPU)或图形处理单元(GPU)的电路。以堆栈布置管芯会在实现处理系统的较小占用面积的同时以相对低的功率促进管芯之间的有效通信。然而，这种“全堆栈”布置可具有可负面地影响处理系统的性能的限制(例如，散热)。为了解决这些限制，一些处理系统使用3DIC架构，其中逻辑管芯相对于存储器管芯的堆栈而横向安置，其中逻辑管芯与存储器管芯的堆栈两者安装在转接板管芯的顶部上。转接板管芯包括一组传输线以将逻辑管芯的输入/输出(I/O)接口连接到存储器管芯。然而，为了维持充足的信号保真度，常规传输线设计可占据大量面积并不良地增大IC的占用面积。
附图说明
可较好地理解本公开，并且对于本领域的技术人员来说，通过参照附图，本公开的许多特征和优点将变得明显。相同附图标记在不同附图中的使用指示类似或相同项目。
图1是根据一些实施方案的集成电路装置的框图，其中所述集成电路装置包括转接板，而转接板并有使用多个金属层的传输线。
图2是根据一些实施方案的图1的传输线的横截面。
图3是根据一些其它实施方案的图1的传输线的横截面。
图4是根据又一些其它实施方案的图1的传输线的横截面。
图5是根据一些实施方案的形成具有多个金属层的转接板的传输线的方法的流程图。
具体实施方式
图1到图5图示用于使用具有传输线的转接板的技术，所述传输线由多个金属层形成，所述金属层正交于由在其上安装转接板的基底的主表面形成的平面来以堆栈安置。使用多个金属层以形成传输线会导致每一个传输线具有至少等于传输线的宽度的高度或厚度。在一些实施方案中，通过使用多个金属层，可以形成具有超过两倍或超过三倍传输线的宽度的高度或厚度的传输线。传输线因此在维持相对小的占用面积的同时支持提高的信号保真度(包括针对相对高速的信号)。相比本文所述的技术，常规转接板设计使用由单个金属层形成的传输线。为了实现良好的信号保真度，常规设计增大单个金属层的宽度。宽度的增大需要转接板的宽度的相应增大，从而增大包括转接板的IC的总占用面积。
图1图示根据一些实施方案的集成电路(IC)的框图，其中所述集成电路(IC)包括转接板，而转接板并有使用多个金属层的传输线。在所图示的实例中，IC包括逻辑管芯102、存储器管芯104、105和106、转接板110和基底115。逻辑管芯是根据任何已知集成电路制造技术而形成的集成电路管芯，并且并有共同构成逻辑装置的电路，例如，中央处理单元(CPU)、图形处理单元(GPU)、加速处理单元(APU)、数字信号处理器(DSP)等。出于描述的目的，假设逻辑管芯102是GPU。存储器管芯105到106是形成为构成一个或更多个存储器模块(例如，动态随机存取存储器(DRAM)模块)的集成电路管芯。
在所图示的实例中，存储器管芯104到106以“堆栈管芯”布置形成并安装，其中存储器管芯105安装在存储器管芯104的顶部上，并且存储器管芯106安装在存储器管芯105的顶部上。存储器管芯104到106可根据任何IC管芯形成和堆栈过程来形成和堆栈。例如，在一些实施方案中，存储器管芯104到106形成在同一半导体晶片中并单体化。单体化的管芯接着堆栈并接合以形成堆栈的管芯布置。应了解，堆栈的管芯布置可包括比图1所图示的存储器管芯多或少的存储器管芯。
存储器管芯104到106以其堆栈的管芯布置安装在转接板110上。此外，逻辑管芯102相对于堆栈的存储器管芯104到106而横向安装在转接板110上。通过相对于存储器管芯104到106横向安装逻辑管芯102，而不是以堆栈的管芯布置来安装，可减少错误，例如，因热堆积而产生的错误。在一些实施方案中，逻辑管芯102和存储器管芯104到106各自经由独立的各组微凸块(未示出)而安装在转接板110上。
转接板110安装在封装基底115的主表面117上。在一些实施方案中，封装基底形成包封转接板110、逻辑管芯102以及存储器管芯104到106的堆栈的集成电路封装的至少一部分。在一些实施方案中，转接板110根据常规安装技术经由一系列焊料凸块(未示出)而安装在封装基底上。
转接板110包括基底111和一组传输线120。基底111可由玻璃、硅、聚酰亚胺、FR-4或其它基底材料形成。所述一组传输线120如本文进一步描述由多个金属层形成，其中多个金属层正交于由主表面117限定的平面来堆栈。在一些实施方案中，逻辑管芯102和存储器管芯104到106安装在转接板110上，以使得所述一组传输线120形成用于电信令的传输的互连件。例如，在一些实施方案中，逻辑管芯102和存储器管芯104各自包括形成用于控制和数据信令的通信的相应物理(或PHY)层(未示出)的电路。因此，例如，所述一组传输线120可用于传达时钟信号、用于存储器访问请求(例如，读取和写入请求)的数据、指示存储器访问请求的类型的控制信息、存储器地址信息等。
如下文关于图2到图4的实例进一步描述，传输线120中的至少一个以正交于由主表面117限定的平面以垂直堆栈布置的多个金属层形成，以使得传输线的高度(即，随着传输线水平地延伸，基底115与安装了逻辑管芯102的转接板110的顶部之间的传输线的厚度)大于传输线的宽度。这在维持转接板110的相对小的占用面积的同时在沿着传输线的传输期间实现提高的信号保真度。在一些实施方案中，所述一组传输线120的一个子集(出于描述的目的，称为“较高保真度子集”)由多个金属层形成，以使得所述子集中的每一个传输线具有大于其宽度的高度，而不同子集(出于描述的目的，称为“较低保真度子集”)由单个金属层形成，以使得所述子集中的每一个传输线具有等于或小于其宽度的高度。较高保真度子集可用于携载对错误较敏感的信号，例如，时钟信号，而较低保真度子集用于携载对错误较不敏感的信号，例如，控制信号。
图2到图4图示根据一些实施方案的所述一组传输线120的不同实例拓扑。图2到图4中的每一个是沿着图1所图示的切割线125而截取的所述一组传输线120的横截面图。在图2的实例中，所述一组传输线120包括传输线201、202、203、204、205和206以及返回路径210和焊盘215。焊盘215是可用作用于安装例如逻辑管芯102或存储器管芯104等管芯的焊料或凸块焊盘的金属条或表面。
传输线201到204中的每一个是通过堆栈被表示为M2、V23和M3的三个金属层而形成。M2和M3层是根据任何常规金属层形成过程而形成。在一些实施方案中，V23层是通孔层，以使得每一个传输线201到204的M2层和M3层通过常规通孔形成过程由对应通孔结合。在至少一些实施方案中，传输线201到204中的每一个的通孔层具有小于对应传输线的金属层M2和M3的宽度。因此，传输线201到204中的每一个具有“鳍片”结构，因此，传输线201到204中的每一个在顶部和底部处具有较大宽度，并且在其中央处具有较小宽度。
因此，传输线204到206由三个金属层的垂直堆栈形成，所以传输线204到206中的每一个具有比宽度大的高度，因此改进对信号保真度的支持，而不增大转接板110的水平占用面积。例如，在一些实施方案中，传输线201在其最宽点处的宽度(在图2中被表示为宽度“A”)是约1微米，而金属层M2、V23和M3中的每一个的高度各自是1微米，以使得传输线的高度或厚度(在图2中被表示为高度“C”)是约3微米。传输线202类似于传输线201而设定形状和尺寸。
传输线203类似于传输线201而设定形状，但较薄，具有约0.56微米的宽度(被表示为宽度“B”)。然而，传输线203也通过垂直地堆栈三个金属层(M2、V23和M3)而形成，并且因此具有约3微米的高度。传输线204类似于传输线203而设定形状和尺寸。传输线203和204的较小宽度可支持降低的信号保真度以及所述一组传输线120的较小总占用面积，因此降低成本并减少制造资源。因此，所述一组传输线120中的不同传输线可由垂直堆栈金属层形成，其中宽度经过调整以匹配包括指定信号保真度支持、成本、制造资源等的因素的组合，以支持不同逻辑管芯和存储器管芯。
传输线205和206由单个金属层M2形成。因此，在一些实施方案中，传输线205具有约1微米的宽度以及1微米的实质上相等的高度。传输线206类似于传输线205而设定形状和尺寸。传输线205和206用于传达需要比经由传输线201到204传达的信号低的保真度的信号。因此，使用本文所述的技术，具有多个垂直地堆栈的金属层的传输线可与具有单个金属层的传输线组合，以便在节省制造资源的同时支持不同信号保真度要求。例如，因为传输线205到206由单个金属层形成，所以为焊盘215提供了较多空间，并且确保所述一组传输线120不增大转接板110的占用面积。
在图2的实例中，返回路径210提供使传输线201到206上传达的电流返回的路径。返回路径210由被表示为M1、V12、M2、V23、M3、V34和M4的金属层的堆栈形成。此外，返回路径210形成为使得传输线201到206中的每一个被返回路径210的金属围绕。因此，如图示，传输线201到206中的每一个在对应传输线上方、下方、相对于一侧(例如，左侧)在横向上以及相对于另一侧(例如，右侧)在横向上包括返回路径210的金属。此配置实现返回路径，而不实质上增大转接板110的占用面积。
在一些实施方案中，所述一组传输线的返回路径可被布置为经由传输线而支持不同信令。根据一些实施方案，实例图示在图3中。所描绘的实例图示传输线301、302、303、304、305和306以及返回路径310和焊盘315。类似于图2，焊盘315是可用作用于安装例如逻辑管芯102或存储器管芯104等管芯的焊料或凸块焊盘的金属条或表面。
传输线301到306分别类似于传输线201到206而设定形状和尺寸。因此，传输线301到304中的每一个是通过堆栈被表示为M2、V23和M3的三个金属层而形成。M2和M3层是根据任何常规金属层形成过程而形成。在一些实施方案中，V23层是通孔层，以使得每一个传输线301到304的M2层和M3层通过常规通孔形成过程由对应通孔结合。在至少一些实施方案中，传输线301到304中的每一个的通孔层具有小于对应传输线的金属层M2和M3的宽度。因此，传输线301到304中的每一个具有“鳍片”结构，因此，传输线301到304中的每一个在顶部和底部处具有较大宽度，并且在其中央处具有较小宽度。在一些实施方案中，传输线301在其最宽点处的宽度(在图3中表示为宽度“A”)是约1微米，而金属层M2、V23和M3中的每一个的高度各自是1微米，以使得传输线的高度或厚度是约3微米。传输线302类似于传输线301而设定形状和尺寸。
传输线303类似于传输线301而设定形状，但较薄，具有约0.56微米的宽度(被表示为宽度“B”)。然而，传输线303也通过垂直地堆栈三个金属层(M2、V23和M3)而形成，并且因此具有约3微米的高度。传输线304类似于传输线303而设定形状和尺寸。传输线305和306由单个金属层M2形成。因此，在一些实施方案中，传输线305具有约1微米的宽度以及约1微米的高度。传输线306类似于传输线305而设定形状和尺寸。
类似于返回路径210，返回路径310提供使传输线301到306上传达的电流返回的路径。返回路径310由被表示为M1、V12、M2、V23、M3、V34和M4的金属层的堆栈形成。然而，相比返回路径210，返回路径310形成为使得传输线301到306中的每一个包括仅相对于一侧在横向上的返回路径的金属，而相对于相对侧在横向上的是传输线301到306中的另一个。即，传输线301到306成对布置，其中每一对传输线在对应传输线对上方、下方、相对于一侧(例如，左侧)在横向上以及相对于另一侧(例如，右侧)在横向上具有返回路径310的金属。在图3的实例中，传输线301和302形成一个传输线对，传输线303和304形成另一对传输线对，并且传输线305和306形成又一对传输线对。传输线对中的每一个可用于一起传达对应差分信号。
在一些实施方案中，所述一组传输线120的返回路径可被布置成使得所述返回路径不在四侧上围绕每一个传输线，而是使得传输线的一侧不接近传输线的金属而安置。根据一些实施方案，实例图示在图4中。所描绘的实例图示传输线401、403、405和406以及返回路径410和焊盘415。类似于图2，焊盘415是可用作用于安装例如逻辑管芯102或存储器管芯104等管芯的焊料或凸块焊盘的金属条或表面。
传输线401、403、405和406分别类似于传输线201、203、205和206而设定形状和尺寸。因此，传输线401和403中的每一个是通过堆栈被表示为M1、V12和M2的三个金属层而形成。M1和M2层是根据任何常规金属层形成过程而形成。在一些实施方案中，V12层是通孔层，以使得每一个传输线401和403的M2层和M3层通过常规通孔形成过程由对应通孔结合。在至少一些实施方案中，传输线401和403中的每一个的通孔层具有小于对应传输线的金属层M1和M2的宽度。因此，传输线401和403中的每一个具有“鳍片”结构，因此，传输线401和403中的每一个在顶部和底部处具有较大宽度，并且在其中央处具有较小宽度。在一些实施方案中，传输线401在其最宽点处的宽度是约1微米，而金属层M1、V12和M2中的每一个的高度各自是1微米，以使得传输线的高度或厚度是约3微米。传输线403类似于传输线401而设定形状，但较薄，具有约0.56微米的宽度。然而，传输线403也通过垂直地堆栈三个金属层(M2、V23和M3)而形成，并且因此具有约3微米的高度。传输线405和406由单个金属层M2形成。因此，在一些实施方案中，传输线405具有约1微米的宽度以及约1微米的高度。传输线406类似于传输线405而设定形状和尺寸。
类似于返回路径210，返回路径410提供使传输线401、403、405和406上传达的电流返回的路径。返回路径410由被表示为M1、V12、M2、V23和M3的金属层的堆栈形成。然而，相比返回路径210，返回路径410形成为使得传输线401、403、405和406中的每一个不在对应传输线下方包括返回路径的金属。即，传输线401、403、405被布置成使得每一个传输线在对应传输线上方、相对于一侧(例如，左侧)在横向上以及相对于另一侧(例如，右侧)在横向上具有返回路径410的金属。这减少用于返回路径的金属的量，从而节省制造资源。
图5图示根据一些实施方案的形成包括转接板的集成电路装置的方法500的流程图。在方框502中，根据许多半导体基底形成技术中的任一种(例如，通过从熔融物提拉籽晶以形成晶锭以及对晶锭进行切片和抛光以形成基底111)来形成转接板的基底。在框504中，将多个金属层以垂直堆栈添加到基底以形成所述一组传输线120中的一个或多个。可根据各种金属层形成过程中的任一种来形成金属层。例如，可蚀刻基底111以形成用于金属层的孔或空间，在孔或空间中形成金属层以形成垂直堆栈，并接着在孔或空间上方放置基底材料以将金属层嵌入在基底111中。在框506中，经由许多管芯安装过程中的任一种而将存储器管芯104到106的堆栈和逻辑管芯102各自安装在转接板110上。例如，在一些实施方案中，在转接板110上安装微凸块，并且将存储器管芯104和逻辑管芯102各自接合(例如，焊接)到一组相应微凸块。存储器管芯104和逻辑管芯102各自被安装成使得所述一组传输线120形成相应管芯的电路之间的电连接。
在一些实施方案中，上文所述的设备和技术实施在包括一个或更多个集成电路(IC)装置(也称为集成电路封装或微芯片)(例如，上文参照图1到图5所述的转接板110)的系统中。电子设计自动化(EDA)和计算机辅助设计(CAD)软件工具可用于这些IC装置的设计和制造中。这些设计工具通常被表示为一个或更多个软件程序。所述一个或更多个软件程序包括代码，其中所述代码可由计算机系统执行以操纵计算机系统来对代表一个或更多个IC装置的电路的代码进行操作以便执行过程的至少一部分来设计或调适制造系统以制造电路。此代码可包括指令、数据或指令与数据的组合。代表设计工具或制造工具的软件指令通常存储在可由计算系统存取的计算机可读存储介质中。同样，表示IC装置的设计或制造的一个或更多个阶段的代码可存储在同一计算机可读存储介质或不同计算机可读存储介质中并从所述计算机可读存储介质存取。
计算机可读存储介质可包括可由计算机系统在使用期间存取以将指令和/或数据提供到计算机系统的任何非暂时性存储介质或非暂时性存储介质的组合。这些存储介质可包括(但不限于)光学介质(例如，压缩光盘(CD)、数字通用光盘(DVD)、蓝光光盘)、磁性介质(例如，软盘、磁带或磁硬盘驱动器)、易失性存储器(例如，随机存取存储器(RAM)或高速缓存)、非易失性存储器(例如，只读存储器(ROM)或闪速存储器)或基于微机电系统(MEMS)的存储介质。计算机可读存储介质可嵌入在计算系统中(例如，系统RAM或ROM)，固定地附接到计算系统(例如，磁硬盘驱动器)，可拆卸地附接到计算系统(例如，光盘或基于通用串行总线(USB)的闪速存储器)或经由有线或无线网络而耦接到计算机系统(例如，网络可存取存储器(NAS))。
应注意，并不是需要上文在概述中描述的所有活动或元件，可不需要具体活动或装置的一部分，并且可执行一个或更多个其它活动，或除所描述的元件之外还包括其它元件。此外，列出活动的次序未必是执行所述活动的次序。并且，已参照具体实施方案描述概念。然而，所属领域的技术人员应了解，可进行各种修改和改变，而不偏离随附权利要求书所阐述的本公开的范围。因此，本说明书和附图应被视为说明性的而不是限制性的，且所有这些修改希望包括在本公开的范围内。
已在上文关于具体实施方案来描述益处、其它优点和问题的解决方案。然而，所述益处、优点、问题的解决方案以及可导致任何益处、优点或解决方案出现或变得更显著的任何特征不应解释为任何或全部权利要求的关键的、所需的或基本的特征。此外，上文所公开的特定实施方案仅是说明性的，这是因为所公开的主题可按照从本文中的教示获益的本领域的技术人员所清楚的不同的但等同的方式来修改和实践。除了如随附权利要求书所述之外，不希望对本文所示的构造或设计的细节进行任何限制。因此，明显的是，上文所公开的特定实施方案可进行更改或修改，并且所有这些变化被视为在所公开的主题的范围内。因此，本文所寻求的保护是如随附权利要求书所阐述。

Claims (20)

1.一种设备，其包括：
转接板，其包括：
基底，其平行于平面定向；以及
多个传输线，所述多个传输线的第一传输线包括正交于所述平面以堆栈形成的第一多个金属层。
2.根据权利要求1所述的设备，其中：
所述堆栈被布置使得所述第一传输线的厚度大于所述第一传输线的宽度。
3.根据权利要求2所述的设备，其中：
所述第一传输线的所述厚度至少是所述第一传输线的所述宽度的两倍。
4.根据权利要求3所述的设备，其中：
所述第一传输线的所述厚度至少是所述第一传输线的所述宽度的三倍。
5.根据权利要求1所述的设备，其中：
所述多个传输线的第二传输线包括以垂直堆栈形成的第二多个金属层，所述第二传输线具有不同于所述第一传输线的宽度。
6.根据权利要求5所述的设备，其中：
所述多个传输线的第三传输线包括单个金属层。
7.根据权利要求1所述的设备，其还包括：
第二传输线，其横向于所述第一传输线横安置，其中所述第一传输线和所述第二传输线一同包括差分信令线。
8.根据权利要求1所述的设备，其中：
所述多个金属层中的至少一个层包括通孔层。
9.根据权利要求1所述的设备，其中所述转接板还包括：
返回路径，其包括多个金属层，所述返回路径在至少三侧上围绕所述第一传输线。
10.根据权利要求9所述的设备，其中所述返回路径在四侧上围绕所述第一传输线。
11.根据权利要求1所述的设备，其还包括：
多个管芯，其以堆栈的管芯布置安装在所述转接板上。
12.根据权利要求11所述的设备，其还包括：
逻辑管芯，其安置在所述转接板处并横向于所述多个管芯定位。
13.一种集成电路，其包括：
转接板，包括：
基底；以及
多个传输线，所述多个传输线的第一传输线包括正交于由所述基底的主表面限定的平面以堆栈形成的第一多个金属层；以及
多个管芯，其以堆栈的管芯布置安置在所述转接板处以连接到所述多个传输线。
14.根据权利要求13所述的集成电路，其中：
所述堆栈被布置使得所述第一传输线的厚度大于所述第一传输线的宽度。
15.根据权利要求14所述的集成电路，其中：
所述第一传输线的所述厚度至少是所述第一传输线的所述宽度的两倍。
16.根据权利要求15所述的集成电路，其中：
所述第一传输线的所述厚度至少是所述第一传输线的所述宽度的三倍。
17.根据权利要求14所述的集成电路，其中：
所述多个传输线的第二传输线包括以垂直堆栈形成的第二多个金属层，所述第二传输线具有不同于所述第一传输线的宽度。
18.根据权利要求17所述的集成电路，其还包括：
所述多个传输线的第三传输线包括单个金属层。
19.根据权利要求14所述的集成电路，其还包括：
第二传输线，其横向于所述第一传输线安置，所述第一传输线和所述第二传输线传达差分信号。
20.一种形成集成电路装置的方法，其包括：
形成转接板，其包括：
形成具有主表面的基底；以及
正交于由所述主表面限定的平面以堆栈形成多个金属层以形成传输线；以及
将多个管芯安装在所述转接板上以连接到所述传输线。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110780804A (zh) * 2018-07-27 2020-02-11 爱思开海力士有限公司 存储器模块和数据处理系统
CN114247484A (zh) * 2020-09-24 2022-03-29 京东方科技集团股份有限公司 微流控装置及微流控系统

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10474600B2 (en) * 2017-09-14 2019-11-12 Samsung Electronics Co., Ltd. Heterogeneous accelerator for highly efficient learning systems
US11721685B2 (en) * 2021-05-26 2023-08-08 Avago Technologies International Sales Pte. Limited Copper-bonded memory stacks with copper-bonded interconnection memory systems

Family Cites Families (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4987392A (en) * 1988-10-17 1991-01-22 Motorola, Inc. Gallium arsenide antenna switch
US6263198B1 (en) * 1996-06-14 2001-07-17 Wj Communications, Inc. Multi-layer printed wiring board having integrated broadside microwave coupled baluns
US6104082A (en) * 1998-04-24 2000-08-15 International Business Machines Corporation Metallization structure for altering connections
US6294407B1 (en) * 1998-05-06 2001-09-25 Virtual Integration, Inc. Microelectronic packages including thin film decal and dielectric adhesive layer having conductive vias therein, and methods of fabricating the same
US6456502B1 (en) * 1998-09-21 2002-09-24 Compaq Computer Corporation Integrated circuit device/circuit board connection apparatus
US6097273A (en) * 1999-08-04 2000-08-01 Lucent Technologies Inc. Thin-film monolithic coupled spiral balun transformer
JP2001217355A (ja) * 1999-11-25 2001-08-10 Hitachi Ltd 半導体装置
US6594153B1 (en) * 2000-06-27 2003-07-15 Intel Corporation Circuit package for electronic systems
US6970362B1 (en) * 2000-07-31 2005-11-29 Intel Corporation Electronic assemblies and systems comprising interposer with embedded capacitors
US6617243B1 (en) * 2000-08-10 2003-09-09 International Business Machines Corporation Routing for multilayer ceramic substrates to reduce excessive via depth
US6806558B2 (en) * 2002-04-11 2004-10-19 Triquint Semiconductor, Inc. Integrated segmented and interdigitated broadside- and edge-coupled transmission lines
US7102367B2 (en) * 2002-07-23 2006-09-05 Fujitsu Limited Probe card and testing method of semiconductor chip, capacitor and manufacturing method thereof
KR100864501B1 (ko) * 2002-11-19 2008-10-20 삼성전자주식회사 액정 표시 장치
JP4131935B2 (ja) * 2003-02-18 2008-08-13 株式会社東芝 インターフェイスモジュールとインターフェイスモジュール付ｌｓｉパッケージ及びその実装方法
US20050062137A1 (en) * 2003-09-18 2005-03-24 International Business Machines Corporation Vertically-stacked co-planar transmission line structure for IC design
US20050121766A1 (en) * 2003-10-22 2005-06-09 Devnani Nurwati S. Integrated circuit and method of manufacturing an integrated circuit and package
US7566960B1 (en) * 2003-10-31 2009-07-28 Xilinx, Inc. Interposing structure
US6875921B1 (en) * 2003-10-31 2005-04-05 Xilinx, Inc. Capacitive interposer
US7233061B1 (en) * 2003-10-31 2007-06-19 Xilinx, Inc Interposer for impedance matching
US7078812B2 (en) * 2004-08-30 2006-07-18 Hewlett-Packard Development Company, L.P. Routing differential signal lines in a substrate
US7400255B2 (en) * 2005-02-28 2008-07-15 Impinj, Inc. Wireless functional testing of RFID tag
US7464359B2 (en) * 2006-03-27 2008-12-09 International Business Machines Corporation Method for re-routing an interconnection array to improve switching behavior in a single net and an associated interconnection array structure
US20080099884A1 (en) * 2006-10-31 2008-05-01 Masahio Inohara Staggered guard ring structure
US8476735B2 (en) * 2007-05-29 2013-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Programmable semiconductor interposer for electronic package and method of forming
US20100073018A1 (en) * 2008-09-23 2010-03-25 Tektronix, Inc. Adjustable probe head
US20100090308A1 (en) * 2008-10-10 2010-04-15 Charu Sardana Metal-oxide-metal capacitors with bar vias
KR101295869B1 (ko) * 2009-12-21 2013-08-12 한국전자통신연구원 복수의 절연층들에 형성된 선로 필터
US8446230B2 (en) * 2010-05-28 2013-05-21 Raytheon Company Microwave directional coupler
KR101159456B1 (ko) * 2010-09-15 2012-06-25 숭실대학교산학협력단 신호 효율이 최대화된 전송선 변압기
US8615694B2 (en) * 2011-02-07 2013-12-24 Texas Instruments Incorporated Interposer TAP boundary register coupling stacked die functional input/output data
US8618814B2 (en) * 2011-02-07 2013-12-31 Ati Technologies Ulc High bandwidth passive switching current sensor
US8743557B2 (en) * 2011-07-21 2014-06-03 Ibiden Co., Ltd. Printed wiring board
US8809073B2 (en) * 2011-08-03 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and methods for de-embedding through substrate vias
US20130051117A1 (en) * 2011-08-24 2013-02-28 Advanced Micro Devices, Inc. Integrated circuit with vertically integrated passive variable resistance memory and method for making the same
US20130051115A1 (en) * 2011-08-24 2013-02-28 Advanced Micro Devices, Inc. Integrated circuit with backside passive variable resistance memory and method for making the same
US9245852B2 (en) * 2011-09-08 2016-01-26 Taiwan Semiconductor Manufacturing Co., Ltd. ESD protection for 2.5D/3D integrated circuit systems
JP5948844B2 (ja) * 2011-12-14 2016-07-06 ソニー株式会社 導波路およびこれを備えたインターポーザ基板ならびにモジュールおよび電子機器
US20130159587A1 (en) * 2011-12-15 2013-06-20 Aaron Nygren Interconnect Redundancy for Multi-Interconnect Device
US10074600B2 (en) * 2012-03-30 2018-09-11 Ati Technologies Ulc Method of manufacturing interposer-based damping resistor
US9391010B2 (en) * 2012-04-02 2016-07-12 Taiwan Semiconductor Manufacturing Co., Ltd. Power line filter for multidimensional integrated circuits
US8779592B2 (en) * 2012-05-01 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Via-free interconnect structure with self-aligned metal line interconnections
US10290606B2 (en) * 2012-06-21 2019-05-14 Advanced Micro Devices, Inc. Interposer with identification system
US8937389B2 (en) * 2012-08-07 2015-01-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices comprising GSG interconnect structures
IL223414A (en) * 2012-12-04 2017-07-31 Elta Systems Ltd Integrated electronic device and method for creating it
US9355960B2 (en) * 2013-12-13 2016-05-31 Taiwan Semiconductor Manufacturing Co., Ltd. Electromagnetic bandgap structure for three dimensional ICS
KR20150095092A (ko) * 2014-02-12 2015-08-20 한국전자통신연구원 고속 신호 전달용 기판 조립체 및 그 제조방법
US9355997B2 (en) * 2014-03-12 2016-05-31 Invensas Corporation Integrated circuit assemblies with reinforcement frames, and methods of manufacture
US9432121B2 (en) * 2014-06-05 2016-08-30 Xilinx, Inc. Optical communication circuits
JP2016076533A (ja) * 2014-10-03 2016-05-12 イビデン株式会社 バンプ付きプリント配線板およびその製造方法
US9548158B2 (en) * 2014-12-02 2017-01-17 Globalfoundries Inc. 3D multipath inductor
JP2016111069A (ja) * 2014-12-03 2016-06-20 イビデン株式会社 パッケージ基板
US9413054B2 (en) * 2014-12-10 2016-08-09 Harris Corporation Miniature wideband quadrature hybrid
US9583438B2 (en) * 2014-12-26 2017-02-28 Taiwan Semiconductor Manufacturing Company Ltd. Interconnect structure with misaligned metal lines coupled using different interconnect layer
CN104503180B (zh) * 2015-01-08 2017-11-07 京东方科技集团股份有限公司 一种阵列基板、显示装置及其驱动方法
JP6048633B1 (ja) * 2015-04-09 2016-12-21 株式会社村田製作所 複合伝送線路および電子機器
US9680196B2 (en) * 2015-09-04 2017-06-13 Avago Technologies General Ip (Singapore) Pte. Ltd. On-chip differential wilkinson divider/combiner
CN106952900B (zh) * 2016-01-07 2021-07-27 联华电子股份有限公司 半导体布局结构
US9806014B2 (en) * 2016-01-27 2017-10-31 Advanced Micro Devices, Inc. Interposer with beyond reticle field conductor pads
JP6571035B2 (ja) * 2016-03-18 2019-09-04 日本ルメンタム株式会社 プリント回路基板、光モジュール、及び伝送装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110780804A (zh) * 2018-07-27 2020-02-11 爱思开海力士有限公司 存储器模块和数据处理系统
CN114247484A (zh) * 2020-09-24 2022-03-29 京东方科技集团股份有限公司 微流控装置及微流控系统

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