CN202678301U - 用于小的高容量裸片的晶片级芯片尺寸封装和集成电路封装 - Google Patents

用于小的高容量裸片的晶片级芯片尺寸封装和集成电路封装 Download PDF

Info

Publication number
CN202678301U
CN202678301U CN2011205077923U CN201120507792U CN202678301U CN 202678301 U CN202678301 U CN 202678301U CN 2011205077923 U CN2011205077923 U CN 2011205077923U CN 201120507792 U CN201120507792 U CN 201120507792U CN 202678301 U CN202678301 U CN 202678301U
Authority
CN
China
Prior art keywords
nude film
wafer
area
front surface
chip scale
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2011205077923U
Other languages
English (en)
Inventor
菲利普·S·额
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Atmel Corp
Original Assignee
Atmel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Atmel Corp filed Critical Atmel Corp
Application granted granted Critical
Publication of CN202678301U publication Critical patent/CN202678301U/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Dicing (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

所揭示的WLCSP解决方案通过以下方式克服用于小的高容量裸片的扇出WLCSP解决方案及其它常规WLCSP解决方案的限制：增加半导体衬底上的裸片之间的划线区域的宽度以适应部分地延伸超出所述裸片的外围边缘的接合结构(例如，焊料球)。可在晶片上沿x及y方向加宽所述划线区域。可将所述经加宽划线区域并入到掩模组的设计中。

Description

用于小的高容量裸片的晶片级芯片尺寸封装和集成电路封装
技术领域
本实用新型大体来说涉及半导体封装，且更特定来说涉及用于小的高容量裸片的晶片级芯片尺寸(WLCSP)封装。 
背景技术
WLCSP是指在晶片级上封装集成电路而非在每一晶片切割之后组装每一个别单元的封装的传统工艺的技术。常规WLCSP技术将晶片制作工艺扩展为包含装置互连及装置保护过程。 
用以针对小裸片实施WLCSP技术的常规方法需要对一级晶片上的裸片进行划线并从所述晶片分离出所述裸片。接着将所述裸片进一步分开地放置于二级晶片上，因此用以将所述裸片连接到印刷电路板(PCB)的焊料球将具有足够空间而不会影响下一裸片。当从一级晶片切出裸片并将其放置于二级晶片中时，所述裸片需要完全对准，否则结果将受损害。单独的过程将原始接合垫分布成现在隔开的球垫。二级晶片的使用及对应的额外工艺步骤导致耗时且昂贵的WLCSP解决方案。 
用以实施WLCSP的另一常规方法是将裸片重布局成更大大小以适应目标球的更大间距。此方法也为耗时且昂贵的，因为必须以不同布局来形成另一裸片，此需要额外设计时间。另外，产品与质量控制人员需要表征及测试新设计以确保其在设计规格内操作。假如顾客正在使用原始裸片，那么其可需要重新证明新裸片合格。 
实用新型内容
所揭示的WLCSP解决方案通过以下方式克服用于小的高容量裸片的扇出WLCSP解决方案及其它常规WLCSP解决方案的限制：增加半导体衬底上的裸片之间的划线区域的宽度以适应延伸超出所述裸片的外围边缘的接合结构(例如，焊料球)。可在晶片上沿x及y方向加宽所述划线区域。可将所述经加宽划线区域并入到掩模组的设计中。 
WLCSP的特定实施方案提供胜过常规解决方案的优点，包含但不限于：1)用以制作小WLCSP裸片的成本及时间减少；2)不必重新设计裸片布局；3)不增加用于WLCSP 裸片评估的产品与质量工程设计时间；4)顾客不需要重新证明新裸片布局合格；5)单个裸片探测可使用同一硬件(探测卡)，因为裸片及垫位置尚未改变；6)减少上市时间，因为不执行划线、锯割及在二级晶片上放置裸片的额外且耗时的步骤；及7)原始一级设计数据库中的任何改变将具有WLCSP裸片的相同改变。 
在附图及下文说明中阐述一个或一个以上所揭示实施方案的细节。依据说明、图式及权利要求书，其它特征、方面及优点将变得显而易见。 
附图说明
图1是常规的扇出WLCSP的示意性横截面图。 
图2A是示范性晶片前表面的示意性俯视平面图，所述前表面包含用以适应延伸超出裸片的外围边缘的接合结构的经加宽划线区域。 
图2B是从图2A的晶片切出的示范性裸片的示意性俯视平面图。 
图2C是根据参考图2A及图2B所描述的技术制作且倒装芯片接合到PCB的WLCSP的示意性横截面图。 
图3是用于制造具有支撑区域的WLCSP的示范性工艺的流程图。 
具体实施方式
图1是常规的扇出WLCSP 100的示意性横截面图。在一些实施方案中，扇出WLCSP100包括半导体裸片102及囊封半导体裸片102的一部分的模具帽108。直接在半导体裸片102的前表面上及模具帽108的部分表面上提供重布线层压结构110。重布线层压结构110中的重选路金属层重分布半导体裸片102的前表面(电路侧)上的接触垫104以在绝缘层上形成扇出接合垫106。此后，可将焊料球112附接到扇出接合垫106。可接着使用倒装芯片技术将扇出WLCSP 100直接安装到PCB上。在扇出WLCSP 100中使用重布线层压结构110进行焊料球重分布需要额外的耗时且昂贵的工艺步骤，所述步骤可需要使用光学光刻及薄膜沉积技术进行到晶片上的每一裸片的多层薄膜金属重选路。 
图2A是示范性晶片前表面的示意性俯视平面图，所述前表面包含用以适应延伸超出裸片202的外围边缘的接合结构204的经加宽划线区域206。划线区域206(也称为“锯割道”或“划线通道”)包含“x”划线区域206b及“y”划线区域206a，其中“x”及“y”是指晶片200的前表面上的水平及垂直方向。出于论述目的，图2中仅展示四 个裸片及两个焊料球。实际上，晶片200将具有分布在晶片200的前表面上的更多的裸片，且每一裸片将连接到数个焊料球或凸块(例如，8个焊料球)。 
在一些实施方案中，经加宽划线区域206可基于焊料球的预期间距(例如，400μm)而加宽。举例来说，可在掩模组中加宽划线区域206以适应焊料球204的部分地延伸超出裸片202的外围边缘的部分加上用以允许在不损坏焊料球204或裸片202的情况下在焊料球204之间进行锯割的一些额外空间。在一些实施方案中，划线区域206可为D+nμm宽，其中D为焊料球的直径(例如，230μm)，且n为足以适应锯条(例如，100μm)使得不会在锯割期间损坏球或裸片的额外距离。在一些实施方案中，使划线区域206的宽度延伸超出给定工艺的标准宽度(所述给定工艺受用以在锯割过程期间分离裸片的锯条的宽度限制)，以适应延伸超出裸片的球。 
可将焊料球204直接(无重分布金属或导线)放置于裸片202的接触垫(未展示)上，从而允许经加宽划线区域206适应焊料球204的部分地延伸超出裸片202的外围边缘的部分。因此，不需要在常规的扇出WLCSP 100中使用的重布线层压结构110或对应的额外工艺步骤，例如到晶片200上的每一裸片202的多层薄膜金属重选路。 
图2B是从图2A的晶片200切出的示范性裸片202的示意性俯视平面图。在锯割(也称为“切割”或“单个化”)之后，经单个化裸片202包含集成电路区域209及经延伸区域208。集成电路区域209包含集成电路及用于将接合结构204附接到裸片202的接触垫(参见图2C)。经延伸区域208为预先单个化的经加宽划线区域206的在锯割之后保留且至少部分地环绕集成电路区域209的一部分，如图2B中所示。 
图2C是根据参考图2A及图2B所描述的技术制作且倒装芯片接合到PCB 212的WLCSP的示意性横截面图。在所示的实例中，裸片202由模具帽214部分地囊封。裸片202的前表面上的接触垫210耦合到接合结构204(例如，焊料球或凸块)。注意，接合结构204的若干部分横向部分地延伸超出集成电路区域209的外围边缘且延伸到经延伸区域208中，如图2C中所示。 
图3是具有如图2A中所示的经加宽划线区域的WLCSP制作工艺300的流程图。在一些实施方案中，可使用单个半导体衬底(例如，晶片200)来制作WLCSP，使得接合结构204的若干部分由于裸片202相对于接合结构204为小的大小而部分地延伸超出集成电路区域209且延伸到经加宽划线区域206中。经加宽划线区域206可并入到掩模组的设计中且使用已知的WLCSP工艺及技术而施加到晶片200。 
在一些实施方案中，工艺300可通过在半导体衬底(例如，晶片)的前表面上形成间隔开的半导体裸片而开始。半导体裸片通过划线区域而在所述半导体衬底上彼此分 离，所述划线区域延伸超出至少基于用以在锯割过程期间分离裸片的锯条的宽度的宽度(302)。针对每一裸片，工艺300可通过在半导体衬底的前表面上形成接合结构并使用(举例来说)金属接触垫将所述接合结构电耦合到裸片而继续。针对每一裸片，接合结构可部分地延伸超出裸片的外围边缘且延伸到经加宽划线区域中(304)。 
可沿着每一经加宽划线区域的中间锯割半导体衬底以分离裸片，使得每一裸片维持环绕集成电路区域的经延伸区域(306)，如图2B及图2C中所示。可使用倒装芯片技术将个别裸片连接到印刷电路板。可将所述印刷电路板安装到任何所要电子装置中。 
尽管此文件含有许多特定实施方案细节，但这些细节不应解释为对可主张的范围的限定，而是应理解为对特定实施例可特有的特征的说明。在此说明书中在单独实施例的背景中描述的某些特征还可以组合形式实施于单个实施例中。相反地，在单个实施例的背景中描述的各种特征也可单独地或以任何适合子组合形式实施于多个实施例中。而且，虽然上文可将特征描述为以某些组合形式起作用且甚至最初主张如此，但来自所主张组合的一个或一个以上特征在一些情况下可从所述组合去除，且所述所主张组合可针对一子组合或一子组合的变化形式。 

Claims (7)

1.一种用于小的高容量裸片的晶片级芯片尺寸封装设备，其特征在于包括：
半导体衬底，其具有前表面及后表面；
多个间隔开的半导体裸片，其制作于所述前表面上且通过划线区域而在所述前表面上物理分离；及
一个或一个以上接合结构，其形成于所述前表面上且电耦合到所述裸片，其中至少一个裸片的至少一个接合结构部分地延伸超出所述裸片的外围边缘且延伸到划线区域中，且其中所述划线区域延伸超出至少基于用以在锯割过程期间分离所述裸片的锯条的宽度的宽度。
2.根据权利要求1所述的晶片级芯片尺寸封装设备，其特征在于所述至少一个接合结构为球或凸块。
3.根据权利要求2所述的晶片级芯片尺寸封装设备，其特征在于所述球或凸块为焊料球或凸块。
4.根据权利要求1所述的晶片级芯片尺寸封装设备，其特征在于所述设备为半导体晶片。
5.一种用于小的高容量裸片的集成电路封装，其特征在于包括：
半导体衬底，其具有前表面及后表面；
集成电路，其制作于所述衬底的所述前表面的第一区域上且含在所述第一区域内；及
一个或一个以上接合结构，其物理及电耦合到集成电路裸片，其中至少一个接合结构部分地延伸到所述前表面的在所述第一区域之外的第二区域中，其中所述第二区域为半导体晶片上预先单个化的经加宽划线区域的在锯割之后保留且至少部分地环绕所述第一区域的一部分。
6.根据权利要求5所述的集成电路封装，其特征在于所述至少一个接合结构为球或凸块。 
7.根据权利要求6所述的集成电路封装，其特征在于所述球或凸块为焊料球或凸块。 
CN2011205077923U 2011-07-26 2011-12-05 用于小的高容量裸片的晶片级芯片尺寸封装和集成电路封装 Expired - Fee Related CN202678301U (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/191,349 US8828846B2 (en) 2011-07-26 2011-07-26 Method of computing a width of a scribe region based on a bonding structure that extends into the scribe reigon in a wafer-level chip scale (WLCSP) packaging
US13/191,349 2011-07-26

Publications (1)

Publication Number Publication Date
CN202678301U true CN202678301U (zh) 2013-01-16

Family

ID=45971483

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2011205077923U Expired - Fee Related CN202678301U (zh) 2011-07-26 2011-12-05 用于小的高容量裸片的晶片级芯片尺寸封装和集成电路封装

Country Status (3)

Country Link
US (1) US8828846B2 (zh)
CN (1) CN202678301U (zh)
DE (1) DE202011052204U1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108269747A (zh) * 2016-12-30 2018-07-10 亚德诺半导体集团 具有划片槽导体的半导体晶片和相关方法
CN112630633A (zh) * 2015-12-01 2021-04-09 德州仪器公司 测试多个裸片的系统及方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105047628B (zh) * 2015-06-05 2017-08-22 苏州迈瑞微电子有限公司 晶圆级芯片tsv封装结构及其封装方法
US10147645B2 (en) 2015-09-22 2018-12-04 Nxp Usa, Inc. Wafer level chip scale package with encapsulant

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3365743B2 (ja) * 1999-02-03 2003-01-14 ローム株式会社 半導体装置
JP2000243900A (ja) * 1999-02-23 2000-09-08 Rohm Co Ltd 半導体チップおよびそれを用いた半導体装置、ならびに半導体チップの製造方法
KR100344833B1 (ko) * 2000-04-03 2002-07-20 주식회사 하이닉스반도체 반도체 패키지 및 그의 제조방법
TW558772B (en) * 2001-08-08 2003-10-21 Matsushita Electric Ind Co Ltd Semiconductor wafer, semiconductor device and fabrication method thereof
US7749882B2 (en) * 2006-08-23 2010-07-06 Micron Technology, Inc. Packaged microelectronic devices and methods for manufacturing packaged microelectronic devices
CN102034796B (zh) * 2009-10-01 2014-08-27 精材科技股份有限公司 晶片封装体及其制造方法
US8034661B2 (en) * 2009-11-25 2011-10-11 Stats Chippac, Ltd. Semiconductor device and method of forming compliant stress relief buffer around large array WLCSP
JP5532867B2 (ja) * 2009-11-30 2014-06-25 ソニー株式会社 固体撮像装置及びその製造方法、並びに固体撮像素子の製造方法及び半導体装置
US8409926B2 (en) * 2010-03-09 2013-04-02 Stats Chippac, Ltd. Semiconductor device and method of forming insulating layer around semiconductor die
US8163629B2 (en) * 2010-08-05 2012-04-24 Infineon Technologies Ag Metallization for chip scale packages in wafer level packaging

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112630633A (zh) * 2015-12-01 2021-04-09 德州仪器公司 测试多个裸片的系统及方法
CN108269747A (zh) * 2016-12-30 2018-07-10 亚德诺半导体集团 具有划片槽导体的半导体晶片和相关方法

Also Published As

Publication number Publication date
US20130026605A1 (en) 2013-01-31
US8828846B2 (en) 2014-09-09
DE202011052204U1 (de) 2012-03-19

Similar Documents

Publication Publication Date Title
US20090278263A1 (en) Reliability wcsp layouts
US8580673B2 (en) Underfill flow guide structures and method of using same
CN106206457B (zh) 半导体封装
US10770331B2 (en) Semiconductor wafer device and manufacturing method thereof
DE102019130466B4 (de) Dreidimensionale integration grosser systeme und verfahren zu deren herstellung
CN202678301U (zh) 用于小的高容量裸片的晶片级芯片尺寸封装和集成电路封装
KR100886706B1 (ko) 적층 패키지 및 그의 제조 방법
KR102356754B1 (ko) 반도체 장치
CN108364919A (zh) 晶片封装结构及晶片封装结构阵列
JP2020536382A (ja) チップ中間体、その製造システム、半導体チップを作成する方法、およびそのテスト方法
CN108346623A (zh) 晶片封装方法
KR20090034788A (ko) 릴리프된 활성 영역을 가지는 다이를 포함하는 집적 회로 패키지 시스템
US9318461B2 (en) Wafer level array of chips and method thereof
CN102931186A (zh) 一种具有较窄划片槽的晶圆
US20150028482A1 (en) Device layout for reducing through-silicon-via stress
CN106206557B (zh) 硅中介层
TW201444041A (zh) 包含不同佈線圖案的覆晶薄膜、包含其之可撓性顯示裝置以及可撓性顯示裝置之製造方法
CN105023877B (zh) 半导体晶片、封装结构与其制作方法
KR20080011617A (ko) 웨이퍼 레벨 칩 사이즈 패키지 및 그 제조 방법
JPS59220947A (ja) 半導体装置の製造方法
CN105261568A (zh) 中介基板的制法
US9583406B2 (en) System and method for dual-region singulation
CN203932045U (zh) 牺牲结构降低应力的晶圆级芯片尺寸封装结构
US11056435B2 (en) Semiconductor package with chamfered pads
US6570263B1 (en) Structure of plated wire of fiducial marks for die-dicing package

Legal Events

Date Code Title Description
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20130116

Termination date: 20131205