JP2020536382A - チップ中間体、その製造システム、半導体チップを作成する方法、およびそのテスト方法 - Google Patents

チップ中間体、その製造システム、半導体チップを作成する方法、およびそのテスト方法 Download PDF

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Abstract

【課題】チップ中間体から半導体チップを作成する方法および半導体チップのテスト方法を提供。【解決手段】チップ中間体は、複数のチップ・エリア（半導体チップ）を含んだ半導体領域を含む。チップ・エリアが半導体チップとしてそれぞれ切り出される。切断領域がチップ・エリアのエッジに沿って設けられ、半導体チップを切り出すために切断領域が切断される。コンタクト領域が切断領域を挟んでチップ・エリアと向かい合って設けられ、コンタクト領域は、チップ・エリアをテストするためにテスト・ユニットのプローブによってコンタクトされるように構成され、電気配線がチップ・エリアとコンタクト領域とを接続するために切断領域と連続して設けられる。【選択図】図３Ｂ

Description

本発明は、複数の半導体チップおよびチップ中間体（chip intermediate body）をテストすること、即ち小さいダイ・チップのウェーハ・スケール・テスティング（wafer scale testing）および初期化に関する。より具体的には、本発明は、チップ中間体、そのチップ中間体から半導体チップを作成し、テストする方法に関する。
最近、複数の半導体チップをテストすることに関して様々な技術が知られている。
「小さいダイ・チップ（small-die）」サイズは、現在、マイクロ・バンプ（２０μｍピッチ）を伴って約１００μｍ×１００μｍであり、より小さくなることが予測される。デバイスのロジック・テスティングおよび初期化（例えば、不揮発性メモリへの初期データの書き込み）のためのチップ当たりのコストは高価であり、既存の製造テスト方法は、マイクロ・バンプをプローブすることができない。既存の技術は、ウェーハレベル・テストおよびバーンイン（ＷＬＴＢＩ：Ｗａｆｅｒ−Ｌｅｖｅｌ Ｔｅｓｔ ａｎｄ Ｂｕｒｎ−ｉｎ）を含み、ウェーハレベルでテストを行うことによって製造コストを削減する。
本発明は、チップ中間体、その製造システム、チップ中間体から半導体チップを作成する方法、および半導体チップのテスト方法を提供する。
それゆえに、当技術分野では前述の問題に取り組む必要がある。
第１の態様の観点から、本発明は、複数のチップ・エリアを含んだ半導体領域であって、チップ・エリアが半導体チップとしてそれぞれ切り出される半導体領域、チップ・エリアのエッジに沿って設けられた切断領域であって、半導体チップを切り出すために切断される切断領域、切断領域を挟んでチップ・エリアと向かい合って設けられたコンタクト領域であって、チップ・エリアをテストするためにテスト・ユニットのプローブによってコンタクトされるように構成されたコンタクト領域、およびチップ・エリアとコンタクト領域とを接続するために切断領域と連続して設けられた電気配線を備える、チップ中間体を提供する。
さらなる態様の観点から、本発明は、本発明のチップ中間体を製造するための半導体チップ製造システムを提供する。
さらなる態様の観点から、本発明は、本発明のチップ中間体を作製するステップと、コンタクト領域とコンタクトするテスト・ユニットのプローブを用いてチップ・エリアをテストするステップとを含む、チップ・エリアをテストするための方法を提供する。
さらなる態様の観点から、本発明は、テスト・ユニットのプローブを用いて本発明のチップ中間体上に設けられた半導体領域をテストするステップと、半導体チップを切り出すために切断領域を切断するステップとを含む、半導体チップを作製するための方法を提供する。
本発明の実施形態によれば、チップ中間体が提供される。チップ中間体は、半導体領域、切断領域、コンタクト領域、および電気配線を含む。半導体領域は、複数のチップ・エリアを含む。チップ・エリアは、半導体チップとしてそれぞれ切り出される。切断領域は、チップ・エリアのエッジに沿って設けられる。切断領域は、半導体チップを切り出すために切断される。コンタクト領域は、切断領域を挟んでチップ・エリアと向かい合って設けられる。コンタクト領域は、チップ・エリアをテストするためにテスト・ユニットのプローブによってコンタクトされる。電気配線は、チップ・エリアとコンタクト領域とを接続するために切断領域と連続して設けられる。
本発明の別の実施形態によれば、チップ中間体を製造するためのチップ中間体製造システムが提供される。チップ中間体は、半導体領域、切断領域、コンタクト領域、および電気配線を含む。半導体領域は、複数のチップ・エリアを含む。チップ・エリアは、半導体チップとしてそれぞれ切り出される。切断領域は、チップ・エリアのエッジに沿って設けられる。切断領域は、半導体チップを切り出すために切断される。コンタクト領域は、切断領域を挟んでチップ・エリアと向かい合って設けられる。コンタクト領域は、チップ・エリアをテストするためにテスト・ユニットのプローブによってコンタクトされる。電気配線は、チップ・エリアとコンタクト領域とを接続するために切断領域と連続して設けられる。
本発明のさらに別の実施形態によれば、半導体チップ製造システムが提供される。半導体チップ製造システムは、作製ユニット、テスト・ユニット、および分離ユニットを含む。作製ユニットは、半導体領域、切断領域、コンタクト領域、および電気配線を含んだチップ中間体を作製する。半導体領域は、半導体チップとしてそれぞれ切り出される複数のチップ・エリアを含む。切断領域は、チップ・エリアのエッジに沿って設けられる。切断領域は、半導体チップを切り出すために切断される。コンタクト領域は、切断領域を挟んでチップ・エリアと向かい合って設けられる。電気配線は、チップ・エリアとコンタクト領域とを接続するために切断領域と連続して設けられる。テスト・ユニットは、チップ・エリアをテストする。テスト・ユニットは、チップ・エリアをテストするためにコンタクト領域とコンタクトするためのプローブを含む。分離ユニットは、半導体チップを切り出すために切断領域を切断する。
本発明のさらに別の実施形態によれば、チップ・エリアをテストするための方法が提供される。方法は、半導体領域、切断領域、コンタクト領域、および電気配線を含んだチップ中間体を作製するステップを含む。半導体領域は、半導体チップとしてそれぞれ切り出される複数のチップ・エリアを含む。切断領域は、チップ・エリアのエッジに沿って設けられる。切断領域は、半導体チップを切り出すために切断される。コンタクト領域は、切断領域を挟んでチップ・エリアと向かい合って設けられる。電気配線は、チップ・エリアとコンタクト領域とを接続するために切断領域と連続して設けられる。方法は、コンタクト領域とコンタクトするテスト・ユニットのプローブを用いてチップ・エリアをテストするステップをさらに含む。
本発明のさらに別の実施形態によれば、半導体チップを作製するための方法が提供される。方法は、テスト・ユニットのプローブを用いてチップ中間体上に設けられた半導体領域をテストするステップを含み、チップ中間体は、半導体領域、切断領域、コンタクト領域、および電気配線を含む。半導体領域は、半導体チップとしてそれぞれ切り出される複数のチップ・エリアを含む。切断領域は、チップ・エリアのエッジに沿って設けられる。切断領域は、半導体チップを切り出すために切断される。コンタクト領域は、切断領域を挟んでチップ・エリアと向かい合って設けられる。電気配線は、チップ・エリアとコンタクト領域とを接続するために切断領域と連続して設けられる。方法は、半導体チップを切り出すために切断領域を切断するステップをさらに含む。
次に、添付図面を参照して本発明の実施形態が、例としてのみ、記載される。
本発明の例示的な実施形態による製造システムの構成を示すブロック図を描く。 図２Ａは例示的な実施形態による小さいダイの概略図を描く。図２Ｂは例示的な実施形態によるスーパーダイ（super-die）の概略図を描く。図２Ｃは例示的な実施形態による半導体ウェーハの概略図を描く。 図３Ａは例示的な実施形態によるスーパーダイの概略図を描く。図３Ｂは図３Ａ中のラインＩＩＩＢ−ＩＩＩＢに沿った概略断面図を描く。 図４Ａ、４Ｂ、４Ｃ、４Ｄ、４Ｅ、４Ｆおよび４Ｇは例示的な実施形態による小さいダイの作製プロセスを描く。 図５Ａ、５Ｂおよび５Ｃは例示的な実施形態による小さいダイの切断プロセスを描く。 本発明の別の例示的な実施形態によるスーパーダイの概略図を描く。
以下に、本発明の例示的な実施形態が添付図面を参照して詳細に記載される。
本発明は、以下に示されるこれらの例示的な実施形態には限定されず、本発明の範囲内で様々な修正を伴って実施されてよいことに留意すべきである。加えて、本明細書に用いられる図面は、説明のためであり、実際の寸法を示さないことがある。
図１は、本発明の例示的な実施形態による製造システム１の構成を示すブロック図を描く。
図１に示されるように、製造システム１は、作製ユニット３、テスト・ユニット５、および分離ユニット７を含んでよい。
作製ユニット３は、従来の半導体製造技術を用いて半導体ウェーハを作製する。この技術は、フロント・エンド・オブ・ライン（ＦＥＯＬ：ｆｒｏｎｔ ｅｎｄ ｏｆ ｌｉｎｅ）、バック・エンド・オブ・ライン（ＢＥＯＬ：ｂａｃｋ ｅｎｄ ｏｆ ｌｉｎｅ）、および化学機械研磨（ＣＭＰ：ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）を含んでよい。半導体ウェーハから、複数の半導体チップ（例えば、マイクロ・チップ）が切り出される。この例示的な実施形態は、半導体チップのサイズが小さいことを想定する（後述）。以下、半導体チップは、小さいダイ（ｓｍａｌｌ−ｄｉｅ）と呼ばれる。
テスト・ユニット５は、半導体ウェーハ上の複数の小さいダイのロジック・テストおよび初期化のために提供される。テスト・ユニット５は、従来の（既存の）テスティング装置であってよい。テスト・ユニット５は、テスト・プローブ５０（後述）を含んでよいことに留意されたい。テスト・ユニット５は、複数の小さいダイの各々へ初期データを書き込み、テスト・プローブ５０を用いてそれらの動作を確認する。
分離ユニット７は、半導体ウェーハを個々の小さいダイへ分離する（切断する）。分離ユニット７は、半導体ウェーハを反応性イオン・エッチング（ＲＩＥ：ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ）で切断する。他の従来の切断技術、例えば、ブレードまたはレーザ切断も分離ユニット７に適用可能であることに留意されたい。
図２Ａは、例示的な実施形態による小さいダイ９の概略図を描く。図２Ｂは、例示的な実施形態によるスーパーダイ１０の概略図を描く。図２Ｃは、例示的な実施形態による半導体ウェーハ１１の概略図を描く。
図２Ａに示されるように、小さいダイ９は、プレート部材であり、平面視において一般に正方形を有する。小さいダイ９は、その表面上に複数のマイクロ・バンプ１１１を含んでよい。マイクロ・バンプ１１１は、例えば、蒸着、めっきまたは印刷によって小さいダイ９の表面上に設けられた突出電極である。マイクロ・バンプ１１１は、小さいダイ９が配線ボード（示されない）上に搭載されるときの接点であることに留意されたい。
上述のように、この例示的な実施形態は、小さいダイ９のサイズが小さいことを想定する。小さいダイ９のサイズ（幅）は、１ｍｍ未満、および好ましくは約５０μｍ（マイクロメータ）〜約５００μｍである。図に示される例では、小さいダイ９のサイズが約１００μｍである。さらに、例えば２０μｍピッチで複数のマイクロ・バンプ１１１が設けられる。
図２Ｂに示されるように、スーパーダイ１０は、プレート部材であり、平面視において一般に正方形を有する。スーパーダイ１０は、複数の小さいダイ９を含んでよい。スーパーダイ１０の構成は、図３を参照して後に記載される。スーパーダイ１０のサイズ（幅）は、例えば、３ｍｍ〜５０ｍｍ、好ましくは５ｍｍ〜３０ｍｍである。スーパーダイ１０は、中間体の一例である。
図２Ｃに示されるように、半導体ウェーハ１１は、プレート部材であり、平面視において一般に円形を有する。半導体ウェーハ１１は、複数のスーパーダイ１０を含んでよい。半導体ウェーハ１１のサイズ（直径）は、例えば、３００ｍｍまたは４５０ｍｍである。
小さいダイ９のサイズが１００μｍ×１００μｍであり、スーパーダイ１０のサイズが６．８ｍｍ×６．８ｍｍであり、半導体ウェーハ１１の直径が３００ｍｍであると仮定すると、単一の半導体ウェーハ１１でおよそ７百万片の小さいダイ９を提供できる。同様に、単一の半導体ウェーハ１１でおよそ１，５００片のスーパーダイ１０を提供できる。さらに、単一のスーパーダイ１０でおよそ４，０００（６４×６４）片の小さいダイ９を提供できる。
ここで、本例示的な実施形態は、小さいダイ９が既存の製造テスト方法を用いたテストの必要条件を満たさないことを想定する。言い換えれば、テスト・ユニット５によってテスト可能であるためには小さいダイ９のサイズが小さ過ぎる。小さいダイ９が専用テスト装置を必要とすれば、小さいダイ９の生産コスト（特に、ロジック・テスティング・コストおよび初期化コスト）が増加する。
本例示的な実施形態においては、テスト・ユニット５（図１参照）によって、すなわち、既存のテスティング装置によって、複数の小さいダイ９が設けられたスーパーダイ１０をテストすることができる。言い換えれば、テスト・ユニット５に対するサイズ制限内にあるようにスーパーダイ１０のサイズが定められる。スーパーダイ１０は、標準的なダイとして振舞ってよいことに留意されたい。これは、小さいダイ９の生産コスト削減を可能にする。
マイクロ・バンプ１１１間のピッチは、テスト・ユニット５にとって狭すぎることに留意されたい。言い換えれば、マイクロ・バンプ１１１の配置は、テスト・ユニット５のプローブ５０によってプローブされる（コンタクトされる）のに適しない。
図３Ａは、例示的な実施形態によるスーパーダイ１０の概略図を描く。図３Ｂは、図３Ａ中のラインＩＩＩＢ−ＩＩＩＢに沿った概略断面図を描く。図３Ａおよび３Ｂを参照しながら、スーパーダイ１０の構成について詳細に説明する。
スーパーダイ１０に基板（例えば、Ｓｉウェーハ）１００が提供される。図３Ｂに示されるように、複数の小さいダイ９を形成するために基板１００上にベース回路１１０（後述）が設けられる。ベース回路１１０は、回路配線１３１（図５Ａ参照）および絶縁層１３２（図５Ａ参照）を含んでよい。回路配線１３１は、小さいダイ９を動作させるための回路を構成する。回路配線１３１は、銅（Ｃｕ）製であってよい。絶縁層１３２は、例えば、ＳｉＯ２であってよい。
図３Ａに示されるように、スーパーダイ１０にチップ・エリア１０１、テスト・パッド１０３、およびテスト回路１０５が設けられる。これらの要素、例えば、チップ・エリア１０１、テスト・パッド１０３、およびテスト回路１０５は、本例示的な実施形態において、配線用回路１１５およびスクライブ回路１２１によって電気的に接続される。
各々のチップ・エリア１０１は、１つの小さいダイ９に対応するエリアである。言い換えれば、チップ・エリア１０１を切り出すことによって小さいダイ９を得ることができる。複数のチップ・エリア１０１の一群が基板１００上に集積的に形成されることに留意されたい。言い換えれば、基板１００は、小さいダイ９のＭ×Ｎ（例えば、図３Ａでは３×４）クラスタのための集積エリア（integral area）１０２を含む。集積エリア１０２が半導体領域の一例である。
チップ・エリア１０１は、マイクロ・バンプ１１１を含む。マイクロ・バンプ１１１は、対応するピラー１２３の上に形成される。ピラー１２３は、銅（Ｃｕ）製であってよい。さらに、チップ・エリア１０１は、ダイ・エッジ・シール（die edge seal）１１３を含む。ダイ・エッジ・シール１１３は、小さいダイ９を、例えば、湿気および静電気から保護するための構造である。図に示される例では、ダイ・エッジ・シール１１３は、チップ・エリア１０１のエッジに沿って設けられる。チップ・エリア１０１は、初期データが書き込まれる不揮発性ランダム・アクセス・メモリ（ＮＶＲＡＭ：ｎｏｎｖｏｌａｔｉｌｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ、示されない）を含んでよいことに留意されたい。
テスト・パッド１０３は、ベース回路１１０の表面上に設けられたパッド（標準的なパッド）である。各々のテスト・パッド１０３は、ロジック・テストのときに対応する１つのテスト・プローブ５０によってコンタクトされるパッドである。本例示的な実施形態では、テスト・パッド１０３が集積エリア１０２の周囲に配置される。言い換えれば、テスト・パッド１０３が集積エリア１０２（スーパーダイ１０）のエッジに沿って設けられる。ここでは、テスト・パッド１０３を含んだパッド・エリア１０４がスクライブ回路１２１を挟んで集積エリア１０２と向かい合って設けられる。
テスト・パッド１０３は、予め決められたピッチ、例えば、５０μｍで設けられてよい。予め決められたピッチは、プローブ５０によってプローブされるテスト・パッド１０３に適したピッチである。図に示される例では、各々のテスト・パッド１０３が各々のマイクロ・バンプ１１１より大きい面積を有する。
テスト回路１０５は、ロジック・テストのための回路である。例えば、テスト回路１０５は、複数の小さいダイ９へ初期データを書き込むためにチャージ・ポンプの回路を含む。テスト回路１０５は、小さいダイ９の追加テストおよびプログラミング回路モジュールであってよい。さらに、テスト回路１０５は、本例示的な実施形態では少なくとも２つの小さいダイ９によって共有される。テスト回路１０５は、対応する行におけるチップ・エリア１０１へデータを書き込むためにチップ・エリア１０１のそれぞれの行に設けられる。ここでは、テスト回路１０５を含んだテスト・エリア１０６がスクライブ回路１２１を挟んで集積エリア１０２と向かい合って設けられる。
配線用回路１１５は、ダイ・エッジ・シール１１３と交差する配線ストラップである。配線用回路１１５は、ベース回路１１０上に設けられる。言い換えれば、配線用回路１１５は、最後の金属層（ＬＢ層：ｌａｓｔ ｍｅｔａｌ ｌａｙｅｒ）であってよい。配線用回路１１５は、チップ・エリア１０１、テスト・パッド１０３、テスト回路１０５およびスクライブ回路１２１を電気的に接続する。図に示される例では、配線用回路１１５がスクライブ回路１２１と連続して設けられる。配線用回路１１５が電気配線の一例である。
スクライブ回路１２１は、チップ・エリア１０１、テスト・パッド１０３、およびテスト回路１０５を接続するために回路配線１３１を含んだエリアである。言い換えれば、配線密度を増加させるためにスクライブ回路１２１中の回路配線１３１を配線用回路１１５とともに用いることができる。スクライブ回路１２１は、さらに、小さいダイ９を切り出すためにスクライブされることになる。本例示的な実施形態では、スクライブ回路１２１が反応性イオン・エッチング（ＲＩＥ：ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ、後述）でスクライブされる。スクライブ回路１２１は、格子形状を有することに留意されたい。言い換えれば、スクライブ回路１２１は、チップ・エリア１０１のエッジに沿って設けられる。さらに、スクライブ回路１２１は、すべての金属層を用いる。
例えば、配線用回路１１５は、アルミニウム（Ａｌ）製である。さらに、上述のように、回路配線１３１は、銅（Ｃｕ）製である。この例示的な実施形態は、配線用回路１１５をＲＩＥで切断できるが、一方で回路配線１３１は、ＲＩＥでは切断できないことを想定する。
図４Ａ〜４Ｇは、例示的な実施形態による小さいダイ９の作製プロセスを描く。図５Ａ〜５Ｃは、例示的な実施形態による小さいダイ９の切断プロセスを描く。図５Ａ〜５Ｃは、図４Ｅ〜４Ｇに示されるプロセスにそれぞれ対応する。図１、４Ａ〜４Ｇ、および図５Ａ〜５Ｃを参照しながら、例示的な実施形態による小さいダイ９の作製プロセスについて説明する。
小さいダイ９の作製プロセスは、一般に、作製ユニット３によって行われる半導体ウェーハ作製（製造）ステップ、テスト・ユニット５によって行われるテストおよび初期化ステップ、ならびに分離ユニット７によって行われる切断ステップを含む。本例示的な実施形態では、スーパーダイ１０上に集積的に形成された小さいダイ９がテスト・ユニット５によって行われるテストおよび初期化ステップ後に切り出される。
以下に、小さいダイ９の作製プロセスが詳細に説明される。図４Ａに示されるように、作製ユニット３は、回路配線１３１および絶縁層１３２（図５Ａ参照）を含むベース回路１１０を基板１００上に最初に設けて、次に、配線用回路１１５をベース回路１１０上に形成する。チップ・エリア１０１に含まれる回路配線１３１が回路配線の例であり、スクライブ回路１２１に含まれる回路配線１３１が他の電気配線の例であることに留意されたい。チップ・エリア１０１およびスクライブ回路１２１における回路配線１３１は、ベース回路１１０の同じ層内に設けられる。
図４Bに示されるように、作製ユニット３は、次に、配線用回路１１５上にピラー１２３およびテスト・パッド１０３を設ける。図４Ｃに示されるように、作製ユニット３は、次に、対応するピラー１２３の上にマイクロ・バンプ１１１を設ける。半導体ウェーハ１１がこのように形成される。図４Ａ、４Ｂ、４Ｃに示されるプロセスは、上述の半導体ウェーハ作製（製造）ステップに対応することに留意されたい。
図４Ｄに示されるように、テスト・ユニット５は、次に、チップ・エリア１０１（小さいダイ９）へ初期データを書き込み、テスト・パッド１０３に接触するテスト・プローブ５０を用いてそれらの動作を確認する。図４Ｄに示されるプロセスは、上述のテストおよび初期化ステップに対応することに留意されたい。
図４Ｅおよび５Ａに示されるように、分離ユニット７は、次に、マイクロ・バンプ１１１、ピラー１２３、およびテスト・パッド１０３を接着剤層１２６中に埋めるために半導体ウェーハ１１を反転させる。接着剤層１２６は、ダイシング・テープ（示されない）の一部であってよい。接着剤層１２６は、例えば、ＵＶ硬化性接着剤でできている。さらに、分離ユニット７は、基板１００上にレジスト・パターン（マスク）１２５を設ける。レジスト・マスク１２５は、接着剤層１２６に対して基板１００の反対側にある。さらに、その位置がスクライブ回路１２１に対応する、マスク開口部（スリット）１２７がレジスト・マスク１２５に設けられる。
図４Ｆおよび４Ｇに示されるように、分離ユニット７は、次に、個々の小さいダイ９を分離するために半導体ウェーハ１１をＲＩＥで切断する。より具体的には、分離ユニット７は、基板１００をＳｉ ＲＩＥによりスクライブ回路１２１で切断して（図４Ｆおよび５Ｂ参照）、開口部１２７を通る溝１２９を作る。分離ユニット７は、次に、ベース回路１１０および配線用回路１１５を金属ＲＩＥで切断して（図４Ｇおよび５Ｃ参照）、溝１２９を深くする。図４Ｅ、４Ｆ、４Ｇに示されるプロセスは、上述の切断ステップに対応することに留意されたい。
その後、分離ユニット７は、例えば、小さいダイ９を搭載基板（示されない）上に搭載するためにそれらを反転させる。次に、ＵＶ光で照射することにより接着剤層１２６が剥がされる。半導体ウェーハ１１は、３Ｄまたは２．５Ｄパッケージング・プロセスによって引き継がれることに留意されたい。
以下に、スクライブ回路１２１の周囲の構成が説明される。スクライブ回路１２１の幅Ｌｘ（図５Ａ参照）は、好ましくは約５μｍ〜２０μｍの間にある。任意の寸法を採用できるが、５μｍより小さい幅Ｌｘは、ＲＩＥにおける切断不良につながることがあり、２０μｍより大きい幅Ｌｘは、単一の半導体ウェーハ１１から得られる有効な小さいダイ９の数を減少させかねない。図に示される例では、スクライブ回路１２１の幅Ｌｘは、例えば、１５μｍである。幅Ｌｘは、マイクロ・バンプ１１１のピッチより狭くてよいことに留意されたい。幅Ｌｘは、テスト・パッド１０３のピッチより狭くてもよい。
本例示的な実施形態において、回路配線１３１は、ＲＩＥでエッチングされることになるエリアで不連続である。言い換えれば、チップ・エリア１０１に含まれる回路配線１３１の端部は、溝１２９から離れて置かれる（図５Ｂ中の距離Ｌｙ参照）。同様に、スクライブ回路１２１に含まれる回路配線１３１の端部は、チップ・エリア１０１から離れて置かれる（図５Ｂ中の距離Ｌｚ参照）。すなわち、回路配線１３１は、チップ・エリア１０１とスクライブ回路１２１との間の境界から離して置かれる。ここで、スクライブ回路１２１を通してＲＩＥ／ダイシングを行い、ダイ・エッジ・シール１１３はもとのまま残すことができる。
スクライブ回路１２１に含まれる回路配線１３１の幅Ｌｗ（図５Ｃ参照）は、例えば、５μｍであることに留意されたい。幅Ｌｗは、スクライブ回路１２１の幅Ｌｘより狭い。これは、スクライブ回路１２１に含まれる回路配線１３１の両端がＲＩＥ／ダイシング後に露出されないまま残ることを可能にする。
未加工銅の金属エッジをダイシング・カット後に露出させることができないので、配線用回路１１５は、アルミニウム層でできていることに留意されたい。さらに、コードを個別化するためにスクライブ回路（scribe circuit）１２１中の回路配線１３１が順次にロードされて、最後にデータを各小さいダイ９中へ並行してロードするために共有タイミング信号を用いることができる。
本例示的な実施形態は、小さいダイ９の製造コストを削減する。本例示的な実施形態は、ロジック・テストおよびチップ初期化をウェーハレベルで並行して行う。本例示的な実施形態は、小さいダイ９のサイズを削減する。
本例示的な実施形態では、小さいダイ９に提供されるチップ・エリア１０１への書き込みプロセスがウェーハレベルの初期化時間においてのみ実行される。それゆえに、動作時間中に不揮発性メモリ・データを損なうことがない。データは、キーおよび初期ブートローダ（initial-bootloader）・コードであってよい。本例示的な実施形態は、結果として、小さいダイ９の初期化プロセスを安全に実行する。
図６は、本発明の別の例示的な実施形態によるスーパーダイ１００１の概略図を描く。
スーパーダイ１０の構成は、上述の例示的な実施形態には限定されない。例えば、スーパーダイ１００１が図６に示されるように構成されてよい。スーパーダイ１００１は、チップ・エリア１０１を囲むテスト・パッド１０３を含んでよい。
ここで、上述の例示的な実施形態では、テストおよび初期化ステップが半導体ウェーハ１１上で行われる。テストおよび初期化ステップは、半導体ウェーハ１１から切り出されたスーパーダイ１０上で行われてもよい。言い換えれば、テストおよび初期化ステップは、切断ステップ後に行われてよい。
小さいダイ９は、任意の半導体チップであってよいことに留意されたい。例えば、小さいダイ９は、コンピュータ、メモリ、またはセンサであってよい。
説明のために本発明の様々な実施形態の記載が提示されたが、これらの記載が網羅的であり、または開示される実施形態に限定されることは意図されない。記載された実施形態の範囲から逸脱することなく、多くの修正および変更が当業者には明らかであろう。本明細書に用いられた用語法は、実施形態の原理、実用用途または市場に見られる技術を越える技術的改良を最もよく説明するために、あるいは本明細書に開示される実施形態を当業者が理解できるようにするために選ばれた。

Claims (13)

  1. 複数のチップ・エリアを含んだ半導体領域であって、前記チップ・エリアが半導体チップとしてそれぞれ切り出される、前記半導体領域、
    前記チップ・エリアのエッジに沿って設けられた切断領域であって、前記半導体チップを切り出すために切断される、前記切断領域、
    前記切断領域を挟んで前記チップ・エリアと向かい合って設けられたコンタクト領域であって、前記チップ・エリアをテストするためにテスト・ユニットのプローブによってコンタクトされるように構成された、前記コンタクト領域、および
    前記チップ・エリアと前記コンタクト領域とを接続するために前記切断領域と連続して設けられた、電気配線
    を備える、チップ中間体。
  2. 各々の前記チップ・エリアは、前記チップ・エリアの表面上にバンプを含む、請求項１に記載のチップ中間体。
  3. 前記コンタクト領域は、複数のテスト・パッドを含み、前記テスト・パッドは、前記テスト・ユニットの前記プローブのそれぞれのコンタクト・ポイントによってコンタクトされるように構成されて、各々の前記テスト・パッドは、各々の前記バンプより大きい面積を有する、請求項２に記載のチップ中間体。
  4. 前記切断領域は、前記チップ・エリアを少なくとも相互接続して、前記チップ・エリアと前記コンタクト領域とを接続する他の電気配線を含む、請求項１〜３のいずれか一項に記載のチップ中間体。
  5. 前記他の電気配線は、前記電気配線と電気的に接続される、請求項４に記載のチップ中間体。
  6. 各々の前記チップ・エリアは、回路配線を含み、前記他の電気配線および前記回路配線は、前記チップ中間体の同じ層内に存在する、請求項４または５に記載のチップ中間体。
  7. 前記回路配線は、前記チップ・エリアと前記切断領域との間の境界から離して置かれる、請求項６に記載のチップ中間体。
  8. 前記チップ中間体は、プレート部材であり、平面視において一般に正方形を有する、請求項１〜７のいずれか一項に記載のチップ中間体。
  9. 前記コンタクト領域は、前記チップ中間体のエッジに沿って設けられる、請求項８に記載のチップ中間体。
  10. チップ中間体を製造するための半導体チップ製造システムであって、前記チップ中間体は請求項１〜９のいずれか一項に記載のチップ中間体である、システム。
  11. 前記チップ・エリアをテストするためのテスト・ユニットであって、前記チップ・エリアをテストするために前記コンタクト領域とコンタクトするためのプローブを含んだ、前記テスト・ユニット、および
    前記半導体チップを切り出すために前記切断領域を切断するための分離ユニット
    をさらに備える、請求項１０に記載の半導体チップ製造システム。
  12. 請求項１〜９のいずれか一項に記載のチップ中間体を作製するステップと、
    前記コンタクト領域とコンタクトするテスト・ユニットのプローブを用いて前記チップ・エリアをテストするステップと
    を含む、チップ・エリアをテストするための方法。
  13. テスト・ユニットのプローブを用いて請求項１〜９のいずれか一項に記載のチップ中間体上に設けられた半導体領域をテストするステップと、
    前記半導体チップを切り出すために前記切断領域を切断するステップと
    を含む、半導体チップを作製するための方法。
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