KR20220026435A - 반도체 패키지 - Google Patents

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KR20220026435A
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KR
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redistribution
chip pad
layer
opening
chip
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KR1020200107423A
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김준성
권용환
김상욱
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삼성전자주식회사
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Abstract

본 개시의 예시적 실시예에 따른 반도체 패키지는 제1 면 및 상기 제1 면에 반대되는 제2 면을 갖고, 상기 제1 면에서 연결 부분 및 테스트 부분을 갖는 반도체 칩의 칩 패드; 상기 칩 패드를 덮고, 상기 칩 패드의 상기 연결 부분을 노출시키는 제1 오프닝 및 상기 제1 오프닝의 옆에 마련되고, 상기 칩 패드의 상기 테스트 부분을 노출시키는 제2 오프닝을 갖는 배리어 층; 및 상기 칩 패드와 연결된 재배선 구조물로서, 상기 칩 패드 및 상기 배리어 층을 덮는 재배선 절연 층; 상기 재배선 절연 층의 적어도 일 부분을 수직 방향으로 통과하여 상기 제1 오프닝을 채우고, 상기 칩 패드의 상기 연결 부분과 맞닿고, 일 부분이 상기 배리어 층에 의해 포위되는 재배선 비아 패턴; 및 상기 재배선 절연 층 내에서 수평 방향으로 연장되고, 상기 재배선 비아 패턴과 연결된 재배선 라인 패턴;을 포함하는 상기 재배선 구조물;을 포함한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 개시의 기술적 사상은 반도체 패키지에 관한 것이다.
반도체 패키지는 칩 패드를 갖는 반도체 칩과 상기 칩 패드와 연결된 재배선 패턴 및 상기 재배선 패턴을 둘러싸는 재배선 절연 층으로 구성된 재배선 구조물을 포함할 수 있다. 최근에는, 반도체 칩의 칩 패드 및 재배선 구조물의 재배선 패턴 사이의 구조적 신뢰성을 개선시키기 위한 연구가 활발한 실정이다.
본 개시의 기술적 사상이 해결하고자 하는 과제들 중 하나는 칩 패드 및 재배선 비아 패턴 사이의 구조적 신뢰성이 개선된 반도체 패키지를 제공하는 것이다.
또한, 본 개시의 기술적 사상이 해결하고자 하는 과제들 중 하나는 양품으로 선별된 반도체 칩을 포함하는 반도체 패키지를 제공하는 것이다.
상기 목적을 달성하기 위해서, 본 개시의 예시적 실시예로 제1 면 및 상기 제1 면에 반대되는 제2 면을 갖고, 상기 제1 면에서 연결 부분 및 테스트 부분을 갖는 반도체 칩의 칩 패드; 상기 칩 패드를 덮고, 상기 칩 패드의 상기 연결 부분을 노출시키는 제1 오프닝, 및 상기 제1 오프닝의 옆에 마련되고 상기 칩 패드의 상기 테스트 부분을 노출시키는 제2 오프닝을 갖는 배리어 층; 및 상기 칩 패드와 연결된 재배선 구조물로서, 상기 칩 패드 및 상기 배리어 층을 덮는 재배선 절연 층; 상기 재배선 절연 층의 적어도 일 부분을 수직 방향으로 통과하여 상기 제1 오프닝을 채우고, 상기 칩 패드의 상기 연결 부분과 맞닿는 재배선 비아 패턴; 및 상기 재배선 절연 층 내에서 수평 방향으로 연장되고, 상기 재배선 비아 패턴과 연결된 재배선 라인 패턴;을 포함하는 상기 재배선 구조물;을 포함하는 반도체 패키지를 제공한다.
본 개시의 예시적 실시예로, 제1 면 및 상기 제1 면에 반대되는 제2 면을 갖고, 상기 제1 면에서 연결 부분 및 테스트 부분을 갖는 반도체 칩의 칩 패드; 상기 칩 패드를 덮고 상기 칩 패드의 상기 연결 부분을 노출시키는 제1 오프닝, 및 상기 제1 오프닝과 이격되도록 상기 제1 오프닝의 옆에 마련되고 상기 칩 패드의 상기 테스트 부분을 노출시키는 제2 오프닝을 갖는 배리어 층; 상기 배리어 층 상에 있고, 상기 배리어 층의 상기 제1 오프닝 및 상기 제2 오프닝을 채우는 캡핑 층; 및 상기 칩 패드와 연결된 재배선 구조물로서, 상기 배리어 층 및 상기 캡핑 층을 덮는 재배선 절연 층; 상기 재배선 절연 층의 적어도 일 부분을 수직 방향으로 통과하여, 상기 캡핑 층의 일 부분과 맞닿는 재배선 비아 패턴; 및 상기 재배선 절연 층 내에서 수평 방향으로 연장되고, 상기 재배선 비아 패턴과 연결된 재배선 라인 패턴;을 포함하는 상기 재배선 구조물;을 포함하는 반도체 패키지를 제공한다.
본 개시의 예시적 실시예로, 반도체 칩으로서, 활성 층을 갖는 반도체 기판; 연결 부분 및 테스트 부분을 갖는 제1 면 및 상기 제1 면에 반대되고 상기 반도체 기판과 맞닿는 제2 면을 갖고, 상기 제1 면의 상기 테스트 부분에서 오목한 형상의 테스트 홈을 갖는 칩 패드; 및 상기 반도체 기판 및 상기 칩 패드 상에 있고 상기 칩 패드의 상기 연결 부분을 노출시키는 제1 오프닝, 및 상기 제1 오프닝과 이격되도록 상기 제1 오프닝의 옆에 마련되고 상기 칩 패드의 상기 테스트 부분을 노출시키는 제2 오프닝을 갖는 배리어 층;을 포함하는 상기 반도체 칩; 상기 칩 패드와 연결된 재배선 구조물로서, 상기 칩 패드 및 상기 배리어 층을 덮는 재배선 절연 층; 상기 재배선 절연 층의 적어도 일 부분을 수직 방향으로 통과하고, 상기 칩 패드의 상기 연결 부분과 전기적으로 연결되는 재배선 비아 패턴; 및 상기 재배선 절연 층 내에서 수평 방향으로 연장되고, 상기 재배선 비아 패턴과 전기적으로 연결된 재배선 라인 패턴;을 포함하는 상기 재배선 구조물; 및 상기 재배선 구조물 상에 있고, 상기 반도체 칩을 둘러싸는 몰딩 층;을 포함하는 반도체 패키지를 제공한다.
본 개시의 기술적 사상에 따른 반도체 패키지가 포함하는 반도체 칩의 칩 패드의 표면 중 재배선 비아 패턴과 인접한 부분은 재배선 절연 층과 직접적으로 맞닿지 않을 수 있다. 이에 따라, 재배선 절연 층 내의 염화 이온은 칩 패드의 내부로 침투하지 않을 수 있고, 상기 칩 패드 및 상기 재배선 비아 패턴의 구조적 신뢰성이 개선될 수 있다.
또한, 본 개시의 기술적 사상에 따른 반도체 패키지는 반도체 칩이 특정한 품질 수준에 도달했는지 확인하는 테스트 공정을 통해 제조될 수 있다. 이에 따라, 상기 반도체 패키지는 양품으로 선별된 반도체 칩을 포함할 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 반도체 패키지의 단면도이다.
도 2는 도 1의 "A"로 표시된 영역을 확대한 도면이다.
도 3은 도 2의 III-III'선에 기초한 반도체 패키지의 평면도이다.
도 4는 본 개시의 예시적 실시예에 따른 반도체 패키지의 단면도이다.
도 5는 본 개시의 예시적 실시예에 따른 반도체 장치의 단면도이다.
도 6은 본 개시의 예시적 실시예에 따른 반도체 패키지의 단면도이다.
도 7은 도 6의 "B"로 표시된 영역을 확대한 도면이다.
도 8은 본 개시의 예시적 실시예에 따른 반도체 패키지의 단면도이다.
도 9는 본 개시의 예시적 실시예에 따른 반도체 장치의 단면도이다.
도 10은 본 개시의 예시적 실시예예에 따른 반도체 장치의 제조 방법의 흐름을 보여주는 플로우 차트이다.
도 11 내지 도 22는 본 개시의 예시적 실시예에 따른 반도체 장치의 제조 방법의 각 단계들을 보여주는 도면들이다.
이하, 첨부한 도면들을 참조하여 본 개시의 실시 예들에 대해 상세히 설명한다.
도 1은 본 개시의 예시적 실시예에 따른 반도체 패키지(10)의 단면도이고, 도 2는 도 1의 "A"로 표시된 영역을 확대한 도면이고, 도 3은 도 2의 III-III'선에 기초한 반도체 패키지(10)의 평면도이다.
본 개시의 예시적 실시예에 따른 반도체 패키지(10)는 웨이퍼 레벨(wafer level) 또는 패널 레벨(panel level)에서 제작된 반도체 패키지일 수 있다. 또한, 본 개시의 예시적 실시예에 따른 반도체 패키지(10)는 복수의 패키지 연결 단자들(410) 중 적어도 어느 하나가 반도체 칩(100)의 측면으로부터 외측에 배치된 팬-아웃(fan-out) 구조의 반도체 패키지일 수 있다. 예를 들어, 반도체 패키지(10)는 팬-아웃 웨이퍼 레벨 패키지(FO-WLP) 또는 팬-아웃 패널 레벨 패키지(FO_PLP)일 수 있다.
도 1 내지 도 3을 함께 참조하면, 반도체 패키지(10)는 반도체 칩(100), 재배선 구조물(200), 몰딩 층(310), 및 패키지 연결 단자(410) 등을 포함할 수 있다.
반도체 칩(100)은 반도체 기판(110), 칩 패드(120), 및 배리어 층(130) 등을 포함할 수 있다. 또한, 반도체 칩(100)은 상면(100a) 및 하면(100b)을 가질 수 있다. 반도체 칩(100)의 하면(100b)은 칩 패드(120)가 부착되는 상기 반도체 칩(100)의 일 면일 수 있고, 반도체 칩(100)의 상면(100a)은 하면(100b)에 반대되는 반도체 칩(100)의 일 면일 수 있다.
예시적인 실시예에서, 반도체 칩(100)은 로직 반도체 칩을 포함할 수 있다. 로직 반도체 칩은 예를 들어, CPU(Central Processor Unit), MPU(Micro Processor Unit), GPU(Graphic Processor Unit) 또는 AP(Application Processor)와 같은 로직 반도체 칩을 포함할 수 있다.
또한, 반도체 칩(100)은 메모리 반도체 칩을 포함할 수도 있다. 메모리 반도체 칩은 예를 들어, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 반도체 칩을 포함할 수 있고, PRAM(Phase-change Random Access Memory), MRAM(Magneto-resistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 반도체 칩을 포함할 수도 있다.
도 1에서 반도체 패키지(10)가 1개의 반도체 칩(100)을 포함하는 것으로 도시되었으나, 이에 한정되지 않고, 반도체 패키지(10)는 2개 이상의 반도체 칩들을 포함할 수 있다. 예를 들어, 반도체 패키지(10)는 복수의 반도체 칩들을 포함할 수 있고, 상기 반도체 패키지(10)는 서로 다른 종류의 복수의 반도체 칩들이 상호 전기적으로 연결되어, 하나의 시스템으로 동작하는 시스템 인 패키지(System In Package, SIP)일 수 있다.
반도체 칩(100)의 반도체 기판(110)은 실리콘(Si, silicon)을 포함할 수 있다. 또한, 반도체 기판(110)은 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수도 있다. 다만, 반도체 기판(110)의 물질은 전술한 바에 한정되지 않는다.
예시적인 실시예에서, 반도체 기판(110)은 반도체 칩(100)의 하면(100b)과 인접한 부분에서 활성 층(AL)을 가질 수 있다. 즉, 반도체 칩(100)의 활성 층(AL)은 재배선 구조물(200)과 인접한 반도체 기판(110)의 일 부분에 형성될 수 있다.
예시적인 실시예에서, 활성 층(AL)은 다양한 종류의 복수의 개별 소자들(individual devices)을 포함할 수 있다. 예를 들어, 복수의 개별 소자들은 다양한 미세 전자 소자 (microelectronic device), 예를 들어, CMOS 트랜지스터(complementary metal-oxide semiconductor transistor), MOSFET(metal-oxide-semiconductor filed effect transistor), 시스템 LSI(large scale integration), CIS(CMOS imaging sensor) 등과 같은 이미지 센서, MEMS(micro-electro-mechanical system), 능동 소자, 및 수동 소자 등을 포함할 수 있다.
반도체 칩(100)의 칩 패드(120)는 반도체 기판(110)의 하면(100b) 상에 있고, 활성 층(AL) 내의 복수의 개별 소자들과 전기적으로 연결되는 패드일 수 있다. 반도체 칩(100)의 칩 패드(120)는 복수 개로 마련될 수 있다.
예시적인 실시예에서, 칩 패드(120)는 제1 면(120a) 및 상기 제1 면(120a)에 반대되는 제2 면(120b)을 포함할 수 있다. 보다 구체적으로, 칩 패드(120)의 제1 면(120a)은 재배선 구조물(200)과 맞닿는 칩 패드(120)의 일 면일 수 있고, 칩 패드(120)의 제2 면(120b)은 상기 제1 면(120a)에 반대되고, 반도체 기판(110)과 맞닿는 칩 패드(120)의 일 면일 수 있다.
예시적인 실시예에서, 복수의 칩 패드들(120) 중 어느 하나의 칩 패드(120)를 평면적 관점에서 봤을 경우, 상기 어느 하나의 칩 패드(120)는 제1 면(120a)에서 연결 부분(120_CA) 및 테스트 부분(120_TA)을 가질 수 있다.
예시적인 실시예에서, 칩 패드(120)의 너비(d)는 약 60 마이크로미터 내지 160 마이크로미터일 수 있다. 또한, 칩 패드(120)의 두께는 약 0.5 마이크로미터 내지 약 3 마이크로미터일 수 있다. 다만, 칩 패드(120)의 너비(d) 및 두께의 수치는 전술한 바에 한정되지 않는다.
예를 들어, 복수의 칩 패드들(120)은 각각 연결 부분(120_CA) 및 테스트 부분(120_TA)을 모두 가질 수 있다. 다만 이에 한정되지 않고, 복수의 칩 패드들(120) 중 일부 칩 패드들(120)만이 연결 부분(120_CA) 및 테스트 부분(120_TA)을 모두 가질 수도 있다. 복수의 칩 패드들(120) 중 다른 칩 패드들(120)은 연결 부분(120_CA) 및 테스트 부분(120_TA) 중 어느 하나만을 가질 수 있다.
칩 패드(120)의 연결 부분(120_CA)은 상기 칩 패드(120)를 재배선 구조물(200)의 재배선 패턴(230)과 전기적으로 연결시키기 위한 상기 칩 패드(120)의 제1 면(120a)의 일 부분일 수 있다.
예시적인 실시예에서, 칩 패드(120)의 연결 부분(120_CA)은 배리어 층(130)에 의해 포위되고, 재배선 구조물(200)의 재배선 비아 패턴(233)과 맞닿는 칩 패드(120)의 제1 면(120a)의 일 부분일 수 있다. 또한, 칩 패드(120)의 연결 부분(120_CA)은 배리어 층(130)의 제1 오프닝(130_O1)에 의해 노출되는 칩 패드(120)의 제1 면(120a)의 일 부분일 수 있다.
예시적인 실시예에서, 칩 패드(120)를 평면적 관점에서 봤을 경우, 상기 칩 패드(120)의 연결 부분(120_CA)은 원 형상일 수 있다. 예를 들어, 연결 부분(120_CA)이 원 형상인 경우, 상기 연결 부분(120_CA)의 너비(d1)는 약 10 마이크로미터 내지 약 50 마이크로미터일 수 있다. 예를 들어, 연결 부분(120_CA)의 너비(d1)는 약 20 마이크로미터일 수 있다.
칩 패드(120)의 테스트 부분(120_TA)은 반도체 칩(100)이 양품인지 판단하기 위해 연결 부분(120_CA)과 이격되도록 상기 연결 부분(120_CA)의 측부에 마련된 제1 면(120a)의 일 부분일 수 있다.
예시적인 실시예에서, 칩 패드(120)의 테스트 부분(120_TA)은 배리어 층(130)에 의해 포위되고, 재배선 구조물(200)의 재배선 절연 층(250)과 맞닿는 칩 패드(120)의 제1 면(120a)의 일 부분일 수 있다. 또한, 칩 패드(120)의 테스트 부분(120_TA)은 배리어 층(130)의 제2 오프닝(130_O2)에 의해 노출되는 칩 패드(120)의 제1 면(120a)의 일 부분일 수 있다.
예시적인 실시예에서, 칩 패드(120)를 평면적 관점에서 봤을 경우, 상기 칩 패드(120)의 테스트 부분(120_TA)은 사각 형상일 수 있다. 예를 들어, 테스트 부분(120_TA)이 사각 형상인 경우, 상기 테스트 부분(120_TA)의 너비(d2)는 약 40 마이크로미터 내지 약 100 마이크로미터일 수 있다. 바람직하게, 칩 패드(120)의 테스트 부분(120_TA)의 너비(d2)는 약 44 마이크로미터 내지 약 60 마이크로미터일 수 있다.
예시적인 실시예에서, 칩 패드(120)는 테스트 부분(120_TA)에서 테스트 홈(G)을 가질 수 있다. 테스트 홈(G)은 반도체 칩(100)이 특정한 품질 수준에 도달했는지 확인하는 테스트 공정(예를 들어, EDS(electrical dies sorting) 공정)에서 프로브 장치(도 14, 777)에 의해 생성된 홈일 수 있다.
예시적인 실시예에서, 테스트 홈(G)은 칩 패드(120)의 테스트 부분(120_TA)에 형성되고, 제1 면(120a)에서부터 제2 면(120b)을 향하는 방향으로 오목하게 파인 홈일 수 있다. 상기 테스트 홈(G)은 재배선 구조물(200)의 재배선 절연 층(250)에 의해 채워질 수 있다.
예시적인 실시예에서, 칩 패드(120)의 물질은 알루미늄(Al)을 포함할 수 있다. 다만 전술한 바에 한정되지 않고, 칩 패드(120)의 물질은 니켈(Ni), 구리(Cu), 금(Au), 은(Ag), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금을 포함할 수 있다.
반도체 칩(100)의 배리어 층(130)은 반도체 기판(110)의 하면(110b), 및 칩 패드(120)의 측면 및 제1 면(120a)을 따라 컨포멀(conformal)하게 형성된 층일 수 있다. 배리어 층(130)은 칩 패드(120)의 제1 면(120a)을 약 0.3 마이크로미터 내지 약 2.5 마이크로미터의 두께로 덮을 수 있다. 예를 들어, 배리어 층(130)의 두께는 약 1 마이크로미터일 수 있다.
예시적인 실시예에서, 배리어 층(130)은 칩 패드(120)의 제1 면(120a)의 적어도 일 부분을 노출시키는 복수의 오프닝들(130_O, 130_O2)을 가질 수 있다. 구체적으로, 배리어 층(130)은 칩 패드(120)의 연결 부분(120_CA)을 노출시키는 제1 오프닝(130_O1), 및 상기 제1 오프닝(130_O1)과 이격되도록 상기 제1 오프닝(130_O1)의 측부에 마련되고, 칩 패드(120)의 테스트 부분(120_TA)을 노출시키는 제2 오프닝(130_O2)을 가질 수 있다.
예시적인 실시예에서, 배리어 층(130)을 평면적 관점에서 봤을 경우, 상기 배리어 층(130)의 제1 오프닝(130_O1)은 원 형상일 수 있고, 칩 패드(120)의 연결 부분(120_CA)의 가장자리를 포위할 수 있다. 또한, 배리어 층(130)의 제2 오프닝(130_O2)은 사각 형상일 수 있고, 칩 패드(120)의 테스트 부분(120_TA)의 가장자리를 포위할 수 있다.
또한, 배리어 층(130)을 평면적 관점에서 봤을 경우, 상기 배리어 층(130)의 제1 오프닝(130_O1)의 크기는 배리어 층(130)의 제2 오프닝(130_O2)의 크기보다 작을 수 있다. 예를 들어, 배리어 층(130)을 평면적 관점에서 봤을 경우, 상기 배리어 층(130)의 제1 오프닝(130_O1)의 단면적은 배리어 층(130)의 제2 오프닝(130_O2)의 단면적보다 작을 수 있다.
예시적인 실시예에서, 배리어 층(130)의 제1 오프닝(130_O1)은 재배선 구조물(200)의 재배선 비아 패턴(233)에 의해 채워질 수 있다. 이에 따라, 배리어 층(130)은 재배선 비아 패턴(233)의 측면의 일 부분을 둘러쌀 수 있다.
또한, 배리어 층(130)의 제2 오프닝(130_O2)은 재배선 구조물(200)의 재배선 절연 층(250)에 의해 채워질 수 있다. 이에 따라, 배리어 층(130)은 재배선 구조물(200)의 재배선 절연 층(250)의 일 부분을 둘러쌀 수 있다.
예시적인 실시예에서, 배리어 층(130)의 물질은 실리콘 질화물(SiN)을 포함할 수 있다. 다만 이에 한정되지 않고, 배리어 층(130)은 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄산질화물(SiOCN), 실리콘 탄질화물(SiCN) 또는 이들의 조합 중 하나를 포함할 수도 있다.
예시적인 실시예에서, 배리어 층(130)을 평면적 관점에서 봤을 경우, 상기 배리어 층(130)의 제1 오프닝(130_O1)의 너비(d1)는 약 10 마이크로미터 내지 약 50 마이크로미터일 수 있다. 예를 들어, 배리어 층(130)의 제1 오프닝(130_O1)의 너비(d1)는 약 20 마이크로미터일 수 있다.
또한, 배리어 층(130)을 평면적 관점에서 봤을 경우, 상기 배리어 층(130)의 제2 오프닝(130_O2)의 너비(d2)는 약 40 마이크로미터 내지 약 100 마이크로미터일 수 있다.
재배선 구조물(200)은 반도체 칩(100)과 전기적으로 연결되고, 상기 반도체 칩(100)의 하면(100b)을 지지하는 구조물일 수 있다. 재배선 구조물(200)은 반도체 칩(100)의 칩 패드(120)와 전기적으로 연결되는 재배선 패턴(230) 및 상기 재배선 패턴(230)을 둘러싸는 재배선 절연 층(250)을 포함할 수 있다.
예시적인 실시예에서, 반도체 패키지(10)를 평면적 관점에서 봤을 경우, 재배선 구조물(200)의 면적은 반도체 칩(100)의 면적보다 클 수 있다. 또한, 재배선 구조물(200)의 수평 방향의 길이는 반도체 칩(100)의 수평 방향의 길이보다 클 수 있다.
예시적인 실시예에서, 재배선 절연 층(250)은 포토 리소그래피 공정이 가능한 PID(Photo Imageable Dielectric) 소재의 절연 물질을 포함할 수 있다. 예를 들어, 재배선 절연 층(250)은 감광성 폴리이미드(photosensitive polyimide, PSPI)를 포함할 수 있다.
다만 이에 한정되지 않고, 재배선 절연 층(250)은 산화물 또는 질화물을 포함할 수도 있다. 예를 들어, 재배선 절연 층(250)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수도 있다.
예시적인 실시예에서, 재배선 패턴(230)은 칩 패드(120)와 전기적으로 연결되는 도전성 패턴일 수 있다. 예를 들어, 재배선 패턴(230)은 재배선 절연 층(250) 내에서 수직 방향으로 연장되는 재배선 비아 패턴(233) 및 재배선 절연 층(250) 내에서 수평 방향으로 연장되는 재배선 라인 패턴(235)을 포함할 수 있다.
예시적인 실시예에서, 재배선 라인 패턴(235)은 재배선 절연 층(250) 내에서 복수 개의 층을 가질 수 있고, 상기 재배선 라인 패턴(235)은 재배선 비아 패턴(233)을 통해 전기적으로 연결될 수 있다.
예시적인 실시예에서, 재배선 비아 패턴(233)의 일부는 반도체 칩(100)의 칩 패드(120) 및 재배선 라인 패턴(235)을 연결시킬 수 있다. 또한, 재배선 비아 패턴(233)의 일부는 복수 개의 재배선 라인 패턴(235)을 상호 연결시킬 수 있다. 또한, 재배선 비아 패턴(233)의 일부는 재배선 라인 패턴(235) 및 패키지 연결 패드(430)를 연결시킬 수 있다.
예시적인 실시예에서, 재배선 비아 패턴(233)은 배리어 층(130)의 제1 오프닝(130_O1)을 채우고, 상기 배리어 층(130)에 의해 둘러싸이는 제1 부분(233a)을 포함할 수 있다. 재배선 비아 패턴(233)의 제1 부분(233a)은 칩 패드(120)의 연결 부분(120_CA)과 맞닿을 수 있다.
또한, 재배선 비아 패턴(233)은 재배선 절연 층(250)에 의해 둘러싸이는 제2 부분(233b)을 포함할 수 있다. 재배선 비아 패턴(233)의 제2 부분(233b)의 수평 방향의 단면적은 재배선 비아 패턴(233)의 제1 부분(233a)의 수평 방향의 단면적보다 클 수 있다. 또한, 재배선 비아 패턴(233)의 제2 부분(233b)의 수평 방향의 단면적은 배리어 층(130)의 제1 오프닝(130_O1)의 수평 방향의 단면적보다 클 수 있다. 즉, 재배선 비아 패턴(233)은 칩 패드(120)에 가까울수록 수평 방향의 단면적이 작아지는 테이퍼 형상일 수 있다.
예시적인 실시예에서, 재배선 패턴(230)의 물질은 구리(Cu)를 포함할 수 있다. 다만 이에 한정되지 않고, 재배선 패턴(230)의 물질은 니켈(Ni), 금(Au), 은(Ag), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있다.
예시적인 실시예에서, 재배선 패턴(230)은 재배선 비아 패턴(233) 및 재배선 절연 층(250) 사이에 개재되고, 재배선 라인 패턴(235) 및 재배선 절연 층(250) 사이에 개재된 재배선 씨드 층(239)을 더 포함할 수 있다.
예시적인 실시예에서, 재배선 씨드 층(239)은 물리 기상 증착을 수행하여 형성될 수 있고, 재배선 비아 패턴(233) 및 재배선 라인 패턴(235)은 도금 공정을 수행하여 형성될 수 있다.
예시적인 실시예에서, 재배선 씨드 층(239)의 물질은 티타늄(Ti), 티타늄 텅스텐(TiW), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 크롬(Cr), 알루미늄(Al), 또는 이들의 조합으로 이루어질 수 있다.
예를 들어, 재배선 패턴(230) 및 재배선 씨드 층(239)의 구조는 티타늄 상에 구리가 적층된 Cu/Ti, 또는 티타늄 텅스텐 상에 구리가 적층된 Cu/TiW일 수 있다. 다만, 재배선 씨드 층(239)의 물질은 전술한 물질에 한정되지 않는다.
또한, 재배선 비아 패턴(233) 및 재배선 라인 패턴(235)으로서 구리(Cu)가 이용되는 경우, 재배선 씨드 층(239)의 적어도 일 부분들은 확산 배리어 층으로서 작용할 수 있다.
반도체 패키지(10)의 몰딩 층(310) 은 재배선 구조물(200) 상에서 반도체 칩(100)을 둘러싸는 층일 수 있다. 또한, 몰딩 층(310)은 반도체 칩(100)을 재배선 구조물(200) 상에 고정시키는 층일 수 있다.
몰딩 층(310)은 재배선 구조물(200)과 함께 반도체 패키지(10)의 외관을 형성할 수 있다. 예를 들어, 몰딩 층(310)의 측면 및 재배선 구조물(200)의 측면은 반도체 패키지(10)의 측면을 형성할 수 있다. 또한, 몰딩 층(310)의 상면은 반도체 패키지(10)의 상면을 형성할 수 있고, 재배선 구조물(200)의 하면은 반도체 패키지의 하면을 형성할 수 있다. 또한, 몰딩 층(310)의 측면은 재배선 구조물(200)의 측면과 동일 평면 상에 있을 수 있다.
예시적인 실시예에서, 몰딩 층(310)은 재배선 구조물(200) 상에서 반도체 칩(100)의 상면(100a), 하면(100b), 및 측면을 감쌀 수 있다. 다만, 도 1에 도시된 바와 달리, 몰딩 층(310)은 재배선 구조물(200) 상에서 반도체 칩(100)의 하면(100b) 및 측면만을 감싸고, 반도체 칩(100)의 상면은 감싸지 않을 수 있다. 예를 들어, 몰딩 층(310)의 일 면은 반도체 칩(100)의 상면(100a)과 동일 평면 상에 있을 수 있고, 반도체 칩(100)의 상면(100a)은 외부에 노출될 수 있다.
몰딩 층(310)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound, EMC)의 물질을 포함할 수 있다. 다만, 몰딩 층(310)의 물질은 전술한 에폭시 몰딩 컴파운드에 한정되지 않고, 다양한 물질, 예를 들어, 에폭시 계열 물질, 열경화성 물질, 열가소성 물질, UV 처리 물질 등을 포함할 수도 있다
반도체 패키지(10)의 패키지 연결 단자(410)는 상기 반도체 패키지(10)를 패키지 기판(도 5, 520)과 전기적으로 연결시키기 위한 연결 단자일 수 있다. 패키지 연결 단자(410)는 재배선 구조물(200)의 일 면에 부착된 패키지 연결 패드(430)를 통해 반도체 칩(100)과 전기적으로 연결될 수 있다.
예시적인 실시예에서, 패키지 연결 패드(430)는 재배선 구조물(200)의 일 면에 부착되고, 재배선 비아 패턴(233)과 연결되는 패드일 수 있다. 패키지 연결 패드(430)는 패키지 연결 단자(410)가 배치되는 언더 범프 메탈(UBM: Under Bump Metallurgy)로 기능할 수 있다. 패키지 연결 패드(430)의 일 면은 재배선 비아 패턴(233)과 맞닿을 수 있고, 상기 일 면과 반대되는 타 면은 패키지 연결 단자(410)와 맞닿을 수 있다.
패키지 연결 패드(430)의 물질은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금을 포함할 수 있지만 이들에 한정되는 것은 아니다.
예시적인 실시예에서, 패키지 연결 단자(410)는 패키지 연결 패드(430)에 부착되고, 재배선 패턴(230)을 통해 반도체 칩(100)과 연결될 수 있다. 구체적으로, 패키지 연결 단자(410)는 패키지 연결 패드(430), 재배선 패턴(230), 칩 패드(120)를 통해 반도체 칩(100)의 활성 층(AL) 내의 복수의 개별 소자들과 전기적으로 연결될 수 있다.
예시적인 실시예에서, 패키지 연결 단자(410)는 주석(Sn), 은(Ag), 구리(Cu), 및 알루미늄(Al) 중 적어도 어느 하나를 포함하는 금속 물질의 솔더 볼일 수 있다.
예시적인 실시예에서, 복수의 패키지 연결 단자들(410) 중 적어도 어느 하나는 반도체 칩(100)의 측면으로부터 외측에 배치될 수 있다. 즉, 복수의 패키지 연결 단자들(410) 중 적어도 어느 하나는 반도체 칩(100)과 수직 방향으로 중첩되지 않을 수 있다.
본 개시의 예시적 실시예에 따른 반도체 칩(100)의 배리어 층(130)은 칩 패드(120)의 제1 면(120a)의 일 부분을 노출시키는 복수의 오프닝들(130_O1, 130_O2)을 가질 수 있다. 구체적으로, 배리어 층(130)이 칩 패드(120)의 연결 부분(120_CA)을 노출시키는 제1 오프닝(130_O1)을 가질 수 있어서, 칩 패드(120)의 일 부분은 재배선 비아 패턴(233)과 전기적으로 연결될 수 있다.
또한, 배리어 층(130)이 칩 패드(120)의 테스트 부분(120_TA)을 노출시키는 제2 오프닝(130_O2)을 가질 수 있어서, 반도체 패키지(10)의 제조 공정에서 반도체 칩(100)의 테스트 공정이 용이하게 수행될 수 있다.
즉, 배리어 층(130)이 칩 패드(120)의 연결 부분(120_CA) 및 테스트 부분(120_TA)을 각각 노출시키는 제1 오프닝(130_O1) 및 제2 오프닝(130_O2)을 가질 수 있어서, 반도체 칩(100)은 하나의 칩 패드(120)를 통해 반도체 칩(100)의 전기적 연결 기능 및 반도체 칩(100)의 품질 테스트 기능을 모두 수행할 수 있다.
이에 따라, 반도체 패키지(10)는 양품으로 선별된 반도체 칩(100)만을 포함할 수 있다.
또한, 칩 패드(120)의 연결 부분(120_CA)은 배리어 층(130)에 의해 포위될 수 있고, 상기 연결 부분(120_CA)을 감싸는 배리어 층(130)의 제1 오프닝(130_O1)은 재배선 비아 패턴(233)에 의해 채워질 수 있다. 이에 따라, 칩 패드(120)의 표면 중 연결 부분(120_CA)과 인접한 부분은 재배선 절연 층(250)과 직접적으로 맞닿지 않을 수 있다.
또한, 반도체 패키지(10)는 패키지 기판(도 5, 520) 상에 탑재되고, 언더필 층(570)에 의해 상기 패키지 기판(520) 상에 고정될 수 있다. 이 때, 상기 언더필 층(570)은 염화 이온(chloride ion, Cl-)을 포함할 수 있다.
일반적으로, 언더필 층(570) 내의 염화 이온은 재배선 절연 층(250)으로 이동할 수 있고, 상기 염화 이온은 금속 물질인 칩 패드(120)의 내부로 침투하여 상기 칩 패드(120)를 부식시킬 수 있다. 이에 따라, 일반적인 칩 패드(120)의 경우, 상기 칩 패드(120) 및 재배선 비아 패턴(233) 사이의 구조적 신뢰성이 약화될 위험이 있을 수 있다.
본 개시의 예시적 실시예에 따른 칩 패드(120)의 표면 중 연결 부분(120_CA)과 인접한 부분은 재배선 절연 층(250)과 직접적으로 맞닿지 않을 수 있다. 이에 따라, 본 개시의 예시적 실시예에 따른 칩 패드(120)의 부식이 방지될 수 있고, 상기 칩 패드(120) 및 재배선 비아 패턴(233)의 구조적 신뢰성이 향상될 수 있다.
도 4는 본 개시의 예시적 실시예에 따른 반도체 패키지(20)의 단면도이다.
이하에서는, 도 4의 반도체 패키지(20) 및 도 1 내지 도 3을 참조하여 설명한 반도체 패키지(10)의 중복된 내용은 생략하고, 차이점을 위주로 설명하도록 한다.
도 4의 반도체 패키지(20)는 반도체 칩(100), 재배선 구조물(200), 몰딩 층(310), 패키지 연결 단자(410), 및 내장형 프레임(embedded frame, 490)을 포함할 수 있다. 도 4의 반도체 패키지(20)의 반도체 칩(100), 재배선 구조물(200), 몰딩 층(310), 및 패키지 연결 단자(410)에 대한 내용은 도 1 내지 도 3을 참조하여 설명한 내용과 중복되므로 자세한 내용은 생략한다.
본 개시의 예시적 실시예에 따른 반도체 패키지(20)는 패널 레벨에서 제작된 반도체 패키지일 수 있다. 예를 들어, 반도체 패키지(20)는 팬-아웃 패널 레벨 패키지일 수 있다.
예시적인 실시예에서, 반도체 패키지(20)의 내장형 프레임(490)은 재배선 구조물(200) 상에서 반도체 칩(100)을 둘러쌀 수 있다. 예를 들어, 내장형 프레임(490)의 내면은 반도체 칩(100)을 포위할 수 있고, 내장형 프레임(490)의 외면은 몰딩 층(310)과 동일 평면 상에 있고, 외부에 노출될 수 있다.
예시적인 실시예에서, 반도체 패키지(20)의 제조 공정에서, 내장형 프레임(490)은 패널 레벨의 크기로 마련된 후, 상기 반도체 패키지(20)의 크기로 개별화되는 프레임일 수 있다.
예시적인 실시예에서, 내장형 프레임(490)의 물질은 레진(Resin)과 같은 폴리머를 포함할 수 있고, 유리 섬유(Glass fabric)와 같은 물질을 포함할 수도 있다. 다만 이에 한정되지 않고, 내장형 프레임(490)은 금속 물질을 포함할 수도 있다.
예시적인 실시예에서, 내장형 프레임(490)의 두께는 반도체 칩(100)의 두께보다 클 수 있다. 즉, 내장형 프레임(490)의 상면은 반도체 칩(100)의 상면(100a)보다 높은 레벨에 있을 수 있다. 다만 이에 한정되지 않고, 내장형 프레임(490)의 두께는 반도체 칩(100)의 두께보다 작을 수도 있다.
도 5는 본 개시의 예시적 실시예에 따른 반도체 장치(1)의 단면도이다.
도 5의 반도체 장치(1)는 도 4를 참조하여 설명한 반도체 패키지(20)가 패키지 기판(520)에 탑재된 구조일 수 있다.
반도체 장치(1)는 반도체 패키지(20), 패키지 기판(520), 외부 연결 단자(590), 및 언더필 층(570)을 포함할 수 있다.
반도체 장치(1)의 패키지 기판(520)은 반도체 패키지(20)를 외부 장치와 연결시키기 위한 기판일 수 있다. 예시적인 실시예에서, 패키지 기판(520)은 제1 패키지 기판 패드(523) 및 제2 패키지 기판 패드(525)를 포함하는 양면 인쇄 회로 기판(double-sided PCB)일 수 있다. 다만 전술한 바에 한정되지 않고, 패키지 기판(520)은 일 면에서만 제1 패키지 기판 패드(523)를 포함하는 단면 인쇄 회로 기판일 수도 있다.
예시적인 실시예에서, 패키지 기판(520)은 인쇄 회로 기판의 구조 및 물질에 한정되지 않고, 세라믹 기판과 같은 다양한 종류의 기판들을 포함할 수도 있다.
예시적인 실시예에서, 반도체 패키지(20)의 패키지 연결 단자(410)는 상기 반도체 패키지(20)의 패키지 연결 패드(430) 및 패키지 기판(520)의 제1 패키지 기판 패드(523) 사이에 개재되어, 반도체 칩(100) 및 패키지 기판(520)을 전기적으로 연결시킬 수 있다.
또한, 외부 연결 단자(590)는 패키지 기판(520)의 제2 패키지 기판 패드(525)에 부착되고, 반도체 패키지(20)를 외부 장치와 연결시키기 위한 연결 단자일 수 있다. 예를 들어, 외부 연결 단자(590)는 주석(Sn), 은(Ag), 구리(Cu), 및 알루미늄(Al) 중 적어도 어느 하나를 포함하는 금속 물질의 솔더 볼일 수 있다.
예시적인 실시예에서, 언더필 층(570)은 반도체 패키지(20)를 패키지 기판(520) 상에 고정시키도록 구성될 수 있다. 언더필 층(570)은 반도체 패키지(20) 및 패키지 기판(520) 사이에 개재되어, 반도체 패키지(20)를 패키지 기판(520) 상에 고정시킬 수 있다.
예시적인 실시예에서, 언더필 층(570)의 일 부분은 재배선 구조물(200)의 측면의 적어도 일 부분을 둘러쌀 수 있다. 또한, 언더필 층(570)은 패키지 기판(520)에 가까워질수록 수평 방향의 단면적이 넓어지는 테이퍼 형상일 수 있다.
예시적인 실시예에서, 언더필 층(570)은 절연성 폴리머 및 에폭시 수지 중 적어도 어느 하나를 포함할 수 있다. 예를 들어, 언더필 층(570)은 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다.
예시적인 실시예에서, 언더필 층(570)은 염화 이온을 가질 수 있다. 예를 들어, 언더필 층(570)은 무게 비율로 100 ppm(parts per million) 이상의 염화 이온을 가질 수 있다.
언더필 층(570) 및 재배선 절연 층(250)이 맞닿을 수 있어서, 상기 언더필 층(570) 내의 염화 이온은 재배선 절연 층(250)으로 이동할 수 있다. 또한, 상기 염화 이온은 재배선 절연 층(250) 내에서 이동할 수 있다.
상기 염화 이온이 금속 물질인 칩 패드(120)의 내부로 침투하면, 상기 칩 패드(120)가 부식될 위험이 있고, 상기 칩 패드(120) 및 재배선 비아 패턴(233)의 구조적 신뢰성이 약화될 위험이 있을 수 있다.
본 개시의 예시적 실시예에 따른 칩 패드(120)의 연결 부분(120_CA)의 가장자리 부분은 배리어 층(130)에 의해 포위되고, 상기 배리어 층(130)의 제1 오프닝(130_O1)(즉, 칩 패드(120)의 연결 부분(120_CA)의 중심 부분)은 재배선 비아 패턴(233)에 의해 채워질 수 있다.
즉, 칩 패드(120)의 표면 중 연결 부분(120_CA)과 인접한 부분은 재배선 절연 층(250)과 직접적으로 맞닿지 않을 수 있다. 재배선 절연 층(250) 내에서 이동하는 염화 이온이 칩 패드(120)의 내부로 침투하지 않을 수 있어서, 상기 칩 패드(120)는 부식되지 않고, 상기 칩 패드(120) 및 재배선 비아 패턴(233)의 구조적 신뢰성이 개선될 수 있다.
도 6은 본 개시의 예시적 실시예에 따른 반도체 패키지(30)의 단면도이고, 도 7은 도 6의 "B"로 표시된 영역을 확대한 도면이다.
본 개시의 예시적 실시예에 따른 반도체 패키지(30)는 반도체 칩(100), 재배선 구조물(200), 몰딩 층(310), 캡핑 층(600), 및 패키지 연결 단자(410)를 포함할 수 있다. 이하에서는, 도 6 및 도 7의 반도체 패키지(30)와 도 1 내지 도 3을 참조하여 설명한 반도체 패키지(10)의 중복된 내용은 생략하고, 차이점을 위주로 설명하도록 한다.
본 개시의 예시적 실시예에 따른 반도체 패키지(30)는 반도체 칩(100)의 배리어 층(130) 상에 있는 캡핑 층(600)을 더 포함할 수 있다.
예시적인 실시예에서, 캡핑 층(600)은 배리어 층(130) 상에 있고, 상기 배리어 층(130)의 제1 오프닝(130_O1) 및 제2 오프닝(130_O2)을 채울 수 있다.
캡핑 층(600)의 두께는 칩 패드(120)의 제1 면(120a)에서부터 상기 캡핑 층(600)의 최상부 면까지의 수직 방향의 길이로 정의될 수 있다. 예시적인 실시예에서, 캡핑 층(600)의 두께는 약 1 마이크로미터 내지 약 5 마이크로미터일 수 있다.
예를 들어, 캡핑 층(600)이 배리어 층(130)의 제1 오프닝(130_O1)을 채울 수 있어서, 캡핑 층(600)의 일 부분은 칩 패드(120)의 연결 부분(120_CA)과 맞닿을 수 있고, 배리어 층(130)에 의해 포위될 수 있다.
또한, 캡핑 층(600)이 배리어 층(130)의 제2 오프닝(130_O2)을 채울 수 있어서, 캡핑 층(600)의 일 부분은 칩 패드(120)의 테스트 부분(120_TA)과 맞닿을 수 있고, 배리어 층(130)에 의해 포위될 수 있다. 또한, 캡핑 층(600)은 테스트 부분(120_TA)에 형성된 테스트 홈(G)을 채울 수도 있다.
예시적인 실시예에서, 캡핑 층(600)의 수평 방향의 너비는 칩 패드(120)의 수평 방향의 너비보다 작을 수 있다. 또한, 반도체 패키지(30)를 평면적 관점에서 봤을 경우, 캡핑 층(600)의 단면적은 칩 패드(120)의 단면적보다 작을 수 있다.
예시적인 실시예에서, 캡핑 층(600)은 캡핑 씨드 층(630), 및 캡핑 도전 층(650)을 포함할 수 있다. 캡핑 씨드 층(630)은 칩 패드(120) 및 배리어 층(130) 상에서 컨포멀하게 형성된 씨드 층일 수 있다. 또한, 캡핑 도전 층(650)은 캡핑 씨드 층(630) 상에 있고, 상기 캡핑 씨드 층(630)을 활용한 도금 공정을 통해 형성된 도전성 물질의 층일 수 있다.
예시적인 실시예에서, 캡핑 도전 층(650)의 물질은 반도체 칩(100)의 칩 패드(120)의 물질보다 반응성이 작은 물질을 포함할 수 있다. 캡핑 도전 층(650)이 칩 패드(120)와 연결될 수 있고, 상기 캡핑 도전 층(650)의 반응성이 칩 패드(120)의 반응성보다 작을 수 있어서, 상기 칩 패드(120)의 부식이 억제될 수 있다.
예를 들어, 반도체 칩(100)의 칩 패드(120)의 물질이 알루미늄(Al)을 포함하는 경우, 캡핑 도전 층(650)의 물질은 알루미늄(Al)보다 반응성이 작은 구리(Cu)를 포함할 수 있다.
다만 이에 한정되지 않고, 캡핑 도전 층(650)의 물질은 니켈(Ni), 금(Au), 은(Ag), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있다.
예시적인 실시예에서, 캡핑 씨드 층(630)은 물리 기상 증착을 수행하여 형성될 수 있고, 캡핑 도전 층(650)은 도금 공정을 수행하여 형성될 수 있다. 예시적인 실시예에서, 캡핑 씨드 층(630)의 물질은 티타늄(Ti), 티타늄 텅스텐(TiW), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 크롬(Cr), 알루미늄(Al), 또는 이들의 조합으로 이루어질 수 있다.
예를 들어, 캡핑 도전 층(650) 및 캡핑 씨드 층(630)은 티타늄 상에 구리가 적층된 Cu/Ti, 또는 티타늄 텅스텐 상에 구리가 적층된 Cu/TiW일 수 있다. 다만, 캡핑 도전 층(650) 및 캡핑 씨드 층(630)의 물질은 전술한 물질에 한정되지 않는다.
또한, 캡핑 도전 층(650)으로서 구리(Cu)가 이용되는 경우, 캡핑 씨드 층(630)의 적어도 일 부분들은 확산 배리어 층으로서 작용할 수 있다.
예시적인 실시예에서, 재배선 구조물(200)의 재배선 비아 패턴(233)은 캡핑 층(600)의 캡핑 도전 층(650)의 일 부분과 맞닿을 수 있다. 캡핑 층(600)이 배리어 층(130)의 제1 오프닝(130_O1)을 채우고, 재배선 비아 패턴(233)이 배리어 층(130)의 일 부분과 맞닿을 수 있어서, 상기 재배선 비아 패턴(233)은 칩 패드(120)의 연결 부분(120_CA)과 전기적으로 연결될 수 있다.
이에 따라, 재배선 비아 패턴(233)의 수평 방향의 단면적의 크기는 배리어 층(130)의 제1 오프닝(130_O1)의 크기에 영향을 받지 않을 수 있다. 예를 들어, 재배선 비아 패턴(233)의 수평 방향의 단면적은 배리어 층(130)의 제1 오프닝(130_O1)의 수평 방향의 단면적보다 작을 수 있다. 다만 이에 한정되지 않고, 재배선 비아 패턴(233)의 수평 방향의 단면적은 배리어 층(130)의 제1 오프닝(130_O1)의 수평 방향의 단면적보다 클 수도 있다.
또한, 캡핑 층(600)이 배리어 층(130)의 제1 오프닝(130_O1)을 채우고, 재배선 비아 패턴(233)이 배리어 층(130)의 일 부분과 맞닿을 수 있어서, 상기 재배선 비아 패턴(233) 및 캡핑 층(600)의 접촉 지점(contact position)은 배리어 층(130)의 제1 오프닝(130_O1)의 위치에 제한되지 않을 수 있다.
이에 따라, 도 7에 도시된 바와 달리, 재배선 비아 패턴(233) 및 캡핑 층(600)의 접촉 지점은 배리어 층(130)의 제1 오프닝(130_O1)과 수직 방향으로 중첩되지 않을 수 있다. 예를 들어, 재배선 비아 패턴(233) 및 캡핑 층(600)의 접촉 지점은 배리어 층(130)의 제2 오프닝(130_O2)과 수직 방향으로 중첩될 수 있다. 다만 도 7에 도시된 것과 같이, 재배선 비아 패턴(233) 및 캡핑 층(600)의 접촉 지점은 배리어 층(130)의 제1 오프닝(130_O1)과 수직 방향으로 중첩될 수도 있다.
도 8은 본 개시의 예시적 실시예에 따른 반도체 패키지(40)의 단면도이다.
이하에서는, 도 8의 반도체 패키지(40) 및 도 6 및 7을 참조하여 설명한 반도체 패키지(30)의 중복된 내용은 생략하고, 차이점을 위주로 설명하도록 한다.
도 8의 반도체 패키지(40)는 반도체 칩(100), 재배선 구조물(200), 몰딩 층(310), 패키지 연결 단자(410), 캡핑 층(600), 및 내장형 프레임(490)을 포함할 수 있다.
본 개시의 예시적 실시예에 따른 반도체 패키지(40)는 패널 레벨에서 제작된 반도체 패키지일 수 있다. 예를 들어, 반도체 패키지(40)는 팬-아웃 패널 레벨 패키지일 수 있다.
예시적인 실시예에서, 반도체 패키지(40)의 내장형 프레임(490)은 재배선 구조물(200) 상에서 반도체 칩(100)을 둘러쌀 수 있다. 예를 들어, 내장형 프레임(490)의 내면은 반도체 칩(100)을 포위할 수 있고, 내장형 프레임(490)의 외면은 몰딩 층(310)과 동일 평면 상에 있고, 외부에 노출될 수 있다.
예시적인 실시예에서, 반도체 패키지(40)의 제조 공정에서, 내장형 프레임(490)은 패널 레벨의 크기로 마련된 후, 상기 반도체 패키지(40)의 크기로 개별화되는 프레임일 수 있다.
예시적인 실시예에서, 내장형 프레임(490)의 물질은 레진과 같은 폴리머를 포함할 수 있고, 유리 섬유와 같은 물질을 포함할 수도 있다. 다만 이에 한정되지 않고, 내장형 프레임(490)은 금속 물질을 포함할 수도 있다.
예시적인 실시예에서, 내장형 프레임(490)의 두께는 반도체 칩(100)의 두께보다 클 수 있다. 즉, 내장형 프레임(490)의 상면은 반도체 칩(100)의 상면(100a)보다 높은 레벨에 있을 수 있다. 다만 이에 한정되지 않고, 내장형 프레임(490)의 두께는 반도체 칩(100)의 두께보다 작을 수도 있다.
도 9는 본 개시의 예시적 실시예에 따른 반도체 장치(2)의 단면도이다.
도 9의 반도체 장치(2)는 도 8을 참조하여 설명한 반도체 패키지(40)가 패키지 기판(520)에 탑재된 구조일 수 있다. 반도체 장치(2)는 반도체 패키지(40), 패키지 기판(520), 외부 연결 단자(590), 및 언더필 층(570)을 포함할 수 있다.
반도체 장치(2)의 패키지 기판(520)은 반도체 패키지(40)를 외부 장치와 연결시키기 위한 기판일 수 있다. 예시적인 실시예에서, 패키지 기판(520)은 제1 패키지 기판 패드(523) 및 제2 패키지 기판 패드(525)를 포함하는 양면 인쇄 회로 기판일 수 있다.
예시적인 실시예에서, 패키지 기판(520)은 인쇄 회로 기판의 구조 및 물질에 한정되지 않고, 세라믹 기판과 같은 다양한 종류의 기판들을 포함할 수도 있다.
예시적인 실시예에서, 반도체 패키지(20)의 패키지 연결 단자(410)는 상기반도체 패키지(20)의 패키지 연결 패드(430) 및 패키지 기판(520)의 제1 패키지 기판 패드(523) 사이에 개재되어, 반도체 칩(100) 및 패키지 기판(520)을 전기적으로 연결시킬 수 있다.
또한, 외부 연결 단자(590)는 패키지 기판(520)의 제2 패키지 기판 패드(525)에 부착되고, 반도체 패키지(20)를 외부 장치와 연결시키기 위한 연결 단자일 수 있다. 예를 들어, 외부 연결 단자(590)는 주석(Sn), 은(Ag), 구리(Cu), 및 알루미늄(Al) 중 적어도 어느 하나를 포함하는 금속 물질의 솔더 볼일 수 있다.
예시적인 실시예에서, 언더필 층(570)은 반도체 패키지(20)를 패키지 기판(520) 상에 고정시키도록 구성될 수 있다. 언더필 층(570)은 반도체 패키지(20) 및 패키지 기판(520) 사이에 개재되어, 반도체 패키지(20)를 패키지 기판(520) 상에 고정시킬 수 있다.
예시적인 실시예에서, 언더필 층(570)은 절연성 폴리머 및 에폭시 수지 중 적어도 어느 하나를 포함할 수 있다. 예를 들어, 언더필 층(570)은 에폭시 몰딩 컴파운드를 포함할 수 있다.
예시적인 실시예에서, 언더필 층(570)은 염화 이온을 가질 수 있다. 예를 들어, 언더필 층(570)은 무게 비율로 100 ppm 이상의 염화 이온을 가질 수 있다.
언더필 층(570) 및 재배선 절연 층(250)이 맞닿을 수 있어서, 상기 언더필 층(570) 내의 염화 이온은 재배선 절연 층(250)으로 이동할 수 있다. 또한, 상기 염화 이온은 재배선 절연 층(250) 내에서 이동할 수 있다. 상기 염화 이온이 금속 물질인 칩 패드(120)의 내부로 침투하면, 상기 칩 패드(120)가 부식될 위험이 있고, 상기 칩 패드(120) 및 재배선 비아 패턴(233)의 구조적 신뢰성이 약화될 위험이 있을 수 있다.
본 개시의 예시적 실시예에 따른 칩 패드(120)의 연결 부분(120_CA)의 가장자리 부분은 배리어 층(130)에 의해 포위되고, 상기 배리어 층(130)의 제1 오프닝(130_O1)(즉, 칩 패드(120)의 연결 부분(120_CA)의 중심 부분)은 캡핑 층(600)에 의해 채워질 수 있다. 즉, 칩 패드(120)의 연결 부분(120_CA)은 재배선 절연 층(250)과 직접적으로 맞닿지 않을 수 있다.
재배선 절연 층(250) 내에서 이동하는 염화 이온이 캡핑 층(600)에 의해 차단되어 칩 패드(120)의 내부로 침투하지 않을 수 있어서, 칩 패드(120)는 부식되지 않고, 상기 칩 패드(120) 및 재배선 비아 패턴(233)의 구조적 신뢰성이 개선될 수 있다.
이하에서는, 본 개시의 예시적 실시예에 반도체 장치(1)의 제조 방법(S100)에 대하여 보다 자세하게 설명한다. 보다 구체적으로, 반도체 장치(1)의 제조 방법(S100)은 도 5를 참조하여 설명한 반도체 패키지(20)를 포함하는 반도체 장치(1)의 제조 방법일 수 있다.
도 10은 본 개시의 예시적 실시예에 따른 반도체 장치(1)의 제조 방법(S100)의 흐름을 보여주는 플로우 차트이다. 또한, 도 11 내지 도 22는 본 개시의 예시적 실시예에 따른 반도체 장치(1)의 제조 방법(S100)의 각 단계들을 보여주는 도면들이다.
예시적인 실시예에서, 본 개시의 반도체 장치(1)의 제조 방법(S100)은 패널 레벨에서 제작된 반도체 패키지(20)를 제조한 후, 상기 반도체 패키지(20)를 패키지 기판(도 23, 520) 상에 탑재하는 방법일 수 있다.
도 10을 참조하면, 본 개시의 예시적 실시예에 따른 반도체 장치(1)의 제조 방법(S100)은 반도체 칩(100)을 탑재하는 단계(S1100), 몰딩 층(310)을 형성하는 단계(S1200), 반도체 칩(100)을 테스트하는 단계(S1300), 재배선 구조물(200)을 형성하는 단계(S1400), 패키지 연결 단자(410)를 형성하는 단계(S1500), 반도체 패키지(20)를 개별화하는 단계(S1600), 및 패키지 기판(520) 상에 반도체 패키지(20)를 탑재하는 단계(S1700)를 포함할 수 있다.
도 10 내지 도 12를 함께 참조하면, 본 개시의 예시적 실시예에 따른 반도체 장치(1)의 제조 방법(S100)은 반도체 칩(100)을 탑재하는 단계(S1100)를 포함할 수 있다.
S1100 단계는, 캐리어 기판(1100) 상에 내장형 프레임(490)을 탑재하는 단계(도 11, S1130), 및 상기 내장형 프레임(490)이 갖는 홀(H1) 내에 반도체 칩(100)을 탑재하는 단계(도 12, S1150)를 포함할 수 있다.
다만 전술한 바에 한정되지 않고, S1100 단계는, 내장형 프레임(490)을 탑재하는 단계(S1130)를 제외하고, 반도체 칩(100)을 탑재하는 단계(S1150)만을 포함할 수도 있다.
캐리어 기판(1100)은 베이킹 공정과 식각 공정 등에 대하여 안정성을 갖는 임의의 물질을 포함하는 기판일 수 있다. 캐리어 기판(1100)을 레이저 어블레이션(laser ablation)에 의하여 분리 및 제거하고자 하는 경우에는, 캐리어 기판(1100)은 투광성 기판일 수 있다. 선택적으로, 캐리어 기판(1100)을 가열에 의하여 분리 및 제거하고자 하는 경우에는 캐리어 기판(1100)은 내열성 기판일 수 있다.
예시적인 실시예에서, 캐리어 기판(1100)은 유리 기판일 수 있다. 또는, 다른 예시적인 실시예에서, 캐리어 기판(1100)은 폴리이미드(polyimide, PI), 폴리에테르에테르케톤(polyetheretherketone, PEEK), 폴리에테르술폰(polyethersulfone, PES), 폴리페닐렌 설파이드(polyphenylene sulfide, PPS) 등과 같은 내열성 유기 고분자 물질을 포함할 수 있지만 여기에 한정되는 것은 아니다.
캐리어 기판(1100)의 일 면에는 이형 필름(미도시)이 부착될 수 있다. 예를 들어, 이형 필름은 추후 레이저의 조사에 반응하여 기화됨으로써 캐리어 기판(1100)이 분리 가능하도록 할 수 있는 레이저 반응 층일 수 있다. 이형 필름은 탄소계 물질층을 포함할 수 있다. 예를 들면, 이형 필름은 비결정질 탄소막(amorphous carbon layer, ACL)을 포함할 수 있다.
S1130 단계에서, 내장형 프레임(490)이 캐리어 기판(1100) 상에 탑재될 수 있다. 예시적인 실시예에서, 내장형 프레임(490)은 패널 레벨의 크기로 마련될 수 있다. 내장형 프레임(490)은 반도체 장치(1)의 복수의 제조 단계들에서 제조되는 구조물의 핸들링의 용이성을 제공할 수 있다.
또한, 내장형 프레임(490)은 반도체 칩(100)을 포위하기 위한 복수의 홀들(H1)을 포함할 수 있다. 내장형 프레임(490)의 상기 홀들(H1)은 반도체 칩(100)이 위치하는 공간을 제공할 수 있다.
S1150 단계에서, 반도체 칩(100)은 내장형 프레임(490)의 홀(H1) 내에 배치될 수 있다. 보다 구체적으로, 반도체 칩(100)의 활성 층(AL)이 캐리어 기판(1100)을 향하도록, 상기 반도체 칩(100)이 내장형 프레임(490)의 홀(H1) 내에 배치될 수 있다.
S1150 단계에서, 캐리어 기판(1100) 상에 탑재되는 반도체 칩(100)은 칩 패드(120), 및 상기 칩 패드(120) 상에 있고, 상기 칩 패드(120)의 연결 부분(120_CA)을 노출하는 제1 오프닝(130_O1) 및 상기 칩 패드(120)의 테스트 부분(120_TA)을 노출하는 제2 오프닝(130_O2)을 갖는 배리어 층(130)을 포함할 수 있다.
도 10 및 도 13을 함께 참조하면, 본 개시의 예시적 실시예에 따른 반도체 장치(1)의 제조 방법(S100)은 몰딩 층(310)을 형성하는 단계(S1200)를 포함할 수 있다.
S1200 단계에서, 몰딩 층(310)은 내장형 프레임(490) 및 반도체 칩(100) 사이의 공간을 채울 수 있다. 또한, 몰딩 층(310)은 반도체 칩(100)의 상면(100a), 하면(100b), 및 측면을 둘러쌀 수 있다.
예시적인 실시예에서, S1200 단계에서 사용되는 몰딩 층(310)은 에폭시 몰딩 컴파운드(EMC)의 물질을 포함할 수 있다. 다만, 몰딩 층(310)의 물질은 전술한 에폭시 몰딩 컴파운드에 한정되지 않고, 다양한 물질, 예를 들어, 에폭시 계열 물질, 열경화성 물질, 열가소성 물질, UV 처리 물질 등을 포함할 수 있다
도 13에 도시되지 않았지만, S1200 단계는, 몰딩 층(310)의 일 부분을 그라인딩 하는 단계를 더 포함할 수 있다. 예시적인 실시예에서, S1200 단계에서, 반도체 칩(100)의 상면이 외부에 노출되도록 몰딩 층(310)의 상부를 그라인딩하는 단계가 추가적으로 수행될 수 있다.
이에 따라, 본 개시의 반도체 장치(1)의 제조 방법(S100)으로 제조된 반도체 장치(1)의 크기가 작아질 수 있다. 또한, 본 개시의 반도체 장치(1)가 포함하는 반도체 칩(100)의 상면이 외부에 노출될 수 있어서, 상기 반도체 장치(1)의 방열 성능이 개선될 수 있다.
도 10, 도 14, 및 도 15를 함께 참조하면, 본 개시의 예시적 실시예에 따른 반도체 장치(1)의 제조 방법(S100)은 반도체 칩(100)을 테스트하는 단계(S1300)를 포함할 수 있다.
S1300 단계의 수행 전에, 반도체 칩(100)의 하면(100b) 상에 부착된 캐리어 기판(1100)이 제거될 수 있다. 예시적인 실시예에서, 상기 캐리어 기판(1100)은 레이저 어블레이션에 의하여 분리될 수 있고, 가열에 의하여 분리될 수도 있다.
S1300 단계는, 반도체 칩(100)이 특정한 품질 수준에 도달했는지 확인하는 테스트 단계일 수 있다. 예를 들어, S1300 단계는, 반도체 칩(100)의 상태가 양품인지 불량품인지 확인하는 단계, 상기 반도체 칩(100)이 불량품인 경우, 상기 반도체 칩(100)이 수선 가능한지 판단하는 단계, 및 상기 반도체 칩(100)이 수선이 불가능한 경우, 상기 반도체 칩(100)에 마킹을 하는 단계 등을 포함할 수 있다.
예시적인 실시예에서, S1300 단계는, 프로브 장치(777)를 활용하여, 반도체 칩(100)의 칩 패드(120)에 전류를 흘려 상기 반도체 칩(100)이 특정한 품질 수준에 도달했는지 확인하는 EDS(Electrical Die Sorting) 공정일 수 있다.
전술한 바와 같이, 본 개시의 예시적 실시예에 따른 반도체 칩(100)의 배리어 층(130)은 칩 패드(120)의 연결 부분(120_CA)을 노출시키는 제1 오프닝(130_O1) 및 칩 패드(120)의 테스트 부분(120_TA)을 노출시키는 제2 오프닝(130_O2)을 가질 수 있다.
도 15에 도시된 바와 같이, 배리어 층(130)의 제1 오프닝(130_O1)은 원 형상일 수 있고, 제2 오프닝(130_O2)은 사각 형상일 수 있다. 다만, 배리어 층(130)의 상기 제1 오프닝(130_O1) 및 제2 오프닝(130_O2)의 형상은 전술한 바에 한정되지 않는다.
S1300 단계에서, 프로브 장치(777)는 반도체 칩(100)의 칩 패드(120)의 테스트 부분(120_TA)과 접촉할 수 있고, 상기 프로브 장치(777)는 상기 칩 패드(120)의 상기 테스트 부분(120_TA)에 전류를 보낼 수 있다.
예시적인 실시예에서, 프로브 장치(777)는 핀(pin) 또는 바늘(needle) 형상일 수 있다. S1300 단계에서, 프로브 장치(777)가 칩 패드(120)의 테스트 부분(120_TA)과 접촉하는 경우, 상기 칩 패드(120)의 테스트 부분(120_TA)에는 상기 프로브 장치(777)에 의한 테스트 홈(G)이 생성될 수 있다.
도 10, 및 도 16 내지 도 18을 함께 참조하면, 본 개시의 예시적 실시예에 따른 반도체 장치(1)의 제조 방법(S100)은 재배선 구조물(200)을 형성하는 단계(S1400)를 포함할 수 있다.
S1400 단계는, 반도체 칩(100) 상에 재배선 절연 층(250)을 도포하고, 상기 재배선 절연 층(250)에 홀(H2)을 형성하는 단계(S1450), 및 상기 재배선 절연 층(250) 상에 재배선 패턴(230)을 형성하는 단계(S1470)를 포함할 수 있다.
도 16을 참조하면, 반도체 칩(100)의 하면(100b) 상에 재배선 절연 층(250)이 도포될 수 있다. 예시적인 실시예에서, 재배선 절연 층(250)은 스핀 코팅(spin coating) 공정을 통해, 반도체 칩(100)의 하면(100b) 상에 균일한 두께를 가지면서 도포될 수 있다.
예시적인 실시예에서, 상기 재배선 절연 층(250)은 포토 리소그래피 공정이 가능한 PID 소재의 절연 물질을 포함할 수 있다. 예를 들어, 재배선 절연 층(250)은 감광성 폴리이미드(PSPI)를 포함할 수 있다. 다만 이에 한정되지 않고, 재배선 절연 층(250)은 산화물 또는 질화물을 포함할 수도 있다. 예를 들어, 재배선 절연 층(250)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수도 있다.
예시적인 실시예에서, S1450 단계에서, 반도체 칩(100)의 칩 패드(120)를 노출시키는 홀(H2)이 재배선 절연 층(250)에 형성될 수 있다. 예를 들어, 재배선 절연 층(250)의 홀(H2)은 식각 공정 또는 레이저 드릴링 공정 등을 통해 형성될 수 있다.
예시적인 실시예에서, S1450 단계에서 형성된 재배선 절연 층(250)의 홀(H2)은 반도체 칩(100)의 칩 패드(120)의 연결 부분(120_CA)과 수직 방향으로 중첩될 수 있다. 즉, S1450 단계에서, 재배선 절연 층(250)의 홀(H2)은 칩 패드(120)의 연결 부분(120_CA)을 외부에 노출시킬 수 있다.
도 17을 참조하면, 재배선 패턴(230)이 재배선 절연 층(250) 상에 형성될 수 있다. 보다 구체적으로, 재배선 씨드 층(239), 재배선 비아 패턴(233), 및 재배선 라인 패턴(235)이 절연 층(250) 상에 형성될 수 있다.
예시적인 실시예에서, 재배선 씨드 층(239)은 재배선 절연 층(250)의 표면을 따라 컨포멀하게 형성될 수 있다. 예를 들어, 재배선 씨드 층(239)은 물리 기상 증착 공정을 통해 재배선 절연 층(250)의 표면 상에 형성될 수 있다.
예시적인 실시예에서, 재배선 비아 패턴(233) 및 재배선 라인 패턴(235)은 상기 재배선 씨드 층(239)을 이용하는 도금 공정을 통해 형성될 수 있다. 예를 들어, 재배선 패턴(230) 및 재배선 씨드 층(239)은 티타늄 상에 구리가 적층된 Cu/Ti, 또는 티타늄 텅스텐 상에 구리가 적층된 Cu/TiW일 수 있다. 또한, 재배선 비아 패턴(233) 및 재배선 라인 패턴(235)으로서 구리(Cu)가 이용되는 경우, 재배선 씨드 층(239)의 적어도 일 부분들은 확산 배리어 층으로서 작용할 수 있다.
도 18을 참조하면, 재배선 절연 층(250)을 도포하는 단계, 및 상기 재배선 절연 층(250) 상에 재배선 패턴(230)을 형성하는 단계가 반복되어 수행될 수 있다. 이에 따라, 재배선 라인 패턴들(230)은 복수의 층들을 형성할 수 있고, 상기 재배선 라인 패턴들(230)은 재배선 비아 패턴(233)에 의해 전기적으로 연결될 수 있다.
도 10, 도 19, 및 도 20을 함께 참조하면, 본 개시의 예시적 실시예에 따른 반도체 장치(1)의 제조 방법(S100)은 패키지 연결 단자(410)를 형성하는 단계(S1500)를 포함할 수 있다.
S1500 단계는, 패키지 연결 패드(430)를 재배선 구조물(200) 상에 형성하는 단계(S1530), 및 패키지 연결 단자(410)를 패키지 연결 패드(430)에 부착시키는 단계(S1550)를 포함할 수 있다.
S1530 단계에서, 패키지 연결 패드(430)는 재배선 구조물(200) 상에 형성되어, 재배선 패턴(230)의 재배선 비아 패턴(233)과 연결될 수 있다. 상기 패키지 연결 패드(430)는 일반적인 포토 리소그래피 공정, 식각 공정, 및 도금 공정 등을 통해 형성될 수 있다.
S1550 단계에서, 패키지 연결 단자(410)는 리플로우 공정을 통해 용융되어, 패키지 연결 패드(430)에 접합될 수 있다. 또한, 패키지 연결 단자(410)는 주석(Sn), 은(Ag), 구리(Cu), 및 알루미늄(Al) 중 적어도 어느 하나를 포함하는 금속 물질의 솔더 볼일 수 있다.
도 10 및 도 21을 함께 참조할 때, 본 개시의 예시적 실시예에 따른 반도체 장치(1)의 제조 방법(S100)은 반도체 패키지(20)를 개별화하는 단계(S1600)를 포함할 수 있다.
S1600 단계는, 도 20의 구조물의 스크라이브 레인(SL)을 절단하는 단계일 수 있다. 예시적인 실시예에서, S1600 단계는, 블레이드 휠을 사용하여 스크라이브 레인(SL)을 절단하는 단계일 수 있다.
다만 전술한 바에 한정되지 않고, S1600 단계는, 레이저를 사용하여 스크라이브 레인(SL)을 절단하는 단계를 포함할 수 있다. 예를 들어, S1600 단계는 레이저에서 발사된 광을 스크라이브 레인(SL)의 내부에 조사하여, 스크라이브 레인(SL)을 절단하는 단계일 수 있다.
S1600 단계의 수행 이후, 본 개시의 예시적 실시예에 따른 반도체 패키지(도 4, 20)의 제조가 완료될 수 있다.
도 10 및 도 22를 함께 참조할 때, 본 개시의 예시적 실시예에 따른 반도체 장치(1)의 제조 방법(S100)은 개별화된 반도체 패키지(20)를 패키지 기판(520) 상에 탑재하는 단계(S1700)를 포함할 수 있다.
S1700 단계는, 반도체 패키지(20)의 패키지 연결 단자(410)가 패키지 기판(520)의 제1 패키지 기판 패드(523)와 맞닿도록, 패키지 기판(520) 상에 상기 반도체 패키지(20)를 탑재하는 단계를 포함할 수 있다. 이에 따라, 반도체 패키지(20)가 포함하는 반도체 칩(100)은 칩 패드(120), 재배선 패턴(230), 패키지 연결 단자(410), 및 제1 패키지 기판 패드(523)를 통해 패키지 기판(520)과 전기적으로 연결될 수 있다.
또한, S1700 단계는, 반도체 패키지(20) 및 패키지 기판(520) 사이에 언더필 층(570)을 형성하는 단계를 포함할 수 있다. 언더필 층(570)은 반도체 패키지(20)를 패키지 기판(520) 상에 고정시킬 수 있다.
예시적인 실시예에서, 언더필 층(570)은 절연성 폴리머 및 에폭시 수지 중 적어도 어느 하나를 포함할 수 있다. 예를 들어, 언더필 층(570)은 에폭시 몰딩 컴파운드를 포함할 수 있다.
또한, 언더필 층(570)은 염화 이온을 가질 수 있다. 예를 들어, 언더필 층(570)은 무게 비율로 100 ppm (parts per million) 이상의 염화 이온을 가질 수 있다.
S1700 단계의 수행 이후, 본 개시의 예시적 실시예에 따른 반도체 장치(도 5, 1)의 제조가 완료될 수 있다.
도 22에 도시된 바와 같이, 본 개시의 예시적 실시예에 따른 반도체 장치(1)의 제조 방법(S100)에 의해 제조된 상기 반도체 장치(1)의 언더필 층(570) 및 재배선 절연 층(250)은 맞닿을 수 있다. 예를 들어, 언더필 층(570)은 재배선 절연 층(250)의 하면과 맞닿을 수 있고, 재배선 절연 층(250)의 측면의 적어도 일 부분과 맞닿을 수 있다.
이에 따라, 언더필 층(570) 내의 염화 이온은 재배선 절연 층(250)으로 이동할 수 있다. 또한, 상기 염화 이온은 재배선 절연 층(250) 내에서 이동할 수 있다. 상기 염화 이온이 금속 물질인 칩 패드(120)의 내부로 침투하면, 상기 칩 패드(120)가 부식될 위험이 있고, 상기 칩 패드(120) 및 재배선 비아 패턴(233)의 구조적 신뢰성이 약화될 위험이 있을 수 있다.
하지만, 본 개시의 예시적 실시예에 따른 반도체 칩(100)의 칩 패드(120)의 연결 부분(120_CA)의 가장자리 부분은 배리어 층(130)에 의해 포위되고, 상기 배리어 층(130)의 제1 오프닝(130_O1)(즉, 칩 패드(120)의 연결 부분(120_CA)의 중심 부분)은 재배선 비아 패턴(233)에 의해 채워질 수 있다.
즉, 칩 패드(120)의 표면 중 연결 부분(120_CA)과 인접한 부분은 재배선 절연 층(250)과 직접적으로 맞닿지 않을 수 있다. 이에 따라, 재배선 절연 층(250) 내에서 이동하는 염화 이온이 칩 패드(120)의 내부로 침투하지 않을 수 있어서, 상기 칩 패드(120)는 부식되지 않고, 상기 칩 패드(120) 및 재배선 비아 패턴(233)의 구조적 신뢰성이 개선될 수 있다.
이상에서 설명한 본 개시의 기술적 사상은 전술한 실시예들 및 첨부된 도면들에 한정되지 않는다. 또한 본 개시의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.

Claims (20)

  1. 제1 면 및 상기 제1 면에 반대되는 제2 면을 갖고, 상기 제1 면에서 연결 부분 및 테스트 부분을 갖는 반도체 칩의 칩 패드;
    상기 칩 패드를 덮고 상기 칩 패드의 상기 연결 부분을 노출시키는 제1 오프닝, 및 상기 제1 오프닝과 이격되도록 상기 제1 오프닝의 옆에 마련되고 상기 칩 패드의 상기 테스트 부분을 노출시키는 제2 오프닝을 갖는 배리어 층; 및
    상기 칩 패드와 연결된 재배선 구조물로서, 상기 칩 패드 및 상기 배리어 층을 덮는 재배선 절연 층; 상기 재배선 절연 층의 적어도 일 부분을 수직 방향으로 통과하여 상기 제1 오프닝을 채우고, 상기 칩 패드의 상기 연결 부분과 맞닿는 재배선 비아 패턴; 및 상기 재배선 절연 층 내에서 수평 방향으로 연장되고, 상기 재배선 비아 패턴과 연결된 재배선 라인 패턴;을 포함하는 상기 재배선 구조물;
    을 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 칩 패드의 상기 테스트 부분은 오목한 형상의 테스트 홈을 갖고,
    상기 재배선 절연 층은 상기 테스트 홈을 채우는 것을 특징으로 하는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 반도체 패키지를 평면적 관점에서 봤을 경우,
    상기 배리어 층의 상기 제1 오프닝의 크기는,
    상기 배리어 층의 상기 제2 오프닝의 크기보다 작은 것을 특징으로 하는 반도체 패키지.
  4. 제3 항에 있어서,
    상기 반도체 패키지를 평면적 관점에서 봤을 경우,
    상기 배리어 층의 상기 제1 오프닝에 의해 포위된 상기 칩 패드의 연결 부분은 원 형상이고,
    상기 배리어 층의 상기 제2 오프닝에 의해 포위된 상기 칩 패드의 테스트 부분은 사각 형상인 것을 특징으로 하는 반도체 패키지.
  5. 제4 항에 있어서,
    상기 반도체 패키지를 평면적 관점에서 봤을 경우,
    상기 배리어 층의 상기 제1 오프닝에 의해 포위된 상기 칩 패드의 연결 부분의 너비는 약 10 마이크로미터 내지 약 50 마이크로미터이고,
    상기 배리어 층의 상기 제2 오프닝에 의해 포위된 상기 칩 패드의 테스트 부분의 너비는 약 40 마이크로미터 내지 약 100 마이크로미터인 것을 특징으로 하는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 재배선 비아 패턴은, 상기 칩 패드에 가까워질수록 수평 방향의 단면적이 작아지는 테이퍼 구조이고,
    상기 재배선 비아 패턴은,
    상기 배리어 층에 의해 둘러싸이고, 상기 칩 패드의 상기 연결 부분과 맞닿는 제1 부분; 및 상기 재배선 절연 층에 의해 둘러싸이는 제2 부분을 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제6 항에 있어서,
    상기 재배선 비아 패턴의 상기 제2 부분의 수평 방향의 단면적은,
    상기 배리어 층의 상기 제1 오프닝의 수평 방향의 단면적보다 큰 것을 특징으로 하는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 재배선 구조물은,
    상기 재배선 비아 패턴 및 상기 재배선 절연 층 사이에 개재되고, 상기 재배선 라인 패턴 및 상기 재배선 절연 층 사이에 개재된 재배선 씨드 층;
    을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제1 면 및 상기 제1 면에 반대되는 제2 면을 갖고, 상기 제1 면에서 연결 부분 및 테스트 부분을 갖는 반도체 칩의 칩 패드;
    상기 칩 패드를 덮고, 상기 칩 패드의 상기 연결 부분을 노출시키는 제1 오프닝, 및 상기 제1 오프닝과 이격되도록 상기 제1 오프닝의 옆에 마련되고 상기 칩 패드의 상기 테스트 부분을 노출시키는 제2 오프닝을 갖는 배리어 층;
    상기 배리어 층 상에 있고, 상기 배리어 층의 상기 제1 오프닝 및 상기 제2 오프닝을 채우는 캡핑 층; 및
    상기 칩 패드와 연결된 재배선 구조물로서, 상기 배리어 층 및 상기 캡핑 층을 덮는 재배선 절연 층; 상기 재배선 절연 층의 적어도 일 부분을 수직 방향으로 통과하여, 상기 캡핑 층의 일 부분과 맞닿는 재배선 비아 패턴; 및 상기 재배선 절연 층 내에서 수평 방향으로 연장되고, 상기 재배선 비아 패턴과 연결된 재배선 라인 패턴;을 포함하는 상기 재배선 구조물;
    을 포함하는 반도체 패키지.
  10. 제9 항에 있어서,
    상기 칩 패드의 상기 연결 부분 및 상기 테스트 부분은, 상기 캡핑 층과 맞닿고,
    상기 칩 패드의 상기 테스트 부분은, 오목한 형상의 테스트 홈을 갖고,
    상기 테스트 홈은 상기 캡핑 층에 의해 채워지는 것을 특징으로 하는 반도체 패키지.
  11. 제9 항에 있어서,
    상기 캡핑 층의 물질은,
    상기 칩 패드의 물질보다 반응성이 작은 물질을 포함하는 것을 특징으로 하는 반도체 패키지.
  12. 제9 항에 있어서,
    상기 캡핑 층의 두께는,
    약 1 마이크로미터 내지 약 5 마이크로미터인 것을 특징으로 하는 반도체 패키지.
  13. 제9 항에 있어서,
    상기 캡핑 층은,
    상기 배리어 층 및 상기 칩 패드의 표면을 따라 컨포멀하게 형성된 캡핑 씨드 층; 및
    상기 캡핑 씨드 층 상에 있는 도전성 물질의 캡핑 도전 층;
    을 포함하는 것을 특징으로 하는 반도체 패키지.
  14. 제9 항에 있어서,
    상기 반도체 패키지를 평면적 관점에서 봤을 경우,
    상기 배리어 층의 상기 제1 오프닝의 크기는,
    상기 배리어 층의 상기 제2 오프닝의 크기보다 작은 것을 특징으로 하는 반도체 패키지.
  15. 제9 항에 있어서,
    상기 재배선 비아 패턴은, 상기 칩 패드에 가까워질수록 수평 방향의 단면적이 작아지는 테이퍼 구조이고,
    상기 재배선 구조물은,
    상기 재배선 비아 패턴 및 상기 재배선 절연 층 사이에 개재되고, 상기 재배선 라인 패턴 및 상기 재배선 절연 층 사이에 개재된 재배선 씨드 층;
    을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  16. 반도체 칩으로서, 활성 층을 갖는 반도체 기판; 연결 부분 및 테스트 부분을 갖는 제1 면 및 상기 제1 면에 반대되고 상기 반도체 기판과 맞닿는 제2 면을 갖고, 상기 제1 면의 상기 테스트 부분에서 오목한 형상의 테스트 홈을 갖는 칩 패드; 및 상기 반도체 기판 및 상기 칩 패드 상에 있고 상기 칩 패드의 상기 연결 부분을 노출시키는 제1 오프닝, 및 상기 제1 오프닝과 이격되도록 상기 제1 오프닝의 옆에 마련되고 상기 칩 패드의 상기 테스트 부분을 노출시키는 제2 오프닝을 갖는 배리어 층;을 포함하는 상기 반도체 칩;
    상기 칩 패드와 연결된 재배선 구조물로서, 상기 칩 패드 및 상기 배리어 층을 덮는 재배선 절연 층; 상기 재배선 절연 층의 적어도 일 부분을 수직 방향으로 통과하고, 상기 칩 패드의 상기 연결 부분과 전기적으로 연결되는 재배선 비아 패턴; 및 상기 재배선 절연 층 내에서 수평 방향으로 연장되고, 상기 재배선 비아 패턴과 전기적으로 연결된 재배선 라인 패턴;을 포함하는 상기 재배선 구조물; 및
    상기 재배선 구조물 상에 있고, 상기 반도체 칩을 둘러싸는 몰딩 층;
    을 포함하는 반도체 패키지.
  17. 제16 항에 있어서,
    상기 반도체 패키지는,
    상기 재배선 구조물 상에 있고, 상기 재배선 비아 패턴과 연결된 복수의 패키지 연결 단자들을 포함하고,
    상기 복수의 패키지 연결 단자들 중 적어도 어느 하나는,
    상기 반도체 칩의 측면으로부터 외측에 배치된 것을 특징으로 하는 반도체 패키지.
  18. 제16 항에 있어서,
    상기 재배선 비아 패턴은,
    상기 배리어 층의 상기 제1 오프닝을 채우고, 상기 칩 패드의 상기 연결 부분과 맞닿고,
    상기 재배선 비아 패턴의 일 부분은, 상기 배리어 층에 의해 포위되고,
    상기 재배선 비아 패턴의 다른 부분은, 상기 재배선 절연 층에 의해 포위되는 것을 특징으로 하는 반도체 패키지.
  19. 제16 항에 있어서,
    상기 반도체 패키지는,
    상기 배리어 층 상에 있고, 상기 배리어 층의 상기 제1 오프닝 및 상기 제2 오프닝을 채우는 캡핑 층;
    을 더 포함하고,
    상기 재배선 비아 패턴은,
    상기 캡핑 층의 일 표면과 맞닿는 것을 특징으로 하는 반도체 패키지.
  20. 제19 항에 있어서,
    상기 캡핑 층은,
    상기 배리어 층 및 상기 칩 패드의 표면을 따라 컨포멀하게 형성된 캡핑 씨드 층; 및
    상기 캡핑 씨드 층 상에 있는 도전성 물질의 캡핑 도전 층;
    을 포함하고,
    상기 캡핑 씨드 층의 물질은, 티타늄 또는 티타늄 텅스텐을 포함하고,
    상기 캡핑 도전 층의 물질은, 구리를 포함하는 것을 특징으로 하는 반도체 패키지.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6844631B2 (en) 2002-03-13 2005-01-18 Freescale Semiconductor, Inc. Semiconductor device having a bond pad and method therefor
KR100605315B1 (ko) * 2004-07-30 2006-07-28 삼성전자주식회사 집적회로 칩의 입출력 패드 구조
US7834453B2 (en) * 2006-07-28 2010-11-16 Taiwan Tft Lcd Association Contact structure having a compliant bump and a test pad
US7397127B2 (en) * 2006-10-06 2008-07-08 Taiwan Semiconductor Manufacturing Co., Ltd. Bonding and probing pad structures
KR100858242B1 (ko) * 2007-04-04 2008-09-12 삼성전자주식회사 재배선 구조를 포함하는 반도체 소자 및 그 형성 방법
JP2009246218A (ja) * 2008-03-31 2009-10-22 Renesas Technology Corp 半導体装置の製造方法および半導体装置
US8797057B2 (en) * 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
KR102085274B1 (ko) * 2013-06-21 2020-03-06 삼성디스플레이 주식회사 유기 발광 표시 장치
KR101933408B1 (ko) * 2015-11-10 2018-12-28 삼성전기 주식회사 전자부품 패키지 및 이를 포함하는 전자기기
CN108461411B (zh) * 2017-02-21 2020-10-27 华邦电子股份有限公司 封装结构
US10679912B2 (en) 2017-10-02 2020-06-09 International Business Machines Corporation Wafer scale testing and initialization of small die chips

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