KR101731684B1 - 디바이스 다이의 링 구조물 - Google Patents

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Abstract

다이는 금속 패드, 금속 패드 위에 패시베이션 층 및 패시베이션 층 위에 폴리머 층을 포함한다. 금속 필라가 전기적으로 금속 패드에 위에서 연결된다. 금속 링은 상기 금속 필라와 동일 평면 상에 있다. 상기 폴리머 층은 금속 필라 및 금속 링과 동일 평면 상의 부분을 포함한다.

Description

디바이스 다이의 링 구조물 {RING STRUCTURES IN DEVICE DIE}
본 출원은 다음의 임시 출원된 US 특허 출원 : "Protective Pillars and Method of Forming Same"을 발명의 명칭으로 하여 2014년 5월 30일자로 출원된 출원번호 62/005,735호의 우선권을 주장하며, 이로써 상기 출원은 인용에 의해 본 명세서에 포함된다.
현대 회로 제조는 일반적으로 여러 단계를 포함한다. 집적 회로들은, 각각 집적 회로들을 포함하는 다수의 복제된 칩들을 포함하는 반도체 웨이퍼상에서 제조된다. 반도체 칩은 웨이퍼로부터 톱질되고 패키징된다. 상기 패키지 프로세스는 미세한 반도체 칩을 보호하고, 외부 핀에 내부 집적 회로를 연결하기 위한 두 가지 목적을 가지고 있다.
보다 많은 기능에 대한 수요 증가로, 패키지의 집적 능력을 확대시키기 위하여 두개 이상의 패키지들이 결합되는 패키지-온-패키지(POP) 기술이 개발되었다. 고도의 집적으로, 생성된 PoP 패키지의 전기적 성능은, 컴포넌트들 사이의 접속 경로를 짧게 함으로써 이익을 향상시킬 수 있다. PoP의 기술을 사용함으로써, 패키지 디자인은 더 유연하고 덜 복잡해진다. 시장 출시 시간 또한 단축된다.
본 발명의 양상들은 첨부된 도면을 참고하여 아래 상세한 설명으로부터 잘 이해될 것이다. 업계 표준 관행에 따라 여러 피쳐들이 실제 치수로 도시되지 않았음을 주목해야 한다. 실제로, 설명의 명확성을 위해 다양한 피쳐들의 치수는 임의로 증가되거나, 감소될 수 있다.
도 1은 본 발명의 실시예에 따른 웨이퍼의 단면도를 도시한다.
도 2 내지 16은 본 발명의 실시예에 따른 패키지 형성시의 중간 단계들의 단면도들을 도시한다.
도 17은 본 발명의 실시예에 따른 웨이퍼 일부의 평면도를 도시한다.
다음 개시는 본 발명의 상이한 피쳐들을 구현하기 위한 많은 다른 실시예 또는 예시를 제공한다. 본 명세서를 단순화하기 위해 컴포넌트 및 배열의 특정한 예들이 설명된다. 이들은 물론, 단지 예시적인 것이며 제한하려는 것이 아니다. 예를 들어, 아래의 설명에서 제2 피쳐상에 또는 그 위에 제1 피쳐의 형성은 제1 및 제2 피쳐들이 직접 접촉하게 형성되는 실시예를 포함할 수 있으며, 또한, 제1 피쳐와 제2 피쳐가 직접 접촉하지 않도록 제1 피쳐와 제2 피쳐 사이에 추가적인 피쳐들이 형성된 실시예를 포함할 수도 있다. 또한, 본 발명은 여러 예들에서 참조 번호 및/또는 문자들을 반복할 수 있다. 이러한 반복은 단순화 및 명료성을 위한 것이며, 그 자체로 설명된 여러 실시예들 및/또는 구조물들 사이의 관계를 지시하지 않는다.
또한, "밑(beneath)", "아래(below)", "하부(lower)", "위(above)", "상부(upper)" 등과 같은 공간적으로 관련된 용어들은 도면에 도시된 다른 구성엘리먼트(들) 또는 피쳐(들)에 대한 하나의 엘리먼트 또는 피쳐의 관계를 설명하도록 설명의 용이성을 위해서 사용된다. 이러한 공간적으로 상대적인 용어들은 상기 소자가 도면에 도시된 방향에 더해서 사용 또는 동작시에 상기 디바이스의 상이한 배향들을 포함하기 위한 것이다. 상기 디바이스는 방향이 다르게(90도 또는 다른 방향으로 회전되어) 설정될 수 있으며, 본원에 사용된 공간적으로 상대적인 기술어는 이와 동일하게 해석될 수 있다.
예시적인 실시예에 따라, 디바이스 다이 및 디바이스 다이를 포함한 패키지를 형성하는 방법이 제공된다. 패키지를 형성하는 중간 단계가 도시되어 있다. 실시예들의 변형이 설명된다. 실시예의 다양한 전망과 예시적인 실시예 전반에 걸쳐 동일한 엘리먼트를 지시하는데 같은 참조 부호가 사용된다.
도 1 내지 16은 일부 실시예에 따른 패키지의 형성에 있어서, 중간 단계의 단면도를 나타낸다. 도 1에 있어서, 다수의 디바이스 다이(100')를 포함하는 웨이퍼(100)가 제공된다. 웨이퍼(100)은 벌크 실리콘 기판 또는 실리콘-온-절연체 기판일 수 있는 반도체 기판(10)을 포함한다. 대안적으로, 그룹 III, 그룹 IV 및 그룹 V 원소를 포함하는 다른 반도체 재료가 사용될 수 있으며, 그것은 실리콘 게르마늄, 실리콘 탄소, 및/또는 III-V 그룹 화합물 반도체 재료를 포함할 수 있다.(부호 12로 개략적으로 표시된) 트랜지스터와 같은 집적 회로 디바이스는 반도체 기판(10)에 및/또는 그 위에 형성된다. 웨이퍼(100)는 또한 반도체 기판(10) 위에 층간 유전체(Inter-Layer Dielectric: ILD)(14) 및 인터커넥트 구조물(16)을 포함할 수 있다. 인터커넥터 구조물(16)은 유전체 층(18)에 형성되는 금속 라인(20)과 비아(vias:22)를 포함한다. 상기 같은 레벨의 금속 라인들은 이하에서 금속 층으로서 일괄적으로 지칭된다. 따라서, 인터커넥터 구조물(16)은 비아(22)를 통해 연결된 다수의 금속 층들을 포함할 수 있다. 금속 라인(20)과 비아(22)는 구리 또는 구리 합금으로 형성될 수 있다. 유전체 층(18)은 로우-k의 유전체 재료로 구성된다. 로우-k의 유전체 재료의 유전 상수(k 값)는 예를 들면, 약 3.0 또는 약 2.5 보다 작을 수 있다.
금속 층들은(금속 층 1 또는 M1으로 지칭되는) 하부 금속 층에서 상부 금속 층(Mtop)까지를 포함한다. 일부 실시예에서, 상기 상부 금속 층(Mtop)은 로우-k의 유전체 재료로 형성되는 최상부 금속 층이다.
본 발명의 일부 실시예에 따라, 패시베이션 층(passivation layer)(28)이 상부 금속 층(Mtop)과 각각의 유전체 층(18) 위에 형성된다. 상기 패시베이션 층(28)은 3.8보다 큰 k 값을 가지며 넌(non)-로우-k 유전체 재료를 사용하여 형성된다. 일부 실시예에 따라, 상기 패시베이션 층(28)은 실리콘 산화물 층(미도시)과, 그 실리콘 산화물 층 위에 실리콘 질화물 층(미도시)을 포함하는 복합층이다. 상기 패시베이션 층(28)은 또한 도핑되지 않은 실리케이트 유리(USG), 실리콘 산질화물, 및/또는 등과 같은 다른 비-다공성 유전체 재료로 형성될 수 있다.
(30A와 30B를 포함하는) 금속 패드(30)가 패시베이션 층(28)의 부분들로 형성되고, 비아(26)와 금속 라인(20) 및 비아(22)를 통해 집적 회로 디바이스(12)에 전기적으로 연결될 수 있다. 상기 금속 패드(30)는 알루미늄 패드이거나 알루미늄-구리 패드, 그러므로 다른 금속 물질이 사용될 수 있지만, 대안적으로 이하에서는 알루미늄 패드라고 칭한다. 예를 들어, 금속 패드(30)는 약 99.5 %와 약 99.9 % 사이의 알루미늄(원자) 퍼센트 뿐만 아니라 약 0.1 % 내지 약 0.5 % 사이의 구리 퍼센트를 가질 수 있다. 도 1에서, 비아(26)는 Mtop 층의 금속 라인(20)을 피복 금속 패드(30)에 연결하는 것으로 도시되어 있다. 대안적 실시예에서, 금속 패드(30)는 상부 금속 층 Mtop의 금속 라인(또는 패드)(20)와 그 사이에 비아 없이 물리적으로 접촉될 수 있다.
도 1에 또한 도시된 바와 같이, 패시베이션 층(32)은 패시베이션 층(32) 위에 형성된다. 패시베이션 층(32)은 패시베이션 층(28)의 것과 같은 후보 물질로부터 선택될 수 있다. 패시베이션 층(28, 32)들은 같은 유전체 재료 또는 상이한 유전체 재료로 형성될 수 있다. 일부 실시예에서, 상기 패시베이션 층(32)은 실리콘 산화물 층 및 실리콘 산화물 층 위에 실리콘 질화물 층을 포함한다. 상기 패시베이션 층(32)은 그 일부분이 알루미늄 패드(30)의 에지 부분들을 덮고, 알루미늄 패드(30)의 중앙부들은 패시베이션 층(32)의 개구들을 통해 노출되도록 패터닝된다. 또한, 패시베이션 층(32)은 일부 실시예들에서 금속 패드(30)와 같은 레벨의 부분을 포함할 수 있다.
금속 필라(pillars)(40)들은 금속 패드(30) 위에 형성된다. 금속 필라(40)의 형성은 시드(seed) 층을 증착하기 위해 물리적 기상 증착(PVD)을 수행하고, 금속패드(30)의 적어도 일부는 마스크 층에 의해 마스킹되지 않게 마스크 층(도시 생략)을 형성 및 패터닝하고, 그런 다음 금속 필라(40)를 형성하기 위한 도금을 수행하는 것을 포함한다. 그런 다음, 상기 마스크 층과 그 마스크 층에 의해 덮힌 시드 층의 일부분들은 에칭된다. 금속 필라(40)는 구리, 또 다른 금속 또는 구리, 알루미늄, 텅스텐, 니켈, 코발트 등을 포함하는 합금을 포함할 수 있다.
유전체 층(36)은 웨이퍼(100)의 상부 피쳐로서 형성된다. 상기 유전체 층(36)은, 그것이 비-폴리머 및 가능한 무기 재료로 형성될 수 있지만, 폴리머로 될 수 있고, 이하에서는 폴리머 층(36)으로서 지칭된다. 그 형성 프로세스는 스핀 코팅과, 그 뒤에 이어지는 경화 프로세스를 포함한다. 경화 프로세스의 결과로, 폴리머 층(36)이 고화된다. 일부 실시예에서, 폴리머 층(36)은 폴리벤조옥사졸(polybenzoxazole:PBO)로 형성된다. 대안적 실시예에서, 폴리머 층(36)은 예컨대 벤조시클로부텐(benzocyclobutene:BCB), 폴리이미드 등과 같이 다른 폴리머로 형성된다. 상기 폴리머 층(36)의 재료는, 비 감광성 재료가 사용될 수도 있지만, 감광성일 수도 있다.
금속 필라(40)는 40A와 40B를 포함한다. 금속 필라(40A)는 장치의 기능들 사이의 전기적 접속에 사용되는 것은 디바이스 다이(100')의 피쳐들과 그 디바이스 다이(100')에 접합될 피쳐들 사이의 전기적 연결을 위해 사용된다. 금속 필라(40B)은 각 디바이스 다이(100')의 에지들에 가깝게 형성되는 금속 링들이다. 도 17은 도 1의 구조물의 평면도를 도시하며, 금속 필라(40B)는 네 개의 측면들을 갖고, 각각의 측면들은 대응된 다이(100')의 각 에지들에 인접한다. 상기 금속 필라(40A)는 각각의 금속 링(40B)에 의해 둘러싸인다. 일부 실시예에서, 도 1에 도시된 바와 같이, 폴리머 층(36)은 금속 필라(40)의 상부로 연장된다.
도 1로 돌아가서, 일부 실시예에 따라, 상기 금속 링(40B)은 각각의 시일 링(42)에 중첩된다. 상기 시일 링(42)은 유전체 층(18)들에 다수의 금속 링들을 포함하며, 여기서 상기 금속 링들은 링들을 형성하는 다수의 금속 라인(20)들과 링들을 형성하는 다수의 비아(22)들을 포함한다. 상기 금속 라인(20)들의 링들과 비아(22)의 링들은 유전체 층(18)들 모두를 관통하여 연장된 집적된 링들을 형성하도록 연결된다. 일부 실시예들에서, 시일 링(42)은 또한 반도체 기판(10)의 상부면까지 연장된 콘택 플러그(44)로 형성되는 링을 포함한다. 또한, 금속 패드(30B)는 링을 형성할 수 있으며, 그 금속 링은 유전체 층(18)의 링들에 연결된 금속 패드(30B)로 형성되어서 집적되고 연속된 금속 링을 형성하게 되며, 그 금속 링은 폴리머 층(36)으로부터 ILD(14)까지, 또는 가능하게는 반도체 기판(10)까지 계속하여 연장된다.
시일 링(42)은 또한 4개의 측면들을 포함하며, 그 각각의 측면들은 도 17에 도시된 바와 같이, 각각의 다이(100')의 에지에 인접한다. 또한, 상기 금속 링(40B)의 4개의 측면들은 시일 링(42)의 각 측면들에 중첩된다.
도 1에 도시된 바와 같이,(쏘우 블레이드(saw blade)(43)로 표시된) 다이 절단 단계는, 금속 필라(40A), 금속 링(40B) 및 시일 링(42)을 각각 포함하는 다수의 디바이스 다이(100')로 웨이퍼(100)를 절단하도록 수행된다. 다이-부착 필름(Die-Attach Films: DAFS)(8)들이 웨이퍼(100)의 하부면에 부착되고, 또한 각 다이(100')의 하부면에 부착된다.
도 2 내지 16은 예시적인 실시예에 따른 패키지에 다이(100')를 패키징하는 중간 단계들의 단면도를 보여준다. 도 2에 있어서, 캐리어(48)가 제공되고, 접착제 층(50)이 캐리어(48)에 배치된다. 상기 캐리어(48)는 블랭크 유리 캐리어이거나, 블랭크 세라믹 캐리어 등으로 될 수 있다. 접착제 층(50)은, 다른 종류의 접착제도 사용될 수 있지만, 자외선(UV) 접착제, 광-열 변환(Light-to-Heat Conversion:LTHC) 접착제 등과 같은 접착제로 형성될 수 있다. 일부 실시예에서, 접착제 층(50)은 빛의 열에 의해 분해하고, 그 위에 형성된 구조물로부터 캐리어(48)를 분리하는 기능을 갖는다.
일부 실시예에서, 버퍼층(52)이 접착제 층(50) 위에 형성된다. 대안적으로, 버퍼층(52)은 본 발명의 일부 실시예에 따라 접착제 층(50) 위에 형성되지 않는다. 상기 버퍼층(52)은 폴리머로 될 수 있는 유전체 층이다. 상기 폴리머는 예를 들면, 폴리이미드, PBO, BCB, 솔더 레지스트 필름(SR) 등으로 될 수 있다. 상기 버퍼층(52)은 균일한 두께를 갖는 평면층으로 약 2 미크론 보다 클 수 있으며, 약 2 미크론과 약 40 미크론 사이로 될 수도 있다. 상기 버퍼층(52)의 상부면과 하부면은 평면이다. 대안적 실시예에서, 버퍼층(52)은 형성되지 않는다.
시드 층(53)은 예를 들어 물리 기상 증착(PVD) 또는 금속박 적층을 통해, 버퍼층(52) 위에 형성된다. 시드 층(53)은 구리, 알루미늄, 티타늄, 또는 이들의 다중 층을 포함할 수 있다. 일부 실시예에서, 시드 층(53)은 티타늄 층(미도시)과 티타늄 층 위에 구리 층(미도시)를 포함한다. 다른 실시예에서, 시드 층(53)은 하나의 구리 층을 포함한다.
본 발명의 일부 실시예들에서, 광 레지스트(54)가 상기 시드 층(53) 위에 코팅되고 그런 다음 패터닝된다. 그 결과 개구(56)들이 광 레지스트(54)에 형성되고, 그 개구를 통해 시드 층(53)의 일부분들이 노출된다.
도 3에 도시된 바와 같이, 관통 비아(58)는 전기 도금 또는 비-전착성 도금이 될 수 있는 도금을 통해 개구(56)에 형성된다. 상기 관통 비아(58)는 시드 층(53)의 노출된 부분에 도금된다. 상기 관통 비아(58)는 구리, 알루미늄, 텅스텐, 니켈, 또는 이들의 합금을 포함할 수 있다. 관통 비아(58)의 평면 형상은 직사각형, 사각형, 원형 등으로 될 수 있지만, 여기에 한정되지 않는다. 상기 관통 비아(58)의 높이는 후속 적으로 배치되는 다이(100')(도 5)의 두께에 의해 결정되며, 여러 실시예들에서 다이(100')의 높이 보다 크거나 같다.
관통 비아(58)를 도금한 후에, 광 레지스트(54)가 제거됨으로써 결과적인 구조물이 도 4에 도시되어 있다. 또한, 광 레지스트(54)에 의해 덮혔던 시드 층(53)의 부분들이(도 20) 노출된다. 그런 다음, 시드 층(53)의 노출된 부분들을 제거하기 위하여 에칭 단계가 수행되며, 여기서 에칭은 이방성 에칭 또는 등방성 에칭이 될 수 있다. 반대편에서 관통 비아(58)에 의해 중첩된 상기 시드 층(53)의 부분들은 에칭되지 않고 남아 있다. 명세서 전반에 걸쳐, 시드 층(53)의 잔류된 하부 부분들을 관통 비아(58)의 하부라고 지칭된다. 상기 시드 층(53)은 관통 비아(58)의 중첩된 부분들과 구별될 수 있는 인터페이스를 갖는 것으로 도시되어 있지만, 상기 시드 층(53)이 각각의 관통 비아(58)들의 것과 같거나 유사한 재료로 형성될 때, 시드 층(53)은 그들 사이에 구별할 수 있는 인터페이스가 없게 관통 비아(58)와 합쳐질 수 있다. 따라서, 상기 시드 층(53)들은 후속적인 도면들에서는 도시되지 않는다. 대안적 실시예들에서, 시드 층(53)과, 관통 비아(58)의 중첩 도금된 부분들 사이에는 구별될 수 있는 인터페이스가 존재한다.
도 5는 버퍼층(52) 위의 디바이스 다이(100')의 배치를 도시한다. 상기 디바이스 다이(100')는 DAF(8)를 통해 버퍼층(52)에 고착될 수 있다. 도 5가 단일의 디바이스 다이(100')의 배치를 도시하고 있지만, 다수의 디바이스 다이(100')가 버퍼층(52) 위에 배치될 수 있으며, 다수의 배치되는 디바이스 다이(100')들은 다수의 로(rows)와 칼럼(columns)으로 배치될 수 있다.
도 6을 참조하면, 몰딩 재료(60)가 디바이스 다이(100')와 관통 비아(58)에 몰딩된다. 상기 몰딩 재료(60)는 디바이스 다이(100')와 관통 비아(58) 사이의 캡을 채우며, 버퍼층(52)과 접촉될 수 있다. 상기 몰딩 재료(60)는 몰딩 화합물, 몰딩 언더필(underfill), 에폭시, 또는 수지를 포함할 수 있다. 몰딩 프로세스 후에, 몰딩 재료(60)의 상부면은 금속 필라(40)의 상단부와 관통 비아(58) 보다 높다. 상기 몰딩 재료(60)는 유체로서 분배된 다음 경화된다.
다음에, 화학 기계 연마(CMP) 단계 또는 연마 단계와 같은 평탄화 단계를, 관통 비아(58)가 노출될 때까지, 몰딩 재료(60)를 얇게 하도록 수행된다. 도 7에 도시 된 바와 같이, 일부 실시예에서, 금속 필라(40)의 상단의 폴리머 층(36)의 부분은 평탄화에 의해 제거된다. 금속 필라(40)는 따라서 연삭의 결과로 노출된다. 연마로 인하여, 관통 비아(58)의 상부면(58A')은 금속 필라(40)의 상부면(40')와 사실상 동일한 높이에(동일 평면상에) 있으며, 몰딩 재료(60)의 상부면(60A)과도 실질적으로 동일한 높이에(동일 평면상에) 있다.
도 8을 참조하면, 유전체 층(62)는 몰딩 재료(60), 관통 비아(58), 및 금속 필라(40) 위에서 접촉되게 형성된다. 본 발명의 일부 실시예에 따라, 유전체 층(62)은 PBO, 폴리이미드 등과 같은 폴리머로 형성된다. 대안적 실시예에서, 유전체 층(62)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은 무기 유전체 재료로 형성된다.
그 다음, 도 9를 참조하면, 재분배 라인(Redistribution Lines:RDL)(64)은 금속 필라(40)와 관통 비아(58)를 상호연결할 수 있다. 상기 RDL(64)은 또한 금속 필라(40)와 관통 비아(58)를 연결한다. 도면에 도시되어 있지 않지만, 상기 RDL(64)은 금속 트레이스(금속 라인들)와 RDL(64)에 연결되고 밑에서 피복하는 비아(64)를 포함한다. 이들 실시예들에서, 상기 비아들은 유전체 층(62)에 형성되고, 금속 트레이스는 유전체 층(62) 위에 형성된다. 일부 실시예에서, RDL(64)들은 도금 프로세스로 형성되며, 여기서 각각의 RDL(64)은 시드 층(미도시)과 시드 층 위에 도금된 금속 재료를 포함한다. 상기 시드 층 및 도금 금속 재료는 동일한 재료 또는 상이한 재료로 형성될 수 있다.
도 9에 도시된 바와 같이, 금속 필라(40A)와 관통 비아(58)는, RDL(64)에 전기적으로 접속하고, 물리적으로도 접촉할 수 있다. 다른 한편으로, 금속 링(40B)은 RDL들(64)에 연결되지 않을 수도 있다. 따라서, 금속 링(40B)들의 상부면들 전체가 유전체 층(62)의 하부면에 접촉하며, 본 발명의 실시예에 따른 어떠한 금속 피쳐들과 접촉하지 않는다.
도 10을 참조하면, 다양한 실시예에 따라, 하나 또는 다수의 유전체 층(66)은 도 9에 도시된 구조물 위에 형성되며, RDL(68)들은 그 유전체 층(66)들에 형성된다. 일부 실시예에서, RDL(68)들의 각 층의 형성은 블랭크 시드 층 위에 마스크층을 형성하고 패터닝하며, RDL(68)들을 형성하도록 도금을 수행하고, 마스크층을 제거하며, RDL(68)들에 의해 덮히지 않은 블랭크 시드 층의 일부분들을 제거하기 위한 에칭 단계를 수행하는 것을 포함한다. LDL(68)들은 금속 또는 알루미늄, 구리, 텅스텐 및/또는 이들의 합금을 포함하는 금속합금으로 구성된다.
도 10은 하나의 RDL 층(68)을 도시한다. 대안적 실시예들에서, 각 패키지의 라우팅 조건에 따라, 하나 이상의 RDL(68) 층이 있을 수 있다. 이러한 실시예들에서, 유전체 층(66)은 PBO, 폴리이미드, BCB 등과 같은 폴리머들을 포함할 수 있다. 대안적으로, 유전체 층(66)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물 등과 같은 비-유기 유전체 재료를 포함할 수 있다.
도 11은 일부 예시적인 실시예에 따른 유전체 층(69), UBMS(70) 및 전기 커넥터(72)의 형성을 도시한다. 상기 유전체 층(69)은 유전체 층(62,66)을 형성하도록 사용된 후보 재료들로부터 선택된 재료로 형성될 수 있다. 전기 커넥터(72)의 형성은 UBMS(70)의 노출된 부분들에 솔더 볼(solder balls)들을 배치하고, 그런 다음 솔더 볼들을 리플로우(reflow)시킨다. 변형된 실시예들에서, 전기 커넥터(72)의 형성은 RDL(68)들 위에 솔더링 영역을 형성하도록 도금 단계를 수행하고, 그런 다음, 솔더링 영역을 리플로우시키는 것을 포함한다. 전기 커넥터(72)는 또한 도금 방식으로 형성될 수 있는 금속 필라 또는 금속 필라와 솔더 캡들을 포함할 수 있다. 본 명세서 전반에 걸쳐, 디바이스 다이(100'), 관통 비아(58), 몰딩 재료(60), 상부 RDL(64, 68)과 유전체 층(62,66)들을 포함하는 결합 구조물은, 복수의 디바이스를 다이(100')를 포함하는 복합 웨이퍼로 될 수 있는 패키지(74)로 지칭될 것이다.
다음에, 패키지(74)는, 예를 들어 접착제 층(50)에 UV 광 또는 레이저를 조사함으로써 캐리어(48)로부터 접합 분리된다. 잔류 접착제 층(50) 및 버퍼층(52)들은(있는 경우에) 패키지(74)로부터 제거된다. 결과적인 구조물이 도 12에 도시되어 있다. 상기 패키지(74)는 또한 접착제 층(80)을 통해 캐리어(78)에 접착되며, 전기적 커넥터(72)는 정면으로 접착제(80)에 접촉된다. 그런 다음, 유전체 층(82) 및 RDL(84)들이 형성된다. 본 발명의 일부 실시예에 따라, 도시된 RDL(84)들은 단일의 RDL 층으로 나타나있다. 변형된 실시예에서, 도시된 RDL(84)들은 하나 이상의 RDL 층으로 나타나며, 비아들이 상이한 RDL 층들의 상이한 금속 트레이스들을 상호 연결하기 위해 형성된다. 유전체 층(82)들은 또한 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 무기 재료 또는 PBO, BCB, 폴리이미드와 같은 폴리머로 형성될 수 있다.
또한, 도 12에 도시된 바와 같이, 유전체 층(86)는 RDL(84)들과 유전체 층(82)을 포함한다. 상기 유전체 층(86)은 PBO 또는 기타 유기 또는 무기 재료로 형성될 수 있다. 일부 실시예에서, 도 13에 도시된 바와 같이, 테이프(88)가 유전체 층(86) 위에 형성/적층된다. 그런 다음, 개구(90)들이 유전체 층(86)과 테이프(88)에 형성됨으로써, 상부 RDL(84)들의 금속 패드들이 노출된다.
다음 단계에서, 패키지(74)가 패키지 컴포넌트(200)에 접착되고, 결과적인 구조물이 도 14에서 보여진다. 일부 실시예에 따라, 패키지 컴포넌트(200)는(정적 랜덤 액세스 메모리(SRAM) 다이, 또는 동적 랜덤 액세스 메모리(DRAM) 다이와 같은) 메모리 다이(들)을 그 속에 포함하는 패키지이다. 또한, 패키지 컴포넌트(200)는 다이(204)가 접합되는 패키지 기판(202)을 포함할 수 있다.
도 14는 하나의 다이(100')가 몰딩 재료(60)로 몰딩되는 것을 예시한다. 변형된 실시예에서, 복수의 다이(100')들이 몰딩 재료(60)에 의해 동시에 몰딩될 수 있다. 본 명세서 전반에 걸쳐, 패키지(74)는 복수의 패키지(74')들을 포함하며, 그 각각은 디바이스 다이(100')와 그 주변의 관통 비아(58)들을 포함한다. 따라서, 각각의 패키지(74')는 패키지 컴포넌트(200)와 동일한 다수의 패키지 컴포넌트들의 하나에 접합될 수 있다. 그 접합후에, 패키지(74)를 다수의 패키지들로 절단하기 위한 절단 단계가 수행되며, 그 각각은 패키지(74')와 그 주변의 패키지 컴포넌트(200)를 포함한다.
도 14의 실시예에서, 금속 링(40B)의 하부면은 링을 형성하는 금속 패드(30B)의 상부면과 접촉한다. 이러한 실시예에서, 금속 링(40B)과 그에 대응하는 시일 링(42)은 전기적으로 플로팅 또는 전기적으로 접지될 수 있다.
도 15에 도시된 바와 같이, 대안적 실시예에 따라, 금속 링(40B)의 하부면은 패시베이션층(32)의 상부면과 접촉하고, 패시베이션 층(32)에 의해 금속 패드(30B)의 상부면으로부터 이격된다. 따라서, 금속 링(40B)은 그것을 완전히 에워싸는 유전체 층(62, 32, 36)으로 유전체 매트릭 재료에서 완전히 절연된다. 또한, 이들 실시예에서, 금속 링(40B)은 전기적으로 플로팅된다.
도 14 및 도 15는(부호 42A와 42B로 표시된) 두개의 시일 링(seal ring)들(42A 및 42B로 표시됨)과, 두개의 금속 링(40B1, 40B2)을 포함하며, 상기 시일 링(42A)은 시일 링(42B)을 둘러싼다. 또한, 금속 링(40B1)은 금속 링(40B2)을 둘러싼다. 대안적 실시예에 따라, 도 16에 도시된 바와 같이, 단일의 시일 링(42)과 단일의 금속 링(40B)이 있다.
도 17은 웨이퍼(100)와 그 속의 디바이스 다이(100')의 평면도를 도시하고 있다. 일부 실시예에 따라, 금속 링(40B)의 폭은 약 15 미크론 내지 약 70 미크론이다. 금속 링(40B)의 폭 A는, 금속 패드(30)의 폭 E와 같거나 작게 될 수 있다. 구리 필러의 폭 또는 직경 C은 약 50 미크론과 약 100 미크론 사이로 될 수 있다. 그러나, 본 명세서 전반에 걸쳐 인용된 값은 단지 예들이며, 상이한 값들로 변경 될 수 있음을 이해해야 한다. 금속 링(40B1, 40B2)들 사이의 간격(D)는 약 20 미크론 보다 클 수 있다. 도 17은 시일 링(42)들이 일부 실시예들에서 각각의 중첩된 금속 링(40B) 보다 넓고, 밀봉은 2 미크론 보다 더 클 수 있는 B로 나타내진다. 대안적 실시예에서, 시일 링(42)들은 각각의 중첩된 금속 링(40B)보다 폭이 더 좁게 될 수있다.
본 발명의 실시예들은 몇 가지 유리한 특징들을 갖는다. 금속 링은 도 1에 도시된 복수의 디바이스 다이들로 웨이퍼를 절단하는 단계에서 상부 폴리머 층에 형성되지 않는 경우에, 쏘잉 블레이드(sawing blade)에 의해 가해지는 기계적 힘으로 인하여 상부 폴리머 층과 하부의 패시베이션 층과 같은 유전체 층 사이의 박리가 발생될 수 있다. 금속 링을 형성함으로써, 웨이퍼의 기계적 강도가 향상되고, 박리의 발생 가능성이 감소된다. 또한, 금속 링의 형성은 수분 침투에 대한 다이들의 저항을 더욱 향상시킨다.
본 발명의 일부 실시예에 따라, 다이는 금속 패드, 금속 패드 위의 패시베이션 층 및 패시베이션 층 위의 폴리머 층을 포함한다. 금속 필라는 금속 패드 위에서 전기적으로 연결된다. 금속 링은 다이의 다수의 측면들에 인접한 에지들을 갖고, 금속 필라와 동일 평면상에 있다. 폴리머 층은 금속 링과 금속 필라와 동일 평면 상의 부분을 포함한다.
본 발명의 대안적 실시예에 따라, 구조물은 다이를 포함한다. 상기 다이는 제1 금속 패드와, 상기 제1 금속 패드와 동일 평면 상의 제2 금속 패드를 포함하며, 상기 제2 금속 패드는 제1 금속 패드를 둘러싸는 링을 형성한다. 상기 다이는 또한 제1 금속 패드와 제2 금속 패드 위에 패시베이션 층을 포함하며, 상기 패시베이션 층은 제1 금속 패드의 중앙부와 정렬된 개구를 갖는다. 폴리머 층은 패시베이션 층 위에 있다. 금속 필라는 제1 금속 패드 위에서 전기적으로 연결된다. 금속 링은 상기 금속 기둥와 동일 평면 상에 있으며, 금속 링은 금속 필라를 둘러싼다. 상기 금속 링은 제2 금속 패드와 중첩된다. 시일 링은 금속 링 아래에 놓이며, 금속 링에 의해 중첩된다. 몰딩 재료는 다이를 둘러싸며, 상기 몰딩 재료의 상부면은 금속 필라의 제1 상부면과 금속 링의 제2 상부면과 동일 평면 상에 있다. 유전체 층은 몰딩 재료와 그 위에서 접촉한다. 재분배 라인은 유전체 층에 형성되고, 금속 필라에 전기적으로 연결되며, 금속 링 전체가 유전체 층에 의해 피복되어 있다.
다른 대안적 실시예에 따라, 본 발명의 방법은 금속 필라, 상기 금속 필라와 동일 평면 상에 있고 다이의 4개의 인접한 에지들을 갖는 금속 링, 상기 금속 링 및 금속 필라와 동일 평면 상의 부분을 포함하는 폴리머 층을 포함하는 다이를 형성하는 것을 포함한다. 금속 필라와 금속 링은 상기 폴리머 층에 의해 둘러싸여 있다. 본 발명의 방법은 또한 몰딩 재료로 다이를 몰딩하고, 상기 금속 필라의 제1 상부면과, 금속 링의 제2 상부면을 노출시키도록 몰딩 재료를 연삭하는 것을 포함한다.
위의 설명은 본 기술 분야의 숙련된 자들이 본 발명의 양상들을 보다 잘 이해할 수 있도록 여러 실시예들의 특징들을 서술하였다. 본 기술 분야의 숙련된 자들은, 본 명세서에 기술된 실시예들과 같은 목적을 달성하고 및/또는 잇점을 얻기 위해 다른 프로세스와 구조물로 변경하는 기초로서 용이하게 사용할 수 있음을 이해할 것이다. 본 기술 분야의 숙련된 자들은 또한 본 발명의 기술적 사상과 범위를 벗어나지 않는 균등한 구조물을 구현할 것이며, 본 발명의 기술적 사상과 범위를 벗어나지 않고 여러 변경, 대체 및 변형을 만들 수 있을 것이다.
100' : 디바이스 다이 10 : 기판
100 : 웨이퍼 12 : (집적 회로) 디바이스
14 : 층간 유전체(ILD) 16 : 인터커넥트 구조물
18, 82 : 유전체 층 20 : 금속 라인
22,26 : 비아(vias) 28, 32 : 패시베이션 층
30 : 금속 패드 40 : 금속 필라
42 : 시일 링 48, 78 : 캐리어
50 : 접착제 층 52 : 버퍼층
72 : 커넥터 74 : 패키지
84 : RDL

Claims (10)

  1. 반도체 구조물에 있어서,
    다이 - 상기 다이는,
    제1 금속 패드;
    상기 제1 금속 패드 위의 패시베이션 층(passivation layer);
    상기 패시베이션 층 위의 폴리머 층;
    상기 제1 금속 패드 위에 있고, 상기 제1 금속 패드에 전기적으로 연결된 금속 필라(metal pillar); 및
    상기 금속 필라와 동일 평면 상의 금속 링을 포함함 - ;
    내부에 상기 다이를 몰딩하는 몰딩 재료; 및
    상기 몰딩 재료와 접촉하는 표면을 갖는 유전체 층을 포함하고,
    상기 폴리머 층은 상기 금속 필라 및 상기 금속 링과 동일 평면 상의 제1 부분을 포함하고, 상기 금속 링의 표면 전체는 상기 유전체 층과 접촉되고, 상기 유전체 층 내의 금속 피쳐는 상기 금속 링과 접촉되지 않는 것인, 반도체 구조물.
  2. 제1항에 있어서,
    상기 제1 금속 패드와 동일 평면 상의 제2 금속 패드를 더 포함하고, 상기 제2 금속 패드는 상기 다이의 에지들에 인접한 추가적인 금속 링을 형성하는 것인, 반도체 구조물.
  3. 제2항에 있어서,
    상기 금속 링은 상기 패시베이션 층 내로 연장되고, 상기 금속 링의 하부면은 상기 제2 금속 패드의 상부면과 접촉하는 것인, 반도체 구조물.
  4. 제2항에 있어서,
    상기 금속 링은 상기 패시베이션 층의 상부면과 접촉하는 하부면을 포함하며, 상기 금속 링은 상기 제2 금속 패드로부터 완전히 분리되는 것인, 반도체 구조물.
  5. 제1항에 있어서,
    상기 금속 링에 의해 중첩된 시일 링(seal ring)을 더 포함하며, 상기 시일 링은 복수의 금속 간 유전체(Inter-Metal Dielectric, IMD) 층들로 연장되는 것인, 반도체 구조물.
  6. 제1항에 있어서,
    상기 몰딩 재료를 관통하는 복수의 관통 비아들(through-vias); 및
    상기 유전체 층 내에 있으며, 상기 금속 필라 및 상기 복수의 관통 비아들에 전기적으로 연결된 재분배 라인(redistribution line)들
    을 더 포함하며, 상기 금속 링은 상기 유전체 층의 표면과 동일 평면 상의 표면을 포함하는 것인, 반도체 구조물.
  7. 반도체 구조물에 있어서,
    다이 ― 상기 다이는,
    제1 금속 패드,
    상기 제1 금속 패드와 동일 평면 상에 있고, 상기 제1 금속 패드를 둘러싸는 링을 형성하는 제2 금속 패드,
    상기 제1 금속 패드 및 상기 제2 금속 패드 위에 있고, 상기 제1 금속 패드의 중앙부에 정렬된 개구를 포함하는 패시베이션 층,
    상기 패시베이션 층 위의 폴리머 층,
    상기 제1 금속 패드 위에 있고 상기 제1 금속 패드와 전기적으로 연결된 금속 필라,
    상기 금속 필라와 동일 평면 상에 있고, 상기 금속 필라를 둘러싸며, 상기 제2 금속 패드와 중첩되는 금속 링, 및
    상기 금속 링 아래에 놓이며, 상기 금속 링에 의해 중첩되는 시일 링
    을 포함함 ― ;
    상기 다이를 에워싸는 몰딩 재료;
    상기 몰딩 재료 위에 있고, 상기 몰딩 재료와 접촉하는 유전체 층; 및
    상기 유전체 층 내에 있고, 상기 금속 필라에 전기적으로 연결된 재분배 라인들
    을 포함하며, 상기 몰딩 재료의 상부면은 상기 금속 필라의 제1 상부면 및 상기 금속 링의 제2 상부면과 동일 평면 상에 있고, 상기 금속 링 전체가 상기 유전체 층에 의해 커버되고, 상기 유전체 층 내의 금속 피쳐는 상기 금속 링과 접촉하지 않는 것인, 반도체 구조물.
  8. 제7항에 있어서,
    상기 유전체 층 내의 도전성 피쳐는 상기 금속 링과 접촉하지 않는 것인, 반도체 구조물.
  9. 제7항에 있어서,
    상기 금속 링은 상기 제2 금속 패드와 접촉하는 것인, 반도체 구조물.
  10. 반도체 구조물 형성 방법에 있어서,
    다이를 형성하는 단계 ― 상기 다이는,
    금속 필라,
    상기 금속 필라와 동일 평면 상의 금속 링, 및
    상기 금속 링 및 상기 금속 필라와 동일 평면 상의 제1 부분을 포함하는 폴리머 층
    를 포함하고, 상기 금속 필라 및 상기 금속 링은 상기 폴리머 층에 의하여 둘러싸임 ― ;
    몰딩 재료 내에 상기 다이를 몰딩하는 단계;
    상기 금속 필라의 제1 상부면 및 상기 금속 링의 제2 상부면을 노출시키도록 상기 몰딩 재료를 연마하는 단계;
    상기 금속 필라, 상기 금속 링 및 상기 몰딩 재료의 위에 접촉하는 유전체 층을 형성하는 단계;
    상기 유전체 층 내에 재분배 라인들을 형성하는 단계를 포함하고,
    상기 재분배 라인들 중 하나는 상기 금속 필라와 연결되고,
    상기 재분배 라인들이 형성된 이후에, 상기 금속 링의 제2 상부면의 전부는 상기 유전체 층의 하부면과 접촉하고,
    상기 재분배 라인들이 형성된 이후에, 상기 유전체 층 내의 금속 피쳐는 상기 금속 링과 접촉하지 않는 것인, 반도체 구조물 형성 방법.
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