JP5714564B2 - 上部ポストパッシベーション技術および底部構造技術を使用する集積回路チップ - Google Patents

Description

優先権の主張

本出願は、その全体における参照によってここに組み込まれる２００９年３月３０日に出願した米国仮出願第６１／１６４，４７３号の優先権を主張する。

本開示は、集積回路チップおよびチップパッケージ、より具体的には、回路チップおよびパッケージの異なるサイドに対し異なる相互接続スキーム（interconnection schemes）を利用する集積回路チップおよびパッケージに関する。

半導体チップは、多くの電子デバイスに見ることができ、今日では、多くの電子デバイスを高速および／または低消費電力という条件の下で動作させる必要がある。従来の半導体構成では、チップは、ボールグリッドアレイ（ＢＧＡ）基板と接続するために、チップの、チップのパッシベーション層（passivation layer）内の開口部によって露出された、パッドと接合されたワイヤボンディングワイヤ（wirebonding wires）またはハンダボールを使用することができる。現代的な電子システム、モジュール、および／または回路基板は、典型的には、中央演算処理装置（ＣＰＵ）、デジタルシグナルプロセッサ（ＤＳＰ）、アナログチップ、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップ、スタティックランダムアクセスメモリ（ＳＲＡＭ）チップ、フラッシュメモリチップ、および同様のものなど、さまざまな多くの種類のチップを含む。

それぞれのチップは、典型的には、異なる種類および／または異なる世代のＩＣ製造プロセス技術を使用して製造される。例えば、いくつかのノートブック型パーソナルコンピュータでは、ＣＰＵチップは、電源電圧を１．２Ｖとする６５ｎｍのＩＣプロセス技術を使用して製造され、アナログチップは、電源電圧を３．３Ｖとする旧式の０．２５ミクロン（２５０ｎｍ）ＩＣプロセス技術を使用して製造され、ＤＲＡＭチップは、１．５Ｖで９０ｎｍのＩＣプロセス技術を使用して製造され、フラッシュメモリチップは、電源電圧を２．５Ｖとする０．１８ミクロン（１８０ｎｍ）ＩＣプロセス技術を使用して製造されうる。

チップの種類が異なる毎に、その供給電力に対し異なる電圧条件が要求されることがある。例えば、与えられたＤＲＡＭチップは、３．３Ｖを１．５Ｖに変換するオンチップ電圧コンバータを必要とする場合があるが、フラッシュメモリチップは、それと同時に、３．３Ｖを２．５Ｖに変換するオンチップ電圧コンバータを必要とする場合がある。単一システム内にさまざまな電源電圧があると、電圧の制御および変換は、問題を引き起こす、非常に複雑な、コストがかかる可能性がある。

相互接続スキームは、ＩＣを他の回路またはシステムコンポーネントに接続する金属製接続部を含む。このような相互接続スキームは、比較的重要なものとなっており、ＩＣの小型化が進むにつれ、チップの電圧および制御を含む、回路性能に対するマイナスの影響を次第に強めてきている。例えば、金属製相互接続部の寄生容量および抵抗は、より小さなスケールで増大し、チップ性能を著しく低下させる。この点において著しく懸念されるのが、電力およびグランドバスにそった電圧降下およびクリティカルシグナルパス（critical signal paths）のＲＣ遅延である。より幅広の金属線を使用して抵抗を減らそうとすると、それらのワイヤのキャパシタンスが高くなる。

この問題を解決するために、ワイヤ用に低抵抗の金属（銅など）を開発する一方で、低誘電体材料を信号線と信号線との間に使用する一アプローチがとられた。現行の実務慣例では、パッシベーション層（layer of passivation）の下に金属相互接続ネットワーク（metal interconnection networks）を形成するが、このアプローチは相互接続ネットワークを細線相互接続（fine line interconnects）に制限し、これは高い寄生容量と高いライン抵抗率（line resistivity）を伴う。後者の２つのパラメータは、比較的高い値であるため、デバイス性能を低下させ、その結果は、より高い周波数のアプリケーション、および、例えばクロック分配線に使用される長い相互接続線に対して、なおいっそう厳しいものとなる。また、細線相互接続金属は、典型的にはグランドバスおよび電源バスに必要な高い値の電流を流すことができない。

本開示は、チップまたはチップパッケージの各主要面に対するオーバーパッシベーション（over-passivation）および底部相互接続（bottom interconnection）スキーム（または「技術」）を利用する集積回路チップおよびチップパッケージに向けられている。

本開示の態様は、チップまたはチップパッケージの一方の面における一方の相互接続スキーム、および／または、チップまたはチップパッケージの他方の面の他方の相互接続スキーム、例えば、チップの上面におけるオーバーパッシベーションスキームおよび同じチップの底部における底部スキーム（bottom scheme）、を含むチップまたはチップパッケージを対象とする。集積回路チップは、ボールグリッドアレイ（ＢＧＡ）基板、プリント基板、半導体チップ、金属基板、ガラス基板、またはセラミック基板などの外部回路または構造に、オーバーパッシベーションスキームまたは底部スキームを通じて接続することができる。

本開示の他の態様は、オンチップ電圧調整および／または変換デバイスおよび回路を対象とする。

本開示の例示的な実施形態は、チップのパッシベーション層におけるオーバーパッシベーションスキームおよびチップの半導体基板の裏面における底部スキームを有するチップを提供する。例示的な実施形態は、チップまたはチップパッケージのいずれかの面、例えばチップの上面またはチップの底面（裏面）、に対するポストパッシベーション（post-passivation）スキームを含むものとしてよい。

本開示の例示的な実施形態は、異なる電圧特性を必要とする複数のデバイスまたは回路ユニット（例えば、サブ回路または回路の部分）に電力を送ることができるオンチップ電圧調整および／または変換デバイスもしくは回路を提供することができる。

さらに、例示的な実施形態は、寄生効果による損失をほとんど生じることなく１つまたは複数のデバイスまたは回路ユニットに、電圧または電力を供給することができる。

さらに他の実施形態は、パッシベーション層を通じて、およびパッシベーション層の上に蒸着された粗導体（coarse conductor）を使って１つまたは複数のデバイスもしくは回路ユニットに電力の送達を行うことができる。

実施形態は、少なくとも１つの内部回路または内部デバイスから、少なくとも１つの他の内部回路またはデバイスに、信号、電力、および／またはグランド出力を分配することができるオーバーパッシベーション金属相互接続部をさらに形成することができる。例示的な実施形態は、ＥＳＤ、ドライバ、またはレシーバ回路に接続することなくそのように形成することができる。

実施形態は、本開示による他のチップおよびチップパッケージを含む、少なくとも１つの内部回路または内部デバイスから、少なくとも１つの他の内部回路またはデバイスおよび／または外部（チップの外部の）回路に、信号、電力、および／またはグランド出力を分配することができるオーバーパッシベーション金属相互接続部をさらに提供することができる。

本開示のこれらの、さらには他の、コンポーネント、ステップ、特徴、利点、および長所は、これ以降、例示される実施形態の以下の詳細な説明、添付図面、および請求項を検討することで明らかになるであろう。

図面は、本開示の例示的な実施形態を開示するものである。これらの図面で、すべての実施形態を説明しているわけではない。他の実施形態も、述べている実施形態に加えて、またはその代わりに使用することができる。明らかであるか、または不要であると思われる詳細は、スペースを節約するために、またはより効果的に説明するために省略する場合がある。逆に、いくつかの実施形態は、開示されている詳細のすべてがなくても実施することが可能である。同じ番号が異なる図面の中に出現した場合、これは、同じ、または類似のコンポーネントもしくはステップを指す。

本開示の態様は、その性質上説明に役立つものとしてみなされ、また制限するものとはみなされない、添付図面と併せて読むと、以下の説明からさらにきちんと理解することができる。これらの図面は、必ずしも縮尺通りではなく、代わりに本開示の原理に重点を置いている。
図１Ａは、細線メタライゼーション（fine-line metallization）を通じて複数の内部回路に接続されている従来技術の電圧レギュレータまたはコンバータ回路の概略図である。 図１Ｂは、一実施形態による、オーバーパッシベーション電源バス（金属線、トレース、またはプレーン）を通じて複数の内部回路に接続されている電圧レギュレータまたはコンバータ回路の概略図である。 図１Ｃは、一実施形態による、オーバーパッシベーション電源バスおよびグランドバス（金属線、トレース、またはプレーン）を通じて複数の内部回路に接続されている電圧レギュレータまたは電圧コンバータの概略図である。 図１Ｄは、一実施形態による、オーバーパッシベーション電源バスおよびグランドバス（金属線、トレース、またはプレーン）を通じて複数の内部回路に接続されている電圧レギュレータまたは電圧コンバータの概略図である。 図２Ａは、細線メタライゼーションを通じて複数の内部回路に接続されている従来技術の電圧レギュレータまたはコンバータ回路の上面レイアウト図である。 図２Ｂは、一実施形態による、オーバーパッシベーション電源バス（金属線、トレース、またはプレーン）を通じて複数の内部回路に接続されている電圧レギュレータまたはコンバータ回路の上面レイアウト図である。 図２Ｃは、一実施形態による、オーバーパッシベーション電力およびグランドバス（金属線、トレース、またはプレーン）を通じて複数の内部回路に接続されている電圧レギュレータまたはコンバータ回路の上面レイアウト図である。 図３Ａは、細線メタライゼーションを通じて複数の内部回路に接続されている従来技術の電圧レギュレータまたはコンバータ回路の断面図である。 図３Ｂは、一実施形態による、オーバーパッシベーション電源バス（金属線、トレース、またはバス）を通じて複数の内部回路に接続されている電圧レギュレータまたはコンバータ回路の断面図である。 図３Ｃは、一実施形態による、オーバーパッシベーション電力およびグランドバス（２つのパターン形成された回路金属層内の金属線、トレース、またはプレーン）を通じて複数の内部回路に接続されている電圧レギュレータまたはコンバータ回路の断面図である。 図３Ｄは、一実施形態による、オーバーパッシベーション電源バス（金属線、トレース、またはバス）を通じて複数の内部回路に接続されている電圧レギュレータまたはコンバータ回路の断面図である。この図は、一番下のオーバーパッシベーション金属層とパッシベーション層との間に追加のポリマー層が設けられている点を除き、図３Ｂと類似である。 図４は、一実施形態による、ＣＭＯＳ電圧コンバータ回路の一例の概略図である。 図５Ａは、一実施形態による、パッシベーション層の下の細線メタライゼーション構造を通じて接続されている複数の内部回路の概略図である。 図５Ｂは、一実施形態による、信号を伝送するためにパッシベーション層の上の厚く幅広の金属層を通じて接続されている複数の内部回路の概略図である。 図５Ｃは、一実施形態による、図５Ｂに示されている内部回路２１に適用することができる、インバータの回路図を示す。 図５Ｄは、一実施形態による、図５Ｂに示されている内部回路２１に適用することができる、内部ドライバの回路図を示す。 図５Ｅは、一実施形態による、図５Ｂに示されている内部回路２１に適用することができる、トライステートバッファの回路図を示す。 図５Ｆは、一実施形態による、メモリセルに接続されているセンス増幅器に接続されている、図５Ｂに示されている内部回路２１に適用することができる、トライステートバッファの回路図。 図５Ｇは、一実施形態による、メモリセルに接続されているセンス増幅器に接続されている、図５Ｂに示されている内部回路２１に適用することができる、ゲートスイッチの回路図を示す。 図５Ｈは、一実施形態による、メモリセルに接続されているセンス増幅器に接続されている、図５Ｂに示されている内部回路２１に適用することができる、ラッチ回路の回路図を示す。 図５Ｉは、一実施形態による、メモリセルに接続されているセンス増幅器に接続されている、図５Ｂに示されている内部回路２１に適用することができる、ゲートスイッチおよび内部ドライバの回路図を示す。 図５Ｊは、一実施形態による、メモリセルに接続されているセンス増幅器に接続されている、図５Ｂに示されている内部回路２１に適用することができる、ラッチ回路および内部ドライバの回路図を示す。 図５Ｋは、一実施形態による、信号を伝送するためにパッシベーション層の上の厚く幅広の金属層を通じて接続されている複数の内部回路の概略図である。 図５Ｌは、一実施形態による、図５Ｋに示されている内部回路２１に適用することができる、内部レシーバの回路図を示す。 図５Ｍは、一実施形態による、図５Ｋに示されている内部回路２１に適用することができる、トライステートバッファの回路図を示す。 図５Ｎは、一実施形態による、メモリセルに接続されているセンス増幅器に接続されている、図５Ｋに示されている内部回路２１に適用することができる、トライステートバッファの回路図を示す。 図５Ｏは、一実施形態による、メモリセルに接続されているセンス増幅器に接続されている、図５Ｋに示されている内部回路２１に適用することができる、ゲートスイッチの回路図を示す。 図５Ｐは、一実施形態による、メモリセルに接続されているセンス増幅器に接続されている、図５Ｋに示されている内部回路２１に適用することができる、ラッチ回路の回路図を示す。 図５Ｑは、一実施形態による、メモリセルに接続されているセンス増幅器に接続されている、図５Ｋに示されている内部回路２１に適用することができる、ゲートスイッチおよび内部レシーバの回路図である。 図５Ｒは、一実施形態による、メモリセルに接続されているセンス増幅器に接続されている、図５Ｋに示されている内部回路２１に適用することができる、ラッチ回路および内部レシーバの回路図を示す。 図５Ｓは、一実施形態による、アナログ信号を伝送するためにパッシベーション層の上の厚く幅広の金属層を通じて接続されている複数の内部回路の概略図である。 図５Ｔは、一実施形態による、図５Ｓに示されている内部回路２１に適用することができる、差動増幅器の回路図を示す。 図５Ｕは、一実施形態による、パッシベーション層の上にアドレスバスおよびデータバスを備えるメモリチップの概略図を示す。 図５Ｖは、一実施形態による、パッシベーション層の上にアドレスバスおよびデータバスを備えるメモリチップの概略図を示す。 図５Ｗは、一実施形態による、パッシベーション層の上にアドレスバスおよびデータバスを備えるメモリチップの概略図を示す。 図５Ｘは、一実施形態による、パッシベーション層の上にアドレスバスおよびデータバスを備えるメモリチップの概略図を示す。 図５Ｙは、一実施形態による、パッシベーション層の上にアドレスバスおよびデータバスを備えるメモリチップの概略図を示す。 図５Ｚは、一実施形態による、パッシベーション層の上にアドレスバスおよびデータバスを備えるメモリチップの概略図を示す。 図６Ａは、一実施形態による、内部回路から他の内部回路への信号の分配の上面レイアウト図である。 図６Ｂは、一実施形態による、ハンダバンプもオフチップ回路も必要としない、オーバーパッシベーション相互接続スキームを通じて内部回路が他の内部回路に信号を送る、信号分配の上面レイアウト図である。 図７Ａは、一実施形態による、内部回路から他の内部回路への信号の分配の断面図である。 図７Ｂは、一実施形態による、ハンダバンプもオフチップ回路も必要としない、オーバーパッシベーション相互接続スキームを通じて内部回路が他の内部回路に信号を送る、信号分配の断面図である。 図７Ｃは、一実施形態による、ハンダバンプもオフチップ回路も必要としない、オーバーパッシベーションスキームを通じて内部回路が他の内部回路に信号を送る、信号分配の断面図である。２つのオーバーパッシベーションスキームが２つの金属層を含む。 図７Ｄは、一実施形態による、オーバーパッシベーション相互接続スキームを通じて内部回路が他の内部回路に信号を送る、信号分配の断面図である。この図は、パッシベーション層と一番下のオーバーパッシベーション金属層との間に追加のポリマー層が設けられている点を除き、図７Ｂと類似である。 図８Ａは、一実施形態による、細線スキームを使用してオフチップ回路を通る内部回路から外部回路への信号の分配の概略図である。 図８Ｂは、一実施形態による、オーバーパッシベーション金属および細線金属を通じて、およびオフチップ回路を通じて外部回路に伝搬する内部回路内に発生する信号の概略図である。 図８Ｃは、一実施形態による、オーバーパッシベーション金属および細線金属を通じて、およびオフチップ回路を通じて、外部回路から内部回路に伝送される信号の概略図である。 図８Ｄは、一実施形態による、オーバーパッシベーション金属および細線金属を通じて、およびオフチップ回路を通じて外部回路に伝搬する内部回路内に発生する信号の概略図である。 図８Ｅは、一実施形態による、オーバーパッシベーション金属および細線金属を通じて、およびオフチップ回路を通じて外部回路に伝搬する内部回路内に発生する信号の概略図である。 図８Ｆは、一実施形態による、オーバーパッシベーション金属および細線金属を通じて、およびオフチップ回路を通じて外部回路に伝搬する内部回路内に発生する信号の概略図である。 図９Ａは、一実施形態による、細線スキームを使用してオフチップ回路を通る内部回路から外部回路への信号の分配の上面レイアウト図である。 図９Ｂは、一実施形態による、パッシベーション層の上の厚く幅広の金属トレース、バス、またはプレーンを通じてオフチップ回路に接続されている複数の内部回路の上面レイアウト図である。 図９Ｃは、一実施形態による、パッシベーション層の上の厚く幅広の金属トレース、バス、またはプレーンを通じてオフチップ回路に接続され、オフチップ回路は２段カスケードオフチップドライバ４２１を含む、複数の内部回路の上面レイアウト図である。 図９Ｄは、一実施形態による、パッシベーション層の上の厚く幅広の金属トレース、バス、またはプレーンを通じてオフチップ回路に接続され、オフチップ回路は４段カスケードオフチップドライバ４２を含む、複数の内部回路の上面レイアウト図である。 図１０Ａは、一実施形態による、細線スキームを使用してオフチップ回路を通る内部回路から外部回路への信号の分配の断面図である。 図１０Ｂは、一実施形態による、パッシベーション層の上の厚く幅広の金属トレース、バス、またはプレーンを通じてオフチップ回路に接続されている複数の内部回路の断面図である。 図１０Ｃは、一実施形態による、パッシベーション層の上の厚く幅広の金属トレース、バス、またはプレーンを通じてオフチップ回路に接続されている複数の内部回路の断面図である。 図１０Ｄは、一実施形態による、パッシベーション層の上の厚く幅広の金属トレース、バス、またはプレーンを通じてオフチップ回路に接続されている複数の内部回路の断面図である。 図１０Ｅは、一実施形態による、パッシベーション層の上の厚く幅広の金属トレース、バス、またはプレーンを通じてオフチップ回路に接続されている複数の内部回路の断面図である。 図１０Ｆは、一実施形態による、パッシベーション層の下の金属トレース、バス、またはプレーンを通じてオフチップ回路に接続され、パッシベーション層上で再配置パッドにワイヤボンディングされたワイヤを備える、複数の内部回路の断面図である。 図１０Ｇは、一実施形態による、パッシベーション層の上の厚く幅広の金属トレース、バス、またはプレーンを通じてオフチップ回路に接続されている複数の内部回路の断面図である。 図１０Ｈは、一実施形態による、パッシベーション層の上の厚く幅広の金属トレース、バス、またはプレーンを通じてオフチップ回路に接続されている複数の内部回路の断面図である。 図１０Ｉは、一実施形態による、パッシベーション層の上の厚く幅広の金属トレース、バス、またはプレーンを通じてオフチップ回路に接続されている複数の内部回路の断面図である。 図１１Ａは、一実施形態による、図８Ｂに示されているオフチップバッファ４２に適用することができる、オフチップドライバ回路の一例の概略図である。 図１１Ｂは、一実施形態による、図８Ｃに示されているオフチップバッファ４２に適用することができる、オフチップレシーバ回路の一例の概略図である。 図１１Ｃは、一実施形態による、図８Ｂに示されているオフチップバッファ４２に適用することができる、オフチップトライステートバッファの一例の概略図である。 図１１Ｄは、一実施形態による、図８Ｅに示されているオフチップバッファ４２に適用することができる、オフチップドライバ回路の一例の概略図である。 図１１Ｅは、一実施形態による、図８Ｃに示されているオフチップバッファ４２に適用することができる、オフチップトライステートバッファの一例の概略図である。 図１１Ｆは、一実施形態による、図８Ｂ、８Ｃ、８Ｅ、および８Ｆに示されているオフチップＥＳＤ回路４３に適用することができる、ＥＳＤ接続の一例の概略図である。 図１１Ｇは、一実施形態による、図８Ｆに示されているオフチップバッファ４２に適用することができる、４段カスケードオフチップドライバ回路の一例の概略図である。 図１１Ｈは、一実施形態による、図８Ｄに示されているオフチップＥＳＤ回路４３に適用することができる、２つのＥＳＤ接続の一例の概略図である。 図１２Ａは、一実施形態による、内部回路への外部電源の分配の概略図である。 図１２Ｂは、一実施形態による、オーバーパッシベーション金属を通る内部回路への外部電源の分配の概略図である。ＥＳＤ保護回路がオーバーパッシベーション金属に接続されている。 図１２Ｃは、一実施形態による、オーバーパッシベーション金属を通る内部回路への外部電源および外部グランドの分配の概略図である。内部回路の電源およびグランドノードの両方がオーバーパッシベーション金属に接続されている。ＥＳＤ回路がオーバーパッシベーション金属に接続されている。 図１２Ｄは、一実施形態による、オーバーパッシベーション金属を通る内部回路への外部電源および外部グランドの分配の概略図である。複数のＥＳＤ回路がオーバーパッシベーション金属に接続されている。 図１２Ｅは、一実施形態による、図１２Ｂ〜１２Ｄに示されているＥＳＤ回路４４または４５に適用することができる、ＥＳＤ回路の一例の概略図である。 図１３Ａは、一実施形態による、内部回路への外部電源の分配の上面レイアウト図である。 図１３Ｂは、一実施形態による、オーバーパッシベーション金属を通る内部回路への外部電源の分配の上面レイアウト図である。ＥＳＤ保護回路がオーバーパッシベーション金属に接続されている。 図１３Ｃは、一実施形態による、オーバーパッシベーションを通る内部回路への外部電源および外部グランドの分配の上面レイアウト図である。内部回路の電源およびグランドノードの両方がオーバーパッシベーション金属に接続されている。ＥＳＤ保護回路がオーバーパッシベーション電力およびグランドトレース、バス、またはプレーンに接続されている。 図１４Ａは、一実施形態による、内部回路への外部電源の分配の断面図である。 図１４Ｂは、一実施形態による、オーバーパッシベーション金属を通る内部回路への外部電源の分配の断面図である。ＥＳＤ保護回路がオーバーパッシベーション金属に接続されている。 図１４Ｃは、一実施形態による、オーバーパッシベーション金属を通る内部回路への外部電源および外部グランドの分配の断面図である。内部回路の電源およびグランドノードの両方がオーバーパッシベーション金属に接続されている。電力線、トレース、またはプレーンは、第２のオーバーパッシベーション金属層内にあるが、グランド線、トレース、またはプレーンは第２のオーバーパッシベーション金属層の下の第１のオーバーパッシベーション金属層内にある。ＥＳＤ保護回路がオーバーパッシベーション金属に接続されている。 図１４Ｄは、一実施形態による、オーバーパッシベーション金属を通る内部回路への外部電源の分配の断面図である。ＥＳＤ保護回路がオーバーパッシベーション金属に接続されている。この図は、一番下のオーバーパッシベーション金属層とパッシベーション層との間に追加のポリマー層が形成される点を除き、図１４Ｂと類似である。 図１５Ａは、一実施形態による、出発材料を示す。 図１５Ｂは、一実施形態による、出発材料を示す。出発材料はウェハである。本開示のオーバーパッシベーションスキームは、ウェハの上に構築される。図１５Ｂは、パッシベーション層内の開口部によって露出される金属パッドまたはトレースの上にオプションの金属キャップを有するという点で図１５Ａと異なる。 図１５Ｃは、一実施形態による、それぞれの金属層がエンボス加工プロセスによって形成される、２つの金属層でオーバーパッシベーションスキームを形成するプロセスステップを示す。 図１５Ｄは、一実施形態による、それぞれの金属層がエンボス加工プロセスによって形成される、２つの金属層でオーバーパッシベーションスキームを形成するプロセスステップを示す。 図１５Ｅは、一実施形態による、それぞれの金属層がエンボス加工プロセスによって形成される、２つの金属層でオーバーパッシベーションスキームを形成するプロセスステップを示す。 図１５Ｆは、一実施形態による、それぞれの金属層がエンボス加工プロセスによって形成される、２つの金属層でオーバーパッシベーションスキームを形成するプロセスステップを示す。 図１５Ｇは、一実施形態による、それぞれの金属層がエンボス加工プロセスによって形成される、２つの金属層でオーバーパッシベーションスキームを形成するプロセスステップを示す。 図１５Ｈは、一実施形態による、それぞれの金属層がエンボス加工プロセスによって形成される、２つの金属層でオーバーパッシベーションスキームを形成するプロセスステップを示す。 図１５Ｉは、一実施形態による、それぞれの金属層がエンボス加工プロセスによって形成される、２つの金属層でオーバーパッシベーションスキームを形成するプロセスステップを示す。 図１５Ｊは、一実施形態による、それぞれの金属層がエンボス加工プロセスによって形成される、２つの金属層でオーバーパッシベーションスキームを形成するプロセスステップを示す。 図１５Ｋは、一実施形態による、それぞれの金属層がエンボス加工プロセスによって形成される、２つの金属層でオーバーパッシベーションスキームを形成するプロセスステップを示す。 図１５Ｌは、一実施形態による、それぞれの金属層がエンボス加工プロセスによって形成される、２つの金属層でオーバーパッシベーションスキームを形成するプロセスステップを示す。 図１５Ｍは、一実施形態による、半導体ウェハのパッシベーション層におけるオーバーパッシベーションスキームを含む半導体ウェハを形成するプロセスを示す断面図である。 図１６Ａは、一実施形態による、第１のオーバーパッシベーション金属層がダブルエンボス加工プロセスによって形成され、第２のオーバーパッシベーション金属層がシングル（一重）エンボス加工プロセスによって形成される、２つの金属層でオーバーパッシベーションスキームを形成するプロセスステップを示す図。 図１６Ｂは、一実施形態による、第１のオーバーパッシベーション金属層がダブルエンボス加工プロセスによって形成され、第２のオーバーパッシベーション金属層がシングル（一重）エンボス加工プロセスによって形成される、２つの金属層でオーバーパッシベーションスキームを形成するプロセスステップを示す。 図１６Ｃは、一実施形態による、第１のオーバーパッシベーション金属層がダブルエンボス加工プロセスによって形成され、第２のオーバーパッシベーション金属層がシングル（一重）エンボス加工プロセスによって形成される、２つの金属層でオーバーパッシベーションスキームを形成するプロセスステップを示す。 図１６Ｄは、一実施形態による、第１のオーバーパッシベーション金属層がダブルエンボス加工プロセスによって形成され、第２のオーバーパッシベーション金属層がシングル（一重）エンボス加工プロセスによって形成される、２つの金属層でオーバーパッシベーションスキームを形成するプロセスステップを示す。 図１６Ｅは、一実施形態による、第１のオーバーパッシベーション金属層がダブルエンボス加工プロセスによって形成され、第２のオーバーパッシベーション金属層がシングル（一重）エンボス加工プロセスによって形成される、２つの金属層でオーバーパッシベーションスキームを形成するプロセスステップを示す。 図１６Ｆは、一実施形態による、第１のオーバーパッシベーション金属層がダブルエンボス加工プロセスによって形成され、第２のオーバーパッシベーション金属層がシングル（一重）エンボス加工プロセスによって形成される、２つの金属層でオーバーパッシベーションスキームを形成するプロセスステップを示す。 図１６Ｇは、一実施形態による、第１のオーバーパッシベーション金属層がダブルエンボス加工プロセスによって形成され、第２のオーバーパッシベーション金属層がシングル（一重）エンボス加工プロセスによって形成される、２つの金属層でオーバーパッシベーションスキームを形成するプロセスステップを示す。 図１６Ｈは、一実施形態による、第１のオーバーパッシベーション金属層がダブルエンボス加工プロセスによって形成され、第２のオーバーパッシベーション金属層がシングル（一重）エンボス加工プロセスによって形成される、２つの金属層でオーバーパッシベーションスキームを形成するプロセスステップを示す。 図１６Ｉは、一実施形態による、第１のオーバーパッシベーション金属層がダブルエンボス加工プロセスによって形成され、第２のオーバーパッシベーション金属層がシングル（一重）エンボス加工プロセスによって形成される、２つの金属層でオーバーパッシベーションスキームを形成するプロセスステップを示す。 図１６Ｊは、一実施形態による、第１のオーバーパッシベーション金属層がダブルエンボス加工プロセスによって形成され、第２のオーバーパッシベーション金属層がシングル（一重）エンボス加工プロセスによって形成される、２つの金属層でオーバーパッシベーションスキームを形成するプロセスステップを示す。 図１６Ｋは、一実施形態による、第１のオーバーパッシベーション金属層がダブルエンボス加工プロセスによって形成され、第２のオーバーパッシベーション金属層がシングル（一重）エンボス加工プロセスによって形成される、２つの金属層でオーバーパッシベーションスキームを形成するプロセスステップを示す。 図１６Ｌは、一実施形態による、第１のオーバーパッシベーション金属層がダブルエンボス加工プロセスによって形成され、第２のオーバーパッシベーション金属層がシングル（一重）エンボス加工プロセスによって形成される、２つの金属層でオーバーパッシベーションスキームを形成するプロセスステップを示す。 図１６Ｍは、一実施形態による、第１のオーバーパッシベーション金属層がダブルエンボス加工プロセスによって形成され、第２のオーバーパッシベーション金属層がシングル（一重）エンボス加工プロセスによって形成される、２つの金属層でオーバーパッシベーションスキームを形成するプロセスステップを示す。 図１７Ａは、一実施形態による、３つの金属層でオーバーパッシベーションスキームを形成するプロセスステップを示す。 図１７Ｂは、一実施形態による、３つの金属層でオーバーパッシベーションスキームを形成するプロセスステップを示す。 図１７Ｃは、一実施形態による、３つの金属層でオーバーパッシベーションスキームを形成するプロセスステップを示す。 図１７Ｄは、一実施形態による、３つの金属層でオーバーパッシベーションスキームを形成するプロセスステップを示す。 図１７Ｅは、一実施形態による、３つの金属層でオーバーパッシベーションスキームを形成するプロセスステップを示す。 図１７Ｆは、一実施形態による、３つの金属層でオーバーパッシベーションスキームを形成するプロセスステップを示す。 図１７Ｇは、一実施形態による、３つの金属層でオーバーパッシベーションスキームを形成するプロセスステップを示す。 図１７Ｈは、一実施形態による、３つの金属層でオーバーパッシベーションスキームを形成するプロセスステップを示す。 図１７Ｉは、一実施形態による、３つの金属層でオーバーパッシベーションスキームを形成するプロセスステップを示す。 図１７Ｊは、一実施形態による、３つの金属層でオーバーパッシベーションスキームを形成するプロセスステップを示す。第１および第２のオーバーパッシベーション金属層は、好適な１つまたは複数のプロセス、例えば、ダブルエンボス加工プロセスによって形成されるが、第３の（一番上の）オーバーパッシベーション金属層は、好適な１つまたは複数のプロセス、例えば、シングル（一重）エンボス加工プロセスによって形成される。 図１８Ａは、一実施形態による、３つの金属層でオーバーパッシベーションスキームを形成するプロセスステップを示す。 図１８Ｂは、一実施形態による、３つの金属層でオーバーパッシベーションスキームを形成するプロセスステップを示す。 図１８Ｃは、一実施形態による、３つの金属層でオーバーパッシベーションスキームを形成するプロセスステップを示す。 図１８Ｄは、一実施形態による、３つの金属層でオーバーパッシベーションスキームを形成するプロセスステップを示す。 図１８Ｅは、一実施形態による、３つの金属層でオーバーパッシベーションスキームを形成するプロセスステップを示す。 図１８Ｆは、一実施形態による、３つの金属層でオーバーパッシベーションスキームを形成するプロセスステップを示す。 図１８Ｇは、一実施形態による、３つの金属層でオーバーパッシベーションスキームを形成するプロセスステップを示す。 図１８Ｈは、一実施形態による、３つの金属層でオーバーパッシベーションスキームを形成するプロセスステップを示す。 図１８Ｉは、一実施形態による、３つの金属層でオーバーパッシベーションスキームを形成するプロセスステップを示す。第１および第３のオーバーパッシベーション金属層は、好適な１つまたは複数のプロセス、例えば、シングル（一重）エンボス加工プロセスによって形成されるが、第２のオーバーパッシベーション金属層は、好適な１つまたは複数のプロセス、例えば、ダブルエンボス加工プロセスによって形成される。 図１９Ａは、一実施形態による、２つの金属層でオーバーパッシベーションスキームを形成するプロセスステップを示す。 図１９Ｂは、一実施形態による、２つの金属層でオーバーパッシベーションスキームを形成するプロセスステップを示す。 図１９Ｃは、一実施形態による、２つの金属層でオーバーパッシベーションスキームを形成するプロセスステップを示す。 図１９Ｄは、一実施形態による、２つの金属層でオーバーパッシベーションスキームを形成するプロセスステップを示す。 図１９Ｅは、一実施形態による、２つの金属層でオーバーパッシベーションスキームを形成するプロセスステップを示す。 図１９Ｆは、一実施形態による、２つの金属層でオーバーパッシベーションスキームを形成するプロセスステップを示す。 図１９Ｇは、一実施形態による、２つの金属層でオーバーパッシベーションスキームを形成するプロセスステップを示す。 図１９Ｈは、一実施形態による、２つの金属層でオーバーパッシベーションスキームを形成するプロセスステップを示す。 図１９Ｉは、一実施形態による、２つの金属層でオーバーパッシベーションスキームを形成するプロセスステップを示す。第１のオーバーパッシベーション金属層は、好適な１つまたは複数のプロセス、例えば、ダブルエンボス加工プロセスによって形成されるが、第２の（一番上の）オーバーパッシベーション金属層は、好適な１つまたは複数のプロセス、例えば、シングル（一重）エンボス加工プロセスによって形成される。 図２０は、一実施形態による、オーバーパッシベーションスキームおよび細線スキームにおける金属線またはトレースに対する単位長さ当たりの静電容量を計算するためのモデルを示す。 図２１は、一実施形態による、ＰＭＯＳトランジスタまたはＮＭＯＳトランジスタであるものとしてよいＭＯＳトランジスタの上面図を示す。 図２２は、一実施形態による、ＰＭＯＳトランジスタまたはＮＭＯＳトランジスタであるものとしてよいＭＯＳトランジスタの上面図を示す。 図２３Ａは、一実施形態による、ＤＲＡＭチップのパッケージングの断面図を示す。 図２３Ｂは、一実施形態による、ＤＲＡＭチップのパッケージングの断面図を示す。 図２３Ｃは、一実施形態による、ＤＲＡＭチップのパッケージングの断面図を示す。 図２３Ｄは、一実施形態による、ＤＲＡＭチップのパッケージングの断面図を示す。 図２３Ｅは、一実施形態による、ＤＲＡＭチップのパッケージングの断面図を示す。 図２３Ｆは、一実施形態による、ＤＲＡＭチップのパッケージングの断面図を示す。 図２３Ｇは、一実施形態による、ＤＲＡＭチップのパッケージングの断面図を示す。 図２３Ｈは、一実施形態による、ＤＲＡＭチップのパッケージングの断面図を示す。 図２３Ｉは、一実施形態による、ＤＲＡＭチップのパッケージングの断面図である。 図２３Ｊは、一実施形態による、ＤＲＡＭチップのパッケージングの断面図である。 図２３Ｋは、一実施形態による、ＤＲＡＭチップのパッケージングの断面図である。 図２３Ｌは、一実施形態による、ＤＲＡＭチップのパッケージングの断面図である。 図２３Ｍは、一実施形態による、ＤＲＡＭチップのパッケージングの断面図である。 図２３Ｎは、一実施形態による、ＤＲＡＭチップのチップパッケージの上面図を示す。 図２４Ａは、一実施形態による、半導体ウェハの断面図を示す。 図２４Ｂは、一実施形態による、図２４Ａに示されている半導体ウェハのシリコン基板を薄くするプロセスを示す断面図である。 図２４Ｃは、一実施形態による、半導体ウェハのシリコン基板内のシリコン貫通ビアを含み、シリコン貫通ビアの側壁およびシリコン基板の裏面の絶縁層を含む、図２４Ｂに示されている、半導体ウェハの断面図である。 図２４Ｄは、一実施形態による、図２４Ｂに示されている半導体ウェハのシリコン基板内のシリコン貫通ビアを形成し、シリコン貫通ビアの側壁およびシリコン基板の裏面の絶縁層を形成するプロセスを示す断面図である。 図２４Ｅは、一実施形態による、図２４Ｂに示されている半導体ウェハのシリコン基板内のシリコン貫通ビアを形成し、シリコン貫通ビアの側壁およびシリコン基板の裏面の絶縁層を形成するプロセスを示す断面図である。 図２４Ｆは、一実施形態による、図２４Ｂに示されている半導体ウェハのシリコン基板内のシリコン貫通ビアを形成し、シリコン貫通ビアの側壁およびシリコン基板の裏面の絶縁層を形成するプロセスを示す断面図である。 図２４Ｇは、一実施形態による、図２４Ｂに示されている半導体ウェハのシリコン基板内のシリコン貫通ビアを形成し、シリコン貫通ビアの側壁およびシリコン基板の裏面の絶縁層を形成するプロセスを示す断面図である。 図２４Ｈは、一実施形態による、図２４Ｂに示されている半導体ウェハのシリコン基板内のシリコン貫通ビアを形成し、シリコン貫通ビアの側壁およびシリコン基板の裏面の絶縁層を形成するプロセスを示す断面図である。 図２４Ｉは、一実施形態による、図２４Ｂに示されている半導体ウェハのシリコン基板内のシリコン貫通ビアを形成し、シリコン貫通ビアの側壁およびシリコン基板の裏面の絶縁層を形成する他のプロセスを示す断面図である。 図２４Ｊは、一実施形態による、図２４Ｂに示されている半導体ウェハのシリコン基板内のシリコン貫通ビアを形成し、シリコン貫通ビアの側壁およびシリコン基板の裏面の絶縁層を形成する他のプロセスを示す断面図である。 図２４Ｋは、一実施形態による、図２４Ｂに示されている半導体ウェハのシリコン基板内のシリコン貫通ビアを形成し、シリコン貫通ビアの側壁およびシリコン基板の裏面の絶縁層を形成する他のプロセスを示す断面図である。 図２４Ｌは、一実施形態による、図２４Ｂに示されている半導体ウェハのシリコン基板内のシリコン貫通ビアを形成し、シリコン貫通ビアの側壁およびシリコン基板の裏面の絶縁層を形成する他のプロセスを示す断面図である。 図２４Ｍは、一実施形態による、図２４Ｂに示されている半導体ウェハのシリコン基板内のシリコン貫通ビアを形成し、シリコン貫通ビアの側壁およびシリコン基板の裏面の絶縁層を形成する他のプロセスを示す断面図である。 図２４Ｎは、一実施形態による、図２４Ｂに示されている半導体ウェハのシリコン基板内のシリコン貫通ビアを形成し、シリコン貫通ビアの側壁およびシリコン基板の裏面の絶縁層を形成する他のプロセスを示す断面図である。 図２５Ａは、一実施形態による、図２４Ｃに示されている半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図２５Ｂは、一実施形態による、図２４Ｃに示されている半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図２５Ｃは、一実施形態による、図２４Ｃに示されている半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図２５Ｄは、一実施形態による、図２４Ｃに示されている半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図２５Ｅは、一実施形態による、図２４Ｃに示されている半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図２５Ｆは、一実施形態による、図２４Ｃに示されている半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図２５Ｇは、一実施形態による、図２４Ｃに示されている半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図２５Ｈは、一実施形態による、図２４Ｃに示されている半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図２５Ｉは、一実施形態による、図２４Ｃに示されている半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図２５Ｊは、一実施形態による、図２４Ｃに示されている半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図２５Ｋは、一実施形態による、図２４Ｃに示されている半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図２５Ｌは、一実施形態による、図２４Ｃに示されている半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図２５Ｍは、一実施形態による、半導体ウェハの断面図である。 図２５Ｎは、一実施形態による、半導体ウェハの断面図である。 図２５Ｏは、一実施形態による、半導体ウェハの断面図である。 図２５Ｐは、一実施形態による、半導体ウェハの断面図である。 図２５Ｑは、一実施形態による、半導体ウェハの断面図である。 図２５Ｒは、一実施形態による、半導体ウェハの断面図である。 図２５Ｓは、一実施形態による、半導体ウェハの断面図である。 図２５Ｔは、一実施形態による、半導体ウェハの断面図である。 図２５Ｕは、一実施形態による、パッケージの断面図である。 図２５Ｖは、一実施形態による、パッケージの断面図である。 図２５Ｗは、一実施形態による、パッケージの断面図である。 図２６Ａは、一実施形態による、図２４Ｃに示されている半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図２６Ｂは、一実施形態による、図２４Ｃに示されている半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図２６Ｃは、一実施形態による、図２４Ｃに示されている半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図２６Ｄは、一実施形態による、図２４Ｃに示されている半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図２６Ｅは、一実施形態による、図２４Ｃに示されている半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図２６Ｆは、一実施形態による、図２４Ｃに示されている半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図２６Ｇは、一実施形態による、図２４Ｃに示されている半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図２６Ｈは、一実施形態による、半導体ウェハの断面図である。 図２６Ｉは、一実施形態による、半導体ウェハの断面図である。 図２６Ｊは、一実施形態による、半導体ウェハの断面図である。 図２６Ｋは、一実施形態による、半導体ウェハの断面図である。 図２７Ａは、一実施形態による、図２４Ｃに示されている半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図２７Ｂは、一実施形態による、図２４Ｃに示されている半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図２７Ｃは、一実施形態による、図２４Ｃに示されている半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図２７Ｄは、一実施形態による、図２４Ｃに示されている半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図２７Ｅは、一実施形態による、図２４Ｃに示されている半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図２７Ｆは、一実施形態による、図２４Ｃに示されている半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図２７Ｇは、一実施形態による、図２４Ｃに示されている半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図２７Ｈは、一実施形態による、図２４Ｃに示されている半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図２７Ｉは、一実施形態による、図２４Ｃに示されている半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図２７Ｊは、一実施形態による、図２４Ｃに示されている半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図２７Ｋは、一実施形態による、図２４Ｃに示されている半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図２７Ｌは、一実施形態による、図２４Ｃに示されている半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図２７Ｍは、一実施形態による、図２４Ｃに示されている半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図２７Ｎは、一実施形態による、図２４Ｃに示されている半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図２７Ｏは、一実施形態による、図２４Ｃに示されている半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図２７Ｐは、一実施形態による、図２４Ｃに示されている半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図２７Ｑは、一実施形態による、図２４Ｃに示されている半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図２７Ｒは、一実施形態による、半導体ウェハの断面図である。 図２７Ｓは、一実施形態による、半導体ウェハの断面図である。 図２７Ｔは、一実施形態による、半導体ウェハの断面図である。 図２８Ａは、一実施形態による、図２４Ｃに示されている半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図２８Ｂは、一実施形態による、図２４Ｃに示されている半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図２８Ｃは、一実施形態による、図２４Ｃに示されている半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図２８Ｄは、一実施形態による、図２４Ｃに示されている半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図２８Ｅは、一実施形態による、図２４Ｃに示されている半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図２８Ｆは、一実施形態による、図２４Ｃに示されている半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図２８Ｇは、一実施形態による、半導体ウェハの断面図である。 図２８Ｈは、一実施形態による、半導体ウェハの断面図である。 図２８Ｉは、一実施形態による、半導体ウェハの断面図である。 図２８Ｊは、一実施形態による、チップパッケージの断面図である。 図２９Ａは、一実施形態による、半導体チップの簡略化した回路図を示す。 図２９Ｂは、一実施形態による、半導体チップの簡略化した回路図を示す。 図２９Ｃは、一実施形態による、半導体チップの簡略化した回路図を示す。 図２９Ｄは、一実施形態による、半導体チップの簡略化した回路図を示す。 図２９Ｅは、一実施形態による、半導体チップの簡略化した回路図を示す。 図２９Ｆは、一実施形態による、半導体チップの簡略化した回路図を示す。 図２９Ｇは、一実施形態による、半導体チップの簡略化した回路図を示す。 図２９Ｈは、一実施形態による、半導体チップの簡略化した回路図を示す。 図２９Ｉは、一実施形態による、半導体チップの簡略化した回路図を示す。 図２９Ｊは、一実施形態による、半導体チップの簡略化した回路図を示す。 図２９Ｋは、一実施形態による、半導体チップの簡略化した回路図を示す。 図２９Ｌは、一実施形態による、半導体チップの簡略化した回路図を示す。 図２９Ｍは、一実施形態による、半導体チップの簡略化した回路図を示す。 図２９Ｎは、一実施形態による、半導体チップの簡略化した回路図を示す。 図２９Ｏは、一実施形態による、半導体チップの簡略化した回路図を示す。 図２９Ｐは、一実施形態による、半導体チップの簡略化した回路図を示す。 図２９Ｑは、一実施形態による、半導体チップの簡略化した回路図を示す。 図２９Ｒは、一実施形態による、半導体チップの簡略化した回路図を示す。 図２９Ｓは、一実施形態による、半導体チップの簡略化した回路図を示す。 図２９Ｔは、一実施形態による、半導体チップの簡略化した回路図を示す。 図３０Ａは、一実施形態による、半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図３０Ｂは、一実施形態による、半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図３０Ｃは、一実施形態による、半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図３０Ｄは、一実施形態による、半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図３０Ｅは、一実施形態による、半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図３０Ｆは、一実施形態による、半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図３０Ｇは、一実施形態による、半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図３０Ｈは、一実施形態による、半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図３０Ｉは、一実施形態による、半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図３０Ｊは、一実施形態による、半導体ウェハのパッシベーション層におけるオーバーパッシベーションスキームおよび半導体ウェハの裏面における底部スキームを含む半導体ウェハを形成するためのプロセスを示す断面図である。 図３０Ｋは、一実施形態による、半導体ウェハのパッシベーション層におけるオーバーパッシベーションスキームおよび半導体ウェハの裏面における底部スキームを含む半導体ウェハを形成するためのプロセスを示す断面図である。 図３０Ｌは、一実施形態による、半導体ウェハのパッシベーション層におけるオーバーパッシベーションスキームおよび半導体ウェハの裏面における底部スキームを含む半導体ウェハを形成するためのプロセスを示す断面図である。 図３０Ｍは、一実施形態による、半導体ウェハのシリコン基板のアクティブ面における金属パッド、バンプ、またはトレースを含み、シリコン側の裏面における底部スキームを含む半導体ウェハを形成するためのプロセスの断面図。 図３０Ｎは、一実施形態による、半導体ウェハのシリコン基板のアクティブ面における金属パッド、バンプ、またはトレースを含み、シリコン側の裏面における底部スキームを含む半導体ウェハを形成するためのプロセスを示す断面図である。 図３１Ａは、一実施形態による、半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図３１Ｂは、一実施形態による、半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図３１Ｃは、一実施形態による、半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図３１Ｄは、一実施形態による、半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図３１Ｅは、一実施形態による、半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図３１Ｆは、一実施形態による、半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図３１Ｇは、一実施形態による、半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図３１Ｈは、一実施形態による、半導体ウェハのパッシベーション層におけるオーバーパッシベーションスキームおよび半導体ウェハの裏面における底部スキームを含む半導体ウェハを形成するためのプロセスを示す断面図である。 図３１Ｉは、一実施形態による、半導体ウェハのパッシベーション層におけるオーバーパッシベーションスキームおよび半導体ウェハの裏面における底部スキームを含む半導体ウェハを形成するためのプロセスを示す断面図である。 図３１Ｊは、一実施形態による、半導体ウェハのシリコン基板のアクティブ面における金属パッド、バンプ、またはトレースを含み、シリコン側の裏面における底部スキームを含む半導体ウェハを形成するためのプロセスを示す断面図である。 図３２Ａは、一実施形態による、半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図３２Ｂは、一実施形態による、半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図３２Ｃは、一実施形態による、半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図３２Ｄは、一実施形態による、半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図３２Ｅは、一実施形態による、半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図３２Ｆは、一実施形態による、半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図３２Ｇは、一実施形態による、半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図３２Ｈは、一実施形態による、半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図３２Ｉは、一実施形態による、半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図３２Ｊは、一実施形態による、半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図３２Ｋは、一実施形態による、半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図３２Ｌは、一実施形態による、半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図３２Ｍは、一実施形態による、半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図３２Ｎは、一実施形態による、半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図３２Ｏは、一実施形態による、半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図３２Ｐは、一実施形態による、半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図３２Ｑは、一実施形態による、半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図３２Ｒは、一実施形態による、半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図３２Ｓは、一実施形態による、半導体ウェハのシリコン基板のアクティブ面における金属パッド、バンプ、またはトレースを含み、シリコン側の裏面における底部スキームを含む半導体ウェハを形成するためのプロセスを示す断面図である。 図３２Ｔは、一実施形態による、半導体ウェハのシリコン基板のアクティブ面における金属パッド、バンプ、またはトレースを含み、シリコン側の裏面における底部スキームを含む半導体ウェハを形成するためのプロセスを示す断面図である。 図３２Ｕは、一実施形態による、半導体ウェハを形成するためのプロセスを示す断面図である。 図３３Ａは、一実施形態による、半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図３３Ｂは、一実施形態による、半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図３３Ｃは、一実施形態による、半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図３３Ｄは、一実施形態による、半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図３３Ｅは、一実施形態による、半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図３３Ｆは、一実施形態による、半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図３３Ｇは、一実施形態による、半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図３３Ｈは、一実施形態による、半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図３３Ｉは、一実施形態による、半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図３３Ｊは、一実施形態による、半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図３３Ｋは、一実施形態による、半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図３３Ｌは、一実施形態による、半導体ウェハのシリコン基板のアクティブ面におけるオーバーパッシベーションスキームを使用する図３３Ｋに例示されている半導体ウェハを示す断面図である。 図３３Ｍは、一実施形態による、半導体ウェハのシリコン基板のアクティブ面における金属パッド、バンプ、またはトレースを備えた図３３Ｋに例示されている半導体ウェハを示す断面図である。 図３３Ｎは、一実施形態による、半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図３３Ｏは、一実施形態による、半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図３３Ｐは、一実施形態による、半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図３３Ｑは、一実施形態による、半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図３３Ｒは、一実施形態による、半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図３３Ｓは、一実施形態による、半導体ウェハの裏面における底部構造技術の底部スキームを形成するためのプロセスを示す断面図である。 図３３Ｔは、一実施形態による、半導体ウェハの断面図である。 図３３Ｕは、一実施形態による、半導体ウェハの断面図である。 図３３Ｖは、一実施形態による、半導体ウェハのキャパシタの上面図を示す。 図３３Ｗは、一実施形態による、図３３Ｖの点線Ａ−Ａにそって切り取った断面図を示す。 図３３Ｙは、一実施形態による、半導体ウェハのキャパシタの上面図を示す。 図３３Ｙは、一実施形態による、図３３Ｘの点線Ａ−Ａにそって切り取った断面図を示す。 図３４Ａは、一実施形態による、半導体ウェハのパッシベーション層にスーパーキャパシタ、パターン回路層、金属バンプまたはピラー、および２つのポリマー層を形成するプロセスを示す断面図である。 図３４Ｂは、一実施形態による、半導体ウェハのパッシベーション層にスーパーキャパシタ、パターン回路層、金属バンプまたはピラー、および２つのポリマー層を形成するプロセスを示す断面図である。 図３４Ｃは、一実施形態による、半導体ウェハのパッシベーション層にスーパーキャパシタ、パターン回路層、金属バンプまたはピラー、および２つのポリマー層を形成するプロセスを示す断面図である。 図３４Ｄは、一実施形態による、半導体ウェハのパッシベーション層にスーパーキャパシタ、パターン回路層、金属バンプまたはピラー、および２つのポリマー層を形成するプロセスを示す断面図である。 図３４Ｅは、一実施形態による、半導体ウェハのパッシベーション層にスーパーキャパシタ、パターン回路層、金属バンプまたはピラー、および２つのポリマー層を形成するプロセスを示す断面図である。 図３４Ｆは、一実施形態による、半導体ウェハのパッシベーション層にスーパーキャパシタ、パターン回路層、金属バンプまたはピラー、および２つのポリマー層を形成するプロセスを示す断面図である。 図３４Ｇは、一実施形態による、半導体ウェハのパッシベーション層にスーパーキャパシタ、パターン回路層、金属バンプまたはピラー、および２つのポリマー層を形成するプロセスを示す断面図である。 図３５Ａは、一実施形態による、半導体ウェハのパッシベーション層におけるオーバーパッシベーションスキームおよび半導体ウェハの裏面における底部スキーム、ディスクリート（離散）インダクタ、およびディスクリートキャパシタを含む半導体ウェハを形成するプロセスを示す断面図である。 図３５Ｂは、一実施形態による、半導体ウェハのパッシベーション層におけるオーバーパッシベーションスキームおよび半導体ウェハの裏面における底部スキーム、ディスクリートインダクタ、およびディスクリートキャパシタを含む半導体ウェハを形成するプロセスを示す断面図である。 図３５Ｃは、一実施形態による、半導体ウェハのパッシベーション層におけるオーバーパッシベーションスキームおよび半導体ウェハの裏面における底部スキーム、ディスクリートインダクタ、およびディスクリートキャパシタを含む半導体ウェハを形成するプロセスを示す断面図である。 図３５Ｄは、一実施形態による、半導体ウェハのパッシベーション層におけるオーバーパッシベーションスキームおよび半導体ウェハの裏面における底部スキーム、ディスクリートインダクタ、およびディスクリートキャパシタを含む半導体ウェハを形成するプロセスを示す断面図である。 図３６Ａは、一実施形態による、チップパッケージモジュールの断面図である。 図３６Ｂは、一実施形態による、チップパッケージモジュールの断面図である。 図３６Ｃは、一実施形態による、チップパッケージモジュールの断面図である。 図３６Ｄは、一実施形態による、チップパッケージモジュールの断面図である。 図３７Ａは、一実施形態による、モジュールの断面図である。 図３７Ｂは、一実施形態による、モジュールの断面図である。 図３７Ｃは、一実施形態による、モジュールの断面図である。 図３７Ｄは、一実施形態による、モジュールの断面図である。 図３８Ａは、一実施形態による、モジュールの断面図である。 図３８Ｂは、一実施形態による、モジュールの断面図である。 図３８Ｃは、一実施形態による、モジュールの断面図である。 図３８Ｄは、一実施形態による、モジュールの断面図である。 図３９Ａは、一実施形態による、キャッシュメモリチップおよびチップのインターフェイス回路をそれぞれ示す回路図である。 図３９Ｂは、一実施形態による、キャッシュメモリチップ内のチップ間回路の回路図を示す。 図３９Ｃは、一実施形態による、キャッシュメモリチップ内のチップ間回路の回路図を示す。 図３９Ｄは、一実施形態による、チップ内のチップ間回路の回路図を示す。 図３９Ｅは、一実施形態による、チップ内のチップ間回路の回路図を示す。 図３９Ｆは、一実施形態による、チップ内のオフチップバッファの回路図を示す。 図３９Ｇは、一実施形態による、チップ内のオフチップバッファの回路図を示す。 図３９Ｈは、一実施形態による、キャッシュメモリチップおよびチップのインターフェイス回路をそれぞれ示す回路図である。 図３９Ｉは、一実施形態による、キャッシュメモリチップおよびチップのインターフェイス回路をそれぞれ示す回路図である。 図３９Ｊは、一実施形態による、キャッシュメモリチップおよびチップのインターフェイス回路をそれぞれ示す回路図である。 図４０Ａは、一実施形態による、チップのＥＳＤユニットのアクティブ領域を計算し、１つまたは複数のＥＳＤユニットからなるＥＳＤ回路のサイズを定義する方法を示す。 図４０Ｂは、一実施形態による、チップのＥＳＤユニットのアクティブ領域を計算し、１つまたは複数のＥＳＤユニットからなるＥＳＤ回路のサイズを定義する方法を示す。 図４０Ｃは、一実施形態による、チップのＥＳＤユニットのアクティブ領域を計算し、１つまたは複数のＥＳＤユニットからなるＥＳＤ回路のサイズを定義する方法を示す。 図４０Ｄは、一実施形態による、チップのＥＳＤユニットのアクティブ領域を計算し、１つまたは複数のＥＳＤユニットからなるＥＳＤ回路のサイズを定義する方法を示す。 図４０Ｅは、一実施形態による、チップのＥＳＤユニットのアクティブ領域を計算し、１つまたは複数のＥＳＤユニットからなるＥＳＤ回路のサイズを定義する方法を示す。 図４０Ｆは、一実施形態による、チップのＥＳＤユニットのアクティブ領域を計算し、１つまたは複数のＥＳＤユニットからなるＥＳＤ回路のサイズを定義する方法を示す。 図４１は、一実施形態による、基板、無線周波数（ＲＦ）モジュール、およびワイヤボンディングで接合された積層メモリＢＧＡパッケージを備えるモジュールの断面図を示す。 図４２Ａは、一実施形態による、チップを形成するためのプロセスを示す断面図である。 図４２Ｂは、一実施形態による、チップを形成するためのプロセスを示す断面図である。 図４２Ｃは、一実施形態による、チップを形成するためのプロセスを示す断面図である。 図４２Ｄは、一実施形態による、チップを形成するためのプロセスを示す断面図である。 図４２Ｅは、一実施形態による、チップを形成するためのプロセスを示す断面図である。 図４２Ｆは、一実施形態による、チップを形成するためのプロセスを示す断面図である。 図４２Ｇは、一実施形態による、チップを形成するためのプロセスを示す断面図である。 図４２Ｈは、一実施形態による、チップを形成するためのプロセスを示す断面図である。 図４２Ｉは、一実施形態による、チップを形成するためのプロセスを示す断面図である。 図４２Ｊは、一実施形態による、チップを形成するためのプロセスを示す断面図である。 図４２Ｋは、一実施形態による、チップを形成するためのプロセスを示す断面図である。 図４２Ｌは、一実施形態による、チップを形成するためのプロセスを示す断面図である。 図４２Ｍは、一実施形態による、チップを形成するためのプロセスを示す断面図である。 図４２Ｎは、一実施形態による、チップを形成するためのプロセスを示す断面図である。 図４２Ｏは、一実施形態による、チップを形成するためのプロセスを示す断面図である。 図４３Ａは、一実施形態による、最終的に複数のキャッシュメモリチップに切り分けられる半導体ウェハを形成するためのプロセスを示す断面図である。 図４３Ｂは、一実施形態による、最終的に複数のキャッシュメモリチップに切り分けられる半導体ウェハを形成するためのプロセスを示す断面図である。 図４３Ｃは、一実施形態による、最終的に複数のキャッシュメモリチップに切り分けられる半導体ウェハを形成するためのプロセスを示す断面図である。 図４３Ｄは、一実施形態による、最終的に複数のキャッシュメモリチップに切り分けられる半導体ウェハを形成するためのプロセスを示す断面図である。 図４３Ｅは、一実施形態による、最終的に複数のキャッシュメモリチップに切り分けられる半導体ウェハを形成するためのプロセスを示す断面図である。 図４４Ａは、一実施形態による、図４２Ｎに示されているチップを図４３Ｄに示されている半導体ウェハとボンディングで接合するためのプロセスを示す断面図である。 図４４Ｂは、一実施形態による、図４２Ｎに示されているチップを図４３Ｄに示されている半導体ウェハとボンディングで接合するためのプロセスを示す断面図である。 図４４Ｃは、一実施形態による、図４２Ｎに示されているチップを図４３Ｄに示されている半導体ウェハとボンディングで接合するためのプロセスを示す断面図である。 図４５Ａは、一実施形態による、キャッシュメモリチップおよびチップのインターフェイス回路をそれぞれ示す回路図である。 図４５Ｂは、一実施形態による、キャッシュメモリチップおよびチップのインターフェイス回路をそれぞれ示す回路図である。 図４６Ａは、一実施形態による、最終的に複数のキャッシュメモリチップに切り分けられる半導体ウェハを形成するためのプロセスを示す断面図である。 図４６Ｂは、一実施形態による、最終的に複数のキャッシュメモリチップに切り分けられる半導体ウェハを形成するためのプロセスを示す断面図である。 図４６Ｃは、一実施形態による、最終的に複数のキャッシュメモリチップに切り分けられる半導体ウェハを形成するためのプロセスを示す断面図である。 図４６Ｄは、一実施形態による、最終的に複数のキャッシュメモリチップに切り分けられる半導体ウェハを形成するためのプロセスを示す断面図である。 図４６Ｅは、一実施形態による、最終的に複数のキャッシュメモリチップに切り分けられる半導体ウェハを形成するためのプロセスを示す断面図である。 図４６Ｆは、一実施形態による、最終的に複数のキャッシュメモリチップに切り分けられる半導体ウェハを形成するためのプロセスを示す断面図である。 図４６Ｇは、一実施形態による、最終的に複数のキャッシュメモリチップに切り分けられる半導体ウェハを形成するためのプロセスを示す断面図である。 図４６Ｈは、一実施形態による、最終的に複数のキャッシュメモリチップに切り分けられる半導体ウェハを形成するためのプロセスを示す断面図である。 図４６Ｉは、一実施形態による、最終的に複数のキャッシュメモリチップに切り分けられる半導体ウェハを形成するためのプロセスを示す断面図である。 図４６Ｊは、一実施形態による、最終的に複数のキャッシュメモリチップに切り分けられる半導体ウェハを形成するためのプロセスを示す断面図である。 図４６Ｋは、一実施形態による、最終的に複数のキャッシュメモリチップに切り分けられる半導体ウェハを形成するためのプロセスを示す断面図である。 図４６Ｌは、一実施形態による、最終的に複数のキャッシュメモリチップに切り分けられる半導体ウェハを形成するためのプロセスを示す断面図である。 図４６Ｍは、一実施形態による、最終的に複数のキャッシュメモリチップに切り分けられる半導体ウェハを形成するためのプロセスを示す断面図である。 図４６Ｎは、一実施形態による、最終的に複数のキャッシュメモリチップに切り分けられる半導体ウェハを形成するためのプロセスを示す断面図である。 図４７Ａは、一実施形態による、プロセッサユニットを形成するためのプロセスを示す断面図である。 図４７Ｂは、一実施形態による、プロセッサユニットを形成するためのプロセスを示す断面図である。 図４７Ｃは、一実施形態による、プロセッサユニットを形成するためのプロセスを示す断面図である。 図４７Ｄは、一実施形態による、プロセッサユニットを形成するためのプロセスを示す断面図である。 図４７Ｅは、一実施形態による、プロセッサユニットを形成するためのプロセスを示す断面図である。 図４７Ｆは、一実施形態による、プロセッサユニットを形成するためのプロセスを示す断面図である。 図４７Ｇは、一実施形態による、プロセッサユニットを形成するためのプロセスを示す断面図である。 図４７Ｈは、一実施形態による、プロセッサユニットを形成するためのプロセスを示す断面図である。 図４７Ｉは、一実施形態による、プロセッサユニットを形成するためのプロセスを示す断面図である。 図４７Ｊは、一実施形態による、プロセッサユニットを形成するためのプロセスを示す断面図である。 図４７Ｋは、一実施形態による、プロセッサユニットを形成するためのプロセスを示す断面図である。 図４７Ｌは、一実施形態による、プロセッサユニットを形成するためのプロセスを示す断面図である。 図４８Ａは、一実施形態による、他の積層ＤＲＡＭ ＢＧＡパッケージ１３９０を示す。 図４８Ｂは、一実施形態による、図４８Ａに示されている積層ＤＲＡＭ ＢＧＡチップ１３９０内に組み立てられたＤＲＡＭチップ１３９２の上面図を示す。 図４８Ｃは、一実施形態による、再分配回路層１４１１がもっぱらスパッタリングされたアルミニウムからなる、図４８Ｂの切断線Ｆ−Ｆ’にそって図４８Ａに示されている積層ＤＲＡＭ ＢＧＡパッケージ１３９０内に組み立てられた様々なタイプのＤＲＡＭチップ１３９２の断面図を示す。 図４８Ｄは、一実施形態による、再分配回路層１４１１がもっぱらスパッタリングされたアルミニウムからなる、図４８Ｂの切断線Ｆ−Ｆ’にそって図４８Ａに示されている積層ＤＲＡＭ ＢＧＡパッケージ１３９０内に組み立てられた様々なタイプのＤＲＡＭチップ１３９２の断面図を示す。 図４８Ｅは、一実施形態による、再分配回路層１４１１がもっぱら電気メッキされた銅または金からなる、図４８Ｂの切断線Ｆ−Ｆ’にそって図４８Ａに示されている積層ＤＲＡＭ ＢＧＡパッケージ１３９０内に組み立てられた様々なタイプのＤＲＡＭチップ１３９２の断面図を示す。 図４８Ｆは、一実施形態による、再分配回路層１４１１がもっぱら電気メッキされた銅または金からなる、図４８Ｂの切断線Ｆ−Ｆ’にそって図４８Ａに示されている積層ＤＲＡＭ ＢＧＡパッケージ１３９０内に組み立てられた様々なタイプのＤＲＡＭチップ１３９２の断面図を示す。 図４８Ｇは、一実施形態による、図４８Ａに示されている積層ＤＲＡＭ ＢＧＡパッケージ１３９０内に組み立てられたＤＲＡＭチップ１３９２の上面図を示す。 図４８Ｈは、一実施形態による、再分配回路層１４１１がもっぱらスパッタリングされたアルミニウムからなる、図４８Ｇの切断線Ｇ−Ｇ’にそって図４８Ａに示されている積層ＤＲＡＭ ＢＧＡパッケージ１３９０内に配置されるか、または組み立てられるか、または組み込まれた様々なタイプのＤＲＡＭチップ１３９２の断面図を示す。 図４８Ｉは、一実施形態による、再分配回路層１４１１がもっぱらスパッタリングされたアルミニウムからなる、図４８Ｇの切断線Ｇ−Ｇ’にそって図４８Ａに示されている積層ＤＲＡＭ ＢＧＡパッケージ１３９０内に配置されるか、または組み立てられるか、または組み込まれた様々なタイプのＤＲＡＭチップ１３９２の断面図を示す。 図４８Ｊは、一実施形態による、再分配回路層１４１１がもっぱら電気メッキされた銅または金からなる、図４８Ｇの切断線Ｇ−Ｇ’にそって図４８Ａに示されている積層ＤＲＡＭ ＢＧＡパッケージ１３９０内に組み立てられた様々なタイプのＤＲＡＭチップ１３９２の断面図を示す。 図４８Ｋは、一実施形態による、再分配回路層１４１１がもっぱら電気メッキされた銅または金からなる、図４８Ｇの切断線Ｇ−Ｇ’にそって図４８Ａに示されている積層ＤＲＡＭ ＢＧＡパッケージ１３９０内に組み立てられた様々なタイプのＤＲＡＭチップ１３９２の断面図を示す。

いくつかの実施形態が図面内に示されているが、当業者であれば、示されている実施形態が例示的であり、示されている実施形態の変更形態、さらには本明細書で説明されている他の実施形態も、本開示の範囲内にあると想定され実施されうることを理解するであろう。

これから、例示的な実施形態について説明する。他の実施形態は、加えてまたは代わりに使用することができる。明らかであるか、または不要であると思われる詳細は、スペースを節約するために、またはより効果的に提示するために省略する場合がある。逆に、いくつかの実施形態は、開示されている詳細のすべてがなくても実施することが可能である。

本開示は、チップまたはチップパッケージの各主要面に対しオーバーパッシベーションおよび底部相互接続スキーム（または「技術」）を利用する集積回路チップおよびチップパッケージを提供する。

本開示の態様は、チップまたはチップパッケージの一方の面における一方の相互接続スキームおよび／またはチップまたはチップパッケージの他方の面の他方の相互接続スキーム、例えば、チップの上面におけるオーバーパッシベーションスキームおよび同じチップの底面における底部スキーム、を含むチップまたはチップパッケージを対象とする。

本開示の他の態様は、オンチップ電圧調整および／または変換デバイスおよび回路を対象とする。このようなオンチップ電圧レギュレータおよびコンバータは、オンチップ電力／グランドバスを通じてＩＣチップ上のさまざまな場所に配置される半導体デバイスの定電圧源を提供することができる。電圧は、寄生損失を最小限に抑え／低減し、エネルギー消費量を最小限に抑え／低減し、および／またはリップル効果を最小限に抑え/低減して、供給することができる。

図１Ａ、２Ａ、および３Ａは、本開示の実施形態を説明するために有用な、従来技術のチップ構造の、それぞれ、回路図、上面図、および断面図を示す。電圧レギュレータまたはコンバータ回路４１は、外部電源電圧Ｖｄｄを受け入れ、電源電圧Ｖｃｃを出力し、電源電圧Ｖｃｃを、パッシベーション層５の下のＩＣ細線金属トレース（fine-line metal traces）６１９１および６１を使用して、２１、２２、２３、および２４を含む、内部回路２０に送る。ＩＣ細線金属トレース６１は、６１８、６１１１、６１２１ａ、６１２１ｂ、６１２１ｃ、および６１４１のセグメントを含む。細線金属トレース６１９１および６１は、パッシベーション層５の下にある。

本開示の例示的な実施形態について以下で説明する。

第１の実施形態：電圧レギュレータ／コンバータを有するオーバーパッシベーション電力／グランドバス
図１Ｂ、１Ｃ、２Ｂ、２Ｃ、３Ｂ、３Ｃ、および３Ｄは、本開示の第１の例示的な実施形態を示している。図１Ｂおよび１Ｃは、パッシベーション層５上の金属トレース８１および／または８２が電圧レギュレータまたはコンバータ回路４１および内部回路２１、２２、２３、および２４を接続し、電源電圧またはグランド基準電圧を分配する簡素化された回路図を示しており、点線５はパッシベーション層を示し、粗いトレースはパッシベーション層５の上に形成されたオーバーパッシベーションスキーム１０２のトレースを示し、細いトレースはパッシベーション層５の下に形成されたトレースを示す。図２Ｂおよび２Ｃは、図１Ｂおよび１Ｃにそれぞれ示されている回路を実現する半導体チップの上面図を示し、粗いトレースは、パッシベーション層５の上に形成されたオーバーパッシベーションスキーム１０２のトレースを意味し、細いトレースは、パッシベーション層５の下に形成されたトレースを意味する。図３Ｂおよび３Ｃは、図１Ｂおよび１Ｃにそれぞれ示されている回路を実現する半導体チップの断面図を示す。図２Ｂおよび２３Ｃは、図３Ｂおよび３Ｃにそれぞれ示されている半導体チップの上面図を示す。図３Ｂに示されているオーバーパッシベーションスキーム１０２は、ポリマー層９９とパターン形成回路層８１１によって形成される２つの金属トレース８１および８１Ｐとを備え、ポリマー層９９内の開口部９９１９は、金属トレース８１Ｐの接点８１１０の上にあり、それを露出する。図３Ｃに示されているオーバーパッシベーションスキーム１０２は、パターン形成回路層８１２によって提供される金属トレース８１、パターン形成回路層８２１によって提供される金属トレース８２、ならびに２つのポリマー層９８および９９を備え、ポリマー層９９内の開口部９９２９は、パターン形成回路層８１２の接点８１２０の上にあり、それを露出する。図３Ｄに示されているオーバーパッシベーションスキーム１０２は、２つのポリマー層９５および９９とパターン形成回路層８１１によって提供される２つの金属トレース８１および８１Ｐとを備え、複数の開口部９５１９、９５１９’、９５１１、９５１２、および９５１４がポリマー層９５内にあり、ポリマー層９９内の開口部９９１９は、金属トレース８１Ｐの接点８１１０の上にあり、それを露出する。

本開示の実施形態に関して、オンチップ電圧レギュレータまたはコンバータ回路４１は、電力を複数の内部デバイス２１、２２、２３、および２４（または回路）に送るように構成され、電圧レギュレータまたはコンバータ回路４１および内部デバイス２１、２２、２３、および２４は、同じＩＣチップ内のシリコン基板１内、および／または、上に、形成される。パッシベーション層５内の開口部５１１、５１２、および５１４を通して、および、パッシベーション層の上に蒸着された粗金属導体８１を使って、電圧レギュレータまたはコンバータ回路４１から出力される電力を、損失または寄生効果をほとんど生じることなく、複数のデバイスまたは回路ユニット２１、２２、２３、および２４に送る。この設計の利点は、安定化電源および粗金属導体に密接に関連付けられ、内部回路の負荷における次のレベルの電圧を、ある電圧レベルに高い精度で制御することができるという点である。４１の参照番号が電圧レギュレータである場合、電圧レギュレータ４１の出力電圧Ｖｃｃは、所望の電圧レベルの＋１０％および−１０％の範囲内にあり、典型的には、所望の電圧レベルの＋５％および−５％の範囲内にあり、電源金属トレース８１Ｐからの外部電源電圧Ｖｄｄ入力と接続された入力ノードにおける電圧サージまたは大きな変動に反応しない。あるいは、電圧レギュレータ４１は、電圧レギュレータ４１からの出力されるＶｃｃの電圧レベルの出力ノード、および外部回路から供給されるＶｄｄの電圧レベルの入力ノードを有することができ、Ｖｄｄの電圧レベルとＶｃｃの電圧レベルとの差とＶｄｄの電圧レベルとの比は、１０％未満である。こうして、回路性能を改善することができる。電圧レギュレータ４１は、１ボルトから１０ボルトまでの間、例えば１ボルトから５ボルトまでの間の出力を有することができる。

いくつかのアプリケーションでは、チップが外部電源の電圧レベルＶｄｄと異なる電圧レベルＶｃｃを必要とする場合、電圧コンバータをチップ内に取り付けるとよい。４１の参照番号は、電圧コンバータを示すとしてよい。この場合、外部電源の電圧レベルＶｄｄをチップ内で必要な電圧レベルＶｃｃに変換するために、オンチップ電圧コンバータ４１が、電圧調整回路に加えて、あるのが望ましい。コンバータは、入力ノードにおける電圧Ｖｄｄより高い電圧レベルＶｃｃを出力することができる。あるいは、コンバータは、入力ノードにおける電圧Ｖｄｄより低い電圧レベルＶｃｃを出力することができる。電圧コンバータは、１ボルトと１０ボルトとの間、典型的には１ボルトと５ボルトとの間の出力を有することができる。Ｖｃｃの電圧レベルが０．６ボルトから３ボルトまでの範囲である場合、Ｖｄｄの電圧レベルは３ボルトから５ボルトまでの範囲となる。Ｖｃｃの電圧レベルが０．６ボルトから２ボルトまでの範囲である場合、Ｖｄｄの電圧レベルは２ボルトから３ボルトまでの範囲となる。例えば、Ｖｃｃの電圧レベルが２．５ボルトである場合、Ｖｄｄの電圧レベルは３．３ボルトである。Ｖｃｃの電圧レベルが１．８ボルトである場合、Ｖｄｄの電圧レベルは３．３ボルトである。Ｖｃｃの電圧レベルが１．８ボルトである場合、Ｖｄｄの電圧レベルは２．５ボルトである。Ｖｃｃの電圧レベルが３．３ボルトである場合、Ｖｄｄの電圧レベルは５ボルトである。

図１Ｂは、本開示の例示的な実施形態の回路図を示している。図示されているように、電圧レギュレータまたはコンバータ回路４１は、外部電源から電圧Ｖｄｄを受け入れ、２１、２２、２３、および２４を含む、内部回路２０に対する電圧Ｖｃｃを出力する。ノードＰにおける出力電圧Ｖｃｃは、内部回路２１、２２、２３、および２４の電力ノードＴｐ、Ｕｐ、Ｖｐに、それぞれ、分配されるが、その際に、最初にパッシベーション層５内のパッシベーション開口部５１９’を通って上へ進み、次いで、パッシベーション層５の上の厚い（太い：thick）金属トレース８１を通り、次いで、パッシベーション層５内のパッシベーション開口部５１１、５１２、および５１４を通って下へ進み、次いで、細線金属トレース６１’を通って内部回路２０に到達し、特に細線金属トレース６１’のセグメント６１１を通って内部回路６１１に到達し、特に細線金属トレース６１’のセグメント６１２ａおよび６１２ｂを通って内部回路２２に到達し、特に細線金属トレース６１’のセグメント６１２ａおよび６１２ｃを通って内部回路２３に到達し、特に細線金属トレース６１’のセグメント６１４を通って内部回路２４に到達する。

２１、２２、２３、および２４を含む、内部回路２０のそれぞれは、例えば、細線金属トレース６１’にソースが接続されている少なくとも１つのＰＭＯＳトランジスタを備える。２１、２２、２３、および２４を含む、内部回路２０のそれぞれは、物理的チャネル幅と物理的チャネル長との比が例えば約０．１から２０までの範囲、例えば約０．１から１０までの範囲、または好ましくは例えば約０．２から２までの範囲であるＮＭＯＳトランジスタを備えることができる。もしくは、２１、２２、２３、および２４を含む、内部回路２０のそれぞれは、物理的チャネル幅と物理的チャネル長との比が例えば約０．２から４０までの範囲、例えば約０．２から４０までの範囲、または好ましくは例えば約０．４から４までの範囲であるＰＭＯＳトランジスタを備えることができる。

図１Ｂのチップ構造は、電力／グランド線、トレース、またはプレーン（面：plane）のキャリアとして粗金属導体８１を使用することができる。この場合、電圧降下およびノイズは、粗金属導体８１が細線金属トレースに比べて低い抵抗および静電容量を有するので、かなり低減される。

実施形態のすべてに示されている、内部回路、または内部回路ユニット２０は、例えば、２つのＮＯＲゲート２２および２４、１つのＮＡＮＤゲート２３、および１つの内部回路２１を備える。内部回路２０、２１、２２、２３、および２４は、ＮＯＲゲート、ＮＡＮＤゲート、ＡＮＤゲート、ＯＲゲート、オペアンプ、加算器、マルチプレクサ、ダイプレクサ、乗算器、Ａ／Ｄコンバータ、Ｄ／Ａコンバータ、ＣＭＯＳトランジスタ、バイポーラＣＭＯＳトランジスタ、またはバイポーラ回路などの任意の種類のＩＣ回路とすることができる。ＮＯＲゲート２２または２４もしくはＮＡＮＤゲート２３は、３つの入力ノードＵｉ、Ｗｉ、Ｖｉ、１つの出力ノードＵｏ、Ｗｏ、またはＶｏ、１つのＶｃｃノードＵｐ、Ｗｐ、またはＶｐ、および１つのＶｓｓノードＵｓ、Ｗｓ、またはＶｓを有する。内部回路２１は、１つの入力ノードＸｉ、１つの出力ノードＸｏ、１つのＶｃｃノードＴｐ、および１つのＶｓｓノードＴｓを有する。２１、２２、２３、および２４を含む、内部回路または内部回路ユニット２０のそれぞれは、通常、信号ノード、電源ノード、およびグランドノードを有する。

図２Ｂおよび３Ｂは、それぞれ、図１Ｂに示されている回路図の上面図および断面図を提供する。図３Ｂでは、細線金属構造６１１、６１２、６１４、６１９、および６１９’は、積層細線金属パッド６０とビア３０’内に詰め込まれたビアプラグ６０’から構成できることに留意されたい。上側ビア３０’は、下側ビアに実質的に揃えられ、上側細線金属パッド６０は、下側細線金属パッドに実質的に揃えられ、上側ビアプラグ６０は、下側ビアプラグに実質的に揃えられる。図１Ｂ、２Ｂ、および３Ｂを参照すると、細線金属トレースまたはプレーン６１２は、複数の部分６１２ａ、６１２ｂ、および６１２ｃを備え、局所的配電に使用されることがわかる。

パッシベーション層５の上の厚い金属トレースまたはプレーン８１は、大域的な配電に使用され、細線金属トレースまたはプレーン６１９’、６１１、６１２、および６１４を接続する。図１Ｂおよび２Ｂに示されている、パッシベーション層５の上の厚い金属トレースまたはプレーン８１は、図３Ｂに示されているように、ただ１つのパターン形成回路層８１１、または図示されていない、複数のパターン形成回路層からなるものとしてよい。電源電圧Ｖｃｃを分配するための、電源プレーン、バス、トレース、または線などのパターン形成回路層８１１は、図１Ｂおよび２Ｂに示されている粗いトレース８１の概念から実現される。図２に示されている、パッシベーション層５の上の厚い金属トレースまたはプレーン８１が、複数のパターン形成回路層からなる場合、ポリイミド（ＰＩ）、ベンゾシクロブテン（ＢＣＢ）、パリレン、エポキシ系材料、フォトエポキシＳＵ−８、エラストマー、またはシリコーンなどのポリマー層を、隣接するパターン形成回路層の間に入れ、パターン形成回路層を分離するようにすることができる。ポリイミド（ＰＩ）、ベンゾシクロブテン（ＢＣＢ）、パリレン、エポキシ系材料、フォトエポキシＳＵ−８、エラストマー、またはシリコーンなどのポリマー層９９は、図示されていない、パッシベーション層の上の、上述のポリマー層によって分離される、パターン形成回路層のうちの一番上の層上に、または図３Ｂおよび３Ｄに示されているように、ただ１つのパターン形成回路層８１１上に、あるものとしてよい。あるいは、ポリイミド（ＰＩ）、ベンゾシクロブテン（ＢＣＢ）、パリレン、エポキシ系材料、フォトエポキシＳＵ−８、エラストマー、またはシリコーンなどのポリマー層９５は、パッシベーション層と、図示されていない、上述のポリマー層によって分離されている、パターン形成回路層のうちの一番下の層との間にあるか、または図３Ｄに示されているように、パッシベーション層５とただ１つのパターン形成回路層８１１との間にあるものとしてよい。ポリマー層９５は、２から３０マイクロメートルなど、２マイクロメートルより大きい厚さを有するものとしてよい。ポリマー層９５内の複数の開口部９５１９、９５１９’、９５１１、９５１２、および９５１４は、それぞれ、パッシベーション層５内の開口部５１９、５１９’、５１１、５１２、および５１４に実質的に揃えられる。ポリマー層９５内の複数の開口部９５１９、９５１９’、９５１１、９５１２、および９５１４は、それぞれ、パッシベーション層５内の開口部５１９、５１９’、５１１、５１２、および５１４によって露出されるパッド（６１９０および６１９０’を含む）を露出する。

ポリマー層９５内のいくつかの開口部９５１９および９５１９’は、それぞれ開口部９５１９および９５１９’に揃えられているパッシベーション層５内の開口部５１９および５１９’に比べて小さい幅または横方向寸法を有する下側部分を有する。ポリマー層９５は、パッシベーション層５内の開口部５１９および５１９’によって露出されたパッド６１９０および６１９０’の一部を覆う。上面斜視図で見た開口部５１９および５１９’の形状は、丸形、正方形、矩形、または多角形であるものとしてよい。開口部５１９および５１９’が丸形である場合、開口部５１９および５１９’は、０．１から２００ミクロンまでの範囲、１から１００ミクロンまでの範囲、または好ましくは、０．５から３０ミクロンまでの範囲の直径を有することができる。開口部５１９および５１９’が正方形である場合、開口部５１９および５１９’は、０．１から２００ミクロンまでの範囲、１から１００ミクロンまでの範囲、または好ましくは、０．１から３０ミクロンまでの範囲の幅を有することができる。開口部５１９および５１９’が矩形である場合、開口部５１９および５１９’は、０．１から２００ミクロンまでの範囲、１から１００ミクロンまでの範囲、または好ましくは、０．１から３０ミクロンまでの範囲の幅、および１ミクロンから１センチメートルまでの範囲の長さを有することができる。開口部５１９および５１９’が５つより多い辺を有している多角形である場合、開口部５１９および５１９’は、０．１から２００ミクロンまでの範囲、０．５から１００ミクロンまでの範囲、または好ましくは、０．１から３０ミクロンまでの範囲の最大対角長を有する。あるいは、開口部５１９および５１９’は、０．１から２００ミクロンまでの範囲、１から１００ミクロンまでの範囲、または好ましくは、０．１から３０ミクロンまでの範囲の最大の横方向寸法を有する。ある場合には、開口部５１９および５１９’は、３０から１００ミクロンまでの範囲の幅を有し、ポリマー層９５内の開口部９５１９、９５１９’の下側部分は２０から１００ミクロンまでの範囲の幅を有する。

ポリマー層９５内のいくつかの開口部９５１１、９５１２、および９５１４は、それぞれ開口部９５１１、９５１２、および９５１４に揃えられているパッシベーション層５内の開口部５１１、５１２、および５１４に比べて大きい幅または横方向寸法を有する下側部分を有する。ポリマー層９５内の開口部９５１１、９５１２、および９５１４は、開口部５１１、５１２、および５１４に近いパッシベーション層５をさらに露出する。上面斜視図で見た開口部５１１、５１２、および５１４の形状は、丸形、正方形、矩形、または多角形であるものとしてよい。開口部５１１、５１２、および５１４が丸形である場合、開口部５１１、５１２、および５１４は、０．１から２００ミクロンまでの範囲、１から１００ミクロンまでの範囲、または好ましくは、０．５から３０ミクロンまでの範囲の直径を有することができる。開口部５１１、５１２、および５１４が正方形である場合、開口部５１１、５１２、および５１４は、０．１から２００ミクロンまでの範囲、１から１００ミクロンまでの範囲、または好ましくは、０．１から３０ミクロンまでの範囲の幅を有することができる。開口部５１１、５１２、および５１４が矩形である場合、開口部５１１、５１２、および５１４は、０．１から２００ミクロンまでの範囲、１から１００ミクロンまでの範囲、または好ましくは、０．１から３０ミクロンまでの範囲の幅、および１ミクロンから１センチメートルまでの範囲の長さを有することができる。開口部５１１、５１２、および５１４が５つより多い辺を有している多角形である場合、開口部５１１、５１２、および５１４は、０．１から２００ミクロンまでの範囲、１から１００ミクロンまでの範囲、または好ましくは、０．１から３０ミクロンまでの範囲の最大対角長を有する。あるいは、開口部５１１、５１２、および５１４は、０．１から２００ミクロンまでの範囲、１から１００ミクロンまでの範囲、または好ましくは、０．１から３０ミクロンまでの範囲の最大の横方向寸法を有する。ある場合には、開口部５１１、５１２、および５１４は、５から３０ミクロンまでの範囲の幅を有し、ポリマー層９５内の開口部９５１１、９５１２、および９５１４の下側部分は２０から１００ミクロンまでの範囲の幅を有する。

パッシベーション層５内の開口部５１９、５１９'、５１１、５１２、および５１４およびポリマー層９５内の開口部９５１９、９５１９'、９５１１、９５１２、および９５１４は、図１５Ａ〜１５Ｌ、１６Ａ〜１６Ｍ、１７Ａ〜１７Ｊ、１８Ａ〜１８Ｉおよび１９Ａ〜１９Ｉに示されている実施形態に適用することができる。

パッシベーション層５の上に厚い金属トレースまたはプレーン８１を形成する、図３Ｂおよび３Ｄに示されている、８１１などのパターン形成回路層の１つは、接着／バリア／シード層８１１１、およびバルク導電性金属層８１１２を含むものとしてよい。パターン形成回路層８１１を形成するための方法およびその詳細は、パターン形成回路層８０１、８０２、または８０３を形成するための方法、および図１５Ａ〜１５Ｍ、１６Ａ〜１６Ｍ、１７Ａ〜１７Ｊ、１８Ａ〜１８Ｉおよび１９Ａ〜１９Ｉに示されているその詳細に従うものとしてよい。

図１Ｂ、２Ｂ、および３Ｂにおいて、外部電源は、パッシベーション層５内の開口部５１９を通じてパッシベーション層５の下の細線回路金属層６１９のうちの一番上の層の金属パッド６１９０に接続された金属パッド８１１０に電圧レベルＶｄｄを供給し、電圧レギュレータまたはコンバータ回路４１に入力する。電圧レギュレータまたはコンバータ回路４１は、細線回路金属層６１９’、厚いパターン形成トレースまたはプレーン８１１、および細線回路金属層６１１、６１２、および６１４を通じて内部回路２１、２２、２３、および２４に供給する電源電圧を出力する。細線回路層６１９、６１９’、６１１、６１２、および６１４は、酸化ケイ素などの、薄膜絶縁層３０によって隔てられる。

図３Ｂは、Ｖｃｃの調整または変換された電源電圧を分配するためのただ１つのパターン形成回路層８１を示しているが、１つまたは複数のポリマー層が間に蒸着されている複数のパターン形成回路層が、パッシベーション層５の上に形成され、Ｖｃｃの調整または変換された電源電圧を分配するために使用されうる。異なるパターン形成回路層内の金属トレースまたはプレーンは、その間にあるポリマー層内の開口部を通して接続される。

図１Ａ、２Ａ、および３Ａは、パッシベーション層５内の開口部５１９によって露出されたパッド６１９０を通して、および細線回路層６１９（積層細線金属パッドおよびビアを含む）を通して、電圧レベルＶｄｄ入力の電圧レギュレータまたはコンバータ回路４１における外部電源を示している。電圧レギュレータまたはコンバータ回路４１からの電圧レベルＶｃｃ出力における出力電力は、Ｖｃｃの電圧をセグメント６１９１’、６１８、６１１１、６１２１、および６１４１を含むＩＣ細線相互接続部６１のみを通じて内部回路２１、２２、２３、および２４に供給するように分配される。

図１Ｂ、２Ｂ、３Ｂ、および３Ｄでは、グランド電圧は、グランド電圧を分配するための回路図、レイアウト、および構造を詳細に示すことなくＶｓｓと表されている。図１Ｃ、２Ｃ、および３Ｃは、Ｖｃｃの電源電圧とＶｓｓのグランド基準電圧の両方を分配するためのパッシベーション層５の上の厚い金属トレースまたはプレーン８１および８２をそれぞれ示す回路図、上面図、および断面図を表す。Ｖｓｓのグランド基準電圧を分配する構造８２は、共通グランド電圧Ｖｓｓが厚い金属トレースまたはプレーン８２を通して電圧レギュレータまたはコンバータ回路４１および内部回路２１、２２、２３、および２４に供給される点を除いて、Ｖｃｃの電源電圧を分配する上述の構造８１に類似している。つまり、外部グランドノードＥｓが、電圧レギュレータまたはコンバータ回路４１のグランドノードＲｓに接続され、また内部回路２１、２２、２３、および２４の内部グランドノードＴｓ、Ｕｓ、Ｖｓ、Ｗｓに接続されうるということである。図１Ｃ、２Ｃ、および３Ｃでは、電圧レベルＶｓｓで外部回路のグランドソースに接続されている点Ｅｓは、（１）パッシベーション層５内の開口部５２９を通して電圧レギュレータまたはコンバータ回路４１のグランドノードＲｓに、および（２）パッシベーション層５の上の厚い金属線、バス、またはトレース８２、パッシベーション層５内の開口部５２１、５２２、および５２４、ならびに細線金属構造６２１、６２２（６２２ａ、６２２ｂ、および６２２ｃを含む）および６２４を通して内部回路２１、２２、２３、および２４のグランドノードＴｓ、Ｕｓ、Ｖｓ、およびＷｓに接続される。

図３Ｃは、電源電圧Ｖｃｃおよびグランド基準電圧Ｖｓｓをそれぞれ分配するために使用される、パッシベーション層５の上の２つのパターン形成回路層８１２および８２１を示す。グランド基準電圧Ｖｓｓを分配するための、グランドプレーン、バス、トレース、または線などのパターン形成回路層８１２および８２１の底層８２１は、図１Ｃおよび２Ｃに示されている粗いトレース８２の概念から実現される。電源電圧Ｖｃｃを分配するための、電源プレーン、バス、トレース、または線などのパターン形成回路層８１２および８２１の上層８１２は、図１Ｃおよび２Ｃに示されている粗いトレース８１の概念から実現される。２から３０ミクロンまでの範囲の厚さを有する、ポリイミド、ベンゾシクロブテン（ＢＣＢ）、パリレン、エポキシ系材料、フォトエポキシＳＵ−８、エラストマー、またはシリコーンなどのポリマー層９８が、パターン形成回路層８２１および８１２を分離する。２から３０ミクロンまでの範囲の厚さを有する、ポリイミド、ベンゾシクロブテン（ＢＣＢ）、パリレン、エポキシ系材料、フォトエポキシＳＵ−８、エラストマー、またはシリコーンなどの他のポリマー層９９は、上部パターン形成回路層８１２を覆う。あるいは、２から３０ミクロンまでの範囲の厚さを有する、ベンゾシクロブテン（ＢＣＢ）、ポリイミド、パリレン、エポキシ系材料、フォトエポキシＳＵ−８、エラストマー、またはシリコーンなどの別のポリマー層は、図３Ｄに示されているポリマー層９５として説明されている、一番下のパターン形成回路層８２１とパッシベーション層５との間に備えることができる。図１Ｃ、２Ｃ、および３Ｃでは、Ｖｓｓのグランド基準電圧を分配するために使用される、パッシベーション層５の上のグランドプレーン、トレース、または線８２は、内部回路２１、２２、２３、および２４のグランドノードＴｓ、Ｕｓ、Ｖｓ、およびＷｓに、およびパッシベーション層５内の開口部５２１、５２２、５２４、および５２９ならびに細線金属構造６２１、６２２、６２４、および６２９を通して電圧レギュレータまたはコンバータ回路４１のグランドノードＲｓに接続される。Ｖｃｃの電源電圧を分配するために使用される、電源プレーン、トレース、または線８１もしくは８１２は、それぞれ図３Ｂに例示されているように、内部回路２１、２２、２３、および２４の電源ノードＴｐ、Ｕｐ、Ｖｐ、およびＷｐ（図示せず）に、またポリマー層９８およびパッシベーション層５内の開口部（図示せず）ならびに細線金属構造６１１、６１２、６１４、および６１９’を通して電圧レギュレータまたはコンバータ回路４１の出力ノードＰに接続される。

図３Ｂでは、パッシベーション層５の上の、外部回路から電源電圧入力を送出する前記の厚く幅広の金属トレース８１Ｐ、電源バス、またはプレーンとして働く部分、およびパッシベーション層５の上の、電圧レギュレータまたはコンバータ回路４１から出力される電源電圧を供給する前記の厚く幅広の金属トレース８１、電源バス、プレーンとして働く他の部分を備える、ただ１つのパターン形成回路層８１１がある。パターン形成回路層８１１は、接着／バリア層、接着／バリア層上のシード層、ならびにシード層、接着／バリア層、および底層８１１１を構成するシード層上の電気メッキ金属層８１１２を含むものとしてよい。

図３Ｂを参照すると、パターン形成回路層８１１を形成するためのプロセスに関して、接着／バリア層は、好適な１つまたは複数のプロセスによって、例えば、パッシベーション層５の窒化ケイ素層上に、またパッシベーション層５内の複数の開口部５４９、５１１、５１２、および５１４によって露出される、もっぱらアルミニウムまたは銅から作られているコンタクトパッド６４９０上に、１０００から６０００オングストロームまでの範囲の厚さを有するチタン層もしくはチタンタングステン合金層などのチタン含有層をスパッタリングするか、１０００から６０００オングストロームまでの範囲の厚さを有するクロム層などのクロム含有層をスパッタリングするか、または１０００から６０００オングストロームまでの範囲の厚さを有するタンタル層もしくは窒化タンタル層などのタンタル含有層をスパッタリングすることによって形成されうることがわかる。その後、シード層は、好適な１つまたは複数のプロセスによって、例えば、いずれかの前記の材料の接着／バリア層上に２００から３０００オングストロームまでの範囲の厚さを有する銅層をスパッタリングすることによって、またはいずれかの前記の材料の接着／バリア層上に２００から３０００オングストロームまでの範囲の厚さを有する金層をスパッタリングすることによって形成されうる。その後、フォトレジスト層は、シード層上に形成され、フォトレジスト層内の複数の開口部がそのシード層を露出することができる。その後、金属層８１１２は、好適な１つまたは複数のプロセスによって、例えば、フォトレジスト層内の開口部によって露出される、シード層として働く銅層上に２から３０マイクロメートルまでの範囲の厚さを有する銅層を電気メッキすることによって、フォトレジスト層内の開口部によって露出される、シード層として働く銅層上に２から３０マイクロメートルまでの範囲の厚さを有する銅層を電気メッキし、次いで、フォトレジスト層内の開口部内の電気メッキされた銅層上に０．５から１０マイクロメートルまでの範囲の厚さを有するニッケル層を電気メッキすることによって、フォトレジスト層内の開口部によって露出される、シード層として働く銅層上に２から３０マイクロメートルまでの範囲の厚さを有する銅層を電気メッキし、フォトレジスト層内の開口部内の電気メッキされた銅層上に０．５から１０マイクロメートルまでの範囲の厚さを有するニッケル層を電気メッキし、次いで、フォトレジスト層内の開口部内の電気メッキされたニッケル層上に０．０５から２マイクロメートルまでの範囲の厚さを有する金層、白金層、パラジウム層、またはルテニウム層を電気メッキすることによって、または、フォトレジスト層内の開口部によって露出される、シード層として働く金層上に２から３０マイクロメートルまでの範囲の厚さを有する金層を電気メッキすることによって、形成されうる。その後、フォトレジストを取り除くことができる。その後、金属層８１１２の下にないシード層は、ウェットエッチングプロセスを使用するか、またはドライエッチングプロセスを使用することで取り除かれる。その後、金属層８１１２の下にない接着／バリア層は、ウェットエッチングプロセスを使用するか、またはドライエッチングプロセスを使用することで取り除かれる。

パターン形成回路層８１１が形成された後、ポリマー層９９は、好適な１つまたは複数のプロセスによって、例えば、エステルタイプなどのネガ型感光性ポリイミド層を、パターン形成回路層８１１上に、およびパッシベーション層５の窒化物層上に、スピンオンコーティングし、スピンオンコーティングされた感光性ポリイミド層を露出させ、露出されたポリイミド層を現像し、次いで、現像されたポリイミド層を窒素もしくは無酸素雰囲気中で、３０から２４０分の間、２６５から２８５℃までの範囲の温度で硬化させることによって形成されうる。そこで、開口部９９４９がポリマー層９９内に形成され、これによりパターン形成回路層８１１のコンタクトパッド８１１０を露出させることができる。

図３Ｂを参照すると、コンタクトパッド８１１０の上に金属バンプを形成するために、接着／バリア層は、好適な１つまたは複数のプロセスによって、例えば、ポリマー層９９上に、および開口部９９１９によって露出されたコンタクトパッド８１１０上に、１０００から６０００オングストロームまでの範囲の厚さを有するチタン層またはチタンタングステン合金層などのチタン含有層をスパッタリングするか、１０００から６０００オングストロームまでの範囲の厚さを有するクロム層などのクロム含有層をスパッタリングするか、または１０００から６０００オングストロームまでの範囲の厚さを有するタンタル層もしくは窒化タンタル層などのタンタル含有層をスパッタリングすることによって、形成されうることがわかる。その後、シード層は、好適な１つまたは複数のプロセスによって、例えば、いずれかの前記の材料の接着／バリア層上に２００から３０００オングストロームまでの範囲の厚さを有する銅層をスパッタリングすることによって形成されうる。その後、フォトレジスト層は、シード層上に形成され、フォトレジスト層内の複数の開口部がそのシード層を露出することができる。その後、金属バンプは、好適な１つまたは複数のプロセスによって、例えば、フォトレジスト層内の開口部によって露出される、シード層として働く銅層上に０．５から１０マイクロメートルまでの範囲の厚さを有する銅層を電気メッキし、フォトレジスト層内の開口部内の電気メッキされた銅層上に０．５から１０マイクロメートルまでの範囲の厚さを有するニッケル層を電気メッキし、次いで、フォトレジスト層内の開口部内の電気メッキされたニッケル層上に６０から２００マイクロメートルまでの範囲の厚さを有する、スズ鉛合金、スズ銀合金、またはスズ銀銅合金などのスズ含有層を電気メッキすることによって、形成されうる。その後、フォトレジスト層を取り除くことができる。その後、金属バンプの下にないシード層は、ウェットエッチングプロセスを使用するか、またはドライエッチングプロセスを使用することで取り除かれる。その後、金属バンプの下にない接着／バリア層は、ウェットエッチングプロセスを使用するか、またはドライエッチングプロセスを使用することで取り除かれる。その後、金属バンプをリフローして、フリップチップ組み立て用にボール形状にすることができる。この金属バンプは、プリント基板、セラミック基板、または他の半導体チップに接続することができる。

図３Ｂを参照すると、コンタクトパッド８１１０の上に他の種類の金属バンプを形成するために、接着／バリア層は、好適な１つまたは複数のプロセスによって、例えば、ポリマー層９９上に、および開口部９９１９によって露出されたコンタクトパッド８１１０上に、１０００から６０００オングストロームまでの範囲の厚さを有するチタン層またはチタンタングステン合金層などのチタン含有層をスパッタリングするか、または、１０００から６０００オングストロームまでの範囲の厚さを有するタンタル層もしくは窒化タンタル層などのタンタル含有層をスパッタリングすることによって、形成されうることがわかる。その後、シード層は、好適な１つまたは複数のプロセスによって、例えば、いずれかの前記の材料の接着／バリア層上に２００から３０００オングストロームまでの範囲の厚さを有する金層をスパッタリングすることによって形成されうる。その後、フォトレジスト層は、シード層上に形成され、フォトレジスト層内の複数の開口部がそのシード層を露出することができる。その後、金属バンプは、好適な１つまたは複数のプロセスによって、例えば、フォトレジスト層内の開口部によって露出される、シード層として働く金層上に６から２５マイクロメートルまでの範囲の厚さを有する金層を電気メッキすることによって形成されうる。その後、フォトレジスト層を取り除くことができる。その後、金属バンプの下にないシード層は、ウェットエッチングプロセスを使用するか、またはドライエッチングプロセスを使用することで取り除かれる。その後、金属バンプの下にない接着／バリア層は、ウェットエッチングプロセスを使用するか、またはドライエッチングプロセスを使用することで取り除かれる。金属バンプは、テープ自動ボンディング（ＴＡＢ）プロセスによってフレキシブル基板に接続されるか、または異方性導電膜またはペースト（ＡＣＦまたはＡＣＰ）を介してガラス基板に接続されうる。

あるいは、図３Ｂを参照すると、０．０５から２マイクロメートルまでの範囲の厚さを有するニッケル層を、開口部９９１９によって露出されているコンタクトパッド８１１０上に無電解メッキすることができ、０．０５から２マイクロメートルまでの範囲の厚さを有する金層、白金層、パラジウム層、またはルテニウム層を、ポリマー層９９内の開口部９９１９内の無電解メッキされたニッケル層上に無電解メッキすることができることがわかる。その後、ワイヤボンディングプロセスを使用して、金線をポリマー層９９における開口部９９１９内の無電解メッキされた金層上に接合することができる。

あるいは、図３Ｂを参照すると、金線は、ワイヤボンディングプロセスを使用してポリマー層９９内の開口部９９１９によって露出される、パターン形成回路層８１１の金層、白金層、パラジウム層、またはルテニウム層上に接合されうることがわかる。

図３Ｄを参照すると、パターン形成回路層８１１が形成される前に、ポリマー層９５は、好適な１つまたは複数のプロセスによって、例えば、エステルタイプなどのネガ型感光性ポリイミド層を、パッシベーション層５の窒化物層上に、およびコンタクトパッド６４９０上にスピンオンコーティングし、スピンオンコーティングされた感光性ポリイミド層を露出させ、露出されたポリイミド層を現像し、次いで、現像されたポリイミド層を窒素または無酸素雰囲気中で、３０から２４０分の間、２６５から２８５℃までの範囲の温度で硬化させることによって、適宜形成されうることがわかる。したがって、複数の開口部９５１９、９５１９’、９５１１、９５１２、および９５１４は、ポリマー層９５内に形成され、これによりパッシベーション層５内の開口部５１９、５１９’、５１１、５１２、および５１４によって露出される複数のコンタクトパッド６１９０を露出することができる。ポリマー層９５が形成された後、パターン形成回路層８１１をポリマー層９５上に、および開口部５１９、５１９’、５１１、５１２、および５１４によって露出されるコンタクトパッド６１９０上に形成することができる。いずれかの前記の材料の接着／バリア層を、ポリマー層９５上に、およびポリマー層９５内の開口部９５１９、９５１１、９５１２、および９５１４によって露出されるコンタクトパッド６１９０上にスパッタリングすることができる。

パッシベーション層５の上に厚い金属トレースまたはプレーン８１および８２を形成する、図３Ｃに示されているパターン形成回路層８１２および８２１の１つは、接着／バリア／シード層８１１１、およびバルク導電性金属層８１１２を含むものとしてよい。パターン形成回路層８１２および８２１を形成するための方法およびその詳細は、パターン形成回路層８０１、８０２、または８０３を形成するための方法、および図１５Ａ〜１５Ｌ、１６Ａ〜１６Ｍ、１７Ａ〜１７Ｊ、１８Ａ〜１８Ｉおよび１９Ａ〜１９Ｉに示されているその詳細に基づくものとしてよい。

図３Ｃでは、グランド電圧を供給するために使用される、厚く幅広の金属トレース、バス、またはプレーン８２は、電圧レギュレータまたはコンバータ回路４１から出力される電源電圧Ｖｃｃを供給するために使用される、厚く幅広の金属トレース、バス、またはプレーン８１の上側パターン形成回路層の下に下側パターン形成回路層を有することができる。あるいは、グランド電圧を供給するために使用される、厚く幅広の金属トレース、バス、またはプレーン８２は、電圧レギュレータまたはコンバータ回路４１から出力される電源電圧Ｖｃｃを供給するために使用される、厚く幅広の金属トレース、バス、またはプレーン８１の下側パターン形成回路層の上に上側パターン形成回路層を有することができる。２から３０マイクロメートルまでの範囲の厚さを有するポリマー層は、上側パターン形成回路層と下側パターン形成回路層との間にあるものとしてよい。下側パターン形成回路層と上側パターン形成回路層のそれぞれは、２から３０マイクロメートルまでの範囲の厚さを有する電気メッキされた銅層を有することができる。

図３Ｃを参照すると、パッシベーション層５の上の、グランドバスまたはプレーン８２の上に、電圧レギュレータまたはコンバータ回路４１から出力される電源電圧を供給するために使用される、前記のグランドバスまたはプレーン８２および前記の電源バスまたはプレーン８１を含む、複数のパターン形成回路層８２１および８１２がありうることがわかる。パッシベーション層５上に、および開口部５２９、５２１、５２２、および５２４によって露出されるコンタクトパッド６２９０上にパターン形成回路層８２１を形成するためのプロセスは、パッシベーション層５上に、および開口部５１９、５１１、５１２、および５１４によって露出されるコンタクトパッド６１９０上に図３Ｂに示されているパターン形成回路層８１１を形成するためのプロセスとして参照されうる。パターン形成回路層８２１は、接着／バリア層、接着／バリア層上のシード層、ならびにシード層、接着／バリア層、および底層８２１１を構成するシード層上の電気メッキ金属層８２１２、を含むものとしてよい。パターン形成回路層８１２は、接着／バリア層、接着／バリア層上のシード層、ならびにシード層、接着／バリア層、および底層８１２１を構成するシード層上の電気メッキ金属層８１２２、を含むものとしてよい。

図３Ｃを参照すると、パターン形成回路層８２１が形成された後に、ポリマー層９８は、好適な１つまたは複数のプロセスによって、例えば、エステルタイプなどのネガ型感光性ポリイミド層を、パターン形成回路層８２１上に、およびパッシベーション層５の窒化物層上にスピンオンコーティングし、スピンオンコーティングされた感光性ポリイミド層を露出させ、露出されたポリイミド層を現像し、次いで、現像されたポリイミド層を窒素または無酸素雰囲気中で、３０から２４０分の間、２６５から２８５℃までの範囲の温度で硬化させることによって、形成されうることがわかる。そこで、開口部９８２９がポリマー層９８内に形成され、これによりパターン形成回路層８２１のコンタクトパッドを露出させることができる。

図３Ｃを参照すると、パターン形成回路層８１２を形成するためのプロセスに関して、接着／バリア層は、好適な１つまたは複数のプロセスによって、例えば、ポリマー層９８上に、およびポリマー層９８内の開口部９８２９によって露出されるパターン形成回路層８２１のコンタクトパッド上に、１０００から６０００オングストロームまでの範囲の厚さを有するチタン層またはチタンタングステン合金層などのチタン含有層をスパッタリングするか、１０００から６０００オングストロームまでの範囲の厚さを有するクロム層などのクロム含有層をスパッタリングするか、または、１０００から６０００オングストロームまでの範囲の厚さを有するタンタル層もしくは窒化タンタル層などのタンタル含有層をスパッタリングすることによって、形成されうることがわかる。その後、シード層は、好適な１つまたは複数のプロセスによって、例えば、いずれかの前記の材料の接着／バリア層上に２００から３０００オングストロームまでの範囲の厚さを有する銅層をスパッタリングすることによって、または、いずれかの前記の材料の接着／バリア層上に２００から３０００オングストロームまでの範囲の厚さを有する金層をスパッタリングすることによって、形成されうる。その後、フォトレジスト層は、シード層上に形成され、フォトレジスト層内の複数の開口部がそのシード層を露出することができる。その後、金属層８１２２は、好適な１つまたは複数のプロセスによって、例えば、フォトレジスト層内の開口部によって露出される、シード層として働く銅層上に２から３０マイクロメートルまでの範囲の厚さを有する銅層を電気メッキすることによって、フォトレジスト層内の開口部によって露出される、シード層として働く銅層上に２から３０マイクロメートルまでの範囲の厚さを有する銅層を電気メッキし、次いで、フォトレジスト層内の開口部内の電気メッキされた銅層上に０．５から１０マイクロメートルまでの範囲の厚さを有するニッケル層を電気メッキすることによって、フォトレジスト層内の開口部によって露出される、シード層として働く銅層上に２から３０マイクロメートルまでの範囲の厚さを有する銅層を電気メッキし、フォトレジスト層内の開口部内の電気メッキされた銅層上に０．５から１０マイクロメートルまでの範囲の厚さを有するニッケル層を電気メッキし、次いで、フォトレジスト層内の開口部内の電気メッキされたニッケル層上に０．０５から２マイクロメートルまでの範囲の厚さを有する金層、白金層、パラジウム層、またはルテニウム層を電気メッキすることによって、または、フォトレジスト層内の開口部によって露出される、シード層として働く金層上に２から３０マイクロメートルまでの範囲の厚さを有する金層を電気メッキすることによって、形成されうる。その後、フォトレジスト層を取り除くことができる。その後、金属層８１２２の下にないシード層は、ウェットエッチングプロセスを使用するか、またはドライエッチングプロセスを使用することで取り除かれる。その後、金属層８１２２の下にない接着／バリア層は、ウェットエッチングプロセスを使用するか、またはドライエッチングプロセスを使用することで取り除かれる。

パターン形成回路層８１２が形成された後、ポリマー層９９は、好適な１つまたは複数のプロセスによって、例えば、エステルタイプなどのネガ型感光性ポリイミド層を、パターン形成回路層８１２上に、およびポリマー層９８上にスピンオンコーティングし、スピンオンコーティングされた感光性ポリイミド層を露出させ、露出されたポリイミド層を現像し、次いで、現像されたポリイミド層を窒素または無酸素雰囲気中で、３０から２４０分の間、２６５から２８５℃までの範囲の温度で硬化させることによって、形成されうる。そこで、開口部９９２９がポリマー層９９内に形成され、これによりパターン形成回路層８１２のコンタクトパッド８１２０を露出させることができる。

図３Ｃを参照すると、コンタクトパッド８１２０の上に金属バンプを形成するために、接着／バリア層は、好適な１つまたは複数のプロセスによって、例えば、ポリマー層９９上に、および開口部９９２９によって露出されたコンタクトパッド８１２０上に、１０００から６０００オングストロームまでの範囲の厚さを有するチタン層またはチタンタングステン合金層などのチタン含有層をスパッタリングするか、１０００から６０００オングストロームまでの範囲の厚さを有するクロム層などのクロム含有層をスパッタリングするか、または、１０００から６０００オングストロームまでの範囲の厚さを有するタンタル層または窒化タンタル層などのタンタル含有層をスパッタリングすることによって、形成されうることがわかる。その後、シード層は、好適な１つまたは複数のプロセスによって、例えば、いずれかの前記の材料の接着／バリア層上に２００から３０００オングストロームまでの範囲の厚さを有する銅層をスパッタリングすることによって形成されうる。その後、フォトレジスト層は、シード層上に形成され、フォトレジスト層内の複数の開口部がそのシード層を露出することができる。その後、金属バンプは、好適な１つまたは複数のプロセスによって、例えば、フォトレジスト層内の開口部によって露出される、シード層として働く銅層上に０．５から１０マイクロメートルまでの範囲の厚さを有する銅層を電気メッキし、フォトレジスト層内の開口部内の電気メッキされた銅層上に０．５から１０マイクロメートルまでの範囲の厚さを有するニッケル層を電気メッキし、次いで、フォトレジスト層内の開口部内の電気メッキされたニッケル層上に６０から２００マイクロメートルまでの範囲の厚さを有する、スズ鉛合金、スズ銀合金、またはスズ銀銅合金などのスズ含有層を電気メッキすることによって、形成されうる。その後、フォトレジスト層を取り除くことができる。その後、金属バンプの下にないシード層は、ウェットエッチングプロセスを使用するか、またはドライエッチングプロセスを使用することで取り除かれる。その後、金属バンプの下にない接着／バリア層は、ウェットエッチングプロセスを使用するか、またはドライエッチングプロセスを使用することで取り除かれる。その後、金属バンプをリフローして、ボール形状にすることができる。この金属バンプは、プリント回路基板、セラミック基板、または他の半導体チップに接続することができる。

図３Ｃを参照すると、コンタクトパッド８１２０の上に他の種類の金属バンプを形成するために、接着／バリア層は、好適な１つまたは複数のプロセスによって、例えば、ポリマー層９９上に、および開口部９９２９によって露出されたコンタクトパッド８１２０上に、１０００から６０００オングストロームまでの範囲の厚さを有するチタン層またはチタンタングステン合金層などのチタン含有層をスパッタリングするか、または、１０００から６０００オングストロームまでの範囲の厚さを有するタンタル層または窒化タンタル層などのタンタル含有層をスパッタリングすることによって、形成されうることがわかる。その後、シード層は、好適な１つまたは複数のプロセスによって、例えば、いずれかの前記の材料の接着／バリア層上に２００から３０００オングストロームまでの範囲の厚さを有する金層をスパッタリングすることによって形成されうる。その後、フォトレジスト層は、シード層上に形成され、フォトレジスト層内の複数の開口部がそのシード層を露出することができる。その後、金属バンプは、好適な１つまたは複数のプロセスによって、例えば、フォトレジスト層内の開口部によって露出される、シード層として働く金層上に６から２５マイクロメートルまでの範囲の厚さを有する金層を電気メッキすることによって形成されうる。その後、フォトレジストを取り除くことができる。その後、金属バンプの下にないシード層は、ウェットエッチングプロセスを使用するか、またはドライエッチングプロセスを使用することで取り除かれる。その後、金属バンプの下にない接着／バリア層は、ウェットエッチングプロセスを使用するか、またはドライエッチングプロセスを使用することで取り除かれる。金属バンプは、テープ自動ボンディング（ＴＡＢ）プロセスによってフレキシブル基板に接続されるか、または異方性導電膜またはペースト（ＡＣＦまたはＡＣＰ）を介してガラス基板に接続されうる。

あるいは、図３Ｃを参照すると、０．０５から２マイクロメートルまでの範囲の厚さを有するニッケル層を、ポリマー層９９内の開口部９９２９によって露出されているコンタクトパッド８１２０上に無電解メッキすることができ、０．０５から２マイクロメートルまでの範囲の厚さを有する金層、白金層、パラジウム層、またはルテニウム層を、ポリマー層９９内の開口部９９２９内の無電解メッキされたニッケル層上に無電解メッキすることができる。その後、ワイヤボンディングプロセスを使用して、金線をポリマー層９９における開口部９９２９内の無電解メッキされた金層上に接合することができる。

あるいは、図３Ｃを参照すると、金線は、ワイヤボンディングプロセスを使用してポリマー層９９内の開口部９９２９によって露出される、パターン形成回路層８１２の金層、白金層、パラジウム層、またはルテニウム層上に接合されうる。

あるいは、パターン形成回路層８２１が形成される前に、ポリマー層は、好適な１つまたは複数のプロセスによって、例えば、エステルタイプなどのネガ型感光性ポリイミド層を、パッシベーション層５の窒化物層上に、およびコンタクトパッド６２９０上にスピンオンコーティングし、スピンオンコーティングされた感光性ポリイミド層を露出させ、露出されたポリイミド層を現像し、次いで、現像されたポリイミド層を窒素または無酸素雰囲気中で、３０から２４０分の間、２６５から２８５℃までの範囲の温度で硬化させることによって、適宜形成されうる。したがって、複数の開口部が、ポリマー層内に形成され、これによりパッシベーション層５内の開口部５２９、５２１、５２２、および５２４によって露出される複数のコンタクトパッド６２９０を露出することができる。ポリマー層が形成された後、パターン形成回路層８２１をポリマー層上に、および開口部５２９、５２１、５２２、および５２４によって露出されるコンタクトパッド６２９０上に形成することができる。いずれかの前記の材料の接着／バリア層を、ポリマー層上に、およびポリマー層内の開口部によって露出されるコンタクトパッド６２９０上にスパッタリングすることができる。

いくつかのアプリケーションでは、デジタル信号またはアナログ信号を伝送するために使用されるいくつかの金属線、トレース、またはプレーンは、ポリマー層９８上に、電源トレース、バス、またはプレーン８１２と同じレベルで設けることができる。あるいは、デジタル信号またはアナログ信号を伝送するために使用されるいくつかの金属線、トレース、またはプレーンは、パッシベーション層５上に、グランドトレース、バス、またはプレーン８２と同じレベルで設けることができる。以下で説明するように、パッシベーション層５の上にさらに多くの他の構造を形成することができ、（１）高性能回路または高精度アナログ回路の第１のアプリケーションにおいて、デジタル信号またはアナログ信号（図示せず）を伝送するために使用される、信号プレーン、バス、トレース、または線などの他のパターン形成回路層を電源線、バス、またはプレーン８１２とグランド線、バス、またはプレーン８２１との間に追加することができる。信号プレーン、バス、トレース、または線の上および下の，ポリイミド、ベンゾシクロブテン（ＢＣＢ）、パリレン、エポキシ系材料、フォトエポキシＳＵ−８、エラストマー、またはシリコーン（図示せず）などのポリマー層は、それぞれ、信号プレーン、バス、トレース、または線を電源トレース、バス、またはプレーン８１２から分離し、信号プレーン、バス、トレース、または線をグランドトレース、バス、またはプレーン８２１から分離するために形成され、（２）大電流もしくは高精度回路の第２のアプリケーションにおいて、グランド基準電圧を分配するために使用されるグランドプレーン、バス、トレース、または線（図示せず）などの他のパターン形成回路層は、電源トレース、バス、またはプレーン８１２の上に追加することができる。電源トレース、バス、またはプレーン８１２は、電源トレース、バス、またはプレーン８１２の下のグランドトレース、バス、またはプレーン８２１と、電源トレース、バス、またはプレーン８１２の上の新しく追加されたグランドトレース、バス、またはプレーンとによってサンドイッチ状に挟まれ、したがって、パッシベーション層５の上にＶｓｓ／Ｖｃｃ／Ｖｓｓ構造（積層は下から上へ）を形成する。２から３０ミクロンまでの範囲の厚さを有する、ポリイミド、ベンゾシクロブテン（ＢＣＢ）、パリレン、エポキシ系材料、フォトエポキシＳＵ−８、エラストマー、またはシリコーンなどのポリマー層は、新しく追加されたグランドプレーン、バス、トレース、もしくは線と、電源トレース、バス、またはプレーン８１２との間に備えられる。２から３０ミクロンまでの範囲の厚さを有する、ポリイミド、ベンゾシクロブテン（ＢＣＢ）、パリレン、エポキシ系材料、フォトエポキシＳＵ−８、エラストマー、またはシリコーンなどのキャップポリマー層は、新しく追加された電源プレーン、バス、トレース、または線を覆い、（３）必要ならばＶｓｓ／Ｖｃｃ／Ｖｓｓ構造の第２のアプリケーションに基づく大電流または高精度回路の第３のアプリケーションにおいて、電源電圧を分配するために使用される電源プレーン、バス、トレース、または線（図示せず）などの他のパターン形成回路層を、電源トレース、バス、またはプレーン８１２の上のグランドプレーン、バス、トレース、または線（図示せず）の上にさらに形成し、パッシベーション層５の上にＶｓｓ／Ｖｃｃ／Ｖｓｓ／Ｖｃｃ構造（積層は下から上へ）を形成することができる。２から３０ミクロンまでの範囲の厚さを有する、ポリイミド、ベンゾシクロブテン（ＢＣＢ）、パリレン、エポキシ系材料、フォトエポキシＳＵ−８、エラストマー、またはシリコーンなどのポリマー層は、新しく追加された電源プレーン、バス、トレース、または線と、上のグランドトレース、バス、またはプレーン８１との間に構成される。２から３０ミクロンまでの範囲の厚さを有する、ポリイミド、ベンゾシクロブテン（ＢＣＢ）、パリレン、エポキシ系材料、フォトエポキシＳＵ−８、エラストマー、またはシリコーンなどのキャップポリマー層は、新しく追加された電源プレーン、バス、トレース、または線を覆う。前記の構造は、大電流回路、高精度アナログ回路、高速回路、低電力回路、パワーマネージメント回路、および高性能回路用のロバストな電源を提供する。

図４は、図１Ｂ、１Ｃ、２Ｂ、２Ｃ、３Ｂ、３Ｃ、および３Ｄの電圧レギュレータまたはコンバータ回路４１の回路設計を示す。この回路設計は、「Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍｅｍｏｒｉｅｓ： Ａ ｈａｎｄｂｏｏｋ ｏｆ Ｄｅｓｉｇｎ， Ｍａｎｕｆａｃｔｕｒｅ ａｎｄ Ａｐｐｌｉｃａｔｉｏｎ」、Ｓｅｃｏｎｄ Ｅｄｉｔｉｏｎ、Ｂｙ Ｂ． Ｐｒｉｎｃｅ、ｐｕｂｌｉｓｈｅｄ ｂｙ Ｊｏｈｎ Ｗｉｌｅｙ ＆ Ｓｏｎｓ、１９９１年、において説明されているような現代的なＤＲＡＭ設計において通常使用される電圧レギュレータまたはコンバータ回路４１のための設計である。図４に示されている電圧レギュレータまたはコンバータ回路４１は、電圧調整機能と電圧変換機能の両方を備える。外部電圧Ｖｄｄは、所望の電圧レベルＶｃｃ０で変化する出力電圧Ｖｃｃに変換することができ、ＶｃｃとＶｃｃ０との差とＶｃｃ０との比は、１０％未満であり、好ましくは５％未満である。「関連技術の説明」の節で説明されているように、より現代的なＩＣチップは、外部（システム、ボード、モジュール、またはカードレベル）電源電圧をチップによって必要とされる電圧レベルに変換するためにオンチップ電圧コンバータを必要とする。さらに、ＤＲＡＭチップなどのチップによっては、同じチップ上でデュアル電圧レベルを、さらにはトリプル電圧レベルをも必要とすることすらあり、例えば、周辺機器制御回路には３．３Ｖを、セルアレイ領域内のメモリセルには１．５Ｖの電圧を必要とする。

図４の電圧レギュレータまたはコンバータ回路４１は、２つの回路ブロック：基準電圧発生器４１０とカレントミラー回路４１０’を備える。基準電圧発生器４１０は、ノード４１９９での外部電源電圧Ｖｄｄの電圧変動に反応しない、基準電圧Ｖ_RをノードＲで発生する。Ｖｄｄは、基準電圧発生器４１０の入力電源電圧でもある。基準電圧発生器４１０は、分圧器の２つの経路を含む。一方の経路には、直列接続された３つのｐ型ＭＯＳトランジスタ４１０１、４１０３、および４１０５を備え、他方の経路には、直列接続された２つのｐ型ＭＯＳトランジスタ４１０２および４１０４を備える。ＭＯＳトランジスタ４１０３のドレインがＭＯＳトランジスタ４１０４のゲートに結合された状態で、出力基準電圧Ｖ_Rが調整される。Ｖｄｄが上昇とともに変動する場合、ノードＧの電圧レベルが上昇し、その結果、ＭＯＳトランジスタ４１０４のターンオンが弱くなる。ＭＯＳトランジスタ４１０４のターンオンが弱いと、Ｖ_Rはよりわずかな程度だけ低下または上昇する。同様に、Ｖ_Rは、Ｖｄｄが低下とともに変動する場合に、よりわずかな程度だけ上昇または低下する。このことは、基準電圧発生器４１０の電圧調整挙動を説明している。基準電圧発生器４１０の出力は、カレントミラー回路４１０’の基準電圧として使用される。カレントミラー回路４１０’は、ＩＣチップに対して所望の一定のレベルの電圧と大電流可能出力を持つ電源を供給することができる。また、カレントミラー回路４１０’は、分圧器の経路内でＶｄｄからＶｓｓへの直接的な大電流経路を回避することにより、非常に大きな電力を消費したり、電力を無駄にする可能性がなくなる。ｐ型ＭＯＳトランジスタ４１０９のドレインが出力ｐ型ＭＯＳトランジスタ４１０６のゲートに結合され、出力電圧ノードＰが基準電圧ミラーｐ型ＭＯＳトランジスタ４１１０のゲートに結合された状態で、出力電圧Ｖｃｃを調整し、それに応じて、出力電圧レベルＶｃｃを所望のレベルで設計することができる。コンダクタンストランジスタ４１１２は、ゲートをＶｓｓに接続した小さなｐ型ＭＯＳトランジスタであり、したがって、トランジスタ４１１２は、常にオンになっている。コンダクタンストランジスタ４１１１は、大きなｐ型ＭＯＳトランジスタであり、そのゲートは、信号Φによって制御される。トランジスタ４１１１は、内部回路または内部回路ユニットがアクティブサイクルに入っているときにオンになり、その結果、ｐ型ＭＯＳトランジスタ４１０９とｎ型ＭＯＳトランジスタ４１０７とによって形成される電流路と、およびｐ型ＭＯＳトランジスタ４１１０とｎ型ＭＯＳトランジスタ４１０８とによって形成される電流路と、の応答が高速になる。トランジスタ４１１１のターンオンによって、図１Ｂ、１Ｃ、２Ｂ、２Ｃ、３Ｂ、３Ｃ、および３Ｄに示されている、２１、２２、２３、および２４などの内部回路が必要とする大きな過渡電流によって引き起こされる出力電源電圧Ｖｃｃのバウンスが最小になる。内部回路または内部回路ユニットが、アイドルサイクルに入ると、トランジスタ４１１１はオフにされ、節電を行う。

第２の実施形態：内部回路に対するオーバーパッシベーション相互接続
第１の実施形態で説明されているパッシベーション層５の上の粗いトレースは、代替的に、一方の内部回路から他方の１つまたは複数の内部回路に信号を伝送するためにＩＣ内部回路の相互接続部として使用されうる。このアプリケーションでは、パッシベーション層の上の粗金属導体は、図５Ｂに示されているように、内部回路２１の出力ノードＸｏから他の内部回路２２、２３、および２４の入力ノードＵｉ、Ｖｉ、およびＷｉに信号またはデータを伝送するために使用される。例えば、同じチップ上のプロセッサユニットとメモリユニットとの間の８、１６、３２、６４、１２８、２５６、５１２、または１０２４ビットのデータ（またはアドレス）接続など、より長い距離（例えば、１ｍｍまたは５００ミクロンより上の距離）で隔てられた２つの内部機能回路の間で、データ信号、ビット信号、またはアドレス信号を入力または出力するための一組の類似のノードを接続する金属線または金属トレースの束として設計された場合、線またはトレースは、たびたび、メモリにおいて使用されるワードバスまたはビットバスなど、バスとして称される。これらのアプリケーションに関して、本開示では、図５Ｂに示されているように、複数の内部回路２１、２２、２３、および２４を接続するために、基礎となるＭＯＳデバイスから遠く離して、パッシベーション層５の上に厚い金属トレース、バス、またはプレーン８３を提供し、したがって、基礎となるＭＯＳデバイスに摂動を与えることなく、および信号品位の著しい低下をもたらすことなく、ＭＯＳデバイス上に電気信号を通すことができる。パッシベーション層５の上の厚い金属トレース、バス、またはプレーン８３は、外部回路と接続されているオフチップ入力／出力回路を通さずに内部回路２１、２２、２３、および２４のノードを接続し、これは外部回路に接続されないことに留意されたい。パッシベーション層５の上の前記の厚い金属トレース、バス、またはプレーン８３は、非常に低い寄生容量を誘発するのみであり、この厚い金属トレース、バス、またはプレーン８３を通過する信号を劇的に低下させることはない。これにより、本開示は、高速、低電力、大電流、または低電圧のアプリケーションに非常に適したものとなる。本開示のほとんどの場合において、厚い金属トレース、バス、またはプレーン８３を通過する信号の品位の持続を助けるために、追加の増幅器、ドライバ／レシーバまたはリピータは不要である。本開示のいくつかの場合において、５００ミクロンより大きい、または１０００ミクロンより大きい長さを有する厚い金属トレース、バス、またはプレーン８３などの、長い経路を通過する信号を伝送するために、外部回路と接続されたオフチップ回路と比較してサイズが小さいＭＯＳトランジスタを備える、内部ドライバ、内部レシーバ、内部トライステートバッファ、またはリピータが必要である。

図５Ｂ、６Ｂ、および７Ｂは、本開示の第２の例示的な実施形態を示している。図５Ｂは、パッシベーション層５の上の金属トレース、バス、またはプレーン８３が複数の内部回路２１、２２、２３、および２４を接続し、内部回路２１の出力ノードＸｏから内部回路２２、２３、および２４の入力ノードＵｉ、Ｖｉ、およびＷｉに信号を伝送する場合の簡略化された回路図を示す。図６Ｂは、図５Ｂに示されている回路を実現する半導体チップの上面図を示す。図７Ｂは、図５Ｂに示されている回路を実現する半導体チップの断面図を示す。図６Ｂは、図７Ｂに示されている半導体チップの上面図を示しており、内部回路２１から内部回路２２、２３、および２４に信号を伝送するための、信号プレーン、バス、トレース、または線などのパターン形成回路層８３１は、図５Ｂおよび６Ｂに示されている粗いトレース８３の概念から実現される。図５Ｂおよび６Ｂに示されている粗いトレース８３は、パッシベーション層５の上に形成されたオーバーパッシベーションスキーム１０２のトレースを示しており、図５Ｂに示されている細いトレース６３１、６３２（６３２ａ、６３２ｂ、および６３２ｃを含む）および６３４、ならびに図６Ｂに示されている細いトレース６３２ａ、６３２ｂ、および６３２ｃは、パッシベーション層５の下に形成されたトレースを示している。

図５Ｂ、６Ｂ、および７Ｂに示されているように、内部回路２１は、信号を受信するための入力ノードＸｉおよび電気信号を内部回路２２、２３、および２４に出力するための出力ノードＸｏを備える。内部回路２１は、インバータ、ＮＯＲゲート、ＮＡＮＤゲート、ＯＲゲート、ＡＮＤゲート、また内部バッファなどの論理ゲート（それぞれ、図５Ｃ、５Ｄ、および５Ｅに示されている、インバータ、内部ドライバ、または内部トライステートバッファ）とすることができる。パッシベーション層５の上の粗金属スキーム８３を通じて、内部論理回路２２、２３、および２４（２つのＮＯＲゲート２２および２４、ならびに１つのＮＡＮＤゲート２３）の入力ノードＵｉ、Ｖｉ、およびＷｉは、内部回路２１から送信されたデータまたは信号を受信することができる。入力ノードＵｉ、Ｖｉ、およびＷｉにおける電圧レベルは、パッシベーション層５の上の相互接続する金属トレースまたはバス８３が低い抵抗を有し、低い静電容量をもたらすという点で、劣化およびノイズをごくわずかに抑えて、ＶｄｄとＶ_SSとの間にある。この設計では、厚い金属トレースまたはバス８３は、ＥＳＤ回路、オフチップドライバ、オフチップレシーバ、またはオフチップトライステートバッファ回路などの外部回路に接続されたオフチップ回路には接続されず、その結果、速度が向上し、電力消費も低減することに留意されたい。

図５Ａ、６Ａ、および７Ａは、内部回路２１、２２、２３、および２４の間の接続を示している。図５Ａ、６Ａ、および７Ａに例示されている技術は、パッシベーション層５の下の細線金属トレース６３１１、６３２１、６３４１、および６３８に依存したものであり、パッシベーション層５の上のパターン形成回路層に依存することなく、内部回路２１から内部回路２２、２３、および２４に出力されるデータを渡す。

図５Ｂおよび６Ｂは、粗金属スキーム８３が、ＩＣチップのパッシベーション層５の上に構成され、内部回路２１、２２、２３、および２４に接続されていることを明らかにしている。図５Ａ、６Ａ、および７Ａは、内部回路２１が、パッシベーション層５の下の細線金属構造のセグメント６３１１、６３８、６３２１ａ、および６３２１ｂを通してＮＯＲゲート２２に、パッシベーション層５の下の細線金属構造のセグメント６３１１、６３８、６３２１ａ、および６３２１ｃを通してＮＡＮＤゲート２３に、パッシベーション層５の下の細線金属構造のセグメント６３１１、６３８、および６３４１を通して別のＮＯＲゲート２４に、接続されることを示している。本開示において、細線金属構造の第２のセグメント６３８は、図５Ｂおよび６Ｂに示されているように、パッシベーション層５の上の粗金属導体８３で置き換えられる。内部回路２１の出力ノード（通常は内部回路２１内のＭＯＳトランジスタのドレイン）から出力される信号は、パッシベーション層５の下の細線金属構造のセグメント６３１を通り、次いでパッシベーション層５内の開口部５３１を通り、次いでパッシベーション層５の上の相互接続スキーム８３を通り、次いでパッシベーション層５内の開口部５３４を通り、次いでパッシベーション層５の下の細線金属構造のセグメント６３４を通り、次いでＮＯＲゲート２４の入力ノード（通常はＮＯＲゲート２４内のＭＯＳトランジスタのゲート）に到達するものとしてよい。内部回路２１の出力ノード（通常は内部回路２１内のＭＯＳトランジスタのドレイン）から出力される信号は、パッシベーション層５の下の細線金属構造のセグメント６３１を通り、次いでパッシベーション層５内の開口部５３１を通り、次いでパッシベーション層５の上の相互接続スキーム８３を通り、次いでパッシベーション層５内の開口部５３２を通り、次いでセグメント６３２ａおよびパッシベーション層５の下の細線金属相互接続スキームのセグメント６３２ｂまたは６３２ｃを通り、次いでＮＯＲゲート２２およびＮＡＮＤゲート２３の入力ノード（通常は、それぞれ、ＮＯＲゲート２２およびＮＡＮＤゲート２３内のＭＯＳトランジスタのゲート）に到達するものとしてよい。

あるいは、内部回路２１がＮＯＲゲートである場合、内部回路２２、２３、および２４はＮＯＲゲート、ＯＲゲート、ＮＡＮＤゲート、またはＡＮＤゲートであるものとしてよい。内部回路２１がＯＲゲートである場合、内部回路２２、２３、および２４は、ＮＯＲゲート、ＯＲゲート、ＮＡＮＤゲート、またはＡＮＤゲートであるものとしてよい。内部回路２１がＮＡＮＤゲートである場合、内部回路２２、２３、および２４は、ＮＯＲゲート、ＯＲゲート、ＮＡＮＤゲート、またはＡＮＤゲートであるものとしてよい。内部回路２１がＡＮＤゲートである場合、内部回路２２、２３、および２４は、ＮＯＲゲート、ＯＲゲート、ＮＡＮＤゲート、またはＡＮＤゲートであるものとしてよい。内部回路２１の出力ノードＸｏとしてドレインを有する内部回路２１内のＮＭＯＳトランジスタが有する物理的チャネル幅と物理的チャネル長との比が例えば約０．１から２０までの範囲、例えば約０．１から１０までの範囲、または好ましくは例えば約０．２から２までの範囲である場合、内部回路２２、２３、または２４の入力ノードＵｉ、Ｖｉ、およびＷｉとしてゲートを有する内部回路２２、２３、または２４内のＮＭＯＳトランジスタが有する物理的チャネル幅と物理的チャネル長との比は例えば約０．１から２０までの範囲、例えば約０．１から１０までの範囲、または好ましくは例えば約０．２から２までの範囲である。内部回路２１の出力ノードＸｏとしてドレインを有する内部回路２１内のＮＭＯＳトランジスタが有する物理的チャネル幅と物理的チャネル長との比が例えば約０．１から２０までの範囲、例えば約０．１から１０までの範囲、または好ましくは例えば約０．２から２までの範囲である場合、内部回路２２、２３、または２４の入力ノードＵｉ、Ｖｉ、およびＷｉとしてゲートを有する内部回路２２、２３、または２４内のＰＭＯＳトランジスタが有する物理的チャネル幅と物理的チャネル長との比は例えば約０．２から４０までの範囲、例えば約０．２から２０までの範囲、または好ましくは例えば約０．４から４までの範囲である。内部回路２１の出力ノードＸｏとしてドレインを有する内部回路２１内のＰＭＯＳトランジスタが有する物理的チャネル幅と物理的チャネル長との比が例えば約０．２から４０までの範囲、例えば約０．２から２０までの範囲、または好ましくは例えば約０．４から４までの範囲である場合、内部回路２２、２３、または２４の入力ノードＵｉ、Ｖｉ、およびＷｉとしてゲートを有する内部回路２２、２３、または２４内のＮＭＯＳトランジスタが有する物理的チャネル幅と物理的チャネル長との比は例えば約０．１から２０までの範囲、例えば約０．１から１０までの範囲、または好ましくは例えば約０．２から２までの範囲である。内部回路２１の出力ノードＸｏとしてドレインを有する内部回路２１内のＰＭＯＳトランジスタが有する物理的チャネル幅と物理的チャネル長との比が例えば約０．２から４０までの範囲、例えば約０．２から２０までの範囲、または好ましくは例えば約０．４から４までの範囲である場合、内部回路２２、２３、または２４の入力ノードＵｉ、Ｖｉ、およびＷｉとしてゲートを有する内部回路２２、２３、または２４内のＰＭＯＳトランジスタが有する物理的チャネル幅と物理的チャネル長との比は例えば約０．２から４０までの範囲、例えば約０．２から２０までの範囲、または好ましくは例えば約０．４から４までの範囲である。前記の場合において、内部回路２１の出力ノードＸｏから出力される信号は、厚い金属プレーン、バス、トレース、または線８３を通って内部回路２２、２３、および２４に到達することができ、厚い金属プレーン、バス、トレース、または線８３を通過する電流は例えば約５０マイクロアンペアから２ミリアンペアまでの範囲、好ましくは例えば約１００マイクロアンペアから１ミリアンペアまでの範囲である。図７Ｂ、７Ｃ、および７Ｄに示されている細線金属構造６３４、６３２、および６３１は、複数の回路層６０および複数の積層プラグ６０’で形成することができ、上側のプラグ６０’は下側のプラグ６０’に揃えられる。回路層６０が、電気メッキされた銅で形成される場合、積層プラグ６０’は、電気メッキされた銅で形成されうる。回路層６０が、スパッタリングされたアルミニウムで形成される場合、積層プラグ６０’は、化学蒸着されたタングステンで形成されうる。パッシベーション層５の下に複数の絶縁層３０があり、それぞれの絶縁層は、複数の回路層６０のうちの隣接する２つの回路層の間に位置する。１つまたは複数の無機材料から作られる絶縁層３０は、０．０１から２マイクロメートルまでの範囲の厚さを有する酸化ケイ素の層を含むか、０．０１から２マイクロメートルまでの範囲の厚さを有するフッ素ドープケイ酸塩ガラス（ＦＳＧ）の層を含むか、または、ブラックダイヤモンド薄膜または水素、炭素、酸素、およびケイ素を含む材料などの、０．０１から２マイクロメートルまでの範囲の厚さを有する、１．５から３．５までの範囲などの、低い誘電率を持つ層を含むことができる。

図５Ｂおよび６Ｂに示されている、パッシベーション層５の上の厚い金属トレースまたはプレーン８３は、図７Ｂに示されているように、ただ１つのパターン形成回路層８３１からなるか、または図７Ｃに示されているように、複数のパターン形成回路層８３１からなるものとしてよい。図７Ｂでは、信号を伝送するための、信号プレーン、バス、トレース、または線などのパターン形成回路層８３１は、図５Ｂおよび６Ｂに示されている粗いトレース８３の概念から実現される。図７Ｃでは、信号を伝送するための、信号プレーン、バス、トレース、または線などのパターン形成回路層８３１および８３２は、図５Ｂおよび６Ｂに示されている粗いトレース８３の概念から実現される。図５Ｂおよび６Ｂに示されている、パッシベーション層５の上の厚い金属トレースまたはプレーン８３が、図７Ｃに示されているように、複数のパターン形成回路層８３１および８３２からなる場合、ポリイミド（ＰＩ）、ベンゾシクロブテン（ＢＣＢ）、パリレン、フォトエポキシＳＵ−８、エポキシ系材料、エラストマー、またはシリコーンなどのポリマー層９８を、隣接するパターン形成回路層８３１と８３２との間に入れ、パターン形成回路層８３１および８３２を隔てるようにすることができる。ポリマー層９８は、２から３０マイクロメートルまでの範囲の厚さを有するものとしてよい。ポリイミド（ＰＩ）、ベンゾシクロブテン（ＢＣＢ）、パリレン、エポキシ系材料、フォトエポキシＳＵ−８、エラストマー、またはシリコーンなどのポリマー層９９は、図７Ｃに示されているように、パッシベーション層５の上の、上述のポリマー層９８によって隔てられる、パターン形成回路層８３１および８３２のうちの一番上の層８３２上に、または、図７Ｂおよび７Ｄに示されているように、ただ１つのパターン形成回路層８３１上に、あるものとしてよい。ポリマー層９９は、２から３０マイクロメートルまでの範囲の厚さを有するものとしてよい。ポリマー層９９内のどの開口部もパターン形成回路層８３１または８３２を露出せず、パターン形成回路層８３１または８３２は、図７Ｂ、７Ｃ、および７Ｄに示されているように、外部回路に接続されたパッドを有しないことに留意されたい。あるいは、ポリイミド（ＰＩ）、ベンゾシクロブテン（ＢＣＢ）、パリレン、エポキシ系材料、フォトエポキシＳＵ−８、エラストマー、またはシリコーンなどのポリマー層９５は、図７Ｃに示されている構造についてパッシベーション層５と、上述のポリマー層９８によって隔てられているパターン形成回路層８３１および８３２のうちの一番上の層８３１との間にあるか、または、図７Ｄに示されているように、パッシベーション層５とただ１つのパターン形成回路層８３１との間にあるものとしてよい。ポリマー層９５は、２から３０マイクロメートルまでの範囲の厚さを有するものとしてよい。ポリマー層９５内の複数の開口部９５１９、９５１９’、９５１１、９５１２、および９５１４は、それぞれ、パッシベーション層５内の開口部５１９、５１９’、５１１、５１２、および５１４に実質的に揃えられる。ポリマー層９５内の開口部９５３１、９５３２、および９５３４は、それぞれパッシベーション層５内の開口部５３１、５３２、および５３４によって露出されているパッドを露出する。

ポリマー層９５内の開口部９５３１、９５３２、および９５３４は、それぞれ開口部９５３１、９５３２、および９５３４に揃えられているパッシベーション層５内の開口部５３１、５３２、および５３４に比べて大きい幅または横方向寸法を有する下側部分を有する。ポリマー層９５内の開口部９５３１、９５３２、および９５３４は、開口部５３１、５３２、および５３４に近いパッシベーション層５をさらに露出する。上面斜視図で見た開口部５３１、５３２、および５３４の形状は、丸形、正方形、矩形、または多角形であるものとしてよい。開口部５３１、５３２、および５３４が丸形である場合、開口部５３１、５３２、および５３４は、０．１から２００ミクロンまでの範囲、１から１００ミクロンまでの範囲、または好ましくは、０．１から３０ミクロンまでの範囲の直径を有することができる。開口部５３１、５３２、および５３４が正方形である場合、開口部５３１、５３２、および５３４は、０．１から２００ミクロンまでの範囲、１から１００ミクロンまでの範囲、または好ましくは、０．１から３０ミクロンまでの範囲の幅を有することができる。開口部５３１、５３２、および５３４が矩形である場合、開口部５３１、５３２、および５３４は、０．１から２００ミクロンまでの範囲、１から１００ミクロンまでの範囲、または好ましくは、０．１から３０ミクロンまでの範囲の幅、および１ミクロンから１センチメートルまでの範囲の長さを有することができる。開口部５３１、５３２、および５３４が５つより多い辺を有している多角形である場合、開口部５３１、５３２、および５３４は、０．１から２００ミクロンまでの範囲、１から１００ミクロンまでの範囲、または好ましくは、０．１から３０ミクロンまでの範囲の最大対角長を有する。あるいは、開口部５３１、５３２、および５３４は、０．１から２００ミクロンまでの範囲、１から１００ミクロンまでの範囲、または好ましくは、０．１から３０ミクロンまでの範囲の最大の横方向寸法を有する。ある場合には、開口部５３１、５３２、および５３４は、０．１から３０ミクロンまでの範囲の幅を有し、ポリマー層９５内の開口部９５３１、９５３２、および９５１４の下側部分は２０から１００ミクロンまでの範囲の幅を有する。

図７Ｂ、７Ｃ、および７Ｄに示されている、パッシベーション層５の上に厚い金属トレースまたはプレーン８３を形成するパターン形成回路層８３１および８３２のそれぞれは、接着／バリア／シード層８３１１、８３１１ａ、８３１１ｂ、または８３２１、およびバルク導電性金属層８１１２、８３１２ａ、８３１２ｂ、または８３２２、を含むものとしてよい。パターン形成回路層８３１または８３２を形成するための方法およびその詳細は、パターン形成回路層８０１、８０２、または８０３を形成するための方法、および図１５Ａ〜１５Ｌ、１６Ａ〜１６Ｍ、１７Ａ〜１７Ｊ、１８Ａ〜１８Ｉおよび１９Ａ〜１９Ｉに示されているその詳細に従うものとしてよい。

図７Ｂおよび７Ｄでは、パッシベーション層５の上の前記の厚く幅広の金属トレース８３として使用される部分を含むただ１つのパターン形成回路層８３１、がある。パターン形成回路層８３１は、接着／バリア層、接着／バリア層上のシード層、および、シード層、接着／バリア層および底層８３１１を構成するシード層上の電気メッキ金属層８３１２、を含むものとしてよい。

図７Ｂを参照すると、パターン形成回路層８３１を形成するためのプロセスに関して、接着／バリア層は、好適な１つまたは複数のプロセスによって、例えば、パッシベーション層５の窒化ケイ素層上に、およびパッシベーション層５内の複数の開口部５３１、５３２、および５３４によって露出される、もっぱらアルミニウムまたは銅から作られているコンタクトパッド６３９０上に、１０００から６０００オングストロームまでの範囲の厚さを有するチタン層またはチタンタングステン合金層などのチタン含有層をスパッタリングするか、１０００から６０００オングストロームまでの範囲の厚さを有するクロム層などのクロム含有層をスパッタリングするか、または、１０００から６０００オングストロームまでの範囲の厚さを有するタンタル層もしくは窒化タンタル層などのタンタル含有層をスパッタリングすることによって、形成されうることがわかる。その後、シード層は、好適な１つまたは複数のプロセスによって、例えば、いずれかの前記の材料の接着／バリア層上に、２００から３０００オングストロームまでの範囲の厚さを有する銅層をスパッタリングすることによって、または、いずれかの前記の材料の接着／バリア層上に、２００から３０００オングストロームまでの範囲の厚さを有する金層をスパッタリングすることによって、形成されうる。その後、フォトレジスト層は、シード層上に形成され、フォトレジスト層内の複数の開口部がそのシード層を露出することができる。その後、金属層８３１２は、好適な１つまたは複数のプロセスによって、例えば、フォトレジスト層内の開口部によって露出される、シード層として働く銅層上に、２から３０マイクロメートルまでの範囲の厚さを有する銅層を電気メッキすることによって、フォトレジスト層内の開口部によって露出される、シード層として働く銅層上に、２から３０マイクロメートルまでの範囲の厚さを有する銅層を電気メッキし、次いで、フォトレジスト層内の開口部内の電気メッキされた銅層上に、０．５から１０マイクロメートルまでの範囲の厚さを有するニッケル層を電気メッキすることによって、フォトレジスト層内の開口部によって露出される、シード層として働く銅層上に、２から３０マイクロメートルまでの範囲の厚さを有する銅層を電気メッキし、フォトレジスト層内の開口部内の電気メッキされた銅層上に、０．５から１０マイクロメートルまでの範囲の厚さを有するニッケル層を電気メッキし、次いで、フォトレジスト層内の開口部内の電気メッキされたニッケル層上に、０．０５から２マイクロメートルまでの範囲の厚さを有する金層、白金層、パラジウム層、またはルテニウム層を電気メッキすることによって、または、フォトレジスト層内の開口部によって露出される、シード層として働く金層上に、２から３０マイクロメートルまでの範囲の厚さを有する金層を電気メッキすることによって、形成されうる。その後、フォトレジスト層を取り除くことができる。その後、金属層８３１２の下にないシード層は、ウェットエッチングプロセスを使用するか、またはドライエッチングプロセスを使用することで取り除かれる。その後、金属層８３１２の下にない接着／バリア層は、ウェットエッチングプロセスを使用するか、またはドライエッチングプロセスを使用することで取り除かれる。

パターン形成回路層８３１が形成された後、ポリマー層９９は、好適な１つまたは複数のプロセスによって、例えば、エステルタイプなどのネガ型感光性ポリイミド層を、パターン形成回路層８３１上におよびパッシベーション層５の窒化物層上に、スピンオンコーティングし、次いで、スピンオンコーティングされたポリイミド層を窒素または無酸素雰囲気中で、３０から２４０分の間、２６５から２８５℃までの範囲の温度で硬化させることによって、形成されうる。厚く幅広の金属トレース８３を露出する開口部はポリマー層９９内に形成されない。

図７Ｄを参照すると、パターン形成回路層８３１が形成される前に、ポリマー層９５は、好適な１つまたは複数のプロセスによって、例えば、エステルタイプなどのネガ型感光性ポリイミド層を、パッシベーション層５の窒化物層上に、およびパッシベーション層５内の開口部５３１、５３２、および５３４によって露出されているコンタクトパッド上に、スピンオンコーティングし、スピンオンコーティングされた感光性ポリイミド層を露出させ、露出されたポリイミド層を現像し、次いで、現像されたポリイミド層を窒素または無酸素雰囲気中で、３０から２４０分の間、２６５から２８５℃までの範囲の温度で硬化させることによって、適宜形成されうることがわかる。したがって、複数の開口部９５３１、９５３２、および９５３４は、ポリマー層９５内に形成され、これによりパッシベーション層５内の開口部５３１、５３２、および５３３によって露出される複数のコンタクトパッドを露出することができる。ポリマー層９５が形成された後、パターン形成回路層８３１をポリマー層９５上に、および開口部５３１、５３２、および５３３によって露出されるコンタクトパッド上に、形成することができる。いずれかの前記の材料の接着／バリア層を、ポリマー層９５上に、およびポリマー層９５内の開口部９５３１、９５３２、および９５３４によって露出されるコンタクトパッド上にスパッタリングすることができる。

あるいは、図７Ｃを参照すると、パッシベーション層５の上の前記の厚く幅広の金属トレース８３として使用される部分を含む、複数のパターン形成回路層８３１および８３２があるものとしてよいことがわかる。図７Ｃに示されているパターン形成回路層８３１を形成するためのプロセスは、図１０Ｂに示されているパターン形成回路層８３１を形成するためのプロセスとして参照できる。パターン形成回路層８３２は、接着／バリア層、接着／バリア層上のシード層、および、シード層、接着／バリア層、および底層８３２１を構成するシード層上の電気メッキ金属層８３２２、を含むものとしてよい。

図７Ｃを参照すると、パターン形成回路層８３１が形成された後に、ポリマー層９８は、好適な１つまたは複数のプロセスによって、例えば、エステルタイプなどのネガ型感光性ポリイミド層を、パターン形成回路層８３１上に、およびパッシベーション層５の窒化物層上に、スピンオンコーティングし、スピンオンコーティングされた感光性ポリイミド層を露出させ、露出されたポリイミド層を現像し、次いで、現像されたポリイミド層を窒素または無酸素雰囲気中で、３０から２４０分の間、２６５から２８５℃までの範囲の温度で硬化させることによって、適宜形成されうることがわかる。したがって、複数の開口部９８３１および９８３４がポリマー層９８内に形成され、これによりパターン形成回路層８３１の複数のコンタクトパッドを露出させることができる。

図７Ｃを参照すると、パターン形成回路層８３２を形成するためのプロセスに関して、接着／バリア層は、好適な１つまたは複数のプロセスによって、例えば、ポリマー層９８上に、およびポリマー層９８内の複数の開口部９８３１および９８３４によって露出されるパターン形成回路層８３１のコンタクトパッド上に、１０００から６０００オングストロームまでの範囲の厚さを有するチタン層もしくはチタンタングステン合金層などのチタン含有層をスパッタリングするか、１０００から６０００オングストロームまでの範囲の厚さを有するクロム層などのクロム含有層をスパッタリングするか、または、１０００から６０００オングストロームまでの範囲の厚さを有するタンタル層または窒化タンタル層などのタンタル含有層をスパッタリングすることによって、形成されうることがわかる。その後、シード層は、好適な１つまたは複数のプロセスによって、例えば、いずれかの前記の材料の接着／バリア層上に２００から３０００オングストロームまでの範囲の厚さを有する銅層をスパッタリングすることによって、または、いずれかの前記の材料の接着／バリア層上に２００から３０００オングストロームまでの範囲の厚さを有する金層をスパッタリングすることによって、形成されうる。その後、フォトレジスト層は、シード層上に形成され、フォトレジスト層内の複数の開口部がそのシード層を露出することができる。その後、金属層８３２２は、好適な１つまたは複数のプロセスによって、例えば、フォトレジスト層内の開口部によって露出される、シード層として働く銅層上に２から３０マイクロメートルまでの範囲の厚さを有する銅層を電気メッキすることによって、フォトレジスト層内の開口部によって露出される、シード層として働く銅層上に２から３０マイクロメートルまでの範囲の厚さを有する銅層を電気メッキし、次いで、フォトレジスト層内の開口部内の電気メッキされた銅層上に０．５から１０マイクロメートルまでの範囲の厚さを有するニッケル層を電気メッキすることによって、フォトレジスト層内の開口部によって露出される、シード層として働く銅層上に２から３０マイクロメートルまでの範囲の厚さを有する銅層を電気メッキし、フォトレジスト層内の開口部内の電気メッキされた銅層上に０．５から１０マイクロメートルまでの範囲の厚さを有するニッケル層を電気メッキし、次いで、フォトレジスト層内の開口部内の電気メッキされたニッケル層上に０．０５から２マイクロメートルまでの範囲の厚さを有する金層、白金層、パラジウム層、またはルテニウム層を電気メッキすることによって、または、フォトレジスト層内の開口部によって露出される、シード層として働く金層上に２から３０マイクロメートルまでの範囲の厚さを有する金層を電気メッキすることによって、形成されうる。その後、フォトレジストを取り除くことができる。その後、金属層８３２２の下にないシード層は、ウェットエッチングプロセスを使用するか、またはドライエッチングプロセスを使用することで取り除かれる。その後、金属層８３２２の下にない接着／バリア層は、ウェットエッチングプロセスを使用するか、またはドライエッチングプロセスを使用することで取り除かれる。

パターン形成回路層８３２が形成された後、ポリマー層９９は、好適な１つまたは複数のプロセスによって、例えば、エステルタイプなどのネガ型感光性ポリイミド層を、パターン形成回路層８３２上に、およびポリマー層９８上に、スピンオンコーティングし、次いで、スピンオンコーティングされたポリイミド層を窒素または無酸素雰囲気中で、３０から２４０分の間、２６５から２８５℃までの範囲の温度で硬化させることによって、形成されうる。

あるいは、図７Ｃを参照すると、パターン形成回路層８３１が形成される前に、図７Ｄで言及されているようなポリマー層９５は、好適な１つまたは複数のプロセスによって、例えば、エステルタイプなどのネガ型感光性ポリイミド層を、パッシベーション層５の窒化物層上に、およびパッシベーション層５内の開口部５３１、５３２、および５３４によって露出されているコンタクトパッド上に、スピンオンコーティングし、スピンオンコーティングされた感光性ポリイミド層を露出させ、露出されたポリイミド層を現像し、次いで、現像されたポリイミド層を窒素または無酸素雰囲気中で、３０から２４０分の間、２６５から２８５℃までの範囲の温度で硬化させることによって、適宜形成されうることがわかる。したがって、複数の開口部９５３１、９５３２、および９５３４は、図７Ｄで言及されているようなポリマー層９５内に形成され、これによりパッシベーション層５内の開口部５３１、５３２、および５３３によって露出される複数のコンタクトパッドを露出することができる。ポリマー層９５が形成された後、パターン形成回路層８３１をポリマー層９５上に、および開口部５３１、５３２、および５３３によって露出されるコンタクトパッド上に形成することができる。いずれかの前記の材料の接着／バリア層を、ポリマー層９５上に、およびポリマー層９５内の開口部９５３１、９５３２、および９５３４によって露出されるコンタクトパッド上に、スパッタリングすることができる。

図７Ｃは、厚い金属プレーン、バス、またはトレース８３が、２つのパターン形成回路層８３１および８３２からなり、その下の層はセグメント８３１ａおよび８３１ｂからなることを除き、図７Ｂに類似する。ポリマー層９８は、パターン形成回路層８３１をパターン形成回路層８３２から分離する。図７Ｃでは、図７Ｂの厚い金属プレーン、トレース、またはバス８３１が、厚い金属プレーン、トレース、またはバス８３１ａ、８３１ｂ、および８３２で置き換えられている。図７Ｃを参照すると、内部回路２１の出力ノード（通常は内部回路２１内のＭＯＳトランジスタのドレイン）から出力される信号は、パッシベーション層５の下の細線金属バスまたはトレース６３１を通り、次いでパッシベーション層５内の開口部５３１を通り、次いでパッシベーション層５の上の金属トレースまたはバス８３１ｂを通り、（１）第１の経路において、次いでポリマー層９８内の開口部９８３１を通って上り、次いでポリマー層９８の上の金属バスまたはトレース８３２を通り、次いでポリマー層９８内の開口部９８３４を通って下り、次いでパッシベーション層８３１ａの上の金属トレースまたはバス８３１ａを通り、次いでパッシベーション層５内の開口部５３４を通り、次いでパッシベーション層５の下の細線金属構造６３４を通り、ＮＯＲゲート２４の入力ノード（通常はＮＯＲゲート２４内のＭＯＳトランジスタのゲート）に到達し、（２）第２の経路において、次いでパッシベーション層５内の開口部５３２を通って下り、次いでパッシベーション層５の下の細線金属相互接続スキーム６３２を通り、次いでＮＯＲゲート２２およびＮＡＮＤゲート２３の入力ノード（通常は、それぞれ、ＮＯＲゲート２４およびＮＡＮＤゲート２３内のＭＯＳトランジスタのゲート）に到達することがわかる。

図５Ｂ、６Ｂ、７Ｂ、７Ｃ、および７Ｄを参照すると、パッシベーション層５の上の金属トレースまたはバス８３は、外部回路に接続されているオフチップＩ／Ｏ回路に接続することができ、したがって、厚い金属トレースまたはバス８３に重大な電圧降下または信号劣化は生じないことがわかる。図７Ｂに示されているオーバーパッシベーションスキーム１０２は、ポリマー層９９、およびパターン形成回路層８３１によって形成される金属トレース８３を備える。図７Ｃに示されているオーバーパッシベーションスキーム１０２は、２つのポリマー層９８および９９とパターン形成回路層８３１および８３２によって形成される金属トレース８３とを備え、ポリマー層９８内の開口部９８３１および９８３４は、パターン形成回路層８３１の上にある。図７Ｄに示されているオーバーパッシベーションスキーム１０２は、２つのポリマー層９５および９９とパターン形成回路層８３１によって形成される金属トレース８３とを備え、開口部９５３１、９５３２、および９５３４がポリマー層９５内にある。

次に、内部回路２１に適用される内部バッファ回路を示す図５Ｃ〜５Ｅを参照する。図５Ｂ、６Ｂ、７Ｂ、７Ｃ、および７Ｄに示されている内部回路２１は、図５Ｃに示されている内部インバータとすることができる。第１のアプリケーションでは、ｎ型ＭＯＳ ２１０１およびｐ型ＭＯＳ ２１０２のサイズは、内部回路２２、２３、および２４内でたびたび使用されるサイズとして設計できる。ＭＯＳトランジスタのサイズは、その物理的チャネル幅とその物理的チャネル長との比として定義される。ｎ型ＭＯＳトランジスタ２１０１が有する物理的チャネル幅と物理的チャネル長との比は、例えば約０．１から２０までの範囲、例えば約０．１から１０までの範囲、または好ましくは例えば約０．２から２までの範囲であるものとしてよい。ｐ型ＭＯＳトランジスタ２１０２が有する物理的チャネル幅と物理的チャネル長との比は、例えば約０．２から４０までの範囲、例えば約０．２から２０までの範囲、または好ましくは例えば約０．４から４までの範囲であるものとしてよい。第１のアプリケーションでは、パッシベーション層５の上の厚い金属トレース８３を通り、内部回路２１のノードＸｏから出力する電流は、５０μＡから２ｍＡまでの範囲、好ましくは１００μＡから１ｍＡまでの範囲内とすることができる。第２のアプリケーションでは、大きな駆動電流がインバータ２１１の出力のために必要とされるのは、例えば、負荷内部回路２２、２３、および２４によって重い負荷が要求された場合、または内部回路２２、２３、および２４が内部回路２１から離れた場所に配置され、例えば、１ｍｍより長い、または３ｍｍより長い距離にわたって内部回路２１と内部回路２２、２３、および２４を接続する相互接続金属線またはトレースが必要になる場合である。第２のアプリケーションでは、インバータ２１１から出力される電流は、通常の内部回路から出力される電流より大きく、例えば、１ｍＡもしくは５ｍＡであるか、または５００μＡから１０ｍＡまでの範囲であり、好ましくは７００μＡから２ｍＡまでの範囲内である。したがって、第２のアプリケーションでは、ｎ型ＭＯＳトランジスタ２１０１が有する物理的チャネル幅と物理的チャネル長との比は、例えば約１．５から３０までの範囲、好ましくは例えば約２．５から１０までの範囲であるものとしてよい。ｐ型ＭＯＳトランジスタ２１０２が有する物理的チャネル幅と物理的チャネル長との比は、例えば約３から６０までの範囲、好ましくは例えば約５から２０までの範囲であるものとしてよい。

図５Ｃに示されているインバータ２１１が、図５Ｂ、６Ｂ、７Ｂ、７Ｃ、および７Ｄに示されているように内部回路２１に適用される場合、内部回路２１の出力ノードＸｏとして使用される、ｎ型ＭＯＳトランジスタ２１０１およびｐ型ＭＯＳトランジスタ２１０２のドレインは、図５Ｂ、６Ｂ、７Ｂ、７Ｃ、および７Ｄに示されているようにパッシベーション層５の上の厚い金属トレースまたはバス８３、８３１、または８３２に接続される。ｎ型ＭＯＳトランジスタ２１０１およびｐ型ＭＯＳトランジスタ２１０２のゲートは、内部回路２１の入力ノードＸｉとして使用される。

図５Ｃを参照すると、パッシベーション層５の上の、図１Ｂ、１Ｃ、２Ｂ、２Ｃ、３Ｂ、３Ｃ、および３Ｄに示されているような、前記の電源プレーン、バス、トレース８１、８１１、または８１２は、電圧レギュレータまたはコンバータ回路４１のノードＰとｐ型ＭＯＳデバイス２１０２のソースとを接続することができることがわかる。前記の電源プレーン、バス、またはトレース８１、８１１、または８１２は、図７Ｂ〜７Ｄに示されているような厚く幅広の信号トレース、バス、またはプレーン８３のパターン形成回路層８３１および／または８３２の上にパターン形成回路層を含むことができる。あるいは、図７Ｂ〜７Ｄに示されているような厚く幅広の信号トレース、バス、またはプレーン８３は、前記の電源プレーン、バス、またはトレース８１の回路層の上にパターン形成回路層を含むことができる。パッシベーション層５の上の、図１Ｃ、２Ｃ、および３Ｃに示されているような、前記のグランドプレーン、バス、トレース８２または８２１は、電圧レギュレータまたはコンバータ回路４１のノードＲｓとｎ型ＭＯＳデバイス２１０１のソースとを接続することができる。前記のグランドプレーン、バス、またはトレース８２または８２１は、図７Ｂ〜７Ｄに示されているような厚く幅広の信号トレース、バス、またはプレーン８３のパターン形成回路層８３１および／または８３２の上にパターン形成回路層を含むことができる。あるいは、図７Ｂ〜７Ｄに示されているような厚く幅広の信号トレース、バス、またはプレーン８３は、前記のグランドプレーン、バス、またはトレース８２の回路層の上にパターン形成回路層を含むことができる。

図５Ｄおよび５Ｅは、内部ドライバ２１２および内部トライステート出力バッファ２１３をそれぞれ示している。図５Ｄに示されている内部ドライバ２１２が、図５Ｂ、６Ｂ、７Ｂ、７Ｃ、および７Ｄに示されているように内部回路２１に適用される場合、内部回路２１の出力ノードＸｏとして使用される、ｎ型ＭＯＳトランジスタ２１０３およびｐ型ＭＯＳトランジスタ２１０４のドレインは、パッシベーション層５の上の厚い金属トレースまたはバス８３、８３１、または８３２に接続される。ｎ型ＭＯＳトランジスタ２１０３’およびｐ型ＭＯＳトランジスタ２１０４’のゲートは、内部回路２１の入力ノードＸｉとして使用される。ｎ型ＭＯＳトランジスタ２１０３’およびｐ型ＭＯＳトランジスタ２１０４’のドレインは、ｎ型ＭＯＳトランジスタ２１０３およびｐ型ＭＯＳトランジスタ２１０４のゲートに接続される。

図５Ｅに示されている内部トライステート出力バッファ２１３が、図５Ｂ、６Ｂ、７Ｂ、７Ｃ、および７Ｄに示されているように内部回路２１に適用される場合、内部回路２１の出力ノードＸｏとして使用される、ｎ型ＭＯＳトランジスタ２１０７’のゲートに伝送されるイネーブル信号およびｐ型ＭＯＳトランジスタ２１０８’のゲートに伝送されるイネーブル（バー）信号によって制御されるスイッチ機能を備えるｎ型ＭＯＳトランジスタ２１０７‘およびｐ型ＭＯＳトランジスタ２１０８’のドレインは、図５Ｂ、６Ｂ、７Ｂ、７Ｃ、および７Ｄに示されているようにパッシベーション層５の上の厚い金属トレースまたはバス８３、８３１、または８３２に接続される。ｎ型ＭＯＳトランジスタ２１０７およびｐ型ＭＯＳトランジスタ２１０８のゲートは、内部回路２１の入力ノードＸｉとして使用される。ｎ型ＭＯＳトランジスタ２１０７およびｐ型ＭＯＳトランジスタ２１０８のドレインは、ｎ型ＭＯＳトランジスタ２１０７’およびｐ型ＭＯＳトランジスタ２１０８’のソースにそれぞれ接続される。

図５Ｄまたは５Ｅに示されているように、ポストパッシベーション金属トレース８３を通じて内部回路２２、２３、および２４に信号をドライブするために使用される、内部ドライバ２１２または内部トライステート出力バッファ２１３は、（１）内部ドライバ２１２または内部トライステート出力バッファ２１３の出力ノードＸｏが外部回路に接続されず、（２）内部ドライバ２１２または内部トライステート出力バッファ２１３内の複数のｐ型ＭＯＳトランジスタのうちの最大の１つのｐ型ＭＯＳトランジスタが有する物理的チャネル幅と物理的チャネル長との比が外部回路に接続されているオフチップドライバまたはオフチップトライステート出力バッファ内の複数のｐ型ＭＯＳトランジスタのうちの最大の１つのｐ型ＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比よりも小さいことを除き、それぞれ以下の図１１Ａまたは１１Ｄで説明される、外部回路を駆動するために使用されるオフチップドライバまたはオフチップトライステート出力バッファに類似する。内部トライステート出力バッファ２１３は、駆動機能およびスイッチ機能を備え、データまたはアドレスバスとして動作するパッシベーション層５の上の厚い金属線またはトレース８３を通じてメモリチップ内のデータ信号またはアドレス信号を伝送するために特に有用である。

図５Ｂでは、内部回路２２、２３、および２４によって重い負荷が要求された場合、または内部回路２２、２３、および２４が内部回路２１から、１ｍｍより長い、または３ｍｍより長い距離だけ離れている場合に、内部回路２１の出力ノードＸｏでは比較的大きな駆動電流が必要になることがある。比較的大きな駆動電流を供給するために、内部回路２１は、図５Ｄに示されている内部ドライバ２１２または図５Ｅに示されている内部トライステート出力バッファ２１３として設計することができる。

図５Ｄおよび５Ｅでは、ｎ型ＭＯＳトランジスタ２１０３、２１０７、および２１０７’が有する物理的チャネル幅と物理的チャネル長との比は、例えば約１．５から３０までの範囲、好ましくは例えば約２．５から１０までの範囲であるものとしてよい。ｐ型ＭＯＳトランジスタ２１０４、２１０８、および２１０８’が有する物理的チャネル幅と物理的チャネル長との比は、例えば約３から６０までの範囲、好ましくは例えば約５から２０までの範囲であるものとしてよい。図５Ｄにおいて、ｎ型ＭＯＳトランジスタ２１０３’が有する物理的チャネル幅と物理的チャネル長との比は、例えば約０．１から２０までの範囲、例えば約０．１から１０までの範囲、または好ましくは例えば約０．２から２までの範囲であるものとしてよく、ｐ型ＭＯＳトランジスタ２１０４’が有する物理的チャネル幅と物理的チャネル長との比は、例えば約０．２から４０までの範囲、例えば約０．２から２０までの範囲、または好ましくは例えば約０．４から４までの範囲であるものとしてよい。図５Ｂ、５Ｄ、および５Ｅを参照すると、内部ドライバ２１２または内部トライステートバッファ２１３は、出力ノードＸｏから出力される信号を、パッシベーション層５の上の厚い金属トレースまたはバス８３に通し、内部回路２２、２３、および２４の入力ノードＵｉ、Ｖｉ、およびＷｉにドライブすることができるが、外部回路にはドライブすることはできないことがわかる。内部ドライバ２１２または内部トライステートバッファ２１３によって供給される、パッシベーション層５の上の厚い金属トレースまたは線８３を通り、内部回路２１のノードＸｏから出力する電流は、５００μＡから１０ｍＡまでの範囲、好ましくは７００μＡから２ｍＡまでの範囲内とすることができる。

図５Ｄを参照すると、パッシベーション層５の上の、図１Ｂ、１Ｃ、２Ｂ、２Ｃ、３Ｂ、３Ｃ、および３Ｄに示されているような、前記の電源プレーン、バス、トレース８１、８１１、または８１２は、電圧レギュレータまたはコンバータ回路４１のノードＰとｐ型ＭＯＳデバイス２１０４および２１０４’のソースとを接続することができることがわかる。前記の電源プレーン、バス、またはトレース８１、８１１、または８１２は、図７Ｂ〜７Ｄに示されているような厚く幅広の信号トレース、バス、またはプレーン８３のパターン形成回路層８３１および／または８３２の上にパターン形成回路層を含むことができる。あるいは、図７Ｂ〜７Ｄに示されているような厚く幅広の信号トレース、バス、またはプレーン８３は、前記の電源プレーン、バス、またはトレース８１の回路層の上にパターン形成回路層を含むことができる。パッシベーション層５の上の、図１Ｃ、２Ｃ、および３Ｃに示されているような、前記のグランドプレーン、バス、トレース８２または８２１は、電圧レギュレータまたはコンバータ回路４１のノードＲｓとｎ型ＭＯＳデバイス２１０３および２１０３’のソースとを接続することができる。前記のグランドプレーン、バス、またはトレース８２または８２１は、図７Ｂ〜７Ｄに示されているような厚く幅広の信号トレース、バス、またはプレーン８３のパターン形成回路層８３１および／または８３２の上にパターン形成回路層を含むことができる。あるいは、図７Ｂ〜７Ｄに示されているような厚く幅広の信号トレース、バス、またはプレーン８３は、前記のグランドプレーン、バス、またはトレース８２の回路層の上にパターン形成回路層を含むことができる。

図５Ｅを参照すると、パッシベーション層５の上の、図１Ｂ、１Ｃ、２Ｂ、２Ｃ、３Ｂ、３Ｃ、および３Ｄに示されているような、前記の電源プレーン、バス、トレース８１、８１１、または８１２は、電圧レギュレータまたはコンバータ回路４１のノードＰとｐ型ＭＯＳデバイス２１０８のソースとを接続することができることがわかる。前記の電源プレーン、バス、またはトレース８１、８１１、または８１２は、図７Ｂ〜７Ｄに示されているような厚く幅広の信号トレース、バス、またはプレーン８３のパターン形成回路層８３１および／または８３２の上にパターン形成回路層を含むことができる。あるいは、図７Ｂ〜７Ｄに示されているような厚く幅広の信号トレース、バス、またはプレーン８３は、前記の電源プレーン、バス、またはトレース８１の回路層の上にパターン形成回路層を含むことができる。パッシベーション層５の上の、図１Ｃ、２Ｃ、および３Ｃに示されているような、前記のグランドプレーン、バス、トレース８２または８２１は、電圧レギュレータまたはコンバータ回路４１のノードＲｓとｎ型ＭＯＳデバイス２１０７のソースとを接続することができる。前記のグランドプレーン、バス、またはトレース８２または８２１は、図７Ｂ〜７Ｄに示されているような厚く幅広の信号トレース、バス、またはプレーン８３のパターン形成回路層８３１および／または８３２の上にパターン形成回路層を含むことができる。あるいは、図７Ｂ〜７Ｄに示されているような厚く幅広の信号トレース、バス、またはプレーン８３は、前記のグランドプレーン、バス、またはトレース８２の回路層の上にパターン形成回路層を含むことができる。

あるいは、内部回路２１の出力ノードＸｏとしてドレインを有する内部回路２１内のＮＭＯＳトランジスタが有する物理的チャネル幅と物理的チャネル長との比が例えば約１．５から３０までの範囲、好ましくは例えば約２．５から１０までの範囲である場合、内部回路２２、２３、または２４の入力ノードＵｉ、Ｖｉ、およびＷｉとしてゲートを有する内部回路２２、２３、または２４内のＮＭＯＳトランジスタが有する物理的チャネル幅と物理的チャネル長との比は例えば約０．１から２０までの範囲、例えば約０．１から１０までの範囲、または好ましくは例えば約０．２から２までの範囲である。内部回路２１の出力ノードＸｏとしてドレインを有する内部回路２１内のＮＭＯＳトランジスタが有する物理的チャネル幅と物理的チャネル長との比が例えば約１．５から３０までの範囲、好ましくは例えば約２．５から１０までの範囲である場合、内部回路２２、２３、または２４の入力ノードＵｉ、Ｖｉ、およびＷｉとしてゲートを有する内部回路２２、２３、または２４内のＰＭＯＳトランジスタが有する物理的チャネル幅と物理的チャネル長との比は例えば約０．２から４０までの範囲、例えば約０．２から２０までの範囲、または好ましくは例えば約０．４から４までの範囲である。内部回路２１の出力ノードＸｏとしてドレインを有する内部回路２１内のＰＭＯＳトランジスタが有する物理的チャネル幅と物理的チャネル長との比が例えば約３から６０までの範囲、好ましくは例えば約５から２０までの範囲である場合、内部回路２２、２３、または２４の入力ノードＵｉ、Ｖｉ、およびＷｉとしてゲートを有する内部回路２２、２３、または２４内のＮＭＯＳトランジスタが有する物理的チャネル幅と物理的チャネル長との比は例えば約０．１から２０までの範囲、例えば約０．１から１０までの範囲、または好ましくは例えば約０．２から２までの範囲である。内部回路２１の出力ノードＸｏとしてドレインを有する内部回路２１内のＰＭＯＳトランジスタが有する物理的チャネル幅と物理的チャネル長との比が例えば約３から６０までの範囲、好ましくは例えば約５から２０までの範囲である場合、内部回路２２、２３、または２４の入力ノードＵｉ、Ｖｉ、およびＷｉとしてゲートを有する内部回路２２、２３、または２４内のＰＭＯＳトランジスタが有する物理的チャネル幅と物理的チャネル長との比は例えば約０．２から４０までの範囲、例えば約０．２から２０までの範囲、または好ましくは例えば約０．４から４までの範囲である。前記の場合において、内部回路２１の出力ノードＸｏから出力される信号は、厚い金属プレーン、バス、トレース、または線８３を通って内部回路２２、２３、および２４に到達することができ、厚い金属プレーン、バス、トレース、または線８３を通過する電流は例えば約５００マイクロアンペアから１０ミリアンペアまでの範囲、好ましくは例えば約７００マイクロアンペアから２ミリアンペアまでの範囲である。

図５Ｂに示されている概念は、図５Ｆ〜５Ｊに例示されているように、メモリチップに適用することができる。

図５Ｆを参照すると、前記のトライステート出力バッファ２１３は、図５Ｂ、６Ｂ、７Ｂ、７Ｃ、および７Ｄに示されている内部回路２１となるように使用され、増幅器２１４の出力ノードに接続された入力ノードＸｉ、および、図５Ｂ、６Ｂ、７Ｂ、７Ｃ、および７Ｄに示されているような、パッシベーション層５の上の上述の厚い金属プレーン、バス、またはトレース８３、８３１、もしくは８３２を通じて、論理ゲートなどの、内部回路２２、２３、および２４に接続された出力ノードＸｏを有し、内部回路２２、２３、および２４は、代替的に、ＮＯＲゲート、ＮＡＮＤゲート、ＡＮＤゲート、ＯＲゲート、オペアンプ、加算器、マルチプレクサ、ダイプレクサ、乗算器、Ａ／Ｄコンバータ、Ｄ／Ａコンバータ、ＣＭＯＳトランジスタ、バイポーラＣＭＯＳトランジスタ、またはバイポーラ回路とすることができることがわかる。半導体チップは、ワード線、ビット線、およびビット（バー）線に接続された複数のメモリセルを備えるメモリアレイを具備することができる。２１７１などのビット線と２１７２などのビット（バー）線のそれぞれの対は、ＣＳ１ノードによって制御されるｎ型ＭＯＳトランジスタ２１２３および２１２２のチャネルを通じて、２１４などの複数の増幅器のうちの１つの増幅器に接続される。ｎ型ＭＯＳトランジスタ２１２２および２１２３が、非アクティブサイクルにおいてオフにされた場合、ビット線２１７１またはビット（バー）線２１７２上のノイズは、センス増幅器２１４に伝わることも、またセンス増幅器２１４に悪影響を及ぼすこともない。

この場合、メモリセル２１５は、スタティックランダムアクセスメモリ（ＳＲＡＭ）セルである。あるいは、メモリセル２１５は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）セル、消去可能プログラム可能読み取り専用メモリ（ＥＰＲＯＭ）セル、電子的消去可能プログラム可能読み取り専用メモリ（ＥＥＰＲＯＭ）セル、フラッシュメモリセル、読み取り専用メモリ（ＲＯＭ）セル、または磁気ランダムアクセスメモリ（ＭＲＡＭ）セルとすることができ、これは、図５Ｂ、６Ｂ、７Ｂ、７Ｃ、および７Ｄに示されているように、パッシベーション層５の上の厚い金属トレース８３、８３１、または８３２を通じて１つまたは複数の論理ゲート２２、２３、および２４に接続される。図５Ｆ〜５Ｊに示されているような、センス増幅器２１４、トライステートバッファ２１３、パスゲート２１６、ラッチメモリ２１７、または内部ドライバ２１２は、適宜、任意の種類のメモリセル２１５とパッシベーション層５の上の厚い金属トレース８３、８３１、または８３２との間の経路上に設定することができる。

メモリセル２１５として動作するＳＤＲＡＭセルの場合、複数のメモリセル２１５をアレイ状に配列することができる。平行に配列された複数のビット線２１７１およびビット（バー）線２１７２は、それぞれ一列（a column）に配列されたメモリセル２１５のＮＭＯＳトランジスタ２１２０および２１１９のソースまたはドレインに接続される。平行に配列され、ビット線２１７１およびビット（バー）線２１７２に垂直に配列された複数のワード線は、一行（a row）に配列されたメモリセル２１５のＮＭＯＳトランジスタ２１２０および２１１９のゲートに接続される。メモリセル２１５は、２つのＰＭＯＳトランジスタ２１１６および２１１８ならびに２つのＮＭＯＳトランジスタ２１１５および２１１７をさらに含み、ＰＭＯＳトランジスタ２１１６およびＮＭＯＳトランジスタ２１１５のゲートならびにＰＭＯＳトランジスタ２１１８およびＮＭＯＳトランジスタ２１１７のドレインは、ＮＭＯＳトランジスタ２１２０のチャネルを通じてビット線２１７１に接続され、ＰＭＯＳトランジスタ２１１８およびＮＭＯＳトランジスタ２１１７のゲートならびにＰＭＯＳトランジスタ２１１６およびＮＭＯＳトランジスタ２１１５のドレインは、ＮＭＯＳトランジスタ２１１９のチャネルを通じてビット（バー）線２１７２に接続される。

差動増幅器などのセンス増幅器２１４は、ビット線２１７１およびビット（バー）線２１７２を通じて一列に配列されている複数のメモリセル２１５に結合されうる。センス増幅器２１４は、２つのＰＭＯＳトランジスタ２１１２および２１１４ならびに２つのＮＭＯＳトランジスタ２１１１および２１１３をさらに含み、ＰＭＯＳトランジスタ２１１２および２１１４のゲートは、ＮＭＯＳトランジスタ２１１１およびＰＭＯＳトランジスタ２１１２のドレインに接続され、センス増幅器２１４の出力ノードとして使用されるＰＭＯＳトランジスタ２１１４およびＮＭＯＳトランジスタ２１１３のドレインは、前記のトライステートバッファ２１３内のＰＭＯＳトランジスタ２１０８およびＮＭＯＳトランジスタ２１０７のゲートに接続される。ＮＭＯＳトランジスタ２１１３のゲートは、ビット線２１７１に接続される。ＮＭＯＳトランジスタ２１１１のゲートは、ビット（バー）線２１７２に接続される。トライステートバッファ２１３の説明および仕様については、図５Ｅに示されている上記の例示を参照するとよい。

図５Ｆを参照すると、電圧レギュレータまたはコンバータ回路４１のノードＰは、パッシベーション層５の上の、図１Ｂ、１Ｃ、２Ｂ、２Ｃ、３Ｂ、３Ｃ、および３Ｄに示されているような、前記の電源プレーン、バス、またはトレース８１、８１１、または８１２を通じて、メモリセル２１５のＰＭＯＳトランジスタ２１１６および２１１８のソース、センス増幅器２１４のＰＭＯＳトランジスタ２１１２および２１１４のソース、およびトライステート出力バッファ２１３のＰＭＯＳトランジスタ２１０８のソースに接続されうることがわかる。前記の電源プレーン、バス、またはトレース８１、８１１、または８１２は、図７Ｂ〜７Ｄに示されているような厚く幅広の信号トレース、バス、またはプレーン８３のパターン形成回路層８３１および／または８３２の上にパターン形成回路層を含むことができる。あるいは、図７Ｂ〜７Ｄに示されているような厚く幅広の信号トレース、バス、またはプレーン８３は、前記の電源プレーン、バス、またはトレース８１の回路層の上にパターン形成回路層を含むことができる。電圧レギュレータまたはコンバータ回路４１のノードＲｓは、パッシベーション層５の上の、図１Ｃ、２Ｃ、および３Ｃに示されているような、前記のグランドプレーン、バス、またはトレース８２または８２１を通じて、メモリセル２１５のＮＭＯＳトランジスタ２１１５および２１１７のソース、センス増幅器２１４のＮＭＯＳトランジスタ２１１１および２１１３のソース、およびトライステート出力バッファ２１３のＮＭＯＳトランジスタ２１０７のソースに接続されうる。差動センス増幅器２１４は、電力消費量を節減するために、トランジスタ２１２１によってＶｓｓから絶縁され、列選択信号（ＣＳ２）によって制御される。トランジスタ２１２１は、メモリセル２１５の読み出しが行われるときにオフにされる。前記のグランドプレーン、バス、またはトレース８２または８２１は、図７Ｂ〜７Ｄに示されているような厚く幅広の信号トレース、バス、またはプレーン８３のパターン形成回路層８３１および／または８３２の上にパターン形成回路層を含むことができる。あるいは、図７Ｂ〜７Ｄに示されているような厚く幅広の信号トレース、バス、またはプレーン８３は、前記のグランドプレーン、バス、またはトレース８２の回路層の上にパターン形成回路層を含むことができる。

ＮＭＯＳトランジスタ２１２０および２１１９がオンにされた状態で、メモリセル２１５が「ＲＥＡＤ」オペレーションに入っている場合、ビットデータおよびビット（バー）データなどのメモリセル２１５内にラッチされた状態は、ＮＭＯＳトランジスタ２１２０および２１１９のチャネルを通じてビット線２１７１およびビット（バー）線２１７２にそれぞれ出力することができる。ビットデータおよびビット（バー）データを、それぞれ、ビット線２１７１およびビット（バー）線２１７２を通じてセンス増幅器２１４に伝送して、最初にビットデータおよびビット（バー）データを増幅し、その後、ビットデータおよびビット（バー）データを所望の波形または電圧レベルを持つようにすることができる。増幅器２１４から出力された最初に増幅されたビットデータまたはビット（バー）データは、トライステート出力バッファ２１３に伝送され、最初に増幅されたビットデータまたはビット（バー）データがさらに増幅されうるが、図５Ｆは、増幅器２１４から出力された最初に増幅されたビット（バー）データがトライステート出力バッファ２１３の入力ノードＸｉに伝送されることのみを示している。トライステートバッファから出力されるさらに増幅されたビット（バー）データまたはビットデータは、図５Ｂ、６Ｂ、７Ｂ、７Ｃ、および７Ｄに示されているように、厚い金属プレーンまたはバス８３、８３１、または８３２を通じて内部回路２２、２３、および２４に伝送されうるが、図５Ｆは、さらに増幅されたビットデータがトライステート出力バッファ２１３から出力されることのみを示している。

ビット線２１７１およびビット（バー）線２１７２は、パッシベーション層５の下にだけある、スパッタリングされたアルミニウムまたはダマシン銅で作られた、細線金属層によって形成することができる。あるいは、ビット線２１７１およびビット（バー）線２１７２は、パッシベーション層５の上、およびパッシベーション層５の下の相互接続構造によって形成することができ、パッシベーション層５の下の部分は、０．０１から２ミクロンまでの範囲の厚さを有するスパッタリングされたアルミニウムの層またはダマシン銅層を含むものとしてよく、パッシベーション層５の上の部分は、２から２０ミクロンまでの範囲の厚さを有する電気メッキされた銅または電気メッキされた金を含むものとしてよい。

この場合、図５Ｂ、６Ｂ、７Ｂ、７Ｃ、および７Ｄに示されている厚い金属バスまたはトレース８３、８３１、または８３２は、ビットバスと称され、トライステートバッファ２１３から出力される、４ビット幅、８ビット幅、１６ビット幅、３２ビット幅、６４ビット幅、１２８ビット幅、２５６ビット幅、５１２ビット幅、１０２４ビット幅、２０４８ビット幅、または４０９６ビット幅を持つさらに増幅されたビットデータまたはビット（バー）データを伝送することができる。したがって、パッシベーション層５の上の、平行に配列された４、８、１６、３２、６４、１２８、２５６、５１２、１０２４、２０４８、または４０９６ビットバスは、複数の内部回路２１、この場合はトライステートバッファ２１３の出力ノードＸｏを、ＮＯＲゲート、ＮＡＮＤゲート、ＡＮＤゲート、ＯＲゲート、オペアンプ、加算器、マルチプレクサ、ダイプレクサ、乗算器、Ａ／Ｄコンバータ、Ｄ／Ａコンバータ、ＣＭＯＳトランジスタ、バイポーラＣＭＯＳトランジスタ、またはバイポーラ回路などの複数の内部回路２２、２３、および２４に接続することができる。

あるいは、アドレスデコーダ２０５と複数の内部回路２５および２６の出力とを接続する複数のアドレスバス８５を、図５Ｕに示されているように、パッシベーション層５の上に形成し、これにより、「ＲＥＡＤ」オペレーション時に内部回路２５および２６のうちの一方からアドレスデータをアドレスデコーダ２０５に伝送することができ、内部回路２５および２６は、ＮＯＲゲート、ＮＡＮＤゲート、ＡＮＤゲート、ＯＲゲート、オペアンプ、加算器、マルチプレクサ、ダイプレクサ、乗算器、Ａ／Ｄコンバータ、Ｄ／Ａコンバータ、ＣＭＯＳトランジスタ、バイポーラＣＭＯＳトランジスタ、またはバイポーラ回路であるものとしてよい。アドレスデコーダ２０５は、メモリアレイ内の複数のメモリセルと結合された複数のワード線に接続される。図５Ｆおよび５Ｕを参照すると、ワード線２１７５の１つが、メモリセル１１５のＮＭＯＳトランジスタ２１２０および２１１９のゲートに接続されており、これにより、ＰＭＯＳトランジスタ２１１８およびＮＭＯＳトランジスタ２１１７のドレインとＰＭＯＳトランジスタ２１１６およびＮＭＯＳトランジスタ２１１５のゲートとを接続するトレースに保存されるビットデータの論理レベルならびにＰＭＯＳトランジスタ２１１６およびＮＭＯＳトランジスタ２１１５のドレインとＰＭＯＳトランジスタ２１１８およびＮＭＯＳトランジスタ２１１７のゲートとを接続するトレースに保存されるビット（バー）データの論理レベルをそれぞれＮＭＯＳトランジスタ２１２０および２１１９のチャネルを通じてビット線２１７１およびビット（バー）線２１７２に伝送するかどうかを制御する信号をアドレスデコーダ２０５からメモリセルに伝送することがわかる。センス増幅器２１４は、ビットデータおよびビット（バー）データを受信し、最初に、ビット（バー）データを増幅する。センス増幅器２１４から出力される最初に増幅されたビット（バー）データは、パッシベーション層５の下のトレース２１７９を通じてトライステートバッファ２１３のＰＭＯＳトランジスタ２１０８およびＮＭＯＳトランジスタ２１０７のゲートに伝送されうる。２つのトレース２１７７および２１７８は、アドレスデコーダ２０５とトライステートバッファ２１３とを接続し、これにより、前記のさらに増幅されたビット信号をトライステートバッファ２１３からパッシベーション層５の上のデータバス８３に出力するかどうかを制御するＥＮＡＢＬＥ信号およびＥＮＡＢＬＥ（バー）信号をアドレスデコーダ２０５からトライステートバッファ２１３に伝送する。

後述の他の実施形態も、代替的に実現することが可能である。本特許出願中の同じ参照番号は、同じか、または類似の要素を指し示す。

図５Ｂ、６Ｂ、７Ｂ、７Ｃ、および７Ｄを参照すると、内部回路２１は図５Ｇに示されているようなパスゲート２１６であってもよいことがわかる。パスゲート２１６は、図５Ｖに示されているように、パッシベーション層５の下のトレース２１８０を通じてアドレスデコーダ２０５に接続されたゲートを有するＮＭＯＳトランジスタ２１２４を備えることができる。「ＲＥＡＤ」オペレーション時に、アドレスデコーダ２０５は、パッシベーション層５の上の複数のアドレスバス８５を通じてアドレスデータを受信する。アドレスデコーダ２０５は、ＲＥＡＤ ＥＮＡＢＬＥデータをトレース２１８０を通じてＮＭＯＳトランジスタ２１２４のゲートに出力し、ＮＭＯＳトランジスタ２１２４をオンにするか、またはオフにするかを制御する。パスゲート２１６のＮＭＯＳトランジスタ２１２４がオンにされたときに、センス増幅器２１４から出力される最初に増幅されたビット（バー）データを、ＮＭＯＳトランジスタ２１２４のチャネルを通じてパッシベーション層５の上のデータバス８３、８３１、または８３２に伝送することができる。

図５Ｂ、６Ｂ、７Ｂ、７Ｃ、および７Ｄを参照すると、内部回路２１は図５Ｈに示されているようなラッチ回路２１７であってもよいことがわかる。ラッチ回路２１７は、センス増幅器２１４から出力されるデータを一時的に格納しておくことができる。ラッチ回路２１７は、２つのＰＭＯＳトランジスタ２９０１および２９０２ならびに２つのＮＭＯＳトランジスタ２９０３および２９０４を備える、トレース２９０５は、ＰＭＯＳトランジスタ２９０２およびＮＭＯＳトランジスタ２９０４のゲートとＰＭＯＳトランジスタ２９０１およびＮＭＯＳトランジスタ２９０３のドレインとを接続する。トレース２９０６は、ＰＭＯＳトランジスタ２９０１およびＮＭＯＳトランジスタ２９０３のゲートとＰＭＯＳトランジスタ２９０２およびＮＭＯＳトランジスタ２９０４のドレインとを接続する。ラッチ回路２１７は、図５Ｗに示されているように、パッシベーション層５の下の金属トレース２１８１および２１８２を通じてアドレスデコーダ２０５に接続されたゲートを有する２つのＮＭＯＳトランジスタ２１２９および２１３０をさらに備えることができる。「ＲＥＡＤ」オペレーション時に、アドレスデコーダ２０５は、パッシベーション層５の上の複数のアドレスバス８５を通じてアドレスデータを受信する。アドレスデコーダ２０５は、ＲＥＡＤ ＥＮＡＢＬＥデータ（ＲＥ１およびＲＥ２）をトレース２１８１および２１８２を通じてＮＭＯＳトランジスタ２１２９および２１３０のゲートに出力し、ＮＭＯＳトランジスタ２１２９および２１３０をそれぞれオンにするか、またはオフにするかを制御する。ＮＭＯＳトランジスタ２１２９がオンにされたときに、センス増幅器２１４から出力される最初に増幅されたビット（バー）データを、ＮＭＯＳトランジスタ２１２９のチャネルを通じてトレース２９０５に伝送することができる。トレース２９０５はビット（バー）データをラッチし、トレース２９０６はビットデータをラッチする。ＮＭＯＳトランジスタ２１３０がオンにされたときに、ラッチ回路２１７のトレース２９０６から出力されるビットデータを、ＮＭＯＳトランジスタ２１３０のチャネルを通じてデータバス８３、８３１、または８３２に伝送することができる。

図５Ｈを参照すると、電圧レギュレータまたはコンバータ回路４１のノードＰは、パッシベーション層５の上の、図１Ｂ、１Ｃ、２Ｂ、２Ｃ、３Ｂ、３Ｃ、および３Ｄに示されているような、前記の電源プレーン、バス、またはトレース８１、８１１、または８１２を通じて、メモリセル２１５のＰＭＯＳトランジスタ２１１６および２１１８のソース、センス増幅器２１４のＰＭＯＳトランジスタ２１１２および２１１４のソース、およびラッチ回路２１７のＰＭＯＳトランジスタ２９０１および２９０２のソースに接続されうることがわかる。前記の電源プレーン、バス、またはトレース８１、８１１、または８１２は、図７Ｂ〜７Ｄに示されているような厚く幅広の信号トレース、バス、またはプレーン８３のパターン形成回路層８３１および／または８３２の上にパターン形成回路層を含むことができる。あるいは、図７Ｂ〜７Ｄに示されているような厚く幅広の信号トレース、バス、またはプレーン８３は、前記の電源プレーン、バス、またはトレース８１の回路層の上にパターン形成回路層を含むことができる。電圧レギュレータまたはコンバータ回路４１のノードＲｓは、パッシベーション層５の上の、図１Ｃ、２Ｃ、および３Ｃに示されているような、前記のグランドプレーン、バス、またはトレース８２または８２１を通じて、メモリセル２１５のＮＭＯＳトランジスタ２１１５および２１１７のソース、センス増幅器２１４のＮＭＯＳトランジスタ２１１１および２１１３のソース、およびラッチ回路２１７のＮＭＯＳトランジスタ２９０３および２９０４のソースに接続されうる。前記のグランドプレーン、バス、またはトレース８２または８２１は、図７Ｂ〜７Ｄに示されているような厚く幅広の信号トレース、バス、またはプレーン８３のパターン形成回路層８３１および／または８３２の上にパターン形成回路層を含むことができる。あるいは、図７Ｂ〜７Ｄに示されているような厚く幅広の信号トレース、バス、またはプレーン８３は、前記のグランドプレーン、バス、またはトレース８２の回路層の上にパターン形成回路層を含むことができる。

しかし、図５Ｇのパスゲート２１６または図５Ｈのラッチ回路２１７は、大きな駆動能力を有していない。論路回路２２、２３、および２４の重い負荷を駆動するために、またはパス回路２１６から出力されるビット（バー）データまたはラッチ回路２１７から出力されるビットデータを長い距離を経て論理回路２２、２３、および２４に伝送するために、内部回路２１は、図５Ｉに示されているようにパスゲート２１６の出力ノードに接続された、または図５Ｊに示されているようにラッチ回路２１７の出力ノードに接続された、前記の内部ドライバ２１２を備え、これにより、パスゲート２１６から出力されるビット（バー）データまたはラッチ回路２１７から出力されるビットデータを増幅することができる。図５Ｉを参照すると、内部ドライバ２１２から出力される増幅されたビット（バー）データは、図５Ｂ、６Ｂ、７Ｂ、７Ｃ、および７Ｄに示されているように、パッシベーション層５の上のデータバス８３、８３１、または８３２を通じて内部回路２２、２３、および２４に伝送されうることがわかる。図５Ｊを参照すると、内部ドライバ２１２から出力される増幅されたビットデータは、図５Ｂ、６Ｂ、７Ｂ、７Ｃ、および７Ｄに示されているように、パッシベーション層５の上のデータバス８３、８３１、または８３２を通じて内部回路２２、２３、および２４に伝送されうることがわかる。

図５Ｉを参照すると、電圧レギュレータまたはコンバータ回路４１のノードＰは、パッシベーション層５の上の、図１Ｂ、１Ｃ、２Ｂ、２Ｃ、３Ｂ、３Ｃ、および３Ｄに示されているような、前記の電源プレーン、バス、またはトレース８１、８１１、または８１２を通じて、メモリセル２１５のＰＭＯＳトランジスタ２１１６および２１１８のソース、センス増幅器２１４のＰＭＯＳトランジスタ２１１２および２１１４のソース、および内部ドライバ２１２のＰＭＯＳトランジスタ２１０４’および２１０４のソースに接続されうることがわかる。前記の電源プレーン、バス、またはトレース８１、８１１、または８１２は、図７Ｂ〜７Ｄに示されているような厚い幅広の信号トレース、バス、またはプレーン８３のパターン形成回路層８３１および／または８３２の上にパターン形成回路層を含むことができる。あるいは、図７Ｂ〜７Ｄに示されているような厚く幅広の信号トレース、バス、またはプレーン８３は、前記の電源プレーン、バス、またはトレース８１の回路層の上にパターン形成回路層を含むことができる。電圧レギュレータまたはコンバータ回路４１のノードＲｓは、パッシベーション層５の上の、図１Ｃ、２Ｃ、および３Ｃに示されているような、前記のグランドプレーン、バス、またはトレース８２または８２１を通じて、メモリセル２１５のＮＭＯＳトランジスタ２１１５および２１１７のソース、センス増幅器２１４のＮＭＯＳトランジスタ２１１１および２１１３のソース、およびドライバ回路２１２のＮＭＯＳトランジスタ２１０３’および２１０３のソースに接続されうる。前記のグランドプレーン、バス、またはトレース８２または８２１は、図７Ｂ〜７Ｄに示されているような厚く幅広の信号トレース、バス、またはプレーン８３のパターン形成回路層８３１および／または８３２の上にパターン形成回路層を含むことができる。あるいは、図７Ｂ〜７Ｄに示されているような厚く幅広の信号トレース、バス、またはプレーン８３は、前記のグランドプレーン、バス、またはトレース８２の回路層の上にパターン形成回路層を含むことができる。

図５Ｊを参照すると、電圧レギュレータまたはコンバータ回路４１のノードＰは、パッシベーション層５の上の、図１Ｂ、１Ｃ、２Ｂ、２Ｃ、３Ｂ、３Ｃ、および３Ｄに示されているような、前記の電源プレーン、バス、またはトレース８１、８１１、または８１２を通じて、メモリセル２１５のＰＭＯＳトランジスタ２１１６および２１１８のソース、センス増幅器２１４のＰＭＯＳトランジスタ２１１２および２１１４のソース、ラッチ回路２１７のＰＭＯＳトランジスタ２９０１および２９０２のソース、および内部ドライバ２１２のＰＭＯＳトランジスタ２１０４’および２１０４のソースに接続されうることがわかる。前記の電源プレーン、バス、またはトレース８１、８１１、または８１２は、図７Ｂ〜７Ｄに示されているような厚く幅広の信号トレース、バス、またはプレーン８３のパターン形成回路層８３１および／または８３２の上にパターン形成回路層を含むことができる。あるいは、図７Ｂ〜７Ｄに示されているような厚く幅広の信号トレース、バス、またはプレーン８３は、前記の電源プレーン、バス、またはトレース８１の回路層の上にパターン形成回路層を含むことができる。電圧レギュレータまたはコンバータ回路４１のノードＲｓは、パッシベーション層５の上の、図１Ｃ、２Ｃ、および３Ｃに示されているような、前記のグランドプレーン、バス、またはトレース８２または８２１を通じて、メモリセル２１５のＮＭＯＳトランジスタ２１１５および２１１７のソース、センス増幅器２１４のＮＭＯＳトランジスタ２１１１および２１１３のソース、ラッチ回路２１７のＮＭＯＳトランジスタ２９０３および２９０４のソース、および内部ドライバ２１２のＮＭＯＳトランジスタ２１０３’および２１０３のソースに接続されうる。前記のグランドプレーン、バス、またはトレース８２または８２１は、図７Ｂ〜７Ｄに示されているような厚く幅広の信号トレース、バス、またはプレーン８３のパターン形成回路層８３１および／または８３２の上にパターン形成回路層を含むことができる。あるいは、図７Ｂ〜７Ｄに示されているような厚く幅広の信号トレース、バス、またはプレーン８３は、前記のグランドプレーン、バス、またはトレース８２の回路層の上にパターン形成回路層を含むことができる。

あるいは、図５Ｋを参照すると、内部回路２４の出力ノードＷｏは、パッシベーション層５の上の厚い金属プレーン、バス、トレース、または線８３’を通して内部回路２１、２２、および２３の入力ノードＸｉ、Ｕｉ、およびＶｉに接続されていることがわかる。ＮＯＲゲートなどの内部回路２４は、その出力ノードＷｏから信号またはデータを、図５Ｌに示されているレシーバ２１２’、図５Ｍに示されているトライステート入力バッファ２１３’、または他の内部回路などの内部回路２１の入力ノードＸｉ’に、パッシベーション層５の下の細線金属構造６３４’を通り、次いでパッシベーション層５内の開口部５３４’を通り、次いでパッシベーション層５の上の厚い金属プレーン、線、またはトレース８３’を通り、次いでパッシベーション層５内の別の開口部５３１’を通り、次いでパッシベーション層５の下の細線金属構造６３１’を通るようにして、送信することができる。それに加えて、内部回路２４の出力ノードＷｏから出力される信号もしくはデータも、ＮＯＲゲートなどの内部回路２２の入力ノードＵｉに、パッシベーション層５の下の細線金属構造６３４’を通り、次いでパッシベーション層５内の開口部５３４’を通り、次いでパッシベーション層５の上の厚い金属プレーン、線、またはトレース８３’を通り、次いでパッシベーション層５内の別の開口部５３２’を通り、次いでパッシベーション層５の下の細線金属構造６３２ａ’および６３２ｂ’を通って伝送されうる。それに加えて、ＮＯＲゲート２４の出力ノードＷｏから出力される信号もしくはデータも、ＮＡＮＤゲートなどの内部回路２３の入力ノードＶｉに、パッシベーション層５の下の細線金属構造６３４’を通り、次いでパッシベーション層５内の開口部５３４’を通り、次いでパッシベーション層５の上の厚い金属プレーン、線、またはトレース８３’を通り、次いでパッシベーション層５内の別の開口部５３２’を通り、次いでパッシベーション層５の下の細線金属構造６３２ａ’および６３２ｃ’を通って伝送されうる。

細線金属構造６３４’、６３２’、および６３１’は、積層金属プラグで形成することができ、図７Ｂ、７Ｃ、および７Ｄに示されているように、それぞれ、細線金属構造６３４、６３２、および６３１の類似の構造を有する。内部回路２１、２２、および２３は、内部回路２４の出力ノードＷｏから出力される信号をその入力ノードＸｉ’、Ｕｉ、およびＶｉで受信し、その出力ノードＸｏ’、Ｕｏ、およびＶｏから信号を、パッシベーション層５の下の金属トレースを通して他の内部回路に出力することができる。

図７Ｂ〜７Ｄに示されているパッシベーション層５の上の構造は、前記の厚い金属トレース、線、またはプレーン８３を構成するものであり、図５Ｋに例示されている厚い金属トレース、線、またはプレーン８３’を形成する段階に対して適用することもできる。ポリマー層９９、９８、および９５と図７Ｂ〜７Ｄに例示されている回路金属層８３１および８３２に対するすべての組み合わせを１つまたは複数のポリマー層および図５Ｋに例示されているパッシベーション層５の上の１つまたは複数の回路金属層に対する組み合わせに適用されうる。

ある場合において、内部回路２１は、図５Ｌに示されているような内部レシーバ２１２’、または図５Ｍに示されているような内部入力トライステートバッファ２１３’とすることができる。図５Ｋおよび５Ｌを参照すると、内部レシーバ２１２’は、パッシベーション層５の上の厚い金属トレースまたはバス８３を通過する信号を受信し、次いで、その出力ノードＸｏ’から増幅された信号を他の内部回路に出力することができ、パッシベーション層５の下の金属トレースを通して外部回路には出力できないことがわかる。図５Ｋおよび５Ｍを参照すると、内部入力トライステートバッファ２１３’は、パッシベーション層５の上の厚い金属トレースまたはバス８３を通過する信号を受信し、次いで、その出力ノードＸｏ’から増幅された信号を他の内部回路に出力することができ、パッシベーション層５の下の金属トレースを通して外部回路には出力できないことがわかる。

図５Ｌの内部レシーバ２１２’は、図５Ｄの内部ドライバ２１２と似た回路設計を有する。図５Ｄおよび５Ｌでは、同じ参照番号は、同じ特性を持つ同じ要素を示す。図５Ｍの内部入力トライステートバッファ２１３’は、図５Ｅの内部出力トライステートバッファ２１３と似た回路設計を有する。図５Ｅおよび５Ｍでは、同じ参照番号は、同じ特性を持つ同じ要素を示す。

内部レシーバ２１２’または内部トライステート入力バッファ２１３’の出力ノードＸｏ’は、外部回路には接続されず、パッシベーション層５の下の内部回路に接続される。内部トライステート入力バッファ２１３’は、増幅機能およびスイッチ機能を備え、データもしくはアドレスバスとして動作するパッシベーション層５の上の厚い金属線またはトレース８３’を通過したデータ信号またはアドレス信号を増幅するために特に有用である。

図５Ｋでは、内部回路２１の出力ノードＸｏ’に接続されている内部回路によって重い負荷が要求された場合、または内部回路２４が内部回路２１から、１ｍｍより長い、または３ｍｍより長い距離だけ離れている場合に、内部回路２１の出力ノードＸｏ’では比較的大きな駆動電流が必要である。比較的大きな出力電流を供給するために、内部回路２１は、図５Ｌに示されている内部レシーバ２１２’または図５Ｍに示されている内部トライステート入力バッファ２１３’として設計することができる。

図５Ｋを参照すると、内部回路２４から出力される信号は、内部回路２１のｎ型ＭＯＳトランジスタに伝送され、ｎ型ＭＯＳトランジスタが有する物理的チャネル幅と物理的チャネル長との比は、例えば約０．１から２０までの範囲、例えば約０．１から１０までの範囲、または好ましくは例えば約０．２から２までの範囲であるものとしてよいことがわかる。あるいは、内部回路２４から出力される信号は、内部回路２１のｐ型ＭＯＳトランジスタに伝送され、ｐ型ＭＯＳトランジスタ２１０２が有する物理的チャネル幅と物理的チャネル長との比は、例えば約０．２から４０までの範囲、例えば約０．２から２０までの範囲、または好ましくは例えば約０．４から４までの範囲であるものとしてよい。このアプリケーションでは、内部回路２４から出力され、パッシベーション層５の上の厚い金属トレース８３’を通して伝送される電流レベルは、例えば、５０μＡから２ｍＡまでの範囲、好ましくは１００μＡから１ｍＡまでの範囲内である。

図５Ｌおよび５Ｍでは、ｎ型ＭＯＳトランジスタ２１０３、２１０７、および２１０７’が有する物理的チャネル幅と物理的チャネル長との比は、例えば約１．５から３０までの範囲、好ましくは例えば約２．５から１０までの範囲であるものとしてよい。ｐ型ＭＯＳトランジスタ２１０４、２１０８、および２１０８’が有する物理的チャネル幅と物理的チャネル長との比は、例えば約３から６０までの範囲、好ましくは例えば約５から２０までの範囲であるものとしてよい。図５Ｌにおいて、ｎ型ＭＯＳトランジスタ２１０３’が有する物理的チャネル幅と物理的チャネル長との比は、例えば約０．１から２０までの範囲、例えば約０．１から１０までの範囲、または好ましくは例えば約０．２から２までの範囲であるものとしてよく、ｐ型ＭＯＳトランジスタ２１０４’が有する物理的チャネル幅と物理的チャネル長との比は、例えば約０．２から４０までの範囲、例えば約０．２から２０までの範囲、または好ましくは例えば約０．４から４までの範囲であるものとしてよい。図５Ｋ、５Ｌ、および５Ｍを参照すると、内部レシーバ２１２または内部トライステート入力バッファ２１３は、内部回路２４の出力ノードＷｏから出力され、パッシベーション層５の上の厚い金属トレースまたはバス８３’を通して伝送されるが、外部回路には伝送されない信号を受信することができることがわかる。内部ドライバ２１２または内部トライステートバッファ２１３によって供給される、パッシベーション層５の上の厚い金属トレースまたは線８３’を通り、内部回路２１のノードＸｉ’に入力する電流は、５００μＡから１０ｍＡまでの範囲、好ましくは７００μＡから２ｍＡまでの範囲内とすることができる。

図５Ｋに示されている概念は、図５Ｎ〜５Ｒに例示されているように、メモリチップに適用することができる。メモリチップは、メモリセル２１５、および図５Ｆに例示されているものとして参照されうるセンス増幅器２１４を備える。図５Ｆおよび５Ｎ〜Ｒでは、同じ参照番号は同じ要素を示す。

図５Ｎを参照すると、前記のトライステート入力バッファ２１３’は、図５Ｋに示されている内部回路２１となるように使用され、ビット（バー）線２１７２に接続された出力ノードＸｏ’、およびパッシベーション層５の上の上述の厚い金属プレーン、バス、またはトレース８３’を通じて、論理ゲートなどの、内部回路２２、２３、および２４に接続された入力ノードＸｉ’を有し、内部回路２４は、代替的に、ＮＯＲゲート、ＮＡＮＤゲート、ＡＮＤゲート、ＯＲゲート、オペアンプ、加算器、マルチプレクサ、ダイプレクサ、乗算器、Ａ／Ｄコンバータ、Ｄ／Ａコンバータ、ＣＭＯＳトランジスタ、バイポーラＣＭＯＳトランジスタ、またはバイポーラ回路であるものとしてよいことがわかる。

この場合、メモリセル２１５は、スタティックランダムアクセスメモリ（ＳＲＡＭ）セルである。あるいは、メモリセル２１５は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）セル、消去可能プログラム可能読み取り専用メモリ（ＥＰＲＯＭ）セル、電子的消去可能プログラム可能読み取り専用メモリ（ＥＥＰＲＯＭ）セル、フラッシュメモリセル、読み取り専用メモリ（ＲＯＭ）セル、または磁気ランダムアクセスメモリ（ＭＲＡＭ）セルとすることができ、これは、パッシベーション層５の上の厚い金属トレース８３’を通じて論理ゲート２４の出力ノードＷｏに接続される。図５Ｎ〜５Ｒに示されているような、トライステート入力バッファ２１３’、パスゲート２１６’、ラッチメモリ２１７’、または内部レシーバ２１２’は、適宜、任意の種類の例示されているメモリセル２１５とパッシベーション層５の上の厚い金属トレース８３’との間の経路上に設定することができる。

図５Ｎを参照すると、電圧レギュレータまたはコンバータ回路４１のノードＰは、パッシベーション層５の上の、図１Ｂ、１Ｃ、２Ｂ、２Ｃ、３Ｂ、３Ｃ、および３Ｄに示されているような、前記の電源プレーン、バス、またはトレース８１、８１１、または８１２を通じて、メモリセル２１５のＰＭＯＳトランジスタ２１１６および２１１８のソース、センス増幅器２１４のＰＭＯＳトランジスタ２１１２および２１１４のソース、およびトライステート入力バッファ２１３’のＰＭＯＳトランジスタ２１０８のソースに接続されうることがわかる。前記の電源プレーン、バス、またはトレース８１、８１１、または８１２は、図７Ｂ〜７Ｄに示されているような厚く幅広の信号トレース、バス、またはプレーン８３のパターン形成回路層８３１および／または８３２の上にパターン形成回路層を含むことができる。あるいは、図７Ｂ〜７Ｄに示されているような厚く幅広の信号トレース、バス、またはプレーン８３は、前記の電源プレーン、バス、またはトレース８１の回路層の上にパターン形成回路層を含むことができる。電圧レギュレータまたはコンバータ回路４１のノードＲｓは、パッシベーション層５の上の、図１Ｃ、２Ｃ、および３Ｃに示されているような、前記のグランドプレーン、バス、またはトレース８２または８２１を通じて、メモリセル２１５のＮＭＯＳトランジスタ２１１５および２１１７のソース、センス増幅器２１４のＮＭＯＳトランジスタ２１１１および２１１３のソース、およびトライステート入力バッファ２１３’のＮＭＯＳトランジスタ２１０７のソースに接続されうる。前記のグランドプレーン、バス、またはトレース８２または８２１は、図７Ｂ〜７Ｄに示されているような厚く幅広の信号トレース、バス、またはプレーン８３のパターン形成回路層８３１および／または８３２の上にパターン形成回路層を含むことができる。あるいは、図７Ｂ〜７Ｄに示されているような厚く幅広の信号トレース、バス、またはプレーン８３は、前記のグランドプレーン、バス、またはトレース８２の回路層の上にパターン形成回路層を含むことができる。

図５Ｎを参照すると、メモリセル２１５が「ＷＲＩＴＥ」オペレーションに入っている場合、ビット信号は、内部回路２４の出力ノードＷｏから、パッシベーション層５の上の厚い金属線、トレース、またはプレーン８３’を通じて、トライステート入力バッファ２１３’の入力ノードＸｉ’、つまり、ＰＭＯＳトランジスタ２１０８とＮＭＯＳトランジスタ２１０７のゲートに伝送されうることがわかる。所望の波形または電圧レベルを有する増幅されたビット（バー）信号は、トライステート入力バッファ２１３’の出力ノードＸｏ’、つまり、ＰＭＯＳトランジスタ２１０８’のソース、またはＮＭＯＳトランジスタ２１０７’のソースから、ビット（バー）線２１７２に出力することができる。ＮＭＯＳトランジスタ２１２２および２１１９がオンにされた状態で、ビット（バー）線上のビット（バー）信号は、ＰＭＯＳトランジスタ２１１８およびＮＭＯＳトランジスタ２１１７のゲートとＰＭＯＳトランジスタ２１１６およびＮＭＯＳトランジスタ２１１５のソースとを接続するトレース上に保存することができ、ビット信号は、ＰＭＯＳトランジスタ２１１６およびＮＭＯＳトランジスタ２１１５のゲートとＰＭＯＳトランジスタ２１１８およびＮＭＯＳトランジスタ２１１７のソースとを接続するトレース上に保存することができることがわかる。

この場合、厚い金属バスまたはトレース８３’は、ビットバスと称され、トライステートバッファ２１３から出力される、４ビット幅、８ビット幅、１６ビット幅、３２ビット幅、６４ビット幅、１２８ビット幅、２５６ビット幅、５１２ビット幅、１０２４ビット幅、２０４８ビット幅、または４０９６ビット幅を持つ書き込まれるべきビットデータまたはビット（バー）データを伝送することができる。したがって、パッシベーション層５の上の、平行に配列された４、８、１６、３２、６４、１２８、２５６、５１２、１０２４、２０４８、または４０９６ビットバスは、複数の内部回路２１、この場合はトライステート入力バッファ２１３’の入力ノードＸｉ’を、ＮＯＲゲート、ＮＡＮＤゲート、ＡＮＤゲート、ＯＲゲート、オペアンプ、加算器、マルチプレクサ、ダイプレクサ、乗算器、Ａ／Ｄコンバータ、Ｄ／Ａコンバータ、ＣＭＯＳトランジスタ、バイポーラＣＭＯＳトランジスタ、またはバイポーラ回路などの複数の内部回路２４の複数の出力ノードに接続することができる。

あるいは、アドレスデコーダ２０５と複数の内部回路２５および２６の出力とを接続する複数のアドレスバス８５を、図５Ｘに示されているように、パッシベーション層５の上に形成し、これにより、「ＷＲＩＴＥ」オペレーション時に内部回路２５および２６のうちの一方からアドレスデータをアドレスデコーダ２０５に伝送することができ、内部回路２５および２６は、ＮＯＲゲート、ＮＡＮＤゲート、ＡＮＤゲート、ＯＲゲート、オペアンプ、加算器、マルチプレクサ、ダイプレクサ、乗算器、Ａ／Ｄコンバータ、Ｄ／Ａコンバータ、ＣＭＯＳトランジスタ、バイポーラＣＭＯＳトランジスタ、またはバイポーラ回路であるものとしてよい。アドレスデコーダ２０５は、メモリアレイ内の複数のメモリセルと結合された複数のワード線に接続される。図５Ｎおよび５Ｘを参照すると、ワード線２１７５の１つが、メモリセル１１５のＮＭＯＳトランジスタ２１２０および２１１９のゲートに接続されており、これにより、ビット線２１７１上のビットデータの論理レベルがＮＭＯＳトランジスタ２１２０のチャネルを通じてＰＭＯＳトランジスタ２１１８およびＮＭＯＳトランジスタ２１１７のドレインとＰＭＯＳトランジスタ２１１６およびＮＭＯＳトランジスタ２１１５のゲートとを接続するトレースに保存されるかどうか、またビット（バー）線２１７２上のビット（バー）データの論理レベルがＰＭＯＳトランジスタ２１１６およびＮＭＯＳトランジスタ２１１５のドレインとＰＭＯＳトランジスタ２１１８およびＮＭＯＳトランジスタ２１１７のゲートとを接続するトレースに保存され、ＮＭＯＳトランジスタ２１１９のチャネルを通じてビット線２１７１およびビット（バー）線２１７２に伝送されるかどうかを制御する信号をアドレスデコーダ２０５からメモリセルに伝送することがわかる。２つのトレース２１７７’および２１７８’は、アドレスデコーダ２０５とトライステート入力バッファ２１３’とを接続し、これにより、増幅されたビット（バー）信号をトライステート入力バッファ２１３’からビット（バー）線２１７２に出力するかどうかを制御するＥＮＡＢＬＥ信号およびＥＮＡＢＬＥ（バー）信号をアドレスデコーダ２０５からトライステート入力バッファ２１３’に伝送する。

後述の他の実施形態も、代替的に実現することが可能である。本特許出願中の同じ参照番号は、同じか、または類似の要素を指し示す。

図５Ｋを参照すると、内部回路２１は図５Ｏに示されているようなパスゲート２１６’であってもよいことがわかる。パスゲート２１６’は、図５Ｙに示されているように、パッシベーション層５の下のトレース２１８０’を通じてアドレスデコーダ２０５に接続されたゲートを有するＮＭＯＳトランジスタ２１２４’を備えることができる。「ＷＲＩＴＥ」オペレーション時に、アドレスデコーダ２０５は、パッシベーション層５の上の複数のアドレスバス８５を通じてアドレスデータを受信する。アドレスデコーダ２０５は、ＷＲＩＴＥ ＥＮＡＢＬＥデータをトレース２１８０’を通じてＮＭＯＳトランジスタ２１２４’のゲートに出力し、ＮＭＯＳトランジスタ２１２４’をオンにするか、またはオフにするかを制御する。パスゲート２１６’のＮＭＯＳトランジスタ２１２４’がオンにされたときに、厚い金属線、トレース、またはプレーン８３’を通して伝送されるビットデータを、ＮＭＯＳトランジスタ２１２４’のチャネルを通じてパスゲート２１６’からビット線２１７１に出力することができる。

図５Ｋを参照すると、内部回路２１は図５Ｐに示されているようなラッチ回路２１７’であってもよいことがわかる。ラッチ回路２１７’は、厚い金属線、トレース、またはプレーン８３’を通じて伝送されるデータを一時的に格納しておくことができる。ラッチ回路２１７’は、２つのＰＭＯＳトランジスタ２９０１’および２９０２’ならびに２つのＮＭＯＳトランジスタ２９０３’および２９０４’を備える、トレース２９０５’は、ＰＭＯＳトランジスタ２９０２’およびＮＭＯＳトランジスタ２９０４’のゲートとＰＭＯＳトランジスタ２９０１’およびＮＭＯＳトランジスタ２９０３’のドレインとを接続する。トレース２９０６’は、ＰＭＯＳトランジスタ２９０１’およびＮＭＯＳトランジスタ２９０３’のゲートとＰＭＯＳトランジスタ２９０２’およびＮＭＯＳトランジスタ２９０４’のドレインとを接続する。ラッチ回路２１７’は、図５Ｚに示されているように、パッシベーション層５の下の金属トレース２１８１’および２１８２’を通じてアドレスデコーダ２０５に接続されたゲートを有する２つのＮＭＯＳトランジスタ２１２９’および２１３０’をさらに備えることができる。「ＷＲＩＴＥ」オペレーション時に、アドレスデコーダ２０５は、パッシベーション層５の上の複数のアドレスバス８５を通じて内部回路２５または２６の出力ノードＡｏまたはＢｏから出力されるアドレスデータを受信する。アドレスデコーダ２０５は、ＷＲＩＴＥ ＥＮＡＢＬＥデータ（ＷＥ１およびＷＥ２）をトレース２１８１’および２１８２’を通じてＮＭＯＳトランジスタ２１２９’および２１３０’のゲートに出力し、ＮＭＯＳトランジスタ２１２９’および２１３０’をそれぞれオンにするか、またはオフにするかを制御する。ＮＭＯＳトランジスタ２１３０’がオンにされたときに、パッシベーション層５の上の、厚い金属線、トレース、またはプレーン８３’、データバスを通じて内部回路２４から出力されるビット（バー）データは、ＮＭＯＳトランジスタ２１３０’のチャネルを通じてトレース２９０６’内にラッチすることができ、ビットデータは、トレース２９０５’内にラッチされる。ＮＭＯＳトランジスタ２１２９’がオンにされたときに、トレース２９０５’内にラッチされているビットデータは、ＮＭＯＳトランジスタ２１２９’のチャネルを通じてビット線２１７１に出力することができる。

図５Ｐを参照すると、電圧レギュレータまたはコンバータ回路４１のノードＰは、パッシベーション層５の上の、図１Ｂ、１Ｃ、２Ｂ、２Ｃ、３Ｂ、３Ｃ、および３Ｄに示されているような、前記の電源プレーン、バス、またはトレース８１、８１１、または８１２を通じて、メモリセル２１５のＰＭＯＳトランジスタ２１１６および２１１８のソース、センス増幅器２１４のＰＭＯＳトランジスタ２１１２および２１１４のソース、およびラッチ回路２１７のＰＭＯＳトランジスタ２９０１’および２９０２’のソースに接続されうることがわかる。前記の電源プレーン、バス、またはトレース８１、８１１、または８１２は、図７Ｂ〜７Ｄに示されているような厚く幅広の信号トレース、バス、またはプレーン８３のパターン形成回路層８３１および／または８３２の上にパターン形成回路層を含むことができる。あるいは、図７Ｂ〜７Ｄに示されているような厚く幅広の信号トレース、バス、またはプレーン８３は、前記の電源プレーン、バス、またはトレース８１の回路層の上にパターン形成回路層を含むことができる。電圧レギュレータまたはコンバータ回路４１のノードＲｓは、パッシベーション層５の上の、図１Ｃ、２Ｃ、および３Ｃに示されているような、前記のグランドプレーン、バス、またはトレース８２または８２１を通じて、メモリセル２１５のＮＭＯＳトランジスタ２１１５および２１１７のソース、センス増幅器２１４のＮＭＯＳトランジスタ２１１１および２１１３のソース、およびラッチ回路２１７のＮＭＯＳトランジスタ２９０３’および２９０４’のソースに接続されうる。前記のグランドプレーン、バス、またはトレース８２または８２１は、図７Ｂ〜７Ｄに示されているような厚く幅広の信号トレース、バス、またはプレーン８３のパターン形成回路層８３１および／または８３２の上にパターン形成回路層を含むことができる。あるいは、図７Ｂ〜７Ｄに示されているような厚く幅広の信号トレース、バス、またはプレーン８３は、前記のグランドプレーン、バス、またはトレース８２の回路層の上にパターン形成回路層を含むことができる。

しかし、図５Ｏのパスゲート２１６’または図５Ｐのラッチ回路２１７’は、「ＷＲＩＴＥ」オペレーションにおいてパスゲート２１６’またはラッチ回路２１７’の入力ノードにおいて弱い電圧変動を検出する十分な感度を持たないことがある。長い距離にわたり厚い金属線、トレース、またはプレーン８３’を通して伝送され、論理回路２４から出力される信号の電圧レベルを増幅するために、内部回路２１は、図５Ｑに示されているようなパスゲート２１６’の入力ノードに接続されるか、または図５Ｒに示されているようなラッチ回路２１７’の入力ノードに接続される前記の内部レシーバ２１２’を備え、これにより、パスゲート２１６’またはラッチ回路２１７’に入力するビットデータを増幅することができる。図５Ｑおよび５Ｒを参照すると、内部レシーバ２１２’の入力ノードは、図５Ｋに示されているような厚い金属線、トレース、またはプレーン８３’を通して内部回路２４の出力ノードＷｏに接続されることがわかる。

図５Ｑを参照すると、電圧レギュレータまたはコンバータ回路４１のノードＰは、パッシベーション層５の上の、図１Ｂ、１Ｃ、２Ｂ、２Ｃ、３Ｂ、３Ｃ、および３Ｄに示されているような、前記の電源プレーン、バス、またはトレース８１、８１１、または８１２を通じて、メモリセル２１５のＰＭＯＳトランジスタ２１１６および２１１８のソース、センス増幅器２１４のＰＭＯＳトランジスタ２１１２および２１１４のソース、および内部レシーバ２１２’のＰＭＯＳトランジスタ２１０４’および２１０４のソースに接続されうることがわかる。前記の電源プレーン、バス、またはトレース８１、８１１、または８１２は、図７Ｂ〜７Ｄに示されているような厚く幅広の信号トレース、バス、またはプレーン８３のパターン形成回路層８３１および／または８３２の上にパターン形成回路層を含むことができる。あるいは、図７Ｂ〜７Ｄに示されているような厚く幅広の信号トレース、バス、またはプレーン８３は、前記の電源プレーン、バス、またはトレース８１の回路層の上にパターン形成回路層を含むことができる。電圧レギュレータまたはコンバータ回路４１のノードＲｓは、パッシベーション層５の上の、図１Ｃ、２Ｃ、および３Ｃに示されているような、前記のグランドプレーン、バス、またはトレース８２または８２１を通じて、メモリセル２１５のＮＭＯＳトランジスタ２１１５および２１１７のソース、センス増幅器２１４のＮＭＯＳトランジスタ２１１１および２１１３のソース、およびレシーバ回路２１２’のＮＭＯＳトランジスタ２１０３’および２１０３のソースに接続されうる。前記のグランドプレーン、バス、またはトレース８２または８２１は、図７Ｂ〜７Ｄに示されているような厚く幅広の信号トレース、バス、またはプレーン８３のパターン形成回路層８３１および／または８３２の上にパターン形成回路層を含むことができる。あるいは、図７Ｂ〜７Ｄに示されているような厚く幅広の信号トレース、バス、またはプレーン８３は、前記のグランドプレーン、バス、またはトレース８２の回路層の上にパターン形成回路層を含むことができる。

図５Ｒを参照すると、電圧レギュレータまたはコンバータ回路４１のノードＰは、パッシベーション層５の上の、図１Ｂ、１Ｃ、２Ｂ、２Ｃ、３Ｂ、３Ｃ、および３Ｄに示されているような、前記の電源プレーン、バス、またはトレース８１、８１１、または８１２を通じて、メモリセル２１５のＰＭＯＳトランジスタ２１１６および２１１８のソース、センス増幅器２１４のＰＭＯＳトランジスタ２１１２および２１１４のソース、ラッチ回路２１７’のＰＭＯＳトランジスタ２９０１’および２９０２’のソース、および内部レシーバ２１２’のＰＭＯＳトランジスタ２１０４’および２１０４のソースに接続されうることがわかる。前記の電源プレーン、バス、またはトレース８１、８１１、または８１２は、図７Ｂ〜７Ｄに示されているような厚く幅広の信号トレース、バス、またはプレーン８３のパターン形成回路層８３１および／または８３２の上にパターン形成回路層を含むことができる。あるいは、図７Ｂ〜７Ｄに示されているような厚く幅広の信号トレース、バス、またはプレーン８３は、前記の電源プレーン、バス、またはトレース８１の回路層の上にパターン形成回路層を含むことができる。電圧レギュレータまたはコンバータ回路４１のノードＲｓは、パッシベーション層５の上の、図１Ｃ、２Ｃ、および３Ｃに示されているような、前記のグランドプレーン、バス、またはトレース８２または８２１を通じて、メモリセル２１５のＮＭＯＳトランジスタ２１１５および２１１７のソース、センス増幅器２１４のＮＭＯＳトランジスタ２１１１および２１１３のソース、ラッチ回路２１７’のＮＭＯＳトランジスタ２９０３’および２９０４’のソース、および内部レシーバ２１２’のＮＭＯＳトランジスタ２１０３’および２１０３のソースに接続されうる。前記のグランドプレーン、バス、またはトレース８２または８２１は、図７Ｂ〜７Ｄに示されているような厚く幅広の信号トレース、バス、またはプレーン８３のパターン形成回路層８３１および／または８３２の上にパターン形成回路層を含むことができる。あるいは、図７Ｂ〜７Ｄに示されているような厚く幅広の信号トレース、バス、またはプレーン８３は、前記のグランドプレーン、バス、またはトレース８２の回路層の上にパターン形成回路層を含むことができる。

図５Ｓを参照すると、パッシベーション層５の上の厚い金属線、トレース、またはプレーン８３の別の重要なアプリケーションを使用して、正確なアナログ信号をトランスポートすることができることがわかる。厚い金属線、トレース、またはプレーン８３は、単位長さ当たりの抵抗および静電容量が低いという特性を有し、したがって、アナログ信号の信号ひずみも低くなる。図５Ｓは、複数のアナログ回路２１、２２、２３、および２４を接続するオーバーパッシベーション金属バス、トレース、または線８３を備える回路設計を示している。設計は、内部回路２１、２２、２３、および２４がアナログ回路であるか、またはアナログ回路とデジタル回路とを含む混合モード回路であるという点を除いて図５Ｂと類似している。パッシベーション層５の上の厚い金属バス、トレース、または線８３は、アナログ回路２１、２２、２３、および２４を接続する。アナログ回路２１の出力ノードＹｏから出力されるアナログ信号は、内部回路２２の入力ノードＵｉ’に、まずパッシベーション層５の下の細線金属構造６３１を通り、次いでパッシベーション層５の上の厚い金属バス、トレース、またはプレーン８３を通り、次いでパッシベーション層５の下の細線金属構造６３２ａおよび６３２ｂを通るようにして伝送されうる。アナログ回路２１の出力ノードＹｏから出力されるアナログ信号は、内部回路２３の入力ノードＶｉ’に、まずパッシベーション層５の下の細線金属構造６３１を通り、次いでパッシベーション層５の上の厚い金属バス、トレース、またはプレーン８３を通り、次いでパッシベーション層５の下の細線金属構造６３２ａおよび６３２ｃを通るようにして伝送されうる。アナログ回路２１の出力ノードＹｏから出力されるアナログ信号は、内部回路２４の入力ノードＷｉ’に、まずパッシベーション層５の下の細線金属構造６３１を通り、次いでパッシベーション層５の上の厚い金属バス、トレース、またはプレーン８３を通り、次いでパッシベーション層５の下の細線金属構造６３４を通るようにして伝送されうる。

アナログ回路２１、２２、２３、および２４としては、オペアンプ、増幅器、プリアンプ、電力増幅器、アナログ／デジタル（Ａ／Ｄ）コンバータ、デジタル／アナログ（Ｄ／Ａ）コンバータ、パルス再整形回路、スイッチドキャパシタフィルタ、ＲＣフィルタ、または他の種類のアナログ回路とすることができる。図５Ｔは、図５Ｓの内部回路２１が、出力ノードＹｏがパッシベーション層５の上の金属相互接続線またはトレース８３に接続されているオペアンプ２１８である場合を示している。オペアンプ２１８は、ＣＭＯＳ技術をベースとするものであり、これについてはＭ． Ｓｈｏｊｉ「ＣＭＯＳ Ｄｉｇｉｔａｌ Ｃｉｒｃｕｉｔ Ｔｅｃｈｎｏｌｏｇｙ」、Ｐｒｅｎｔｉｃｅ−Ｈａｌｌ， Ｉｎｃ， Ｎｅｗ Ｊｅｒｓｅｙ（１９８７年）を参照のこと。差分アナログ信号は、オペアンプ２１８内に設けられ、２つのｎ型ＭＯＳトランジスタ２１２５および２１２７ならびに２つのｐ型ＭＯＳトランジスタ２１２６および２１２８を備える差分回路２１９の２つの入力ノードＹｉ＋およびＹｉ−に入力することができ、これらの入力ノードＹｉ＋およびＹｉ−は、それぞれ、ｐ型ＭＯＳトランジスタ２１２８および２１２６のゲートに接続される。ｐ型ＭＯＳトランジスタ２１２６および２１２８のソースは、抵抗器２１３４の抵抗によって決定されるノード２１３８における電圧によって制御されるｐ型ＭＯＳトランジスタ２１３２のドレインに接続される。ｎ型ＭＯＳトランジスタ２１２７およびｐ型ＭＯＳトランジスタ２１２８のドレインにおける差分回路２１９の出力は、ｎ型ＭＯＳトランジスタ２１３５のゲートおよびキャパシタ２１３３の上部電極２１３３１に接続される。出力ノードＹｏは、キャパシタ２１３３の底部電極２１３３２、ｎ型ＭＯＳトランジスタ２１３５のドレイン、およびｐ型ＭＯＳトランジスタ２１３６のドレインのところにある。ｐ型ＭＯＳトランジスタ２１３６は、抵抗器２１３４の抵抗によって決定されるノード２１３８における電圧によって制御される。したがって、出力ノードＹｏにおける電圧は、ｎ型ＭＯＳトランジスタ２１３５がオンにされる程度と差分回路２１９の出力によって制御される。キャパシタ２１３３は、アナログ回路に使用されることが多く、通常は、好適な１つまたは複数のプロセスによって、例えば、ＭＯＳキャパシタ（ポリゲートおよびシリコン基板をキャパシタ２１３３の２つの電極として使用する）、またはポリ−ポリキャパシタ（poly-to-poly capacitor）（第１のポリシリコンおよび第２のポリシリコンをキャパシタ２１３３の２つの電極として使用する）によって形成される。キャパシタ２１３３は、入力ノードＹｉ＋およびＹｉ−から入力されるノイズを低減する機能を持つことができる。抵抗器２１３４も、アナログ回路に使用されることが多く、通常は、シリコン基板中のドーピング密度がｎウェルもしくはｐウェルなどの１０¹⁵〜１０¹⁷／ｃｍ³、またはＮ⁺拡散もしくはＰ⁺拡散などの１０¹⁹〜１０²¹／ｃｍ³である不純物添加拡散領域、および／または不純物添加ポリシリコンによって形成される。図５Ｔに示されている回路は、入力電圧Ｙｉ＋とＹｉ−の差分値を比例増幅する電圧Ｙｏを出力することができる。

図５Ｂ〜５Ｚに例示されている厚い金属バス、トレース、またはプレーン８３および８３’は、回路金属層８３１および／または８３２ならびに図７Ｂ〜７Ｄに示されているポリマー層９５、９８、および／または９９を形成することによって、または回路金属層８０１および／または８０２ならびに図１５Ａ〜２１Ｋに示されているポリマー層９５、９７、９８、および／または９９を形成することによって実現できる。

図５Ｂ、５Ｋ、５Ｓ、７Ｂ、７Ｃ、および７Ｄにおいて、パッシベーション層５の上の厚い金属トレース、バス、またはプレーン８３は、内部回路２１、２２、２３、または２４に入力されるか、または内部回路２１、２２、２３、または２４から出力される信号をトランスポートするために使用されうる。図５Ｋ、５Ｓ、５Ｕ、および５Ｖ〜５Ｚでは、点線５は、パッシベーション層を示し、粗いトレースは、パッシベーション層５の上に形成されたオーバーパッシベーションスキーム１０２のトレースを示し、細いトレースは、パッシベーション層５の下に形成されたトレースを示す。

第３の実施形態：完全なアーキテクチャ
本開示により、粗金属導体を形成するスキームまたは技術は、ＩＣチップに関して別の利点をもたらしうる。例えば、パッシベーション層５の上の金属トレース、バス、またはプレーン８３もしくは８３’は、金、銅、銀、パラジウム、ロジウム、白金、ルテニウム、ニッケル、アルミニウム、またはハンダを含むことができ、ハンダバンプ、ハンダパッド、ハンダボール、金バンプ、金パッド、Ｐｄパッド、アルミニウムパッド、またはワイヤボンディングパッドなどのさまざまな種類の接触構造を金属トレース、バス、またはプレーン８３上に形成することで、ＩＣチップを外部回路に容易に接続することができる。ＩＣチップは、外部回路に接続され、外部回路と通信することができる。信号が外部回路もしくはコンポーネントに伝送される場合、（１）外部回路、寄生要素、またはコンポーネントの大電流負荷を駆動し、（２）外部回路もしくはコンポーネントからノイズを含む信号を検出し、（３）内部回路が外部回路もしくはコンポーネントからのサージ電気刺激によって損傷するのを防止するために何らかのオフチップ回路が必要である。

図８Ｂ、９Ｂ、および１０Ｂは、本開示の第３の例示的な実施形態によるアーキテクチャの概略を示している。図８Ｂは、本開示の第３の例示的な実施形態による回路図を示している。図９Ｂは、図８Ｂの回路図を明確にする上面図である。図１０Ｂは、図８Ｂの回路図を明確にする断面図である。

図８Ｂ、９Ｂ、および１０Ｂを参照すると、オフチップバッファ４２が、金属トレース、バス、またはプレーン８３を通して内部回路２１の出力ノードＸｏおよび内部回路２２、２３、および２４の入力ノードＵｉ、Ｖｉ、およびＷｉに接続されていることがわかる。プリント回路基板、ボールグリッドアレイ（ＢＧＡ）基板、フレキシブル基板、半導体チップ、金属基板、ガラス基板、またはセラミック基板などの外部回路に接続するための金属バンプ８９は、再分配された金属トレース８３ｒの接点８３１０上に形成されうる。接点８３１０は、再分配金属トレース８３ｒを通してパッシベーション層５内の開口部５３９によって露出されている元のパッド６３９０に接続することができ、上面斜視図における接点８３１０の位置は、元のパッド６３９０の位置と異なる。元のパッド６３９０は、オフチップバッファ４２およびオフチップＥＳＤ回路４３に接続される。信号は、内部回路２１から外部回路へ、厚い金属バス、トレース、またはプレーン８３を通り、次いでオフチップバッファ４２を通り、次いで厚い金属バス、トレース、またはプレーン８３ｒを通るようにして伝送され、信号は、外部回路から内部回路２２、２３、および／または２４へ、厚い金属トレース、バス、またはプレーン８３ｒを通り、オフチップバッファ４２を通り、次いで厚い金属バス、トレース、またはプレーン８３を通るようにして伝送され、信号は、内部回路２１から内部回路２２、２３、および／または２４へ、厚い金属バス、トレース、またはプレーン８３を通るようにして伝送されうる。オフチップバッファ４２を内部回路２４に接続する、パッシベーション層５の上の金属トレース８３の全長は、２５０マイクロメートルから２．５ミリメートルまでの範囲、好ましくは５００から１ミリメートルまでの範囲、好ましくは１０００から８０００マイクロメートルまでの範囲とすることができる。

上面斜視図で見た開口部５３１、５３２、５３４、および５３９’の形状は、丸形、正方形、矩形、または多角形であるものとしてよい。開口部５３１、５３２、５３４、および５３９’が丸形である場合、開口部５３１、５３２、および５３４は、０．１から２００ミクロンまでの範囲、１から１００ミクロンまでの範囲、または好ましくは、０．１から３０ミクロンまでの範囲の寸法を有することができる。開口部５３１、５３２、および５３４が正方形である場合、開口部５３１、５３２、および５３４は、０．１から２００ミクロンまでの範囲、１から１００ミクロンまでの範囲、または好ましくは、０．１から３０ミクロンまでの範囲の幅を有することができる。開口部５３１、５３２、および５３４が矩形である場合、開口部５３１、５３２、および５３４は、０．１から２００ミクロンまでの範囲、１から１００ミクロンまでの範囲、または好ましくは、０．１から３０ミクロンまでの範囲の幅、および１ミクロンから１センチメートルまでの範囲の長さを有することができる。開口部５３１、５３２、および５３４が５つより多い辺を有している多角形である場合、開口部５３１、５３２、および５３４は、０．１から２００ミクロンまでの範囲、１から１００ミクロンまでの範囲、または好ましくは、０．１から３０ミクロンまでの範囲の最大対角長を有する。あるいは、開口部５３１、５３２、および５３４は、０．１から２００ミクロンまでの範囲、１から１００ミクロンまでの範囲、または好ましくは、０．１から３０ミクロンまでの範囲の最大の横方向寸法を有する。ある場合には、開口部５３１、５３２、および５３４は、０．１から３０ミクロンまでの範囲の幅を有し、ポリマー層９５内の開口部９５３１、９５３２、および９５１４の下側部分は２０から１００ミクロンまでの範囲の幅を有する。

あるいは、図８Ｃを参照すると、要素４２は、オフチップレシーバであってもよいことがわかる。オフチップレシーバ４２は、厚い金属バス、トレース、またはプレーン８３を通して内部回路２１、２２、２３、および２４の入力ノードに接続される。

あるいは、図８Ｇを参照すると、要素４２は、オフチップドライバであってもよいことがわかる。オフチップドライバ４２は、厚い金属バス、トレース、またはプレーン８３を通して内部回路２１、２２、２３、および２４の出力ノードにのみ接続される。

図８Ｂおよび８Ｃは、パッシベーション層５の上の厚い金属トレース８３が外部ドライバまたは外部レシーバなどのオフチップバッファ４２と内部回路２１、２２、２３、および２４とを接続する簡略化された回路図を示している。図９Ｂは、図８Ｂおよび８Ｃに示されている回路を実現する半導体チップの上面図であり、図９Ｂに示されている粗いトレース８３および８３ｒは、パッシベーション層５の上に形成されたトレースを意味し、図９Ｂに示されている細いトレース６９、６３２ａ、６３２ｂ、および６３２ｃは、パッシベーション層５の下に形成されたトレースを意味する。図１０Ｂは、図８Ｂおよび８Ｃに示されている回路を実現する半導体チップの断面図である。図９Ｂは、図１０Ｂに示されている半導体チップの上面図である。図８Ｂ、９Ｂ、１０Ｂ、１０Ｃ、１０Ｄ、および１０Ｅは、内部回路および外部回路の接続のチップ全体の設計を考慮して、パッシベーション層５の下の細線ＩＣ金属構造６３９、６３９’、６３１、６３２、６３４、および６９ならびにパッシベーション層５の上の粗い金属トレース８３、８３１、８３２、および８３ｒの２つの階層を使用する開示の回路アーキテクチャを示している。

図８Ｂ、９Ｂ、および１０Ｂを参照すると、内部回路２１は、図５Ｂ〜５Ｊおよび５Ｓ〜５Ｔで説明されているように、パッシベーション層５の上の厚い金属バス、トレース、またはプレーン８３を通じて信号を他の内部回路２２、２３、および２４に出力することができ、それに加えて、内部回路２１は、信号を外部回路に、パッシベーション層５の下の細線金属トレース６３１、次いでパッシベーション層５の上の厚い金属トレース８３、パッシベーション層５の下の細線金属トレース６３９’、外部ドライバなどのオフチップバッファ４２、パッシベーション層５の下の細線金属トレース６９、パッシベーション層５の上の再分配されたトレース８３ｒ、および再分配されたトレース８３ｒ上の金属バンプ８９と順に通して、出力することができることがわかる。

図８Ｃ、９Ｂ、および１０Ｂを参照すると、内部回路２４から出力される信号は、図５Ｋ〜５Ｒで説明されているように、パッシベーション層５の上の厚い金属バス、トレース、またはプレーン８３’を通じて内部回路２１に伝送され、それに加えて、外部回路から出力される信号は、内部回路２１に、金属バンプ８９、再分配されたトレース８３ｒ、パッシベーション層５の下の細線金属トレース６９、外部レシーバなどのオフチップバッファ４２、パッシベーション層５の下の細線金属トレース６３９’、パッシベーション層５の上の厚い金属バス、トレース、またはプレーン８３’、およびパッシベーション層５の下の細線金属トレース６３１’を通して伝送されうることがわかる。内部回路２４から出力される信号は、図５Ｋ〜５Ｒで説明されているように、パッシベーション層５の上の厚い金属バス、トレース、またはプレーン８３’を通じて内部回路２２に伝送され、それに加えて、外部回路から出力される信号は、内部回路２２に、金属バンプ８９、再分配されたトレース８３ｒ、パッシベーション層５の下の細線金属トレース６９、外部レシーバなどのオフチップバッファ４２、パッシベーション層５の下の細線金属トレース６３９’、パッシベーション層５の上の厚い金属バス、トレース、またはプレーン８３’、パッシベーション層５の下の細線金属トレース６３２ａ’および６３２ｂ’を通して伝送されうる。内部回路２４から出力される信号は、図５Ｋ〜５Ｒで説明されているように、パッシベーション層５の上の厚い金属バス、トレース、またはプレーン８３’を通じて内部回路２３に伝送され、それに加えて、外部回路から出力される信号は、内部回路２３に、金属バンプ８９、再分配されたトレース８３ｒ、パッシベーション層５の下の細線金属トレース６９、外部レシーバなどのオフチップバッファ４２、パッシベーション層５の下の細線金属トレース６３９’、パッシベーション層５の上の厚い金属バス、トレース、またはプレーン８３’、パッシベーション層５の下の細線金属トレース６３２ａ’および６３２ｃ’を通して伝送されうる。

本実施形態において、図８Ｂおよび８Ｃを参照すると、内部スキーム２００におけるパッシベーション層５の上の厚い金属バス、トレース、またはプレーン８３もしくは８３’を通じて伝送される信号は、外部ドライバまたはレシーバなどの、オフチップバッファ４２を含むオフチップ回路４０、およびオフチップＥＳＤ（静電放電）回路４３を通して、外部回路（図示せず）に、または外部回路（図示せず）から伝送することができることがわかる。オフチップＥＳＤ回路４３は、パッシベーション層５の下のトレース６９を通じてオフチップバッファ４２と並列に接続される。再分配された金属トレース８３ｒは、異なる場所に再配置された、図１０ＢのＩＣ細線金属（Ｉ／Ｏ）パッド６３９０、例えば図１０Ｂのオーバーパッシベーション金属パッド８３１０の再分配に使用することができ、その結果、金属バンプ８９を通して、またはワイヤボンディングでパッド８３１０に接合されたワイヤを通して、別の半導体チップ、ボールグリッドアレイ（ＢＧＡ）基板、またはセラミック基板に、金−金接合技術を使用して、または金−スズ接合技術を使用して、７から２５マイクロメートルまでの範囲の厚さを有する金層を好ましくは含む金属バンプ８９を通じて、フレキシブル基板に、または異方性導電膜（ＡＣＦ）もしくは異方性導電ペースト（ＡＣＰ）を介して、７から２５マイクロメートルまでの範囲の厚さを有する金層を好ましくは含む金属バンプ８９を通じて、ガラス基板に接続される。再分配された金属線、トレース、またはプレーン８３ｒは、オーバーパッシベーション相互接続スキーム８３を形成する際に形成されうる。

図１１Ｆを参照すると、図８Ｂおよび８Ｃのオフチップ回路４０は、外部回路に接続するために、２つのダイオード４３３１および４３３２からなるオフチップＥＳＤ回路４３、およびオフチップバッファ４２を備えることができることがわかる。

第１の態様では、オフチップバッファ４２は、厚く幅広の回路トレース８３を通じて内部回路２０に接続される入力ノードＦ、およびオフチップＥＳＤ回路４３と並列に、金属バンプ８９に接続される出力ノードＥを有する、図８Ｂに示されている回路アーキテクチャへの応用における、図１１Ａに示されているような、オフチップドライバ４２１とすることができる。図１１Ａは、２段カスケードオフチップドライバ４２１の一例、ＣＭＯＳカスケードドライバを示している。カスケードドライバは、インバータの複数の段を備えることができる。オフチップドライバ４２１は、２つのインバータ４２１’および４２１”を備え、インバータ４２１’は、ＮＭＯＳデバイス４２０１およびＰＭＯＳデバイス４２０２からなり、インバータ４２１”は、ＮＭＯＳデバイス４２０３およびＰＭＯＳデバイス４２０４からなる。ＰＭＯＳデバイス４２０２およびＮＭＯＳデバイス４２０１のゲートは、入力ノードＦとして使用され、ＰＭＯＳデバイス４２０４およびＮＭＯＳデバイス４２０３のドレインは、出力ノードＥとして使用される。ＰＭＯＳデバイス４２０２およびＮＭＯＳデバイス４２０１のドレインは、ＰＭＯＳデバイス４２０４およびＮＭＯＳデバイス４２０３のゲートに接続される。

図１１Ａを参照すると、パッシベーション層５の上の、図１Ｂ、１Ｃ、２Ｂ、２Ｃ、３Ｂ、３Ｃ、および３Ｄに示されているような、前記の電源プレーン、バス、トレース８１、８１１、または８１２は、電圧レギュレータまたはコンバータ回路４１のノードＰとＰＭＯＳデバイス４２０２および４２０４のソースとを接続することができることがわかる。前記の電源プレーン、バス、またはトレース８１、８１１、または８１２は、図１０Ｂ〜１０Ｄおよび１０Ｇに示されているような厚く幅広の信号トレース、バス、またはプレーン８３のパターン形成回路層８３１および／または８３２の上にパターン形成回路層を含むことができる。あるいは、図１０Ｂ〜１０Ｄおよび１０Ｇに示されているような厚く幅広の信号トレース、バス、またはプレーン８３は、前記の電源プレーン、バス、またはトレース８１の回路層の上にパターン形成回路層を含むことができる。パッシベーション層５の上の、図１Ｃ、２Ｃ、および３Ｃに示されているような、前記のグランドプレーン、バス、トレース８２または８２１は、電圧レギュレータまたはコンバータ回路４１のノードＲｓとＮＭＯＳデバイス４２０１および４２０３のソースとを接続することができる。前記のグランドプレーン、バス、またはトレース８２または８２１は、図１０Ｂ〜１０Ｅおよび１０Ｇに示されているような厚く幅広の信号トレース、バス、またはプレーン８３のパターン形成回路層８３１および／または８３２の上にパターン形成回路層を含むことができる。あるいは、図１０Ｂ〜１０Ｅおよび１０Ｇに示されているような厚く幅広の信号トレース、バス、またはプレーン８３は、前記のグランドプレーン、バス、またはトレース８２の回路層の上にパターン形成回路層を含むことができる。

図１１Ａのオフチップドライバの第１の段４２１’は、オフチップドライバ４２１の入力ノードＦに接続されている内部回路２０内のすべてのＮＭＯＳデバイスに比べて大きな物理的チャネル幅と物理的チャネル長との比を有するＮＭＯＳデバイス４２０１とオフチップドライバ４２１の入力ノードＦに接続されている内部回路２０内のすべてのＰＭＯＳデバイスに比べて大きな物理的チャネル幅と物理的チャネル長との比を有するＰＭＯＳデバイス４２０２とを備えるインバータである。ＮＭＯＳトランジスタ４２０３が有する物理的チャネル幅と物理的チャネル長との比は、例えば約２０から２０，０００までの範囲、好ましくは例えば約３０から３００までの範囲であるものとしてよい。ＰＭＯＳトランジスタ４２０４が有する物理的チャネル幅と物理的チャネル長との比は、例えば約４０から４０，０００までの範囲、好ましくは例えば約６０から６００までの範囲であるものとしてよい。オフチップドライバ４２１の出力電流は、段の数およびオフチップドライバのそれぞれの段で使用されるトランジスタのサイズ（Ｗ／Ｌ、ＭＯＳトランジスタのチャネル幅とチャネル長との比、より正確には、ＭＯＳ実効チャネル幅と実効チャネル長との比）に比例する。オフチップドライバ４２１は、５ｍＡから５Ａまでの範囲、好ましくは１０ｍＡから１００ｍＡまでの範囲の駆動電流を出力することができる。

図１１Ａに示されているオフチップドライバ４２１が、パワーマネージメントチップ用の図８Ｂに示されている回路アーキテクチャに適用されるとすると、オフチップドライバ４２１のＮＭＯＳトランジスタ４２０３が有する物理的チャネル幅と物理的チャネル長との比は、例えば約２，０００から２００，０００までの範囲、好ましくは例えば約２，０００から２０，０００までの範囲であるものとしてよい。ＰＭＯＳトランジスタ４２０４が有する物理的チャネル幅と物理的チャネル長との比は、例えば約４，０００から４００，０００までの範囲、好ましくは例えば約４，０００から４０，０００までの範囲であるものとしてよい。オフチップドライバ４２１は、５００ｍＡから５０Ａまでの範囲、好ましくは５００ｍＡから５Ａまでの範囲の駆動電流を出力することができる。

第２の態様では、オフチップバッファ４２は、厚く幅広の回路トレース８３を通じて内部回路２１、２２、および２３に接続される出力ノードＦ、およびオフチップＥＳＤ回路４３と並列に、金属バンプ８９に接続される入力ノードＥを有する、図８Ｃに示されている回路アーキテクチャへの応用における、図１１Ｂに示されているような、オフチップレシーバ４２２とすることができる。図１１Ｂは、２段カスケードオフチップレシーバ４２２の一例、ＣＭＯＳカスケードレシーバを示している。オフチップレシーバ４２２は、金属バンプ８９を通じて外部回路から信号を受信し、増幅された信号を、厚く幅広のトレースまたはバス８３’を通して内部回路２１、２２、および２３に出力することができる。オフチップレシーバ４２２の、外部回路の近くにある第１の段４２２’は、ＮＭＯＳデバイス４２０５およびＰＭＯＳデバイス４２０６を有し、ノイズを含む外部信号を検出するように設計されているサイズを持つインバータである。第１の段は、別のチップからの信号などの、ノイズを含む信号を、外部回路もしくはコンポーネントから点Ｅで受信する。オフチップレシーバ４２２の第２の段４２２”も、好適な１つまたは複数のプロセスによって、例えば、より大きなサイズのＮＭＯＳデバイス４２０７およびＰＭＯＳデバイス４２０８によって形成されることを除いてインバータである。インバータの第２の段は、内部回路のノイズを含む外部信号の信号品位を復元するために使用される。ＰＭＯＳデバイス４２０５およびＮＭＯＳデバイス４２０６のゲートは、入力ノードＥとして使用され、ＰＭＯＳデバイス４２０８およびＮＭＯＳデバイス４２０７のドレインは、出力ノードＦとして使用される。ＰＭＯＳデバイス４２０６およびＮＭＯＳデバイス４２０５のドレインは、ＰＭＯＳデバイス４２０８およびＮＭＯＳデバイス４２０７のゲートに接続される。

図１１Ｂを参照すると、パッシベーション層５の上の、図１Ｂ、１Ｃ、２Ｂ、２Ｃ、３Ｂ、３Ｃ、および３Ｄに示されているような、前記の電源プレーン、バス、トレース８１、８１１、または８１２は、電圧レギュレータまたはコンバータ回路４１のノードＰとＰＭＯＳデバイス４２０６および４２０８のソースとを接続することができることがわかる。前記の電源プレーン、バス、またはトレース８１、８１１、または８１２は、図１０Ｂ〜１０Ｄおよび１０Ｇに示されているような厚く幅広の信号トレース、バス、またはプレーン８３のパターン形成回路層８３１および／または８３２の上にパターン形成回路層を含むことができる。あるいは、図１０Ｂ〜１０Ｄおよび１０Ｇに示されているような厚く幅広の信号トレース、バス、またはプレーン８３は、前記の電源プレーン、バス、またはトレース８１の回路層の上にパターン形成回路層を含むことができる。パッシベーション層５の上の、図１Ｃ、２Ｃ、および３Ｃに示されているような、前記のグランドプレーン、バス、トレース８２または８２１は、電圧レギュレータまたはコンバータ回路４１のノードＲｓとＮＭＯＳデバイス４２０５および４２０７のソースとを接続することができる。前記のグランドプレーン、バス、またはトレース８２または８２１は、図１０Ｂ〜１０Ｅおよび１０Ｇに示されているような厚く幅広の信号トレース、バス、またはプレーン８３のパターン形成回路層８３１および／または８３２の上にパターン形成回路層を含むことができる。あるいは、図１０Ｂ〜１０Ｅおよび１０Ｇに示されているような厚く幅広の信号トレース、バス、またはプレーン８３は、前記のグランドプレーン、バス、またはトレース８２の回路層の上にパターン形成回路層を含むことができる。

図１１Ｂのオフチップレシーバの第１の段４２２’は、オフチップレシーバ４２２の出力ノードＦに接続されている内部回路２０内のすべてのＮＭＯＳデバイスに比べて大きな物理的チャネル幅と物理的チャネル長との比を有するＮＭＯＳデバイス４２０５とオフチップレシーバ４２２の出力ノードＦに接続されている内部回路２０内のすべてのＰＭＯＳデバイスに比べて大きな物理的チャネル幅と物理的チャネル長との比を有するＰＭＯＳデバイス４２０６とを備えるインバータである。ＮＭＯＳトランジスタ４２０７が有する物理的チャネル幅と物理的チャネル長との比は、例えば約１０から２０，０００までの範囲、好ましくは例えば約１０から３００までの範囲であるものとしてよい。ＰＭＯＳトランジスタ４２０８が有する物理的チャネル幅と物理的チャネル長との比は、例えば約２０から４０，０００までの範囲、好ましくは例えば約２０から６００までの範囲であるものとしてよい。オフチップレシーバ４２２は、２ｍＡから５Ａまでの範囲、好ましくは３ｍＡから１００ｍＡまでの範囲の駆動電流を出力することができる。

図１１Ｂに示されているオフチップレシーバ４２２が、パワーマネージメントチップ用の図８Ｃに示されている回路アーキテクチャに適用されるとすると、オフチップレシーバ４２２のＮＭＯＳトランジスタ４２０７が有する物理的チャネル幅と物理的チャネル長との比は、例えば約１０から２０，０００までの範囲、好ましくは例えば約１０から３００までの範囲であるものとしてよい。ＰＭＯＳトランジスタ４２０８が有する物理的チャネル幅と物理的チャネル長との比は、例えば約２０から４０，０００までの範囲、好ましくは例えば約２０から６００までの範囲であるものとしてよい。オフチップレシーバ４２２は、１５０ｍＡから５０Ａまでの範囲、好ましくは１５０ｍＡから５Ａまでの範囲の駆動電流を出力することができる。

第３の態様では、オフチップバッファ４２は、厚く幅広の回路トレース８３を通じて内部回路２０に接続される入力ノードＦ、およびオフチップＥＳＤ回路４３と並列に、金属バンプ８９に接続される出力ノードＥを有する、図８Ｂに示されている回路アーキテクチャへの応用における、図１１Ｃに示されているような、トライステートバッファ４２３とすることができる。図１１Ｃは、オフチップトライステートバッファ４２３の一例を示しており、オフチップドライバとして、複数の論理ゲートがバスなどの同じ出力を駆動することを可能にするＩＣチップにおける共通設計である。オフチップドライバとして使用されるトライステートバッファ４２３は、２つのＰＭＯＳデバイス４２１０および４２１２ならびに２つのＮＭＯＳデバイス４２０９および４２１１を備えることができる。ＰＭＯＳデバイス４２１０およびＮＭＯＳデバイス４２０９のゲートは、入力ノードＦとして使用され、ＰＭＯＳデバイス４２１２およびＮＭＯＳデバイス４２１１のドレインは、出力ノードＥとして使用される。ＰＭＯＳデバイス４２１０のドレインは、ＰＭＯＳデバイス４２１２のソースに接続される。ＮＭＯＳデバイス４２０９のドレインは、ＮＭＯＳデバイス４２１１のソースに接続される。トライステートバッファ４２３は、ＮＭＯＳデバイス４２１１のゲートに伝送されるイネーブル信号およびＰＭＯＳデバイス４２１２のゲートに伝送されるイネーブル（バー）信号によって制御されるスイッチ機能を有するものとしてよい。図１１Ｃのオフチップトライステートバッファは、ゲート付きインバータとみなすことができる。イネーブル信号ＥｎがＨｉｇｈレベルである（Ｅｎ￣はＬｏｗレベル）場合、オフチップトライステートバッファは信号を外部回路に出力する。信号ＥｎがＬｏｗレベルに設定された（Ｅｎ￣はＨｉｇｈレベル）場合、信号は外部回路に出力されない。オフチップトライステートバッファ４２３は、外部データバスを駆動するように設定される。

図１１Ｃを参照すると、パッシベーション層５の上の、図１Ｂ、１Ｃ、２Ｂ、２Ｃ、３Ｂ、３Ｃ、および３Ｄに示されているような、前記の電源プレーン、バス、またはトレース８１、８１１、または８１２は、電圧レギュレータまたはコンバータ回路４１のノードＰとＰＭＯＳデバイス４２１０のソースとを接続することができることがわかる。前記の電源プレーン、バス、またはトレース８１、８１１、または８１２は、図１０Ｂ〜１０Ｄおよび１０Ｇに示されているような厚く幅広の信号トレース、バス、またはプレーン８３のパターン形成回路層８３１および／または８３２の上にパターン形成回路層を含むことができる。あるいは、図１０Ｂ〜１０Ｄおよび１０Ｇに示されているような厚く幅広の信号トレース、バス、またはプレーン８３は、前記の電源プレーン、バス、またはトレース８１の回路層の上にパターン形成回路層を含むことができる。パッシベーション層５の上の、図１Ｃ、２Ｃ、および３Ｃに示されているような、前記のグランドプレーン、バス、またはトレース８２または８２１は、電圧レギュレータまたはコンバータ回路４１のノードＲｓとＮＭＯＳデバイス４２０９のソースとを接続することができる。前記のグランドプレーン、バス、またはトレース８２または８２１は、図１０Ｂ〜１０Ｅおよび１０Ｇに示されているような厚く幅広の信号トレース、バス、またはプレーン８３のパターン形成回路層８３１および／または８３２の上にパターン形成回路層を含むことができる。あるいは、図１０Ｂ〜１０Ｅおよび１０Ｇに示されているような厚く幅広の信号トレース、バス、またはプレーン８３は、前記のグランドプレーン、バス、またはトレース８２の回路層の上にパターン形成回路層を含むことができる。

ＮＭＯＳトランジスタ４２０９および４２１１が有する物理的チャネル幅と物理的チャネル長との比は、例えば約２０から２０，０００までの範囲、好ましくは例えば約３０から３００までの範囲であるものとしてよい。ＰＭＯＳトランジスタ４２１０および４２１２が有する物理的チャネル幅と物理的チャネル長との比は、例えば約４０から４０，０００までの範囲、好ましくは例えば約６０から６００までの範囲であるものとしてよい。トライステートバッファ４２３は、５ｍＡから５Ａまでの範囲、好ましくは１０ｍＡから１００ｍＡまでの範囲の駆動電流を出力することができる。

図１１Ａに示されているトライステートバッファ４２３が、パワーマネージメントチップ用の図８Ｂに示されている回路アーキテクチャに適用されるとすると、トライステートバッファ４２３のＮＭＯＳトランジスタ４２０９および４２１１が有する物理的チャネル幅と物理的チャネル長との比は、例えば約２，０００から２００，０００までの範囲、好ましくは例えば約２，０００から２０，０００までの範囲であるものとしてよい。ＰＭＯＳトランジスタ４２１０および４２１２が有する物理的チャネル幅と物理的チャネル長との比は、例えば約４，０００から４００，０００までの範囲、好ましくは例えば約４，０００から４０，０００までの範囲であるものとしてよい。トライステートバッファ４２３は、５００ｍＡから５０Ａまでの範囲、好ましくは５００ｍＡから５Ａまでの範囲の駆動電流を出力することができる。

第４の態様では、オフチップバッファ４２は、厚く幅広の回路トレース８３’を通じて内部回路２１、２２、および２３に接続される出力ノードＦ、およびオフチップＥＳＤ回路４３と並列に、金属バンプ８９に接続される入力ノードＥを有する、図８Ｃに示されている回路アーキテクチャへの応用における、図１１Ｅに示されているような、トライステートバッファ４２３とすることができる。図１１Ｅは、オフチップレシーバとしての、オフチップトライステートバッファ４２３の一例を示している。オフチップレシーバとして使用されるトライステートバッファ４２３は、２つのＰＭＯＳデバイス４２１０および４２１２ならびに２つのＮＭＯＳデバイス４２０９および４２１１を備えることができる。ＰＭＯＳデバイス４２１０およびＮＭＯＳデバイス４２０９のゲートは、入力ノードＥとして使用され、ＰＭＯＳデバイス４２１２およびＮＭＯＳデバイス４２１１のドレインは、出力ノードＦとして使用される。ＰＭＯＳデバイス４２１０のドレインは、ＰＭＯＳデバイス４２１２のソースに接続される。ＮＭＯＳデバイス４２０９のドレインは、ＮＭＯＳデバイス４２１１のソースに接続される。トライステートバッファ４２３は、ＮＭＯＳデバイス４２１１のゲートに伝送されるイネーブル信号およびＰＭＯＳデバイス４２１２のゲートに伝送されるイネーブル（バー）信号によって制御されるスイッチ機能を有するものとしてよい。イネーブル信号ＥｎがＨｉｇｈレベルである（Ｅｎ￣はＬｏｗレベル）場合、オフチップトライステートバッファは信号を内部回路２０に出力する。信号ＥｎがＬｏｗレベルに設定された（Ｅｎ￣はＨｉｇｈレベル）場合、信号は内部回路２０に出力されない。

図１１Ｅを参照すると、パッシベーション層５の上の、図１Ｂ、１Ｃ、２Ｂ、２Ｃ、３Ｂ、３Ｃ、および３Ｄに示されているような、前記の電源プレーン、バス、またはトレース８１、８１１、または８１２は、電圧レギュレータまたはコンバータ回路４１のノードＰとＰＭＯＳデバイス４２１０のソースとを接続することができることがわかる。前記の電源プレーン、バス、またはトレース８１、８１１、または８１２は、図１０Ｂ〜１０Ｄおよび１０Ｇに示されているような厚く幅広の信号トレース、バス、またはプレーン８３のパターン形成回路層８３１および／または８３２の上にパターン形成回路層を含むことができる。あるいは、図１０Ｂ〜１０Ｄおよび１０Ｇに示されているような厚く幅広の信号トレース、バス、またはプレーン８３は、前記の電源プレーン、バス、またはトレース８１の回路層の上にパターン形成回路層を含むことができる。パッシベーション層５の上の、図１Ｃ、２Ｃ、および３Ｃに示されているような、前記のグランドプレーン、バス、またはトレース８２または８２１は、電圧レギュレータまたはコンバータ回路４１のノードＲｓとＮＭＯＳデバイス４２０９のソースとを接続することができる。前記のグランドプレーン、バス、またはトレース８２または８２１は、図１０Ｂ〜１０Ｅおよび１０Ｇに示されているような厚く幅広の信号トレース、バス、またはプレーン８３のパターン形成回路層８３１および／または８３２の上にパターン形成回路層を含むことができる。あるいは、図１０Ｂ〜１０Ｅおよび１０Ｇに示されているような厚く幅広の信号トレース、バス、またはプレーン８３は、前記のグランドプレーン、バス、またはトレース８２の回路層の上にパターン形成回路層を含むことができる。

ＮＭＯＳトランジスタ４２０９および４２１１が有する物理的チャネル幅と物理的チャネル長との比は、例えば約２０から２０，０００までの範囲、好ましくは例えば約３０から３００までの範囲であるものとしてよい。ＰＭＯＳトランジスタ４２１０および４２１２が有する物理的チャネル幅と物理的チャネル長との比は、例えば約４０から４０，０００までの範囲、好ましくは例えば約６０から６００までの範囲であるものとしてよい。トライステートバッファ４２３は、５ｍＡから５Ａまでの範囲、好ましくは１０ｍＡから１００ｍＡまでの範囲の駆動電流を出力することができる。

図１１Ｅに示されているトライステートバッファ４２３が、パワーマネージメントチップ用の図８Ｃに示されている回路アーキテクチャに適用されるとすると、トライステートバッファ４２３のＮＭＯＳトランジスタ４２０９および４２１１が有する物理的チャネル幅と物理的チャネル長との比は、例えば約２，０００から２００，０００までの範囲、好ましくは例えば約２，０００から２０，０００までの範囲であるものとしてよい。ＰＭＯＳトランジスタ４２１０および４２１２が有する物理的チャネル幅と物理的チャネル長との比は、例えば約４，０００から４００，０００までの範囲、好ましくは例えば約４，０００から４０，０００までの範囲であるものとしてよい。トライステートバッファ４２３は、５００ｍＡから５０Ａまでの範囲、好ましくは５００ｍＡから５Ａまでの範囲の駆動電流を出力することができる。

さまざまなオフチップ入力および出力バッファがありうる。上記の例は、ＣＭＯＳレベルの信号用である。外部信号がトランジスタ−トランジスタ論理（ＴＴＬ）レベルである場合、ＣＭＯＳ／ＴＴＬバッファが必要になる。外部信号がエミッタ結合型論理（ＥＣＬ）レベルである場合、ＣＭＯＳ／ＥＣＬインターフェイスバッファが必要になる。インバータの１つまたは複数の段を、外部回路２０と図１１Ｃに示されているようなオフチップドライバとして使用されるか、または図１１Ｅに示されているようなオフチップレシーバとして使用されるオフチップトライステートバッファ４２３との間に追加することができる。

第５の態様では、オフチップバッファ４２は、図８Ｂに示されている回路アーキテクチャへの応用において、図１１Ｄに示されていうような、第１のレベルのインバータ４２１’および第２のレベルのインバータ４２１”からなるオフチップドライバ４２１とすることができ、第１のレベルのインバータ４２１’は、第２のレベルのインバータ４２１”に直列接続され、第２のレベルのインバータ４２１”は、第１のレベルのインバータ４２１’に互いに並列に接続される。図８Ｅは、図８Ｃに示されている回路アーキテクチャに適用される図１１Ｄのオフチップドライバ４２１を伴う回路図を示している。図９Ｃは、図８Ｅの回路図を明確にする上面斜視図である。図１０Ｈは、図８Ｅの回路図を明確にするチップ構造を示す図である。オフチップドライバ４２１は、厚く幅広の回路トレース８３を通して内部回路２０に接続された入力ノードＦ、およびオフチップＥＳＤ回路４３と並列に、金属バンプ８９に接続された出力ノードＥを有する。第１のレベルのインバータ４２１’内のＰＭＯＳデバイスおよびＮＭＯＳデバイスのゲートは、入力ノードＦとして使用され、第２のレベルのインバータ４２１”内のＰＭＯＳデバイスおよびＮＭＯＳデバイスのドレインは、出力ノードＥとして使用される。第１のレベルのインバータ４２１’内のＰＭＯＳデバイスおよびＮＭＯＳデバイスのドレインは、パッシベーション層５の上の厚く幅広の金属トレースもしくはバス８３ｓを通して第２のレベルのインバータ４２１”内のＰＭＯＳデバイスおよびＮＭＯＳデバイスのゲートに接続される。第２のレベルのインバータ４２１”内のＰＭＯＳデバイスおよびＮＭＯＳデバイスのドレインは、パッシベーション層５の上の厚く幅広の金属トレースもしくはバス８３ｒを通して金属バンプ８９に接続される。２から３０マイクロメートルまでの範囲の厚さを有する、ポリイミドなどのポリマー層９５上に形成されたパターン形成回路層８３１は、厚く幅広の金属トレースもしくはバス８３ｒ、８３ｓ、および８３からなるものとしてよい、つまり、厚く幅広の金属トレースもしくはバス８３ｒ、８３ｓ、および８３は、図１０Ｈに示されているように、同時に形成できるということである。

あるいは、複数のパターン形成回路層および複数のポリマー層を、パッシベーション層５の上に形成することができ、ポリマー層のうちの１つは、パターン形成回路層のうちの隣接する２つの層の間にある。厚く幅広の金属トレースまたはバス８３ｓは、パターン形成回路層のうちの下側の層内に形成され、厚く幅広の金属トレースまたはバス８３ｓは、パターン形成回路層のうちの上側の層内に、また厚く幅広の金属トレースまたはバス８３ｓの上に、形成されうる。厚く幅広の金属トレースまたはバス８３は、パターン形成回路層のうちの下側の層内に一部を、パターン形成回路層のうちの上側の槽内に別の一部を有することができる。

図１１Ｄを参照すると、パッシベーション層５の上の、図１Ｂ、１Ｃ、２Ｂ、２Ｃ、３Ｂ、３Ｃ、および３Ｄに示されているような、前記の電源プレーン、バス、またはトレース８１、８１１、または８１２は、電圧レギュレータまたはコンバータ回路４１のノードＰを第１のレベルのインバータ４２１’内のＰＭＯＳデバイスのソースおよび第２のレベルのインバータ４２１”内のＰＭＯＳデバイスのソースに接続することができることがわかる。前記の電源プレーン、バス、またはトレース８１、８１１、または８１２は、図１０Ｈに示されているような厚く幅広の信号トレース、バス、またはプレーン８３のパターン形成回路層８３１の上にパターン形成回路層を含むことができる。あるいは、図１０Ｈに示されているような厚く幅広の信号トレース、バス、またはプレーン８３は、前記の電源プレーン、バス、またはトレース８１の回路層の上にパターン形成回路層を含むことができる。パッシベーション層５の上の、図１Ｃ、２Ｃ、および３Ｃに示されているような、前記のグランドプレーン、バス、またはトレース８２または８２１は、電圧レギュレータまたはコンバータ回路４１のノードＲｓ、第１のレベルのインバータ４２１’内のＮＭＯＳデバイスのソース、および第２のレベルのインバータ４２１”内のＮＭＯＳデバイスのソースを接続することができる。前記のグランドプレーン、バス、またはトレース８２または８２１は、図１０Ｈに示されているような厚く幅広の信号トレース、バス、またはプレーン８３のパターン形成回路層８３１の上にパターン形成回路層を含むことができる。あるいは、図１０Ｈに示されているような厚く幅広の信号トレース、バス、またはプレーン８３は、前記のグランドプレーン、バス、またはトレース８２の回路層の上にパターン形成回路層を含むことができる。

第２のレベルのインバータ４２１”内のＮＭＯＳトランジスタのそれぞれが有する物理的チャネル幅と物理的チャネル長との比は、例えば約２０から２０，０００までの範囲、好ましくは例えば約３０から３００までの範囲であるものとしてよく、これは第１のレベルのインバータ４２１’内のＮＭＯＳトランジスタと比べて、１．５倍から５倍、好ましくは自然指数関数的倍数だけ大きい。第２のレベルのインバータ４２１”内のＰＭＯＳトランジスタのそれぞれが有する物理的チャネル幅と物理的チャネル長との比は、例えば約４０から４０，０００までの範囲、好ましくは例えば約６０から６００までの範囲であるものとしてよく、これは第１のレベルのインバータ４２１’内のＰＭＯＳトランジスタと比べて、１．５倍から５倍、好ましくは自然指数関数的倍数だけ大きい。オフチップドライバ４２１は、５ｍＡから５Ａまでの範囲、好ましくは１０ｍＡから１００ｍＡまでの範囲の駆動電流を、金属バンプ８９を通して外部回路に出力することができる。

図１１Ｄに示されているオフチップドライバ４２１が、パワーマネージメントチップ用の図８Ｂに示されている回路アーキテクチャに適用されるとすると、第２のレベルのインバータ４２１”内のＮＭＯＳトランジスタのそれぞれが有する物理的チャネル幅と物理的チャネル長との比は、例えば約２，０００から２００，０００までの範囲、好ましくは例えば約２，０００から２０，０００までの範囲であるものとしてよい。第２のレベルのインバータ４２１”内のＰＭＯＳトランジスタのそれぞれが有する物理的チャネル幅と物理的チャネル長との比は、例えば約４，０００から４００，０００までの範囲、好ましくは例えば約４，０００から４０，０００までの範囲であるものとしてよい。オフチップドライバ４２１は、５００ｍＡから５０Ａまでの範囲、好ましくは５００ｍＡから５Ａまでの範囲の駆動電流を、金属バンプ８９を通して外部回路に出力することができる。

第６の態様では、オフチップバッファ４２は、図８Ｂに示されている回路アーキテクチャへの応用において、図１１Ｇに示されていうような、第１のレベルのインバータ４２１’、第２のレベルのインバータ４２１”、第３のレベルのインバータ４２１”’、および第４のレベルのインバータ４２１”’からなるオフチップドライバ４２１とすることができ、第１のレベルのインバータ４２１’は、第２のレベルのインバータ４２１”に直列接続され、第２のレベルのインバータ４２１”は、第３のレベルのインバータ４２１”’に直列接続され、第３のレベルのインバータ４２１’は、第４のレベルのインバータ４２１””に直列接続される。図８Ｆは、図８Ｃに示されている回路アーキテクチャに適用される図１１Ｇのオフチップドライバ４２１を伴う回路図を示している。図９Ｄは、図８Ｆの回路図を明確にする上面斜視図である。図１０Ｉは、図８Ｆの回路図を明確にするチップ構造を示す図である。オフチップドライバ４２１は、厚く幅広の回路トレース８３を通して内部回路２０に接続された入力ノードＦ、およびオフチップＥＳＤ回路４３と並列に、金属バンプ８９に接続された出力ノードＥを有する。第１のレベルのインバータ４２１’内のＰＭＯＳデバイスおよびＮＭＯＳデバイスのゲートは、入力ノードＦとして使用され、第４のレベルのインバータ４２１””内のＰＭＯＳデバイスおよびＮＭＯＳデバイスのドレインは、出力ノードＥとして使用される。第１のレベルのインバータ４２１’内のＰＭＯＳデバイスおよびＮＭＯＳデバイスのドレインは、パッシベーション層５の下の細線金属トレースもしくはバスを通じて第２のレベルのインバータ４２１”内のＰＭＯＳデバイスおよびＮＭＯＳデバイスのゲートに接続される。第２のレベルのインバータ４２１”内のＰＭＯＳデバイスおよびＮＭＯＳデバイスのドレインは、パッシベーション層５の下の細線金属トレースもしくはバスを通じて第３のレベルのインバータ４２１”’内のＰＭＯＳデバイスおよびＮＭＯＳデバイスのゲートに接続される。第３のレベルのインバータ４２１”’内のＰＭＯＳデバイスおよびＮＭＯＳデバイスのドレインは、パッシベーション層５の下の細線金属トレースもしくはバスを通じて第４のレベルのインバータ４２１””内のＰＭＯＳデバイスおよびＮＭＯＳデバイスのゲートに接続される。第４のレベルのインバータ４２１””内のＰＭＯＳデバイスおよびＮＭＯＳデバイスのドレインは、パッシベーション層５の上の厚く幅広の金属トレースもしくはバス８３ｒを通して金属バンプ８９に接続される。２から３０マイクロメートルまでの範囲の厚さを有する、ポリイミドなどのポリマー層９５上に形成されたパターン形成回路層８３１は、厚く幅広の金属トレースもしくはバス８３ｒおよび８３からなるものとしてよい、つまり、厚く幅広の金属トレースもしくはバス８３ｒおよび８３は、図１０Ｉに示されているように、同時に形成できるということである。

図１１Ｇを参照すると、パッシベーション層５の上の、図１Ｂ、１Ｃ、２Ｂ、２Ｃ、３Ｂ、３Ｃ、および３Ｄに示されているような、前記の電源プレーン、バス、またはトレース８１、８１１、または８１２は、電圧レギュレータまたはコンバータ回路４１のノードＰを第１のレベルのインバータ４２１’内のＰＭＯＳデバイスのソース、第２のレベルのインバータ４２１”内のＰＭＯＳデバイスのソース、第３のレベルのインバータ４２１”’内のＰＭＯＳデバイスのソース、および第４のレベルのインバータ４２１””内のＰＭＯＳデバイスのソースに接続することができることがわかる。前記の電源プレーン、バス、またはトレース８１、８１１、または８１２は、図１０Ｉに示されているような厚く幅広の信号トレース、バス、またはプレーン８３のパターン形成回路層８３１の上にパターン形成回路層を含むことができる。あるいは、図１０Ｉに示されているような厚く幅広の信号トレース、バス、またはプレーン８３は、前記の電源プレーン、バス、またはトレース８１の回路層の上にパターン形成回路層を含むことができる。パッシベーション層５の上の、図１Ｃ、２Ｃ、および３Ｃに示されているような、前記のグランドプレーン、バス、またはトレース８２または８２１は、電圧レギュレータまたはコンバータ回路４１のノードＲｓ、第１のレベルのインバータ４２１’内のＮＭＯＳデバイスのソース、第２のレベルのインバータ４２１”内のＮＭＯＳデバイスのソース、第３のレベルのインバータ４２１”’内のＮＭＯＳデバイスのソース、および第４のレベルのインバータ４２１””内のＮＭＯＳデバイスのソースを接続することができる。前記のグランドプレーン、バス、またはトレース８２または８２１は、図１０Ｉに示されているような厚く幅広の信号トレース、バス、またはプレーン８３のパターン形成回路層８３１の上にパターン形成回路層を含むことができる。あるいは、図１０Ｉに示されているような厚く幅広の信号トレース、バス、またはプレーン８３は、前記のグランドプレーン、バス、またはトレース８２の回路層の上にパターン形成回路層を含むことができる。

第４のレベルのインバータ４２１””内のＮＭＯＳトランジスタが有する物理的チャネル幅と物理的チャネル長との比は、第３のレベルのインバータ４２１”’内のＮＭＯＳトランジスタと比べて、１．５倍から５倍、好ましくは自然指数関数的倍数だけ大きく、これは、第２のレベルのインバータ４２１”内のＮＭＯＳトランジスタと比べて、１．５倍から５倍、好ましくは自然指数関数的倍数だけ大きく、これは、第１のレベルのインバータ４２１’内のＮＭＯＳトランジスタと比べて、１．５倍から５倍、好ましくは自然指数関数的倍数だけ大きい。第４のレベルのインバータ４２１””内のＰＭＯＳトランジスタが有する物理的チャネル幅と物理的チャネル長との比は、第３のレベルのインバータ４２１”’内のＰＭＯＳトランジスタと比べて、１．５倍から５倍、好ましくは自然指数関数的倍数だけ大きく、これは、第２のレベルのインバータ４２１”内のＰＭＯＳトランジスタと比べて、１．５倍から５倍、好ましくは自然指数関数的倍数だけ大きく、これは、第１のレベルのインバータ４２１’内のＰＭＯＳトランジスタと比べて、１．５倍から５倍、好ましくは自然指数関数的倍数だけ大きい。オフチップドライバ４２１は、５ｍＡから５Ａまでの範囲、好ましくは１０ｍＡから１００ｍＡまでの範囲の駆動電流を、金属バンプ８９を通して外部回路に出力することができる。

第４のレベルのインバータ４２１””内のＮＭＯＳトランジスタが有する物理的チャネル幅と物理的チャネル長との比は、例えば約２０から２０，０００までの範囲、好ましくは例えば約３０から３００までの範囲であるものとしてよい。第４のレベルのインバータ４２１””内のＰＭＯＳトランジスタが有する物理的チャネル幅と物理的チャネル長との比は、例えば約４０から４０，０００までの範囲、好ましくは例えば約６０から６００までの範囲であるものとしてよい。第３のレベルのインバータ４２１”’内のＮＭＯＳトランジスタが有する物理的チャネル幅と物理的チャネル長との比は、例えば約７から７，０００までの範囲、好ましくは例えば約１０から１００までの範囲であるものとしてよい。第３のレベルのインバータ４２１”’内のＰＭＯＳトランジスタが有する物理的チャネル幅と物理的チャネル長との比は、例えば約１３から１３，０００までの範囲、好ましくは例えば約２０から２００までの範囲であるものとしてよい。第２のレベルのインバータ４２１”内のＮＭＯＳトランジスタが有する物理的チャネル幅と物理的チャネル長との比は、例えば約２から２，０００までの範囲、好ましくは例えば約３から３０までの範囲であるものとしてよい。第２のレベルのインバータ４２１”内のＰＭＯＳトランジスタが有する物理的チャネル幅と物理的チャネル長との比は、例えば約４から４，０００までの範囲、好ましくは例えば約６から７０までの範囲であるものとしてよい。

図１１Ｄに示されているオフチップドライバ４２１が、パワーマネージメントチップ用の図８Ｂに示されている回路アーキテクチャに適用されるとすると、第４のレベルのインバータ４２１””内のＮＭＯＳトランジスタが有する物理的チャネル幅と物理的チャネル長との比は、例えば約２，０００から２００，０００までの範囲、好ましくは例えば約２，０００から２０，０００までの範囲であるものとしてよい。第４のレベルのインバータ４２１””内のＰＭＯＳトランジスタが有する物理的チャネル幅と物理的チャネル長との比は、例えば約４，０００から４００，０００までの範囲、好ましくは例えば約４，０００から４０，０００までの範囲であるものとしてよい。第３のレベルのインバータ４２１”’内のＮＭＯＳトランジスタが有する物理的チャネル幅と物理的チャネル長との比は、例えば約７００から７０，０００までの範囲、好ましくは例えば約７００から７，０００までの範囲であるものとしてよい。第３のレベルのインバータ４２１”’内のＰＭＯＳトランジスタが有する物理的チャネル幅と物理的チャネル長との比は、例えば約１，３００から１３０，０００までの範囲、好ましくは例えば約１，３００から１３，０００までの範囲であるものとしてよい。第２のレベルのインバータ４２１”内のＮＭＯＳトランジスタが有する物理的チャネル幅と物理的チャネル長との比は、例えば約２３０から２３，０００までの範囲、好ましくは例えば約２３０から２，３００までの範囲であるものとしてよい。第２のレベルのインバータ４２１”内のＰＭＯＳトランジスタが有する物理的チャネル幅と物理的チャネル長との比は、例えば約４００から４０，０００までの範囲、好ましくは例えば約４００から４，０００までの範囲であるものとしてよい。オフチップドライバ４２１は、５００ｍＡから５０Ａまでの範囲、好ましくは５００ｍＡから５Ａまでの範囲の駆動電流を、金属バンプ８９を通して外部回路に出力することができる。

図８Ｂ、８Ｃ，８Ｅ、および８Ｆを参照すると、オフチップバッファ４２は、オフチップＥＳＤ回路４３と並列に、金属バンプ８９に接続されることがわかる。オフチップＥＳＤ回路４３の詳細は、図１Ｆとして参照されうる。オフチップＥＳＤ回路４３は、２つの逆バイアスダイオード４３３１および４３３２からなり、ノードＥは、ダイオード４３３２のアノードに、ダイオード４３３１のカソードに、図１１Ａ、１１Ｄ、または１１Ｇのチップドライバ４２１、図１１Ｂのオフチップレシーバ４２２、または図１１Ｃもしくは１１Ｅのトライステートバッファ４２３などのオフチップバッファ４２に、および金属バンプ８９に接続される。ダイオード４３３１は、外部電圧とグランド電圧Ｖｓｓとの間で逆バイアスをかけられ、ダイオード４３３２は、外部電圧と電源電圧ＶｄｄまたはＶｃｃとの間で逆バイアスをかけられる。

図１１Ｆを参照すると、パッシベーション層５の上の電源バスまたはプレーンを通じて外部電源電圧Ｖｄｄをダイオード４３３２のカソードに供給することができることがわかる。パッシベーション層５の上の、図１Ｃ、２Ｃ、および３Ｃに示されているような、前記のグランドプレーン、バス、トレース８２または８２１は、電圧レギュレータまたはコンバータ回路４１のノードＲｓとダイオード４３３１のカソードとを接続することができる。

したがって、ノードＥにおける電圧は、外部回路から入力される電源電圧Ｖｄｄとグランド電圧Ｖｓｓとの間で、または電源電圧Ｖｄｄとグランド電圧Ｖｓｓとの間でクランプされうる。ノードＥにおける電圧が電源電圧Ｖｄｄを急に超えた場合、電流がノードＥからダイオード４３３２を通って外部回路に放電される。ノードＥにおける電圧が急激に低下してグランド電圧Ｖｓｓ以下になった場合、電流が外部回路からダイオード４３３１を通ってノードＥに流れる。

あるいは、図８Ｂ、８Ｃ、８Ｅ、および８Ｆの回路図内のノードＥは、複数のオフチップＥＳＤ回路４３によって保護することができ、これは図１１Ｈとして参照されうる。例えば、図８Ｄを参照すると、オフチップドライバ４２を金属バンプ８９に接続するノードＥは、複数のオフチップＥＳＤ回路４３によって保護することができることがわかる。オフチップＥＳＤ回路４３のそれぞれは、２つの逆バイアスダイオード４３３１および４３３２からなり、ノードＥは、ダイオード４３３２のアノードに、ダイオード４３３１のカソードに、図１１Ａ、１１Ｄ、または１１Ｇのチップドライバ４２１、図１１Ｂのオフチップレシーバ４２２、または図１１Ｃもしくは１１Ｅのトライステートバッファ４２３などのオフチップバッファ４２に、および金属バンプ８９に接続される。ダイオード４３３１は、外部電圧とグランド電圧Ｖｓｓとの間で逆バイアスをかけられ、ダイオード４３３２は、外部電圧と電源電圧ＶｄｄまたはＶｃｃとの間で逆バイアスをかけられる。

図１１Ｈを参照すると、パッシベーション層５の上の電源バスまたはプレーンを通じて外部電源電圧Ｖｄｄをダイオード４３３２のカソードに供給することができることがわかる。パッシベーション層５の上の、図１Ｃ、２Ｃ、および３Ｃに示されているような、前記のグランドプレーン、バス、またはトレース８２または８２１は、電圧レギュレータまたはコンバータ回路４１のノードＲｓとダイオード４３３１のカソードとを接続することができる。

したがって、ノードＥにおける電圧は、外部回路から入力される電源電圧Ｖｄｄとグランド電圧Ｖｓｓとの間でクランプされうる。ノードＥにおける電圧が電源電圧Ｖｄｄを急に超えた場合、電流がノードＥからダイオード４３３２を通って外部回路に放電される。ノードＥにおける電圧が急激に低下してグランド電圧Ｖｓｓ以下になった場合、電流が外部回路からダイオード４３３１を通ってノードＥに流れる。

図１０Ｂ、１０Ｄ、１０Ｇ、１０Ｈ、および１０Ｉには、パッシベーション層５の上の、前記の厚く幅広の金属トレース８３として使用される部分、および前記の厚く幅広の金属トレース８３ｒとして使用される別の部分を含む、ただ１つのパターン形成回路層８３１がある。パターン形成回路層８３１は、接着／バリア層、接着／バリア層上のシード層、ならびにシード層、接着／バリア層、および底層８３１１を構成するシード層上の電気メッキ金属層８３１２を含むものとしてよい。

図１０Ｂを参照すると、パターン形成回路層８３１を形成するためのプロセスに関して、接着／バリア層は、好適な１つまたは複数のプロセスによって、例えば、パッシベーション層５の窒化ケイ素層上に、またパッシベーション層５内の複数の開口部５３９、５３９’、５３１、５３２、および５３４によって露出される、もっぱらアルミニウムまたは銅から作られているコンタクトパッド６３９０上に、１０００から６０００オングストロームまでの範囲の厚さを有するチタン層もしくはチタンタングステン合金層などのチタン含有層をスパッタリングするか、１０００から６０００オングストロームまでの範囲の厚さを有するクロム層などのクロム含有層をスパッタリングするか、または１０００から６０００オングストロームまでの範囲の厚さを有するタンタル層もしくは窒化タンタル層などのタンタル含有層をスパッタリングすることによって形成されうることがわかる。その後、シード層は、好適な１つまたは複数のプロセスによって、例えば、前記の材料の接着／バリア層上に２００から３０００オングストロームまでの範囲の厚さを有する銅層をスパッタリングすることによって、または前記の材料の接着／バリア層上に２００から３０００オングストロームまでの範囲の厚さを有する金層をスパッタリングすることによって形成されうる。その後、フォトレジスト層は、シード層上に形成され、フォトレジスト層内の複数の開口部がそのシード層を露出することができる。その後、金属層８３１２は、好適な１つまたは複数のプロセスによって、例えば、フォトレジスト層内の開口部によって露出される、シード層として働く銅層上に２から３０マイクロメートルまでの範囲の厚さを有する銅層を電気メッキすることによって、フォトレジスト層内の開口部によって露出される、シード層として働く銅層上に２から３０マイクロメートルまでの範囲の厚さを有する銅層を電気メッキし、次いで、フォトレジスト層内の開口部内の電気メッキされた銅層上に０．５から１０マイクロメートルまでの範囲の厚さを有するニッケル層を電気メッキすることによって、フォトレジスト層内の開口部によって露出される、シード層として働く銅層上に２から３０マイクロメートルまでの範囲の厚さを有する銅層を電気メッキし、フォトレジスト層内の開口部内の電気メッキされた銅層上に０．５から１０マイクロメートルまでの範囲の厚さを有するニッケル層を電気メッキし、次いで、フォトレジスト層内の開口部内の電気メッキされたニッケル層上に０．０５から２マイクロメートルまでの範囲の厚さを有する金層、白金層、パラジウム層、またはルテニウム層を電気メッキすることによって、またはフォトレジスト層内の開口部によって露出される、シード層として働く金層上に２から３０マイクロメートルまでの範囲の厚さを有する金層を電気メッキすることによって形成されうる。その後、フォトレジスト層を取り除くことができる。その後、金属層８３１２の下にないシード層は、ウェットエッチングプロセスを使用するか、またはドライエッチングプロセスを使用することで取り除かれる。その後、金属層８３１２の下にない接着／バリア層は、ウェットエッチングプロセスを使用するか、またはドライエッチングプロセスを使用することで取り除かれる。

パターン形成回路層８３１が形成された後、ポリマー層９９は、好適な１つまたは複数のプロセスによって、例えば、エステルタイプなどのネガ型感光性ポリイミド層を、パターン形成回路層８３１上に、またパッシベーション層５の窒化物層上にスピンオンコーティングし、スピンオンコーティングされた感光性ポリイミド層を露出させ、露出されたポリイミド層を現像し、次いで、現像されたポリイミド層を窒素もしくは無酸素雰囲気中で、３０から２４０分の間、２６５から２８５℃までの範囲の温度で硬化させることによって形成されうる。そこで、開口部９９３９がポリマー層９９内に形成され、これによりパターン形成回路層８３１の接点８３１０を露出させることができる。

金属バンプ８９をポリマー層９９上に、また図１０Ｂおよび１０Ｄに示されているような開口部９９３９によって露出される接点８３１０上に形成するプロセスは、ポリマー層９８上に、また図１５Ｍに例示されているような開口部９８０によって露出される領域８０１ａ上に形成するプロセスとして参照することができる。図１０Ｂおよび１０Ｄに示されているような金属バンプ８９の明細は、図１５Ｍに例示されているような金属バンプ８９の明細として参照することができる。

金属バンプ８９は、テープ自動ボンディング（ＴＡＢ）プロセスによってプリント回路基板、セラミック基板、他の半導体チップ、フレキシブル基板に、または異方性導電膜またはペースト（ＡＣＦまたはＡＣＰ）を介してガラス基板に接続するために使用できる。

あるいは、図１０Ｂを参照すると、０．０５から２マイクロメートルまでの範囲の厚さを有するニッケル層を、開口部９９３９によって露出されている接点８３１０上に無電解メッキすることができ、０．０５から２マイクロメートルまでの範囲の厚さを有する金層、白金層、パラジウム層、またはルテニウム層を、ポリマー層９９内の開口部９９３９内の無電解メッキされたニッケル層上に無電解メッキすることができることがわかる。その後、ワイヤボンディングプロセスを使用して、金線または銅線をポリマー層９９における開口部９９３９内の無電解メッキされた金層上に接合することができる。

あるいは、図１０Ｂを参照すると、金線または銅線は、ワイヤボンディングプロセスを使用してポリマー層９９内の開口部９９３９によって露出される、パターン形成回路層８３１の金層、白金層、パラジウム層、またはルテニウム層上に接合されうることがわかる。

あるいは、図１０Ｃを参照すると、パッシベーション層５の上の、前記の厚く幅広の金属トレース８３として使用される部分、および前記の厚く幅広の金属トレース８３ｒとして使用される別の部分を含む、複数のパターン形成回路層８３１および８３２があるものとしてよいことがわかる。図１０Ｃに示されているパターン形成回路層８３１を形成するためのプロセスは、図１０Ｂに示されているパターン形成回路層８３１を形成するためのプロセスとして参照できる。パターン形成回路層８３２は、接着／バリア層、接着／バリア層上のシード層、ならびにシード層、接着／バリア層、および底層８３２１を構成するシード層上の電気メッキ金属層８３２２を含むものとしてよい。

図１０Ｃを参照すると、パターン形成回路層８３１が形成された後に、ポリマー層９８は、好適な１つまたは複数のプロセスによって、例えば、エステルタイプなどのネガ型感光性ポリイミド層を、パターン形成回路層８３１上に、またパッシベーション層５の窒化物層上にスピンオンコーティングし、スピンオンコーティングされた感光性ポリイミド層を露出させ、露出されたポリイミド層を現像し、次いで、現像されたポリイミド層を窒素もしくは無酸素雰囲気中で、３０から２４０分の間、２６５から２８５℃までの範囲の温度で硬化させることによって形成されうることがわかる。したがって、複数の開口部９８３１、９８３４、および９８３９がポリマー層９８内に形成され、これによりパターン形成回路層８３１の複数のコンタクトパッドを露出させることができる。

図１０Ｃを参照すると、パターン形成回路層８３２を形成するためのプロセスに関して、接着／バリア層は、好適な１つまたは複数のプロセスによって、例えば、ポリマー層９８上に、またポリマー層９８内の複数の開口部９８３９、９８３１、９８３４によって露出されるパターン形成回路層８３１のコンタクトパッド上に、１０００から６０００オングストロームまでの範囲の厚さを有するチタン層もしくはチタンタングステン合金層などのチタン含有層をスパッタリングするか、１０００から６０００オングストロームまでの範囲の厚さを有するクロム層などのクロム含有層をスパッタリングするか、または１０００から６０００オングストロームまでの範囲の厚さを有するタンタル層もしくは窒化タンタル層などのタンタル含有層をスパッタリングすることによって形成されうることがわかる。その後、シード層は、好適な１つまたは複数のプロセスによって、例えば、前記の材料の接着／バリア層上に２００から３０００オングストロームまでの範囲の厚さを有する銅層をスパッタリングすることによって、または前記の材料の接着／バリア層上に２００から３０００オングストロームまでの範囲の厚さを有する金層をスパッタリングすることによって形成されうる。その後、フォトレジスト層は、シード層上に形成され、フォトレジスト層内の複数の開口部がそのシード層を露出することができる。その後、金属層８３２２は、好適な１つまたは複数のプロセスによって、例えば、フォトレジスト層内の開口部によって露出される、シード層として働く銅層上に２から３０マイクロメートルまでの範囲の厚さを有する銅層を電気メッキすることによって、フォトレジスト層内の開口部によって露出される、シード層として働く銅層上に２から３０マイクロメートルまでの範囲の厚さを有する銅層を電気メッキし、次いで、フォトレジスト層内の開口部内の電気メッキされた銅層上に０．５から１０マイクロメートルまでの範囲の厚さを有するニッケル層を電気メッキすることによって、フォトレジスト層内の開口部によって露出される、シード層として働く銅層上に２から３０マイクロメートルまでの範囲の厚さを有する銅層を電気メッキし、フォトレジスト層内の開口部内の電気メッキされた銅層上に０．５から１０マイクロメートルまでの範囲の厚さを有するニッケル層を電気メッキし、次いで、フォトレジスト層内の開口部内の電気メッキされたニッケル層上に０．０５から２マイクロメートルまでの範囲の厚さを有する金層、白金層、パラジウム層、またはルテニウム層を電気メッキすることによって、またはフォトレジスト層内の開口部によって露出される、シード層として働く金層上に２から３０マイクロメートルまでの範囲の厚さを有する金層を電気メッキすることによって形成されうる。その後、フォトレジスト層を取り除くことができる。その後、金属層８３２２の下にないシード層は、ウェットエッチングプロセスを使用するか、またはドライエッチングプロセスを使用することで取り除かれる。その後、金属層８３２２の下にない接着／バリア層は、ウェットエッチングプロセスを使用するか、またはドライエッチングプロセスを使用することで取り除かれる。

パターン形成回路層８３２が形成された後、ポリマー層９９は、好適な１つまたは複数のプロセスによって、例えば、エステルタイプなどのネガ型感光性ポリイミド層を、パターン形成回路層８３２上に、またポリマー層９８上にスピンオンコーティングし、スピンオンコーティングされた感光性ポリイミド層を露出させ、露出されたポリイミド層を現像し、次いで、現像されたポリイミド層を窒素もしくは無酸素雰囲気中で、３０から２４０分の間、２６５から２８５℃までの範囲の温度で硬化させることによって形成されうることがわかる。そこで、開口部９９３９’がポリマー層９９内に形成され、これによりパターン形成回路層８３２の接点８３２０を露出させることができる。

金属バンプ８９をポリマー層９９上に、また図１０Ｃおよび１０Ｅに示されているような開口部９９３９’によって露出される接点８３２０上に形成するプロセスは、ポリマー層９８上に、また図１５Ｍに例示されているような開口部９８０によって露出される領域８０１ａ上に形成するプロセスとして参照することができる。図１０Ｃおよび１０Ｅに示されているような金属バンプ８９の明細は、図１５Ｍに例示されているような金属バンプ８９の明細として参照することができる。

図１０Ｃおよび１０Ｅに示されている金属バンプ８９は、テープ自動ボンディング（ＴＡＢ）プロセスによってプリント回路基板、セラミック基板、他の半導体チップ、フレキシブル基板に、または異方性導電膜またはペースト（ＡＣＦまたはＡＣＰ）を介してガラス基板に接続するために使用できる。

あるいは、図１０Ｃを参照すると、０．０５から２マイクロメートルまでの範囲の厚さを有するニッケル層を、ポリマー層９９内の開口部９９３９’によって露出されている接点８３２０上に無電解メッキすることができ、０．０５から２マイクロメートルまでの範囲の厚さを有する金層、白金層、パラジウム層、またはルテニウム層を、ポリマー層９９内の開口部９９３９’内の無電解メッキされたニッケル層上に無電解メッキすることができることがわかる。その後、ワイヤボンディングプロセスを使用して、金線または銅線をポリマー層９９における開口部９９３９’内の無電解メッキされた金層上に接合することができる。

あるいは、図１０Ｃを参照すると、金線または銅線は、ワイヤボンディングプロセスを使用してポリマー層９９内の開口部９９３９’によって露出される、パターン形成回路層８３２の金層、白金層、パラジウム層、またはルテニウム層上に接合されうることがわかる。

図１０Ｄおよび１０Ｅを参照すると、パターン形成回路層８３１が形成される前に、ポリマー層９５は、好適な１つまたは複数のプロセスによって、例えば、エステルタイプなどのネガ型感光性ポリイミド層を、パッシベーション層５の窒化物層上に、またコンタクトパッド６３９０上にスピンオンコーティングし、スピンオンコーティングされた感光性ポリイミド層を露出させ、露出されたポリイミド層を現像し、次いで、現像されたポリイミド層を窒素もしくは無酸素雰囲気中で、３０から２４０分の間、２６５から２８５℃までの範囲の温度で硬化させることによって適宜形成されうることがわかる。したがって、複数の開口部９５３９、９５３９’、９５３１、９５３２、および９５３４は、ポリマー層９５内に形成され、これによりパッシベーション層５内の開口部５３９、５３９’、５３１、５３２、および５３３によって露出される複数のコンタクトパッド６３９０を露出することができる。ポリマー層９５が形成された後、パターン形成回路層８３１をポリマー層９５上に、また開口部５３９、５３９’、５３１、５３２、および５３３によって露出されるコンタクトパッド６３９０上に形成することができる。前記の材料の接着／バリア層を、ポリマー層９５上に、またポリマー層９５内の開口部９５３９、９５３９’、９５３１、９５３２、および９５３４によって露出されるコンタクトパッド６３９０上にスパッタリングすることができる。

あるいは、図１０Ｆを参照すると、図１１Ａ、１１Ｄ、もしくは１１Ｅのオフチップドライバ、図１１Ｂのオフチップレシーバ、または図１１Ｃもしくは１１Ｅのトライステートバッファなどのオフチップバッファ４２は、パッシベーション層５の下の細線金属トレース６３８を通して、ただしパッシベーション層５の上のトレースもしくはバスを通さずに、内部回路２０に接続することができることがわかる。パッシベーション層５の上の、前記の厚く幅広の金属トレース８３ｒとして使用される部分を含む、ただ１つのパターン形成回路層８３１がありうる。上面斜視図で見たワイヤボンディングで接合されることに関して前記の厚く幅広の金属トレース８３ｒの接点８３１０の位置は、パッシベーション層５内の開口部５３９によって露出されるコンタクトパッドの位置とは異なる。パターン形成回路層８３１を形成するためのプロセスは、図１０Ｂに示されているパターン形成回路層８３１を形成するためのプロセスとして参照できる。ポリマー層９９を形成するためのプロセスは、図１０Ｂに示されているポリマー層９９を形成するためのプロセスとして参照できる。

図１０Ｆを参照すると、金線または銅線は、ワイヤボンディングプロセスを使用してポリマー層９９内の開口部９９３９によって露出される、パターン形成回路層８３１の金層、白金層、パラジウム層、またはルテニウム層上に接合されうることがわかる。

代替として、図１０Ｆを参照すると、０．０５から２マイクロメートルまでの範囲の厚さを有するニッケル層を、ポリマー層９９内の開口部９９３９によって露出されている接点８３１０上に無電解メッキすることができ、０．０５から２マイクロメートルまでの範囲の厚さを有する金層、白金層、パラジウム層、またはルテニウム層を、ポリマー層９９内の開口部９９３９内の無電解メッキされたニッケル層上に無電解メッキすることができることがわかる。その後、ワイヤボンディングプロセスを使用して、金線または銅線をポリマー層９９における開口部９９３９内の無電解メッキされた金層上に接合することができる。

図１０Ｇ〜１０Ｉを参照すると、金線または銅線は、ワイヤボンディングプロセスを使用してポリマー層９９内の開口部９９３９によって露出される、パターン形成回路層８３１の金層、白金層、パラジウム層、またはルテニウム層上に接合されうることがわかる。

代替として、図１０Ｇ〜１０Ｉを参照すると、０．０５から２マイクロメートルまでの範囲の厚さを有するニッケル層を、ポリマー層９９内の開口部９９３９によって露出されている接点８３１０上に無電解メッキすることができ、０．０５から２マイクロメートルまでの範囲の厚さを有する金層、白金層、パラジウム層、またはルテニウム層を、ポリマー層９９内の開口部９９３９内の無電解メッキされたニッケル層上に無電解メッキすることができることがわかる。その後、ワイヤボンディングプロセスを使用して、金線をポリマー層９９における開口部９９３９内の無電解メッキされた金層上に接合することができる。

図８Ｂ〜８Ｆ、９Ｂ〜９Ｂ、および１０Ｂ〜１０Ｉに示されている回路は、フラッシュメモリチップ、ＤＲＡＭメモリチップ、またはＳＲＡＭメモリチップにおいて使用することができる。再分配層８３ｒを使用するＩ／Ｏパッド再配置は、フラッシュ、ＤＲＡＭ、またはＳＲＡＭメモリチップの場合の積層パッケージングに特に有用である。ＤＲＡＭチップのＩ／Ｏパッドは、通常、チップの中心線におおよそそって設計されるため、積層パッケージには使用できない。再分配層８３ｒでは、積層パッケージ内のワイヤボンディングのために中心パッドをチップの周辺に再配置する。図１０Ｆおよび１０Ｇは、バス８３ｒの厚く幅広の金属トレースを介してパッシベーション層５内の開口部５３９によって露出される元のパッド６３９０に接続されている接点８３１０上にワイヤボンディングでワイヤが接合されている特定の例を示している。図８Ｂ、９Ｂ、１０Ｂ〜１０Ｇでは、メモリチップへの応用において、ＳＲＡＭセル、またはフラッシュメモリセル、またはＤＲＡＭセルは、センス増幅器、図５Ｆの内部トライステートバッファ２１３、図５Ｇのパス回路２１６、図５Ｈのラッチ回路２１７、図５Ｉに示されているパス回路２１６と内部ドライバ２１２の回路、または図５Ｊに示されているラッチ回路２１７と内部ドライバ２１２の回路などの、内部回路２１の入力ノードＸｉに接続されている。さまざまな詳細な内部回路２１、およびメモリセルを内部回路２１に接続する方法は、図５Ｆ〜５Ｊに示されているとおりに参照されうる。図８Ｂ、８Ｄ〜８Ｆ、９Ｂ〜９Ｄ、および１０Ｂ〜１０Ｉを参照すると、ＳＲＡＭセル、またはフラッシュセル、またはＤＲＡＭセルは、外部回路に、（１）図５Ｆ〜５Ｊのセンス増幅器２１４を通り、（２）図５Ｆの内部トライステートバッファ２１３、図５Ｇのパス回路２１６、図５Ｈのラッチ回路２１７、図５Ｉに示されているようなパス回路２１６および内部ドライバ２１２の回路、または図５Ｊに示されているようなラッチ回路２１７および内部ドライバ２１２の回路を通り、（３）好適な１つまたは複数のプロセスによって、例えば、積層ビアおよび金属６３１によって形成される第１の細線金属構造を通り、（４）第１のパッシベーション開口部５３１を通って上り、（５）１０Ｇについては、第１のポリマー開口部９５３１も通り、（６）図１０Ｆについては、パッシベーション層５の下の細線金属構造６３８を通り、その一方で、図１０Ｇについては、パッシベーション層５の上の１つまたは複数の金属層内のオーバーパッシベーション金属線、トレース、またはプレーン８３を通り、（７）図１０Ｇについては、第２のポリマー開口部９５３９’を通って下り、（８）第２のパッシベーション開口部５３９’を通り、（９）好適な１つまたは複数のプロセスによって、例えば、オフチップバッファ４２の入力に接続されている、積層ビアおよび金属パッド６３９’によって形成される細線金属構造を通り、（１０）さらに、オフチップＥＳＤ回路４３に、また積層細線金属ビアおよび金属パッド６３９に接続されているオフチップバッファ４２の出力を通り、（１１）さらに、パッシベーション開口部５３９を通り、（１２）１０Ｇについては、第３のポリマー開口部９５３９も通り、そして（１３）オーバーパッシベーション再分配金属線またはトレースまたはプレーン８３ｒを通り、（１４）さらに、ポリマー開口部９９３９によって露出されているオーバーパッシベーション金属パッド８３１０を通り、（１５）接点８３１０または金属バンプ８９上のボンディングワイヤ８９’を通るようにして接続される。

図１０Ｇのように、再分配金属層８３ｒの下、または上にポリマー層がありうることに留意されたい。再分配金属線、トレース、またはプレーン８３ｒは、好適な１つまたは複数のプロセスによって、例えば、１．５μｍから３０μｍまで、例えば２μｍから１０μｍまでの範囲内の厚さを有する（電気メッキまたは無電解メッキされた）金層によって、または２μｍから１００μｍまで、例えば３μｍから２０μｍまでの範囲内の厚さを有する（電気メッキされた）銅層、銅層上の（０．５μｍから５μｍまでの範囲の厚さの）Ｎｉキャップ層、およびＮｉキャップ層上の（０．０５μｍから５μｍまでの範囲の厚さの）ＡｕまたはＰｄまたはＲｕのアセンブリ金属層によって形成されうる。オーバーパッシベーション金属パッド８３１０の金、パラジウム、白金、またはルテニウム層の表面に対しワイヤボンディングを実行する。

図８Ｂ〜８Ｆ、９Ｂ〜９Ｄ、１０Ｂ〜１０Ｅ、および１０Ｇ〜１０Ｉを参照すると、上面斜視図で見たパッシベーション層５内の開口部５３１、５３２、５３４、および５３９’の形状は、丸形、正方形、矩形、または多角形であるものとしてよいことがわかる。開口部５３１、５３２、５３４、５３９、および５３９’が丸形である場合、開口部５３１、５３２、５３４、５３９、および５３９’は、０．１から２００ミクロンまでの範囲、１から１００ミクロンまでの範囲、または好ましくは、０．１から３０ミクロンまでの範囲の寸法を有することができる。開口部５３１、５３２、５３４、５３９、および５３９’が正方形である場合、開口部５３１、５３２、５３４、５３９、および５３９’は、０．１から２００ミクロンまでの範囲、１から１００ミクロンまでの範囲、または好ましくは、０．１から３０ミクロンまでの範囲の幅を有することができる。開口部５３１、５３２、５３４、５３９、および５３９’が矩形である場合、開口部５３１、５３２、５３４、５３９、および５３９’は、０．１から２００ミクロンまでの範囲、１から１００ミクロンまでの範囲、または好ましくは、０．１から３０ミクロンまでの範囲の幅、および１ミクロンから１センチメートルまでの範囲の長さを有することができる。開口部５３１、５３２、５３４、５３９、および５３９’が５つより多い辺を有している多角形である場合、開口部５３１、５３２、５３４、５３９、および５３９'は、０．１から２００ミクロンまでの範囲、１から１００ミクロンまでの範囲、または好ましくは、０．１から３０ミクロンまでの範囲の最大対角長を有する。あるいは、開口部５３１、５３２、５３４、５３９、および５３９’は、０．１から２００ミクロンまでの範囲、１から１００ミクロンまでの範囲、または好ましくは、０．１から３０ミクロンまでの範囲の最大の横方向寸法を有する。図１０Ｃ〜１０Ｅ、１０Ｇ、１０Ｈ、および１０Ｉに示されている場合において、開口部５３１、５３２、５３４、５３９、および５３９’は、０．１から３０ミクロンまでの範囲の幅を有し、ポリマー層９５内の開口部９５３１、９５３２、９５３４、９５３９、および９５３９’の下側部分は２０から１００ミクロンまでの範囲の幅を有する。ポリマー層９５内の開口部９５３１、９５３２、および９５３４は、それぞれ開口部９５３１、９５３２、および９５３４に揃えられているパッシベーション層５内の開口部５３１、５３２、および５３４に比べて大きい幅または横方向寸法を有する下側部分を有する。ポリマー層９５内の開口部９５３１、９５３２、および９５３４は、開口部５３１、５３２、および５３４に近いパッシベーション層５をさらに露出する。ポリマー層９５は、パッシベーション層５内の開口部５３９および５３９’によって露出されたコンタクトパッドの周辺領域を覆うが、ポリマー層９５内の開口部９５３９および９５３９’は、パッシベーション層５内の開口部５３９および５３９’によって露出されたコンタクトパッドの中心領域を露出する。パッシベーション層５内の開口部５３９および５３９’の幅または横方向寸法は、それぞれ開口部９５３９および９５３９’の幅または横方向寸法に比べて大きい。

図８Ａ〜８Ｆでは、点線５は、パッシベーション層を示し、粗いトレースは、パッシベーション層５の上に形成されたオーバーパッシベーションスキーム１０２のトレースを示し、細いトレースは、パッシベーション層５の下に形成されたトレースを示す。図９Ａ〜９Ｄでは、粗いトレースは、パッシベーション層５の上に形成されたオーバーパッシベーションスキーム１０２のトレースを示し、細いトレースは、パッシベーション層５の下に形成されたトレースを示す。図１０Ａに示されているオーバーパッシベーションスキーム１０２は、ポリマー層９９、パターン形成回路層８３１によって形成される金属トレース８３ｒ、ならびに金属バンプ８９を備え、ポリマー層９９内の開口部９９３９は、金属トレース８３ｒの接点８３１０の上にあり、金属バンプ８９は、開口部９９３９内に、接点８３１０上に、およびポリマー層９９上にある。図１０Ｂに示されているオーバーパッシベーションスキーム１０２は、ポリマー層９９、パターン形成回路層８３１によって形成される金属トレース８３および８３ｒ、ならびに金属バンプ８９を備え、ポリマー層９９内の開口部９９３９は、金属トレース８３ｒの接点８３１０の上にあり、金属バンプ８９は、開口部９９３９内に、接点８３１０上に、およびポリマー層９９上にある。図１０Ｃに示されているオーバーパッシベーションスキーム１０２は、ポリマー層９８および９９、パターン形成回路層８３１および８３２によって形成される金属トレース８３および８３ｒ、ならびに金属バンプ８９を備え、ポリマー層９９内の開口部９９３９’は、金属トレース８３ｒの接点８３２０の上にあり、金属バンプ８９は、開口部９９３９’内に、接点８３２０上に、およびポリマー層９９上にある。図１０Ｄに示されているオーバーパッシベーションスキーム１０２は、ポリマー層９５および９９、パターン形成回路層８３１によって形成される金属トレース８３および８３ｒ、ならびに金属バンプ８９を備え、開口部９５３９、９５３９’、９５３１、９５３２、および９５３４は、ポリマー層９５内にあり、ポリマー層９９内の開口部９９３９は、金属トレース８３ｒの接点８３２０の上にあり、金属バンプ８９は、開口部９９３９内に、接点８３２０上に、およびポリマー層９９上にある。図１０Ｅに示されているオーバーパッシベーションスキーム１０２は、ポリマー層９５、９８、および９９、パターン形成回路層８３１および８３２によって形成される金属トレース８３および８３ｒ、ならびに金属バンプ８９を備え、開口部９５３９、９５３９’、９５３１、９５３２、および９５３４は、ポリマー層９５内にあり、ポリマー層９８内の開口部９８３１、９８３４、および９８３９は、パターン形成回路層８３１の上にあり、ポリマー層９９内の開口部９９３９’は、金属トレース８３ｒの接点８３２０の上にあり、金属バンプ８９は、開口部９９３９’内に、接点８３２０上に、およびポリマー層９９上にある。図１０Ｆに示されているオーバーパッシベーションスキーム１０２は、ポリマー層９９とパターン形成回路層８３１によって形成される金属トレース８３ｒを備え、ポリマー層９９内の開口部９９３９は、金属トレース８３ｒの接点８３１０の上にあり、それを露出する。図１０Ｇ〜１０Ｉに示されているオーバーパッシベーションスキーム１０２は、ポリマー層９５および９９とパターン形成回路層８３１によって形成される金属トレース８３および８３ｒとを備え、開口部９５３９、９５３９’、９５３１、９５３２、および９５３４は、ポリマー層９５内にあり、ポリマー層９９内の開口部９９３９は、金属トレース８３ｒの接点８３１０の上にあり、それを露出する。

第４の実施形態：電源／グランドバス設計アーキテクチャ
前記の本開示の第１の実施形態では、外部電源電圧Ｖｄｄが電圧レギュレータまたはコンバータ回路４１に供給され、電圧レギュレータまたはコンバータ回路４１は、電源電圧Ｖｃｃを内部回路２０に出力する。あるいは、電圧または電流サージが内部回路２０を損傷するのを防ぐために必要なＥＳＤ保護回路４４を備えて、外部電源電圧Ｖｄｄを、外部回路から２１、２２、２３、および２４を含む内部回路２０に入力することができる。ＥＳＤ回路４４は、内部回路２１、２２、２３、および２４と並列に接続されている。図１Ｂ、１Ｃ，２Ｂ、２Ｃ、３Ｂ、３Ｃ、および３Ｄの第１の実施形態では、ＥＳＤ回路も追加し、電圧レギュレータまたはコンバータ回路４１と並列に、また内部回路２１、２２、２３、および２４と並列に接続することができる。例えば、図１Ｄに示されている回路は、ＥＳＤ回路４４に加えて図１Ｃの回路を含む。ＥＳＤ回路４４は、外部電源電圧Ｖｄｄを供給する、厚く幅広の電源バスもしくはプレーン８１Ｐに接続された電源ノードＤｐおよび厚く幅広のグランドバスもしくはプレーン８２に接続されたグランドノードＤｇを備える。厚く幅広の電源バスまたはプレーン８１Ｐは、ＥＳＤ回路４４の電源ノードＤｐと電圧レギュレータまたはコンバータ回路４１の電源ノードとを接続する。厚く幅広のグランドバスまたはプレーン８２は、ＥＳＤ回路４４のグランドノードＤｇと電圧レギュレータまたはコンバータ回路４１のグランドノードＲｓとを接続する。図１Ｄの回路内のＥＳＤ回路４４は、厚く幅広のグランドバスもしくはプレーン８２に接続されたアノードおよび厚く幅広の電源バスもしくはプレーン８１Ｐに接続されたカソードを有する、図１２Ｅに示されているような、逆バイアスダイオード４３３３とすることができる。図１Ｄの要素は、図１Ｄの要素と同じ番号で示されている図１Ｃの要素として参照されうる。

図１２Ｂは、ＥＳＤ回路４４と内部回路２０を接続する、パッシベーション層５の上の厚く幅広の電源バスまたはプレーン８１Ｐを含む回路図を示している。図１３Ｂは、図１２Ｂの回路図を明確にする上面図であり、図１３Ｂに示されている太線は、パッシベーション層の上の厚く幅広の金属トレースまたはバスを意味し、図１３Ｂに示されている細線は、パッシベーション層の下の細線金属トレースを意味する。図１４Ｂは、図１２Ｂの回路図を明確にする断面図である。図１２Ｂにおいて、外部電源電圧Ｖｄｄは、ノードＥｐで入力され、Ｖｄｄノード、内部回路２１、２２、２３、および２４の電源ノードＴｐ、Ｕｐ、Ｖｐ、およびＷｐに、パッシベーション層５の上の厚く幅広の電源バスまたはプレーン８１Ｐを通り、パッシベーション開口部５１１、５１２、および５１４を通り、パッシベーション層５の下の電源細線金属トレース６１１、６１２、および６１４を通るようにして分配される。ＥＳＤ回路４４の電源ノードＤｐは、厚く幅広の金属トレース、バスもしくはプレーン８１Ｐ、電源バスに、細線金属トレースもしくはバス６４９を通して、またパッシベーション層５の上の開口部５４９を通して、接続される。厚く幅広の電源バス８１Ｐは、ＮＯＲゲート、ＮＡＮＤゲート、ＡＮＤゲート、ＯＲゲート、オペアンプ、加算器、マルチプレクサ、ダイプレクサ、乗算器、Ａ／Ｄコンバータ、Ｄ／Ａコンバータ、ＣＭＯＳデバイス、バイポーラＣＭＯＳデバイス、バイポーラ回路、ＳＲＡＭセル、ＤＲＡＭセル、不揮発性メモリセル、フラッシュメモリセル、ＥＰＲＯＭセル、ＲＯＭセル、磁気ＲＡＭ（ＭＲＡＭ）、またはセンス増幅器を含んでいてもよい、内部回路２１、２２、２３、および２４の電源ノードＴｐ、Ｕｐ、Ｖｐ、およびＷｐに接続されうる。パッシベーション層５の上の、図１２Ｂに示されている上述の電源バス８１Ｐは、電源電圧Ｖｄｄを利用できる前記の４つの実施形態における内部回路２０もしくは他の回路の電源ノードに接続されうる。図１２Ｂの回路内のＥＳＤ回路４４は、グランドに接続されたアノードおよび厚く幅広の電源バスもしくはプレーン８１Ｐに接続されたカソードを有する、図１２Ｅに示されているような、逆バイアスダイオード４３３３とすることができる。

図１４Ｂでは、パッシベーション層５の上の前記の厚く幅広の金属トレース８１Ｐ、電源バスまたはプレーンとして使用される部分を含む、ただ１つのパターン形成回路層８１１がある。パターン形成回路層８１１は、接着／バリア層、接着／バリア層上のシード層、ならびにシード層、接着／バリア層、および底層８１１１を構成するシード層上の電気メッキ金属層８１１２を含むものとしてよい。

図１４Ｂを参照すると、パターン形成回路層８１１を形成するためのプロセスに関して、接着／バリア層は、好適な１つまたは複数のプロセスによって、例えば、パッシベーション層５の窒化ケイ素層上に、またパッシベーション層５内の複数の開口部５４９、５１１、５１２、および５１４によって露出される、もっぱらアルミニウムまたは銅から作られているコンタクトパッド６４９０上に、１０００から６０００オングストロームまでの範囲の厚さを有するチタン層もしくはチタンタングステン合金層などのチタン含有層をスパッタリングするか、１０００から６０００オングストロームまでの範囲の厚さを有するクロム層などのクロム含有層をスパッタリングするか、または１０００から６０００オングストロームまでの範囲の厚さを有するタンタル層もしくは窒化タンタル層などのタンタル含有層をスパッタリングすることによって形成されうることがわかる。その後、シード層は、好適な１つまたは複数のプロセスによって、例えば、前記の材料の接着／バリア層上に２００から３０００オングストロームまでの範囲の厚さを有する銅層をスパッタリングするか、または前記の材料の接着／バリア層上に２００から３０００オングストロームまでの範囲の厚さを有する金層をスパッタリングすることによって形成されうる。その後、フォトレジスト層は、シード層上に形成され、フォトレジスト層内の複数の開口部がそのシード層を露出することができる。その後、金属層８１１２は、好適な１つまたは複数のプロセスによって、例えば、フォトレジスト層内の開口部によって露出される、シード層として働く銅層上に２から３０マイクロメートルまでの範囲の厚さを有する銅層を電気メッキすることによって、フォトレジスト層内の開口部によって露出される、シード層として働く銅層上に２から３０マイクロメートルまでの範囲の厚さを有する銅層を電気メッキし、次いで、フォトレジスト層内の開口部内の電気メッキされた銅層上に０．５から１０マイクロメートルまでの範囲の厚さを有するニッケル層を電気メッキすることによって、フォトレジスト層内の開口部によって露出される、シード層として働く銅層上に２から３０マイクロメートルまでの範囲の厚さを有する銅層を電気メッキし、フォトレジスト層内の開口部内の電気メッキされた銅層上に０．５から１０マイクロメートルまでの範囲の厚さを有するニッケル層を電気メッキし、次いで、フォトレジスト層内の開口部内の電気メッキされたニッケル層上に０．０５から２マイクロメートルまでの範囲の厚さを有する金層、白金層、パラジウム層、またはルテニウム層を電気メッキすることによって、またはフォトレジスト層内の開口部によって露出される、シード層として働く金層上に２から３０マイクロメートルまでの範囲の厚さを有する金層を電気メッキすることによって形成されうる。その後、フォトレジスト層を取り除くことができる。その後、金属層８１１２の下にないシード層は、ウェットエッチングプロセスを使用するか、またはドライエッチングプロセスを使用することで取り除かれる。その後、金属層８１１２の下にない接着／バリア層は、ウェットエッチングプロセスを使用するか、またはドライエッチングプロセスを使用することで取り除かれる。

パターン形成回路層８１１が形成された後、ポリマー層９９は、好適な１つまたは複数のプロセスによって、例えば、エステルタイプなどのネガ型感光性ポリイミド層を、パターン形成回路層８１１上に、またパッシベーション層５の窒化物層上にスピンオンコーティングし、スピンオンコーティングされた感光性ポリイミド層を露出させ、露出されたポリイミド層を現像し、次いで、現像されたポリイミド層を窒素もしくは無酸素雰囲気中で、３０から２４０分の間、２６５から２８５℃までの範囲の温度で硬化させることによって形成されうる。そこで、開口部９９４９がポリマー層９９内に形成され、これによりパターン形成回路層８１１のコンタクトパッド８１１０を露出させることができる。

図１４Ｂを参照すると、コンタクトパッド８１１０の上に金属バンプを形成するために、接着／バリア層は、好適な１つまたは複数のプロセスによって、例えば、ポリマー層９９上に、また開口部９９４９によって露出されたコンタクトパッド８１１０上に、１０００から６０００オングストロームまでの範囲の厚さを有するチタン層もしくはチタンタングステン合金層などのチタン含有層をスパッタリングするか、１０００から６０００オングストロームまでの範囲の厚さを有するクロム層などのクロム含有層をスパッタリングするか、または１０００から６０００オングストロームまでの範囲の厚さを有するタンタル層もしくは窒化タンタル層などのタンタル含有層をスパッタリングすることによって形成されうることがわかる。その後、シード層は、好適な１つまたは複数のプロセスによって、例えば、前記の材料の接着／バリア層上に２００から３０００オングストロームまでの範囲の厚さを有する銅層をスパッタリングすることによって形成されうる。その後、フォトレジスト層は、シード層上に形成され、フォトレジスト層内の複数の開口部がそのシード層を露出することができる。その後、金属バンプは、好適な１つまたは複数のプロセスによって、例えば、フォトレジスト層内の開口部によって露出される、シード層として働く銅層上に０．５から１０マイクロメートルまでの範囲の厚さを有する銅層を電気メッキし、フォトレジスト層内の開口部内の電気メッキされた銅層上に０．５から１０マイクロメートルまでの範囲の厚さを有するニッケル層を電気メッキし、次いで、フォトレジスト層内の開口部内の電気メッキされたニッケル層上に６０から２００マイクロメートルまでの範囲の厚さを有する、スズ鉛合金、スズ銀合金、またはスズ銀銅合金などのスズ含有層を電気メッキすることによって形成されうる。その後、フォトレジスト層を取り除くことができる。その後、金属バンプの下にないシード層は、ウェットエッチングプロセスを使用するか、またはドライエッチングプロセスを使用することで取り除かれる。その後、金属バンプの下にない接着／バリア層は、ウェットエッチングプロセスを使用するか、またはドライエッチングプロセスを使用することで取り除かれる。その後、金属バンプをリフローして、フリップチップ組み立て用にボール形状にすることができる。この金属バンプは、プリント回路基板、セラミック基板、または他の半導体チップに接続することができる。

図１４Ｂを参照すると、コンタクトパッド８１１０の上に他の種類の金属バンプを形成するために、接着／バリア層は、好適な１つまたは複数のプロセスによって、例えば、ポリマー層９９上に、また開口部９９４９によって露出されたコンタクトパッド８１１０上に、１０００から６０００オングストロームまでの範囲の厚さを有するチタン層もしくはチタンタングステン合金層などのチタン含有層をスパッタリングするか、または１０００から６０００オングストロームまでの範囲の厚さを有するタンタル層もしくは窒化タンタル層などのタンタル含有層をスパッタリングすることによって形成されうることがわかる。その後、シード層は、好適な１つまたは複数のプロセスによって、例えば、前記の材料の接着／バリア層上に２００から３０００オングストロームまでの範囲の厚さを有する金層をスパッタリングすることによって形成されうる。その後、フォトレジスト層は、シード層上に形成され、フォトレジスト層内の複数の開口部がそのシード層を露出することができる。その後、金属バンプは、好適な１つまたは複数のプロセスによって、例えば、フォトレジスト層内の開口部によって露出される、シード層として働く金層上に６から２５マイクロメートルまでの範囲の厚さを有する金層を電気メッキすることによって形成されうる。その後、フォトレジスト層を取り除くことができる。その後、金属バンプの下にないシード層は、ウェットエッチングプロセスを使用するか、またはドライエッチングプロセスを使用することで取り除かれる。その後、金属バンプの下にない接着／バリア層は、ウェットエッチングプロセスを使用するか、またはドライエッチングプロセスを使用することで取り除かれる。金属バンプは、テープ自動ボンディング（ＴＡＢ）プロセスによってフレキシブル基板に接続されるか、または異方性導電膜またはペースト（ＡＣＦまたはＡＣＰ）を介してガラス基板に接続されうる。

あるいは、図１４Ｂを参照すると、０．０５から２マイクロメートルまでの範囲の厚さを有するニッケル層を、開口部９９４９によって露出されているコンタクトパッド８１１０上に無電解メッキすることができ、０．０５から２マイクロメートルまでの範囲の厚さを有する金層、白金層、パラジウム層、またはルテニウム層を、ポリマー層９９内の開口部９９４９内の無電解メッキされたニッケル層上に無電解メッキすることができることがわかる。その後、ワイヤボンディングプロセスを使用して、金線をポリマー層９９における開口部９９４９内の無電解メッキされた金層上に接合することができる。

あるいは、図１４Ｂを参照すると、金線は、ワイヤボンディングプロセスを使用してポリマー層９９内の開口部９９４９によって露出される、パターン形成回路層８１１の金層、白金層、パラジウム層、またはルテニウム層上に接合されうることがわかる。

図１４Ｄを参照すると、パターン形成回路層８１１が形成される前に、ポリマー層９５は、好適な１つまたは複数のプロセスによって、例えば、エステルタイプなどのネガ型感光性ポリイミド層を、パッシベーション層５の窒化物層上に、またコンタクトパッド６４９０上にスピンオンコーティングし、スピンオンコーティングされた感光性ポリイミド層を露出させ、露出されたポリイミド層を現像し、次いで、現像されたポリイミド層を窒素もしくは無酸素雰囲気中で、３０から２４０分の間、２６５から２８５℃までの範囲の温度で硬化させることによって適宜形成されうることがわかる。したがって、複数の開口部９５４９、９５１１、９５１２、および９５１４は、ポリマー層９５内に形成され、これによりパッシベーション層５内の開口部５４９、５１１、５１２、および５１４によって露出される複数のコンタクトパッド６４９０を露出することができる。ポリマー層９５が形成された後、パターン形成回路層８１１をポリマー層９５上に、また開口部５４９、５１１、５１２、および５１４によって露出されるコンタクトパッド６４９０上に形成することができる。前記の材料の接着／バリア層を、ポリマー層９５上に、またポリマー層９５内の開口部９５４９、９５１１、９５１２、および９５１４によって露出されるコンタクトパッド６４９０上にスパッタリングすることができる。

図１２Ｃは、図１２Ｂの電源Ｖｄｄ接続に加えて、グランドＶｓｓ接続をも示している。図１３Ｃは、図１２Ｃの回路図を明確にする上面図であり、図１３Ｃに示されている太線は、パッシベーション層の上の厚く幅広の金属トレースまたはバスを意味し、図１３Ｃに示されている細線は、パッシベーション層の下の細線金属トレースを意味する。図１４Ｃは、図１２Ｃの回路図を明確にする断面図である。図１２Ｃでは、外部グランド電圧Ｖｓｓは、ノードＥｇで入力され、内部回路２１、２２、２３、および２４のＶｓｓノードＴｓ、Ｕｓ、Ｖｓ、およびＷｓに、パッシベーション層５の上の厚く幅広の金属トレース、バス、またはプレーン８２、グランドバスまたはプレーンを通り、パッシベーション層５内の開口部５２１、５２２、および５２４を通り、パッシベーション層５の下の細線金属トレース６２１、６２２、および６２４を通るようにして供給される。厚く幅広のグランドバスまたはプレーン８２は、ＥＳＤ回路４４のＶｓｓノードＤｇに、パッシベーション層５内の開口部５４９’を通り、パッシベーション層５の下の細線グランド金属バス６４９’を通るようにして接続される。パッシベーション層５の上の、図１２Ｃに示されている上述の電源バス８１Ｐは、電源電圧Ｖｄｄを利用できる前記の４つの実施形態における内部回路２０もしくは他の回路の電源ノードに接続されうる。パッシベーション層５の上の、図１２Ｃに示されている上述のグランドバス８２は、グランド電圧Ｖｓｓを利用できる前記の４つの実施形態における内部回路２０もしくは他の回路のグランドノードに接続されうる。図１２Ｃの回路内のＥＳＤ回路４４は、厚く幅広のグランドバスもしくはプレーン８２に接続されたアノードおよび厚く幅広の電源バスもしくはプレーン８１Ｐに接続されたカソードを有する、図１２Ｅに示されているような、逆バイアスダイオード４３３３とすることができる。

図１４Ｃを参照すると、パッシベーション層５の上の、前記のグランドバスまたはプレーン８２およびグランドバスまたはプレーン８２の上の前記の電源バスまたはプレーン８１Ｐを含む、複数のパターン形成回路層８２１および８１２がありうることがわかる。パッシベーション層５上に、また開口部５４９’、５２１、５２２、および５２４によって露出されるコンタクトパッド６４９０’上にパターン形成回路層８２１を形成するためのプロセスは、パッシベーション層５上に、また開口部５４９、５１１、５１２、および５１４によって露出されるコンタクトパッド６４９０上に、図１４Ｂに示されているパターン形成回路層８１１を形成するためのプロセスとして参照されうる。パターン形成回路層８２１は、接着／バリア層、接着／バリア層上のシード層、ならびにシード層、接着／バリア層、および底層８２１１を構成するシード層上の電気メッキ金属層８２１２を含むものとしてよい。パターン形成回路層８１２は、接着／バリア層、接着／バリア層上のシード層、ならびにシード層、接着／バリア層、および底層８１２１を構成するシード層上の電気メッキ金属層８１２２を含むものとしてよい。

図１４Ｃを参照すると、パターン形成回路層８２１が形成された後に、ポリマー層９８は、好適な１つまたは複数のプロセスによって、例えば、エステルタイプなどのネガ型感光性ポリイミド層を、パターン形成回路層８２１上に、またパッシベーション層５の窒化物層上にスピンオンコーティングし、スピンオンコーティングされた感光性ポリイミド層を露出させ、露出されたポリイミド層を現像し、次いで、現像されたポリイミド層を窒素もしくは無酸素雰囲気中で、３０から２４０分の間、２６５から２８５℃までの範囲の温度で硬化させることによって形成されうることがわかる。そこで、開口部９８４９’がポリマー層９８内に形成され、これによりパターン形成回路層８２１のコンタクトパッドを露出させることができる。

図１４Ｃを参照すると、パターン形成回路層８１２を形成するためのプロセスに関して、接着／バリア層は、好適な１つまたは複数のプロセスによって、例えば、ポリマー層９８上に、またポリマー層９８内の開口部９８４９’によって露出されるパターン形成回路層８２１のコンタクトパッド上に、１０００から６０００オングストロームまでの範囲の厚さを有するチタン層もしくはチタンタングステン合金層などのチタン含有層をスパッタリングするか、１０００から６０００オングストロームまでの範囲の厚さを有するクロム層などのクロム含有層をスパッタリングするか、または１０００から６０００オングストロームまでの範囲の厚さを有するタンタル層もしくは窒化タンタル層などのタンタル含有層をスパッタリングすることによって形成されうることがわかる。その後、シード層は、好適な１つまたは複数のプロセスによって、例えば、前記の材料の接着／バリア層上に２００から３０００オングストロームまでの範囲の厚さを有する銅層をスパッタリングすることによって、または前記の材料の接着／バリア層上に２００から３０００オングストロームまでの範囲の厚さを有する金層をスパッタリングすることによって形成されうる。その後、フォトレジスト層は、シード層上に形成され、フォトレジスト層内の複数の開口部がそのシード層を露出することができる。その後、金属層８１２２は、好適な１つまたは複数のプロセスによって、例えば、フォトレジスト層内の開口部によって露出される、シード層として働く銅層上に２から３０マイクロメートルまでの範囲の厚さを有する銅層を電気メッキすることによって、フォトレジスト層内の開口部によって露出される、シード層として働く銅層上に２から３０マイクロメートルまでの範囲の厚さを有する銅層を電気メッキし、次いで、フォトレジスト層内の開口部内の電気メッキされた銅層上に０．５から１０マイクロメートルまでの範囲の厚さを有するニッケル層を電気メッキすることによって、フォトレジスト層内の開口部によって露出される、シード層として働く銅層上に２から３０マイクロメートルまでの範囲の厚さを有する銅層を電気メッキし、フォトレジスト層内の開口部内の電気メッキされた銅層上に０．５から１０マイクロメートルまでの範囲の厚さを有するニッケル層を電気メッキし、次いで、フォトレジスト層内の開口部内の電気メッキされたニッケル層上に０．０５から２マイクロメートルまでの範囲の厚さを有する金層、白金層、パラジウム層、またはルテニウム層を電気メッキすることによって、またはフォトレジスト層内の開口部によって露出される、シード層として働く金層上に２から３０マイクロメートルまでの範囲の厚さを有する金層を電気メッキすることによって形成されうる。その後、フォトレジスト層を取り除くことができる。その後、金属層８１２２の下にないシード層は、ウェットエッチングプロセスを使用するか、またはドライエッチングプロセスを使用することで取り除かれる。その後、金属層８１２２の下にない接着／バリア層は、ウェットエッチングプロセスを使用するか、またはドライエッチングプロセスを使用することで取り除かれる。

パターン形成回路層８１２が形成された後、ポリマー層９９は、好適な１つまたは複数のプロセスによって、例えば、エステルタイプなどのネガ型感光性ポリイミド層を、パターン形成回路層８１２上に、またポリマー層９８上にスピンオンコーティングし、スピンオンコーティングされた感光性ポリイミド層を露出させ、露出されたポリイミド層を現像し、次いで、現像されたポリイミド層を窒素もしくは無酸素雰囲気中で、３０から２４０分の間、２６５から２８５℃までの範囲の温度で硬化させることによって形成されうる。そこで、開口部９９４９’がポリマー層９９内に形成され、これによりパターン形成回路層８１２のコンタクトパッド８１２０を露出させることができる。

図１４Ｃを参照すると、コンタクトパッド８１２０の上に金属バンプを形成するために、接着／バリア層は、好適な１つまたは複数のプロセスによって、例えば、ポリマー層９９上に、また開口部９９４９’によって露出されたコンタクトパッド８１２０上に、１０００から６０００オングストロームまでの範囲の厚さを有するチタン層もしくはチタンタングステン合金層などのチタン含有層をスパッタリングするか、１０００から６０００オングストロームまでの範囲の厚さを有するクロム層などのクロム含有層をスパッタリングするか、または１０００から６０００オングストロームまでの範囲の厚さを有するタンタル層もしくは窒化タンタル層などのタンタル含有層をスパッタリングすることによって形成されうることがわかる。その後、シード層は、好適な１つまたは複数のプロセスによって、例えば、前記の材料の接着／バリア層上に２００から３０００オングストロームまでの範囲の厚さを有する銅層をスパッタリングすることによって形成されうる。その後、フォトレジスト層は、シード層上に形成され、フォトレジスト層内の複数の開口部がそのシード層を露出することができる。その後、金属バンプは、好適な１つまたは複数のプロセスによって、例えば、フォトレジスト層内の開口部によって露出される、シード層として働く銅層上に０．５から１０マイクロメートルまでの範囲の厚さを有する銅層を電気メッキし、フォトレジスト層内の開口部内の電気メッキされた銅層上に０．５から１０マイクロメートルまでの範囲の厚さを有するニッケル層を電気メッキし、次いで、フォトレジスト層内の開口部内の電気メッキされたニッケル層上に６０から２００マイクロメートルまでの範囲の厚さを有する、スズ鉛合金、スズ銀合金、またはスズ銀銅合金などのスズ含有層を電気メッキすることによって形成されうる。その後、フォトレジスト層を取り除くことができる。その後、金属バンプの下にないシード層は、ウェットエッチングプロセスを使用するか、またはドライエッチングプロセスを使用することで取り除かれる。その後、金属バンプの下にない接着／バリア層は、ウェットエッチングプロセスを使用するか、またはドライエッチングプロセスを使用することで取り除かれる。その後、金属バンプをリフローして、ボール形状にすることができる。この金属バンプは、プリント回路基板、セラミック基板、または他の半導体チップに接続することができる。

図１４Ｃを参照すると、コンタクトパッド８１２０の上に他の種類の金属バンプを形成するために、接着／バリア層は、好適な１つまたは複数のプロセスによって、例えば、ポリマー層９９上に、また開口部９９４９’によって露出されたコンタクトパッド８１２０上に、１０００から６０００オングストロームまでの範囲の厚さを有するチタン層もしくはチタンタングステン合金層などのチタン含有層をスパッタリングするか、または１０００から６０００オングストロームまでの範囲の厚さを有するタンタル層もしくは窒化タンタル層などのタンタル含有層をスパッタリングすることによって形成されうることがわかる。その後、シード層は、好適な１つまたは複数のプロセスによって、例えば、前記の材料の接着／バリア層上に２００から３０００オングストロームまでの範囲の厚さを有する金層をスパッタリングすることによって形成されうる。その後、フォトレジスト層は、シード層上に形成され、フォトレジスト層内の複数の開口部がそのシード層を露出することができる。その後、金属バンプは、好適な１つまたは複数のプロセスによって、例えば、フォトレジスト層内の開口部によって露出される、シード層として働く金層上に６から２５マイクロメートルまでの範囲の厚さを有する金層を電気メッキすることによって形成されうる。その後、フォトレジスト層を取り除くことができる。その後、金属バンプの下にないシード層は、ウェットエッチングプロセスを使用するか、またはドライエッチングプロセスを使用することで取り除かれる。その後、金属バンプの下にない接着／バリア層は、ウェットエッチングプロセスを使用するか、またはドライエッチングプロセスを使用することで取り除かれる。金属バンプは、テープ自動ボンディング（ＴＡＢ）プロセスによってフレキシブル基板に接続されるか、または異方性導電膜またはペースト（ＡＣＦまたはＡＣＰ）を介してガラス基板に接続されうる。

あるいは、図１４Ｃを参照すると、０．０５から２マイクロメートルまでの範囲の厚さを有するニッケル層を、ポリマー層９９内の開口部９９４９’によって露出されているコンタクトパッド８１２０上に無電解メッキすることができ、０．０５から２マイクロメートルまでの範囲の厚さを有する金層、白金層、パラジウム層、またはルテニウム層を、ポリマー層９９内の開口部９９４９’内の無電解メッキされたニッケル層上に無電解メッキすることができることがわかる。その後、ワイヤボンディングプロセスを使用して、金線をポリマー層９９における開口部９９４９’内の無電解メッキされた金層上に接合することができる。

あるいは、図１４Ｃを参照すると、金線は、ワイヤボンディングプロセスを使用してポリマー層９９内の開口部９９４９’によって露出される、パターン形成回路層８１２の金層、白金層、パラジウム層、またはルテニウム層上に接合されうることがわかる。

あるいは、パターン形成回路層８２１が形成される前に、ポリマー層は、好適な１つまたは複数のプロセスによって、例えば、エステルタイプなどのネガ型感光性ポリイミド層を、パッシベーション層５の窒化物層上に、またコンタクトパッド６４９０’上にスピンオンコーティングし、スピンオンコーティングされた感光性ポリイミド層を露出させ、露出されたポリイミド層を現像し、次いで、現像されたポリイミド層を窒素もしくは無酸素雰囲気中で、３０から２４０分の間、２６５から２８５℃までの範囲の温度で硬化させることによって適宜形成されうる。したがって、複数の開口部が、ポリマー層内に形成され、これによりパッシベーション層５内の開口部５４９’、５２１、５２２、および５２４によって露出される複数のコンタクトパッド６４９０’を露出することができる。ポリマー層が形成された後、パターン形成回路層８２１をポリマー層上に、また開口部５４９’、５２１、５２２、および５２４によって露出されるコンタクトパッド６４９０’上に形成することができる。前記の材料の接着／バリア層を、ポリマー層上に、またポリマー層内の開口部によって露出されるコンタクトパッド６４９０’上にスパッタリングすることができる。

あるいは、前記の電源バスまたはプレーン８１Ｐおよび前記のグランドバスまたはプレーン８２を、図１２Ｄに示されているように、２つのＥＳＤ回路４４および４５に接続することができる。前記の電源バスまたはプレーン８１Ｐは、内部回路２１、２２、２３、および２４の電源ノードＴｐ、Ｕｐ、Ｖｐ、およびＷｐとＥＳＤ回路４４および４５の電源ノードＤｐおよびＤｐ’とを接続することができる。前記のグランドバスまたはプレーン８２は、内部回路２１、２２、２３、および２４のグランドノードＴｓ、Ｕｓ、Ｖｓ、およびＷｓとＥＳＤ回路４４および４５のグランドノードＤｇおよびＤｇ’とを接続することができる。パッシベーション層５の上の、図１２Ｄに示されている上述の電源バス８１Ｐは、電源電圧Ｖｄｄを利用できる前記の４つの実施形態における内部回路２０もしくは他の回路の電源ノードに接続されうる。パッシベーション層５の上の、図１２Ｄに示されている上述のグランドバス８２は、グランド電圧Ｖｓｓを利用できる前記の４つの実施形態における内部回路２０もしくは他の回路のグランドノードに接続されうる。図１２Ｄの回路内のＥＳＤ回路４４および４５のそれぞれは、厚く幅広のグランドバスもしくはプレーン８２に接続されたアノードおよび厚く幅広の電源バスもしくはプレーン８１Ｐに接続されたカソードを有する、図１２Ｅに示されているような、逆バイアスダイオード４３３３とすることができる。

図１２Ｂ〜１２Ｄ、１３Ｂ、１３Ｃ、および１４Ｂ〜１４Ｄを参照すると、上面斜視図で見たパッシベーション層５内の開口部５１１、５１２、５１４、５２１、５２２、５２４、５４９、および５４９’の形状は、丸形、正方形、矩形、または多角形であるものとしてよいことがわかる。開口部５１１、５１２、５１４、５２１、５２２、５２４、５４９、および５４９’が丸形である場合、開口部５１１、５１２、５１４、５２１、５２２、５２４、５４９、および５４９’は、０．１から２００ミクロンまでの範囲、１から１００ミクロンまでの範囲、または好ましくは、０．１から３０ミクロンまでの範囲の寸法を有することができる。開口部５１１、５１２、５１４、５２１、５２２、５２４、５４９、および５４９’が正方形である場合、開口部５１１、５１２、５１４、５２１、５２２、５２４、５４９、および５４９’は、０．１から２００ミクロンまでの範囲、１から１００ミクロンまでの範囲、または好ましくは、０．１から３０ミクロンまでの範囲の幅を有することができる。開口部５１１、５１２、５１４、５２１、５２２、５２４、５４９、および５４９’が矩形である場合、開口部５１１、５１２、５１４、５２１、５２２、５２４、５４９、および５４９’は、０．１から２００ミクロンまでの範囲、１から１００ミクロンまでの範囲、または好ましくは、０．１から３０ミクロンまでの範囲の幅、および１ミクロンから１センチメートルまでの範囲の長さを有することができる。開口部５１１、５１２、５１４、５２１、５２２、５２４、５４９、および５４９’が５つより多い辺を有している多角形である場合、開口部５１１、５１２、５１４、５２１、５２２、５２４、５４９、および５４９’は、０．１から２００ミクロンまでの範囲、１から１００ミクロンまでの範囲、または好ましくは、０．１から３０ミクロンまでの範囲の最大対角長を有する。あるいは、開口部５１１、５１２、５１４、５２１、５２２、５２４、５４９、および５４９’は、０．１から２００ミクロンまでの範囲、１から１００ミクロンまでの範囲、または好ましくは、０．１から３０ミクロンまでの範囲の最大の横方向寸法を有する。図１４Ｄに示されている場合には、開口部５１１、５１２、５１４、および５４９は、０．１から３０ミクロンまでの範囲の幅を有し、ポリマー層９５内の開口部９５１１、９５１２、９５１４、および９５４９の下側部分は２０から１００ミクロンまでの範囲の幅を有する。ポリマー層９５内の開口部９５１１、９５１２、および９５１４は、それぞれ開口部９５１１、９５１２、および９５１４に揃えられているパッシベーション層５内の開口部５１１、５１２、および５１４に比べて大きい幅または横方向寸法を有する下側部分を有する。ポリマー層９５内の開口部９５１１、９５１２、および９５１４は、開口部５１１、５１２、および５１４に近いパッシベーション層５をさらに露出する。ポリマー層９５は、パッシベーション層５内の開口部５４９によって露出されたコンタクトパッドの周辺領域を覆うが、ポリマー層９５内の開口部９５４９は、パッシベーション層５内の開口部５４９によって露出されたコンタクトパッドの中心領域を露出する。パッシベーション層５内の開口部５４９の幅または横方向寸法は、開口部９５４９の幅または横方向寸法に比べて大きい。

図１２Ｂ〜１２Ｄでは、点線５は、パッシベーション層を示し、粗いトレースは、パッシベーション層５の上に形成されたオーバーパッシベーションスキーム１０２のトレースを示し、細いトレースは、パッシベーション層５の下に形成されたトレースを示す。図１３Ｂ〜１３Ｃでは、粗いトレースは、パッシベーション層５の上に形成されたオーバーパッシベーションスキーム１０２のトレースを示し、細いトレースは、パッシベーション層５の下に形成されたトレースを示す。図１４Ｂに示されているオーバーパッシベーションスキーム１０２は、ポリマー層９９とパターン形成回路層８１１によって形成される金属トレース８１Ｐを備え、ポリマー層９９内の開口部９９４９は、金属トレース８１Ｐの接点８１１０の上にあり、それを露出する。図１４Ｃに示されているオーバーパッシベーションスキーム１０２は、ポリマー層９８および９９、パターン形成回路層８１２によって形成される金属トレース８１Ｐ、ならびにパターン形成回路層８２１によって形成される金属トレース８２を備え、ポリマー層９８内の開口部９８４９’は、金属トレース８２の上にあり、ポリマー層９９内の開口部９９４９’は、パターン形成回路層８１２の接点８１２０の上にあり、それを露出する。図１４Ｄに示されているオーバーパッシベーションスキーム１０２は、ポリマー層９５および９９とパターン形成回路層８１１によって形成される金属トレース８１Ｐを備え、開口部９５４９、９５１１、９５１２、および９５１４は、ポリマー層９５内にあり、ポリマー層９９内の開口部９９４９は、金属トレース８１Ｐの接点８１１０の上にあり、それを露出する。

オーバーパッシベーションスキームの形成
本開示の例示的な実施形態におけるオーバーパッシベーションスキームの主要な特徴は、それぞれ２から２００マイクロメートルまでの範囲、好ましくは２から３０マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有する厚い金属層と、それぞれ２から３００マイクロメートルまでの範囲、好ましくは２から３０マイクロメートルまでの範囲など、２マイクロメートルより大きい厚さを有する厚い誘電体層である。

図１５Ｃ〜１５Ｈは、本開示におけるすべての実施形態に適用されうる、パッシベーション層５の上に、またポリマー層９５上にパターン形成回路層８０１を形成するためのエンボス加工プロセスを示している。図１５Ｉ〜１５Ｊは、本開示におけるすべての実施形態に適用されうる、パターン形成回路層８０１上に、またポリマー層９８上にパターン形成回路層８０２を形成するためのエンボス加工プロセスを示している。図１５Ｃ〜１５Ｇおよび図１６Ａ〜１６Ｋは、本開示におけるすべての実施形態に適用されうる、パッシベーション層５の上に、１つまたは複数のパターン形成回路層８０１および８０２を形成するためのダブルエンボス加工プロセスを示している。ポリマー層９５は、パターン形成回路層８０１の下、およびパッシベーション層５の上に備えることができる。ポリマー層９８は、パターン形成回路層８０１と８０２の間、およびパッシベーション層５の上に備えることができる。ポリマー層１９は、パターン形成回路層８０２の上、およびパッシベーション層５の上に備えることができる。図１５Ａ〜１５Ｍおよび図１６Ａ〜１６Ｍは、第３の実施形態における図１０Ｅの構造に基づいており、本開示におけるすべての実施形態に対するオーバーパッシベーションスキームを形成する方法を例示するために例として使用されている。言い換えると、説明されている方法および以下の段落で指定されている明細は、本開示におけるすべての金属トレース、バス、またはプレーン８１、８１Ｐ、８２、８３、８３’、および８５ならびにすべての金属層８１１、８２１、８３１、８１２、および８３２に適用することができるということである。

図１５Ａは、オーバーパッシベーションプロセスのための出発原料を示している。オーバーパッシベーションプロセスは、一番上のポストパッシベーション技術のオーバーパッシベーションスキームがウェハ１０上に形成された後に、複数のチップに切り分けられるように仕上げられたウェハ１０上で開始する。

半導体ウェハ１０は、以下のような要素を含む。

参照番号１は、６００から１０００マイクロメートルまでの範囲、５０マイクロメートルから１ミリメートルまでの範囲、または７５から２５０マイクロメートルまでの範囲の厚さを有する、基板、通常はシリコン基板を示している。シリコン基板は、固有のｐ型またはｐ型のシリコン基板とすることができる。高性能チップ用に、ＳｉＧｅまたはシリコンオンインシュレータ（ＳＯＩ）基板を使用することができる。ＳｉＧｅ基板は、シリコン基板の表面上にエピタキシャル層を備える。ＳＯＩ基板は、シリコン基板上に絶縁層（例示的な酸化ケイ素）を、また絶縁層の上に形成されたＳｉまたはＳｉＧｅエピタキシャル層を備える。

参照番号２は、基板１内、および／または基板１上のデバイス層、通常は半導体デバイスを示す。半導体デバイスは、ＭＯＳトランジスタ２’、つまりｎ型ＭＯＳトランジスタまたはｐ型ＭＯＳトランジスタのいずれかを含む。ＭＯＳトランジスタは、ゲート（通常は、ポリシリコン、タングステンポリサイド、タングステンシリサイド、チタンシリサイド、コバルトシリサイド、またはサリサイドゲート）、ソース、およびドレインを備える。他のデバイスとして、バイポーラトランジスタ、ＤＭＯＳ（拡散型ＭＯＳ）、ＬＤＭＯＳ（横方向拡散型ＭＯＳ）、ＣＣＤ（電荷結合素子）、ＣＭＯＳセンサー、感光ダイオード、抵抗器（ポリシリコン層、またはシリコン基板内の拡散領域によって形成される）がある。これらのデバイスは、ＣＭＯＳ回路、ＮＭＯＳ回路、ＰＭＯＳ回路、ＢｉＣＭＯＳ回路、ＣＭＯＳセンサー回路、ＤＭＯＳ電力回路、またはＬＤＭＯＳ回路などのさまざまな回路を形成する。層は、すべての実施形態における内部回路２０（２１、２２、２３、および２４を含む）、第１の実施形態における電圧レギュレータまたはコンバータ回路４１、第３の実施形態におけるオフチップ回路４０（４２および４３を含む）、および第４の実施形態におけるＥＳＤ回路４４を備える。

参照番号６は、細線金属層６０と細線誘電体層３０のビア３０’内の細線ビアプラグ６０’とを含む、細線スキームを示している。細線スキーム６は、本開示のすべての実施形態における細線金属トレース、つまり、（１）第１の実施形態の６１１、６１２、６１４、６１９、６１９'、６２１、６２２、６２４、および６２９、（２）第２の実施形態の６３１、６３２、および６３４、（３）第３の実施形態の６３１、６３２、６３４、６３９、６３９'、６３９１、６３９１'、６３１１、６３２１、および６３４１、（４）第４の実施形態の６１１、６１２、６１４、６４９、６２１、６２２、６２４、および６４９'を備える。細線金属層６０は、アルミニウムもしくは銅層、またはより具体的には、スパッタリングアルミニウム層もしくはダマシン銅層とすることができる。細線金属層６０は、（１）すべての細線金属層はアルミニウム層である、（２）すべての細線金属層は銅層である、（３）底層はアルミニウム層であり、かつ上層は銅層である、または（４）底層は銅層であり、かつ上層はアルミニウム層である、というようなものとすることができる。細線金属層６０は、０．０５から２マイクロメートルまでの範囲、好ましくは０．２から１マイクロメートルまでの範囲の厚さを有し、線もしくはトレースの水平方向の設計ルール（幅）は０．０５から０．９５マイクロメートルまでの範囲など、１マイクロメートルより小さいか、または２０ナノメートルから１５マイクロメートルまでの範囲、好ましくは２０ナノメートルから２マイクロメートルまでの範囲など、２０ナノメートルより大きいものとしてよい。アルミニウム層は、通常、好適な１つまたは複数のプロセスによって、例えば、スパッタリング法などの、物理的気相成長（ＰＶＤ）法によって形成され、次いで、０．１から４マイクロメートルまでの範囲、好ましくは０．３から２マイクロメートルまでの範囲の厚さを有するフォトレジスト層を蒸着し、その後、ウェットまたはドライエッチング、例えば、ドライプラズマエッチング（通常はフッ素プラズマを含む）を行うことによってパターン形成される。オプションとして、接着／バリア（Ｔｉ、ＴｉＷ、ＴｉＮ、または上記金属のコンポジット層）を、アルミニウム層の下に加え、および／または反射防止層（ＴｉＮ）も、アルミニウム層の上に加えてもよい。ビア３０’は、適宜、ブランケットＣＶＤタングステン蒸着法で埋められ、その後、タングステン金属層の化学機械研磨（ＣＭＰ）を実行してビアプラグ６０’が形成される。銅層は、通常、好適な１つまたは複数のプロセスによって、例えば、電気メッキプロセスを含むダマシンプロセスによって形成され、このプロセスでは、（１）銅拡散バリア層（０．０５から０．２５μｍまでの範囲の厚さのオキシ窒化物または窒化物の層など）を蒸着し、（２）ＰＥＣＶＤ、スピンオンコーティング、および／または高密度プラズマ（ＨＤＰ）ＣＶＤ法によって０．１から２．５μｍまでの範囲、例えば、０．３から１．５μｍまでの厚さの誘電体層を蒸着し、（３）０．１から４μｍまでの範囲、好ましくは０．３から２μｍまでの範囲の厚さを有するフォトレジスト層を蒸着し、フォトレジスト層を露光し現像して開口部および／またはトレンチを形成し、次いでフォトレジスト層を除去することによって誘電体層３０にパターン形成を行い、（４）スパッタリングおよび／またはＣＶＤ法によって接着／バリア層および電気メッキシード層を蒸着する。接着／バリア層は、好適なまたは複数のプロセス、例えば、上記材料によって形成されるＴａ、ＴａＮ、ＴｉＮ、Ｔｉ、もしくはＴｉＷまたは複合層を含む。接着／バリア層上に形成される、電気メッキシード層は、通常、好適な１つまたは複数のプロセスによって、例えば、Ｃｕのスパッタリングまたは銅のＣＶＤまたはＣｕのＣＶＤとその後のＣｕのスパッタリングを実行し、（５）電気メッキシード層の上に銅層を、０．０５から１マイクロメートルまでの範囲、好ましくは０．２から１マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さになるように電気メッキし、（６）接着／バリア層の下にある誘電体層が露出するまでウェハを研磨すること（例えば、化学機械研磨、ＣＭＰ）によって誘電体層３０の開口部またはトレンチ内にない電気メッキされた銅層、電気メッキするシード層、および接着／バリア層を除去することによって形成される銅層である。開口部またはトレンチ内にある金属のみが、ＣＭＰの後に残り、残っている金属は、２つの隣接金属層６０を接続する金属導体（線、トレース、および／またはプレーン）またはビアプラグ６０’として使用される。他の代替的形態として、１つの電気メッキプロセス、１つのＣＭＰプロセスと同時に、金属ビアプラグおよび金属トレース、線、またはプレーンを形成するために、二重ダマシンプロセスが使用される。２つのフォトリソグラフィプロセス、および２つの蒸着プロセスが二重ダマシンプロセスにおいて適用される。二重ダマシンプロセスでは、誘電体層のパターン形成を行うステップ（３）と上記単一のダマシンプロセスで金属層を蒸着するステップ（４）との間に、誘電体の別の層を蒸着し、パターン形成するプロセスステップをさらに加える。誘電体層３０は、好適な１つまたは複数のプロセスによって、例えば、ＣＶＤ（化学気相成長法）、ＰＥＣＶＤ（プラズマ化学気相成長法）、高密度プラズマ（ＨＤＰ）ＣＶＤ、またはスピンオン法によって形成される。誘電体層３０の材料として、酸化ケイ素、窒化ケイ素、オキシ窒化ケイ素、ＰＥＣＶＤ ＴＥＯＳ、スピンオンガラス（ＳＯＧ、ケイ酸塩系またはシロキサン系）、フッ化ケイ酸塩ガラス（ＦＳＧ）、またはブラックダイヤモンド（Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ， Ｉｎｃ．社の機械で生成される）、またはＵＬＫ ＣＯＲＡＬ（Ｎｏｖｅｌｌｕｓ Ｉｎｃ．社の機械で生成される）、またはＳｉＬＫ（ＩＢＭ Ｃｏｒｐ．社の）低誘電率誘電体などの低誘電率誘電体材料の層が挙げられる。ＰＥＣＶＤ酸化ケイ素またはＰＥＣＶＤ ＴＥＯＳまたはＨＤＰ酸化物は、３．５から４．５までの範囲の誘電率Ｋを有し、ＰＥＣＶＤ ＦＳＧまたはＨＤＰ ＦＳＧは、３．０から３．５までの範囲のＫ値を有し、低誘電率誘電体材料は、１．５から３．０までの範囲のＫ値を有する。ブラックダイヤモンドなどの低誘電率誘電体材料は、多孔質であり、ケイ素と酸素に加えて水素と炭素も含み、化学式はＨ_wＣ_xＳｉ_yＯ_zである。細線誘電体層３０は、通常、無機材料を含む。誘電体層３０は、０．０５から２マイクロメートルまでの範囲の厚さを有するものとしてよい。誘電体層３０内のビア３０’は、好適な１つまたは複数のプロセスによって、例えば、フォトレジストパターン形成を含むウェットおよび／またはドライエッチング、例えばドライエッチングによって形成される。ドライエッチング化学種として、フッ素プラズマが挙げられる。

参照番号５は、パッシベーション層を示す。パッシベーション層５は、本開示において非常に重要な役割を果たす。パッシベーション層５は、アセンブリおよびパッケージングの際に機械的および化学的損傷を防ぐ絶縁保護層である。これは、機械的ひっかき傷の発生を防ぐことに加えて、ナトリウムなどの可動イオン、および金もしくは銅などの遷移金属が下にあるＩＣデバイス内に侵入することも防ぐ。また、下にあるデバイスおよび相互接続部（金属および誘電体）を水分侵入または他の汚染物質から保護することも行う。パッシベーション層５は、好適な１つまたは複数のプロセスによって、例えば、化学気相成長（ＣＶＤ）法によって形成することができ、典型的には、０．３から１．５マイクロメートルまでの範囲または０．４から０．８マイクロメートルまでの範囲など、０．２マイクロメートルより大きい厚さを有する。

パッシベーション層５は、１つまたは複数の無機層で構成することができる。例えば、パッシベーション層５は、０．１から１マイクロメートルまでの範囲、好ましくは０．３から０．７マイクロメートルまでの範囲など、１．５マイクロメートルより小さい厚さを有する、酸化ケイ素層またはオキシ炭化ケイ素（ＳｉＯＣ）層などの酸化物層および酸化物層上の０．２５から１．２マイクロメートルまでの範囲、好ましくは０．３５から１マイクロメートルまでの範囲など、１．５マイクロメートルより小さい厚さを有する、窒化ケイ素層、オキシ窒化ケイ素層、または窒化炭素ケイ素（ＳｉＣＮ）層などの窒化物層の複合層とすることができる。あるいは、パッシベーション層５は、０．２から１．５マイクロメートルまでの範囲、好ましくは０．３から１マイクロメートルまでの範囲など、１．５マイクロメートルより小さい厚さを有する窒化ケイ素、オキシ窒化ケイ素、または窒化炭素ケイ素（ＳｉＣＮ）の単層とすることができる。例示的な場合において、パッシベーション層５は、半導体ウェハ１０の最上無機層を備え、半導体ウェハ１０の最上無機層は、０．２から１．５マイクロメートルまでの範囲など、０．２マイクロメートルより大きい厚さを有する窒化ケイ素層、または０．２から１．５マイクロメートルまでの範囲など、０．２マイクロメートルより大きい厚さを有する酸化ケイ素層とすることができる。あるいは、パッシベーション層５は、０．０５から０．３５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有するオキシ窒化物層と、オキシ窒化物層上の、０．２から１．２マイクロメートルまでの範囲、好ましくは０．３から０．６マイクロメートルまでの範囲など、１．２マイクロメートルより小さい厚さを有する第１の酸化物層と、第１の酸化物層上の、０．２から１．２マイクロメートルまでの範囲、好ましくは０．３から０．５マイクロメートルまでの範囲など、１．２マイクロメートルより小さい厚さを有する、窒化ケイ素層などの窒化物層と、窒化物層上の、０．２から１．２マイクロメートルまでの範囲、好ましくは０．３から０．６マイクロメートルまでの範囲など、１．２マイクロメートルより小さい厚さを有する第２の酸化物層の複合層とすることができる。第１の酸化物層および第２の酸化物層は、ＰＥＣＶＤ酸化ケイ素、ＰＥＴＥＯＳ酸化物、または高密度プラズマ（ＨＤＰ）酸化物とすることができる。

基板１、デバイス層２、細線金属スキーム６、誘電体層３０、およびパッシベーション層５に対する上記の説明および明細は、本開示のすべての実施形態に適用することができる。

開口部５０は、ウェットエッチングプロセスまたはドライエッチングプロセスなどのエッチングプロセスによってパッシベーション層５内に形成される。開口部５０および開口部５０を形成するプロセスの明細は、本開示における開口部５１１、５１２、５１４、５１９、５１９'、５２１、５２２、５２４、５２９、５３１、５３２、５３４、５３４'、５３１'、５３２'、５３９、５３９'、５４９、５４９'、５５９、および５５９'に適用されうる。開口部５０の幅は、０．１から２００マイクロメートルまでの範囲、１から１００マイクロメートルまでの範囲、０．５から３０マイクロメートルまでの範囲、または５から３０マイクロメートルまでの範囲など、０．１マイクロメートルより大きい値とすることができる。上面図で見た開口部５０の形状は、円形としてよく、円形の開口部５０の直径は、０．１から３０マイクロメートルまでの範囲、または３０から２００マイクロメートルまでの範囲など、０．１マイクロメートルより大きい値であるものとしてよい。あるいは、上面図で見た開口部５０の形状は、正方形としてよく、正方形の開口部５０の幅は、０．１から３０マイクロメートルまでの範囲、または３０から２００マイクロメートルまでの範囲など、０．１マイクロメートルより大きい値であるものとしてよい。あるいは、上面図で見た開口部５０の形状は、六角形または八角形などの多角形としてよく、多角形の開口部５０は、０．１から３０マイクロメートルまでの範囲、または３０から２００マイクロメートルまでの範囲など、０．１マイクロメートルより大きい幅を有するものとしてよい。あるいは、上面図で見た開口部５０の形状は、矩形としてよく、矩形の開口部５０は、０．１から３０マイクロメートルまでの範囲、または３０から２００マイクロメートルまでの範囲など、０．１マイクロメートルより大きい、短い方の辺に対する幅を有するものとしてよい。内部回路２０（２１、２２、２３、および２４を含む）に対するパッシベーション層５内の開口部５３１、５３２、５３４、５３１'、５３２'、５３４'、５１１、５１２、および５１４の幅は、０．１から１００マイクロメートルまでの範囲、好ましくは０．１から３０マイクロメートルまでの範囲など、０．１マイクロメートルより大きいものとしてよい。電圧レギュレータまたはコンバータ回路４１用の開口部５１９、５１９'、および５２９、オフチップバッファ４２およびオフチップＥＳＤ回路４３用の開口部５３９および５３９'、ならびにＥＳＤ回路４４用の開口部５４９、５４９'、５５９、および５５９'は、１から１５０マイクロメートルまでの範囲、好ましくは５から１００マイクロメートルまでの範囲で、開口部５３１、５３２、５３４、５１１、５１２、および５１４の幅より大きい幅を有することができる。あるいは、電圧レギュレータまたはコンバータ回路４１用の開口部５１９、５１９'、および５２９、オフチップバッファ４２およびオフチップＥＳＤ回路４３用の開口部５３９および５３９'、ならびにＥＳＤ回路４４用の開口部５４９、５４９'、５５９、および５５９'は、０．１から３０マイクロメートルまでの範囲で、開口部５３１、５３２、および５３４の幅より大きい幅を有することができる。パッシベーション層５内の開口部５０は、細線金属層６０の複数の金属パッドもしくはトレース６００の複数の領域の上にあり、それらの領域を露出し、金属パッドまたはトレース６００の領域は、開口部５０の底部にある。金属パッドまたはトレース６００は、アルミニウムまたは電気メッキされた銅を含むものとしてよい。

ウェハ１０は、ＭＯＳトランジスタ２’のゲート長もしくは実効チャネル長によって定められる、１μｍ、０．８μｍ、０．６μｍ、０．５μｍ、０．３５μｍ、０．２５μｍ、０．１８μｍ、０．２５μｍ、０．１３μｍ、９０ｎｍ、６５ｎｍ、４５ｎｍ、３５ｎｍ、または２５ｎｍ技術などの、さまざまな世代のＩＣプロセス技術を使用して製造することができる。ウェハ１０は、フォトリソグラフィプロセスを使用して加工することができる。フォトリソグラフィプロセスは、フォトレジストのコーティング、露光、および現像を含むものとしてよい。ウェハ１０を加工するために使用されるフォトレジストは、０．１から４マイクロメートルまでの範囲の厚さを有する。ステッパーまたはスキャナー、例えば、５Ｘステッパーまたはスキャナーを使用してフォトレジストを露光することができる。５Ｘとは、光線がフォトマスクからウェハ上に投射されたときにフォトマスク（通常は石英で作られる）上の寸法がウェハ上で縮小され、フォトマスク上の特徴の寸法がウェハの寸法の５倍になることを意味する。スキャナーは、最新世代のＩＣプロセス技術において使用されており、通常、分解能を高めるために４Ｘ寸法縮小とともに使用される。ステッパーまたはスキャナーで使用される光線の波長は、４３６ｎｍ（ｇ線）、３６５ｎｍ（ｉ線）、２４８ｎｍ（深紫外線、ＤＵＶ）、１９３ｎｍ（ＤＵＶ）、または１５７ｎｍ（ＤＵＶ）、または１３．５ｎｍ（極紫外線、ＥＵＶ）とすることができる。高屈折率浸漬フォトリソグラフィも、ウェハ１０内に細線特徴を形成するために使用される。

ウェハ１０は、好ましくは、クラス１０またはそれよりもよい、例えばクラス１のクリーンルーム内で加工される。クラス１０のクリーンルームにおいて許容される１立方フィート当たり最大粒子数は、１μｍを超える粒径で１、０．５μｍを超える粒径で１０、０．３μｍを超える粒径で３０、０．２μｍを超える粒径で７５、０．１μｍを超える粒径で３５０であるが、クラス１のクリーンルームにおいて許容される最大粒子数は、０．５μｍを超える粒径で１、０．３μｍを超える粒径で３、０．２μｍを超える粒径で７、０．１μｍを超える粒径で３５となっている。

銅が細線金属層６０として使用され、パッシベーション層５内の開口部５０によって露出される場合、６６１、６６２、６６４、６６９、および６６９’を含む金属キャップ６６は、好ましくは、図１５Ｂに示されているように露出した銅パッドまたはトレースを腐食から保護するために使用される。０．４から３マイクロメートルまでの範囲の厚さを有する金属キャップ６６は、アルミニウム含有層（アルミニウム層、アルミニウム銅合金層、またはＡｌ−Ｓｉ−Ｃｕ合金層など）、金層、Ｔｉ層、ＴｉＷ層、Ｔａ層、ＴａＮ層、またはＮｉ層を含む。金属キャップ６６が、アルミニウム含有層（アルミニウム層、アルミニウム銅合金層、またはＡｌ−Ｓｉ−Ｃｕ合金層など）である場合、０．０１から０．７マイクロメートルまでの範囲の厚さを有するバリア層が、アルミニウムキャップ６６と銅パッドもしくはトレースとの間に形成され、バリア層は、Ｔｉ、ＴｉＷ、ＴｉＮ、Ｔａ、ＴａＮ、Ｃｒ、またはＮｉを含む。例えば、０．０１から０．７マイクロメートルまでの範囲の厚さを有するバリア層を開口部５０によって露出されている銅パッドまたはトレース上に形成することができ、０．４から３マイクロメートルまでの範囲の厚さを有するアルミニウム含有層が、バリア層上に形成され、このバリア層は、チタン、チタンタングステン合金、窒化チタン、タンタル、窒化タンタル、クロム、または高融点金属の合金から作ることができ、アルミニウム含有層は、アルミニウム層、アルミニウム銅合金層、またはＡｌ−Ｓｉ−Ｃｕ合金層であるものとしてよい。本開示のすべての実施形態において金属キャップ６６を持つウェハまたはチップをオプションとして使用することができる。

図１５Ｃ〜１５Ｋは、図１５Ａまたは図１５Ｂに示されているウェハ１０の上にオーバーパッシベーションスキーム１０２を加工するプロセスステップを示している。図１５Ｃ〜１５Ｋに示されているプロセスステップは、例えばオーバーパッシベーション金属の２つの層を持ち、内部回路２０とオフチップ回路４０とを相互接続するための完全な設計アーキテクチャを備える、図１０Ｅに示されている構造を形成するために使用される。この例は、２つのオーバーパッシベーション金属層を示しているが、１つの金属層、３つの金属層、４つの金属層、またはそれ以上の数の金属層を、図１５Ｃ〜１５Ｋで説明されている、同じもしくは類似の方法、および同じもしくは類似の明細を使用して、パッシベーション層５の上に形成することができる。言い換えると、以下の説明および明細が、本開示のすべての実施形態に当てはまるということである。

図１５Ｋを参照すると、図１５Ａまたは図１５Ｂで説明されているウェハ１０の上にオーバーパッシベーションスキーム１０２が形成されうることがわかる。オーバーパッシベーションスキーム１０２は、オーバーパッシベーション金属８０およびオーバーパッシベーションポリマーもしくは絶縁体９０を備える。オーバーパッシベーション金属８０は、１つ、２つ、３つ、４つ、またはそれ以上の数の金属層を含む。２つの金属層を含める例では、オーバーパッシベーション金属８０は、第１の金属層８０１および第２の金属層８０２を含む。金属層８０１および金属層８０１を形成するプロセスの明細は、本開示の金属層８１１、８２１、および８３１に適用され、金属層８０２および金属層８０２を形成するプロセスの明細は、本開示の金属層８１２および８３２に適用されうる。

オーバーパッシベーション金属層８０内で使用される金属は、主に、銅、金、銀、パラジウム、ロジウム、白金、ルテニウム、およびニッケルである。オーバーパッシベーション金属スキーム８０内の金属線、トレース、またはプレーンは、通常、金属の複合層をスタック内に収容する。図１５Ｋに示されている断面は、オーバーパッシベーション金属層８０のそれぞれにおける２つの複合層８００１および８００２を示しており、これは、それぞれ、パターン形成回路層８１１の２つの複合層８１１１および８１１２として、それぞれ、パターン形成回路層８２１の２つの複合層８２１１および８２１２として、それぞれ、パターン形成回路層８１２の２つの複合層８１２１および８１２２として、それぞれ、パターン形成回路層８３１の２つの複合層８３１１および８３１２として、および、それぞれ、パターン形成回路層８３２の２つの複合層８３２１および８３２２として施されうる。

それぞれのオーバーパッシベーション金属層８０の底層は、接着／バリア層（図示せず）および接着／バリア層上のシード層（図示せず）を含む、接着／バリア／シード層８００１（８０１１および８０２１を含む）である。接着／バリア／シード層８００１（８０１１および８０２１を含む）および接着／バリア／シード層を形成するプロセスの明細は、接着／バリア／シード層８１１１、８１２１、８２１１、８３１１、および８３２１に適用されうる。それぞれのオーバーパッシベーション金属層８０の最上層は、８０１２および８０２２を含むバルク金属層８００２である。バルク金属層８００２（８０１２および８０２２を含む）およびバルク金属層を形成するプロセスの明細は、バルク金属層８１１２、８１２２、８２１２、８３１２、および８３２２に適用されうる。

接着／バリア／シード層８００１の底部の接着／バリア層の材料は、Ｔｉ（チタン）、Ｗ、Ｃｏ、Ｎｉ、ＴｉＮ（窒化チタン）、ＴｉＷ（チタンタングステン合金）、Ｖ、Ｃｒ（クロム）、Ｃｕ、ＣｒＣｕ、Ｔａ（タンタル）、ＴａＮ（窒化タンタル）、または上記材料の合金もしくは複合層とすることができる。接着／バリア層は、好適な１つまたは複数のプロセスによって、例えば、電気メッキ、無電解メッキ、化学気相成長法（ＣＶＤ）、またはＰＶＤ（スパッタリングまたは蒸着など）によって形成され、例えば金属スパッタリングプロセスなどのＰＶＤ（物理的気相成長法）によって蒸着されうる。接着／バリア層の厚さは、０．０２から０．８マイクロメートルまでの範囲、好ましくは０．０５から０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい。

例えば、接着／バリア／シード層８０１１の底部の接着／バリア層は、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．８マイクロメートルまでの範囲、好ましくは０．０５から０．５マイクロメートルまでの範囲の厚さを有するチタン層を、ポリマー層９５上に、またポリマー層９５内の開口部９５０によって露出される、主にアルミニウムから作られる、パッド上に、スパッタリングすることによって形成されうる。あるいは、接着／バリア／シード層８０１１の底部の接着／バリア層は、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．８μｍまでの範囲、好ましくは０．０５から０．５μｍまでの範囲の厚さを有するチタンタングステン合金層を、ポリマー層９５上に、またポリマー層９５内の開口部９５０によって露出される、主にアルミニウムから作られる、パッド上に、スパッタリングすることによって形成されうる。あるいは、接着／バリア／シード層８０１１の底部の接着／バリア層は、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．８μｍまでの範囲、好ましくは０．０５から０．５μｍまでの範囲の厚さを有する窒化チタン層を、ポリマー層９５上に、またポリマー層９５内の開口部９５０によって露出される、主にアルミニウムから作られる、パッド上に、スパッタリングすることによって形成されうる。あるいは、接着／バリア／シード層８０１１の底部の接着／バリア層は、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．８μｍまでの範囲、好ましくは０．０５から０．５μｍまでの範囲の厚さを有するクロム層を、ポリマー層９５上に、またポリマー層９５内の開口部９５０によって露出される、主にアルミニウムから作られる、パッド上に、スパッタリングすることによって形成されうる。あるいは、接着／バリア／シード層８０１１の底部の接着／バリア層は、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．８μｍまでの範囲、好ましくは０．０５から０．５μｍまでの範囲の厚さを有する窒化タンタル層を、ポリマー層９５上に、またポリマー層９５内の開口部９５０によって露出される、主にアルミニウムから作られる、パッド上に、スパッタリングすることによって形成されうる。あるいは、接着／バリア／シード層８０１１の底部の接着／バリア層は、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．８μｍまでの範囲、好ましくは０．０５から０．５μｍまでの範囲の厚さを有するタンタル層を、ポリマー層９５上に、またポリマー層９５内の開口部９５０によって露出される、主にアルミニウムから作られる、パッド上に、スパッタリングすることによって形成されうる。

例えば、接着／バリア／シード層８０１１の底部の接着／バリア層は、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．８μｍまでの範囲、好ましくは０．０５から０．５μｍまでの範囲の厚さを有するチタン層を、ポリマー層９５上に、またポリマー層９５内の開口部９５０によって露出される、主に銅から作られる、パッド上に、スパッタリングすることによって形成されうる。あるいは、接着／バリア／シード層８０１１の底部の接着／バリア層は、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．８μｍまでの範囲、好ましくは０．０５から０．５μｍまでの範囲の厚さを有するチタンタングステン合金層を、ポリマー層９５上に、またポリマー層９５内の開口部９５０によって露出される、主に銅から作られる、パッド上に、スパッタリングすることによって形成されうる。あるいは、接着／バリア／シード層８０１１の底部の接着／バリア層は、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．８μｍまでの範囲、好ましくは０．０５から０．５μｍまでの範囲の厚さを有する窒化チタン層を、ポリマー層９５上に、またポリマー層９５内の開口部９５０によって露出される、主に銅から作られる、パッド上に、スパッタリングすることによって形成されうる。あるいは、接着／バリア／シード層８０１１の底部の接着／バリア層は、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．８μｍまでの範囲、好ましくは０．０５から０．５μｍまでの範囲の厚さを有するクロム層を、ポリマー層９５上に、またポリマー層９５内の開口部９５０によって露出される、主に銅から作られる、パッド上に、スパッタリングすることによって形成されうる。あるいは、接着／バリア／シード層８０１１の底部の接着／バリア層は、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．８μｍまでの範囲、好ましくは０．０５から０．５μｍまでの範囲の厚さを有する窒化タンタル層を、ポリマー層９５上に、またポリマー層９５内の開口部９５０によって露出される、主に銅から作られる、パッド上に、スパッタリングすることによって形成されうる。あるいは、接着／バリア／シード層８０１１の底部の接着／バリア層は、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．８μｍまでの範囲、好ましくは０．０５から０．５μｍまでの範囲の厚さを有するタンタル層を、ポリマー層９５上に、またポリマー層９５内の開口部９５０によって露出される、主に銅から作られる、パッド上に、スパッタリングすることによって形成されうる。

例えば、接着／バリア／シード層８０１１の底部の接着／バリア層は、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．８μｍまでの範囲、好ましくは０．０５から０．５μｍまでの範囲の厚さを有するチタン層を、ポリマー層９５上に、また銅パッドの上の金属キャップ６６の、ポリマー層９５内の開口部９５０によって露出される、アルミニウム含有層（アルミニウム層、アルミニウム銅合金層、またはＡｌ−Ｓｉ−Ｃｕ合金層など）上に、スパッタリングすることによって形成されうる。あるいは、接着／バリア／シード層８０１１の底部の接着／バリア層は、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．８μｍまでの範囲、好ましくは０．０５から０．５μｍまでの範囲の厚さを有するチタンタングステン合金層を、ポリマー層９５上に、また銅パッドの上の、ポリマー層９５内の開口部９５０によって露出される、金属キャップ６６のアルミニウム含有層（アルミニウム層、アルミニウム銅合金層、またはＡｌ−Ｓｉ−Ｃｕ合金層など）上に、スパッタリングすることによって形成されうる。あるいは、接着／バリア／シード層８０１１の底部の接着／バリア層は、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．８μｍまでの範囲、好ましくは０．０５から０．５μｍまでの範囲の厚さを有する窒化チタン層を、ポリマー層９５上に、また銅パッドの上の金属キャップ６６の、ポリマー層９５内の開口部９５０によって露出される、アルミニウム含有層（アルミニウム層、アルミニウム銅合金層、またはＡｌ−Ｓｉ−Ｃｕ合金層など）上に、スパッタリングすることによって形成されうる。あるいは、接着／バリア／シード層８０１１の底部の接着／バリア層は、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．８μｍまでの範囲、好ましくは０．０５から０．５μｍまでの範囲の厚さを有するクロム層を、ポリマー層９５上に、また銅パッドの上の、ポリマー層９５内の開口部９５０によって露出される、金属キャップ６６のアルミニウム含有層（アルミニウム層、アルミニウム銅合金層、またはＡｌ−Ｓｉ−Ｃｕ合金層など）上に、スパッタリングすることによって形成されうる。あるいは、接着／バリア／シード層８０１１の底部の接着／バリア層は、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．８μｍまでの範囲、好ましくは０．０５から０．５μｍまでの範囲の厚さを有する窒化タンタル層を、ポリマー層９５上に、また銅パッドの上の金属キャップ６６の、ポリマー層９５内の開口部９５０によって露出される、アルミニウム含有層（アルミニウム層、アルミニウム銅合金層、またはＡｌ−Ｓｉ−Ｃｕ合金層など）上に、スパッタリングすることによって形成されうる。あるいは、接着／バリア／シード層８０１１の底部の接着／バリア層は、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．８μｍまでの範囲、好ましくは０．０５から０．５μｍまでの範囲の厚さを有するタンタル層を、ポリマー層９５上に、また銅パッドの上の、ポリマー層９５内の開口部９５０によって露出される、金属キャップ６６のアルミニウム含有層（アルミニウム層、アルミニウム銅合金層、またはＡｌ−Ｓｉ−Ｃｕ合金層など）上に、スパッタリングすることによって形成されうる。

例えば、接着／バリア／シード層８０２１の底部の接着／バリア層は、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．８μｍまでの範囲、好ましくは０．０５から０．５μｍまでの範囲の厚さを有するチタン層を、ポリマー層９８上に、またポリマー層９８内の開口部９８０によって露出される導電性バルク層８０１２の金層上に、スパッタリングすることによって形成されうる。あるいは、接着／バリア／シード層８０２１の底部の接着／バリア層は、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．８μｍまでの範囲、好ましくは０．０５から０．５μｍまでの範囲の厚さを有するチタンタングステン合金層を、ポリマー層９８上に、またポリマー層９８内の開口部９８０によって露出される導電性バルク層８０１２の金層上に、スパッタリングすることによって形成されうる。あるいは、接着／バリア／シード層８０２１の底部の接着／バリア層は、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．８μｍまでの範囲、好ましくは０．０５から０．５μｍまでの範囲の厚さを有する窒化チタン層を、ポリマー層９８上に、またポリマー層９８内の開口部９８０によって露出される導電性バルク層８０１２の金層上に、スパッタリングすることによって形成されうる。あるいは、接着／バリア／シード層８０２１の底部の接着／バリア層は、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．８μｍまでの範囲、好ましくは０．０５から０．５μｍまでの範囲の厚さを有するクロム層を、ポリマー層９８上に、またポリマー層９８内の開口部９８０によって露出される導電性バルク層８０１２の金層上に、スパッタリングすることによって形成されうる。あるいは、接着／バリア／シード層８０２１の底部の接着／バリア層は、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．８μｍまでの範囲、好ましくは０．０５から０．５μｍまでの範囲の厚さを有する窒化タンタル層を、ポリマー層９８上に、またポリマー層９８内の開口部９８０によって露出される導電性バルク層８０１２の金層上に、スパッタリングすることによって形成されうる。あるいは、接着／バリア／シード層８０２１の底部の接着／バリア層は、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．８μｍまでの範囲、好ましくは０．０５から０．５μｍまでの範囲の厚さを有するタンタル層を、ポリマー層９８上に、またポリマー層９８内の開口部９８０によって露出される導電性バルク層８０１２の金層上に、スパッタリングすることによって形成されうる。

例えば、接着／バリア／シード層８０２１の底部の接着／バリア層は、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．８μｍまでの範囲、好ましくは０．０５から０．５μｍまでの範囲の厚さを有するチタン層を、ポリマー層９８上に、またポリマー層９８内の複数の開口部９８０によって露出される導電性バルク層８０１２の銅層上に、スパッタリングすることによって形成されうる。あるいは、接着／バリア／シード層８０２１の底部の接着／バリア層は、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．８μｍまでの範囲、好ましくは０．０５から０．５μｍまでの範囲の厚さを有するチタンタングステン合金層を、ポリマー層９８上に、またポリマー層９８内の開口部９８０によって露出される導電性バルク層８０１２の銅層上に、スパッタリングすることによって形成されうる。あるいは、接着／バリア／シード層８０２１の底部の接着／バリア層は、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．８μｍまでの範囲、好ましくは０．０５から０．５μｍまでの範囲の厚さを有する窒化チタン層を、ポリマー層９８上に、またポリマー層９８内の開口部９８０によって露出される導電性バルク層８０１２の銅層上に、スパッタリングすることによって形成されうる。あるいは、接着／バリア／シード層８０２１の底部の接着／バリア層は、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．８μｍまでの範囲、好ましくは０．０５から０．５μｍまでの範囲の厚さを有するクロム層を、ポリマー層９８上に、またポリマー層９８内の開口部９８０によって露出される導電性バルク層８０１２の銅層上に、スパッタリングすることによって形成されうる。あるいは、接着／バリア／シード層８０２１の底部の接着／バリア層は、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．８μｍまでの範囲、好ましくは０．０５から０．５μｍまでの範囲の厚さを有する窒化タンタル層を、ポリマー層９８上に、またポリマー層９８内の開口部９８０によって露出される導電性バルク層８０１２の銅層上に、スパッタリングすることによって形成されうる。あるいは、接着／バリア／シード層８０２１の底部の接着／バリア層は、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．８μｍまでの範囲、好ましくは０．０５から０．５μｍまでの範囲の厚さを有するタンタル層を、ポリマー層９８上に、またポリマー層９８内の開口部９８０によって露出される導電性バルク層８０１２の銅層上に、スパッタリングすることによって形成されうる。

接着／バリア／シード層８００１の最上部のシード層は、その後の電気メッキプロセスのために、通常、好適な１つまたは複数のプロセスによって、例えば、電気メッキ、無電解メッキ、ＣＶＤ、またはＰＶＤ（スパッタリングなど）によって形成され、例えば金属スパッタリングプロセスなどのＰＶＤによって蒸着される。その後の電気メッキプロセスにおいて形成される導電性バルク金属と同じ金属材料から通常は作られるシード層に使用される材料は、Ａｕ、Ｃｕ、Ａｇ、Ｎｉ、Ｐｄ、Ｒｈ、Ｐｔ、またはＲｕとすることができる。シード層の材料は、シード層上に形成される電気メッキされた金属層の材料によって異なる。金層をシード層上に電気メッキする場合、金は、シード層に好ましい材料である。銅層をシード層上に電気メッキする場合、銅は、シード層に好ましい材料である。電気メッキするシード層の厚さは、０．０５から１．２μｍまでの範囲、例えば、０．０５から０．８μｍまでの範囲である。

例えば、接着／バリア／シード層８００１の底部の接着／バリア層が、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．８μｍまでの範囲、好ましくは０．０５から０．５μｍまでの範囲の厚さを有するチタン層をスパッタリングすることによって形成される場合、接着／バリア／シード層８００１の最上部のシード層は、好適な１つまたは複数のプロセスによって、例えば、チタン層上に、０．０５から１．２μｍまでの範囲、好ましくは０．０５から０．８μｍまでの範囲の厚さを有する金層をスパッタリングすることによって形成されうる。接着／バリア／シード層８００１の底部の接着／バリア層が、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．８μｍまでの範囲、好ましくは０．０５から０．５μｍまでの範囲の厚さを有するチタンタングステン合金層をスパッタリングすることによって形成される場合、接着／バリア／シード層８００１の最上部のシード層は、好適な１つまたは複数のプロセスによって、例えば、チタンタングステン合金層上に、０．０５から１．２μｍまでの範囲、好ましくは０．０５から０．８μｍまでの範囲の厚さを有する金層をスパッタリングすることによって形成されうる。接着／バリア／シード層８００１の底部の接着／バリア層が、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．８μｍまでの範囲、好ましくは０．０５から０．５μｍまでの範囲の厚さを有する窒化チタン層をスパッタリングすることによって形成される場合、接着／バリア／シード層８００１の最上部のシード層は、好適な１つまたは複数のプロセスによって、例えば、窒化チタン層上に、０．０５から１．２μｍまでの範囲、好ましくは０．０５から０．８μｍまでの範囲の厚さを有する金層をスパッタリングすることによって形成されうる。接着／バリア／シード層８００１の底部の接着／バリア層が、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．８μｍまでの範囲、好ましくは０．０５から０．５μｍまでの範囲の厚さを有するクロム層をスパッタリングすることによって形成される場合、接着／バリア／シード層８００１の最上部のシード層は、好適な１つまたは複数のプロセスによって、例えば、クロム層上に、０．０５から１．２μｍまでの範囲、好ましくは０．０５から０．８μｍまでの範囲の厚さを有する金層をスパッタリングすることによって形成されうる。接着／バリア／シード層８００１の底部の接着／バリア層が、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．８μｍまでの範囲、好ましくは０．０５から０．５μｍまでの範囲の厚さを有する窒化タンタル層をスパッタリングすることによって形成される場合、接着／バリア／シード層８００１の最上部のシード層は、好適な１つまたは複数のプロセスによって、例えば、窒化タンタル層上に、０．０５から１．２μｍまでの範囲、好ましくは０．０５から０．８μｍまでの範囲の厚さを有する金層をスパッタリングすることによって形成されうる。接着／バリア／シード層８００１の底部の接着／バリア層が、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．８μｍまでの範囲、好ましくは０．０５から０．５μｍまでの範囲の厚さを有するタンタル層をスパッタリングすることによって形成される場合、接着／バリア／シード層８００１の最上部のシード層は、好適な１つまたは複数のプロセスによって、例えば、タンタル層上に、０．０５から１．２μｍまでの範囲、好ましくは０．０５から０．８μｍまでの範囲の厚さを有する金層をスパッタリングすることによって形成されうる。

例えば、接着／バリア／シード層８００１の底部の接着／バリア層が、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．８μｍまでの範囲、好ましくは０．０５から０．５μｍまでの範囲の厚さを有するチタン層をスパッタリングすることによって形成される場合、接着／バリア／シード層８００１の最上部のシード層は、好適な１つまたは複数のプロセスによって、例えば、チタン層上に、０．０５から１．２μｍまでの範囲、好ましくは０．０５から０．８μｍまでの範囲の厚さを有する銅層をスパッタリングすることによって形成されうる。接着／バリア／シード層８００１の底部の接着／バリア層が、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．８μｍまでの範囲、好ましくは０．０５から０．５μｍまでの範囲の厚さを有するチタンタングステン合金層をスパッタリングすることによって形成される場合、接着／バリア／シード層８００１の最上部のシード層は、好適な１つまたは複数のプロセスによって、例えば、チタンタングステン合金層上に、０．０５から１．２μｍまでの範囲、好ましくは０．０５から０．８μｍまでの範囲の厚さを有する銅層をスパッタリングすることによって形成されうる。接着／バリア／シード層８００１の底部の接着／バリア層が、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．８μｍまでの範囲、好ましくは０．０５から０．５μｍまでの範囲の厚さを有する窒化チタン層をスパッタリングすることによって形成される場合、接着／バリア／シード層８００１の最上部のシード層は、好適な１つまたは複数のプロセスによって、例えば、窒化チタン層上に、０．０５から１．２μｍまでの範囲、好ましくは０．０５から０．８μｍまでの範囲の厚さを有する銅層をスパッタリングすることによって形成されうる。接着／バリア／シード層８００１の底部の接着／バリア層が、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．８μｍまでの範囲、好ましくは０．０５から０．５μｍまでの範囲の厚さを有するクロム層をスパッタリングすることによって形成される場合、接着／バリア／シード層８００１の最上部のシード層は、好適な１つまたは複数のプロセスによって、例えば、クロム層上に、０．０５から１．２μｍまでの範囲、好ましくは０．０５から０．８μｍまでの範囲の厚さを有する銅層をスパッタリングすることによって形成されうる。接着／バリア／シード層８００１の底部の接着／バリア層が、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．８μｍまでの範囲、好ましくは０．０５から０．５μｍまでの範囲の厚さを有する窒化タンタル層をスパッタリングすることによって形成される場合、接着／バリア／シード層８００１の最上部のシード層は、好適な１つまたは複数のプロセスによって、例えば、窒化タンタル層上に、０．０５から１．２μｍまでの範囲、好ましくは０．０５から０．８μｍまでの範囲の厚さを有する銅層をスパッタリングすることによって形成されうる。接着／バリア／シード層８００１の底部の接着／バリア層が、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．８μｍまでの範囲、好ましくは０．０５から０．５μｍまでの範囲の厚さを有するタンタル層をスパッタリングすることによって形成される場合、接着／バリア／シード層８００１の最上部のシード層は、好適な１つまたは複数のプロセスによって、例えば、タンタル層上に、０．０５から１．２μｍまでの範囲、好ましくは０．０５から０．８μｍまでの範囲の厚さを有する銅層をスパッタリングすることによって形成されうる。

導電性バルク層８００２は、低抵抗の導電性をもたらすように形成され、通常は、好適な１つまたは複数のプロセスによって、例えば、２から１００μｍまでの範囲、例えば３から２０μｍまでの範囲の厚さの電気メッキを行うことによって形成される。好適な１つまたは複数のプロセスによって、例えば、電気メッキプロセスまたは無電解メッキプロセスを含むプロセスによって形成される、導電性バルク層８００２の金属材料として、Ａｕ、Ｃｕ、Ａｇ、Ｎｉ、Ｐｄ、Ｒｈ、Ｐｔ、またはＲｕが挙げられる。

例えば、導電性バルク層８００２は、好適な１つまたは複数のプロセスによって、例えば、接着／バリア／シード層８００１の最上部の、金で作られているシード層上に、２から１００μｍまでの範囲、好ましくは３から２０μｍまでの範囲の厚さを有する金層を電気メッキすることによって形成されうる。あるいは、導電性バルク層８００２は、好適な１つまたは複数のプロセスによって、例えば、接着／バリア／シード層８００１の最上部の、銅で作られているシード層上に、２から１００μｍまでの範囲、好ましくは３から２０μｍまでの範囲の厚さを有する銅層を電気メッキすることによって形成されうる。あるいは、導電性バルク層８００２は、好適な１つまたは複数のプロセスによって、例えば、接着／バリア／シード層８００１の最上部の、銅で作られているシード層上に、１．５から９０μｍまでの範囲、好ましくは２．５から１０μｍまでの範囲の厚さを有する銅層を電気メッキし、次いで、銅層上に、０．５から１０μｍまでの範囲の厚さを有する金層を電気メッキすることによって形成することができ、銅層と金層の厚さは、２から１００μｍまでの範囲、好ましくは３から２０μｍまでの範囲内である。あるいは、導電性バルク層８００２は、好適な１つまたは複数のプロセスによって、例えば、接着／バリア／シード層８００１の最上部の、銅で作られているシード層上に、３から２０μｍまでの範囲、好ましくは３から１５μｍまでの範囲の厚さを有する銅層を電気メッキし、次いで、銅層上に、０．５から５μｍまでの範囲、好ましくは１から３μｍまでの範囲の厚さを有するニッケル層を電気メッキし、次いで、ニッケル層上に、０．０３から０．５μｍまでの範囲、好ましくは０．０５から０．１μｍまでの範囲の厚さを有する金層を電気メッキすることによって形成されうる。あるいは、導電性バルク層８００２は、好適な１つまたは複数のプロセスによって、例えば、接着／バリア／シード層８００１の最上部の、銅で作られているシード層上に、３から２０μｍまでの範囲、好ましくは３から１５μｍまでの範囲の厚さを有する銅層を電気メッキし、次いで、銅層上に、０．５から５μｍまでの範囲、好ましくは１から３μｍまでの範囲の厚さを有するニッケル層を電気メッキし、次いで、ニッケル層上に、０．０３から０．５μｍまでの範囲、好ましくは０．０５から０．１μｍまでの範囲の厚さを有する金層を無電解メッキすることによって形成されうる。あるいは、導電性バルク層８００２は、好適な１つまたは複数のプロセスによって、例えば、接着／バリア／シード層８００１の最上部の、銅で作られているシード層上に、３から２０μｍまでの範囲、好ましくは３から１５μｍまでの範囲の厚さを有する銅層を電気メッキし、次いで、銅層上に、０．５から５μｍまでの範囲、好ましくは１から３μｍまでの範囲の厚さを有するニッケル層を電気メッキし、次いで、ニッケル層上に、０．０３から０．５μｍまでの範囲、好ましくは０．０５から０．１μｍまでの範囲の厚さを有するパラジウム層を電気メッキすることによって形成されうる。あるいは、導電性バルク層８００２は、好適な１つまたは複数のプロセスによって、例えば、接着／バリア／シード層８００１の最上部の、銅で作られているシード層上に、３から２０μｍまでの範囲、好ましくは３から１５μｍまでの範囲の厚さを有する銅層を電気メッキし、次いで、銅層上に、０．５から５μｍまでの範囲、好ましくは１から３μｍまでの範囲の厚さを有するニッケル層を電気メッキし、次いで、ニッケル層上に、０．０３から０．５μｍまでの範囲、好ましくは０．０５から０．１μｍまでの範囲の厚さを有するパラジウム層を無電解メッキすることによって形成されうる。

オプションとして、保護または拡散障壁を目的としてキャップ／バリア金属層（図示せず）を追加する。キャップ／バリア層は、好適な１つまたは複数のプロセスによって、例えば、電気メッキ、無電解メッキ、ＣＶＤ、またはＰＶＤスパッタリング金属によって形成され、例えば電気メッキによって蒸着されうる。キャップ／バリア層の厚さは、０．０５から５μｍまでの範囲、例えば、０．５から３μｍまでの範囲である。キャップ／バリア層は、Ｎｉ、Ｃｏ、またはＶ層とすることができる。他のオプションとして、特にオーバーパッシベーション金属８０（ポリマー誘電体が２つの隣接する金属層の間にある１つまたは複数の金属層内の）の最上金属層に対する、アセンブリまたはパッケージングを目的とする、導電性バルク金属層８００２およびキャップ／バリア層（図示せず）の上のアセンブリ接触層（assembly-contact layer）（図示せず）がある。

最上のポリマー層９９内の開口部９９０（第１の実施形態では９９１９および９９２９、第３の実施形態では９９３９および９９３９’、第４の実施形態では９９４９および９９４９’を含む）は、最上のオーバーパッシベーション金属層の接点８０００（第１の実施形態では接点８１１０および８１２０、第３の実施形態では接点８３１０および８３２０、ならびに第４の実施形態では接点８１１０および８１２０を含む）を露出する。アセンブリ接触金属層は、ワイヤボンディング可能であり、および／またはハンダ濡れ性を有し、ワイヤボンディング、金接続、ハンダボール実装、および／またはハンダ接続に使用される。アセンブリ接触金属層はＡｕ、Ａｇ、Ｐｔ、Ｐｄ、Ｒｈ、またはＲｕとすることができる。ポリマー開口部９００によって露出されているアセンブリ接触金属層への接合部は、ボンディングワイヤ、ハンダボール（ハンダボール実装）、金属ボール（金属ボール実装）、他の基板またはチップ上の金属バンプ、他の基板またはチップ上の金バンプ、他の基板またはチップ上の金属ポスト、他の基板またはチップ上の銅ポストとすることができる。

オーバーパッシベーション金属線、トレース、またはプレーンは、いくつかの例として、下から上へ、（１）ＴｉＷ／スパッタリングされたシードＡｕ／電気メッキされたＡｕ、（２）Ｔｉ／スパッタリングされたシードＡｕ／電気メッキされたＡｕ、（３）Ｔａ／スパッタリングされたシードＡｕ／電気メッキされたＡｕ、（４）Ｃｒ／スパッタリングされたシードＣｕ／電気メッキされたＣｕ、（５）ＴｉＷ／スパッタリングされたシードＣｕ／電気メッキされたＣｕ、（６）Ｔａ／スパッタリングされたシードＣｕ／電気メッキされたＣｕ、（７）Ｔｉ／スパッタリングされたシードＣｕ／電気メッキされたＣｕ、（８）Ｃｒ、ＴｉＷ、Ｔｉ、またはＴａ／スパッタリングされたシードＣｕ／電気メッキされたＣｕ／電気メッキされたＮｉ、（９）Ｃｒ、ＴｉＷ、Ｔｉ、またはＴａ／スパッタリングされたシードＣｕ／電気メッキされたＣｕ／電気メッキされたＮｉ／電気メッキされたＡｕ、Ａｇ、Ｐｔ、Ｐｄ、Ｒｈ、またはＲｕ、（１０）Ｃｒ、ＴｉＷ、Ｔｉ、またはＴａ／スパッタリングされたシードＣｕ／電気メッキされたＣｕ／電気メッキされたＮｉ／無電解メッキされたＡｕ、Ａｇ、Ｐｔ、Ｐｄ、Ｒｈ、またはＲｕのうちの１つのスタックとすることができる。オーバーパッシベーション金属層８０のそれぞれは、２から１５０μｍまでの範囲、例えば３から２０μｍまでの範囲の厚さを有し、オーバーパッシベーション金属線またはトレースの水平方向の設計ルール（幅）は１から２００μｍまでの範囲、例えば２から５０μｍまでの範囲である。オーバーパッシベーション金属プレーンも、特に電源またはグランドプレーンに関する例であり、幅は２００μｍより大きい。２つの隣接する金属線、トレース、および／またはプレーンの間の最小隙間は、１から５００μｍまでの範囲、例えば２から１５０μｍまでの範囲である。

本開示のいくつかのアプリケーションでは、金属線、トレース、またはプレーンは、オプションの接着／バリア層（Ｔｉ、ＴｉＷ、ＴｉＮ、Ｔａ、またはＴａＮ層を含む）がアルミニウム層の下にある、２から６μｍまでの範囲、例えば３から５μｍまでの範囲の厚さを有するスパッタリングされたアルミニウムのみを含みうる。

図１５Ｌを参照すると、オプションとして、オーバーパッシベーション金属スキーム８０の、開口部９９０によって露出される、接点８０００上に接触構造８９を形成することができることがわかる。接触構造８９は、金属バンプ、ハンダバンプ、ハンダボール、金バンプ、銅バンプ、金属パッド、ハンダパッド、金パッド、金属ポスト、ハンダポスト、金ポスト、または銅ポストとすることができる。接触構造８９は、金属層８９１および８９ｃを備えることができる。金属層８９ｃの下の金属層８９１は、Ａｕ、Ｔｉ、ＴｉＷ、ＴｉＮ、Ｃｒ、Ｃｕ、ＣｒＣｕ、Ｔａ、ＴａＮ、Ｎｉ、ＮｉＶ、Ｖ、またはＣｏ層、または前記材料の複合層を含む。接触構造８９の例示的なスタック（金属層８９１および８９ｃを含む）は、下から上へ、（１）Ｔｉ／Ａｕパッド（厚さ１〜１０μｍのＡｕ層）、（２）ＴｉＷ／Ａｕパッド（厚さ１〜１０μｍのＡｕ層）、（３）Ｎｉ／Ａｕパッド（厚さ０．５〜１０μｍのＮｉ層、厚さ０．２〜１０μｍのＡｕ層）、（４）Ｔｉ／Ａｕバンプ（厚さ７〜４０μｍのＡｕ層）、（５）ＴｉＷ／Ａｕバンプ（厚さ７〜４０μｍのＡｕ層）、（６）Ｎｉ／Ａｕバンプ（厚さ０．５〜１０μｍのＮｉ層、厚さ７〜４０μｍのＡｕ層）、（７）Ｔｉ、ＴｉＷまたはＣｒ／Ｃｕ／Ｎｉ／Ａｕパッド（厚さ０．１〜１０μｍの銅層、厚さ０．２〜１０μｍのＡｕ層）、（８）Ｔｉ、ＴｉＷ、Ｃｒ、ＣｒＣｕ、またはＮｉＶ／Ｃｕ／Ｎｉ／Ａｕバンプ（厚さ０．１〜１０μｍの銅層、厚さ７〜４０μｍのＡｕ層）、（９）Ｔｉ、ＴｉＷ、Ｃｒ、ＣｒＣｕ、またはＮｉＶ／Ｃｕ／Ｎｉ／ハンダパッド（厚さ０．１〜１０μｍの銅層、厚さ０．２〜３０μｍのハンダ層）、（１０）Ｔｉ、ＴｉＷ、Ｃｒ、ＣｒＣｕ、またはＮｉＶ／Ｃｕ／Ｎｉ／ハンダバンプまたはハンダボール（厚さ０．１〜１０μｍの銅層、厚さ１０〜５００μｍのハンダ層）、（１１）Ｔｉ、ＴｉＷ、Ｃｒ、ＣｒＣｕ、またはＮｉＶ／Ｃｕポスト（厚さ１０〜３００μｍの銅層）、（１１）Ｔｉ、ＴｉＷ、Ｃｒ、ＣｒＣｕ、またはＮｉＶ／Ｃｕポスト／Ｎｉ（厚さ１０〜３００μｍの銅層）、（１２）Ｔｉ、ＴｉＷ、Ｃｒ、ＣｒＣｕ、またはＮｉＶ／Ｃｕポスト／Ｎｉ／ハンダ（厚さ１０〜３００μｍの銅層、厚さ１〜２０μｍのハンダ層）、（１３）Ｔｉ、ＴｉＷ、Ｃｒ、ＣｒＣｕ、またはＮｉＶ／Ｃｕポスト／Ｎｉ／ハンダ（厚さ１０〜３００μｍの銅層、厚さ２０〜１００μｍのハンダ層）である。組み立て方法は、ワイヤボンディング、タブボンディング、チップオングラス（ＣＯＧ）、チップオンボード（ＣＯＢ）、ＢＧＡ基板上のフリップチップ、チップオンフィルム（ＣＯＦ）、チップオンチップスタック相互接続、チップオンＳｉサブストレート（chip-on-Si-substrate）スタック相互接続、などとすることができる。

例えば、接触構造８９は、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．８μｍまでの範囲、好ましくは０．０５から０．５μｍまでの範囲の厚さを有する、チタン層またはチタンタングステン合金層などのチタン含有層を、ポリマー層９９上に、また開口部９９０によって露出される銅、ニッケル、または金の接点８０００上に、スパッタリングし、次いで、チタン含有層上に、０．０５から１．２μｍまでの範囲、好ましくは０．０５から０．８μｍまでの範囲の厚さを有する、金で作られたシード層をスパッタリングし、次いで、シード層上に、ポジ型フォトレジスト層などの、フォトレジスト層をスピンオンコーティングし、次いで、例えば約４３４から４３８ｎｍまでの範囲の波長を有するＧ線、例えば約４０３から４０７ｎｍまでの範囲の波長を有するＨ線、および例えば約３６３から３６７ｎｍまでの範囲の波長を有するＩ線のうちの少なくとも２つにより１Ｘステッパーまたは１Ｘコンタクトアライナーを使用してフォトレジスト層を露光し、フォトレジスト層に光を照射し、つまり、Ｇ線とＨ線、Ｇ線とＩ線、Ｈ線とＩ線、またはＧ線、Ｈ線、およびＩ線をフォトレジスト層に照射し、次いで、露光フォトレジスト層を現像し、現像されたフォトレジスト層内の開口部で接点８０００の上のシード層を露出させ、次いで、Ｏ₂プラズマまたは２００ＰＰＭ未満のフッ素、および酸素を含むプラズマによりシード層から残留ポリマー材料もしくは他の汚染物質を除去し、次いで、フォトレジスト層内の開口部によって露出される、シード層上に１から１０μｍまでの範囲の厚さを有する金層を電気メッキし、次いで、アミドとともに有機溶液を使用して、現像されたフォトレジストを除去し、次いで、Ｏ₂プラズマまたは２００ＰＰＭ未満のフッ素、および酸素を含むプラズマによりシード層および金層から残留ポリマー材料もしくは他の汚染物質を除去し、次いで、ドライエッチング法、またはウェットエッチング法で金層の下にないシード層を除去し、次いで、ドライエッチング法、またはウェットエッチング法で金層の下にないチタン含有層を除去することによって形成されうる。ウェットエッチング法に関しては、金のシード層を、ヨウ化カリウムを含む溶液などの、ヨウ素含有溶液でエッチングすることができる。チタン含有層がチタン層である場合、チタン層を、フッ化水素を含む溶液でウェットエッチングすることができる。チタン含有層がチタンタングステン合金層である場合、チタンタングステン合金層を、過酸化水素を含む溶液でウェットエッチングすることができる。ドライエッチング法に関しては、金のシード層は、イオンミリングプロセスを使って、またはＡｒスパッタリングエッチングプロセスを使って除去することができ、チタン含有層は、塩素含有プラズマエッチングプロセスを使って、またはＲＩＥプロセスを使ってエッチングすることができる。したがって、金属層８９１は、チタン含有層およびチタン含有層上の、金で作られたシード層から形成され、金属層８９ｃは、金属層８９１のシード層上にある金から形成されうる。

例えば、接触構造８９は、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．８μｍまでの範囲、好ましくは０．０５から０．５μｍまでの範囲の厚さを有する、チタン層またはチタンタングステン合金層などのチタン含有層を、ポリマー層９９上に、また開口部９９０によって露出される銅、ニッケル、または金の接点８０００上に、スパッタリングし、次いで、チタン含有層上に、０．０５から１．２μｍまでの範囲、好ましくは０．０５から０．８μｍまでの範囲の厚さを有する、銅で作られたシード層をスパッタリングし、次いで、シード層上に、ポジ型フォトレジスト層などの、フォトレジスト層をスピンオンコーティングし、次いで、例えば約４３４から４３８ｎｍまでの範囲の波長を有するＧ線、例えば約４０３から４０７ｎｍまでの範囲の波長を有するＨ線、および例えば約３６３から３６７ｎｍまでの範囲の波長を有するＩ線のうちの少なくとも２つにより１Ｘステッパーまたは１Ｘコンタクトアライナーを使用してフォトレジスト層を露光し、フォトレジスト層に光を照射し、つまり、Ｇ線とＨ線、Ｇ線とＩ線、Ｈ線とＩ線、またはＧ線、Ｈ線、およびＩ線をフォトレジスト層に照射し、次いで、露光フォトレジスト層を現像し、現像されたフォトレジスト層内の開口部で接点８０００の上のシード層を露出させ、次いで、Ｏ₂プラズマまたは２００ＰＰＭ未満のフッ素、および酸素を含むプラズマによりシード層から残留ポリマー材料もしくは他の汚染物質を除去し、次いで、フォトレジスト層内の開口部によって露出されるシード層上に、１から１０μｍまでの範囲、好ましくは１から５μｍまでの範囲の厚さを有する銅層を電気メッキし、次いで、開口部内の銅層上に、０．５から５μｍまでの範囲、好ましくは０．５から１μｍまでの範囲の厚さを有するニッケル層を電気メッキし、次いで、開口部内のニッケル層上に、５０から１５０μｍまでの範囲、好ましくは８０から１３０μｍまでの範囲の厚さを有する、スズ鉛合金、スズ銀合金、またはスズ銀銅合金などのスズ含有層を電気メッキし、次いで、アミドとともに有機溶液を使用して、現像されたフォトレジスト層を除去し、次いで、Ｏ₂プラズマまたは２００ＰＰＭ未満のフッ素、および酸素を含むプラズマによりシード層およびスズ含有層から残留ポリマー材料もしくは他の汚染物質を除去し、次いで、ドライエッチング法、またはウェットエッチング法で銅層の下にないシード層を除去し、次いで、ドライエッチング法、またはウェットエッチング法で銅層の下にないチタン含有層を除去し、次いで、スズ含有層をリフローで接合することによって形成されうる。ウェットエッチング法に関しては、銅のシード層を、ＮＨ₄ＯＨを含む溶液でエッチングすることができる。チタン含有層がチタン層である場合、チタン層を、フッ化水素を含む溶液でウェットエッチングすることができる。チタン含有層がチタンタングステン合金層である場合、チタンタングステン合金層を、過酸化水素を含む溶液でウェットエッチングすることができる。ドライエッチング法に関しては、銅のシード層は、Ａｒスパッタリングエッチングプロセスを使って除去することができ、チタン含有層は、塩素含有プラズマエッチングプロセスを使って、またはＲＩＥプロセスを使ってエッチングすることができる。したがって、金属層８９１は、チタン含有層およびチタン含有層上の、銅で作られたシード層から形成され、金属層８９ｃは、シード層上の銅層、銅層上のニッケル層、およびニッケル層上のスズ含有層から形成されうる。

例えば、接触構造８９は、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．８μｍまでの範囲、好ましくは０．０５から０．５μｍまでの範囲の厚さを有するクロム層を、ポリマー層９９上に、また開口部９９０によって露出される銅、ニッケル、または金の接点８０００上に、スパッタリングし、次いで、クロム層上に、０．０５から１．２μｍまでの範囲、好ましくは０．０５から０．８μｍまでの範囲の厚さを有する、銅で作られたシード層をスパッタリングし、次いで、シード層上に、ポジ型フォトレジスト層などの、フォトレジスト層をスピンオンコーティングし、次いで、例えば約４３４から４３８ｎｍまでの範囲の波長を有するＧ線、例えば約４０３から４０７ｎｍまでの範囲の波長を有するＨ線、および例えば約３６３から３６７ｎｍまでの範囲の波長を有するＩ線のうちの少なくとも２つにより１Ｘステッパーまたは１Ｘコンタクトアライナーを使用してフォトレジスト層を露光し、フォトレジスト層に光を照射し、つまり、Ｇ線とＨ線、Ｇ線とＩ線、Ｈ線とＩ線、またはＧ線、Ｈ線、およびＩ線をフォトレジスト層に照射し、次いで、露光フォトレジスト層を現像し、現像されたフォトレジスト層内の開口部で接点８０００の上のシード層を露出させ、次いで、Ｏ₂プラズマまたは２００ＰＰＭ未満のフッ素、および酸素を含むプラズマによりシード層から残留ポリマー材料もしくは他の汚染物質を除去し、次いで、フォトレジスト層内の開口部によって露出されるシード層上に、１から１０μｍまでの範囲、好ましくは１から５μｍまでの範囲の厚さを有する銅層を電気メッキし、次いで、開口部内の銅層上に、０．５から５μｍまでの範囲、好ましくは０．５から１μｍまでの範囲の厚さを有するニッケル層を電気メッキし、次いで、開口部内のニッケル層上に、５０から１５０μｍまでの範囲、好ましくは８０から１３０μｍまでの範囲の厚さを有する、スズ鉛合金、スズ銀合金、またはスズ銀銅合金などのスズ含有層を電気メッキし、次いで、アミドとともに有機溶液を使用して、現像されたフォトレジストを除去し、次いで、Ｏ₂プラズマまたは２００ＰＰＭ未満のフッ素、および酸素を含むプラズマによりシード層およびスズ含有層から残留ポリマー材料もしくは他の汚染物質を除去し、次いで、ドライエッチング法、またはウェットエッチング法で銅層の下にないシード層を除去し、次いで、ドライエッチング法、またはウェットエッチング法で銅層の下にないクロム層を除去し、次いで、スズ含有層をリフローで接合することによって形成されうる。ウェットエッチング法に関しては、銅のシード層を、ＮＨ₄ＯＨを含む溶液でエッチングすることができ、クロム層を、フェリシアン化カリウムを含む溶液でエッチングすることができる。ドライエッチング法に関しては、銅のシード層を、Ａｒスパッタリングエッチングプロセスで除去することができる。したがって、金属層８９１は、クロム層およびクロム層上の、銅で作られたシード層から形成され、金属層８９ｃは、シード層上の銅層、銅層上のニッケル層、およびニッケル層上のスズ含有層から形成されうる。

例えば、接触構造８９は、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．８μｍまでの範囲、好ましくは０．０５から０．５μｍまでの範囲の厚さを有する、タンタル層または窒化タンタル層などのタンタル含有層を、ポリマー層９９上に、また開口部９９０によって露出される銅、ニッケル、または金の接点８０００上に、スパッタリングし、次いで、タンタル含有層上に、０．０５から１．２μｍまでの範囲、好ましくは０．０５から０．８μｍまでの範囲の厚さを有する、銅で作られたシード層をスパッタリングし、次いで、シード層上に、ポジ型フォトレジスト層などの、フォトレジスト層をスピンオンコーティングし、次いで、例えば約４３４から４３８ｎｍまでの範囲の波長を有するＧ線、例えば約４０３から４０７ｎｍまでの範囲の波長を有するＨ線、および例えば約３６３から３６７ｎｍまでの範囲の波長を有するＩ線のうちの少なくとも２つにより１Ｘステッパーまたは１Ｘコンタクトアライナーを使用してフォトレジスト層を露光し、フォトレジスト層に光を照射し、つまり、Ｇ線とＨ線、Ｇ線とＩ線、Ｈ線とＩ線、またはＧ線、Ｈ線、およびＩ線をフォトレジスト層に照射し、次いで、露光フォトレジスト層を現像し、現像されたフォトレジスト層内の開口部で接点８０００の上のシード層を露出させ、次いで、Ｏ₂プラズマまたは２００ＰＰＭ未満のフッ素、および酸素を含むプラズマによりシード層から残留ポリマー材料もしくは他の汚染物質を除去し、次いで、フォトレジスト層内の開口部によって露出されるシード層上に、１から１０μｍまでの範囲、好ましくは１から５μｍまでの範囲の厚さを有する銅層を電気メッキし、次いで、開口部内の銅層上に、０．５から５μｍまでの範囲、好ましくは０．５から１μｍまでの範囲の厚さを有するニッケル層を電気メッキし、次いで、開口部内のニッケル層上に、５０から１５０マイクロメートルまでの範囲、好ましくは８０から１３０マイクロメートルまでの範囲の厚さを有する、スズ鉛合金、スズ銀合金、またはスズ銀銅合金などのスズ含有層を電気メッキし、次いで、アミドとともに有機溶液を使用して、現像されたフォトレジストを除去し、次いで、Ｏ₂プラズマまたは２００ＰＰＭ未満のフッ素、および酸素を含むプラズマによりシード層およびスズ含有層から残留ポリマー材料もしくは他の汚染物質を除去し、次いで、ドライエッチング法、またはウェットエッチング法で銅層の下にないシード層を除去し、次いで、ドライエッチング法、またはウェットエッチング法で銅層の下にないタンタル含有層を除去し、次いで、スズ含有層をリフローで接合することによって形成されうる。ウェットエッチング法に関しては、銅のシード層を、ＮＨ₄ＯＨを含む溶液でエッチングすることができる。ドライエッチング法に関しては、銅のシード層を、Ａｒスパッタリングエッチングプロセスで除去することができる。したがって、金属層８９１は、タンタル含有層およびタンタル含有層上の、銅で作られたシード層から形成され、金属層８９ｃは、シード層上の銅層、銅層上のニッケル層、およびニッケル層上のスズ含有層から形成されうる。

例えば、接触構造８９は、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．８マイクロメートルまでの範囲、好ましくは０．０５から０．５マイクロメートルまでの範囲の厚さを有する、チタン層またはチタンタングステン合金層などのチタン含有層を、ポリマー層９９上に、また開口部９９０によって露出される銅、ニッケル、または金の接点８０００上に、スパッタリングし、次いで、チタン含有層上に、０．０５から１．２マイクロメートルまでの範囲、好ましくは０．０５から０．８マイクロメートルまでの範囲の厚さを有する、銅で作られたシード層をスパッタリングし、次いで、シード層上に、ポジ型フォトレジスト層などの、フォトレジスト層をスピンオンコーティングし、次いで、例えば約４３４から４３８ｎｍまでの範囲の波長を有するＧ線、例えば約４０３から４０７ｎｍまでの範囲の波長を有するＨ線、および例えば約３６３から３６７ｎｍまでの範囲の波長を有するＩ線のうちの少なくとも２つにより１Ｘステッパーまたは１Ｘコンタクトアライナーを使用してフォトレジスト層を露光し、フォトレジスト層に光を照射し、つまり、Ｇ線とＨ線、Ｇ線とＩ線、Ｈ線とＩ線、またはＧ線、Ｈ線、およびＩ線をフォトレジスト層に照射し、次いで、露光フォトレジスト層を現像し、現像されたフォトレジスト層内の開口部で接点８０００の上のシード層を露出させ、次いで、Ｏ₂プラズマまたは２００ＰＰＭ未満のフッ素、および酸素を含むプラズマによりシード層から残留ポリマー材料もしくは他の汚染物質を除去し、次いで、フォトレジスト層内の開口部によって露出されるシード層上に、０．５から５μｍまでの範囲、好ましくは０．５から１μｍまでの範囲の厚さを有するニッケル層を電気メッキし、次いで、開口部内のニッケル層上に、５０から１５０μｍまでの範囲、好ましくは８０から１３０μｍまでの範囲の厚さを有する、スズ鉛合金、スズ銀合金、またはスズ銀銅合金などのスズ含有層を電気メッキし、次いで、アミドとともに有機溶液を使用して、現像されたフォトレジストを除去し、次いで、Ｏ₂プラズマまたは２００ＰＰＭ未満のフッ素、および酸素を含むプラズマによりシード層およびスズ含有層から残留ポリマー材料もしくは他の汚染物質を除去し、次いで、ドライエッチング法、またはウェットエッチング法で銅層の下にないシード層を除去し、次いで、ドライエッチング法、またはウェットエッチング法で銅層の下にないチタン含有層を除去し、次いで、スズ含有層をリフローで接合することによって形成されうる。ウェットエッチング法に関しては、銅のシード層を、ＮＨ₄ＯＨを含む溶液でエッチングすることができる。チタン含有層がチタン層である場合、チタン層を、フッ化水素を含む溶液でウェットエッチングすることができる。チタン含有層がチタンタングステン合金層である場合、チタンタングステン合金層を、過酸化水素を含む溶液でエッチングすることができる。ドライエッチング法に関しては、銅のシード層は、Ａｒスパッタリングエッチングプロセスを使って除去することができ、チタン含有層は、塩素含有プラズマエッチングプロセスを使って、またはＲＩＥプロセスを使ってエッチングすることができる。したがって、金属層８９１は、チタン含有層およびチタン含有層上の、銅で作られたシード層から形成され、金属層８９ｃは、シード層上のニッケル層およびニッケル層上のスズ含有層から形成されうる。

例えば、接触構造８９は、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．８μｍまでの範囲、好ましくは０．０５から０．５μｍまでの範囲の厚さを有するクロム層を、ポリマー層９９上に、また開口部９９０によって露出される銅、ニッケル、または金の接点８０００上に、スパッタリングし、次いで、クロム層上に、０．０５から１．２μｍまでの範囲、好ましくは０．０５から０．８μｍまでの範囲の厚さを有する、銅で作られたシード層をスパッタリングし、次いで、シード層上に、ポジ型フォトレジスト層などの、フォトレジスト層をスピンオンコーティングし、次いで、例えば約４３４から４３８ｎｍまでの範囲の波長を有するＧ線、例えば約４０３から４０７ｎｍまでの範囲の波長を有するＨ線、および例えば約３６３から３６７ｎｍまでの範囲の波長を有するＩ線のうちの少なくとも２つにより１Ｘステッパーまたは１Ｘコンタクトアライナーを使用してフォトレジスト層を露光し、フォトレジスト層に光を照射し、つまり、Ｇ線とＨ線、Ｇ線とＩ線、Ｈ線とＩ線、またはＧ線、Ｈ線、およびＩ線をフォトレジスト層に照射し、次いで、露光フォトレジスト層を現像し、現像されたフォトレジスト層内の開口部で接点８０００の上のシード層を露出させ、次いで、Ｏ₂プラズマまたは２００ＰＰＭ未満のフッ素、および酸素を含むプラズマによりシード層から残留ポリマー材料もしくは他の汚染物質を除去し、次いで、フォトレジスト層内の開口部によって露出されるシード層上に、０．５から５μｍまでの範囲、好ましくは０．５から１μｍまでの範囲の厚さを有するニッケル層を電気メッキし、次いで、開口部内のニッケル層上に、５０から１５０μｍまでの範囲、好ましくは８０から１３０μｍまでの範囲の厚さを有する、スズ鉛合金、スズ銀合金、またはスズ銀銅合金などのスズ含有層を電気メッキし、次いで、アミドとともに有機溶液を使用して、現像されたフォトレジストを除去し、次いで、Ｏ₂プラズマまたは２００ＰＰＭ未満のフッ素、および酸素を含むプラズマによりシード層およびスズ含有層から残留ポリマー材料もしくは他の汚染物質を除去し、次いで、ドライエッチング法、またはウェットエッチング法で銅層の下にないシード層を除去し、次いで、ドライエッチング法、またはウェットエッチング法で銅層の下にないクロム層を除去し、次いで、スズ含有層をリフローで接合することによって形成されうる。ウェットエッチング法に関しては、銅のシード層を、ＮＨ₄ＯＨを含む溶液でエッチングすることができ、クロム層を、フェリシアン化カリウムを含む溶液でエッチングすることができる。ドライエッチング法に関しては、銅のシード層を、Ａｒスパッタリングエッチングプロセスで除去することができる。したがって、金属層８９１は、クロム層およびクロム層上の、銅で作られたシード層から形成され、金属層８９ｃは、シード層上のニッケル層およびニッケル層上のスズ含有層から形成されうる。

例えば、接触構造８９は、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．８μｍまでの範囲、好ましくは０．０５から０．５μｍまでの範囲の厚さを有する、タンタル層または窒化タンタル層などのタンタル含有層を、ポリマー層９９上に、また開口部９９０によって露出される銅、ニッケル、または金の接点８０００上に、スパッタリングし、次いで、タンタル含有層上に、０．０５から１．２μｍまでの範囲、好ましくは０．０５から０．８μｍまでの範囲の厚さを有する、銅で作られたシード層をスパッタリングし、次いで、シード層上に、ポジ型フォトレジスト層などの、フォトレジスト層をスピンオンコーティングし、次いで、例えば約４３４から４３８ｎｍまでの範囲の波長を有するＧ線、例えば約４０３から４０７ｎｍまでの範囲の波長を有するＨ線、および例えば約３６３から３６７ｎｍまでの範囲の波長を有するＩ線のうちの少なくとも２つにより１Ｘステッパーまたは１Ｘコンタクトアライナーを使用してフォトレジスト層を露光し、フォトレジスト層に光を照射し、つまり、Ｇ線とＨ線、Ｇ線とＩ線、Ｈ線とＩ線、またはＧ線、Ｈ線、およびＩ線をフォトレジスト層に照射し、次いで、露光フォトレジスト層を現像し、現像されたフォトレジスト層内の開口部で接点８０００の上のシード層を露出させ、次いで、Ｏ₂プラズマまたは２００ＰＰＭ未満のフッ素、および酸素を含むプラズマによりシード層から残留ポリマー材料もしくは他の汚染物質を除去し、次いで、フォトレジスト層内の開口部によって露出されるシード層上に、０．５から５μｍまでの範囲、好ましくは０．５から１μｍまでの範囲の厚さを有するニッケル層を電気メッキし、次いで、開口部内のニッケル層上に、５０から１５０μｍまでの範囲、好ましくは８０から１３０μｍまでの範囲の厚さを有する、スズ鉛合金、スズ銀合金、またはスズ銀銅合金などのスズ含有層を電気メッキし、次いで、アミドとともに有機溶液を使用して、現像されたフォトレジストを除去し、次いで、Ｏ₂プラズマまたは２００ＰＰＭ未満のフッ素、および酸素を含むプラズマによりシード層およびスズ含有層から残留ポリマー材料もしくは他の汚染物質を除去し、次いで、ドライエッチング法、またはウェットエッチング法で銅層の下にないシード層を除去し、次いで、ドライエッチング法、またはウェットエッチング法で銅層の下にないタンタル含有層を除去し、次いで、スズ含有層をリフローで接合することによって形成されうる。ウェットエッチング法に関しては、銅のシード層を、ＮＨ₄ＯＨを含む溶液でエッチングすることができる。ドライエッチング法に関しては、銅のシード層を、Ａｒスパッタリングエッチングプロセスで除去することができる。したがって、金属層８９１は、タンタル含有層およびタンタル含有層上の、銅で作られたシード層から形成され、金属層８９ｃは、シード層上のニッケル層およびニッケル層上のスズ含有層から形成されうる。

オーバーパッシベーションスキーム８の別の重要な特徴として、ポリマー材料をオーバーパッシベーション金属層８０の上、または下、または間で、誘電体または絶縁層９０として使用する点が挙げられる。図１５Ｋを参照すると、ポリマー層９０（本開示のすべての実施形態における９５、９８、および９９を含む）を使用することで、２μｍより厚い誘電体層を加工することが可能になることがわかる。ポリマー層９０の厚さは、２から１００μｍまでの範囲、好ましくは３から３０μｍまでの範囲内であるものとしてよい。オーバーパッシベーションスキーム１０２内で使用されるポリマー層９０は、ポリイミド（ＰＩ）、ベンゾシクロブテン（ＢＣＢ）、エラストマー（シリコーンなど）、パリレン、エポキシ系材料（スイス、ルナン所在のＳｏｔｅｃ Ｍｉｃｒｏｓｙｓｔｅｍｓ社が供給しているフォトエポキシＳＵ−８など）とすることができる。プリント回路基板産業で使用されているハンダマスク材料を、キャップ層９９（すべてのオーバーパッシベーション金属層８０の上の最上ポリマー層）として使用することができる。感光性ポリイミドをポリマー層９０として使用することができる（本開示のすべての実施形態における９５、９８、および９９を含む）。さらに、ポリマー層９０（本開示のすべての実施形態における９５、９８、および９９を含む）は、日本のＡｓａｈｉ Ｃｈｅｍｉｃａｌ社によって供給されている、エーテル系ポリイミド、ＰＩＭＥＬ（商標）などの非イオン性ポリイミドであってもよい。銅は、非イオン性ポリイミドを通して拡散したり、浸透したりしないので、銅とポリイミドとの間の直接的接触が可能である。非イオン性ポリイミドを使用すると、オーバーパッシベーション金属スキーム８０内の銅線またはトレースまたはプレーンの間の間隔は、１μｍほどの近さとすることができる、つまり、２つの金属トレースまたはプレーンの間の間隔は、１μｍより広いものとすることができる。さらに、銅線、トレース、またはプレーンには、銅層の上の、ニッケル層などの保護キャップは不要である。

いま、図１５Ｋを参照すると、異なるオーバーパッシベーション金属層８０の間の相互接続のために、または下にある細線金属層６０への接続のために、または外部回路への接続のために、ポリマー層９０内に開口部９００が形成されていることがわかる。ポリマー開口部９００（９５０、９８０、および９９０を含む）は、（１）第１の実施形態における９９１９、９９２９、９８２９、９５１９、９５１９'、９５１１、９５１２、および９５１４、（２）第２の実施形態における９８３１、９８３４、９５３１、９５３２、および９５３４、（３）第３の実施形態における９９３９、９９３９’、９８３９、９８３１、９８３４、９５３９、９５３９'、９５３１、９５３２、および９５３４、（４）第４の実施形態における９９４９、９９４９’、９８４９’、９５１１、９５１２、９５１４、および９５４９を含む。ポリマー層９０の材料は、感光性または非感光性とすることができる。感光性ポリマー層９０では、ポリマー開口部９００は、露光および現像によって定められ、パターン形成される。その一方で、非感光性ポリマー層９０については、開口部９００は、最初にポリマー層の上にフォトレジスト層をコーティングし、フォトレジストの露光および現像を行ってフォトレジスト内に開口部を形成し、フォトレジスト開口部によって露出されたポリマー層を湿式またはドライエッチングし、ポリマー層９０内に開口部９００を形成し、次いでフォトレジストを除去することによって定められる。ポリマー開口部９００の幅は、２から１０００μｍまでの範囲、例えば５から２００μｍまでの範囲である。いくつかの設計において、ポリマー層９０は、１０００μｍより大きい寸法部分を除去できる。開口部９００は、円形、四隅が丸い正方形、矩形、または多角形として設計される。

ポリマー層９５は、パッシベーション層５と最底部のオーバーパッシベーション金属層８０１との間にある。ポリマー層９５内の開口部９５０を通して、信号、電源（ＶｄｄまたはＶｃｃ）および／またはグランド（Ｖｓｓ）が細線金属スキーム６とオーバーパッシベーション金属スキーム８０との間を通る。ポリマー層９５内に開口部９５０を形成するためのプロセスは、（１）ポリマー層９５内に図３Ｄの開口部９５１９、９５１９’、９５１１、９５１２、および９５１４を形成するか、または（２）ポリマー層９５内に図７Ｄの開口部９５３１、９５３２、および９５３４を形成するか、または（３）ポリマー層９５内に図１０Ｄ、１０Ｅ、１０Ｇ、１０Ｈ、および１０Ｉの開口部９５３９、９５３９’、９５３１、９５３２、および９５３４を形成するか、または（４）ポリマー層９５内に図１４Ｄの開口部９５４９、９５１１、９５１２、および９５１４を形成するためのプロセスに適用されうる。内部回路２０（２１、２２、２３、および２４を含む）用の、それぞれパッシベーション開口部５３１、５３２、５３４、５１１、５１２、および５１４に揃えたポリマー開口部９５３１、９５３２、９５３４、９５１１、９５１２、および９５１４の幅は、１から３００μｍまでの範囲、例えば３から１００μｍまでの範囲である。電圧レギュレータまたはコンバータ回路４１用の、それぞれ開口部５１９および５１９’に揃えた、開口部９５１９および９５１９’の幅、オフチップ回路４０（４２および４３を含む）用の、それぞれ開口部５３９および５３９’に揃えた、開口部９５３９および９５３９’の幅、またはＥＳＤ回路４４用の、それぞれ開口部５４９に揃えた、開口部９５４９の幅は、５から１０００マイクロメートルまでの範囲、例えば１０から２００マイクロメートルまでの範囲で、開口部９５３１、９５３２、９５３４、９５１１、９５１２、および９５１４の幅より大きいものとしてよい。ポリマー開口部９５０の２種類の積層ビアがパッシベーション開口部５０の上にあることに留意されたい。第１の種類の積層ビアでは、ポリマー開口部、例えば図１０Ｅに示されている開口部９５３１は、図１０Ｅに示されている下にあるパッシベーション開口部５３１の幅に比べて大きい幅を有する。開口部９５３１は、コンタクトパッド６３９０を露出することに加えて、開口部５３１によって露出されているコンタクトパッド６３９０に隣接するパッシベーション層５の上面を露出する。この場合、より小さなパッシベーション開口部５３１が形成され、したがって、最上の細線金属層６０のより小さなコンタクトパッドが形成されうる。この種類の積層ビアにより、最上の細線金属層６０の経路密度をより高くすることができる。第２の種類の積層ビアでは、ポリマー開口部、例えば図１０Ｅに示されている開口部９５３９は、図１０Ｅに示されている下にあるパッシベーション開口部５３９に比べて小さい。ポリマー層９５は、開口部５３９によって露出されるコンパクトパッド６３９０の周辺領域とパッシベーション層５を覆い、ポリマー層９５内の開口部９５３１は開口部５３９によって露出されるコンタクトパッド６３９０の中心領域を露出する。この種類では、ポリマー層９５は、パッシベーション開口部の側壁を覆う。ポリマー開口部の側壁は、パッシベーション開口部の側壁の勾配に比べて良好な、穏やかな勾配を形成し、その結果、接着／バリア／シード層８０１１に対するその後の金属スパッタリングに関して良好なステップカバレッジが得られる。良好な接着／バリア金属ステップカバレッジは、金属間化合物（ＩＭＣ）が生じるのを防ぐので、チップの信頼性を確保するうえで重要である。

ポリマー層９８内の開口部９８０は、２つのオーバーパッシベーション金属層８０１と８０２との間にある。ポリマー層９８内に開口部９８０を形成するためのプロセスは、（１）ポリマー層９８内に図３Ｃの開口部９８２９を形成するか、または（２）ポリマー層９８内に図７Ｃの開口部９８３１および９８３４を形成するか、または（３）ポリマー層９８内に図１０Ｃおよび１０Ｅの開口部９８３１、９８３４、および９８３９を形成するか、または（４）ポリマー層９８内に図１４Ｃの開口部９８４９’を形成するためのプロセスに適用されうる。内部回路２０（２１、２２、２３、および２４を含む）用のポリマー開口部９８３１および９８３４の幅は、１から３００μｍまでの範囲、例えば３から１００μｍまでの範囲である。電圧レギュレータまたはコンバータ回路４１用のポリマー開口部９８２９の幅、オフチップ回路４０（４２および４３を含む）用のポリマー開口部９８３９の幅、またはＥＳＤ回路４４用のポリマー開口部９８４９’の幅は、５から１０００μｍまでの範囲、例えば１０から２００μｍまでの範囲で、開口部９８３１および９８３４の幅より大きいものとしてよい。

キャップポリマー層９９内の開口部９９０は、外部回路に接続するために、またはチップ検査におけるプローブ接触のために、最上金属層８０２の接点８０００を露出する。ポリマー層９９内に開口部９９０を形成するためのプロセスは、（１）ポリマー層９９内に図３Ｂおよび３Ｄの開口部９９１９を形成するか、または（２）ポリマー層９９内に図３Ｃの開口部９９２９を形成するか、または（３）ポリマー層９９内に図１０Ｂ、１０Ｄ、１０Ｆ、１０Ｇ、１０Ｈ、および１０Ｉの開口部９９３９を形成するか、または（４）ポリマー層９９内に図１０Ｃおよび１０Ｅの開口部９９３９’を形成するか、または（５）ポリマー層９９内に図１４Ｂおよび１４Ｄの開口部９９４９を形成するか、または（６）ポリマー層９９内に図１４Ｃの開口部９９４９’を形成するためのプロセスに適用されうる。キャップポリマー層９９内に、内部回路２０（２１、２２、２３、および２４を含む）を外部回路に接続するための開口部はない。電圧レギュレータまたはコンバータ回路４１用のポリマー開口部９９１９および９９２９の幅、オフチップ回路４０（４２および４３を含む）用のポリマー開口部９９３９および９９３９’の幅、またはＥＳＤ回路４４用のポリマー開口部９９４９および９９４９’の幅は、５から１０００μｍまでの範囲、例えば１０から２００μｍまでの範囲内とすることができる。

オーバーパッシベーションスキーム１０２のオーバーパッシベーション金属層８０内の信号、電源、またはグランドの刺激は、細線スキーム６を通して内部回路２０、電圧レギュレータまたはコンバータ回路４１、オフチップ回路４０、またはＥＳＤ回路４４に送出される。図１５Ａに示されている細線金属６３１、６３２、６３４、６３９、および６３９’は、積層ビアプラグ６０’からなり、好ましくは、上側のものは下側のものの真上にあるものとしてよい。あるいは、細線金属６３２は、図１５Ａに示されている、さらには本開示のすべての実施形態において示されている、局所的細線金属層６３２ｃを含むものとしてもよい。

オーバーパッシベーションスキーム１０２を形成するために使用されるフォトリソグラフィは、従来のＩＣプロセスのものと著しく異なる。同様に、オーバーパッシベーションフォトリソグラフィプロセスは、フォトレジストのコーティング、露光、および現像を含むものとしてよい。２種類のフォトレジストを使用して、オーバーパッシベーションスキーム８を形成するが、１つは、（１）好適な１つまたは複数のプロセスによって、例えば、１つまたは複数のスピンオンコーティング、または印刷によって形成される、液体フォトレジストである。液体フォトレジストは、３から６０μｍまでの範囲、例えば５から４０μｍまでの範囲の厚さを有し、もう１つは、（２）好適な１つまたは複数のプロセスによって、例えば、ラミネート法によって形成される、ドライフィルムフォトレジストである。ドライフィルムフォトレジストは、３０から３００μｍまでの範囲、例えば５０から１５０μｍまでの範囲の厚さを有する。フォトレジストは、ポジ型とネガ型があり、例えば、高分解能用にはポジ型の厚いフォトレジストとするとよい。ポリマーが感光性である場合、そのフォトレジストに対し同じフォトリソグラフィプロセスを適用してポリマーのパターン形成を行うことができる。アライナーまたは１Ｘステッパーは、フォトレジストを露光する。１Ｘとは、光線がフォトマスクからウェハ上に投射されたときにフォトマスク（通常は石英またはガラスで作られる）上の寸法がウェハ上で縮小され、フォトマスク上の特徴の寸法がウェハの寸法と同じであることを意味する。アライナーまたは１Ｘステッパーで使用される光線の波長は、４３６ｎｍ（ｇ線）、３９７ｎｍ（ｈ線）、３６５ｎｍ（ｉ線）、ｇ／ｈ線（ｇ線とｈ線との組み合わせ）、またはｇ／ｈ／ｉ線（ｇ線とｈ線とｉ線との組み合わせ）とすることができる。ｇ／ｈ線またはｇ／ｈ／ｉ線の１Ｘステッパー（または１Ｘアライナー）は光度が強く、厚いフォトレジストまたは厚い感光性ポリマーの露光に向いている。

パッシベーション層５は、下にあるＭＯＳトランジスタおよび細線スキーム６を水分、ナトリウムもしくは他の可動イオン、金、銅、または他の遷移金属の侵入から保護するので、ウェハ上のオーバーパッシベーションスキーム１０２は、厳しさがクラス１０以下、例えばクラス１００の環境のクリーンルーム内で加工することができる。クラス１００のクリーンルームにおいて許容される１立方フィート当たり最大粒子数は、５μｍを超える粒径で１、１μｍを超える粒径で１０、０．５μｍを超える粒径で１００、０．３μｍを超える粒径で３００、０．２μｍを超える粒径で７５０、０．１μｍを超える粒径で３５００である。

デバイス層２は、すべての実施形態における内部回路２０（２１、２２、２３、および２４を含む）、第１の実施形態における電圧レギュレータまたはコンバータ回路４１、第３の実施形態におけるオフチップ回路４０（４２および４３を含む）、および第４の実施形態におけるＥＳＤ回路４４を備える。

本開示のすべての実施形態における、２１、２２、２３、および２４を含む、内部回路もしくは内部回路ユニット２０は、信号ノードが外部（チップの外の）回路に接続されていない回路として定義される。内部回路もしくは内部回路ユニット２０の信号が、外部回路に接続することが必要である場合、これは、外部回路に接続する前に、まず最初にオフチップ回路、例えば、ＥＳＤ回路、オフチップドライバまたはオフチップレシーバ、および／または他のオフチップＩ／Ｏ回路を通らなければならない。他の定義では、内部回路もしくは内部回路ユニット２０は、オフチップ回路を含まない。本開示における、２１、２２、２３、および２４を含む、内部回路もしくは内部回路ユニット２０は、ＮＯＲゲートおよびＮＡＮＤゲートに加えて、インバータ、ＡＮＤゲート、ＯＲゲート、ＳＲＡＭセル、ＤＲＡＭセル、不揮発性メモリセル、フラッシュメモリセル、ＥＰＲＯＭセル、ＲＯＭセル、磁気ＲＡＭ（ＭＲＡＭ）セル、センス増幅器、オペアンプ、加算器、マルチプレクサ、ダイプレクサ、乗算器、Ａ／Ｄコンバータ、Ｄ／Ａコンバータ、または他のＣＭＯＳ、ＢｉＣＭＯＳ、および／またはバイポーラ回路、アナログ回路、ＣＭＯＳセンサーセル、または感光ダイオードとすることができる。

さらに、内部回路もしくは内部回路ユニット２０は、そのピーク入力または出力電流によって定義されうるか、または第３の実施形態において説明されているように、そのＭＯＳトランジスタサイズとして定義されうる。オフチップバッファ４２およびオフチップＥＳＤ回路４３を含む、オフチップ回路４０も、そのピーク入力または出力電流によって定義されうるか、またはこれもまた第３の実施形態において説明されているように、そのＭＯＳトランジスタサイズとして定義されうる。内部回路２０およびオフチップ回路４０の定義は、本開示の他のすべての実施形態に適用される。

ある場合には、ＭＯＳデバイスのゲートは、パッシベーション層５の上の上述の厚く幅広の金属トレース、バス、またはプレーン８１、８１Ｐ、８２、８３、８３’、または８５を通して他のＭＯＳデバイスの他のゲートに接続することができる。他の場合には、ＭＯＳデバイスのゲートは、パッシベーション層５の上の上述の厚く幅広の金属トレース、バス、またはプレーン８１、８１Ｐ、８２、８３、８３’、または８５を通して他のＭＯＳデバイスの他のソースに接続することができる。他の場合には、ＭＯＳデバイスのゲートは、パッシベーション層５の上の上述の厚く幅広の金属トレース、バス、またはプレーン８１、８１Ｐ、８２、８３、８３’、または８５を通して他のＭＯＳデバイスのドレインに接続することができる。他の場合には、ＭＯＳデバイスのソースは、パッシベーション層５の上の上述の厚く幅広の金属トレース、バス、またはプレーン８１、８１Ｐ、８２、８３、８３’、または８５を通して他のＭＯＳデバイスの他のソースに接続することができる。他の場合には、ＭＯＳデバイスのソースは、パッシベーション層５の上の上述の厚く幅広の金属トレース、バス、またはプレーン８１、８１Ｐ、８２、８３、８３’、または８５を通して他のＭＯＳデバイスの他のドレインに接続することができる。他の場合には、ＭＯＳデバイスのドレインは、パッシベーション層５の上の上述の厚く幅広の金属トレース、バス、またはプレーン８１、８１Ｐ、８２、８３、８３’、または８５を通して他のＭＯＳデバイスの他のドレインに接続することができる。

以下の段落では、特徴の寸法および電気的特性について説明し、これらを、本開示の例示的な実施形態に対するオーバーパッシベーションスキーム１０２および細線スキーム６における金属線または金属トレース８０、６０の間で比較する。

（１）金属線、金属トレースの厚さ：オーバーパッシベーション金属層８０のそれぞれは、２から１５０μｍまでの範囲、例えば３から２０μｍまでの範囲の厚さを有するが、細線金属層６０のそれぞれは０．０５から２μｍまでの範囲、例えば０．２から１μｍまでの範囲の厚さを有する。本開示の実施形態で設計されているＩＣチップについては、オーバーパッシベーション金属線または金属トレースの厚さは、細線金属線または金属トレースの厚さより厚く、その厚さの比は２から２５０までの範囲、例えば４から２０までの範囲内である。

（２）誘電体層の厚さ：オーバーパッシベーション誘電体（通常は、ポリマーなどの有機材料）層９０のそれぞれは、２から１５０μｍまでの範囲、例えば３から３０μｍまでの範囲の厚さを有するが、細線誘電体（通常は、酸化物または窒化物などの無機材料）層３０のそれぞれは０．０５から２μｍまでの範囲、例えば０．２から１μｍまでの範囲の厚さを有する。本開示の実施形態で設計されているＩＣチップについては、オーバーパッシベーション誘電体層９０（２つの隣接する金属層によって隔てられている）の厚さは、細線誘電体層３０（２つの隣接する金属層によって隔てられている）の厚さより厚く、その厚さの比は２から２５０までの範囲、例えば４から２０までの範囲内である。

（３）金属線または金属トレースのシート抵抗および抵抗：金属線または金属トレースのシート抵抗は、金属抵抗率を金属厚で割って計算される。銅の（厚さ５μｍ）オーバーパッシベーション金属線またはトレースのシート抵抗は、約４ミリオーム／スクエアであるが、金の（厚さ４μｍ）オーバーパッシベーション金属線またはトレースについては、約５．５ミリオーム／スクエアである。オーバーパッシベーション金属線、またはトレース、またはプレーンのシート抵抗は、０．１から１０ミリオーム／スクエアまでの範囲、例えば１から７ミリオーム／スクエアまでの範囲内である。スパッタリングされたアルミニウムの（厚さ０．８μｍ）細線金属線またはトレースのシート抵抗は、約３５ミリオーム／スクエアであるが、ダマシン銅の（厚さ０．９μｍ）細線金属線またはトレースについては、約２０ミリオーム／スクエアである。細線金属線、またはトレース、またはプレーンのシート抵抗は、１０から４００ミリオーム／スクエアまでの範囲、例えば１５から１００ミリオーム／スクエアまでの範囲内である。金属線またはトレースの単位長さ当たりの抵抗は、シート抵抗をその幅で割って計算される。オーバーパッシベーション金属線またはトレースの水平方向の設計ルール（幅）は１から２００μｍまでの範囲、例えば２から５０μｍまでの範囲内であるが、線またはトレースの水平方向の設計ルール（幅）は２０ナノメートルから１５μｍまでの範囲、例えば２０ナノメートルから２μｍまでの範囲内である。オーバーパッシベーション金属線またはトレースの１ｍｍ当たりの抵抗は、長さ１ｍｍ当たり２ミリオームから長さ１ｍｍ当たり５オームまでの範囲、例えば、長さ１ｍｍ当たり５０ミリオームから長さ１ｍｍ当たり２．５オームまでの範囲である。細線金属線またはトレースの１ｍｍ当たりの抵抗は、長さ１ｍｍ当たり１オームから長さ１ｍｍ当たり３０００オームまでの範囲、例えば、長さ１ｍｍ当たり５００ミリオームから長さ１ｍｍ当たり５００オームまでの範囲である。本開示の実施形態で設計されているＩＣチップについては、オーバーパッシベーション金属線または金属トレースの単位長さ当たりの抵抗は、細線金属線または金属トレースの単位長さ当たりの抵抗より小さく、単位長さ当たりの抵抗の比（細線対オーバーパッシベーション）は３から２５０までの範囲、例えば１０から３０までの範囲内である。

（４）金属線または金属トレースの単位長さ当たりの静電容量：単位長さ当たりの静電容量は、誘電体の種類、厚さ、および金属線の幅、間隔、および厚さ、ならびに水平および垂直方向の周囲金属に関係する。ポリイミドの誘電率は、約３．３であり、ＢＣＢの誘電率は、約２．５である。図２０は、同じ金属層８０２上の両面の２つの隣接する金属線またはトレース８０２ｙおよび８０２ｚ、および金属層８０２の下にある金属層８０１上の金属線またはトレース８０１ｗがポリマー層９８によって隔てられている、典型的なオーバーパッシベーション金属線もしくはトレース８０２ｘの一例を示している。同様に、図２０は、同じ金属層６０２上の両面の２つの隣接する金属線またはトレース６０２ｙおよび６０２ｚ、および金属層６０２の下にある金属層６０１上の金属線またはトレース６０１ｗが誘電体層３０によって隔てられている、典型的な細線金属線もしくはトレース６０２ｘの一例を示している。典型的な金属線またはトレース８０２ｘ、６０２ｘの単位長さ当たりの典型的な静電容量は、３つの構成要素、１）金属の幅と誘電体の厚さのアスペクト比の関数である、平板静電容量、Ｃｘｗ（ｐＦ／ｍｍ）、２）金属の厚さと線間隔のアスペクト比の関数である、結合静電容量、Ｃｃｘ（＝Ｃｘｙ＋Ｃｘｚ）、および３）金属の厚さ、間隔、および誘電体の厚さの関数である、フリンジ静電容量、Ｃｆｘ（＝Ｃｆｌ＋Ｃｆｒ）を含む。オーバーパッシベーション金属線またはトレースの１ｍｍ当たりの静電容量は、長さ１ｍｍ当たり０．１ｐＦ（ピコファラッド）から長さ１ｍｍ当たり２ｐＦまでの範囲、例えば、長さ１ｍｍ当たり０．３ｐＦから長さ１ｍｍ当たり１．５ｐＦまでの範囲である。細線金属線またはトレースの１ｍｍ当たりの静電容量は、長さ１ｍｍ当たり０．２ｐＦから長さ１ｍｍ当たり４ｐＦまでの範囲、例えば、長さ１ｍｍ当たり０．４ｐＦから長さ１ｍｍ当たり２ｐＦまでの範囲である。本開示の実施形態で設計されているＩＣチップについては、オーバーパッシベーション金属線または金属トレースの単位長さ当たりの静電容量は、細線金属線または金属トレースの単位長さ当たりの静電容量より小さく、単位長さ当たりの静電容量の比（細線対オーバーパッシベーション）は１．５から２０までの範囲、例えば２から１０までの範囲内である。図２０に示されているオーバーパッシベーションスキーム１０２は、ポリマー層９５、９８、および９９、パターン形成回路層８０１および８０２、ならびに金属バンプ８９を備え、ポリマー層９５内の開口部９５０は、パッシベーション層５内の開口部５０によって露出された金属パッドまたはトレース６００の領域の上にあり、ポリマー層９８内の開口部９８０は、パターン形成回路層８０１の上にあり、ポリマー層９９内の開口部９９０は、パターン形成回路層８０２の接点８０００の上にあり、金属バンプ８９は、開口部９９０内に、接点８０００上に、およびポリマー層９９上にある。

（５）金属線または金属トレースのＲＣ定数：金属線または金属トレース上の信号伝搬時間は、ＲＣ遅延によって計算される。前の２つの段落（３）および（４）の説明に基づき、オーバーパッシベーション金属線またはトレース内のＲＣ遅延は、長さ１ｍｍ当たり０．００３から１０ｐｓ（ピコ秒）までの範囲、例えば長さ１ｍｍ当たり０．２５から２ｐｓ（ピコ秒）までの範囲内であるが、細線金属線またはトレース内のＲＣ遅延は、長さ１ｍｍ当たり１０から２０００ｐｓ（ピコ秒）までの範囲、例えば長さ１ｍｍ当たり４０から５００ｐｓ（ピコ秒）までの範囲内である。本開示の実施形態で設計されているＩＣチップについては、オーバーパッシベーション金属線または金属トレースの単位長さ当たりのＲＣ伝搬時間は、細線金属線または金属トレースの単位長さ当たりのＲＣ伝搬時間より短く、単位長さ当たりのＲＣ伝搬時間の比（細線対オーバーパッシベーション）は５から５００までの範囲、例えば１０から３０までの範囲内である。

図１５Ｃ〜１５Ｋは、図１５Ａまたは図１５Ｂに示されているウェハ１０上にオーバーパッシベーションスキーム１０２を形成するためのプロセスステップを示している。オーバーパッシベーション金属層８０のそれぞれは、好適な１つまたは複数のプロセスによって、例えば、エンボス加工プロセス（パッシベーション層５の下のダマシン銅プロセスとは対照的な）によって形成される。

図１５Ｃを参照すると、ポリマー層９５は、ウェハ１０のパッシベーション層５上に形成されうることがわかる。ポリマー層９５が、液体形態をとる場合、これは、スピンオンコーティングまたは印刷によって堆積されうる。ポリマー層９５がドライフィルムである場合、このドライフィルムは、好適な１つまたは複数のプロセスによって、例えば、ラミネート法によって形成される。感光性ポリマーでは、ポリマー層９５は、フォトマスクを通じてアライナーもしくは１Ｘステッパーによって露光される。ポリマー層９５内の複数の開口部９５０は、開口部５０によって露出された金属パッドまたはトレース６００の領域の上にあり、それらを露出する。ポリマーが非感光性である場合、開口部９５０のパターン形成を行うために、フォトレジストを使用するフォトリソグラフィプロセスが必要である。ポリマー開口エッチングの際に差分エッチング速度（differentiating etch rate）が遅い、ハードマスク（酸化ケイ素層など、図示せず）は、適宜、フォトレジストをコーティングする前にポリマー層９５上に堆積できる。代替として、パターン形成ポリマー層９５（開口部９５０を持つポリマー層である）は、好適な１つまたは複数のプロセスによって、例えば、パターン形成孔を持つ金属スクリーンを使用するスクリーン印刷法によっても形成されうる。スクリーン印刷法では、露光も現像も必要ない。ポリマー層９５がドライフィルムである場合、他の代替的手段として、ウェハ上にラミネートする前に１枚のドライフィルムに孔をいくつか形成するとよい。この代替的手段では、露光も現像も必要ない。

例えば、ポリマー層９５は、好適な１つまたは複数のプロセスによって、例えば、６から５０マイクロメートルまでの範囲の厚さを有する、エステルタイプの前駆体を含む、ネガ型感光性ポリイミド層を、パッシベーション層５上に、またパッシベーション層５内の開口部５０によって露出されている金属パッドまたはトレース６００上にスピンオンコーティングし、次いで、スピンオンコーティングされたポリイミド層をベークし、次いで、例えば約４３４から４３８ｎｍまでの範囲の波長を有するＧ線、例えば約４０３から４０７ｎｍまでの範囲の波長を有するＨ線、および例えば約３６３から３６７ｎｍまでの範囲の波長を有するＩ線のうちの少なくとも２つにより１Ｘステッパーまたは１Ｘコンタクトアライナーを使用してベークしたポリイミド層を露光し、ベークしたポリイミド層に光を照射し、つまり、Ｇ線とＨ線、Ｇ線とＩ線、Ｈ線とＩ線、またはＧ線、Ｈ線、およびＩ線をベークしたポリイミド層に照射し、次いで、露光したポリイミド層を現像して、金属パッドまたはトレース６００を露出する複数の開口部を露光したポリイミド層内に形成し、次いで、現像されたポリイミド層を、２９０から４００℃までの範囲のピーク温度で、２０から１５０分の間、窒素雰囲気中または無酸素雰囲気中において硬化させるか、または加熱して、硬化したポリイミド層に３から２５マイクロメートルまでの範囲の厚さを持たせ、次いで、Ｏ₂プラズマまたは２００ＰＰＭ未満のフッ素、および酸素を含むプラズマによりポリイミド層内の開口部によって露出される金属パッドまたはトレース６００の上側表面から残留ポリマー材料もしくは他の汚染物質を除去して、ポリマー層９５内の開口部９５０により金属パッドまたはトレース６００が露出している状態でポリマー層９５にパターン形成を行えるようにすることによって形成されうる。あるいは、現像されたポリイミド層を、１５０から２９０℃までの範囲、好ましくは２６０から２８０℃までの範囲の温度で、２０から１５０分の間、窒素雰囲気中または無酸素雰囲気中において硬化させるか、または加熱することができる。

最底部のパターン形成金属層８０１とパッシベーション層５との間のポリマー層９５は、パッシベーション層５の表面を平坦化し、オーバーパッシベーション金属スキーム８０を下にある細線金属スキーム６から減結合し、その結果、高い電気的性能が得られる。いくつかのアプリケーションにおいて、ポリマー層９５は、コスト削減のため省くこともできる。開口部９５０は、パッシベーション開口部５０に揃えられることに留意されたい。ポリマー開口部９５０は、パッシベーション開口部５０より大きくても、また小さくてもよいことにも留意されたい。代替として、図１５Ａのウェハ１０に関して言うと、パッシベーション層５内には開口部がなく、次にポリマー層９５をパッシベーション層５上にスピンコーティングし、その後ポリマー層９５内にパッシベーション層５を露出する開口部９５０を形成し、次いで開口部９５０の下のパッシベーション層５内に開口部５０を形成し、細線金属スキーム６のコンタクトパッドを露出させる。このオプションでは、ポリマー開口部９５０は、パッシベーション層５内の開口部５０とほぼ同じサイズである。

図１５Ｄ〜１５Ｈは、パターン形成金属層８０１を形成するためのエンボス加工プロセスを示している。図１５Ｄを参照すると、図１５Ｃに例示されているポリマー層９５を形成した後に、接着／バリア／シード層８０１１は、スパッタリングプロセスまたは蒸着プロセスなどの、物理的気相成長（ＰＶＤ）プロセスを使用することにより、ポリマー層９５上に、またポリマー層９５内の開口部９５０によって露出されている金属パッドまたはトレース６００の領域上に形成されることがわかる。接着／バリア／シード層８０１１は、ポリマー層９５上および開口部９５０によって露出される金属パッドまたはトレース６００の領域上の接着／バリア層、ならびに接着／バリア層上のシード層を含む。接着／バリア層の材料として、チタン、チタンタングステン合金、窒化チタン、クロム、タンタル、窒化タンタル、または前記の材料の複合材が挙げられ、シード層の材料として、銅、ニッケル、アルミニウム、金、銀、白金、またはパラジウムが挙げられる。

例えば、接着／バリア／シード層８０１１の接着／バリア層が、好適な１つまたは複数のプロセスによって、例えば、０．００５から０．８マイクロメートルまでの範囲、好ましくは０．０２から０．８マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、チタンタングステン合金、チタン、または窒化チタンの単層などのチタン含有層を、ポリマー層９５上に、また開口部９５０によって露出される金属パッドまたはトレース６００の領域上に、スパッタリングすることによって形成される場合、接着／バリア／シード層８０１１のシード層は、好適な１つまたは複数のプロセスによって、例えば、０．００５から０．７マイクロメートルまでの範囲、好ましくは０．０５から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅層、ニッケル層、アルミニウム層、金層、銀層、白金層、またはパラジウム層を、チタン含有層上にスパッタリングすることによって形成されうる。

あるいは、接着／バリア／シード層８０１１の接着／バリア層が、好適な１つまたは複数のプロセスによって、例えば、０．００５から０．８マイクロメートルまでの範囲、好ましくは０．０２から０．８マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、タンタルまたは窒化タンタルの単層などのタンタル含有層を、ポリマー層９５上に、また開口部９５０によって露出される金属パッドまたはトレース６００の領域上に、スパッタリングすることによって形成される場合、接着／バリア／シード層８０１１のシード層は、好適な１つまたは複数のプロセスによって、例えば、０．００５から０．７マイクロメートルまでの範囲、好ましくは０．０５から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅層、ニッケル層、アルミニウム層、金層、銀層、白金層、またはパラジウム層を、タンタル含有層上にスパッタリングすることによって形成されうる。

あるいは、接着／バリア／シード層８０１１の接着／バリア層が、好適な１つまたは複数のプロセスによって、例えば、０．００５から０．８マイクロメートルまでの範囲、好ましくは０．０２から０．８マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、クロム層の単層などのクロム含有層を、ポリマー層９５上に、また開口部９５０によって露出される金属パッドまたはトレース６００の領域上に、スパッタリングすることによって形成される場合、接着／バリア／シード層８０１１のシード層は、好適な１つまたは複数のプロセスによって、例えば、０．００５から０．７マイクロメートルまでの範囲、好ましくは０．０５から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅層、ニッケル層、アルミニウム層、金層、銀層、白金層、またはパラジウム層を、クロム含有層上にスパッタリングすることによって形成されうる。

図１５Ｅを参照すると、図１５Ｄに例示されている接着／バリア／シード層８０１１を形成した後に、フォトレジスト層７１は、接着／バリア／シード層８０１１のシード層上に形成され、フォトレジスト層７１内の複数の開口部７１０は、接着／バリア／シード層８０１１のシード層を露出することがわかる。開口部７１０は、後続のプロセスにおいて形成される金属線、トレース、またはプレーン、およびポリマー開口部９５０およびパッシベーション開口部５０内の接触部を定める。接触部は、露出されている細線金属パッドまたはトレース６００の上にあり、これらに接続される。

例えば、フォトレジスト層７１は、好適な１つまたは複数のプロセスによって、例えば、ポジ型感光性ポリマー層を接着／バリア／シード層８０１１のシード層上にスピンオンコーティングし、次いで、例えば約４３４から４３８ｎｍまでの範囲の波長を有するＧ線、例えば約４０３から４０７ｎｍまでの範囲の波長を有するＨ線、および例えば約３６３から３６７ｎｍまでの範囲の波長を有するＩ線のうちの少なくとも２つにより１Ｘステッパーまたは１Ｘコンタクトアライナーを使用して感光性ポリマー層を露光し、感光性ポリマー層に光を照射し、つまり、Ｇ線とＨ線、Ｇ線とＩ線、Ｈ線とＩ線、またはＧ線、Ｈ線、およびＩ線を感光性ポリマー層に照射し、次いで、露出されたポリマー層を現像し、次いで、Ｏ₂プラズマまたは２００ＰＰＭ未満のフッ素、および酸素を含むプラズマによりシード層から残留ポリマー材料もしくは他の汚染物質を除去して、開口部７１０により接着／バリア／シード層８０１１のシード層が露出している状態でフォトレジスト層７１にパターン形成を行えるようにすることによって形成されうる。

図１５Ｆを参照すると、バルク金属層８０１２は、電気メッキプロセスおよび／または無電解メッキプロセスを含むプロセスによって接着／バリア／シード層８０１１の、フォトレジスト層７１内の開口部７１０によって露出されるシード層上に、また開口部７１０内に形成されうることがわかる。バルク金属層８０１２は、２から１００マイクロメートルまでの範囲、好ましくは３から２０マイクロメートルまでの範囲など、２マイクロメートルより大きい、またそれぞれ、接着／バリア／シード層８０１１の厚さおよび細線金属層６０のそれぞれの厚さより大きい厚さを有することができる。バルク金属層８０１２は、５から１５０マイクロメートルまでの範囲、好ましくは５から５０マイクロメートルまでの範囲など、１マイクロメートルより大きい、また細線金属層６０のそれぞれの厚さより大きい幅を有することができる。

２から２００マイクロメートルまでの範囲、２から５０マイクロメートルまでの範囲、または２から３０マイクロメートルまでの範囲など、２マイクロメートルより大きい厚さを有するバルク金属層８０１２は、金、銅、銀、アルミニウム、パラジウム、白金、ロジウム、ルテニウム、レニウム、もしくはニッケルの単層、または前記の金属から作られた複合層とすることができる。

例えば、バルク金属層８０１２は、好適な１つまたは複数のプロセスによって、例えば、２から５０マイクロメートルまでの範囲、好ましくは２から３０マイクロメートルまでの範囲など、２マイクロメートルより大きい厚さになるように、金層を開口部７１０および開口部７１０によって露出されている接着／バリア／シード層８０１１のシード層、好ましくは前記の金層上に電気メッキすることによって形成される単一の金属層からなるものとしてよい。

あるいは、バルク金属層８０１２は、好適な１つまたは複数のプロセスによって、例えば、２から２００マイクロメートルまでの範囲、好ましくは２から３０マイクロメートルまでの範囲など、２マイクロメートルより大きい厚さになるように、銅層を開口部７１０および開口部７１０によって露出されている接着／バリア／シード層８０１１のシード層、好ましくは前記の銅層上に電気メッキすることによって形成される単一の金属層からなるものとしてよい。

あるいは、バルク金属層８０１２は、好適な１つまたは複数のプロセスによって、例えば、２から１００マイクロメートルまでの範囲、好ましくは２から３０マイクロメートルまでの範囲など、２マイクロメートルより大きい厚さになるように、ニッケル層を開口部７１０および開口部７１０によって露出されている接着／バリア／シード層８０１１のシード層、好ましくは前記の銅もしくはニッケル層上に電気メッキすることによって形成される単一の金属層からなるものとしてよい。

あるいは、バルク金属層８０１２は、好適な１つまたは複数のプロセスによって、例えば、２から３０マイクロメートルまでの範囲、好ましくは３から１５マイクロメートルまでの範囲など、２マイクロメートルより大きい厚さになるように、銅層を開口部７１０および開口部７１０によって露出されている接着／バリア／シード層８０１１のシード層、好ましくは前記の銅層上に電気メッキし、次いで、０．０５から１０マイクロメートルまでの範囲、好ましくは０．５から１マイクロメートルまでの範囲など、０．５マイクロメートルより大きい厚さになるように、金層を、開口部７１０および開口部７１０内の電気メッキされた銅層上に電気メッキまたは無電解メッキすることによって形成される二重金属層からなるものとしてよい。

あるいは、バルク金属層８０１２は、好適な１つまたは複数のプロセスによって、例えば、２から３０マイクロメートルまでの範囲、好ましくは３から１５マイクロメートルまでの範囲など、２マイクロメートルより大きい厚さになるように、銅層を開口部７１０および開口部７１０によって露出されている接着／バリア／シード層８０１１のシード層、好ましくは前記の銅層上に電気メッキし、次いで、０．５から５マイクロメートルまでの範囲、好ましくは１から３マイクロメートルまでの範囲など、０．５マイクロメートルより大きい厚さになるように、ニッケル層を、開口部７１０および開口部７１０内の電気メッキされた銅層上に電気メッキまたは無電解メッキし、次いで、０．０３から０．５マイクロメートルまでの範囲、好ましくは０．０５から０．１マイクロメートルまでの範囲など、０．０３マイクロメートルより大きい厚さになるように、金層、パラジウム層、または白金層を、開口部７１０および開口部７１０内の電気メッキまたは無電解メッキされたニッケル層上に電気メッキまたは無電解メッキすることによって形成される三重金属層からなるものとしてよい。

キャップ／バリア層（図示せず）は、適宜、好適な１つまたは複数のプロセスによって、例えば、バルク金属層８０１２の上に電気メッキまたは無電解メッキすることによって形成されうる。アセンブリ／接触層（図示せず）も、これもまたオプションとして、電気メッキまたは無電解メッキによってバルク金属層８０１２およびキャップ／バリア層の上にさらに形成することができる。アセンブリ／接触層は、０．０１から５マイクロメートルまでの範囲の厚さを有する金層、パラジウム層、またはルテニウム層とすることができる。

次に、図１５Ｇを参照すると、フォトレジスト層７１は、無機溶液を使用して、またはアミドとともに有機溶液を使用して、除去されることがわかる。しかし、フォトレジスト層７１からの一部の残留物が、バルク金属層８０１２上に、また接着／バリア／シード層８０１１のシード層上に残る可能性がある。その後、Ｏ₂プラズマまたは２００ＰＰＭ未満のフッ素、および酸素を含むプラズマなどのプラズマにより、バルク金属層８０１２から、また接着／バリア／シード層８０１１のシード層から、残留物を除去することができる。

図１５Ｈを参照すると、バルク金属層８０１２の下にない接着／バリア／シード層８０１１は、その後、セルフアライン（self-aligned）ウェットおよび／またはドライエッチングによって除去されることがわかる。ウェットエッチングでバルク金属層８０１２の下にない底部金属層８０１１を除去する場合、底部金属層８０１１の側壁がバルク金属層８０１２の側壁から凹んでいるアンダーカット８０１１’が形成される。異方性ドライエッチングを使用してバルク金属層８０１２の下にない底部金属層８０１１を除去する場合には、アンダーカット８０１１’は存在しない。

例えば、接着／バリア／シード層８０１１のシード層が金層である場合、これは、ヨウ化カリウムを含む溶液などの、ヨウ素含有溶液を使用するか、またはイオンミリングプロセスを使用するか、またはＡｒスパッタリングエッチングプロセスを使用してエッチングすることができる。あるいは、接着／バリア／シード層８０１１のシード層が銅層である場合、これは、ＮＨ₄ＯＨを含む溶液を使用するか、またはＡｒスパッタリングエッチングプロセスを使用してエッチングすることができる。

例えば、接着／バリア／シード層８０１１の接着／バリア層がチタンタングステン合金層である場合、これは、過酸化水素を含む溶液を使用するか、または塩素含有プラズマエッチングプロセスを使用するか、またはＲＩＥプロセスを使用してエッチングすることができる。あるいは、接着／バリア／シード層８０１１の接着／バリア層がチタン層である場合、これは、フッ化水素を含む溶液を使用するか、または塩素含有プラズマエッチングプロセスを使用するか、またはＲＩＥプロセスを使用してエッチングすることができる。あるいは、接着／バリア／シード層８０１１の接着／バリア層がクロム層である場合、これは、フェリシアン化カリウムを含む溶液を使用してエッチングすることができる。

したがって、金属層８０１１および８０１２からなるパターン形成回路層８０１をポリマー層９５上に、また開口部９５０によって露出される金属パッドまたはトレース６００の領域上に形成し、開口部５０および９５０を通して細線金属層６０に接続することができる。あるいは、ポリマー層９５を省くことができる、つまり、接着／バリア／シード層８０１１の接着／バリア層をパッシベーション層５上に、またパッシベーション層５内の開口部５０によって露出される金属パッドまたはトレース６００の領域上に形成することができる。図１５Ｈに例示されているステップの後に、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに適宜切り分けることができる。

図１５Ｈに示されているオーバーパッシベーションスキーム１０２は、ポリマー層９５とパターン形成回路層８０１とを備え、ポリマー層９５内の開口部９５０は、パッシベーション層５内の開口部５０によって露出される金属パッドまたはトレース６００の領域の上にある。

図１５Ｉおよび１５Ｊは、図１５Ｃ〜１５Ｈに例示されている上述のプロセスを使用して追加のポリマー層９８およびパターン形成回路層８０２を形成するプロセスを示している。最初に、図１５Ｈに例示されているステップの後に、ポリマー層９８を、ポリマー層９５上に、またパターン形成回路層８０１のバルク金属層８０１２上に形成し、ポリマー層９８内の複数の開口部２８０が、パターン形成回路層８０１のバルク金属層８０１２の複数の領域の上にあり、それらを露出する。次に、接着／バリア／シード層８０２１の接着／バリア層を、ポリマー層９８上に、また開口部９８０によって露出されるバルク金属層８０１２の領域上に形成する。次に、接着／バリア／シード層８０２１のシード層を、接着／バリア／シード層８０２１の接着／バリア層上に形成する。次に、フォトレジスト層を、接着／バリア／シード層８０２１のシード層上に形成し、フォトレジスト層内の複数の開口部が、接着／バリア／シード層８０２１のシード層を露出する。次に、バルク金属層８０２２を、フォトレジスト層内の開口部によって露出される接着／バリア／シード層８０２１のシード層上に形成する。次に、フォトレジスト層を、無機溶液を使用して、またはアミドとともに有機溶液を使用して、除去する。次に、バルク金属層８０２２の下にない接着／バリア／シード層８０２１を除去する。図１５Ｉ〜１５Ｌに示されているようなポリマー層９８、接着／バリア／シード層８０２１、およびバルク金属層８０２２の明細を、図１５Ｃ〜１５Ｈに例示されているようなポリマー層９５、接着／バリア／シード層８０１１、およびバルク金属層８０１２の明細として参照することができる。図１５Ｉ〜１５Ｊに示されているようなパターン形成回路層９８を形成するプロセスは、図１５Ｃ〜１５Ｈに例示されているようなポリマー層９５を形成するプロセスとして参照できる。図１５Ｉ〜１５Ｊに示されているような接着／バリア／シード層８０２１を形成するプロセスは、図１５Ｃ〜１５Ｈに例示されているような接着／バリア／シード層８０１１を形成するプロセスとして参照できる。図１５Ｉ〜１５Ｊに示されているようなバルク金属層８０２２を形成するプロセスは、図１５Ｃ〜１５Ｈに例示されているようなバルク金属層８０１２を形成するプロセスとして参照できる。図１５Ｉおよび１５Ｊに例示されているプロセスは、１つまたは複数のポリマー層および１つまたは複数のパターン形成回路層をパターン形成回路層８０２の上、およびポリマー層９８の上に形成するために繰り返すことができる。

図１５Ｋを参照すると、図１５Ｊに例示されているようなバルク金属層８０２２の下にない接着／バリア／シード層８０２１を除去した後に、ポリマー層９９をパターン形成回路層８０２のバルク金属層８０２２上に、またパターン形成回路層８０２によって覆われていないポリマー層９８上に形成することができることがわかる。ポリマー層９９内の複数の開口部９９０（これらのうちの１つのみが示されている）は、パターン形成回路層８０２のバルク金属層８０２２の複数の接点８０００（これらのうちの１つのみが示されている）の上にあり、接点８０００を露出することができる。いくつかのアプリケーションでは、例えば、最上位のパターン形成回路層８０２に使用される金オーバーパッシベーション金属システムにおいて、ポリマー層９９を適宜省くことができる。図１５Ｋに示されているオーバーパッシベーションスキーム１０２は、ポリマー層９５、９８、および９９ならびにパターン形成回路層８０１および８０２を備え、ポリマー層９５内の開口部９５０は、パッシベーション層５内の開口部５０によって露出された金属パッドまたはトレース６００の領域の上にあり、ポリマー層９８内の開口部９８０は、パターン形成回路層８０１の上にあり、ポリマー層９９内の開口部９９０は、パターン形成回路層８０２の接点８０００の上にあり、それを露出する。

図１５Ｋに示されている最上部のポストパッシベーション技術のオーバーパッシベーションスキーム１０２を形成した後、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。半導体ウェハ１０から切り出した半導体チップの接点８０００は、（１）ワイヤボンディングプロセスの線（金線、アルミニウム線、または銅線など）、（２）他の基板（シリコンチップ、シリコン基板、セラミック基板、有機基板、ＢＧＡ基板、フレキシブル基板、フレキシブルテープ、またはガラス基板など）上のバンプ（金バンプ、銅バンプ、ハンダバンプ、ニッケルバンプ、または他の金属バンプなど）であって、１から３０マイクロメートルまでの範囲、好ましくは５から２０マイクロメートルまでの範囲など、１マイクロメートルより大きい高さを有する、基板上のバンプ、（３）他の基板（シリコンチップ、シリコン基板、セラミック基板、有機基板、ＢＧＡ基板、フレキシブル基板、フレキシブルテープ、またはガラス基板など）上のポスト（金ポスト、銅ポスト、ハンダポスト、ニッケルポスト、または他の金属ポストなど）であって、１０から２００マイクロメートルまでの範囲、好ましくは３０から１２０マイクロメートルまでの範囲など、１０マイクロメートルより大きい高さを有する、基板上のポスト、（４）リードフレームまたはフレキシブルテープの金属リードの端子上のバンプ（金バンプ、銅バンプ、ハンダバンプ、ニッケルバンプ、または他の金属バンプなど）であって、１から３０マイクロメートルまでの範囲、好ましくは５から２０マイクロメートルまでの範囲など、１マイクロメートルより大きい高さを有する、金属リード上のバンプによって外部回路に接続するために使用されうる。

あるいは、図１５Ｌを参照すると、図１５Ｋに示されている構造を形成した後に、ボールグリッドアレイ（ＢＧＡ）基板、プリント回路基板、半導体チップ、金属基板、ガラス基板、またはセラミック基板などの外部回路への接続のために接触構造８９を接点８０００の上に形成することができることがわかる。接触構造８９は、（１）好適な１つまたは複数のプロセスによって、例えば、電気メッキまたはスクリーン印刷によって形成されるハンダパッド（０．１から３０マイクロメートルまでの範囲、好ましくは１から１０マイクロメートルまでの範囲の厚さを有する）またはハンダバンプ（１０から２００マイクロメートルまでの範囲、好ましくは３０から１２０マイクロメートルまでの範囲など、８マイクロメートルより大きい高さを有する）であって、ボール形状のハンダボールを形成するためにハンダリフロープロセスが必要であり、ハンダパッドまたはバンプ８９には高鉛ハンダ（ＰｂＳｎ、Ｐｂ含有率は質量パーセンテージで８５％より大きい）、共晶ハンダ（ＰｂＳｎ、Ｐｂ質量パーセンテージは〜３７％、およびＳｎ質量パーセンテージは〜６３％）、ＳｎＡｇまたはＳｎＣｕＡｇを含む無鉛ハンダ、ビスマスまたはインジウムが含まれうる、ハンダパッドまたはバンプ、（２）好適な１つまたは複数のプロセスによって、例えば、電気メッキによって形成される金パッド（０．１から１０マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲の厚さを有する）または金バンプ（５から４０マイクロメートルまでの範囲、好ましくは１０から２０マイクロメートルまでの範囲など、５マイクロメートルより大きい高さを有する）、（３）好適な１つまたは複数のプロセスによって、例えば、ボール実装によって形成される金属ボールとすることができる。金属ボールは、ハンダボール、Ｎｉ層の表面コーティングがなされている銅ボール、またはＮｉ層とハンダ層の表面コーティングがなされている銅ボール、またはＮｉ層と金層の表面コーティングがなされている銅ボールとすることができる。金属ボールの直径は、１０から５００マイクロメートルまでの範囲、好ましくは５０から３００マイクロメートルまでの範囲である。金属ボールは、ポリマー開口部９９０によって露出される接点８０００上に、または金属層８９１上に、直接実装されうる。金属ボール実装のために形成される金属層８９１は、Ｔｉ／Ｎｉ、Ｔｉ／Ｃｕ／Ｎｉ、ＴｉＷ／Ｎｉ、ＴｉＷ／Ｃｕ／Ｎｉ、Ｔｉ／Ｎｉ／Ａｕ、Ｔｉ／Ｃｕ／Ｎｉ／Ａｕ、ＴｉＷ／Ｎｉ／Ａｕ、ＴｉＷ／Ｃｕ／Ｎｉ／Ａｕ、Ｔｉ／Ｃｕ／Ｎｉ／Ｐｄ、ＴｉＷ／Ｃｕ／Ｎｉ／Ｐｄ、Ｃｒ／ＣｒＣｕ、ＮｉＶ／Ｃｕ、ＮｉＶ／Ｃｕ、ＮｉＶ／Ａｕ、Ｎｉ／Ａｕ、Ｎｉ／Ｐｄを含むものとしてよく、すべての層は下から上への順である。金属ボール実装の後、通常ハンダリフロープロセスが必要になる。接触構造８９を形成した後、外部回路に接続するパッケージングもしくは組み立てのためにダイソーイングプロセスによってウェハ１０を複数の個別半導体チップに切断することができる。組み立て方法は、ワイヤボンディング（有機、セラミック、ガラス、もしくはシリコンの外部基板上のパッド、またはリードフレームもしくはフレキシブルテープのリードとの接合）、タブボンディング、テープチップキャリアパッケージング（ＴＣＰ）、チップオングラス（ＣＯＧ）、チップオンボード（ＣＯＢ）、チップオンフィルム（ＣＯＦ）、ＢＧＡ基板上のフリップチップ、チップオンフレックス、チップオンチップスタック相互接続、またはチップオンＳｉサブストレートスタック相互接続とすることができる。

図１５Ｌに示されているオーバーパッシベーションスキーム１０２は、ポリマー層９５、９８、および９９、パターン形成回路層８０１および８０２、ならびに接触構造８９を備え、ポリマー層９５内の開口部９５０は、パッシベーション層５内の開口部５０によって露出された金属パッドまたはトレース６００の領域の上にあり、ポリマー層９８内の開口部９８０は、パターン形成回路層８０１の上にあり、ポリマー層９９内の開口部９９０は、パターン形成回路層８０２の接点８０００の上にあり、接触構造８９は、開口部９９０内に、接点８０００上に、およびポリマー層９９上にある。

図１５Ｍは、好適な１つまたは複数のプロセスによって、例えば、以下のステップによって形成されうる、半導体ウェハを示す断面図である。最初に、図１５Ａおよび１５Ｃ〜１５Ｈに例示されているステップの後に、ポリマー層９８を、ポリマー層９５上に、またパターン形成回路層８０１のバルク金属層８０１２上に形成し、ポリマー層９８内の複数の開口部９８０は、前記のさまざまなバルク金属層８０１２の金、銅、銀、アルミニウム、パラジウム、白金、ロジウム、ルテニウム、レニウム、またはニッケルの最上位層の複数の領域８０１ａの上にあり、これらを露出する。次に、金属層８９ａを、ポリマー層９８上に、また複数の開口部９８０によって露出される前記のさまざまなバルク金属層８０１２の金、銅、銀、アルミニウム、パラジウム、白金、ロジウム、ルテニウム、レニウム、またはニッケルの最上位層の領域８０１ａ上に形成することができる。次に、金属層８９ｂを金属層８９ａ上に形成することができる。金属層８９ａの材料として、チタン、チタンタングステン合金、窒化チタン、クロム、タンタル、窒化タンタル、または前記の材料の複合材が挙げられ、金属層８９ｂの材料として、銅、ニッケル、アルミニウム、金、銀、白金、またはパラジウムが挙げられる。金属層８９ａおよび８９ｂは、好適な１つまたは複数のプロセスによって、例えば、スパッタリングプロセスまたは蒸着プロセスなどの、物理的気相成長（ＰＶＤ）プロセスによって形成することができる。金属層８９ａは、０．０２から０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有するものとしてよく、金属層８９ｂは、０．０５から０．５マイクロメートルまでの範囲、好ましくは０．０８から０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有するものとしてよい。

例えば、金属層８９ａが、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、チタンタングステン合金、チタン、または窒化チタンの単層などのチタン含有層を、ポリマー層９８上に、また開口部９８０によって露出される前記のさまざまなバルク金属層８０１２の金、銅、銀、アルミニウム、パラジウム、白金、ロジウム、ルテニウム、レニウム、またはニッケルの最上位層の領域８０１ａ上に、スパッタリングすることによって形成される場合、金属層８９ｂは、好適な１つまたは複数のプロセスによって、例えば、０．０５から０．５マイクロメートルまでの範囲、０．０８から０．１５マイクロメートルまでの範囲、０．１から１マイクロメートルまでの範囲、または０．２から０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅層、ニッケル層、アルミニウム層、金層、銀層、白金層、またはパラジウム層を、チタン含有層上にスパッタリングすることによって形成されうる。

あるいは、金属層８９ａが、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、タンタルまたは窒化タンタルの単層などのタンタル含有層を、ポリマー層９８上に、また開口部９８０によって露出される前記のさまざまなバルク金属層８０１２の金、銅、銀、アルミニウム、パラジウム、白金、ロジウム、ルテニウム、レニウム、またはニッケルの最上位層の領域８０１ａ上に、スパッタリングすることによって形成される場合、金属層８９ｂは、好適な１つまたは複数のプロセスによって、例えば、０．０５から０．５マイクロメートルまでの範囲、０．０８から０．１５マイクロメートルまでの範囲、０．１から１マイクロメートルまでの範囲、または０．２から０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅層、ニッケル層、アルミニウム層、金層、銀層、白金層、またはパラジウム層を、タンタル含有層上にスパッタリングすることによって形成されうる。

あるいは、金属層８９ａが、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、クロム層の単層などのクロム含有層を、ポリマー層９８上に、また開口部９８０によって露出される前記のさまざまなバルク金属層８０１２の金、銅、銀、アルミニウム、パラジウム、白金、ロジウム、ルテニウム、レニウム、またはニッケルの最上位層の領域８０１ａ上に、スパッタリングすることによって形成される場合、金属層８９ｂは、好適な１つまたは複数のプロセスによって、例えば、０．０５から０．５マイクロメートルまでの範囲、０．０８から０．１５マイクロメートルまでの範囲、０．１から１マイクロメートルまでの範囲、または０．２から０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅層、ニッケル層、アルミニウム層、金層、銀層、白金層、またはパラジウム層を、クロム含有層上にスパッタリングすることによって形成されうる。

金属層８９ｂを形成した後、フォトレジスト層を金属層８９ｂ上に形成することができ、フォトレジスト層内の複数の開口部は、開口部９８０によって露出される前記のさまざまなバルク金属層８０１２の金、銅、銀、アルミニウム、パラジウム、白金、ロジウム、ルテニウム、レニウム、またはニッケルの最上位層の複数の領域８０１ａの上にあり、金属層８９ｂを露出する。次に、金属層８９ｃを、電気メッキプロセスを含むプロセスでフォトレジスト層内の開口部によって露出される金属層８９ｂ上に形成することができる。金属層８９ｃは、３から２００マイクロメートルまでの範囲、好ましくは５から１００マイクロメートルまでの範囲など、３マイクロメートルより大きい、またそれぞれ、金属層８９ｂの厚さ、金属層８９ａの厚さ、および細線金属層６０のそれぞれの厚さより大きい、厚さを有することができる。金属層８９ｃは、５から２００マイクロメートルまでの範囲、好ましくは５から５０マイクロメートルまでの範囲など、１マイクロメートルより大きい、また細線金属層６０のそれぞれの厚さより大きい、幅を有することができる。金属層８９ｃは、銅、金、ニッケル、アルミニウム、銀、白金、ハンダ、または前記の材料の複合材を含むものとしてよい。

例えば、金属層８９ｃは、好適な１つまたは複数のプロセスによって、例えば、１０から１５０マイクロメートルまでの範囲、好ましくは２０から１００マイクロメートルまでの範囲など、３マイクロメートルより大きい厚さになるように、銅層をフォトレジスト層内の開口部によって露出されている金属層８９ｂ、好ましくは前記の銅層８９ｂ上に電気メッキすることによって形成される単一の金属層からなるものとしてよい。

あるいは、金属層８９ｃは、好適な１つまたは複数のプロセスによって、例えば、５から１５０マイクロメートルまでの範囲、好ましくは１０から１００マイクロメートルまでの範囲など、３マイクロメートルより大きい厚さになるように、金層をフォトレジスト層内の開口部によって露出されている金属層８９ｂ、好ましくは前記の金層８９ｂ上に電気メッキすることによって形成される単一の金属層からなるものとしてよい。

あるいは、金属層８９ｃは、好適な１つまたは複数のプロセスによって、例えば、５から１５０マイクロメートルまでの範囲、好ましくは１０から１００マイクロメートルまでの範囲など、３マイクロメートルより大きい厚さになるように、ニッケル層をフォトレジスト層内の開口部によって露出されている金属層８９ｂ、好ましくは前記の銅層またはニッケル層８９ｂ上に電気メッキすることによって形成される単一の金属層からなるものとしてよい。

あるいは、金属層８９ｃは、好適な１つまたは複数のプロセスによって、例えば、５から２００マイクロメートルまでの範囲、好ましくは１０から１５０マイクロメートルまでの範囲など、５マイクロメートルより大きい厚さになるように、ビスマス含有層、インジウム含有層、またはスズ鉛合金、スズ銀合金、またはスズ銀銅合金のスズ含有層などのハンダ層をフォトレジスト層内の開口部によって露出されている金属層８９ｂ、好ましくは前記の銅層またはニッケル層８９ｂ上に電気メッキすることによって形成される単一の金属層からなるものとしてよい。

あるいは、金属層８９ｃは、好適な１つまたは複数のプロセスによって、例えば、３から１５０マイクロメートルまでの範囲、好ましくは５から１００マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さになるように、銅層をフォトレジスト層内の開口部によって露出されている金属層８９ｂ、好ましくは前記の銅層８９ｂ上に電気メッキし、次に、１から１５マイクロメートルまでの範囲、好ましくは２から１０マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さになるように、ニッケル層を、フォトレジスト層内の開口部内の電気メッキされた銅層上に電気メッキまたは無電解メッキし、次いで、０．００５から１０マイクロメートルまでの範囲、好ましくは０．０５から１マイクロメートルまでの範囲など、０．００５マイクロメートルより大きい厚さになるように、金層またはパラジウム層を、フォトレジスト層内の開口部内の電気メッキまたは無電解メッキされたニッケル層上に電気メッキまたは無電解メッキすることによって形成される三重金属層からなるものとしてよい。

あるいは、金属層８９ｃは、好適な１つまたは複数のプロセスによって、例えば、５から１５０マイクロメートルまでの範囲、好ましくは１０から１００マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さになるように、銅層をフォトレジスト層内の開口部によって露出されている金属層８９ｂ、好ましくは前記の銅層８９ｂ上に電気メッキし、次に、１から１５マイクロメートルまでの範囲、好ましくは２から１０マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さになるように、ニッケル層を、フォトレジスト層内の開口部内の電気メッキされた銅層上に電気メッキまたは無電解メッキし、次いで、５から１００マイクロメートルまでの範囲、好ましくは１０から５０マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さになるように、ビスマス含有層、インジウム含有層、またはスズ鉛合金、スズ銀合金、またはスズ銀銅合金のスズ含有層などのハンダ層をフォトレジスト層内の開口部内の電気メッキされた、または無電解メッキされたニッケル層上に電気メッキまたは無電解メッキすることによって形成される三重金属層からなるものとしてよい。

金属層８９ｃを形成した後に、無機溶液を使用して、またはアミドとともに有機溶液を使用して、フォトレジスト層を除去する。次に、エッチングプロセスによって金属層８９ｃの下にない金属層８９ｂを除去し、次いで、エッチングプロセスによって金属層８９ｃの下にない金属層８９ａを除去する。図１５Ｍに示されているような金属層８９ｃの下にない金属層８９ｂを除去するプロセスは、図１５Ｈに例示されているようなバルク金属層８０１２の下にない接着／バリア／シード層８０１１のシード層を除去するプロセスとして参照することができる。図１５Ｍに示されているような金属層８９ｃの下にない金属層８９ａを除去するプロセスは、図１５Ｈに例示されているようなバルク金属層８０１２の下にない接着／バリア／シード層８０１１の接着／バリア層をエッチングするプロセスとして参照することができる。

したがって、金属層８９ａ、８９ｂ、および８９ｃによってもたらされる金属バンプ８９を、ポリマー層９８上に、また開口部９８０によって露出される前記のさまざまなバルク金属層８０１２の金、銅、銀、アルミニウム、パラジウム、白金、ロジウム、ルテニウム、レニウム、またはニッケルの最上位層の領域８０１ａ上に形成することができる。金属バンプ８９の金属層８９ｃは、ボールグリッドアレイ（ＢＧＡ）基板、プリント基板、半導体チップ、金属基板、ガラス基板、またはセラミック基板などの外部回路に、金属層８９ｃを外部回路と接合することによって接続するために使用されうる。金属層８９ｃの下にない金属層８９ａを除去した後に、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。

図１５Ｍに示されているオーバーパッシベーションスキーム１０２は、ポリマー層９５および９８、パターン形成回路層８０１、ならびに金属バンプ８９を備え、ポリマー層９５内の開口部９５０は、パッシベーション層５内の開口部５０によって露出された金属パッドまたはトレース６００の領域の上にあり、ポリマー層９８内の開口部９８０は、パターン形成回路層８０１の接点８０１ａの上にあり、金属バンプ８９は、開口部９８０内に、接点８０１ａ上に、およびポリマー層９８上にある。

図１５Ｃから１５Ｋに示されているエンボス加工プロセスについては、金属層が、好適な１つまたは複数のプロセスによって、例えば、ただ１つのフォトレジスト層の開口部内に金属層を電気メッキするためのただ１つのフォトレジストパターン形成プロセスによって形成されることが記述されている。この種類のプロセスは、このプロセスが電気メッキされた金属層の下にない接着／バリア／シード層を除去する前にただ１つのフォトリソグラフィプロセスを含むことを意味するシングルエンボス加工プロセスである。電気メッキされた金属層の下にない接着／バリア／シード層を除去する前に、ダブルエンボス加工プロセスを実行して、２つのフォトリソグラフィプロセスを実行しつつ、ただ１つの接着／バリア／シード層を使用する異なるパターンで金属層を電気メッキすることによって金属トレースおよび金属トレース上のビアプラグを形成することができる。金属トレースのパターンを定めるために第１のフォトリソグラフィプロセスを実行し、ビアプラグのパターンを定めるために第２のフォトリソグラフィプロセスを実行する。図１５Ｃ〜１５Ｇおよび図１６Ａ〜１６Ｄは、図１５Ａまたは図１５Ｂに示されているウェハ１０の上にオーバーパッシベーションスキームを形成するためのダブルエンボス加工プロセスを示している。ダブルエンボス加工プロセスは、図１５Ｃ〜１５Ｇに示されているステップと同じフロントステップを有する。図１６Ａ〜１６Ｄのステップは、ダブルエンボス加工プロセスに対する図１５Ｃ〜１５Ｇのステップの後に続く。図１５Ｇでは、フォトレジスト層７１がはぎ取られ、周囲に露出されているバルク金属層８０１２の下にない接着／バリア／シード層８０１１が残される。図１６Ａ〜１６Ｍは、ダブルエンボス加工プロセスを使用して金属層８０１およびビアプラグ８９８を形成し、シングルエンボス加工を使用して金属層８０２を形成し、シングルエンボス加工を使用して金属バンプ８９を形成することによって本開示におけるすべての実施形態に対するオーバーパッシベーションスキームを形成するための一例を示している。

図１６Ａを参照すると、第１のフォトリソグラフィおよび電気メッキプロセスが第１の金属層８０１を形成するために実行され、これは図１５Ｄ〜１５Ｇに例示されているステップとして参照することができ、次いで、第２のフォトレジスト層７２が堆積され、接着／バリア／シード層８０１１のシード層上に、またバルク金属層８０１２上にパターン形成されることがわかる。フォトレジスト層７２内の開口部７２０がバルク金属層８０１２を露出し、フォトレジスト層７２内の開口部７２０’が接着／バリア／シード層８０１１のシード層を露出することに留意されたい。

例えば、フォトレジスト層７２は、好適な１つまたは複数のプロセスによって、例えば、ポジ型感光性ポリマー層を接着／バリア／シード層８０１１のシード層上に、また電気メッキされたバルク金属層８０１２上に、スピンオンコーティングし、次いで、例えば約４３４から４３８ｎｍまでの範囲の波長を有するＧ線、例えば約４０３から４０７ｎｍまでの範囲の波長を有するＨ線、および例えば約３６３から３６７ｎｍまでの範囲の波長を有するＩ線のうちの少なくとも２つにより１Ｘステッパーまたは１Ｘコンタクトアライナーを使用して感光性ポリマー層を露光し、感光性ポリマー層に光を照射し、つまり、Ｇ線とＨ線、Ｇ線とＩ線、Ｈ線とＩ線、またはＧ線、Ｈ線、およびＩ線を感光性ポリマー層に照射し、次いで、露出されたポリマー層を現像し、次いで、Ｏ₂プラズマまたは２００ＰＰＭ未満のフッ素、および酸素を含むプラズマによりシード層から、またバルク金属層８０１２から残留ポリマー材料もしくは他の汚染物質を除去して、開口部７２０および７２０’によりバルク金属層８０１２および接着／バリア／シード層８０１１のシード層がそれぞれ露出している状態でフォトレジスト層７２にパターン形成を行えるようにすることによって形成されうる。

図１６Ｂを参照すると、接着／バリア／シード層８０１１のシード層は除去されないので、ビアプラグ８９８を形成するために第２の電気メッキプロセスを実行できることがわかる。接着／バリア／シード層８０１１のシード層上の金属片８９８’もビアプラグ８９８より低い水平レベルに形成されることに留意されたい。金属片８９８’は、パッケージングの目的に使用できる。金属片８９８’は、バルク金属層８０１２よりも薄くても、または厚くてもよい。これは、密度の高い相互接続（薄くした場合）に使用されうるか、または抵抗の低い相互接続（厚くした場合）に使用されうる。

ビアプラグ８９８および金属片８９８’の材料は、金もしくは銅とすることができる。例えば、ビアプラグ８９８および金属片８９８’は、好適な１つまたは複数のプロセスによって、例えば、１から１００μｍまでの範囲、好ましくは２から３０μｍまでの範囲の厚さを有する金層を、バルク金属層８０１２の、開口部７２０によって露出されている、金層上に、また開口部７２０’によって露出されている接着／バリア／シード層８０１１の、金で作られている、シード層上に、電気メッキすることによって形成されうる。あるいは、ビアプラグ８９８および金属片８９８’は、好適な１つまたは複数のプロセスによって、例えば、１から１００μｍまでの範囲、好ましくは２から３０μｍまでの範囲の厚さを有する銅層を、バルク金属層８０１２の、開口部７２０によって露出されている、銅層上に、また開口部７２０’によって露出されている接着／バリア／シード層８０１１の、銅で作られている、シード層上に、電気メッキすることによって形成されうる。

図１６Ｃを参照すると、次いで、第２のフォトレジスト７２がアミドを含む有機溶液を使用して除去され、これにより、ビアプラグ８９８、ビアプラグ８９８の下にないバルク金属層８０１２、バルク金属層８０１２の下にない接着／バリア／シード層８０１１のシード層、および金属片８９８’を露出することがわかる。しかし、フォトレジスト層７２からの一部の残留物が、バルク金属層８０１２上に、また接着／バリア／シード層８０１１のシード層上に残る可能性がある。その後、Ｏ₂プラズマまたは２００ＰＰＭ未満のフッ素、および酸素を含むプラズマなどのプラズマにより、接着／バリア／シード層８０１１のシード層から、またバルク金属層８０１２から、残留物を除去することができる。

図１６Ｄを参照すると、バルク金属層８０１２の下にない、また金属片８９８’の下にない、接着／バリア／シード層８０１１は、湿式および／または乾式エッチングによって除去されることがわかる。電気メッキされた金属層８０１２の下にない、また電気メッキされた金属層８９８の下にない底部金属層８０１１を除去するためにウェットエッチングを行う場合、電気メッキされた金属層８０１２の側壁からリセスしている底部金属層８０１１の側壁および電気メッキされている金属層８９８’の側壁からリセスしている底部金属層８０１１の側壁を備えるアンダーカット８０１１’が形成される。異方性ドライエッチングを使用して、電気メッキされた金属層８０１２の下にない、また電気メッキされた金属層８９８’の下にない、底部金属層８０１１を除去する場合には、アンダーカット８０１１’は存在しない。

例えば、接着／バリア／シード層８０１１のシード層が金層である場合、これは、ヨウ化カリウムを含む溶液などの、ヨウ素含有溶液を使用するか、またはイオンミリングプロセスを使用するか、またはＡｒスパッタリングエッチングプロセスを使用してエッチングすることができる。あるいは、接着／バリア／シード層８０１１のシード層が銅層である場合、これは、ＮＨ₄ＯＨを含む溶液を使用するか、またはＡｒスパッタリングエッチングプロセスを使用してエッチングすることができる。

例えば、接着／バリア／シード層８０１１の接着／バリア層がチタンタングステン合金層である場合、これは、過酸化水素を含む溶液を使用するか、塩素含有プラズマエッチングプロセスを使用するか、またはＲＩＥプロセスを使用してエッチングすることができる。あるいは、接着／バリア／シード層８０１１の接着／バリア層がチタン層である場合、これは、フッ化水素を含む溶液を使用するか、塩素含有プラズマエッチングプロセスを使用するか、またはＲＩＥプロセスを使用してエッチングすることができる。あるいは、接着／バリア／シード層８０１１の接着／バリア層がクロム層である場合、これは、フェリシアン化カリウムを含む溶液を使用してエッチングすることができる。

図１６Ｅを参照すると、第２のポリマー層９８がビアプラグ８９８上に、金属片８９８’上に、金属層８０１上に、および露出されている第１のポリマー層９５上に堆積されていることがわかる。第２のポリマー層９８は、好適な１つまたは複数のプロセスによって、例えば、スピンオンコーティングプロセス、ラミネート加工プロセス、またはスクリーン印刷プロセスによって形成されうる。

例えば、ポリマー層９８は、好適な１つまたは複数のプロセスによって、例えば、６から５０μｍまでの範囲の厚さを有する、エステルタイプの前駆体を含む、ネガ型感光性ポリイミド層を、ビアプラグ８９８上に、金属片８９８’上に、バルク金属層８０１２上に、および露出されているポリマー層９５上にスピンオンコーティングし、次いで、スピンオンコーティングされたポリイミド層をベークし、次いで、ベークしたポリイミド層を、２９０から４００℃までの範囲のピーク温度で、２０から１５０分の間、窒素雰囲気中または無酸素雰囲気中において硬化させるか、または加熱して、硬化したポリイミド層に３から２５μｍまでの範囲の厚さを持たせることによって形成されうる。あるいは、ベークしたポリイミド層を、１５０から２９０℃までの範囲、好ましくは２６０から２８０℃までの範囲の温度で、２０から１５０分の間、窒素雰囲気中または無酸素雰囲気中において硬化させるか、または加熱することができる。

図１６Ｆを参照すると、研磨または機械研磨プロセス、好ましくは化学機械研磨（ＣＭＰ）プロセスを使用して第２のポリマー層９８の表面を平坦化し、ビアプラグ８９８を露出させることがわかる。ポリマー層９８は、平坦化された後、５から５０マイクロメートルまでの範囲の厚さｔを有するものとしてよい。

図１６Ｇ〜１６Ｋは、図１５Ｄ〜１５Ｈで説明されているのと同じシングルエンボス加工プロセスを使用して第２のオーバーパッシベーション金属層８０２を形成するためのプロセスステップを示している、つまり、接着／バリア／シード層８０２１は、例えば、第２のポリマー層９８上に、また露出されているビアプラグ８９８上に、スパッタリングし、その後、フォトレジスト層７３を、フォトレジスト層７３内の開口部７３０が接着／バリア／シード層８０２１のシード層を露出する、接着／バリア／シード層８０２１上に形成し、その後、バルク導電性金属層８０２２を開口部７３０によって露出されているシード層上に形成し、その後、フォトレジスト層７３を除去し、その後、バルク導電性金属層８０２２の下にない接着／バリア／シード層８０２１を除去することによって形成される。図１６Ｇ〜１６Ｋに示されている接着／バリア／シード層８０２１および導電性バルク金属層８０２２の詳細を、それぞれ図１５Ｄ〜１５Ｋに例示されている接着／バリア／シード層８０１１およびバルク金属層８０１２の詳細として参照することができる。図１６Ｇ〜１６Ｋに示されている接着／バリア／シード層８０２１を形成するプロセスは、図１５Ｄ〜１５Ｋに例示されている接着／バリア／シード層８０１１を形成するプロセスとして参照することができる。図１６Ｇ〜１６Ｋに示されているバルク導電性金属層８０２２を形成するプロセスは、図１５Ｄ〜１５Ｋに例示されているバルク金属層８０１２を形成するプロセスとして参照できる。

図１６Ｌを参照すると、次いでポリマー層９９が形成され、パターン形成され、二金属層オーバーパッシベーションスキームが完成することがわかる。図１６Ｌに示されているオーバーパッシベーションスキーム１０２は、ポリマー層９５、９８、および９９、パターン形成回路層８０１および８０２、ビアプラグ８９８、ならびに金属片８９８’を備え、ポリマー層９５内の開口部９５０は、パッシベーション層５内の開口部５０によって露出された金属パッドまたはトレース６００の領域の上にあり、ポリマー層９９内の開口部９９０は、パターン形成回路層８０２の接点８０００の上にあり、それを露出することがわかる。図１６Ｌに例示されているステップの後に、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに適宜切り分けることができる。

あるいは、図１６Ｍを参照すると、図１６Ｌに例示されているステップの後に、組み立ておよび／またはパッケージングを目的として図１５Ｌまたは図１５Ｍに例示されている接触構造８９が露出されている接点８０００上に形成されうることがわかる。図１６Ｍに示されている接触構造８９の詳細は、図１５Ｌまたは図１５Ｍに例示されている接触構造８９の詳細として参照することができる。図１６Ｍに示されている接触構造８９を形成するプロセスは、図１５Ｌまたは図１５Ｍに例示されている接触構造８９を形成するプロセスとして参照することができる。あるいは、第１の金属層８０１および第１のビアプラグ８９８を形成するための図１５Ｄ〜１５Ｇおよび図１６Ａ〜１６Ｄのダブルエンボス加工プロセスステップを繰り返して、追加の金属層（図示せず）をポリマー層９８上に、またビアプラグ８９８上に形成し、追加のビアプラグ（図示せず）を追加の金属層上に形成することができる。この代替的形態では、追加のビアプラグを、ワイヤボンディングプロセスを使用してワイヤボンディング接合ワイヤと、ボール実装プロセスを使用してハンダバンプと、ＴＡＢプロセスを使用してフレキシブル基板と接合できる。図１６Ａ〜１６Ｍにおける説明および詳細は、本開示のパッシベーション層５の上の太く幅広の電源金属トレース、バス、またはプレーン８１を形成すること、本開示のパッシベーション層５の上の太く幅広のグランド金属トレース、バス、またはプレーン８２を形成すること、本開示のパッシベーション層５の上の太く幅広の電源金属トレース、バス、またはプレーン８１Ｐを形成すること、および本開示のパッシベーション層５の上の太く幅広の信号金属トレース、バス、またはプレーン８３、８３’、または８５を形成することにも当てはめることができる。

図１６Ｍに示されているトップポストパッシベーション技術のオーバーパッシベーションスキームを形成した後、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。図１６Ｍに示されているオーバーパッシベーションスキーム１０２は、ポリマー層９５、９８、および９９、パターン形成回路層８０１および８０２、ビアプラグ８９８、金属片８９８’、および金属バンプ８９を備え、ポリマー層９５内の開口部９５０は、パッシベーション層５内の開口部５０によって露出された金属パッドまたはトレース６００の領域の上にあり、ポリマー層９９内の開口部９９０は、パターン形成回路層８０２の接点８０００の上にあり、金属バンプ８９は、開口部９９０内に、接点８０００上に、およびポリマー層９９上にある。

図１７Ａ〜１７Ｊは、３つの金属層８０１、８０２、および８０３でオーバーパッシベーションスキーム１０２を形成するプロセスステップを示している。金属層８０１および８０２は、好適な１つまたは複数のプロセス、例えば、ダブルエンボス加工プロセスによって形成されるが、金属層８０３は、好適な１つまたは複数のプロセス、例えば、シングルエンボス加工プロセスによって形成される。第１のダブルエンボス加工プロセスは、図１５Ｄ〜１５Ｇおよび１６Ａ〜１６Ｄで説明されているように、第１の金属層８０１および第１のビアプラグ８９８を形成するために使用される。第１の金属間ポリマー層９８は、図１６Ｅ〜１６Ｆのプロセスステップで示されているように、第１のビアプラグ８９８を露出するために形成され、平坦化される。図１７Ａは、第１の金属層８０１、第１のビアプラグ８９８、および金属片８９８’が好適な１つまたは複数のプロセスによって、例えば、ダブルエンボス金属加工プロセスによって形成され、金属間誘電性ポリマー層９８が第１のビアプラグ８９８が露出されている状態で形成されるときに図１６Ｊと同じステップである。図１７Ａの第１の金属層８０１および第１のビアプラグ８９８の設計は、追加の金属層を受け入れるように図１６Ｊとは少し異なる。図１７Ａの底部金属層８０２１を形成するためのプロセスは、図１５Ｄの底部金属層８０１１または図１６Ｇの底部金属層８０２１を形成するためのプロセスとして参照することができ、図１７Ａの金属層８０２２を形成するためのプロセスは、図１５Ｅの金属層８０１２または図１６Ｈから１６Ｊの金属層８０２２を形成するためのプロセスとして参照することができる。図１７Ａ〜１７Ｊに示されている接着／バリア／シード層８０２１および導電性バルク金属層８０２２の詳細は、それぞれ図１５Ｄ〜１５Ｋに例示されている接着／バリア／シード層８０１１およびバルク金属層８０１２の詳細として参照することができる。

次に図１７Ｂを参照すると、次いで、第２のフォトレジスト層７４が堆積され、パターン形成されて、開口部７４０をバルク導電性金属層８０２２の上に形成し、および／または適宜開口部７４０’を第２の接着／バリア／シード層８０２１のシード層上に直接形成することがわかる。

例えば、フォトレジスト層７４は、好適な１つまたは複数のプロセスによって、例えば、ポジ型感光性ポリマー層を接着／バリア／シード層８０２１のシード層上に、またバルク導電性金属層８０２２上に、スピンオンコーティングし、次いで、例えば約４３４から４３８ｎｍまでの範囲の波長を有するＧ線、例えば約４０３から４０７ｎｍまでの範囲の波長を有するＨ線、および例えば約３６３から３６７ｎｍまでの範囲の波長を有するＩ線のうちの少なくとも２つにより１Ｘステッパーまたは１Ｘコンタクトアライナーを使用して感光性ポリマー層を露光し、感光性ポリマー層に光を照射し、つまり、Ｇ線とＨ線、Ｇ線とＩ線、Ｈ線とＩ線、またはＧ線、Ｈ線、およびＩ線を感光性ポリマー層に照射し、次いで、露出されたポリマー層を現像し、次いで、Ｏ₂プラズマまたは２００ＰＰＭ未満のフッ素、および酸素を含むプラズマによりシード層から、またバルク導電性金属層８０２２から残留ポリマー材料もしくは他の汚染物質を除去して、開口部７４０および７４０’によりバルク導電性金属層８０２２および接着／バリア／シード層８０２１のシード層がそれぞれ露出している状態でフォトレジスト層７４にパターン形成を行えるようにすることによって形成されうる。

図１７Ｃを参照すると、第２のビアプラグ層がフォトレジスト開口部７４０および７４０’内に電気メッキされ、これにより第２のビアプラグ８９７および第２の金属片８９７’が形成されることがわかる。第２の金属片８９７’は、第１の金属片９８９’について説明されているように使用できる。ビアプラグ８９７および金属片８９７’の材料は、金もしくは銅とすることができる。例えば、ビアプラグ８９７および金属片８９７’は、好適な１つまたは複数のプロセスによって、例えば、１から１００μｍまでの範囲、好ましくは２から３０μｍまでの範囲の厚さを有する金層を、バルク導電性金属層８０２２の、開口部７４０によって露出されている、金層上に、また開口部７４０’によって露出されている接着／バリア／シード層８０２１の、金で作られている、シード層上に、電気メッキすることによって形成されうる。あるいは、ビアプラグ８９７および金属片８９７’は、好適な１つまたは複数のプロセスによって、例えば、１から１００μｍまでの範囲、好ましくは２から３０μｍまでの範囲の厚さを有する銅層を、バルク導電性金属層８０２２の、開口部７４０によって露出されている、銅層上に、また開口部７４０’によって露出されている接着／バリア／シード層８０２１の、銅で作られている、シード層上に、電気メッキすることによって形成されうる。

図１７Ｄを参照すると、次いで第２のフォトレジスト層７４が、アミドとともに有機溶液を使用して剥離されることがわかる。しかし、フォトレジスト層７４からの一部の残留物が、バルク導電性金属層８０２２上に、また接着／バリア／シード層８０２１のシード層上に残る可能性がある。その後、Ｏ₂プラズマまたは２００ＰＰＭ未満のフッ素、および酸素を含むプラズマなどのプラズマにより、バルク導電性金属層８０２２から、またシード層から、残留物を除去することができる。

あるいは、バルク導電性金属層８０２２を、フォトレジスト層７３を除去することなく、図１６Ｉに例示されている開口部７３０によって露出される接着／バリア／シード層８０２１のシード層上に形成した後、図１７Ｂに示されているフォトレジスト層７４を、フォトレジスト層７３上に、またバルク導電性金属層８０２２上に形成することができる。フォトレジスト層７４内の開口部７４０は、それぞれ、ビアプラグ８９７のパターンを定めるために、バルク導電性金属層８０２２を露出する。ビアプラグ８９７を形成するためのプロセスは、上記の開示として参照することができる。最後に、フォトレジスト７３および７４は、アミドとともに有機溶液を使用して除去される。しかし、フォトレジスト層７３および７４からの一部の残留物が、バルク導電性金属層８０２２上に、またビアプラグ８９７上に、また接着／バリア／シード層８０２１のシード層上に残る可能性がある。その後、Ｏ₂プラズマまたは２００ＰＰＭ未満のフッ素、および酸素を含むプラズマなどのプラズマにより、接着／バリア／シード層８０２１のシード層から、またビアプラグ８９７から、またバルク導電性金属層８０２２から、残留物を除去することができる。次に、上記の説明で述べているように、バルク導電性金属層８０２２の下にない接着／バリア／シード層８０２１を除去することができる。

図１７Ｅを参照すると、第２のバルク導電性金属層８０２２の下にない、また第２の金属片９８７’の下にない、第２の接着／バリア／シード層８０２１が、除去されることがわかる。図１７Ｅに示されているような第２のバルク導電性金属層８０２２の下にない、また第２の金属片８９７’の下にない、第２の接着／バリア／シード層８０２１を除去するプロセスは、図１６Ｄに例示されているような第１のバルク金属層８０１２の下にない、また金属片８９８’の下にない、第１の接着／バリア／シード層８０１１を除去するプロセスとして参照することができる。

図１７Ｆ〜１７Ｇを参照すると、次に第２の金属間誘電性ポリマー層９７が堆積され平坦化されて、第２のビアプラグ８９７を露出することがわかる。ポリマー層９７の材料として、ポリイミド（ＰＩ）、ベンゾシクロブテン（ＢＣＢ）、ポリウレタン、エポキシ樹脂、パリレン系ポリマー、ハンダマスク材料、エラストマー、シリコーン、または多孔質誘電体が挙げられる。図１７Ｆのポリマー層９７を形成するためのプロセスは、図１６Ｅのポリマー層９８を形成するためのプロセスとして参照されるとおりのものとしてよく、図１７Ｇのポリマー層９７を平坦化するためのプロセスは、図１６Ｆのポリマー層９８を平坦化するためのプロセスとして参照されるとおりのものとしてよい。

例えば、ポリマー層９７は、好適な１つまたは複数のプロセスによって、例えば、１０から１２０μｍまでの範囲の厚さを有する、エステルタイプの前駆体を含む、ネガ型感光性ポリイミド層を、露出されているバルク導電性金属層８０２２上に、ビアプラグ８９７上に、金属片８９７’上に、および露出されているポリマー層９８上にスピンオンコーティングし、次いで、スピンオンコーティングされたポリイミド層をベークし、次いで、ベークしたポリイミド層を、２９０から４００℃までの範囲のピーク温度で、２０から１５０分の間、窒素雰囲気中または無酸素雰囲気中において硬化させるか、または加熱して、硬化したポリイミド層に５から６０μｍまでの範囲の厚さを持たせ、次いで、ポリマー層９７の上面を研磨または機械研磨、例えば化学機械研磨してビアプラグ８９７を露わにし、その上面を平坦化することによって形成されうる。あるいは、ベークしたポリイミド層を、１５０から２９０℃までの範囲、好ましくは２６０から２８０℃までの範囲の温度で、２０から１５０分の間、窒素雰囲気中または無酸素雰囲気中において硬化させるか、または加熱することができる。

図１７Ｈおよび１７Ｉは、シングルエンボス加工プロセスを使用して、最初に接着／バリア／シード層８０３１を堆積し、フォトレジスト層を堆積してパターン形成し、バルク導電性金属層８０３２を電気メッキし、フォトレジスト層を剥離し、接着／バリア／シード層８０３１のセルフアラインエッチングを実行することによって、第３の金属層８０３を形成することを示している。図１７Ｈ〜１７Ｉに示されている接着／バリア／シード層８０３１および導電性バルク金属層８０３２の詳細は、それぞれ図１５Ｄ〜１５Ｈに例示されている接着／バリア／シード層８０１１およびバルク金属層８０１２の詳細として参照することができる。図１７Ｈ〜１７Ｉに示されている接着／バリア／シード層８０３１を形成するプロセスは、図１５Ｄ〜１５Ｈに例示されている接着／バリア／シード層８０１１を形成するプロセスとして参照することができる。図１７Ｈ〜１７Ｉに示されているバルク導電性金属層８０３２を形成するプロセスは、図１５Ｄ〜１５Ｈに例示されているバルク金属層８０１２を形成するプロセスとして参照できる。

図１７Ｊは、ポリマー層９９を、露出されているポリマー層９７上に、また第３の金属層８０３上に、形成することによる完成した構造を示しており、ポリマー層９９内の開口部９９０は、外部回路と相互接続するための接点８０００を露出する。ポリマー層９９は、好適な１つまたは複数のプロセスによって、例えば、スピンオンコーティングプロセス、ラミネート加工プロセス、またはスクリーン印刷プロセスによって形成されうる。ポリマー層９９は、ポリイミド（ＰＩ）、ベンゾシクロブテン（ＢＣＢ）、ポリウレタン、エポキシ樹脂、パリレン系ポリマー、ハンダマスク材料、エラストマー、シリコーン、または多孔質誘電体を含みうる。

例えば、ポリマー層９９は、好適な１つまたは複数のプロセスによって、例えば、６から５０μｍまでの範囲の厚さを有する、エステルタイプの前駆体を含む、ネガ型感光性ポリイミド層を、露出されているポリマー層９７上に、またバルク導電性金属層８０３２上にスピンオンコーティングし、次いで、スピンオンコーティングされたポリイミド層をベークし、次いで、例えば約４３４から４３８ｎｍまでの範囲の波長を有するＧ線、例えば約４０３から４０７ｎｍまでの範囲の波長を有するＨ線、および例えば約３６３から３６７ｎｍまでの範囲の波長を有するＩ線のうちの少なくとも２つにより１Ｘステッパーまたは１Ｘコンタクトアライナーを使用してベークしたポリイミド層を露光し、ベークしたポリイミド層に光を照射し、つまり、Ｇ線とＨ線、Ｇ線とＩ線、Ｈ線とＩ線、またはＧ線、Ｈ線、およびＩ線をベークしたポリイミド層に照射し、次いで、露光したポリイミド層を現像して、接点８０００を露出するポリイミド開口部を露光したポリイミド層内に形成し、次いで、現像したポリイミド層を、２９０から４００℃までの範囲のピーク温度で、２０から１５０分の間、窒素雰囲気中または無酸素雰囲気中において硬化させるか、または加熱して、硬化したポリイミド層に３から２５μｍまでの範囲の厚さを持たせ、次いで、Ｏ₂プラズマまたは２００ＰＰＭ未満のフッ素、および酸素を含むプラズマによりポリイミド開口部によって露出されている接点８０００から残留ポリマー材料もしくは他の汚染物質を除去して、ポリマー層９９内の開口部９９０により接点８０００が露出している状態でポリマー層９９にパターン形成を行えるようにすることによって形成されうる。あるいは、現像されたポリイミド層を、１５０から２９０℃までの範囲、好ましくは２６０から２８０℃までの範囲の温度で、２０から１５０分の間、窒素雰囲気中または無酸素雰囲気中において硬化させるか、または加熱することができる。

接点８０００は、ワイヤボンディングプロセス、ハンダ接合プロセス、またはテープ自動ボンディング（ＴＡＢ）プロセスを介して外部回路に接続するために使用され、外部回路は、他の半導体チップ、３０から２００マイクロメートルまでの範囲の厚さを有するポリマー層（ポリイミドなど）を備えるが、グラスファイバーを伴うポリマー層を備えないフレキシブル基板、ガラス基板、セラミック材料を回路層の間の絶縁層として備えるセラミック基板、シリコン基板、有機基板、プリント基板（ＰＣＢ）、またはボールグリッドアレイ（ＢＧＡ）基板とすることができる。

図１７Ｊに示されているトップポストパッシベーション技術のオーバーパッシベーションスキームを形成した後、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。図１７Ｊに示されているオーバーパッシベーションスキーム１０２は、ポリマー層９５、９７、９８、および９９、パターン形成回路層８０１、８０２、および８０３、ビアプラグ８９７および８９８、ならびに金属片８９７’および８９８’を備え、ポリマー層９５内の開口部９５０は、パッシベーション層５内の開口部５０によって露出された金属パッドまたはトレース６００の領域の上にあり、ポリマー層９９内の開口部９９０は、パターン形成回路層８０３の接点８０００の上にあり、それを露出する。

図１８Ａ〜１８Ｉは、３つの金属層８０１、８０２、および８０３でオーバーパッシベーションスキームを形成するプロセスステップの別の代替的形態を示している。金属層８０１および８０３は、好適な１つまたは複数のプロセス、例えば、シングルエンボス加工プロセスによって形成されるが、金属層８０２は、好適な１つまたは複数のプロセス、例えば、ダブルエンボス加工プロセスによって形成される。

図１８Ａを参照すると、第１のシングルエンボス加工プロセスは、図１５Ｄ〜１５Ｈで説明されているような第１の金属層８０１を形成するために使用されていることがわかる。次に、第１の金属間ポリマー層９８は、図１５Ｉのプロセスステップで示されているように、開口部９８０で第１の金属層８０１を露出するように堆積されパターン形成される。図１８Ａは、第１の金属層８０１および第１の金属間誘電性ポリマー層９８が好適な１つまたは複数のプロセスによって、例えば、シングルエンボス金属加工プロセスによって形成され、金属間誘電性ポリマー層９８が、開口部９８０が第１の金属層８０１を露出する状態で堆積されパターン形成されるときに図１５Ｉと同じプロセスステップである。図１８Ａの第１の金属層８０１および第１の金属間ポリマー開口部９８０の設計は、追加の金属層を受け入れるように図１５Ｉとは少し異なる。図１８Ｂ〜１８Ｇのプロセスステップは、第２の金属層８０２およびビアプラグ８９７を形成するためのダブルエンボス加工プロセスを示している。図１８Ａ〜１８Ｉに示されているポリマー層９５、金属層８０１、およびポリマー層９８の詳細は、それぞれ図１５Ｃ〜１５Ｋに例示されているポリマー層９５、金属層８０１、およびポリマー層９８の詳細として参照することができる。図１８Ａに示されているポリマー層９５を形成するプロセスは、図１５Ｃ〜１５Ｋに示されているポリマー層９５として参照することができる。図１８Ａに示されている金属層８０１‘を形成するプロセスは、図１５Ｃ〜１５Ｋに示されている金属層８０１として参照することができる。図１８Ａに示されているポリマー層９８を形成するプロセスは、図１５Ｃ〜１５Ｋに示されているポリマー層９８として参照することができる。

図１８Ｂを参照すると、第２の接着／バリア／シード層８０２１は、ポリマー層９８上に、また開口部９８０によって露出されている第１の金属層８０１上に堆積されることがわかる。図１８Ｂ〜１８Ｉに示されている第２の接着／バリア／シード層８０２１の詳細は、図１５Ｊ〜１５Ｋに例示されている第２の接着／バリア／シード層８０２１の詳細として参照することができる。図１８Ｂに示されている第２の接着／バリア／シード層８０２１を形成するプロセスは、図１５Ｊ〜１５Ｋに例示されている第２の接着／バリア／シード層８０２１を形成するプロセスとして参照することができる。

図１８Ｃを参照すると、ポジ型フォトレジスト層などのフォトレジスト層７３は、第２の接着／バリア／シード層８０２１のシード層上に堆積されることがわかる。次に、露光および現像プロセスによりフォトレジスト層７３のパターン形成を行い、第２の接着／バリア／シード層８０２１のシード層を露出する開口部７３０をフォトレジスト層７３内に形成する。１Ｘステッパーまたは１Ｘコンタクトアライナーを使用することで、露光プロセスにおいてフォトレジスト層７３を露光することができる。

例えば、フォトレジスト層７３は、好適な１つまたは複数のプロセスによって、例えば、ポジ型感光性ポリマー層を第２の接着／バリア／シード層８０２１のシード層上にスピンオンコーティングし、次いで、例えば約４３４から４３８ｎｍまでの範囲の波長を有するＧ線、例えば約４０３から４０７ｎｍまでの範囲の波長を有するＨ線、および例えば約３６３から３６７ｎｍまでの範囲の波長を有するＩ線のうちの少なくとも２つにより１Ｘステッパーまたは１Ｘコンタクトアライナーを使用して感光性ポリマー層を露光し、感光性ポリマー層に光を照射し、つまり、Ｇ線とＨ線、Ｇ線とＩ線、Ｈ線とＩ線、またはＧ線、Ｈ線、およびＩ線を感光性ポリマー層に照射し、次いで、露出されたポリマー層を現像し、次いで、Ｏ₂プラズマまたは２００ＰＰＭ未満のフッ素、および酸素を含むプラズマによりシード層から残留ポリマー材料もしくは他の汚染物質を除去して、フォトレジスト層７３内の開口部７３０によりシード層が露出している状態でフォトレジスト層７３にパターン形成を行えるようにすることによって形成されうる。

次に、バルク導電性層８０２２を、開口部７３０によって露出されているシード層の上に電気メッキおよび／または無電解メッキすることができる。バルク導電性層８０２２は、金、銅、銀、パラジウム、白金、ロジウム、ルテニウム、レニウム、もしくはニッケルの単層、または前記の金属から作られた複合層とすることができる。図１８Ｃ〜１８Ｉに示されているバルク導電性金属層８０２２の詳細は、図１５Ｆ〜１５Ｋに例示されているバルク金属層８０１２の詳細として参照することができる。図１８Ｃ〜１８Ｉに示されているバルク導電性金属層８０２２を形成するプロセスは、図１５Ｆ〜１５Ｋに例示されているバルク金属層８０１２を形成するプロセスとして参照することができる。

図１８Ｄを参照すると、次いでフォトレジスト層７３が、アミドとともに有機溶液を使用して剥離されることがわかる。しかし、フォトレジスト層７３からの一部の残留物が、バルク導電性金属層８０２２上に、また接着／バリア／シード層８０２１のシード層上に残る可能性がある。その後、Ｏ₂プラズマまたは２００ＰＰＭ未満のフッ素、および酸素を含むプラズマなどのプラズマにより、接着／バリア／シード層８０２１のシード層から、またバルク導電性金属層８０２２から、残留物を除去することができる。

次に図１８Ｅを参照すると、次いで、フォトレジスト層７４が堆積され、パターン形成されて、開口部７４０を第２のバルク導電性金属層８０２２の上に形成し、および／または適宜開口部７４０’を第２の接着／バリア／シード層８０２１のシード層上に直接形成することがわかる。例えば、フォトレジスト層７４は、好適な１つまたは複数のプロセスによって、例えば、ポジ型感光性ポリマー層を接着／バリア／シード層８０２１のシード層上に、またバルク導電性金属層８０２２上に、スピンオンコーティングし、次いで、例えば約４３４から４３８ｎｍまでの範囲の波長を有するＧ線、例えば約４０３から４０７ｎｍまでの範囲の波長を有するＨ線、および例えば約３６３から３６７ｎｍまでの範囲の波長を有するＩ線のうちの少なくとも２つにより１Ｘステッパーまたは１Ｘコンタクトアライナーを使用して感光性ポリマー層を露光し、感光性ポリマー層に光を照射し、つまり、Ｇ線とＨ線、Ｇ線とＩ線、Ｈ線とＩ線、またはＧ線、Ｈ線、およびＩ線を感光性ポリマー層に照射し、次いで、露出されたポリマー層を現像し、次いで、Ｏ₂プラズマまたは２００ＰＰＭ未満のフッ素、および酸素を含むプラズマによりシード層から、またバルク導電性金属層８０２２から残留ポリマー材料もしくは他の汚染物質を除去して、開口部７４０および７４０’によりバルク導電性金属層８０２２および接着／バリア／シード層８０２１のシード層がそれぞれ露出している状態でフォトレジスト層７４にパターン形成を行えるようにすることによって形成されうる。

次に、ビアプラグ層がフォトレジスト開口部７４０および７４０’内に電気メッキされ、これによりビアプラグ８９７および第２の金属片８９７’が形成される。金属片８９７’は、図１６Ｄの金属片８９８’について説明されているように使用できる。

ビアプラグ８９７および金属片８９７’の材料は、金もしくは銅とすることができる。例えば、ビアプラグ８９７および金属片８９７’は、好適な１つまたは複数のプロセスによって、例えば、１から１００μｍまでの範囲、好ましくは２から３０μｍまでの範囲の厚さを有する金層を、バルク導電性金属層８０２２の、開口部７４０によって露出されている、金層上に、また開口部７４０’によって露出されている接着／バリア／シード層８０２１の、金で作られている、シード層上に、電気メッキすることによって形成されうる。あるいは、ビアプラグ８９７および金属片８９７’は、好適な１つまたは複数のプロセスによって、例えば、１から１００μｍまでの範囲、好ましくは２から３０μｍまでの範囲の厚さを有する銅層を、バルク導電性金属層８０２２の、開口部７４０によって露出されている、銅層上に、また開口部７４０’によって露出されている接着／バリア／シード層８０２１の、銅で作られている、シード層上に、電気メッキすることによって形成されうる。

図１８Ｆを参照すると、次いでフォトレジスト層７４が、アミドとともに有機溶液を使用して剥離されることがわかる。しかし、フォトレジスト層７４からの一部の残留物が、露出したバルク導電性金属層８０２２上に、ビアプラグ８９７上に、金属片８９７’上に、および接着／バリア／シード層８０２１のシード層上に残る可能性がある。その後、Ｏ₂プラズマまたは２００ＰＰＭ未満のフッ素、および酸素を含むプラズマなどのプラズマにより、シード層から、ビアプラグ８９７から、金属片８９７’から、およびバルク導電性金属層８０２２から、残留物を除去することができる。

あるいは、バルク導電性金属層８０２２を、フォトレジスト層７３を除去することなく、図１８Ｃに例示されている開口部７３０によって露出される接着／バリア／シード層８０２１のシード層上に形成した後、図１８Ｅに示されているフォトレジスト層７４を、フォトレジスト層７３上に、またバルク導電性金属層８０２２上に形成することができる。フォトレジスト層７４内の開口部７４０は、それぞれ、ビアプラグ８９７のパターンを定めるために、バルク導電性金属層８０２２を露出する。ビアプラグ８９７を形成するためのプロセスは、上記の開示として参照することができる。最後に、フォトレジスト層７３および７４は、アミドとともに有機溶液を使用して除去される。しかし、フォトレジスト層７３および７４からの一部の残留物が、バルク導電性金属層８０２２上に、またビアプラグ８９７上に、また接着／バリア／シード層８０２１のシード層上に残る可能性がある。その後、Ｏ₂プラズマまたは２００ＰＰＭ未満のフッ素、および酸素を含むプラズマなどのプラズマにより、接着／バリア／シード層８０２１のシード層から、またビアプラグ８９７から、またバルク導電性金属層８０２２から、残留物を除去することができる。次に、上記の説明で述べているように、バルク導電性金属層８０２２の下にない接着／バリア／シード層８０２１を除去することができる。

図１８Ｇを参照すると、バルク導電性金属層８０２２の下にない、また金属片８９７’の下にない、接着／バリア／シード層８０２１が、除去されうることがわかる。図１８Ｇに示されているようなバルク導電性金属層８０２２の下にない、また第２の金属片８９７’の下にない、接着／バリア／シード層８０２１を除去するプロセスは、図１６Ｄに例示されているようなバルク金属層８０１２の下にない、また金属片８９８’の下にない、接着／バリア／シード層８０１１を除去するプロセスとして参照することができる。

図１８Ｈを参照すると、次に第２の金属間誘電性ポリマー層９７が堆積され平坦化されて、第２のビアプラグ８９７を露出することがわかる。ポリマー層９７の材料として、ポリイミド（ＰＩ）、ベンゾシクロブテン（ＢＣＢ）、ポリウレタン、エポキシ樹脂、パリレン系ポリマー、ハンダマスク材料、エラストマー、シリコーン、または多孔質誘電体が挙げられる。

例えば、ポリマー層９７は、好適な１つまたは複数のプロセスによって、例えば、１０から１２０μｍまでの範囲の厚さを有する、エステルタイプの前駆体を含む、ネガ型感光性ポリイミド層を、露出されているバルク導電性金属層８０２２上に、ビアプラグ８９７上に、金属片８９７’上に、および露出されているポリマー層９８上にスピンオンコーティングし、次いで、スピンオンコーティングされたポリイミド層をベークし、次いで、ベークしたポリイミド層を、２９０から４００℃までの範囲のピーク温度で、２０から１５０分の間、窒素雰囲気中または無酸素雰囲気中において硬化させるか、または加熱して、硬化したポリイミド層に５から６０μｍまでの範囲の厚さを持たせ、次いで、ポリマー層９７の上面を研磨または機械研磨、例えば化学機械研磨してビアプラグ８９７を露わにし、その上面を平坦化することによって形成されうる。あるいは、ベークしたポリイミド層を、１５０から２９０℃までの範囲、好ましくは２６０から２８０℃までの範囲の温度で、２０から１５０分の間、窒素雰囲気中または無酸素雰囲気中において硬化させるか、または加熱することができる。

図１８Ｉは、金属層８０３を最初に形成することによる完成構造は、好適な１つまたは複数のプロセスによって、例えば、図１７Ｈ〜１７Ｉで説明されているようなシングルエンボス加工プロセスによって形成されることを示している。次に、ポリマー層９９をパターン形成回路層８０３上にスピンコーティングし、ポリマー層９９内に開口部９９０を形成し、外部回路と相互接続するための接点８０００を露出する。図１８Ｉに示されている接着／バリア／シード層８０３１および導電性バルク金属層８０３２の詳細は、それぞれ図１５Ｄ〜１５Ｈに例示されている接着／バリア／シード層８０１１およびバルク金属層８０１２の詳細として参照することができる。図１８Ｉに示されている接着／バリア／シード層８０３１を形成するプロセスは、図１５Ｄ〜１５Ｈに例示されている接着／バリア／シード層８０１１を形成するプロセスとして参照することができる。図１８Ｉに示されているバルク導電性金属層８０３２を形成するプロセスは、図１５Ｄ〜１５Ｈに例示されているバルク金属層８０１２を形成するプロセスとして参照できる。図１８Ｉに示されているポリマー層９９の詳細は、図１７Ｊに例示されているポリマー層９９の詳細として参照することができる。図１８Ｉに示されているポリマー層９９を形成するプロセスは、図１７Ｊに例示されているポリマー層９９および開口部９９０を形成するプロセスとして参照することができる。

接点８０００は、ワイヤボンディングプロセス、ハンダ接合プロセス、またはテープ自動ボンディング（ＴＡＢ）プロセスを介して外部回路に接続するために使用され、外部回路は、他の半導体チップ、３０から２００マイクロメートルまでの範囲の厚さを有するポリマー層（ポリイミドなど）を備えるが、グラスファイバーを伴うポリマー層を備えないフレキシブル基板、ガラス基板、セラミック材料を回路層の間の絶縁層として備えるセラミック基板、シリコン基板、有機基板、プリント回路基板（ＰＣＢ）、またはボールグリッドアレイ（ＢＧＡ）基板とすることができる。

図１８Ｉに示されているトップポストパッシベーション技術のオーバーパッシベーションスキームを形成した後、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。図１８Ｉに示されているオーバーパッシベーションスキーム１０２は、ポリマー層９５、９７、９８、および９９、パターン形成回路層８０１、８０２、および８０３、ビアプラグ８９７、ならびに金属片８９７’を備え、ポリマー層９５内の開口部９５０は、パッシベーション層５内の開口部５０によって露出された金属パッドまたはトレース６００の領域の上にあり、ポリマー層９８内の開口部９８０は、パターン形成回路層８０１の上にあり、ポリマー層９９内の開口部９９０は、パターン形成回路層８０３の接点８０００の上にあり、それを露出する。

図１９Ａ〜１９Ｈは、２つの金属層８０１および８０２でオーバーパッシベーションスキームを形成するプロセスステップの別の代替的形態を示している。金属層８０１は、好適な１つまたは複数のプロセス、例えば、ダブルエンボス加工プロセスによって形成されるが、金属層８０２は、好適な１つまたは複数のプロセス、例えば、シングルエンボス加工プロセスによって形成される。

図１９Ａを参照すると、ポリマー層９５、開口部９５０、金属層８０１、ビアプラグ８９８、金属片８９８’、およびポリマー層９８を形成するための図１５Ｃ〜１５Ｇおよび１６Ａ〜１６Ｆのプロセスステップが完了した後、ポリマー層９７がポリマー層９８上に形成され、ポリマー層９７内の複数の開口部９７０でビアプラグ８９８を露出させることができることがわかる。ポリマー層９７の材料として、ポリイミド（ＰＩ）、ベンゾシクロブテン（ＢＣＢ）、ポリウレタン、エポキシ樹脂、パリレン系ポリマー、ハンダマスク材料、エラストマー、シリコーン、または多孔質誘電体が挙げられる。

例えば、ポリマー層９７は、好適な１つまたは複数のプロセスによって、例えば、６から５０μｍまでの範囲の厚さを有する、エステルタイプの前駆体を含む、ネガ型感光性ポリイミド層を、ポリマー層９８上に、また露出されているビアプラグ８９８上にスピンオンコーティングし、次いで、スピンオンコーティングされたポリイミド層をベークし、次いで、例えば約４３４から４３８ｎｍまでの範囲の波長を有するＧ線、例えば約４０３から４０７ｎｍまでの範囲の波長を有するＨ線、および例えば約３６３から３６７ｎｍまでの範囲の波長を有するＩ線のうちの少なくとも２つにより１Ｘステッパーまたは１Ｘコンタクトアライナーを使用してベークしたポリイミド層を露光し、ベークしたポリイミド層に光を照射し、つまり、Ｇ線とＨ線、Ｇ線とＩ線、Ｈ線とＩ線、またはＧ線、Ｈ線、およびＩ線をベークしたポリイミド層に照射し、次いで、露光したポリイミド層を現像して、露光したビアプラグ８９８を露出するポリイミド開口部を露光したポリイミド層内に形成し、次いで、現像したポリイミド層を、２９０から４００℃までの範囲のピーク温度で、２０から１５０分の間、窒素雰囲気中または無酸素雰囲気中において硬化させるか、または加熱して、硬化したポリイミド層に３から２５μｍまでの範囲の厚さを持たせ、次いで、Ｏ₂プラズマまたは２００ＰＰＭ未満のフッ素、および酸素を含むプラズマによりポリイミド開口部によって露出されているビアプラグ８９８の上面から残留ポリマー材料もしくは他の汚染物質を除去して、開口部９７０によりビアプラグ８９８が露出している状態でポリマー層９７にパターン形成を行えるようにすることによって形成されうる。あるいは、現像されたポリイミド層を、１５０から２９０℃までの範囲、好ましくは２６０から２８０℃までの範囲の温度で、２０から１５０分の間、窒素雰囲気中または無酸素雰囲気中において硬化させるか、または加熱することができる。図１９Ｂを参照すると、接着／バリア／シード層８０２１は、例えばスパッタリングによって、ポリマー層９７上に、また開口部９７０によって露出されているビアプラグ８９８上に堆積されることがわかる。あるいは、接着／バリア／シード層８０２１は、好適な１つまたは複数のプロセスによって、例えば、蒸着法、蒸着法、ＣＶＤ法、無電解メッキ法、またはＰＶＤ法を含むプロセスによって形成されうる。図１９Ｂ〜１９Ｉに示されている接着／バリア／シード層８０２１の詳細は、図１５Ｄ〜１５Ｋに例示されている接着／バリア／シード層８０１１の詳細として参照することができる。図１９Ｂに示されている接着／バリア／シード層８０２１を形成するプロセスは、図１５Ｄ〜１５Ｋに例示されている接着／バリア／シード層８０１１を形成するプロセスとして参照することができる。

図１９Ｃを参照すると、ポジ型フォトレジスト層などのフォトレジスト層７３は、接着／バリア／シード層８０２１上に形成されることがわかる。次に、露光および現像プロセスによりフォトレジスト層７３のパターン形成を行い、接着／バリア／シード層８０２１を露出する開口部７３０をフォトレジスト層７３内に形成する。１Ｘステッパーまたは１Ｘコンタクトアライナーを使用することで、露光プロセスにおいてフォトレジスト層７３０を露光することができる。図１９Ｃに示されているフォトレジスト層７３およびフォトレジスト層７３内の開口部７３０を形成するプロセスは、図１８Ｃに例示されているフォトレジスト層７３およびフォトレジスト層７３内の開口部７３０を形成するプロセスとして参照することができる。

図１９Ｄを参照すると、バルク導電性層８０２２を、開口部７３０によって露出されている接着／バリア／シード層８０２１の上に電気メッキおよび／または無電解メッキすることができることがわかる。バルク導電性層８０２２は、金、銅、銀、パラジウム、白金、ロジウム、ルテニウム、レニウム、もしくはニッケルの単層、または前記の金属から作られた複合層とすることができる。図１９Ｄ〜１９Ｉに示されているバルク導電性金属層８０２２の詳細は、図１５Ｆ〜１５Ｋに例示されているバルク金属層８０１２の詳細として参照することができる。図１９Ｄに示されているバルク導電性金属層８０２２を形成するプロセスは、図１５Ｆ〜１５Ｋに例示されているバルク金属層８０１２を形成するプロセスとして参照することができる。

図１９Ｅを参照すると、バルク導電性金属層８０２２が形成された後、フォトレジスト７３の大半が、アミドとともに有機溶液を使用して除去されうることがわかる。しかし、フォトレジスト層７３からの一部の残留物が、バルク導電性金属層８０２２上に、また接着／バリア／シード層８０２１のシード層上に残る可能性がある。その後、Ｏ₂プラズマまたは２００ＰＰＭ未満のフッ素、および酸素を含むプラズマなどのプラズマにより、バルク導電性金属層８０２２から、またシード層から、残留物を除去することができる。

図１９Ｆを参照すると、バルク導電性金属層８０２２の下にない接着／バリア／シード層８０２１が、ドライエッチング法またはウェットエッチング法で除去されることがわかる。ウェットエッチング法に関しては、接着／バリア／シード層８０２１のシード層が金層である場合に、ヨウ化カリウムを含む溶液などの、ヨウ素含有溶液でエッチングすることができ、接着／バリア／シード層８０２１のシード層が銅層である場合、これは、ＮＨ₄ＯＨを含む溶液でエッチングすることができ、接着／バリア／シード層８０２１の接着／バリア層がチタンタングステン合金層である場合、これは、過酸化水素を含む溶液でエッチングすることができ、接着／バリア／シード層８０２１の接着／バリア層がチタン層である場合、これは、フッ化水素を含む溶液でエッチングすることができ、接着／バリア／シード層８０２１の接着／バリア層がクロム層である場合、これは、フェリシアン化カリウムを含む溶液を使用してエッチングすることができる。ドライエッチング法に関しては、接着／バリア／シード層８０２１のシード層が金層である場合に、イオンミリングプロセスを使って、またはＡｒスパッタリングエッチングプロセスを使って除去することができ、接着／バリア／シード層８０２１の接着／バリア層がチタン層またはチタンタングステン合金層である場合、これは、塩素含有プラズマエッチングプロセスを使用するか、またはＲＩＥプロセスを使用してエッチングすることができる。一般に、バルク導電性金属層８０２２の下にない接着／バリア／シード層８０２１をエッチングするドライエッチング法として、化学プラズマエッチングプロセス、アルゴンスパッタプロセスなどのスパッタリングエッチングプロセス、または化学気相エッチングプロセスが挙げられる。

したがって、第２の金属層８０２は、ポリマー層９７上に、また開口部９７０によって露出されているビアプラグ８９８上に形成することができ、第２の金属層８０２は、接着／バリア／シード層８０２１および接着／バリア／シード層８０２１上のバルク導電性金属層８０２２とともに形成される。

図１９Ｇを参照すると、ポリマー層９９は、スピンオンコーティングプロセスを介して、露出されているポリマー層９７上に、またバルク金属層８０２２上に形成されることがわかる。図１９Ｈを参照すると、ポリマー層９９は、露光および現像プロセスによりパターン形成され、接点８０００を露出する開口部９９０をポリマー層９９内に形成することがわかる。あるいは、ポリマー層９９は、好適な１つまたは複数のプロセスによって、例えば、ラミネート加工プロセスまたはスクリーン印刷プロセスによって形成されうる。ポリマー層９９は、ポリイミド（ＰＩ）、ベンゾシクロブテン（ＢＣＢ）、ポリウレタン、エポキシ樹脂、パリレン系ポリマー、ハンダマスク材料、エラストマー、シリコーン、または多孔質誘電体を含みうる。

例えば、ポリマー層９９は、好適な１つまたは複数のプロセスによって、例えば、６から５０μｍまでの範囲の厚さを有する、エステルタイプの前駆体を含む、ネガ型感光性ポリイミド層を、露出されているポリマー層９７上に、またバルク導電性金属層８０２２上にスピンオンコーティングし、次いで、スピンオンコーティングされたポリイミド層をベークし、次いで、例えば約４３４から４３８ｎｍまでの範囲の波長を有するＧ線、例えば約４０３から４０７ｎｍまでの範囲の波長を有するＨ線、および例えば約３６３から３６７ｎｍまでの範囲の波長を有するＩ線のうちの少なくとも２つにより１Ｘステッパーまたは１Ｘコンタクトアライナーを使用してベークしたポリイミド層を露光し、ベークしたポリイミド層に光を照射し、つまり、Ｇ線とＨ線、Ｇ線とＩ線、Ｈ線とＩ線、またはＧ線、Ｈ線、およびＩ線をベークしたポリイミド層に照射し、次いで、露光したポリイミド層を現像して、接点８０００を露出するポリイミド開口部を露光したポリイミド層内に形成し、次いで、現像したポリイミド層を、２９０から４００℃までの範囲のピーク温度で、２０から１５０分の間、窒素雰囲気中または無酸素雰囲気中において硬化させるか、または加熱して、硬化したポリイミド層に３から２５μｍまでの範囲の厚さを持たせ、次いで、Ｏ₂プラズマまたは２００ＰＰＭ未満のフッ素、および酸素を含むプラズマによりポリイミド開口部によって露出されている接点８０００から残留ポリマー材料もしくは他の汚染物質を除去して、ポリマー層９９内の開口部９９０により接点８０００が露出している状態でポリマー層９９にパターン形成を行えるようにすることによって形成されうる。あるいは、現像されたポリイミド層を、１５０から２９０℃までの範囲、好ましくは２６０から２８０℃までの範囲の温度で、２０から１５０分の間、窒素雰囲気中または無酸素雰囲気中において硬化させるか、または加熱することができる。

図１９Ｈに示されているトップポストパッシベーション技術のオーバーパッシベーションスキームを形成した後、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。図１９Ｈの接点８０００を外部回路に接続する方法は、図１５Ｋの接点８０００を外部回路に接続する方法として参照することができる。外部回路は、他の半導体チップ、３０から２００μｍまでの範囲の厚さを有するポリマー層（ポリイミドなど）を備えるが、グラスファイバーを伴うポリマー層を備えないフレキシブル基板、ガラス基板、セラミック材料を回路層の間の絶縁層として備えるセラミック基板、シリコン基板、有機基板、プリント回路基板（ＰＣＢ）、またはボールグリッドアレイ（ＢＧＡ）基板とすることができる。例えば、図１９Ｉを参照すると、ワイヤボンディングプロセスを使って、金線、銅線、またはアルミニウム線などのワイヤ８９’を、ウェハ１０から切り出した半導体チップの接点８０００に接合することができることがわかる。

あるいは、図１５Ｌまたは図１５Ｍに例示されている接触構造８９を、開口部９９０によって露出されている接点８０００上に形成することができる。接触構造８９が図１９Ｈに示されているウェハ１０の接点８０００上に形成された後、ウェハ１０を複数の半導体チップにダイスカットすることができる。図１９Ｈに示されているオーバーパッシベーションスキーム１０２は、ポリマー層９５、９７、９８、および９９、パターン形成回路層８０１および８０２、ビアプラグ８９８、ならびに金属片８９８’を備え、ポリマー層９５内の開口部９５０は、パッシベーション層５内の開口部５０によって露出された金属パッドまたはトレース６００の領域の上にあり、ポリマー層９７内の開口部９７０は、ビアプラグ８９８の上にあり、ポリマー層９９内の開口部９９０は、パターン形成回路層８０２の接点８０００の上にあり、それを露出する。

図２１および２２は、ＰＭＯＳトランジスタまたはＮＭＯＳトランジスタであるものとしてよいＭＯＳトランジスタの上面図である。図２１を参照すると、トランジスタは、シリコン基板１の中、またはその上の、活性領域２００、拡散領域、シリコン基板１上の、および活性領域２００の周りの、フィールド酸化物領域２０２、フィールド酸化物領域２０２上の、および活性領域２００を横断する、ゲート２０４、ならびに活性領域２００とゲート２０４との間のゲート酸化物（図示せず）を備えることがわかる。活性領域２００は、ゲート２０４の一方の側にあるソース２０６、およびゲート２０４の他方の側にあるドレイン２０８として定めることができる。ゲート２０４の材料は、ポリシリコン、金属シリサイド、または前記材料の複合層とすることができ、金属シリサイドは、ＮｉＳｉ、ＣｏＳ、ＴｉＳｉ₂、またはＷＳｉとすることができる。あるいは、ゲート２０４の材料は、Ｗ、ＷＮ、ＴｉＮ、Ｔａ、ＴａＮ、Ｍｏなどの金属、もしくは合金、または前記材料の複合層とすることができる。ゲート酸化物の材料は、酸化ケイ素またはＨｆ含有酸化物などのＨｉｇｈ−ｋ酸化物とすることができる。Ｈｆ含有酸化物は、ＨｆＯ₂、ＨｆＳｉＯＮ、またはＨｆＳｉＯであるものとしてよい。本開示における前記の物理的チャネル幅および物理的チャネル長は、図２１において定義されているものとしてよい。Ｗの基準マークは、ゲート２０４の長さが拡散領域２００の上で交差する、トランジスタの物理的チャネル幅として定義され、Ｌの基準マークは、ゲート２０４の幅が拡散領域２００の上にある、トランジスタの物理的チャネル長として定義される。

あるいは、図２２を参照すると、トランジスタは、１つまたは複数の拡散領域２００の上に複数の部分２０４₁〜２０４_nを持つゲート２０４を備えることができることがわかる。Ｗ₁〜Ｗ_nの基準マークは、ゲート２０４のそれぞれの部分２０４₁〜２０４_nの長さが拡散領域２００の上で交差する、ゲート２０４のそれぞれの部分２０４₁〜２０４_nの物理的チャネル幅として定義され、Ｌの基準マークは、ゲート２０４の部分２０４₁〜２０４_nのうちの１つの部分の幅が拡散領域２００の上にある、ゲート２０４の部分２０４₁〜２０４_nのうちの１つの部分の物理的チャネル長として定義される。この場合、トランジスタの物理的チャネル幅Ｗは、ゲート２０４のそれぞれの部分２０４₁〜２０４_nの物理的チャネル幅Ｗ₁〜Ｗ_nの総和であり、トランジスタの物理的チャネル長Ｌは、ゲート２０４の部分２０４₁〜２０４_nのうちの１つの部分の物理的チャネル長Ｌである。

図２３Ａ〜２３Ｍは、前記のプロセスを使用したＤＲＡＭチップのパッケージングの断面図であり、図２３Ａ〜２３Ｍに図示されている、前記の要素を示す参照番号と同じ参照番号で指示されている要素は、それらに関する上の説明として参照できる。図２３Ａを参照すると、ＤＲＡＭウェハ１０はシリコン基板１上の、またはシリコン基板１内の、複数のメモリセル（図示せず）、複数のオフチップ回路、および複数の内部回路２０を含むことがわかる。ＤＲＡＭウェハ１０は、シリコン基板１の上に、電気ヒューズ２５およびレーザーヒューズ２６を備えることができ、電気ヒューズ２５およびレーザーヒューズ２６は、シリコン基板１の上で細線金属層３０に接続される。電気ヒューズ２５は、２００から２，０００オングストロームまでの範囲の厚さを有するポリシリコン層２５１とポリシリコン層２５１上の１，０００から３，０００オングストロームまでの範囲の厚さを有する金属シリサイド層２５２とからなる。金属シリサイド層２５２は、チタン、コバルト、ニッケル、またはタングステンを含むものとしてよい。非溶断状態の電気ヒューズ２５は、１から１５オーム／スクエアまでの範囲のシート抵抗を有するものとしてよい。電気ヒューズ２５上の、および／または電気ヒューズ２５の下に３未満の誘電率を有する酸化物含有絶縁層があってもよい。レーザーヒューズ２６は、銅、アルミニウム、またはポリシリコンを含むことができる。パッシベーション層５内の開口部５２６は、レーザーヒューズ２６の上に形成され、レーザーヒューズ２６の上で酸化ケイ素層を露出する。

次に、ウェハレベルの電気的検査プロセスを実行して、正常ダイ、修理不可能な不良ダイ、および修理可能な不良ダイを確認することができる。次に、修理可能な不良ダイをレーザー修理するステップを実行することができる。修理可能な不良ダイをレーザー修理するステップにおいて、レーザー光でレーザーヒューズ２６を溶断し、図２３Ｂに示されているように、レーザーヒューズ２６の両端に接続されている金属トレースが開回路になるようにできる。それにより、場合によっては、修理可能な不良ダイが、正常ダイであると判明することがある。

次に、図２３Ｃを参照すると、ポリマー層９５をパッシベーション層５上に、またレーザーヒューズ２６上の酸化ケイ素層上に、またレーザーヒューズ２６の溶断部分上に形成することができ、ポリマー層９５内の複数の開口部９５０がパッシベーション層５内の複数の開口部５０によって露出される、アルミニウムパッドまたは銅パッドなどの、複数のコンタクトパッド６００を露出することがわかる。ポリマー層９５を形成するステップは、図１５Ｃに示されているようにパッシベーション層５上にポリマー層９５を形成するステップとして参照することができる。

次に、図２３Ｄを参照すると、接着／バリア／シード層８０１１がポリマー層９５上に、またコンタクトパッド６００上に形成されていることがわかるが、このプロセスは、図１５Ｄに示されているように接着／バリア／シード層８０１１をポリマー層９５上に、またコンタクトパッド６００上に形成するステップとして参照することができる。次に、図２３Ｅを参照すると、フォトレジスト層７１が接着／バリア／シード層８０１１上に形成され、フォトレジスト層７１内の複数の開口部７１０が接着／バリア／シード層８０１１のシード層を露出していることがわかるが、このプロセスは、図１５Ｅに示されているようにフォトレジスト層７１を接着／バリア／シード層８０１１上に形成するステップとして参照することができる。次に、図２３Ｆを参照すると、バルク導電性層８０１２がフォトレジスト層７１内の開口部７１０によって露出されている接着／バリア／シード層８０１１の上に形成されていることがわかるが、このプロセスは、図１５Ｆに示されているようにバルク導電性層８０１２を接着／バリア／シード層８０１１上に形成するステップとして参照することができる。次に、図２３Ｇを参照すると、フォトレジスト層７１が接着／バリア／シード層８０１１のシード層から除去されることがわかるが、これは図１５Ｇに示されているようにフォトレジスト層７１を除去するステップとして参照することができる。次に、図２３Ｈを参照すると、バルク導電性層８０１２の下にない接着／バリア／シード層８０１１が除去されることがわかるが、このプロセスは、図１５Ｈに示されているようにバルク導電性層８０１２の下にない接着／バリア／シード層８０１１を除去するステップとして参照することができる。したがって、パターン形成回路層８０１は、接着／バリア／シード層８０１１および接着／バリア／シード層８０１１の上のバルク導電性層８０１２とともに形成されうる。パターン形成回路層８０１は、ポリマー層９９内の開口部を通して外部回路に接続することなく、複数の内部回路２０に接続する左側部分とポリマー層９９内の開口部９９０を通してオフチップ回路４０を外部回路に容易に接続する、再配置を目的とする、右側部分とを有するものとしてよい。

次に、図２３Ｉを参照すると、ポリマー層９９をパターン形成回路層８０１上に、またポリマー層９５上に形成することができ、ポリマー層９９内の複数の開口部９９０がパターン形成回路層８０１の複数の接点８０００を露出することがわかる。ポリマー層９９をパターン形成回路層８０１上に、またポリマー層９５上に形成するステップは、図１５Ｋに示されているようにポリマー層９９をパターン形成回路層８０２上に、またポリマー層９８上に形成するステップとして参照することができる。パターン形成回路層８０１は、ポリマー層９９内の開口部を通して外部回路に接続することなく、複数の内部回路２０に接続する左側部分とポリマー層９９内の開口部９９０を通してオフチップ回路４０を外部回路に容易に接続する、再配置を目的とする、右側部分とを有するものとしてよく、この左側部分はすべてポリマー層９９によって覆われている。

次に、図２３Ｊを参照すると、ウェハレベルの他の電気的検査プロセスを適宜実行して、正常ダイ、修理不可能な不良ダイ、および修理可能な不良ダイを確認することができることがわかる。次に、修理可能な不良ダイをＥヒューズ修理するステップを実行することができる。修理可能な不良ダイをＥヒューズ修理するステップにおいて、０．０５から２アンペアまでの範囲の電流が５０から１，８００マイクロ秒までの範囲の時間にわたって電気ヒューズ２５中を通り、好ましくは、０．１から１アンペアまでの範囲の電流が１００から９００マイクロ秒までの範囲の時間にわたって電気ヒューズ２５中を通り、電気ヒューズ２５が切れる。このときに、電気ヒューズ２５は、電流がポリシリコン層２５１のみを通り、金属シリサイド層２５２を通らない部分を有する。それにより、場合によっては、修理可能な不良ダイが、正常ダイであると判明することがある。溶断した電気ヒューズ２５は、１００から１０，０００オーム／スクエアまでの範囲のシート抵抗を有するものとしてよい。修理可能な不良ダイをＥヒューズ修理するステップの後、ウェハレベルの他の電気的検査プロセスを適宜実行して、正常ダイ、修理不可能な不良ダイ、および修理可能な不良ダイを確認することができる。

次に、図２３Ｋに示されているように、機械的切断プロセスを使用するか、またはレーザー切断プロセスを使用して、ＤＲＡＭウェハ１０を複数のＤＲＡＭチップ１０’に切り分けることができる。修理不可能な不良ダイは、以下のプロセスでパッケージングせずに廃棄することができる。図２３Ｋに示されているオーバーパッシベーションスキーム１０２は、パターン形成回路層８０１とポリマー層９５および９９とを備え、ポリマー層９５内の開口部９５０は、パッシベーション層５内の開口部５０によって露出された金属パッドまたはトレース６００の領域の上にあり、ポリマー層９９内の開口部９９０は、パターン形成回路層８０１の接点８０００の上にあり、それを露出する。

次に、図２３Ｌを参照すると、ＤＲＡＭチップ１０’のうちの１つのチップをプリント回路基板（ＰＣＢ）１３、ボールグリッドアレイ（ＢＧＡ）基板に、銀エポキシなどの、接着剤１１を使って実装することができることがわかる。次に、金線、銅線、またはアルミニウム線などのワイヤ８９’を、ボールボンディングで、ポリマー層９９内の開口部９９０によって露出されている接点８０００上に接合し、ウェッジボンディングで、プリント回路基板１３の接点１５上に接合することができる。次に、エポキシ系材料などのポリマー材料をプリント回路基板（ＰＣＢ）１３の上で成形し、ワイヤ８９’とＤＲＡＭチップ１０’とを封入する。次に、機械的切断プロセスを使用して、プリント回路基板（ＰＣＢ）１３を複数の部分に分離することができる。次に、ビスマス、インジウム、スズ鉛合金、スズ銀合金、またはスズ銀銅合金を含む複数のハンダボール１９を、ボール実装により、分離されたプリント基板（ＰＣＢ）１３の底面上に実装することができる。

あるいは、複数のＤＲＡＭチップ１０’を、図２３Ｍに示されているように、プリント基板（ＰＣＢ）１３の上に積層することができる。ＤＲＡＭチップ１０’のうちの一番下にある１つのチップをプリント回路基板（ＰＣＢ）１３、ボールグリッドアレイ（ＢＧＡ）基板に、銀エポキシなどの、接着剤１１を使って最初に実装することができる。次に、金線、銅線、またはアルミニウム線などのワイヤ８９’を、ボールボンディングで、ポリマー層９９内の開口部９９０によって露出されている、ＤＲＡＭチップ１０’のうちの一番下にあるチップの接点８０００上に接合し、ウェッジボンディングで、プリント回路基板１３の接点１５上に接合することができる。次に、シリコンまたは銅などのダンプバンプ（dump bump）を、銀エポキシなどの接着剤１１を使って、ＤＲＡＭチップ１０’のうちの一番下のチップの上面に接着することができる。次に、ＤＲＡＭチップ１０’のうちの一番上のチップを、銀エポキシなどの接着剤１１を使って、ダミーダンプ１９に実装することができる。次に、金線、銅線、またはアルミニウム線などのワイヤ８９’を、ボールボンディングで、ポリマー層９９内の開口部９９０によって露出されている、ＤＲＡＭチップ１０’のうちの一番上にあるチップの接点８０００上に接合し、ウェッジボンディングで、プリント基板１３の接点１５上に接合することができる。プリント回路基板（ＰＣＢ）１３のただ１つのコンタクトパッド１５が、２つのワイヤボンディング接合ワイヤ８９’を通じて一番上と一番下のチップ１０’の２つの接点８０００に接続されうる。

ＤＲＡＭチップ１０’のチップパッケージの上面を示す図２３Ｎおよび図２３Ａ〜２３Ｍを参照すると、パッシベーション層５内の開口部によって露出されている元のパッド６００はＤＲＡＭチップ１０’の中心線に揃えられており、パッシベーション層５の上のパターン形成回路層８０１を通して元のパッド６００に接続されている再配置されたパッド８０００は、ＤＲＡＭチップ１０’のエッジに近い位置に配列され、そのため再配置されたパッド８０００はワイヤ８９’により容易にワイヤボンディングで接合できることがわかる。

１つまたは複数のＤＲＡＭチップ１０’が図２１Ｌおよび２１Ｍに示されているようにパッケージングされた後、電気的検査プロセスを実行して、正常パッケージ、修理不可能な不良パッケージ、および修理可能な不良パッケージを最初に確認することができる。最初に確認された修理可能な不良パッケージは、前記のＥヒューズ修理プロセスによって修理することができる。次に、他の電気的検査プロセスを実行して、修理されたパッケージが正常かどうかをチェックすることができる。次に、最初に確認された正常パッケージおよび修理された正常パッケージのバーンインを行うことができる。次に、他の電気的検査プロセスを実行して、バーンインが行われたパッケージが引き続き正常かどうかをチェックすることができる。

あるいは、図２３Ａ〜２３Ｍに示されているようにＤＲＡＭチップ１０’をパッケージングするためのプロセスを実行するときに、フラッシュメモリチップ、ＳＲＡＭチップ、または論理チップなどの他のチップをパッケージングすることができる。

上記の説明では、トップポストパッシベーション技術（top post-passivation technology）に注目している、つまり、オーバーパッシベーションスキーム１０２をシリコン基板１の活性側のパッシベーション層５の上に形成することができる。図１Ｂ〜１Ｄ、３Ｂ〜３Ｄ、５Ｂ、５Ｋ、５Ｓ、５Ｕ、５Ｖ〜５Ｚ、７Ｂ〜７Ｄ、８Ａ〜８Ｆ、１０Ａ〜１０Ｉ、１２Ｂ〜１２Ｄ、１４Ｂ〜１４Ｄ、１５Ｈ、１５Ｋ〜１５Ｍ、１６Ｌ、１６Ｍ、１７Ｊ、１８Ｉ、１９Ｈ、２０、および２３Ｋは、シリコン基板１の活性側のパッシベーション層５の上に形成されるさまざまな種類のオーバーパッシベーションスキーム１０２を示している。以下の説明では、底部構造技術に注目している、つまり、底部スキーム１０３を薄化シリコン基板１の裏面１ａに形成することができる。この詳細書において同じ参照番号を有する要素は、互いへの参照であるものとしてよい。

図２４Ａは、半導体ウェハ１０内の上述のようなシリコン基板１および他の要素を示しており、シリコン基板１は、６００から１０００マイクロメートルまでの範囲、５０マイクロメートルから１ミリメートルまでの範囲、または７５から２５０マイクロメートルまでの範囲の厚さｔ１を有する。あるいは、シリコン基板１を、シリコンゲルマニウム（ＳｉＧｅ）基板またはガリウムヒ素（ＧａＡｓ）基板などの、他の半導体基板と置き換えることができる。

図２４Ｂを参照すると、半導体ウェハ１０は、ひっくり返され、次いで、シリコン基板１は、機械研削または化学機械研磨（ＣＭＰ）によるシリコン基板１の裏面１ａの研磨によって、１から１０マイクロメートルまでの範囲、３から５０マイクロメートルまでの範囲、または１０から１５０マイクロメートルまでの範囲の厚さｔ２まで薄化されることがわかる。あるいは、半導体ウェハ１０をひっくり返す前記のステップは、以下のプロセスを実行するためにシリコン基板１を薄化する前記のステップの後に実行することができる。

次に、図２４Ｃを参照すると、複数のシリコン貫通ビア（ＴＳＶ）１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅが、薄化シリコン基板１内に、また少なくとも１つの誘電体層３０内に形成されて、細線金属層６０および６３２ｃの領域６０ａを露出し、絶縁層３が、薄化シリコン基板１の裏面１ａ上に、またシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅの側壁上に形成されていることがわかる。シリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅは、薄化シリコン基板１および（複数可）誘電体層３０を完全に貫通する。シリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅは、５から１００マイクロメートルまでの範囲、または３から５０マイクロメートルまでの範囲の直径または幅Ｗ１、および１から１０マイクロメートルまでの範囲、３から５０マイクロメートルまでの範囲、または１０から１５０マイクロメートルまでの範囲の深さを有するものとしてよい。絶縁層３として、例えば、窒化ケイ素層などの窒化物層、ポリイミド層、ベンゾシクロブテン層、またはポリベンゾオキサゾール層などのポリマー層、オキシ窒化ケイ素層、窒化炭素ケイ素（ＳｉＣＮ）層、オキシ炭化ケイ素（ＳｉＯＣ）層、または酸化ケイ素層が挙げられる。

図２４Ｄ〜２４Ｈは、本開示によりシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅならびに絶縁層３を形成するプロセスを示す断面図である。図２４Ｄを参照すると、図２４Ｂに例示されているステップの後に、フォトレジスト層２８が薄化シリコン基板１の裏面１ａ上にスピンオンコーティングまたはラミネート加工され、複数のリング形状の開口部２８ａがフォトレジスト層２８内に形成され、露光プロセスおよび現像プロセスを使用して薄化シリコン基板１の裏面１ａが露光されることがわかる。図２４Ｅは、フォトレジスト層２８内のリング形状の開口部２８ａを示す略上面図である。次に、図２４Ｆを参照すると、それぞれが１から２０マイクロメートルまでの範囲の横方向幅Ｗ２を有する複数のシリコン貫通リング形状開口部１１ｇが、例えば異方性反応性イオンエッチングを使用してフォトレジスト層２８内のリング形状の開口部２８ａの下の薄化シリコン基板１および（複数可）誘電体層３０をドライエッチングすることによって、薄化シリコン基板１内に、また少なくとも１つの誘電体層３０内に形成され、薄化シリコン基板１および（複数可）誘電体層３０を完全に貫通することがわかる。次に、図２４Ｇに示されているように、フォトレジスト層２８を除去する。次に、図２４Ｈを参照すると、０．５から２０マイクロメートルまでの範囲または０．０１から５マイクロメートルまでの範囲の厚さｔ３を有する、ポリマー層、ポリイミド層、ベンゾシクロブテン（ＢＣＢ）層、ポリベンゾオキサゾール（ＰＢＯ）層、窒化ケイ素層、酸化ケイ素層、オキシ窒化ケイ素層、オキシ炭化ケイ素（ＳｉＯＣ）層、または窒化炭素ケイ素（ＳｉＣＮ）層などの絶縁層３がシリコン貫通リング形状開口部１１ｇ内に、また薄化シリコン基板１の裏面１ａ上に形成されることがわかる。次に、シリコン貫通リング形状開口部１１ｇにおいて絶縁層３によって囲まれている薄化シリコン基板１の複数の部分を、フッ素および炭素を利用した異方性反応性イオンエッチングなどのドライエッチングプロセスを使用して除去し、したがって、シリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅは、薄化シリコン基板１内に、また少なくとも１つの誘電体層３０内に形成されて、図２４Ｃに示されているように、細線金属層６０および６３２ｃの領域６０ａを露出し、絶縁層３は、薄化シリコン基板１の裏面１ａ上に、またシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅの側壁上に形成されることがわかる。

図２４Ｉ〜２４Ｎは、本開示によりシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅならびに絶縁層３を形成する他のプロセスを示す断面図である。図２４Ｉを参照すると、０．３から４０マイクロメートルまでの範囲の厚さｔ４を有する、窒化ケイ素層、酸化ケイ素層、ポリマー層などの、エッチングストップ層３ａが、薄化シリコン基板１の裏面１ａ上に形成されていることがわかる。例えば、エッチングストップ層３ａは、好適な１つまたは複数のプロセスによって、例えば、化学機械蒸着（ＣＶＤ）プロセスを使用して、０．２から１．２マイクロメートルまでの範囲の厚さを有する窒化ケイ素または窒化炭素ケイ素層を薄化シリコン基板１の裏面１ａ上に蒸着することによって形成されうる。あるいは、エッチングストップ層３ａは、好適な１つまたは複数のプロセスによって、例えば、化学機械蒸着（ＣＶＤ）プロセスを使用して、０．２から１．２マイクロメートルまでの範囲の厚さを有する酸化ケイ素またはオキシ炭化ケイ素層を薄化シリコン基板１の裏面１ａ上に蒸着し、次いで、化学機械蒸着（ＣＶＤ）プロセスを使用して、０．２から１．２マイクロメートルまでの範囲の厚さを有する窒化ケイ素または窒化炭素ケイ素層を酸化ケイ素もしくはオキシ炭化ケイ素層上に蒸着することによって形成されうる。あるいは、エッチングストップ層３ａは、好適な１つまたは複数のプロセスによって、例えば、化学機械蒸着（ＣＶＤ）プロセスを使用して、０．２から１．２マイクロメートルまでの範囲の厚さを有する窒化ケイ素層を薄化シリコン基板１の底部裏面１ａ上に蒸着し、次いで、２から３０マイクロメートルまでの範囲の厚さを有するポリマー層を窒化ケイ素または窒化炭素ケイ素層上にコーティングすることによって形成されうる。

図２４Ｊを参照すると、図２４Ｉに例示されているステップの後に、フォトレジスト層５４がエッチングストップ層３ａ上にスピンオンコーティングまたはラミネート加工され、複数の開口部５４ａがフォトレジスト層５４内に形成され、露光プロセスおよび現像プロセスを使用してエッチングストップ層３ａが露光されることがわかることがわかる。次に、図２４Ｋを参照すると、シリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅは、例えばフッ素および炭素を利用する異方性反応性イオンエッチングを使用して、フォトレジスト層５４内の開口部５４ａの下のエッチングストップ層３ａ、薄化シリコン基板１、および（複数可）誘電体層３０をドライエッチングすることによって、薄化シリコン基板１内に、また少なくとも１つの誘電体層３０内に形成され、エッチングストップ層３ａ、薄化シリコン基板１、および（複数可）誘電体層３０を完全に貫通し、細線金属層６０および６３２ｃの領域６０ａを露出することがわかる。次に、図２４Ｌに示されているように、フォトレジスト層２８を除去する。次に、図２４Ｍを参照すると、０．１から１０マイクロメートルまでの範囲の厚さｔ５を有する、ポリマー層、ポリイミド層、ベンゾシクロブテン（ＢＣＢ）層、ポリベンゾオキサゾール（ＰＢＯ）層、窒化ケイ素層、酸化ケイ素層、オキシ窒化ケイ素層、オキシ炭化ケイ素（ＳｉＯＣ）層、または窒化炭素ケイ素（ＳｉＣＮ）層などの絶縁層３ｂがシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅの側壁上に、またエッチングストップ層３ａ上に、またシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅによって露出されている細線金属層６０および６３２ｃの領域６０ａ上に形成されることがわかる。次に、図２４Ｎを参照すると、エッチングストップ層３ａ上に、また細線金属層６０および６３２ｃの領域６０ａ上に形成された絶縁層３ｂは、異方性反応性イオンエッチングなどのドライエッチングプロセスを使用して除去されることがわかる。したがって、細線金属層６０および６３２ｃの領域６０ａは、シリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅを通して露出され、エッチングストップ層３ａは、絶縁層３ｂによって露わにされている上面を有する。エッチングストップ層３ａおよび絶縁層３ｂは、絶縁層３を構成する。

説明をわかりやすくするために、以下のプロセスに示されている絶縁層３は、図２４Ｄ〜２４Ｈに例示されているように作られた絶縁層３または図２４Ｉ〜２４Ｎに例示されているように作られた、エッチングストップ層３ａおよび絶縁層３ｂからなる、絶縁層３で参照されうる。

図２５Ａ〜２５Ｌは、本開示による、半導体ウェハの裏面における底部構造技術の底部スキーム１０３を形成するためのプロセスを示す断面図である。図２５Ａを参照すると、絶縁層３およびシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅを形成した後、金属層４を絶縁層３上に、またシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅによって露出されている細線金属層６０および６３２ｃの領域６０ａ上に、またシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅ内に形成することができることがわかる。金属層４は、好適な１つまたは複数のプロセスによって、例えば、接着／バリア層４ａを、絶縁層３上に、またシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅ上に、またシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅによって露出されている細線金属層６０および６３２ｃの領域６０ａ上に堆積し、次いで、シード層４ｂを接着／バリア層４ａ上に堆積することによって形成されうる。

金属層４の底部の接着／バリア層４ａは、好適な１つまたは複数のプロセスによって、例えば、０．００５から０．８マイクロメートルまでの範囲、好ましくは０．０５から０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、窒化チタン層、チタン層、またはチタンタングステン合金層などの、チタン含有層を、絶縁層３上に、またシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅの側壁に、またシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅによって露出されている細線金属層６０および６３２ｃのアルミニウム層、電気メッキされた銅層、窒化タンタル層、窒化チタン層、タンタル層、またはチタン層上にスパッタリングまたは化学気相成長（ＣＶＤ）法で堆積することによって形成されうる。あるいは、金属層４の底部の接着／バリア層４ａは、好適な１つまたは複数のプロセスによって、例えば、０．００５から０．８マイクロメートルまでの範囲、好ましくは０．０５から０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、クロム層などの、クロム含有層を、絶縁層３上に、またシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅの側壁に、またシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅによって露出されている細線金属層６０および６３２ｃのアルミニウム層、電気メッキされた銅層、窒化タンタル層、窒化チタン層、タンタル層、またはチタン層上にスパッタリングまたは化学気相成長法で堆積することによって形成されうる。あるいは、金属層４の底部の接着／バリア層４ａは、好適な１つまたは複数のプロセスによって、例えば、０．００５から０．８マイクロメートルまでの範囲、好ましくは０．０５から０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、タンタル層または窒化タンタル層などの、タンタル含有層を、絶縁層３上に、またシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅの側壁に、またシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅによって露出されている細線金属層６０および６３２ｃのアルミニウム層、電気メッキされた銅層、窒化タンタル層、窒化チタン層、タンタル層、またはチタン層上にスパッタリングまたは化学気相成長法で堆積することによって形成されうる。

金属層４の頂部のシード層４ｂは、好適な１つまたは複数のプロセスによって、例えば、０．００５から１マイクロメートルまでの範囲、好ましくは０．０５から０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅層、アルミニウム層、ニッケル層、または銀層を、前記の材料の接着バリア層４ａ上にスパッタリングまたは化学気相成長法で堆積することによって形成されうる。あるいは、金属層４の頂部のシード層４ｂは、好適な１つまたは複数のプロセスによって、例えば、０．００５から０．５マイクロメートルまでの範囲、好ましくは０．０５から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する金層を、前記の材料の接着／バリア層４ａ上にスパッタリングまたは化学気相成長法で堆積することによって形成されうる。

図２５Ｂを参照すると、金属層４を形成した後、５から５０マイクロメートルまでの範囲、好ましくは１０から２５マイクロメートルまでの範囲など、１．５マイクロメートルより大きい厚さを有する、ポジ型フォトレジスト層またはネガ型フォトレジスト層などの、フォトレジスト層２９が、スピンオンコーティングプロセス、ラミネート加工プロセス、スクリーン印刷プロセス、またはスプレープロセスによって金属層４のシード層４ｂ上に形成されることがわかる。次に、図２５Ｃに示されているように、露光および現像のプロセスによりフォトレジスト層２９のパターン形成を行い、金属層４のシード層４ｂを露出する複数の開口部２９ａをフォトレジスト層２９内に形成する。１Ｘステッパーまたは１Ｘコンタクトアライナーを使用することで、露光プロセスにおいてフォトレジスト層２９を露光することができる。

例えば、フォトレジスト層２９は、好適な１つまたは複数のプロセスによって、例えば、５から３０マイクロメートルまでの範囲、好ましくは１０から２５マイクロメートルまでの範囲の厚さを有する、ポジ型感光性ポリマー層を、金属層４のシード層４ａ上にスピンオンコーティングし、次いで、Ｇ線、Ｈ線、およびＩ線のうちの少なくとも２つにより１Ｘステッパーまたはコンタクトアライナーを使用して感光性ポリマー層を露光し、Ｇ線は例えば約４３４から４３８ｎｍまでの範囲の波長を有し、Ｈ線は例えば約４０３から４０７ｎｍまでの範囲の波長を有し、Ｉ線は例えば約３６３から３６７ｎｍまでの範囲の波長を有し、次いで、現像液をフォトレジスト層２９にスプレーし、塗るか、またはフォトレジスト層２９を現像液中に浸漬することによって露出されているポリマー層を現像し、次いで、脱イオン水を使用して半導体ウェハを洗浄し、半導体ウェハを回転して半導体ウェハを乾燥させることによって形成されうる。現像した後、Ｏ₂プラズマまたは２００ＰＰＭ未満のフッ素、および酸素を含むプラズマを使用することによって、金属層４のシード層４ｂから残留ポリマー材料もしくは他の汚染物質を除去するスカム除去プロセスを実行することができる。これらのプロセスにより、金属層４のシード層４ｂを露出する開口部２９ａで、フォトレジスト層２９のパターン形成を行うことができる。

次に、図２５Ｄを参照すると、電気メッキプロセスを含むプロセスにより、バルク金属層９が開口部２９ａ内に、また開口部２９ａによって露出されている金属層４のシード層４ｂ上に形成されることがわかる。バルク金属層９は、１から５０マイクロメートルまでの範囲、２から２０マイクロメートルまでの範囲、または５から１５０マイクロメートルまでの範囲などの１マイクロメートルより大きい厚さ、ならびにそれぞれ、シード層４ｂの厚さ、接着／バリア層４ａの厚さ、および細線金属層６０のそれぞれの厚さより大きい厚さを有することができる。バルク金属層９は、銅、金、ニッケル、アルミニウム、銀、白金、ハンダ、または前記の材料の複合材を含むものとしてよい。

例えば、バルク金属層９は、好適な１つまたは複数のプロセスによって、例えば、ＣｕＳＯ₄、Ｃｕ（ＣＮ）₂、またはＣｕＨＰＯ₄を含む電気メッキ溶液を使って、１から５０マイクロメートルまでの範囲、２から２０マイクロメートルまでの範囲、または５から１５０マイクロメートルまでの範囲の厚さになるように、銅層を開口部２９ａ内に、また開口部２９ａによって露出されている、シード層４ｂ、好ましくは前記の銅層４ｂ上に電気メッキすることによって形成される単一の金属層からなるものとしてよい。

あるいは、バルク金属層９は、好適な１つまたは複数のプロセスによって、例えば、１から５０マイクロメートルまでの範囲、２から２０マイクロメートルまでの範囲、または５から１５０マイクロメートルまでの範囲の厚さになるように、アルミニウム層を開口部２９ａ内に、また開口部２９ａによって露出されている、好ましくは好適な１つまたは複数のプロセスによって、例えば、前記のアルミニウム層もしくは銅層４ｂによって形成された、シード層４ｂ上に電気メッキすることによって形成される単一の金属層からなるものとしてよい。

あるいは、バルク金属層９は、好適な１つまたは複数のプロセスによって、例えば、１から２０グラム／リットル（ｇ／ｌ）までの範囲、好ましくは５から１５ｇ／ｌまでの範囲の金、および１０から１２０ｇ／ｌまでの範囲、好ましくは３０から９０ｇ／ｌまでの範囲の亜硫酸イオンを含む電気メッキ溶液を使って、０．５から３０マイクロメートルまでの範囲、１から１０マイクロメートルまでの範囲、または５から１５０マイクロメートルまでの範囲の厚さになるように、金層を開口部２９ａ内に、また開口部２９ａによって露出されている、シード層４ｂ、好ましくは前記の金層４ｂ上に電気メッキすることによって形成される単一の金属層からなるものとしてよい。電気メッキ溶液は、亜硫酸金ナトリウム（Ｎａ₃Ａｕ（ＳＯ₃）₂）の溶液に変える、ナトリウムイオンをさらに含むか、または亜硫酸金アンモニウム（（ＮＨ₄）₃［Ａｕ（ＳＯ₃）₂］）の溶液に変える、アンモニウムイオンをさらに含みうる。以下では金層を電気メッキする動作パラメータについて説明する。

１．前記の電気メッキ溶液は、金層を開口部２９ａによって露出されている金属層４のシード層４ｂ上に電気メッキするために、３０から７０℃までの範囲、好ましくは４５から６５℃までの範囲の温度にすることができる。

２．前記の電気メッキ溶液を使用し、１から１０ｍＡ／ｃｍ²までの範囲、好ましくは４から６ｍＡ／ｃｍ²までの範囲の電流密度の電流を流して、金層を開口部２９ａによって露出されている金属層４のシード層４ｂ上に電気メッキすることができる。

３．前記の電気メッキ溶液は、金層を開口部２９ａによって露出されている金属層４のシード層４ｂ上に電気メッキするために、６から９までの範囲、好ましくは７から８．５までの範囲のｐＨ値を有することができる。

あるいは、バルク金属層９は、好適な１つまたは複数のプロセスによって、例えば、銅を電気メッキするために前記の電気メッキ溶液を使って、１から５０マイクロメートルまでの範囲、２から２０マイクロメートルまでの範囲、または５から１５０マイクロメートルまでの範囲の厚さになるように、銅層を開口部２９ａ内に、また開口部２９ａによって露出されている、シード層４ｂ、好ましくは前記の銅層４ｂ上に電気メッキし、次いで、ＮｉＳＯ₄またはＮｉスルファミン酸塩またはＮｉ（ＮＨ₂ＳＯ₃）₂を含む電気メッキ溶液を使用して、１から１５マイクロメートルまでの範囲、好ましくは２から１０マイクロメートルまでの範囲の厚さになるように、ニッケル層、バルク金属層９の上部金属層を開口部２９ａ内に、また開口部２９ａ内の電気メッキされた銅層上に電気メッキするか、または、ＮｉおよびＮａＰＯ₂Ｈ₂（次亜リン酸ナトリウム）を含む無電解メッキ溶液を使用して、１から１５マイクロメートルまでの範囲、好ましくは２から１０マイクロメートルまでの範囲の厚さになるように、ニッケル層、バルク金属層９の上部金属層を開口部２９ａ内に、また開口部２９ａ内の電気メッキされた銅層上に無電解メッキすることによって形成される二重金属層からなるものとしてよい。

あるいは、バルク金属層９は、好適な１つまたは複数のプロセスによって、例えば、ニッケルを電気メッキするために前記の電気メッキ溶液を使用して、１から５０マイクロメートルまでの範囲、２から２０マイクロメートルまでの範囲、または５から１５０マイクロメートルまでの範囲の厚さになるように、ニッケル層を開口部２９ａ内に、また開口部２９ａによって露出されている、好ましくは好適な１つまたは複数のプロセスによって、例えば、前記の銅層もしくはニッケル層４ｂによって形成された、シード層４ｂ上に電気メッキすることによって形成される単一の金属層からなるものとしてよい。

あるいは、バルク金属層９は、好適な１つまたは複数のプロセスによって、例えば、銅を電気メッキするために前記の電気メッキ溶液を使って、１から５０マイクロメートルまでの範囲、２から２０マイクロメートルまでの範囲、または５から１５０マイクロメートルまでの範囲の厚さになるように、銅層１２６を開口部２９ａ内に、また開口部２９ａによって露出されている、シード層４ｂ、好ましくは前記の銅層４ｂ上に電気メッキし、次に、ニッケルを電気メッキするか、または無電解メッキするために前記の電気メッキ溶液を使用して、１から１５マイクロメートルまでの範囲、好ましくは２から１０マイクロメートルまでの範囲の厚さになるように、ニッケル層１２７を開口部２９ａ内に、また開口部２９ａ内の電気メッキされた銅層上に電気メッキするか、または無電解メッキし、次いで、金を電気メッキするために前記の電気メッキ溶液を使用して、０．００５から１マイクロメートルまでの範囲、好ましくは０．０５から０．１マイクロメートルまでの範囲の厚さになるように、金層１２８、バルク金属層９の上部金属層を開口部２９ａ内に、また開口部２９ａ内の電気メッキされた、または無電解メッキされたニッケル層上に電気メッキするか、または、ＡｕＮａＳＯ₃またはＡｕＣＮなどの金塩および安息香酸塩またはフェニルなどの還元剤を含む無電解メッキ溶液を使用して、０．００５から１マイクロメートルまでの範囲、好ましくは０．０５から０．１マイクロメートルまでの範囲の厚さになるように、金層１２８を開口部２９ａ内に、また開口部２９ａ内の電気メッキされた、または無電解メッキされたニッケル層上に無電解メッキすることによって形成される三重金属層からなるものとしてよい。

あるいは、バルク金属層９は、好適な１つまたは複数のプロセスによって、例えば、銅を電気メッキするために前記の電気メッキ溶液を使って、１から５０マイクロメートルまでの範囲、２から２０マイクロメートルまでの範囲、または５から１５０マイクロメートルまでの範囲の厚さになるように、銅層１２６を開口部２９ａ内に、また開口部２９ａによって露出されている、シード層４ｂ、好ましくは前記の銅層４ｂ上に電気メッキし、次に、ニッケルを電気メッキするか、または無電解メッキするために前記の電気メッキ溶液を使用して、１から１５マイクロメートルまでの範囲、好ましくは２から１０マイクロメートルまでの範囲の厚さになるように、ニッケル層１２７を開口部２９ａ内に、また開口部２９ａ内の電気メッキされた銅層上に電気メッキするか、または無電解メッキし、次いで、パラジウムおよびアンモニアを含む電気メッキ溶液を使用して、０．００５から５マイクロメートルまでの範囲、好ましくは０．０５から１マイクロメートルまでの範囲の厚さになるように、パラジウム層１２８、バルク金属層９の上部金属層を開口部２９ａ内に、また開口部２９ａ内の電気メッキされた、または無電解メッキされたニッケル層上に電気メッキするか、または、パラジウム、アンモニア、およびヒドラジンなどの還元剤を含む無電解メッキ溶液を使用して、０．００５から１マイクロメートルまでの範囲、好ましくは０．０５から０．１マイクロメートルまでの範囲の厚さになるように、パラジウム層１２８、バルク金属層９の上部金属層を開口部２９ａ内に、また開口部２９ａ内の電気メッキされた、または無電解メッキされたニッケル層上に無電解メッキすることによって形成される三重金属層からなるものとしてよい。

あるいは、バルク金属層９は、好適な１つまたは複数のプロセスによって、例えば、銅を電気メッキするために前記の電気メッキ溶液を使って、１から５０マイクロメートルまでの範囲、２から２０マイクロメートルまでの範囲、または５から１５０マイクロメートルまでの範囲の厚さになるように、銅層を開口部２９ａ内に、また開口部２９ａによって露出されている、シード層４ｂ、好ましくは前記の銅層４ｂ上に電気メッキし、次に、ニッケルを電気メッキするか、または無電解メッキするために前記の電気メッキ溶液を使用して、１から１５マイクロメートルまでの範囲、好ましくは２から１０マイクロメートルまでの範囲の厚さになるように、ニッケル層を開口部２９ａ内に、また開口部２９ａ内の電気メッキされた銅層上に電気メッキするか、または無電解メッキし、次に、パラジウムを電気メッキするか、または無電解メッキするために前記の電気メッキ溶液を使用して、０．００５から５マイクロメートルまでの範囲、好ましくは０．０５から１マイクロメートルまでの範囲の厚さになるように、パラジウム層を開口部２９ａ内に、また開口部２９ａ内の電気メッキされた、または無電解メッキされたニッケル層上に電気メッキするか、または無電解メッキし、次いで、金を電気メッキするか、または無電解メッキするために前記の電気メッキ溶液を使用して、０．００５から１マイクロメートルまでの範囲、好ましくは０．０５から０．１マイクロメートルまでの範囲の厚さになるように、金層、バルク金属層９の上部金属層を開口部２９ａ内に、また開口部２９ａ内の電気メッキされた、または無電解メッキされたパラジウム層上に電気メッキするか、または無電解メッキすることによって形成される４つの金属層からなるものとしてよい。

図２５Ｅを参照すると、バルク金属層９を形成した後に、無機溶液を使用して、またはアミドとともに有機溶液を使用して、フォトレジスト層２９が除去されることがわかる。フォトレジスト層２９からの一部の残留物が、バルク金属層９の下にない金属層４上に残る可能性がある。その後、Ｏ₂プラズマまたは２００ＰＰＭ未満のフッ素、および酸素を含むプラズマなどのプラズマにより、金属層４から残留物を除去することができる。

次に、図２５Ｆを参照すると、バルク金属層９の下にない金属層４は、バルク金属層９の下にないシード層４ｂをエッチングし、次いで、バルク金属層９の下にない接着／バリア層４ａをエッチングすることによって除去されることがわかる。

ある場合には、バルク金属層９の下にないシード層４ｂおよび接着／バリア層４ａは、その後、ドライエッチング法によって除去されうる。ドライエッチング法に関して、バルク金属層９の下にないシード層４ｂおよび接着／バリア層４ａは両方とも、その後、Ａｒスパッタリングエッチングプロセスによって除去することができ、あるいは、バルク金属層９の下にないシード層４ｂおよび接着／バリア層４ａは両方とも、その後、反応性イオンエッチング（ＲＩＥ）プロセスによって除去することができ、あるいは、バルク金属層９の下にないシード層４ｂは、Ａｒスパッタリングエッチングプロセスによって除去することができ、バルク金属層９の下にない接着／バリア層４ａは、反応性イオンエッチング（ＲＩＥ）プロセスによって除去することができる。

他の場合には、バルク金属層９の下にないシード層４ｂおよび接着／バリア層４ａは、その後、ウェットエッチング法によって除去されうる。ウェットエッチング法に関しては、シード層４ｂが銅層である場合、ＮＨ₄ＯＨを含む溶液またはＨ₂ＳＯ₄を含む溶液でエッチングすることができ、シード層４ｂが金層である場合、ヨウ化カリウムを含む溶液などの、ヨウ素含有溶液でエッチングすることができ、接着／バリア層４ａがチタンタングステン合金層である場合、過酸化水素を含む溶液で、またはＮＨ₄ＯＨおよび過酸化水素を含む溶液で、エッチングすることができ、接着／バリア層４ａがチタン層である場合、フッ化水素を含む溶液で、またはＮＨ₄ＯＨおよび過酸化水素を含む溶液で、エッチングすることができ、接着／バリア層４ａがクロム層である場合、フェリシアン化カリウムを含む溶液でエッチングすることができる。

他の場合には、バルク金属層９の下にない、銅などのシード層４ｂは、ＮＨ₄ＯＨを含む溶液またはＨ₂ＳＯ₄を含む溶液によって除去することができ、バルク金属層９の下にない接着／バリア層２１０は、反応性イオンエッチング（ＲＩＥ）プロセスまたはＡｒスパッタリングエッチングプロセスによって除去することができる。

他の場合には、バルク金属層９の下にない、金などのシード層４ｂは、ヨウ化カリウムを含む溶液などのヨウ素含有溶液でエッチングすることができ、バルク金属層９の下にない接着／バリア層４ａは、反応性イオンエッチング（ＲＩＥ）プロセスまたはＡｒスパッタリングエッチングプロセスによって除去することができる。

バルク金属層９の下にない接着／バリア層４ａをエッチングした後、金属層４および９によって構成される複数の相互接続構造８８を、シリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅ内に、また絶縁層３上に、また薄化シリコン基板１の裏面１ａに形成することができ、バルク金属層９の側壁は、金属層４によって覆われていない。

図２５Ｇを参照すると、図２５Ｆに例示されているステップの後に、スピンオンコーティングプロセス、ラミネート加工プロセス、スクリーン印刷プロセス、またはスプレープロセスを含み、さらに硬化プロセスを含むプロセスを使用して、ポリマー層１４を、前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上位層上に、また絶縁層３上に形成することができ、ポリマー層１４内の開口部１４ａは、前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上位層の１つの領域の上にあり、それを露出することがわかる。ポリマー層１４は、３から２５マイクロメートルまでの範囲、好ましくは５から１５マイクロメートルまでの範囲など、２マイクロメートルより大きい厚さを有する。ポリマー層１４の材料として、ベンゾシクロブテン（ＢＣＢ）、ポリイミド（ＰＩ）、ポリベンゾオキサゾール（ＰＢＯ）、またはエポキシ樹脂が挙げられる。

ある場合には、ポリマー層１４は、好適な１つまたは複数のプロセスによって、例えば、６から５０マイクロメートルまでの範囲の厚さを有するネガ型感光性ポリイミド層を、絶縁層３上に、また前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上位層上にスピンオンコーティングし、次いで、スピンオンコーティングされたポリイミド層をベークし、次いで、例えば約４３４から４３８ｎｍまでの範囲の波長を有するＧ線、例えば約４０３から４０７ｎｍまでの範囲の波長を有するＨ線、および例えば約３６３から３６７ｎｍまでの範囲の波長を有するＩ線のうちの少なくとも２つにより１Ｘステッパーまたは１Ｘコンタクトアライナーを使用してベークしたポリイミド層を露光し、ベークしたポリイミド層に光を照射し、つまり、Ｇ線とＨ線、Ｇ線とＩ線、Ｈ線とＩ線、またはＧ線、Ｈ線、およびＩ線をベークしたポリイミド層に照射し、次いで、露光されたポリイミド層を現像してバルク金属層９を露出する開口部を形成し、次いで、現像されたポリイミド層を、１８０から４００℃までの範囲、１８０から２５０℃までの範囲、２５０から２９０℃までの範囲、２９０から４００℃までの範囲、または２００から３９０℃までの範囲の温度で、２０から１５０分の間、窒素雰囲気中または無酸素雰囲気中において硬化させるか、または加熱して、硬化したポリイミド層に３から２５マイクロメートルまでの範囲の厚さを持たせ、次いで、Ｏ₂プラズマまたは２００ＰＰＭ未満のフッ素、および酸素を含むプラズマにより露出されたバルク金属層９から残留ポリマー材料もしくは他の汚染物質を除去することによって形成されうる。ところで、ポリマー層１４は、絶縁層３上に、また前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層上に形成することができ、ポリマー層１４内に形成された開口部１４ａは、前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層の領域を露出する。

他の場合には、ポリマー層１４は、好適な１つまたは複数のプロセスによって、例えば、３から２５マイクロメートルまでの範囲の厚さを有するポジ型感光性ポリベンゾオキサゾール層を、絶縁層３上に、また前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層上にスピンオンコーティングし、次いで、スピンオンコーティングされたポリベンゾオキサゾール層をベークし、次いで、例えば約４３４から４３８ｎｍまでの範囲の波長を有するＧ線、例えば約４０３から４０７ｎｍまでの範囲の波長を有するＨ線、および例えば約３６３から３６７ｎｍまでの範囲の波長を有するＩ線のうちの少なくとも２つにより１Ｘステッパーまたは１Ｘコンタクトアライナーを使用してベークしたポリベンゾオキサゾール層を露光し、ベークしたポリベンゾオキサゾール層に光を照射し、つまり、Ｇ線とＨ線、Ｇ線とＩ線、Ｈ線とＩ線、またはＧ線、Ｈ線、およびＩ線をベークしたポリベンゾオキサゾール層に照射し、次いで、露光されたポリベンゾオキサゾール層を現像してバルク金属層９を露出する開口部を形成し、次いで、現像されたポリベンゾオキサゾール層を、１５０から２５０℃までの範囲、好ましくは１８０から２５０℃までの範囲、または２００から４００℃までの範囲、好ましくは２５０から３５０℃までの範囲の温度で、５から１８０分の間、好ましくは３０から１２０分の間、窒素雰囲気中または無酸素雰囲気中において硬化させるか、または加熱して、硬化したポリベンゾオキサゾール層に３から２５μｍまでの範囲の厚さを持たせ、次いで、Ｏ₂プラズマまたは２００ＰＰＭ未満のフッ素、および酸素を含むプラズマにより露出されたバルク金属層９から残留ポリマー材料もしくは他の汚染物質を除去することによって形成されうる。ところで、ポリマー層１４は、絶縁層３上に、また前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層上に形成することができ、ポリマー層１４内に形成された開口部１４ａは、前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層の領域を露出する。

次に、図２５Ｈを参照すると、０．０２から０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する接着／バリア層１６を、スパッタリングプロセスまたは蒸着プロセスなどの物理的気相成長（ＰＶＤ）プロセスを使用することによって、ポリマー層１４上に、また開口部１４ａにより露出されている前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層の領域上に形成することができ、次いで、０．０５から０．５マイクロメートルまでの範囲、好ましくは０．０８から０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有するシード層１８を、スパッタリングプロセスまたは蒸着プロセスなどの物理的気相成長（ＰＶＤ）プロセスを使用することによって、接着／バリア層１６上に形成することができることがわかる。接着／バリア層１６の材料として、チタン、チタンタングステン合金、窒化チタン、クロム、タンタル、窒化タンタル、または前記の材料の複合材が挙げられ、シード層１８の材料として、銅、ニッケル、アルミニウム、金、銀、白金、またはパラジウムが挙げられる。

例えば、接着／バリア層１６が、好適な１つまたは複数のプロセスによって、例えば、０．００５から０．８マイクロメートルまでの範囲、好ましくは０．０５から０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、チタンタングステン合金、チタン、または窒化チタンの単層などのチタン含有層を、ポリマー層１４上に、また開口部１４ａによって露出されている前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層の領域上に、スパッタリングすることによって形成される場合、シード層１８は、好適な１つまたは複数のプロセスによって、例えば、０．００５から０．５マイクロメートルまでの範囲、好ましくは０．０５から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅層、ニッケル層、アルミニウム層、金層、銀層、白金層、またはパラジウム層を、チタン含有層上にスパッタリングすることによって形成することができる。

あるいは、接着／バリア層１６が、好適な１つまたは複数のプロセスによって、例えば、０．０１から０．１５マイクロメートルまでの範囲の厚さを有するチタン層を含む複合層を、ポリマー層１４上に、また開口部１４ａによって露出されている前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層の領域上にスパッタリングし、０．１から０．３５マイクロメートルまでの範囲の厚さを有するチタンタングステン合金層をチタン層上にスパッタリングすることによって形成される場合、シード層１８は、好適な１つまたは複数のプロセスによって、例えば、０．００５から０．５マイクロメートルまでの範囲、好ましくは０．０５から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅層、ニッケル層、アルミニウム層、金層、銀層、白金層、またはパラジウム層を、チタンタングステン合金層上にスパッタリングすることによって形成することができる。

あるいは、接着／バリア層１６が、好適な１つまたは複数のプロセスによって、例えば、０．００５から０．８マイクロメートルまでの範囲、好ましくは０．０５から０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、タンタルまたは窒化タンタルの単層などのタンタル含有層を、ポリマー層１４上に、また開口部１４ａによって露出されている前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層の領域上に、スパッタリングすることによって形成される場合、シード層１８は、好適な１つまたは複数のプロセスによって、例えば、０．００５から０．５マイクロメートルまでの範囲、好ましくは０．０５から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅層、ニッケル層、アルミニウム層、金層、銀層、白金層、またはパラジウム層を、タンタル含有層上にスパッタリングすることによって形成することができる。

あるいは、接着／バリア層１６が、好適な１つまたは複数のプロセスによって、例えば、０．００５から０．８マイクロメートルまでの範囲、好ましくは０．０５から０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、クロム層の単層などのクロム含有層を、ポリマー層１４上に、また開口部１４ａによって露出されている前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層の領域上に、スパッタリングすることによって形成される場合、シード層１８は、好適な１つまたは複数のプロセスによって、例えば、０．００５から０．５マイクロメートルまでの範囲、好ましくは０．０５から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅層、ニッケル層、アルミニウム層、金層、銀層、白金層、またはパラジウム層を、クロム含有層上にスパッタリングすることによって形成することができる。

図２５Ｉを参照すると、シード層１８を形成した後、１０から１５０マイクロメートルまでの範囲、好ましくは１５から５０マイクロメートルまでの範囲など、５マイクロメートルより大きい厚さを有する、ポジ型フォトレジスト層またはネガ型フォトレジスト層などの、フォトレジスト層３１が、スピンオンコーティングプロセス、ラミネート加工プロセス、スクリーン印刷プロセス、またはスプレープロセスによって前記の材料のシード層１８上に形成されることがわかる。次に、露光および現像のプロセスによりフォトレジスト層３１のパターン形成を行い、前記の材料のシード層１８を露出する開口部３１ａをフォトレジスト層３１内に形成する。１Ｘステッパーまたは１Ｘコンタクトアライナーを使用することで、露光プロセスにおいてフォトレジスト層３１を露光することができる。

例えば、フォトレジスト層３１は、好適な１つまたは複数のプロセスによって、例えば、１０から１５０マイクロメートルまでの範囲、好ましくは１５から５０マイクロメートルまでの範囲など、５マイクロメートルより大きい厚さを有する、ポジ型感光性ポリマー層を、前記の材料のシード層１８上にスピンオンコーティングし、次いで、Ｇ線、Ｈ線、およびＩ線のうちの少なくとも２つにより１Ｘステッパーまたはコンタクトアライナーを使用して感光性ポリマー層を露光し、Ｇ線は例えば約４３４から４３８ｎｍまでの範囲の波長を有し、Ｈ線は例えば約４０３から４０７ｎｍまでの範囲の波長を有し、Ｉ線は例えば約３６３から３６７ｎｍまでの範囲の波長を有し、次いで、現像液をフォトレジスト層３１にスプレーし、塗るか、またはフォトレジスト層３１を現像液中に浸漬することによって露出されているポリマー層を現像し、次いで、脱イオン水を使用して半導体ウェハを洗浄し、半導体ウェハを回転して半導体ウェハを乾燥させることによって形成されうる。現像した後、Ｏ₂プラズマまたは２００ＰＰＭ未満のフッ素、および酸素を含むプラズマを使用することによって、シード層１８から残留ポリマー材料もしくは他の汚染物質を除去するスカム除去プロセスを実行することができる。これらのプロセスにより、シード層１８を露出する開口部３１ａで、フォトレジスト層３１のパターン形成を行うことができる。

図２５Ｊを参照すると、図２５Ｉに例示されているステップの後に、金属バンプまたはピラー２７を、開口部３１ａによって露出されている前記の材料のシード層１８上に、また開口部３１ａ内に形成することができることがわかる。金属バンプまたはピラー２７は、５から１５０マイクロメートルまでの範囲、好ましくは１０から１００マイクロメートルまでの範囲など、５マイクロメートルより大きい、またそれぞれ、シード層１８の厚さ、接着／バリア層１６の厚さ、および細線金属層６０のそれぞれの厚さより大きい厚さを有することができる。金属バンプまたはピラー２７は、５から１５０マイクロメートルまでの範囲、好ましくは５から５０マイクロメートルまでの範囲など、１マイクロメートルより大きい、また細線金属層６０のそれぞれの厚さより大きい幅を有することができる。金属バンプまたはピラー２７の材料として、銅、金、ニッケル、アルミニウム、銀、ハンダ、白金、または前記の材料の複合材が挙げられる。金属バンプまたはピラー２７は、ボールグリッドアレイ（ＢＧＡ）基板、プリント回路基板、半導体チップ、金属基板、ガラス基板、またはセラミック基板などの外部回路と接合するために使用されうる。

例えば、金属バンプまたはピラー２７は、好適な１つまたは複数のプロセスによって、例えば、バルク金属層９の銅を電気メッキするために前記の電気メッキ溶液を使用して、１０から１５０マイクロメートルまでの範囲、好ましくは２０から１００マイクロメートルまでの範囲の厚さになるように、銅層を開口部３１ａ内に、また開口部３１ａによって露出されている、シード層１８、好ましくは前記の銅層１８上に、電気メッキすることによって形成される単一の金属層からなるものとしてよい。

あるいは、金属バンプまたはピラー２７は、好適な１つまたは複数のプロセスによって、例えば、バルク金属層９の金を電気メッキするために前記の電気メッキ溶液を使用して、５から３０マイクロメートルまでの範囲、好ましくは１０から２５マイクロメートルまでの範囲の厚さになるように、金層を開口部３１ａ内に、また開口部３１ａによって露出されている、シード層１８、好ましくは前記の金層１８上に、電気メッキすることによって形成される単一の金属層からなるものとしてよい。

あるいは、金属バンプまたはピラー２７は、好適な１つまたは複数のプロセスによって、例えば、バルク金属層９のニッケルを電気メッキするために前記の電気メッキ溶液を使用して、５から１００マイクロメートルまでの範囲、好ましくは１０から５０マイクロメートルまでの範囲の厚さになるように、ニッケル層を開口部３１ａ内に、また開口部３１ａによって露出されている、シード層１８、好ましくは前記の銅層またはニッケル層１８上に、電気メッキすることによって形成される単一の金属層からなるものとしてよい。

あるいは、金属バンプまたはピラー２７は、好適な１つまたは複数のプロセスによって、例えば、バルク金属層９の銅を電気メッキするために前記の電気メッキ溶液を使用して、１０から１５０マイクロメートルまでの範囲、好ましくは２０から１００マイクロメートルまでの範囲の厚さになるように、銅層を開口部３１ａ内に、また開口部３１ａによって露出されている、シード層１８、好ましくは前記の銅層１８上に、電気メッキし、次いで、バルク金属層９の金を電気メッキするか、または無電解メッキするために前記の電気メッキ溶液または無電解メッキ溶液を使用して、０．００５から１０マイクロメートルまでの範囲、好ましくは０．０５から１マイクロメートルまでの範囲の厚さになるように、金層を開口部３１ａ内に、また開口部３１ａ内の電気メッキされた銅層上に電気メッキするか、または無電解メッキすることによって形成される二重金属層からなるものとしてよい。

あるいは、金属バンプまたはピラー２７は、好適な１つまたは複数のプロセスによって、例えば、バルク金属層９の銅を電気メッキするために前記の電気メッキ溶液を使用して、１０から１５０マイクロメートルまでの範囲、好ましくは２０から１００マイクロメートルまでの範囲の厚さになるように、銅層を開口部３１ａ内に、また開口部３１ａによって露出されている、シード層１８、好ましくは前記の銅層１８上に、電気メッキし、次に、バルク金属層９のニッケルを電気メッキするか、または無電解メッキするために前記の電気メッキ溶液または無電解メッキ溶液を使用して、１から１５マイクロメートルまでの範囲、好ましくは２から１０マイクロメートルまでの範囲の厚さになるように、ニッケル層を開口部３１ａ内に、また開口部３１ａ内の電気メッキされた銅層上に電気メッキするか、または無電解メッキし、次いで、バルク金属層９の金を電気メッキするか、または無電解メッキするために前記の電気メッキ溶液または無電解メッキ溶液を使用して、０．００５から１マイクロメートルまでの範囲、好ましくは０．０５から０．１マイクロメートルまでの範囲の厚さになるように、金層を開口部３１ａ内に、また開口部３１ａ内の電気メッキされた、または無電解メッキされたニッケル層上に電気メッキするか、または無電解メッキすることによって形成される三重金属層からなるものとしてよい。

あるいは、金属バンプまたはピラー２７は、好適な１つまたは複数のプロセスによって、例えば、バルク金属層９の銅を電気メッキするために前記の電気メッキ溶液を使用して、１０から１５０マイクロメートルまでの範囲、好ましくは２０から１００マイクロメートルまでの範囲の厚さになるように、銅層を開口部３１ａ内に、また開口部３１ａによって露出されている、シード層１８、好ましくは前記の銅層１８上に、電気メッキし、次に、バルク金属層９のニッケルを電気メッキするか、または無電解メッキするために前記の電気メッキ溶液または無電解メッキ溶液を使用して、１から１５マイクロメートルまでの範囲、好ましくは２から１０マイクロメートルまでの範囲の厚さになるように、ニッケル層を開口部３１ａ内に、また開口部３１ａ内の電気メッキされた銅層上に電気メッキするか、または無電解メッキし、次いで、バルク金属層９のパラジウムを電気メッキするか、または無電解メッキするために前記の電気メッキ溶液または無電解メッキ溶液を使用して、０．００５から１マイクロメートルまでの範囲、好ましくは０．０５から０．１マイクロメートルまでの範囲の厚さになるように、パラジウム層を開口部３１ａ内に、また開口部３１ａ内の電気メッキされた、または無電解メッキされたニッケル層上に電気メッキするか、または無電解メッキすることによって形成される三重金属層からなるものとしてよい。

あるいは、金属バンプまたはピラー２７は、好適な１つまたは複数のプロセスによって、例えば、バルク金属層９の銅を電気メッキするために前記の電気メッキ溶液を使用して、１０から１５０マイクロメートルまでの範囲、好ましくは２０から１００マイクロメートルまでの範囲の厚さになるように、銅層を開口部３１ａ内に、また開口部３１ａによって露出されている、シード層１８、好ましくは前記の銅層１８上に、電気メッキし、次に、バルク金属層９のニッケルを電気メッキするか、または無電解メッキするために前記の電気メッキ溶液または無電解メッキ溶液を使用して、１から１５マイクロメートルまでの範囲、好ましくは２から１０マイクロメートルまでの範囲の厚さになるように、ニッケル層を開口部３１ａ内に、また開口部３１ａ内の電気メッキされた銅層上に電気メッキするか、または無電解メッキし、次に、バルク金属層９のパラジウムを電気メッキするか、または無電解メッキするために前記の電気メッキ溶液または無電解メッキ溶液を使用して、０．００５から１マイクロメートルまでの範囲、好ましくは０．０５から０．１マイクロメートルまでの範囲の厚さになるように、パラジウム層を開口部３１ａ内に、また開口部３１ａ内の電気メッキされた、または無電解メッキされたニッケル層上に電気メッキするか、または無電解メッキし、次いで、バルク金属層９の金を電気メッキするか、または無電解メッキするために前記の電気メッキ溶液または無電解メッキ溶液を使用して、０．００５から１マイクロメートルまでの範囲、好ましくは０．０５から０．１マイクロメートルまでの範囲の厚さになるように、金層を開口部３１ａ内に、また開口部３１ａ内の電気メッキされた、または無電解メッキされたパラジウム層上に電気メッキするか、または無電解メッキすることによって形成される４つの金属層からなるものとしてよい。

あるいは、金属バンプまたはピラー２７は、好適な１つまたは複数のプロセスによって、例えば、バルク金属層９の銅を電気メッキするために前記の電気メッキ溶液を使用して、１０から１５０マイクロメートルまでの範囲、好ましくは２０から１００マイクロメートルまでの範囲の厚さになるように、銅層を開口部３１ａ内に、また開口部３１ａによって露出されている、シード層１８、好ましくは前記の銅層１８上に、電気メッキし、次いで、５から１００マイクロメートルまでの範囲、好ましくは１０から５０マイクロメートルまでの範囲の厚さになるように、ビスマス含有層、インジウム含有層、またはスズ鉛合金、スズ銀合金、またはスズ銀銅合金のスズ含有層などのハンダ層を開口部３１ａ内に、また開口部３１ａ内の電気メッキされた銅層上に電気メッキするか、または無電解メッキすることによって形成される二重金属層からなるものとしてよい。

あるいは、金属バンプまたはピラー２７は、好適な１つまたは複数のプロセスによって、例えば、バルク金属層９のニッケルを電気メッキするために前記の電気メッキ溶液を使用して、５から１５０マイクロメートルまでの範囲、好ましくは１０から６０マイクロメートルまでの範囲の厚さになるように、ニッケル層を開口部３１ａ内に、また開口部３１ａによって露出されている、シード層１８、好ましくは前記の銅層またはニッケル層１８上に、電気メッキし、次いで、５から１００マイクロメートルまでの範囲、好ましくは１０から５０マイクロメートルまでの範囲の厚さになるように、ビスマス含有層、インジウム含有層、またはスズ鉛合金、スズ銀合金、またはスズ銀銅合金のスズ含有層などのハンダ層を開口部３１ａ内に、また開口部３１ａ内の電気メッキされたニッケル層上に電気メッキするか、または無電解メッキすることによって形成される二重金属層からなるものとしてよい。

あるいは、金属バンプまたはピラー２７は、好適な１つまたは複数のプロセスによって、例えば、バルク金属層９の銅を電気メッキするために前記の電気メッキ溶液を使用して、１０から１５０マイクロメートルまでの範囲、好ましくは２０から１００マイクロメートルまでの範囲の厚さになるように、銅層を開口部３１ａ内に、また開口部３１ａによって露出されている、シード層１８、好ましくは前記の銅層１８上に、電気メッキし、次に、バルク金属層９のニッケルを電気メッキするか、または無電解メッキするために前記の電気メッキ溶液または無電解メッキ溶液を使用して、１から１５マイクロメートルまでの範囲、好ましくは２から１０マイクロメートルまでの範囲の厚さになるように、ニッケル層を開口部３１ａ内に、また開口部３１ａ内の電気メッキされた銅層上に電気メッキするか、または無電解メッキし、次いで、５から１００マイクロメートルまでの範囲、好ましくは１０から５０マイクロメートルまでの範囲の厚さになるように、ビスマス含有層、インジウム含有層、またはスズ鉛合金、スズ銀合金、またはスズ銀銅合金のスズ含有層などのハンダ層を開口部３１ａ内に、また開口部３１ａ内の電気メッキされた、または無電解メッキされたニッケル層上に電気メッキするか、または無電解メッキすることによって形成される三重金属層からなるものとしてよい。

あるいは、金属バンプまたはピラー２７は、好適な１つまたは複数のプロセスによって、例えば、バルク金属層９の銅を電気メッキするために前記の電気メッキ溶液を使用して、１から１０マイクロメートルまでの範囲、好ましくは３から８マイクロメートルまでの範囲の厚さになるように、銅層を開口部３１ａ内に、また開口部３１ａによって露出されている、シード層１８、好ましくは前記の銅層１８上に、電気メッキし、次に、バルク金属層９のニッケルを電気メッキするか、または無電解メッキするために前記の電気メッキ溶液または無電解メッキ溶液を使用して、１から１５マイクロメートルまでの範囲、好ましくは２から１０マイクロメートルまでの範囲の厚さになるように、ニッケル層を開口部３１ａ内に、また開口部３１ａ内の電気メッキされた銅層上に電気メッキするか、または無電解メッキし、次いで、３０から２５０マイクロメートルまでの範囲、好ましくは５０から１５０マイクロメートルまでの範囲の厚さになるように、ビスマス含有層、インジウム含有層、またはスズ鉛合金、スズ銀合金、またはスズ銀銅合金のスズ含有層などのハンダ層を開口部３１ａ内に、また開口部３１ａ内の電気メッキされた、または無電解メッキされたニッケル層上に電気メッキするか、または無電解メッキすることによって形成される三重金属層からなるものとしてよい。

次に、図２５Ｋを参照すると、フォトレジスト層３１は、無機溶液を使用して、またはアミドとともに有機溶液を使用して、除去されることがわかる。フォトレジスト層３１からの一部の残留物が、金属バンプまたはピラー２７の下にないシード層１８上に残る可能性がある。その後、Ｏ₂プラズマまたは２００ＰＰＭ未満のフッ素、および酸素を含むプラズマなどのプラズマにより、シード層１８から残留物を除去することができる。次に、図２５Ｌを参照すると、金属バンプまたはピラー２７の下にないシード層１８が除去され、次いで、金属バンプまたはピラー２７の下にない接着／バリア層１６が除去されることがわかる。

ある場合には、金属バンプまたはピラー２７の下にないシード層１８および接着／バリア層１６は、その後、ドライエッチング法によって除去されうる。ドライエッチング法に関して、金属バンプまたはピラー２７の下にないシード層１８および接着／バリア層１６は両方とも、その後、Ａｒスパッタリングエッチングプロセスによって除去することができ、あるいは、金属バンプまたはピラー２７の下にないシード層１８および接着／バリア層１６は両方とも、その後、反応性イオンエッチング（ＲＩＥ）プロセスによって除去することができ、あるいは、金属バンプまたはピラー２７の下にないシード層１８は、Ａｒスパッタリングエッチングプロセスによって除去することができ、金属バンプまたはピラー２７の下にない接着／バリア層１６は、反応性イオンエッチング（ＲＩＥ）プロセスによって除去することができる。

他の場合には、金属バンプまたはピラー２７の下にないシード層１８および接着／バリア層１６は、その後、ウェットエッチング法によって除去されうる。ウェットエッチング法に関しては、シード層１８が銅層である場合、ＮＨ₄ＯＨを含む溶液またはＨ₂ＳＯ₄を含む溶液でエッチングすることができ、シード層１８が金層である場合、ヨウ化カリウムを含む溶液などの、ヨウ素含有溶液でエッチングすることができ、接着／バリア層１６がチタンタングステン合金層である場合、過酸化水素を含む溶液で、またはＮＨ₄ＯＨおよび過酸化水素を含む溶液で、エッチングすることができ、接着／バリア層１６がチタン層である場合、フッ化水素を含む溶液で、またはＮＨ₄ＯＨおよび過酸化水素を含む溶液で、エッチングすることができ、接着／バリア層１６がクロム層である場合、フェリシアン化カリウムを含む溶液でエッチングすることができる。

他の場合には、金属バンプまたはピラー２７の下にない、銅などのシード層１８は、ＮＨ₄ＯＨを含む溶液またはＨ₂ＳＯ₄を含む溶液によって除去することができ、金属バンプまたはピラー２７の下にない接着／バリア層１６は、反応性イオンエッチング（ＲＩＥ）プロセスまたはＡｒスパッタリングエッチングプロセスによって除去することができる。

他の場合には、金属バンプまたはピラー２７の下にない、金などのシード層１８は、ヨウ化カリウムを含む溶液などのヨウ素含有溶液でエッチングすることができ、金属バンプまたはピラー２７の下にない接着／バリア層１６は、反応性イオンエッチング（ＲＩＥ）プロセスまたはＡｒスパッタリングエッチングプロセスによって除去することができる。

金属バンプまたはピラー２７の下にない接着／バリア層１６が、ウェットエッチングプロセスを使用して除去される場合、接着／バリア層１６の上に覆い被さる金属バンプまたはピラー２７の下にアンダーカットが形成される。金属バンプまたはピラー２７の下にある接着／バリア層１６は、金属バンプまたはピラー２７の第２の側壁から凹んでいる第１の側壁を有し、第１の側壁と第２の側壁との間の距離ｄ１は、０．３から２マイクロメートルまでの範囲内である。

したがって、図２５Ｌに示されているように、薄化シリコン基板１の裏面１ａの底部スキーム１０３は、絶縁層３、金属層４および９によって形成される相互接続構造８８、ポリマー層１４、金属層１６および１８、ならびに金属バンプまたはピラー２７とともに形成され、ポリマー層１４内の開口部１４ａは、相互接続構造８８の上にある。図２５Ｌに例示されているステップの後に、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。

あるいは、図２５Ｌに例示されているステップの後に、説明を簡単にするため逆にした図とともに例示されている以下のステップに従い、パッシベーション層５内に複数の開口部５０を形成して金属トレースまたはパッド６００を露出し、次いで、図１５Ｈ、１５Ｋ〜１５Ｍ、１６Ｌ、１６Ｍ、１７Ｊ、１８Ｉ、１９Ｈ、および２０に例示されているオーバーパッシベーションスキーム１０２のそれぞれを、代替的に、薄化シリコン基板１の活性側でパッシベーション層５の上に形成することができる。その後、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。

あるいは、図１５Ｈ、１５Ｋ〜１５Ｍ、１６Ｌ、１６Ｍ、１７Ｊ、１８Ｉ、１９Ｈ、および２０に例示されているオーバーパッシベーションスキーム１０２のうちのどれか１つを形成するプロセスを、図２４Ｂ、２４Ｃ、および２５Ａ〜２５Ｌに例示されているステップの前に実行することができる。図２４Ｂ、２４Ｃ、および２５Ａ〜２５Ｌに例示されているステップの後に、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。

ダイソーイングプロセスの後に、半導体ウェハ１０から切り出された半導体チップをチップパッケージにパッケージングすることができる。チップパッケージにおいて、半導体チップは、ボールグリッドアレイ（ＢＧＡ）基板、プリント回路基板、半導体チップ、金属基板、ガラス基板、またはセラミック基板などの外部回路に、底部スキーム１０３の金属バンプまたはピラー２７を通して接続することができる。半導体チップは、底部スキーム１０３を備え、底部スキーム１０３は、薄化シリコン基板１の裏面１ａ上の、またシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅ内の絶縁層３、薄化シリコン基板１の裏面１ａの、またシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅ内の、また絶縁層３上の相互接続構造８８、薄化シリコン基板１の裏面１ａの、また相互接続構造８８上の、また絶縁層３上のポリマー層１４、薄化シリコン基板１の裏面１ａの、また相互接続構造８８上の、またポリマー層１４上の金属バンプまたはピラー２７、バルク金属層９と金属バンプまたはピラー２７との間の接着／バリア層１６、ならびに接着／バリア層１６と金属バンプまたはピラー２７との間のシード層１８を含む。相互接続構造８８は、オフチップバッファ４２を内部回路２１、２２、２３、および２４に接続し、オフチップバッファ４２を金属バンプまたはピラー２７に接続し、内部回路２１、２２、２３、および２４を金属バンプまたはピラー２７に接続する。オフチップＥＳＤ（静電放電）回路４３は、細線金属トレース６３９を通してオフチップバッファ４２に接続され、細線金属トレース６３９を通して相互接続構造８８に接続される。

図２５Ｍは、好適な１つまたは複数のプロセスによって、例えば、以下のステップによって形成されうる、半導体ウェハを示す断面図である。第１に、図２４Ａに例示されている半導体ウェハ１０は、金属トレースまたはパッド６００の複数の領域６００ａを露出するために、パッシベーション層５内に複数の開口部５３１、５３２、５３４、５３９、および５３９’を備える。開口部５３１、５３２、５３４、５３９、および５３９’は、金属トレースまたはパッド６００の領域６００ａの上にあり、金属トレースまたはパッド６００の領域６００ａは、開口部５３１、５３２、５３４、５３９、および５３９’の底部にある。次に、フラックス３２を開口部５３１、５３２、５３４、５３９、および５３９'内に、また開口部５３１、５３２、５３４、５３９、および５３９'によって露出されている金属トレースまたはパッド６００の領域６００ａ上に形成することができる。次に、図２４Ｂに例示されているステップを実行することができる。次に、シリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅを、薄化シリコン基板１内に形成することができ、絶縁層３を、薄化シリコン基板１の裏面１ａ上に、またシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅの側壁上に形成することができ、これは、図２４Ｃ〜２４Ｈまたは図２４Ｉ〜２４Ｎに例示されているステップとして参照することができる。次に、相互接続構造８８を含む構造、ポリマー層１４、および金属バンプまたはピラー２７をシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅ内に、また薄化シリコン基板１の裏面１ａに形成することができ、これは、図２５Ａ〜２５Ｌに例示されているステップとして参照することができる。したがって、図２５Ｌに示されている底部スキーム１０３と同じ底部スキーム１０３を薄化シリコン基板１の裏面１ａに形成することができる。

図２５Ｍに示されている構造を形成した後に、フラックス３２を除去する。次に、説明を簡単にするために逆にした図とともに例示されている以下のステップに従って、図１５Ｈ、１５Ｋ〜１５Ｍ、１６Ｌ、１６Ｍ、１７Ｊ、１８Ｉ、１９Ｈ、および２０に例示されているオーバーパッシベーションスキーム１０２のそれぞれを、代替的に、薄化シリコン基板１の活性側でパッシベーション層５の上に形成することができる。その後、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。ダイソーイングプロセスの後に、半導体ウェハ１０から切り出された半導体チップをチップパッケージにパッケージングすることができる。チップパッケージにおいて、半導体チップは、ボールグリッドアレイ（ＢＧＡ）基板、プリント回路基板、半導体チップ、金属基板、ガラス基板、またはセラミック基板などの第１の外部回路に、底部スキーム１０３の金属バンプまたはピラー２７を通して接続することができ、および／またはボールグリッドアレイ（ＢＧＡ）基板、プリント回路基板、半導体チップ、金属基板、ガラス基板、またはセラミック基板などの第２の外部回路に、図１５Ｈ、１５Ｋ〜１５Ｍ、１６Ｌ、１６Ｍ、１７Ｊ、１８Ｉ、１９Ｈ、および２０に例示されているオーバーパッシベーションスキーム１０２のうち１つを通して接続することができる。

図２５Ｎは、好適な１つまたは複数のプロセスによって、例えば、以下のステップによって形成されうる、半導体ウェハを示す断面図である。第１に、図２４Ａに例示されている半導体ウェハ１０は、金属トレースまたはパッド６００の複数の領域６００ａを露出するために、パッシベーション層５内に複数の開口部５３１、５３２、５３４、５３９、および５３９’を備える。開口部５３１、５３２、５３４、５３９、および５３９’は、金属トレースまたはパッド６００の領域６００ａの上にあり、金属トレースまたはパッド６００の領域６００ａは、開口部５３１、５３２、５３４、５３９、および５３９’の底部にある。次に、２つの金属層３２および３４からなる複数の金属パッド、バンプ、またはトレース３４ａをパッシベーション層５上に、また開口部５３１、５３２、５３４、５３９、および５３９’によって露出されている金属トレースまたはパッド６００の領域６００ａ上に形成することができる。金属層３２は、パッシベーション層５上に、また開口部５３１、５３２、５３４、５３９、および５３９’によって露出されている金属トレースまたはパッド６００の領域６００ａ上に形成され、金属層３４は金属層３２上に形成され、金属層３４は金属層３２によって覆われていない。

金属パッド、バンプ、またはトレース３４ａは、１から２０マイクロメートルまでの範囲、または５から６０マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さ、および金属トレースまたはパッド６００の幅より大きい、また５から６０マイクロメートルまでの範囲など、３マイクロメートルより大きい幅を有し、金属トレースまたはパッド６００は、０．０５から０．９５マイクロメートルまでの範囲など、１マイクロメートルより小さい幅を有するものとしてよい。金属パッド、バンプ、またはトレース３４ａは、ボールグリッドアレイ（ＢＧＡ）基板、プリント回路基板、半導体チップ、金属基板、ガラス基板、またはセラミック基板などの第１の外部回路に、金属パッド、バンプ、またはトレース３４ａを第１の外部回路に接合することによって、またはワイヤボンディングで、金線もしくは銅線を金属パッド、バンプ、またはトレース３４ａに、また第１の外部回路に接合することによって、接続するために使用されうる。

例えば、金属パッド、バンプ、またはトレース３４ａは、好適な１つまたは複数のプロセスによって、例えば、０．００５から０．８マイクロメートルまでの範囲、好ましくは０．０５から０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、チタン層、チタンタングステン合金層、窒化チタン層、タンタル層、または窒化タンタル層などの接着／バリア層３２を、パッシベーション層５上に、また開口部５３１、５３２、５３４、５３９、および５３９’によって露出される金属トレースまたはパッド６００の領域６００ａ上に、スパッタリングし、次に、０．５から１０マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲の厚さを有する、アルミニウム層またはアルミニウム銅合金層などのアルミニウム含有層３４を接着／バリア層３２上にスパッタリングし、次に、パターン形成フォトレジスト層をアルミニウム含有層３４上に形成し、次に、パターン形成フォトレジスト層の下にないアルミニウム含有層３４をエッチングし、次に、パターン形成フォトレジスト層の下にない接着／バリア層３２をエッチングし、次いで、パターン形成フォトレジスト層を除去することを含むプロセスによって形成されうる。したがって、接着／バリア層３２とアルミニウム含有層３４とによって形成される金属パッド、バンプ、またはトレース３４ａをパッシベーション層５上に、また開口部５３１、５３２、５３４、５３９、および５３９’によって露出されている金属トレースまたはパッド６００の領域６００ａ上に形成することができる。金属パッド、バンプ、またはトレース３４ａのアルミニウム含有層３４は、金線または銅線をワイヤボンディングでアルミニウム含有層３４および第１の外部回路に接合することによって、またはアルミニウム含有層３４を第１の外部回路の金層もしくはスズ合金層と接合することによって、第１の外部回路に接続するために使用されうる。

あるいは、金属パッド、バンプ、またはトレース３４ａは、好適な１つまたは複数のプロセスによって、例えば、０．００５から０．８マイクロメートルまでの範囲、好ましくは０．０５から０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、チタン層、チタンタングステン合金層、窒化チタン層、タンタル層、または窒化タンタル層などの接着／バリア層３２を、パッシベーション層５上に、また開口部５３１、５３２、５３４、５３９、および５３９’によって露出される金属トレースまたはパッド６００の領域６００ａ上に、スパッタリングし、次に、０．００５から０．８マイクロメートルまでの範囲、好ましくは０．０５から０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する金のシード層（図示せず）を接着／バリア層３２上にスパッタリングし、次に、パターン形成フォトレジスト層を金のシード層上に形成し、パターン形成フォトレジスト層内の複数の開口部で金のシード層の複数の領域を露出し、次に、１から２５マイクロメートルまでの範囲、好ましくは２から１０マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有する金層３４を、パターン形成フォトレジスト層内の開口部によって露出されている金のシード層の領域上に電気メッキし、次に、フォトレジスト層を除去し、次に、金層３４の下にない金のシード層をエッチングし、次いで、金層３４の下にない接着／バリア層３２をエッチングすることを含むプロセスによって形成されうる。したがって、接着／バリア層３２、金のシード層、および金層３４によって形成される金属パッド、バンプ、またはトレース３４ａをパッシベーション層５上に、また開口部５３１、５３２、５３４、５３９、および５３９’によって露出されている金属トレースまたはパッド６００の領域６００ａ上に形成することができる。金属パッド、バンプ、またはトレース３４ａの金層３４は、金線または銅線をワイヤボンディングで金層３４および第１の外部回路に接合することによって、または金層３４を第１の外部回路の金層もしくはスズ合金層と接合することによって、第１の外部回路に接続するために使用されうる。

あるいは、金属パッド、バンプ、またはトレース３４ａは、好適な１つまたは複数のプロセスによって、例えば、１から１０マイクロメートルまでの範囲、好ましくは２から８マイクロメートルまでの範囲の厚さを有するニッケル層３２を、パッシベーション層５上に、また開口部５３１、５３２、５３４、５３９、および５３９’によって露出されている金属トレースまたはパッド６００の領域６００ａ上に無電解メッキし、次いで、２００オングストロームから２マイクロメートルまでの範囲、好ましくは５００オングストロームから５，０００オングストロームまでの範囲の厚さを有する、金層またはパラジウム層などの金属層３４をニッケル層３２上に無電解メッキすることを含むプロセスによって形成されうる。したがって、ニッケル層３２と金属層３４とによって形成される金属パッド、バンプ、またはトレース３４ａをパッシベーション層５上に、また開口部５３１、５３２、５３４、５３９、および５３９’によって露出されている金属トレースまたはパッド６００の領域６００ａ上に形成することができる。金属パッド、バンプ、またはトレース３４ａの金属層３４は、金線または銅線をワイヤボンディングで金属層３４および第１の外部回路に接合することによって、または金属層３４を第１の外部回路の金層もしくはスズ合金層と接合することによって、第１の外部回路に接続するために使用されうる。

あるいは、金属パッド、バンプ、またはトレース３４ａは、好適な１つまたは複数のプロセスによって、例えば、０．００５から０．８マイクロメートルまでの範囲、好ましくは０．０５から０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、チタン層、チタンタングステン合金層、窒化チタン層、クロム層、タンタル層、または窒化タンタル層などの接着／バリア層３２を、パッシベーション層５上に、また開口部５３１、５３２、５３４、５３９、および５３９’によって露出される金属トレースまたはパッド６００の領域６００ａ上に、スパッタリングし、次に、０．００５から０．８マイクロメートルまでの範囲、好ましくは０．０５から０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅のシード層（図示せず）を接着／バリア層３２上にスパッタリングし、次に、パターン形成フォトレジスト層を銅のシード層上に形成し、パターン形成フォトレジスト層内の複数の開口部で銅のシード層の複数の領域を露出し、次に、１から１００マイクロメートルまでの範囲、好ましくは５から６０マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有する銅層３４を、パターン形成フォトレジスト層内の開口部によって露出されている銅のシード層の領域上に電気メッキし、次に、フォトレジスト層を除去し、次に、銅層３４の下にない銅のシード層をエッチングし、次いで、銅層３４の下にない接着／バリア層３２をエッチングすることを含むプロセスによって形成されうる。したがって、接着／バリア層３２、銅のシード層、および銅層３４によって形成される金属パッド、バンプ、またはトレース３４ａをパッシベーション層５上に、また開口部５３１、５３２、５３４、５３９、および５３９’によって露出されている金属トレースまたはパッド６００の領域６００ａ上に形成することができる。金属パッド、バンプ、またはトレース３４ａの銅層３４は、金線または銅線をワイヤボンディングで銅層３４および第１の外部回路に接合することによって、または銅層３４を第１の外部回路の金層もしくはスズ合金層と接合することによって、第１の外部回路に接続するために使用されうる。

あるいは、金属パッド、バンプ、またはトレース３４ａは、好適な１つまたは複数のプロセスによって、例えば、０．００５から０．８マイクロメートルまでの範囲、好ましくは０．０５から０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、チタン層、チタンタングステン合金層、窒化チタン層、クロム層、タンタル層、または窒化タンタル層などの接着／バリア層３２を、パッシベーション層５上に、また開口部５３１、５３２、５３４、５３９、および５３９’によって露出される金属トレースまたはパッド６００の領域６００ａ上に、スパッタリングし、次に、０．００５から０．８マイクロメートルまでの範囲、好ましくは０．０５から０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅のシード層（図示せず）を接着／バリア層３２上にスパッタリングし、次に、パターン形成フォトレジスト層を銅のシード層上に形成し、パターン形成フォトレジスト層内の複数の開口部で銅のシード層の複数の領域を露出し、次に、１から１００マイクロメートルまでの範囲、好ましくは５から６０マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有する銅層３４を、パターン形成フォトレジスト層内の開口部によって露出されている銅のシード層の領域上に電気メッキし、次に、０．５から８マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲の厚さを有するニッケル層（図示せず）を、パターン形成フォトレジスト層内の開口部内の銅層３４上に電気メッキするか、または無電解メッキし、次に、０．１から１０マイクロメートルまでの範囲、好ましくは０．５から５マイクロメートルまでの範囲の厚さを有する金層（図示せず）を、パターン形成フォトレジスト層内の開口部内の電気メッキされた、または無電解メッキされたニッケル層上に電気メッキするか、または無電解メッキし、次に、フォトレジスト層を除去し、次に、銅層３４の下にない銅のシード層をエッチングし、次いで、銅層３４の下にない接着／バリア層３２をエッチングすることを含むプロセスによって形成されうる。したがって、接着／バリア層３２、銅のシード層、銅層３４、電気メッキされた、または無電解メッキされたニッケル層、および電気メッキされた、または無電解メッキされた金層によって形成される金属パッド、バンプ、またはトレース３４ａをパッシベーション層５上に、また開口部５３１、５３２、５３４、５３９、および５３９’によって露出されている金属トレースまたはパッド６００の領域６００ａ上に形成することができる。金属パッド、バンプ、またはトレース３４ａの電気メッキされた、または無電解メッキされた金層は、金線または銅線をワイヤボンディングで電気メッキされた、または無電解メッキされた金層および第１の外部回路に接合することによって、または電気メッキされた、または無電解メッキされた金層を第１の外部回路の金層もしくはスズ合金層と接合することによって、第１の外部回路に接続するために使用されうる。

あるいは、金属パッド、バンプ、またはトレース３４ａは、好適な１つまたは複数のプロセスによって、例えば、０．００５から０．８マイクロメートルまでの範囲、好ましくは０．０５から０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、チタン層、チタンタングステン合金層、窒化チタン層、クロム層、タンタル層、または窒化タンタル層などの接着／バリア層３２を、パッシベーション層５上に、また開口部５３１、５３２、５３４、５３９、および５３９’によって露出される金属トレースまたはパッド６００の領域６００ａ上に、スパッタリングし、次に、０．００５から０．８マイクロメートルまでの範囲、好ましくは０．０５から０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅のシード層（図示せず）を接着／バリア層３２上にスパッタリングし、次に、パターン形成フォトレジスト層を銅のシード層上に形成し、パターン形成フォトレジスト層内の複数の開口部で銅のシード層の複数の領域を露出し、次に、１から１００マイクロメートルまでの範囲、好ましくは５から６０マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有する銅層３４を、パターン形成フォトレジスト層内の開口部によって露出されている銅のシード層の領域上に電気メッキし、次に、０．５から８マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲の厚さを有するニッケル層（図示せず）を、パターン形成フォトレジスト層内の開口部内の銅層３４上に電気メッキするか、または無電解メッキし、次に、１から１５０マイクロメートルまでの範囲、好ましくは５から６０マイクロメートルまでの範囲の厚さを有する、スズ鉛合金層、スズ銀合金層、またはスズ銀銅合金層などのスズ含有層（図示せず）をパターン形成フォトレジスト層内の開口部内の電気メッキされた、または無電解メッキされたニッケル層上に電気メッキし、次に、フォトレジスト層を除去し、次に、銅層３４の下にない銅のシード層をエッチングし、次いで、銅層３４の下にない接着／バリア層３２をエッチングすることを含むプロセスによって形成されうる。したがって、接着／バリア層３２、銅のシード層、銅層３４、電気メッキされた、または無電解メッキされたニッケル層、および電気メッキされたスズ含有層によって形成される金属パッド、バンプ、またはトレース３４ａをパッシベーション層５上に、また開口部５３１、５３２、５３４、５３９、および５３９’によって露出されている金属トレースまたはパッド６００の領域６００ａ上に形成することができる。金属パッド、バンプ、またはトレース３４ａの電気メッキされたスズ含有層は、電気メッキされたスズ含有層を第１の外部回路の金層またはスズ合金層に接合することによって第１の外部回路に接続するために使用されうる。

金属パッド、バンプ、またはトレース３４ａを形成した後、図２４Ｂに例示されているステップを実行することができる。次に、シリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅを、薄化シリコン基板１内に形成することができ、絶縁層３を、薄化シリコン基板１の裏面１ａ上に、またシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅの側壁上に形成することができ、これは、図２４Ｃ〜２４Ｈまたは図２４Ｉ〜２４Ｎに例示されているステップとして参照することができる。次に、相互接続構造８８をシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅ内に、また絶縁層３上に、また薄化シリコン基板１の裏面１ａに形成することができ、これは、図２５Ａ〜２５Ｆに例示されているステップとして参照することができる。次に、ポリマー層１４、接着／バリア層１６、シード層１８、および金属バンプまたはピラー２７を薄化シリコン基板１の裏面１ａに形成することができ、これは、図２５Ｇ〜２５Ｌに例示されているステップとして参照することができる。したがって、図２５Ｌに示されている底部スキーム１０３と同じ底部スキーム１０３を薄化シリコン基板１の裏面１ａに形成することができる。あるいは、金属パッド、バンプ、またはトレース３４ａをパッシベーション層５上に、また開口部５３１、５３２、５３４、５３９、および５３９’によって露出されている金属トレースまたはパッド６００の領域６００ａ上に形成するステップを、金属バンプまたはピラー２７を形成した後に実行することができる。

図２５Ｎに示されている構造を形成した後に、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。ダイソーイングプロセスの後に、半導体ウェハ１０から切り出された半導体チップをチップパッケージにパッケージングすることができる。チップパッケージにおいて、半導体チップは、金属パッド、バンプ、またはトレース３４ａを通して第１の外部回路に、また底部スキーム１０３の金属バンプまたはピラー２７を通してプリント回路基板、ボールグリッドアレイ（ＢＧＡ）基板、半導体チップ、金属基板、ガラス基板、またはセラミック基板などの第２の外部回路に接続することができる。

図２５Ｏは、好適な１つまたは複数のプロセスによって、例えば、以下のステップによって形成されうる、半導体ウェハを示す断面図である。第１に、図２４Ａに例示されている半導体ウェハ１０は、金属トレースまたはパッド６００の複数の領域６００ａを露出するために、パッシベーション層５内に複数の開口部５３１、５３２、５３４、５３９、および５３９’を備える。開口部５３１、５３２、５３４、５３９、および５３９’は、金属トレースまたはパッド６００の領域６００ａの上にあり、金属トレースまたはパッド６００の領域６００ａは、開口部５３１、５３２、５３４、５３９、および５３９’の底部にある。次に、接着／バリア／シード層８０１１および金属層８０１２からなるパターン形成回路層８０１をパッシベーション層５上に、また開口部５３１、５３２、５３４、５３９、および５３９’によって露出される金属トレースまたはパッド６００の領域６００ａ上に形成することができ、これは図１５Ｄ〜１５Ｈに例示されているステップとして参照することができる。次に、ポリマー層９８が、パターン形成回路層８０１の金属層８０１２上に、またパッシベーション層５上に形成され、ポリマー層９８内の開口部９８０は、パターン形成回路層８０１の金属層８０１２の接点８０１ａの上にあり、それを露出し、これは図１５Ｉに例示されているプロセスとして参照することができる。したがって、オーバーパッシベーションスキーム１０２は、薄化シリコン基板１の活性側において、パターン形成回路層８０１およびポリマー層９８とともに形成することができる。次に、フラックス３２は、開口部９８０内に、また開口部９８０によって露出されている金属層８０１２の接点８０１ａ上に形成される。次に、図２４Ｂに例示されているステップを実行することができる。次に、シリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅを、薄化シリコン基板１内に形成することができ、絶縁層３を、薄化シリコン基板１の裏面１ａ上に、またシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅの側壁上に形成することができ、これは、図２４Ｃ〜２４Ｈまたは図２４Ｉ〜２４Ｎに例示されているステップとして参照することができる。次に、相互接続構造８８をシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅ内に、また絶縁層３上に、また薄化シリコン基板１の裏面１ａに形成することができ、これは、図２５Ａ〜２５Ｆに例示されているステップとして参照することができる。次に、ポリマー層１４、接着／バリア層１６、シード層１８、および金属バンプまたはピラー２７を薄化シリコン基板１の裏面１ａに形成することができ、これは、図２５Ｇ〜２５Ｌに例示されているステップとして参照することができる。したがって、図２５Ｌに示されている底部スキーム１０３と同じ底部スキーム１０３を薄化シリコン基板１の裏面１ａに形成することができる。あるいは、パターン形成回路層８０１、ポリマー層９８、およびフラックス３２を形成するステップは、図２４Ｂ、２４Ｃ、および２５Ａ〜２５Ｌに例示されているステップの後に実行することができる。

図２５Ｏに示されている構造を形成した後に、フラックス３２を除去する。その後、ダイソーイングプロセスを使用して、半導体ウェハ１０を複数の個別半導体チップに切り分けることができる。半導体ウェハ１０から切り出された半導体チップは、ボールグリッドアレイ（ＢＧＡ）基板、プリント回路基板、半導体チップ、金属基板、ガラス基板、またはセラミック基板などの第１の外部回路に、金線または銅線をワイヤボンディングでオーバーパッシベーションスキーム１０２のパターン形成回路層８０１の金、銅、またはアルミニウムの接点８０１ａに、また第１の外部回路に、接合することによって、または、オーバーパッシベーションスキーム１０２のパターン形成回路層８０１の接点８０１ａを、底部スキーム１０３の金属バンプまたはピラー２７を通して、第１の外部回路の金層もしくはスズ合金層と、またプリント回路基板、ボールグリッドアレイ（ＢＧＡ）基板、半導体チップ、金属基板、ガラス基板、またはセラミック基板などの第２の外部回路にハンダ接合することによって、接続されうる。

図２５Ｐは、好適な１つまたは複数のプロセスによって、例えば、以下のステップによって形成されうる、半導体ウェハを示す断面図である。図２４Ｂ、２４Ｃ、および２５Ａ〜２５Ｆに例示されているステップの後に、ポリマー層１４を、バルク金属層９上に、また絶縁層３上に形成すると、ポリマー層１４内の複数の開口部１４ａがバルク金属層９の複数の領域の上にあり、それらの領域を露出し、これは、図２５Ｇに例示されているステップとして参照することができる。次に、接着／バリア層１６を、ポリマー層１４上に、また開口部１４ａによって露出されているバルク金属層９の領域上に形成し、次いで、シード層１８を接着／バリア層１６上に形成するが、これは、図２５Ｈに例示されているステップとして参照することができる。次に、フォトレジスト層３１をシード層１８上に形成し、フォトレジスト層３１内の複数の開口部３１ａによりシード層１８を露出させるが、これは、図２５Ｉに例示されているステップとして参照することができる。次に、複数の金属バンプまたはピラー２７を開口部３１ａ内に、また開口部３１ａによって露出されているシード層１８上に形成するが、これは、図２５Ｊに例示されているステップとして参照することができる。次に、フォトレジスト層３１を除去するが、これは、図２５Ｋに示されているステップとして参照することができる。次に、金属バンプまたはピラー２７の下にないシード層１８を除去し、次いで、金属バンプまたはピラー２７の下にない接着／バリア層１６を除去するが、これは、図２５Ｌに例示されているステップとして参照することができる。したがって、金属層４および９によって構成される相互接続構造８８を、シリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅ内に、また薄化シリコン基板１の裏面１ａに形成することができ、金属バンプまたはピラー２７を相互接続構造８８の上に、また薄化シリコン基板１の裏面１ａに形成することができる。相互接続構造８８は、オフチップバッファ４２を内部回路２１、２２、２３、および２４に接続することができ、金属バンプまたはピラー２７をオフチップバッファ４２に、また内部回路２１、２２、２３、および２４に接続することができる。薄化シリコン基板１の裏面１ａの、図２５Ｐに示されている、底部スキーム１０３は、絶縁層３、金属層４および９によって形成される相互接続構造８８、ポリマー層１４、金属層１６および１８、ならびに金属バンプまたはピラー２７とともに形成され、ポリマー層１４内の開口部１４ａは、相互接続構造８８の上にある。図２５Ｐに示されている構造を形成した後に、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。

あるいは、図２５Ｐに示されている構造を形成した後に、説明を簡単にするため逆にした図とともに例示されている以下のステップに従い、パッシベーション層５内に複数の開口部５０を形成して金属トレースまたはパッド６００を露出し、次いで、図１５Ｈ、１５Ｋ〜１５Ｍ、１６Ｌ、１６Ｍ、１７Ｊ、１８Ｉ、１９Ｈ、および２０に例示されているオーバーパッシベーションスキーム１０２のそれぞれを、代替的に、薄化シリコン基板１の活性側でパッシベーション層５の上に形成することができる。その後、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。

あるいは、図１５Ｈ、１５Ｋ〜１５Ｍ、１６Ｌ、１６Ｍ、１７Ｊ、１８Ｉ、１９Ｈ、および２０に例示されているオーバーパッシベーションスキーム１０２のうちのどれか１つを形成するプロセスを、図２４Ｂ、２４Ｃ、および２５Ａ〜２５Ｌに例示されているステップの前に実行することができる。図２４Ｂ、２４Ｃ、および２５Ａ〜２５Ｌに例示されているステップの後に、図２５Ｐに例示されているステップを実行する。その後、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。

ダイソーイングプロセスの後に、半導体ウェハ１０から切り出された半導体チップをチップパッケージにパッケージングすることができる。チップパッケージにおいて、半導体チップは、ボールグリッドアレイ（ＢＧＡ）基板、プリント回路基板、半導体チップ、金属基板、ガラス基板、またはセラミック基板などの外部回路に、底部スキーム１０３の金属バンプまたはピラー２７を通して接続することができ、半導体チップの底部スキーム１０３の金属バンプまたはピラー２７を、底部スキーム１０３の相互接続構造８８を通して、内部回路２１、２２、２３、および２４ならびにオフチップバッファ４２に接続することができる。

図２５Ｑは、好適な１つまたは複数のプロセスによって、例えば、以下のステップによって形成されうる、半導体ウェハを示す断面図である。第１に、図２４Ａに例示されている半導体ウェハ１０は、金属トレースまたはパッド６００の複数の領域６００ａを露出するために、パッシベーション層５内に複数の開口部５３１、５３２、５３４、５３９、および５３９’を備える。開口部５３１、５３２、５３４、５３９、および５３９’は、金属トレースまたはパッド６００の領域６００ａの上にあり、金属トレースまたはパッド６００の領域６００ａは、開口部５３１、５３２、５３４、５３９、および５３９’の底部にある。次に、フラックス３２を開口部５３１、５３２、５３４、５３９、および５３９'内に、また開口部５３１、５３２、５３４、５３９、および５３９'によって露出されている金属トレースまたはパッド６００の領域６００ａ上に形成することができる。次に、図２４Ｂに例示されているステップを実行することができる。次に、シリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅを、薄化シリコン基板１内に形成することができ、絶縁層３を、薄化シリコン基板１の裏面１ａ上に、またシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅの側壁上に形成することができ、これは、図２４Ｃ〜２４Ｈまたは図２４Ｉ〜２４Ｎに例示されているステップとして参照することができる。次に、相互接続構造８８をシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅ内に、また薄化シリコン基板１の裏面１ａに形成することができ、これは、図２５Ａ〜２５Ｆに例示されているステップとして参照することができる。次に、ポリマー層１４および金属バンプまたはピラー２７を含む構造を薄化シリコン基板１の裏面１ａに形成することができ、これは、図２５Ｐに例示されているステップとして参照することができる。したがって、図２５Ｐに示されている底部スキーム１０３と同じ底部スキーム１０３を薄化シリコン基板１の裏面１ａに形成することができる。

図２５Ｑに示されている構造を形成した後に、フラックス３２を除去する。次に、説明を簡単にするために逆にした図とともに例示されている以下のステップに従って、図１５Ｈ、１５Ｋ〜１５Ｍ、１６Ｌ、１６Ｍ、１７Ｊ、１８Ｉ、１９Ｈ、および２０に例示されているオーバーパッシベーションスキーム１０２のそれぞれを、代替的に、薄化シリコン基板１の活性側でパッシベーション層５の上に形成することができる。その後、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。ダイソーイングプロセスの後に、半導体ウェハ１０から切り出された半導体チップをチップパッケージにパッケージングすることができる。チップパッケージにおいて、半導体チップは、ボールグリッドアレイ（ＢＧＡ）基板、プリント回路基板、半導体チップ、金属基板、ガラス基板、またはセラミック基板などの第１の外部回路に、底部スキーム１０３の金属バンプまたはピラー２７を通して接続することができ、および／またはボールグリッドアレイ（ＢＧＡ）基板、プリント回路基板、半導体チップ、金属基板、ガラス基板、またはセラミック基板などの第２の外部回路に、図１５Ｈ、１５Ｋ〜１５Ｍ、１６Ｌ、１６Ｍ、１７Ｊ、１８Ｉ、１９Ｈ、および２０に例示されているオーバーパッシベーションスキーム１０２のうち１つを通して接続することができる。相互接続構造８８は、オフチップバッファ４２を内部回路２１、２２、２３、および２４に接続し、金属バンプまたはピラー２７をオフチップバッファ４２に、またオフチップＥＳＤ回路４３に、また内部回路２１、２２、２３、および２４に接続する。

図２５Ｒは、好適な１つまたは複数のプロセスによって、例えば、以下のステップによって形成されうる、半導体ウェハを示す断面図である。第１に、図２４Ａに例示されている半導体ウェハ１０は、金属トレースまたはパッド６００の複数の領域６００ａを露出するために、パッシベーション層５内に複数の開口部５３１、５３２、５３４、５３９、および５３９’を備える。開口部５３１、５３２、５３４、５３９、および５３９’は、金属トレースまたはパッド６００の領域６００ａの上にあり、金属トレースまたはパッド６００の領域６００ａは、開口部５３１、５３２、５３４、５３９、および５３９’の底部にある。次に、金属パッド、バンプ、またはトレース３４ａをパッシベーション層５上に、また開口部５３１、５３２、５３４、５３９、および５３９’によって露出されている金属トレースまたはパッド６００の領域６００ａ上に形成することができ、これは、図２５Ｎに例示されているプロセスとして参照することができる。図２５Ｒに示されている金属パッド、バンプ、またはトレース３４ａの詳細は、図２５Ｎに例示されているような金属パッド、バンプ、またはトレース３４ａの詳細として参照することができる。金属パッド、バンプ、またはトレースを形成した後、図２４Ｂに例示されているステップを実行することができる。次に、シリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅを、薄化シリコン基板１内に形成することができ、絶縁層３を、薄化シリコン基板１の裏面１ａ上に、またシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅの側壁上に形成することができ、これは、図２４Ｃ〜２４Ｈまたは図２４Ｉ〜２４Ｎに例示されているステップとして参照することができる。次に、相互接続構造８８をシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅ内に、また薄化シリコン基板１の裏面１ａに形成することができ、これは、図２５Ａ〜２５Ｆに例示されているステップとして参照することができる。次に、ポリマー層１４および金属バンプまたはピラー２７を含む構造を薄化シリコン基板１の裏面１ａに形成することができ、これは、図２５Ｐに例示されているステップとして参照することができる。したがって、図２５Ｐに示されている底部スキーム１０３と同じ底部スキーム１０３を薄化シリコン基板１の裏面１ａに形成することができる。あるいは、金属パッド、バンプ、またはトレース３４ａをパッシベーション層５上に、また開口部５３１、５３２、５３４、５３９、および５３９’によって露出されている金属トレースまたはパッド６００の領域６００ａ上に形成するステップを、金属バンプまたはピラー２７を形成した後に実行することができる。

図２５Ｒに示されている構造を形成した後に、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。ダイソーイングプロセスの後に、半導体ウェハ１０から切り出された半導体チップをチップパッケージにパッケージングすることができる。チップパッケージにおいて、半導体チップは、金属パッド、バンプ、またはトレース３４ａを通して、プリント回路基板、半導体チップ、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの第１の外部回路に、また、底部スキーム１０３の金属バンプまたはピラー２７を通して、プリント回路基板、ボールグリッドアレイ（ＢＧＡ）基板、半導体チップ、金属基板、ガラス基板、またはセラミック基板などの第２の外部回路に、接続することができる。相互接続構造８８は、オフチップバッファ４２を内部回路２１、２２、２３、および２４に接続し、金属バンプまたはピラー２７をオフチップバッファ４２に、またオフチップＥＳＤ回路４３に、また内部回路２１、２２、２３、および２４に接続する。

図２５Ｓは、好適な１つまたは複数のプロセスによって、例えば、以下のステップによって形成されうる、半導体ウェハを示す断面図である。第１に、図２４Ａに例示されている半導体ウェハ１０は、金属トレースまたはパッド６００の複数の領域６００ａを露出するために、パッシベーション層５内に複数の開口部５３１、５３２、５３４、５３９、および５３９’を備える。開口部５３１、５３２、５３４、５３９、および５３９’は、金属トレースまたはパッド６００の領域６００ａの上にあり、金属トレースまたはパッド６００の領域６００ａは、開口部５３１、５３２、５３４、５３９、および５３９’の底部にある。次に、接着／バリア／シード層８０１１および金属層８０１２からなるパターン形成回路層８０１をパッシベーション層５上に、また開口部５３１、５３２、５３４、５３９、および５３９’によって露出される金属トレースまたはパッド６００の領域６００ａ上に形成することができ、これは図１５Ｄ〜１５Ｈに例示されているステップとして参照することができる。次に、ポリマー層９８が、パターン形成回路層８０１の金属層８０１２上に、またパッシベーション層５上に形成され、ポリマー層９８内の開口部９８０は、パターン形成回路層８０１の金属層８０１２の接点８０１ａの上にあり、それを露出し、これは、図１５Ｉに例示されているプロセスとして参照することができる。したがって、オーバーパッシベーションスキーム１０２は、薄化シリコン基板１の活性側において、パターン形成回路層８０１およびポリマー層９８とともに形成することができる。次に、フラックス３２は、開口部９８０内に、また開口部９８０によって露出されている金属層８０１２の接点８０１ａ上に形成される。次に、図２４Ｂに例示されているステップを実行することができる。次に、シリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅを、薄化シリコン基板１内に形成することができ、絶縁層３を、薄化シリコン基板１の裏面１ａ上に、またシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅの側壁上に形成することができ、これは、図２４Ｃ〜２４Ｈまたは図２４Ｉ〜２４Ｎに例示されているステップとして参照することができる。次に、相互接続構造８８をシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅ内に、また薄化シリコン基板１の裏面１ａに形成することができ、これは、図２５Ａ〜２５Ｆに例示されているステップとして参照することができる。次に、ポリマー層１４および金属バンプまたはピラー２７を含む構造を薄化シリコン基板１の裏面１ａに形成することができ、これは、図２５Ｐに例示されているステップとして参照することができる。したがって、図２５Ｐに示されている底部スキーム１０３と同じ底部スキーム１０３を薄化シリコン基板１の裏面１ａに形成することができる。あるいは、パターン形成回路層８０１およびポリマー層９８を形成するステップは、金属バンプまたはピラー２７を形成した後に実行することができる。

図２５Ｓに示されている構造を形成した後に、フラックス３２を除去することができる。その後、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。ダイソーイングプロセスの後に、半導体ウェハ１０から切り出された半導体チップをチップパッケージにパッケージングすることができる。チップパッケージにおいて、半導体チップは、プリント回路基板、半導体チップ、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの第１の外部回路に、金線または銅線をワイヤボンディングでオーバーパッシベーションスキーム１０２のパターン形成回路層８０１の金、銅、またはアルミニウムの接点８０１ａに、また第１の外部回路に、接合することによって、または、オーバーパッシベーションスキーム１０２のパターン形成回路層８０１の接点８０１ａを、第１の外部回路の金層もしくはスズ合金層とハンダ接合することによって、接続することができ、また、底部スキーム１０３の金属バンプまたはピラー２７を通して、プリント回路基板、ボールグリッドアレイ（ＢＧＡ）基板、半導体チップ、金属基板、ガラス基板、またはセラミック基板などの第２の外部回路に接続することができる。相互接続構造８８は、オフチップバッファ４２を内部回路２１、２２、２３、および２４に接続し、金属バンプまたはピラー２７をオフチップバッファ４２に、またオフチップＥＳＤ回路４３に、また内部回路２１、２２、２３、および２４に接続する。

図２５Ｔは、好適な１つまたは複数のプロセスによって、例えば、以下のステップによって形成されうる、半導体ウェハを示す断面図である。第１に、図２４Ａに例示されている半導体ウェハ１０は、金属トレースまたはパッド６００の複数の領域６００ａを露出するために、パッシベーション層５内に複数の開口部５３１、５３２、５３４、５３９、および５３９’を備える。開口部５３１、５３２、５３４、５３９、および５３９’は、金属トレースまたはパッド６００の領域６００ａの上にあり、金属トレースまたはパッド６００の領域６００ａは、開口部５３１、５３２、５３４、５３９、および５３９’の底部にある。次に、接着／バリア／シード層８０１１および金属層８０１２からなるパターン形成回路層８０１をパッシベーション層５上に、また開口部５３１、５３２、５３４、５３９、および５３９’によって露出される金属トレースまたはパッド６００の領域６００ａ上に形成することができ、これは図１５Ｄ〜１５Ｈに例示されているステップとして参照することができる。次に、ポリマー層９８が、パターン形成回路層８０１の金属層８０１２上に、またパッシベーション層５上に形成され、ポリマー層９８内の複数の開口部９８０は、パターン形成回路層８０１の金属層８０１２の複数の接点８０１ａの上にあり、それらを露出し、これは、図１５Ｍに例示されているプロセスとして参照することができる。次に、金属層８９ａ、８９ｂ、および８９ｃによって形成される複数の金属バンプ８９をポリマー層９８上に、また開口部９８０によって露出されている金属層８０１２の接点８０１ａ上に形成することができ、これは、図１５Ｍに例示されているプロセスとして参照することができる。したがって、オーバーパッシベーションスキーム１０２は、薄化シリコン基板１の活性側において、パターン形成回路層８０１、ポリマー層９８、および金属バンプ８９とともに形成することができる。金属バンプ８９を形成した後、図２４Ｂに例示されているステップを実行することができる。次に、シリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅを、薄化シリコン基板１内に形成することができ、絶縁層３を、薄化シリコン基板１の裏面１ａ上に、またシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅの側壁上に形成することができ、これは、図２４Ｃ〜２４Ｈまたは図２４Ｉ〜２４Ｎに例示されているステップとして参照することができる。次に、相互接続構造８８をシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅ内に、また薄化シリコン基板１の裏面１ａに形成することができ、これは、図２５Ａ〜２５Ｆに例示されているステップとして参照することができる。次に、ポリマー層１４および金属バンプまたはピラー２７を含む構造を薄化シリコン基板１の裏面１ａに形成することができ、これは、図２５Ｐに例示されているステップとして参照することができる。したがって、図２５Ｐに示されている底部スキーム１０３と同じ底部スキーム１０３を薄化シリコン基板１の裏面１ａに形成することができる。あるいは、パターン形成回路層８０１、ポリマー層９８、金属層８９ａ、および金属バンプ８９を形成するステップは、金属バンプまたはピラー２７を形成した後に実行することができる。

図２５Ｔに示されている構造を形成した後に、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。ダイソーイングプロセスの後に、半導体ウェハ１０から切り出された半導体チップをチップパッケージにパッケージングすることができる。チップパッケージにおいて、半導体チップは、オーバーパッシベーションスキーム１０２の金属バンプ８９を通して、プリント回路基板、ボールグリッドアレイ（ＢＧＡ）基板、半導体チップ、金属基板、ガラス基板、またはセラミック基板などの第１の外部回路に、また、底部スキーム１０３の金属バンプまたはピラー２７を通して、プリント回路基板、ボールグリッドアレイ（ＢＧＡ）基板、半導体チップ、金属基板、ガラス基板、またはセラミック基板などの第２の外部回路に、接続することができる。相互接続構造８８は、オフチップバッファ４２を内部回路２１、２２、２３、および２４に接続し、金属バンプまたはピラー２７をオフチップバッファ４２に、またオフチップＥＳＤ回路４３に、また内部回路２１、２２、２３、および２４に接続する。パターン形成回路層８０１は、オフチップバッファ４２を内部回路２１、２２、２３、および２４に接続し、金属バンプ８９をオフチップバッファ４２に、またオフチップＥＳＤ回路４３に、また内部回路２１、２２、２３、および２４に接続する。

図２５Ｕは、好適な１つまたは複数のプロセスによって、例えば、以下のステップによって形成されうる、パッケージを示す断面図である。第１に、図２４Ａに例示されている半導体ウェハ１０は、金属トレースまたはパッド６００の複数の領域６００ａを露出するために、パッシベーション層５内に複数の開口部５３１、５３２、５３４、５３９、および５３９’を備える。開口部５３１、５３２、５３４、５３９、および５３９’は、金属トレースまたはパッド６００の領域６００ａの上にあり、金属トレースまたはパッド６００の領域６００ａは、開口部５３１、５３２、５３４、５３９、および５３９’の底部にある。次に、接着／バリア／シード層８０１１および金属層８０１２からなるパターン形成回路層８０１をパッシベーション層５上に、また開口部５３１、５３２、５３４、５３９、および５３９’によって露出される金属トレースまたはパッド６００の領域６００ａ上に形成することができ、これは図１５Ｄ〜１５Ｈに例示されているステップとして参照することができる。次に、ポリマー層９８が、パターン形成回路層８０１の金属層８０１２上に、またパッシベーション層５上に形成され、ポリマー層９８内の複数の開口部９８０は、パターン形成回路層８０１の金属層８０１２の複数の接点８０１ａの上にあり、それらを露出し、これは、図１５Ｉに例示されているプロセスとして参照することができる。したがって、オーバーパッシベーションスキーム１０２は、薄化シリコン基板１の活性側において、パターン形成回路層８０１およびポリマー層９８とともに形成することができる。次に、フラックスを、開口部９８０内に、また開口部９８０によって露出されている金属層８０１２の接点８０１ａ上に形成することができる。

フラックスを形成した後、図２４Ｂに例示されているステップを実行することができる。次に、シリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅを、薄化シリコン基板１内に形成することができ、絶縁層３を、薄化シリコン基板１の裏面１ａ上に、またシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅの側壁上に形成することができ、これは、図２４Ｃ〜２４Ｈまたは図２４Ｉ〜２４Ｎに例示されているステップとして参照することができる。次に、相互接続構造８８をシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅ内に、また薄化シリコン基板１の裏面１ａに形成することができ、これは、図２５Ａ〜２５Ｆに例示されているステップとして参照することができる。次に、ポリマー層１４を相互接続構造８８のバルク金属層９上に、また絶縁層３上に形成することができ、ポリマー層１４内の複数の開口部１４ａは、バルク金属層９の複数の領域の上にあり、それらの領域を露出し、これは、図２５Ｇに例示されているステップとして参照することができる。したがって、薄化シリコン基板１の裏面１ａの底部スキーム１０３は、絶縁層３、金属層４および９によって形成される相互接続構造８８、およびポリマー層１４とともに形成することができ、ポリマー層１４内の開口部１４ａは、相互接続構造８８の上にある。次に、フラックスを除去して、開口部９８０によって露出されている金属層８０１２の接点８０１ａを露出させる。

あるいは、図２４Ｂに例示されているステップを、パターン形成回路層８０１およびポリマー層９８を形成するステップの前に実行することができる。次に、シリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅを、薄化シリコン基板１内に形成することができ、絶縁層３を、薄化シリコン基板１の裏面１ａ上に、またシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅの側壁上に形成することができ、これは、図２４Ｃ〜２４Ｈまたは図２４Ｉ〜２４Ｎに例示されているステップとして参照することができる。次に、相互接続構造８８、ポリマー層１４、およびポリマー層１４内の開口部１４ａを含む構造を薄化シリコン基板１の裏面１ａに形成することができ、これは、図２５Ａ〜２５Ｇに例示されているステップとして参照することができる。次に、フラックスを、開口部１４ａ内に、また開口部１４ａによって露出されているバルク金属層９の領域上に形成することができる。次に、パターン形成回路層８０１、ポリマー層９８、およびポリマー層９８内の開口部９８０を薄化シリコン基板１の活性側に形成することができ、これは、図１５Ｄ〜１５Ｉに例示されているステップとして参照することができる。次に、フラックスを除去して、開口部９８０によって露出されている金属層８０１２の接点８０１ａを露出させる。

フラックスを除去した後、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。その後、ワイヤボンディングプロセスを使用して、ワイヤボンディング接合金線またはワイヤボンディング接合銅線などの複数のワイヤボンディング接合ワイヤ１２９を、半導体ウェハ１０から切り出した半導体チップのスキーム１０２および１０３上に接合することができる。例えば、ワイヤボンディング接合ワイヤ１２９は、開口部１４ａによって露出されているバルク金属層９の金、銅、アルミニウム、またはパラジウムの領域と、また開口部９８０によって露出されている金属層８０１２の金、銅、アルミニウム、またはパラジウムの領域８０１ａと、ボールボンディングで接合された、ワイヤボンディング接合金線とすることができる。あるいは、ワイヤボンディング接合ワイヤ１２９は、開口部１４ａによって露出されているバルク金属層９の金、銅、アルミニウム、またはパラジウムの領域と、また開口部９８０によって露出されている金属層８０１２の金、銅、アルミニウム、またはパラジウムの領域８０１ａと、ボールボンディングで接合された、ワイヤボンディング接合銅線とすることができる。

図２５Ｖは、好適な１つまたは複数のプロセスによって、例えば、以下のステップによって形成されうる、パッケージを示す断面図である。第１に、図２４Ａに例示されている半導体ウェハ１０は、金属トレースまたはパッド６００の複数の領域６００ａを露出するために、パッシベーション層５内に複数の開口部５３１、５３２、５３４、５３９、および５３９’を備える。開口部５３１、５３２、５３４、５３９、および５３９’は、金属トレースまたはパッド６００の領域６００ａの上にあり、金属トレースまたはパッド６００の領域６００ａは、開口部５３１、５３２、５３４、５３９、および５３９’の底部にある。次に、接着／バリア／シード層８０１１および金属層８０１２からなるパターン形成回路層８０１をパッシベーション層５上に、また開口部５３１、５３２、５３４、５３９、および５３９’によって露出される金属トレースまたはパッド６００の領域６００ａ上に形成することができ、これは図１５Ｄ〜１５Ｈに例示されているステップとして参照することができる。次に、ポリマー層９８が、パターン形成回路層８０１の金属層８０１２上に、またパッシベーション層５上に形成され、ポリマー層９８内の複数の開口部９８０は、パターン形成回路層８０１の金属層８０１２の複数の接点８０１ａの上にあり、それらを露出し、これは、図１５Ｉに例示されているプロセスとして参照することができる。したがって、オーバーパッシベーションスキーム１０２は、薄化シリコン基板１の活性側において、パターン形成回路層８０１およびポリマー層９８とともに形成することができる。次に、フラックスを、開口部９８０内に、また開口部９８０によって露出されている金属層８０１２の接点８０１ａ上に形成することができる。

フラックスを形成した後、図２４Ｂに例示されているステップを実行することができる。次に、シリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅを、薄化シリコン基板１内に形成することができ、絶縁層３を、薄化シリコン基板１の裏面１ａ上に、またシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅの側壁上に形成することができ、これは、図２４Ｃ〜２４Ｈまたは図２４Ｉ〜２４Ｎに例示されているステップとして参照することができる。次に、相互接続構造８８をシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅ内に、また薄化シリコン基板１の裏面１ａに形成することができ、これは、図２５Ａ〜２５Ｆに例示されているステップとして参照することができる。次に、ポリマー層１４および金属バンプまたはピラー２７を含む構造を薄化シリコン基板１の裏面１ａに形成することができ、これは、図２５Ｐに例示されているステップとして参照することができる。したがって、図２５Ｐに示されている底部スキーム１０３と同じ底部スキーム１０３を薄化シリコン基板１の裏面１ａに形成することができる。次に、フラックスを除去して、開口部９８０によって露出されている金属層８０１２の接点８０１ａを露出させる。

フラックスを除去した後、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。ダイソーイングプロセスの後に、半導体ウェハ１０から切り出された半導体チップをチップパッケージにパッケージングすることができる。チップパッケージにおいて、半導体チップは、プリント回路基板、ボールグリッドアレイ（ＢＧＡ）基板、半導体チップ、金属基板、ガラス基板、またはセラミック基板などの第１の外部回路に、ワイヤボンディングで金線または銅線などの複数のワイヤ１２９をオーバーパッシベーションスキーム１０２の金属層８０１２の領域８０１ａに、また第１の外部回路に接合することによって、接続することができ、また、底部スキーム１０３の金属バンプまたはピラー２７を第２の外部回路と接合することによって、プリント回路基板、ボールグリッドアレイ（ＢＧＡ）基板、半導体チップ、金属基板、ガラス基板、またはセラミック基板などの第２の外部回路に接続することができる。

例えば、ワイヤボンディングプロセスを使用することで、ワイヤボンディング接合ワイヤ１２９を、開口部９８０によって露出されている金属層８０１２の金、銅、アルミニウム、またはパラジウムの領域８０１ａと、ボールボンディングで接合された、ワイヤボンディング接合金線とすることができる。あるいは、ワイヤボンディングプロセスを使用することで、ワイヤボンディング接合ワイヤ１２９を、開口部９８０によって露出されている金属層８０１２の金、銅、アルミニウム、またはパラジウムの領域８０１ａと、ボールボンディングで接合された、ワイヤボンディング接合銅線とすることができる。

あるいは、図２４Ｂに例示されているステップを、パターン形成回路層８０１およびポリマー層９８を形成するステップの前に実行することができる。次に、シリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅを、薄化シリコン基板１内に形成することができ、絶縁層３を、薄化シリコン基板１の裏面１ａ上に、またシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅの側壁上に形成することができ、これは、図２４Ｃ〜２４Ｈまたは図２４Ｉ〜２４Ｎに例示されているステップとして参照することができる。次に、相互接続構造８８をシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅ内に、また薄化シリコン基板１の裏面１ａに形成することができ、これは、図２５Ａ〜２５Ｆに例示されているステップとして参照することができる。次に、ポリマー層１４、開口部１４ａ、および金属バンプまたはピラー２７を含む構造を薄化シリコン基板１の裏面１ａに形成することができ、これは、図２５Ｐに例示されているステップとして参照することができる。次に、パターン形成回路層８０１、ポリマー層９８、およびポリマー層９８内の開口部９８０を薄化シリコン基板１の活性側に形成することができ、これは、図１５Ｄ〜１５Ｉに例示されているステップとして参照することができる。次に、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。その後、ワイヤボンディングプロセスを使用することで、ワイヤボンディング接合金線またはワイヤボンディング接合銅線などのワイヤボンディング接合ワイヤ１２９を、半導体チップの開口部９８０によって露出されている金属層８０１２の領域８０１ａ上に接合することができる。

図２５Ｗは、好適な１つまたは複数のプロセスによって、例えば、以下のステップによって形成されうる、パッケージを示す断面図である。第１に、図２４Ａに例示されている半導体ウェハ１０は、金属トレースまたはパッド６００の複数の領域６００ａを露出するために、パッシベーション層５内に複数の開口部５３１、５３２、５３４、５３９、および５３９’を備える。開口部５３１、５３２、５３４、５３９、および５３９’は、金属トレースまたはパッド６００の領域６００ａの上にあり、金属トレースまたはパッド６００の領域６００ａは、開口部５３１、５３２、５３４、５３９、および５３９’の底部にある。次に、接着／バリア／シード層８０１１および金属層８０１２からなるパターン形成回路層８０１をパッシベーション層５上に、また開口部５３１、５３２、５３４、５３９、および５３９’によって露出される金属トレースまたはパッド６００の領域６００ａ上に形成することができ、これは図１５Ｄ〜１５Ｈに例示されているステップとして参照することができる。次に、ポリマー層９８が、パターン形成回路層８０１の金属層８０１２上に、またパッシベーション層５上に形成され、ポリマー層９８内の複数の開口部９８０は、パターン形成回路層８０１の金属層８０１２の複数の接点８０１ａの上にあり、それらを露出し、これは、図１５Ｍに例示されているプロセスとして参照することができる。次に、金属層８９ａ、８９ｂ、および８９ｃによって形成される複数の金属バンプ８９をポリマー層９８上に、また開口部９８０によって露出されている金属層８０１２の接点８０１ａ上に形成することができ、これは、図１５Ｍに例示されているステップとして参照することができる。したがって、オーバーパッシベーションスキーム１０２は、薄化シリコン基板１の活性側において、パターン形成回路層８０１、ポリマー層９８、および金属バンプ８９とともに形成することができる。

金属バンプ８９を形成した後、図２４Ｂに例示されているステップを実行することができる。次に、シリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅを、薄化シリコン基板１内に形成することができ、絶縁層３を、薄化シリコン基板１の裏面１ａ上に、またシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅの側壁上に形成することができ、これは、図２４Ｃ〜２４Ｈまたは図２４Ｉ〜２４Ｎに例示されているステップとして参照することができる。次に、相互接続構造８８をシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅ内に、また薄化シリコン基板１の裏面１ａに形成することができ、これは、図２５Ａ〜２５Ｆに例示されているステップとして参照することができる。次に、ポリマー層１４を相互接続構造８８のバルク金属層９上に、また絶縁層３上に形成することができ、ポリマー層１４内の複数の開口部１４ａは、バルク金属層９の複数の領域の上にあり、それらの領域を露出し、これは、図２５Ｇに例示されているステップとして参照することができる。したがって、薄化シリコン基板１の裏面１ａの底部スキーム１０３は、絶縁層３、金属層４および９によって形成される相互接続構造８８、およびポリマー層１４とともに形成され、ポリマー層１４内の開口部１４ａは、相互接続構造８８の上にある。底部スキーム１０３を形成した後、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。

ダイソーイングプロセスの後に、半導体ウェハ１０から切り出された半導体チップをチップパッケージにパッケージングすることができる。チップパッケージにおいて、半導体チップは、プリント回路基板、ボールグリッドアレイ（ＢＧＡ）基板、半導体チップ、金属基板、ガラス基板、またはセラミック基板などの第１の外部回路に、オーバーパッシベーションスキーム１０２の金属バンプ８９を第１の外部回路と接合することによって、接続することができ、また、プリント回路基板、ボールグリッドアレイ（ＢＧＡ）基板、半導体チップ、金属基板、ガラス基板、またはセラミック基板などの第２の外部回路に、ワイヤボンディングで金線または銅線などの複数のワイヤ１２９を底部スキーム１０３のバルク金属層９に、また第２の外部回路に接合することによって、接続することができる。

例えば、ワイヤボンディングプロセスを使用することで、ワイヤボンディング接合ワイヤ１２９を、開口部１４ａによって露出されているバルク金属層９の金、銅、アルミニウム、またはパラジウムの領域と、ボールボンディングで接合された、ワイヤボンディング接合金線とすることができる。あるいは、ワイヤボンディングプロセスを使用することで、ワイヤボンディング接合ワイヤ１２９を、開口部１４ａによって露出されているバルク金属層９の金、銅、アルミニウム、またはパラジウムの領域と、ボールボンディングで接合された、ワイヤボンディング接合銅線とすることができる。

あるいは、図２４Ｂに例示されているステップを、パターン形成回路層８０１、ポリマー層９８、および金属バンプ８９を形成するステップの前に実行することができる。次に、シリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅを、薄化シリコン基板１内に形成することができ、絶縁層３を、薄化シリコン基板１の裏面１ａ上に、またシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅの側壁上に形成することができ、これは、図２４Ｃ〜２４Ｈまたは図２４Ｉ〜２４Ｎに例示されているステップとして参照することができる。次に、相互接続構造８８をシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅ内に、また薄化シリコン基板１の裏面１ａに形成することができ、これは、図２５Ａ〜２５Ｆに例示されているステップとして参照することができる。次に、ポリマー層１４およびポリマー層１４内の開口部１４ａを薄化シリコン基板１の裏面１ａに形成することができ、これは、図２５Ｇに例示されているステップとして参照することができる。次に、フラックスを、開口部１４ａ内に、また開口部１４ａによって露出されているバルク金属層９の領域上に形成することができる。次に、パターン形成回路層８０１、ポリマー層９８、および金属バンプ８９を含む構造を薄化シリコン基板１の活性側に形成することができ、これは、図１５Ｄ〜１５Ｈおよび１５Ｍに例示されているステップとして参照することができる。次に、フラックスを除去する。その後、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。ダイソーイングプロセスの後に、ワイヤボンディングプロセスを使用することで、ワイヤボンディング接合金線またはワイヤボンディング接合銅線などのワイヤボンディング接合ワイヤ１２９を、半導体チップのポリマー層１４内の開口部１４ａによって露出されているバルク金属層９の領域上に接合することができる。

図２６Ａ〜２６Ｇは、本開示による、半導体ウェハの裏面における底部構造技術の底部スキーム１０３を形成するためのプロセスを示す断面図である。図２６Ａを参照すると、図２４Ｂ、２４Ｃ、および２５Ａ〜２５Ｄに例示されているステップの後、１から２００マイクロメートルまでの範囲、好ましくは２から１５０マイクロメートルまでの範囲の厚さを有する、ポジ型フォトレジスト層またはネガ型フォトレジスト層などの、フォトレジスト層５１が、スピンオンコーティングプロセス、スクリーン印刷プロセス、ラミネート加工プロセス、またはスプレープロセスによって、フォトレジスト層２９上に、また前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層上に形成されうることがわかる。次に、露光および現像のプロセスでフォトレジスト層５１のパターン形成を行って、前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層の複数の領域９ａを露出する複数の開口部５１ａをフォトレジスト層５１内に形成する。例えば、１Ｘステッパーまたは１Ｘコンタクトアライナーを使用することで、露光プロセスにおいてフォトレジスト層５１を露光することができる。開口部５１ａのそれぞれは、例えば、１０から３０マイクロメートルまでの範囲、２０から５０マイクロメートルまでの範囲、または５０から１５０マイクロメートルまでの範囲など、５マイクロメートルより大きい所望の幅Ｗ３を有する。

例えば、フォトレジスト層５１は、好適な１つまたは複数のプロセスによって、例えば、１から２００マイクロメートルまでの範囲、好ましくは２から１５０マイクロメートルまでの範囲の厚さを有するポジ型感光性ポリマー層を、前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層上に、またフォトレジスト層２９上に、スピンオンコーティングし、次いで、Ｇ線、Ｈ線、およびＩ線のうちの少なくとも２つにより１Ｘステッパーまたはコンタクトアライナーを使用して感光性ポリマー層を露光し、Ｇ線は例えば約４３４から４３８ｎｍまでの範囲の波長を有し、Ｈ線は例えば約４０３から４０７ｎｍまでの範囲の波長を有し、Ｉ線は例えば約３６３から３６７ｎｍまでの範囲の波長を有し、次いで、現像液を半導体ウェハ１０にスプレーし、塗るか、または半導体ウェハ１０を現像液中に浸漬することによって、露出されているポリマー層を現像し、次いで、脱イオン水を使用して半導体ウェハ１０を洗浄し、半導体ウェハ１０を回転して半導体ウェハ１０を乾燥させることによって形成されうる。現像した後、Ｏ₂プラズマまたは２００ＰＰＭ未満のフッ素、および酸素を含むプラズマを使用することによって、バルク金属層９から残留ポリマー材料もしくは他の汚染物質を除去するスカム除去プロセスを実行することができる。これらのプロセスによって、フォトレジスト層５１に、前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層の領域９ａを露出する開口部５ａを使用してパターン形成を行うことができる。

図２６Ｂを参照すると、図２６Ａに例示されているステップの後に、１マイクロメートルより大きい厚さを有する複数の金属バンプまたはピラー２７を開口部５１ａ内に、また開口部５１ａによって露出されている前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層の領域９ａ上に形成することができることがわかる。金属バンプまたはピラー２７の材料として、金、ニッケル、スズ、ハンダ、パラジウム、銅、アルミニウム、または前記の材料の複合材が挙げられる。

例えば、金属バンプまたはピラー２７は、好適な１つまたは複数のプロセスによって、例えば、バルク金属層９の銅を電気メッキするために前記の電気メッキ溶液を使用して、１０から１５０マイクロメートルまでの範囲、好ましくは２０から１００マイクロメートルまでの範囲の厚さになるように、銅層を開口部５１ａ内に、また開口部５１ａによって露出されている前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層の領域９ａ上に、電気メッキすることによって形成される単一の金属層からなるものとしてよい。

あるいは、金属バンプまたはピラー２７は、好適な１つまたは複数のプロセスによって、例えば、バルク金属層９の金を電気メッキするために前記の電気メッキ溶液を使用して、１から３０マイクロメートルまでの範囲、好ましくは１から２５マイクロメートルまでの範囲の厚さになるように、金層を開口部５１ａ内に、また開口部５１ａによって露出されている前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層の領域９ａ上に、電気メッキすることによって形成される単一の金属層からなるものとしてよい。

あるいは、金属バンプまたはピラー２７は、好適な１つまたは複数のプロセスによって、例えば、バルク金属層９のパラジウムを電気メッキするために前記の電気メッキ溶液を使用して、１から３０マイクロメートルまでの範囲、好ましくは１から２５マイクロメートルまでの範囲の厚さになるように、パラジウム層を開口部５１ａ内に、また開口部５１ａによって露出されている前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層の領域９ａ上に、電気メッキすることによって形成される単一の金属層からなるものとしてよい。

あるいは、金属バンプまたはピラー２７は、好適な１つまたは複数のプロセスによって、例えば、バルク金属層９のニッケルを電気メッキするために前記の電気メッキ溶液を使用して、１から１００マイクロメートルまでの範囲、好ましくは５から６０マイクロメートルまでの範囲の厚さになるように、ニッケル層を開口部５１ａ内に、また開口部５１ａによって露出されている前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層の領域９ａ上に、電気メッキすることによって形成される単一の金属層からなるものとしてよい。

あるいは、金属バンプまたはピラー２７は、好適な１つまたは複数のプロセスによって、例えば、バルク金属層９の銅を電気メッキするために前記の電気メッキ溶液を使用して、１０から１５０マイクロメートルまでの範囲、好ましくは２０から１００マイクロメートルまでの範囲の厚さになるように、銅層を開口部５１ａ内に、また開口部５１ａによって露出されている前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層の領域９ａ上に、電気メッキし、次いで、バルク金属層９の金を電気メッキするか、または無電解メッキするために前記の電気メッキ溶液または無電解メッキ溶液を使用して、０．００５から１０マイクロメートルまでの範囲、好ましくは０．０５から１マイクロメートルまでの範囲の厚さになるように、金層を開口部５１ａ内に、また開口部５１ａ内の電気メッキされた銅層上に電気メッキするか、または無電解メッキすることによって形成される二重金属層からなるものとしてよい。

あるいは、金属バンプまたはピラー２７は、好適な１つまたは複数のプロセスによって、例えば、バルク金属層９の銅を電気メッキするために前記の電気メッキ溶液を使用して、１０から１５０マイクロメートルまでの範囲、好ましくは２０から１００マイクロメートルまでの範囲の厚さになるように、銅層を開口部５１ａ内に、また開口部５１ａによって露出されている前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層の領域９ａ上に、電気メッキし、次いで、バルク金属層９のパラジウムを電気メッキするか、または無電解メッキするために前記の電気メッキ溶液または無電解メッキ溶液を使用して、０．００５から１０マイクロメートルまでの範囲、好ましくは０．０５から１マイクロメートルまでの範囲の厚さになるように、パラジウム層を開口部５１ａ内に、また開口部５１ａ内の電気メッキされた銅層上に電気メッキするか、または無電解メッキすることによって形成される二重金属層からなるものとしてよい。

あるいは、金属バンプまたはピラー２７は、好適な１つまたは複数のプロセスによって、例えば、バルク金属層９のニッケルを電気メッキするか、または無電解メッキするために前記の電気メッキ溶液または無電解メッキ溶液を使用して、１から１５マイクロメートルまでの範囲、好ましくは２から１０マイクロメートルまでの範囲の厚さになるように、ニッケル層を開口部５１ａ内に、また開口部５１ａによって露出されている前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層の領域９ａ上に、電気メッキするか、または無電解メッキし、次いで、バルク金属層９の金を電気メッキするか、または無電解メッキするために前記の電気メッキ溶液または無電解メッキ溶液を使用して、０．００５から１０マイクロメートルまでの範囲、好ましくは０．０５から０．１マイクロメートルまでの範囲の厚さになるように、金層を開口部５１ａ内に、また開口部５１ａ内の電気メッキされた、または無電解メッキされたニッケル層上に電気メッキするか、または無電解メッキすることによって形成される二重金属層からなるものとしてよい。

あるいは、金属バンプまたはピラー２７は、好適な１つまたは複数のプロセスによって、例えば、バルク金属層９のニッケルを電気メッキするか、または無電解メッキするために前記の電気メッキ溶液または無電解メッキ溶液を使用して、１から１５マイクロメートルまでの範囲、好ましくは２から１０マイクロメートルまでの範囲の厚さになるように、ニッケル層を開口部５１ａ内に、また開口部５１ａによって露出されている前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層の領域９ａ上に、電気メッキするか、または無電解メッキし、次いで、バルク金属層９のパラジウムを電気メッキするか、または無電解メッキするために前記の電気メッキ溶液または無電解メッキ溶液を使用して、０．００５から１０マイクロメートルまでの範囲、好ましくは０．０５から０．１マイクロメートルまでの範囲の厚さになるように、パラジウム層を開口部５１ａ内に、また開口部５１ａ内の電気メッキされた、または無電解メッキされたニッケル層上に電気メッキするか、または無電解メッキすることによって形成される二重金属層からなるものとしてよい。

あるいは、金属バンプまたはピラー２７は、好適な１つまたは複数のプロセスによって、例えば、バルク金属層９の銅を電気メッキするために前記の電気メッキ溶液を使用して、５から１５０マイクロメートルまでの範囲、好ましくは１０から１００マイクロメートルまでの範囲の厚さになるように、銅層を開口部５１ａ内に、また開口部５１ａによって露出されている前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層の領域９ａ上に、電気メッキし、次に、バルク金属層９のニッケルを電気メッキするか、または無電解メッキするために前記の電気メッキ溶液または無電解メッキ溶液を使用して、１から１５マイクロメートルまでの範囲、好ましくは２から１０マイクロメートルまでの範囲の厚さになるように、ニッケル層を開口部５１ａ内に、また開口部５１ａ内の電気メッキされた銅層上に電気メッキするか、または無電解メッキし、次いで、バルク金属層９の金を電気メッキするか、または無電解メッキするために前記の電気メッキ溶液または無電解メッキ溶液を使用して、０．００５から１マイクロメートルまでの範囲、好ましくは０．０５から０．１マイクロメートルまでの範囲の厚さになるように、金層を開口部５１ａ内に、また開口部５１ａ内の電気メッキされた、または無電解メッキされたニッケル層上に電気メッキするか、または無電解メッキすることによって形成される三重金属層からなるものとしてよい。

あるいは、金属バンプまたはピラー２７は、好適な１つまたは複数のプロセスによって、例えば、バルク金属層９の銅を電気メッキするために前記の電気メッキ溶液を使用して、５から１５０マイクロメートルまでの範囲、好ましくは１０から１００マイクロメートルまでの範囲の厚さになるように、銅層を開口部５１ａ内に、また開口部５１ａによって露出されている前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層の領域９ａ上に、電気メッキし、次に、バルク金属層９のニッケルを電気メッキするか、または無電解メッキするために前記の電気メッキ溶液または無電解メッキ溶液を使用して、１から１５マイクロメートルまでの範囲、好ましくは２から１０マイクロメートルまでの範囲の厚さになるように、ニッケル層を開口部５１ａ内に、また開口部５１ａ内の電気メッキされた銅層上に電気メッキするか、または無電解メッキし、次いで、バルク金属層９のパラジウムを電気メッキするか、または無電解メッキするために前記の電気メッキ溶液または無電解メッキ溶液を使用して、０．００５から１マイクロメートルまでの範囲、好ましくは０．０５から０．１マイクロメートルまでの範囲の厚さになるように、パラジウム層を開口部５１ａ内に、また開口部５１ａ内の電気メッキされた、または無電解メッキされたニッケル層上に電気メッキするか、または無電解メッキすることによって形成される三重金属層からなるものとしてよい。

あるいは、金属バンプまたはピラー２７は、好適な１つまたは複数のプロセスによって、例えば、バルク金属層９の銅を電気メッキするために前記の電気メッキ溶液を使用して、５から１５０マイクロメートルまでの範囲、好ましくは１０から１００マイクロメートルまでの範囲の厚さになるように、銅層を開口部５１ａ内に、また開口部５１ａによって露出されている前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層の領域９ａ上に、電気メッキし、次に、バルク金属層９のニッケルを電気メッキするか、または無電解メッキするために前記の電気メッキ溶液または無電解メッキ溶液を使用して、１から１５マイクロメートルまでの範囲、好ましくは２から１０マイクロメートルまでの範囲の厚さになるように、ニッケル層を開口部５１ａ内に、また開口部５１ａ内の電気メッキされた銅層上に電気メッキするか、または無電解メッキし、次に、バルク金属層９のパラジウムを電気メッキするか、または無電解メッキするために前記の電気メッキ溶液または無電解メッキ溶液を使用して、０．００５から１マイクロメートルまでの範囲、好ましくは０．０５から０．１マイクロメートルまでの範囲の厚さになるように、パラジウム層を開口部５１ａ内に、また開口部５１ａ内の電気メッキされた、または無電解メッキされたニッケル層上に電気メッキするか、または無電解メッキし、次いで、バルク金属層９の金を電気メッキするか、または無電解メッキするために前記の電気メッキ溶液または無電解メッキ溶液を使用して、０．００５から１マイクロメートルまでの範囲、好ましくは０．０５から０．１マイクロメートルまでの範囲の厚さになるように、金層を開口部５１ａ内に、また開口部５１ａ内の電気メッキされた、または無電解メッキされたパラジウム層上に電気メッキするか、または無電解メッキすることによって形成される４つの金属層からなるものとしてよい。

あるいは、金属バンプまたはピラー２７は、好適な１つまたは複数のプロセスによって、例えば、バルク金属層９の銅を電気メッキするために前記の電気メッキ溶液を使用して、５から１５０マイクロメートルまでの範囲、好ましくは１０から１００マイクロメートルまでの範囲の厚さになるように、銅層を開口部５１ａ内に、また開口部５１ａによって露出されている前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層の領域９ａ上に、電気メッキし、次いで、５から２５０マイクロメートルまでの範囲、好ましくは１０から１００マイクロメートルまでの範囲の厚さになるように、ビスマス含有層、インジウム含有層、またはスズ鉛合金、スズ銀合金、またはスズ銀銅合金のスズ含有層などのハンダ層を開口部５１ａ内に、また開口部５１ａ内の電気メッキされた銅層上に電気メッキするか、または無電解メッキすることによって形成される二重金属層からなるものとしてよい。

あるいは、金属バンプまたはピラー２７は、好適な１つまたは複数のプロセスによって、例えば、バルク金属層９のニッケルを電気メッキするために前記の電気メッキ溶液を使用して、５から１５０マイクロメートルまでの範囲、好ましくは１０から６０マイクロメートルまでの範囲の厚さになるように、ニッケル層を開口部５１ａ内に、また開口部５１ａによって露出されている前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層の領域９ａ上に、電気メッキし、次いで、５から２５０マイクロメートルまでの範囲、好ましくは１０から１００マイクロメートルまでの範囲の厚さになるように、ビスマス含有層、インジウム含有層、またはスズ鉛合金、スズ銀合金、またはスズ銀銅合金のスズ含有層などのハンダ層を開口部５１ａ内に、また開口部５１ａ内の電気メッキされたニッケル層上に電気メッキするか、または無電解メッキすることによって形成される二重金属層からなるものとしてよい。

あるいは、金属バンプまたはピラー２７は、好適な１つまたは複数のプロセスによって、例えば、バルク金属層９の銅を電気メッキするために前記の電気メッキ溶液を使用して、５から１５０マイクロメートルまでの範囲、好ましくは１０から１００マイクロメートルまでの範囲の厚さになるように、銅層を開口部５１ａ内に、また開口部５１ａによって露出されている前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層の領域９ａ上に、電気メッキし、次に、バルク金属層９のニッケルを電気メッキするか、または無電解メッキするために前記の電気メッキ溶液または無電解メッキ溶液を使用して、１から１５マイクロメートルまでの範囲、好ましくは２から１０マイクロメートルまでの範囲の厚さになるように、ニッケル層を開口部５１ａ内に、また開口部５１ａ内の電気メッキされた銅層上に電気メッキするか、または無電解メッキし、次いで、５から１００マイクロメートルまでの範囲、好ましくは１０から５０マイクロメートルまでの範囲の厚さになるように、ビスマス含有層、インジウム含有層、またはスズ鉛合金、スズ銀合金、またはスズ銀銅合金のスズ含有層などのハンダ層を開口部５１ａ内に、また開口部５１ａ内の電気メッキされた、または無電解メッキされたニッケル層上に電気メッキするか、または無電解メッキすることによって形成される三重金属層からなるものとしてよい。

あるいは、金属バンプまたはピラー２７は、好適な１つまたは複数のプロセスによって、例えば、バルク金属層９の銅を電気メッキするために前記の電気メッキ溶液を使用して、１から１０マイクロメートルまでの範囲、好ましくは３から８マイクロメートルまでの範囲の厚さになるように、銅層を開口部５１ａ内に、また開口部５１ａによって露出されている前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層の領域９ａ上に、電気メッキし、次に、バルク金属層９のニッケルを電気メッキするか、または無電解メッキするために前記の電気メッキ溶液または無電解メッキ溶液を使用して、１から１５マイクロメートルまでの範囲、好ましくは２から１０マイクロメートルまでの範囲の厚さになるように、ニッケル層を開口部５１ａ内に、また開口部５１ａ内の電気メッキされた銅層上に電気メッキするか、または無電解メッキし、次いで、３０から２５０マイクロメートルまでの範囲、好ましくは５０から１５０マイクロメートルまでの範囲の厚さになるように、ビスマス含有層、インジウム含有層、またはスズ鉛合金、スズ銀合金、またはスズ銀銅合金のスズ含有層などのハンダ層を開口部５１ａ内に、また開口部５１ａ内の電気メッキされた、または無電解メッキされたニッケル層上に電気メッキするか、または無電解メッキすることによって形成される三重金属層からなるものとしてよい。

あるいは、金属バンプまたはピラー２７は、好適な１つまたは複数のプロセスによって、例えば、バルク金属層９の銅を電気メッキするために前記の電気メッキ溶液を使用して、５から１５０マイクロメートルまでの範囲、好ましくは１０から１００マイクロメートルまでの範囲の厚さになるように、銅層を開口部５１ａ内に、また開口部５１ａによって露出されている前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層の領域９ａ上に、電気メッキし、次いで、５から１００マイクロメートルまでの範囲、好ましくは１０から５０マイクロメートルまでの範囲の厚さになるように、ビスマス含有層、インジウム含有層、またはスズ鉛合金、スズ銀合金、またはスズ銀銅合金のスズ含有層などのハンダ層を開口部５１ａ内に、また開口部５１ａ内の電気メッキされた銅層上に電気メッキするか、または無電解メッキすることによって形成される二重金属層からなるものとしてよい。

図２６Ｃを参照すると、金属バンプまたはピラー２７を形成した後に、無機溶液を使用して、またはアミドとともに有機溶液を使用して、フォトレジスト層２９および５１が除去されることがわかる。フォトレジスト層２９および５１からの一部の残留物が、金属層４のシード層４ｂ上に、またバルク金属層９上に、また金属バンプまたはピラー２７上に残る可能性がある。その後、Ｏ₂プラズマまたは２００ＰＰＭ未満のフッ素、および酸素を含むプラズマなどのプラズマにより、シード層４ｂから、またバルク金属層９から、また金属バンプもしくはピラー２７から、残留物を除去することができる。

したがって、フォトレジスト層２９および５１を除去した後に、金属バンプまたはピラー２７をバルク金属層９上に形成することができる。金属バンプまたはピラー２７のそれぞれは、１０から３０マイクロメートルまでの範囲、２０から５０マイクロメートルまでの範囲、または５０から１５０マイクロメートルまでの範囲など、５マイクロメートルより大きい、また細線金属層６０のそれぞれの厚さより大きい幅Ｗ３を有し、また、１から３００マイクロメートルまでの範囲、５から２５０マイクロメートルまでの範囲、１０から１００マイクロメートルまでの範囲、または５から５０マイクロメートルまでの範囲など、１マイクロメートルより大きい高さＨ１を有する。隣接する２つの金属バンプまたはピラー２７の間のピッチＰ１は、１０から５０マイクロメートルまでの範囲、または５０から２００マイクロメートルまでの範囲とすることができる。金属バンプまたはピラー２７は、半導体チップ、プリント回路基板、ボールグリッドアレイ（ＢＧＡ）基板、フレキシブル基板、金属基板、ガラス基板、またはセラミック基板などの外部回路と接合するために使用されうる。

あるいは、金属バンプまたはピラー２７をバルク金属層９上に形成するための他のプロセスは、以下のステップで実行することができる。図２６Ｄを参照すると、図２４Ｂ、２４Ｃ、および２５Ａ〜２５Ｄに例示されているステップの後に、無機溶液を使用して、またはアミドとともに有機溶液を使用して、フォトレジスト層２９を除去できることがわかる。フォトレジスト層２９を除去した後に、スピンオンコーティングプロセス、ラミネート加工プロセス、スクリーン印刷プロセス、またはスプレープロセスによって、図２６Ａに例示されているフォトレジスト層５１を、前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層上に、また金属層４のシード層４ｂ上に形成することができる。次に、露光および現像のプロセスでフォトレジスト層５１のパターン形成を行って、前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層の領域９ａを露出する開口部５１ａをフォトレジスト層５１内に形成する。開口部５１ａのそれぞれは、例えば、１０から３０マイクロメートルまでの範囲、２０から５０マイクロメートルまでの範囲、または５０から１５０マイクロメートルまでの範囲など、５マイクロメートルより大きい幅Ｗ３を有する。図２６Ｄに示されているようなフォトレジスト層５１およびフォトレジスト層５１内の開口部５１ａを形成するプロセスは、図２６Ａに例示されているようなフォトレジスト層５１およびフォトレジスト層５１内の開口部５１ａを形成するプロセスとして参照することができる。

図２６Ｅを参照すると、図２６Ｄに例示されているステップの後に、図２６Ｂに例示されている金属バンプまたはピラー２７が開口部５１ａ内に、また開口部５１ａによって露出されている前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層の領域９ａ上に形成されることがわかるが、これは、図２６Ｂに例示されているステップとして参照することができる。図２６Ｅに示されている金属バンプまたはピラー２７の詳細は、図２６Ｂに例示されている金属バンプまたはピラー２７の詳細として参照することができる。図２６Ｅに例示されているように金属バンプまたはピラー２７を形成した後、無機溶液を使用して、またはアミドとともに有機溶液を使用して、フォトレジスト層５１を除去する。したがって、フォトレジスト層５１を除去した後に、金属バンプまたはピラー２７をバルク金属層９上に形成することができる。

図２６Ｆを参照すると、金属バンプまたはピラー２７をバルク金属層９上に形成した後、バルク金属層９の下にない金属層４は、バルク金属層９の下にないシード層４ｂをエッチングし、次いで、バルク金属層９の下にない接着／バリア層４ａをエッチングすることによって除去されることがわかる。図２６Ｆに示されているようにバルク金属層９の下にないシード層４ｂおよびバルク金属層９の下にない接着／バリア層４ａを除去するプロセスは、図２５Ｆに例示されているようにバルク金属層９の下にないシード層４ｂおよびバルク金属層９の下にない接着／バリア層４ａを除去するプロセスとして参照することができる。

したがって、金属層４およびバルク金属層９によって構成される相互接続構造８８を、シリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅ内に、また絶縁層３上に、また薄化シリコン基板１の裏面１ａに形成することができ、バルク金属層９の側壁は、接着／バリア層４ａおよび金属層４のシード層４ｂによって覆われていない。相互接続構造８８は、オフチップバッファ４２を内部回路２１、２２、２３、および２４に接続し、オフチップバッファ４２を金属バンプまたはピラー２７に接続し、内部回路２１、２２、２３、および２４を金属バンプまたはピラー２７に接続する。オフチップＥＳＤ回路４３は、細線金属トレース６３９を通してオフチップバッファ４２に接続され、相互接続構造８８を通して金属バンプまたはピラー２７に接続される。

次に、図２６Ｇを参照すると、ポリマー層１４が、相互接続構造８８の前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層上に、また絶縁層３上に、また薄化シリコン基板１の裏面１ａに形成され、複数の開口部１４ａがポリマー層１４内に形成されて、金属バンプまたはピラー２７の上面および側壁を露わにすることがわかる。したがって、薄化シリコン基板１の裏面１ａの底部スキーム１０３は、絶縁層３、金属層４および９によって形成される相互接続構造８８、金属バンプまたはピラー２７、およびポリマー層１４とともに形成され、ポリマー層１４内の開口部１４ａは、相互接続構造８８の上にある。図２６Ｇに例示されているステップの後に、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。

あるいは、図２６Ｇに例示されているステップの後に、説明を簡単にするため逆にした図とともに例示されている以下のステップに従い、パッシベーション層５内に複数の開口部５０を形成して金属トレースまたはパッド６００を露出し、次いで、図１５Ｈ、１５Ｋ〜１５Ｍ、１６Ｌ、１６Ｍ、１７Ｊ、１８Ｉ、１９Ｈ、および２０に例示されているオーバーパッシベーションスキーム１０２のそれぞれを、代替的に、薄化シリコン基板１の活性側でパッシベーション層５の上に形成することができる。その後、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。

あるいは、図１５Ｈ、１５Ｋ〜１５Ｍ、１６Ｌ、１６Ｍ、１７Ｊ、１８Ｉ、１９Ｈ、および２０に例示されているオーバーパッシベーションスキーム１０２のうちのどれか１つを形成するプロセスを、図２４Ｂ、２４Ｃ、２５Ａ〜２５Ｄ、および２６Ａ〜２６Ｇに例示されているステップの前に実行することができる。図２４Ｂ、２４Ｃ、２５Ａ〜２５Ｄ、および２６Ａ〜２６Ｇに例示されているステップの後に、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。

ダイソーイングプロセスの後に、半導体ウェハ１０から切り出された半導体チップをチップパッケージにパッケージングすることができる。チップパッケージにおいて、半導体チップは、ボールグリッドアレイ（ＢＧＡ）基板、プリント回路基板、半導体チップ、金属基板、ガラス基板、またはセラミック基板などの外部回路に、底部スキーム１０３の金属バンプまたはピラー２７を通して接続することができる。半導体チップは、底部スキーム１０３を備え、底部スキーム１０３は、薄化シリコン基板１の裏面１ａ上の、またシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅ内の絶縁層３、薄化シリコン基板１の裏面１ａの、またシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅ内の、また絶縁層３上の相互接続構造８８、薄化シリコン基板１の裏面１ａの、また相互接続構造８８上の、また絶縁層３上のポリマー層１４、ならびに薄化シリコン基板１の裏面１ａの、また相互接続構造８８上の金属バンプまたはピラー２７を含む。

図２６Ｈは、好適な１つまたは複数のプロセスによって、例えば、以下のステップによって形成されうる、半導体ウェハを示す断面図である。第１に、図２４Ａに例示されている半導体ウェハ１０は、金属トレースまたはパッド６００の複数の領域６００ａを露出するために、パッシベーション層５内に複数の開口部５３１、５３２、５３４、５３９、および５３９’を備える。開口部５３１、５３２、５３４、５３９、および５３９’は、金属トレースまたはパッド６００の領域６００ａの上にあり、金属トレースまたはパッド６００の領域６００ａは、開口部５３１、５３２、５３４、５３９、および５３９’の底部にある。次に、フラックス３２を開口部５３１、５３２、５３４、５３９、および５３９'内に、また開口部５３１、５３２、５３４、５３９、および５３９'によって露出されている金属トレースまたはパッド６００の領域６００ａ上に形成することができる。次に、図２４Ｂに例示されているステップを実行することができる。次に、シリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅを、薄化シリコン基板１内に形成することができ、絶縁層３を、薄化シリコン基板１の裏面１ａ上に、またシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅの側壁上に形成することができ、これは、図２４Ｃ〜２４Ｈまたは図２４Ｉ〜２４Ｎに例示されているステップとして参照することができる。次に、相互接続構造８８を、シリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅ内に、絶縁層３上に、また薄化シリコン基板１の裏面１ａに形成することができ、金属バンプまたはピラー２７を相互接続構造８８上に形成することができるが、これは、図２５Ａ〜２５Ｄおよび２６Ａ〜２６Ｆに例示されているステップとして参照することができる。次に、ポリマー層１４を相互接続構造８８上に、また絶縁層３上に、また薄化シリコン基板１の裏面１ａに形成し、開口部１４ａをポリマー層１４内に形成し、金属バンプまたはピラー２７の上面および側壁を露わにする。したがって、図２６Ｇに示されている底部スキーム１０３と同じ底部スキーム１０３を薄化シリコン基板１の裏面１ａに形成することができる。

図２６Ｈに示されている構造を形成した後に、フラックス３２を除去する。次に、説明を簡単にするために逆にした図とともに例示されている以下のステップに従って、図１５Ｈ、１５Ｋ〜１５Ｍ、１６Ｌ、１６Ｍ、１７Ｊ、１８Ｉ、１９Ｈ、および２０に例示されているオーバーパッシベーションスキーム１０２のそれぞれを、代替的に、薄化シリコン基板１の活性側でパッシベーション層５の上に形成することができる。その後、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。ダイソーイングプロセスの後に、半導体ウェハ１０から切り出された半導体チップをチップパッケージにパッケージングすることができる。チップパッケージにおいて、半導体チップは、ボールグリッドアレイ（ＢＧＡ）基板、プリント回路基板、半導体チップ、金属基板、ガラス基板、またはセラミック基板などの第１の外部回路に、底部スキーム１０３の金属バンプまたはピラー２７を通して接続することができ、および／またはボールグリッドアレイ（ＢＧＡ）基板、プリント回路基板、半導体チップ、金属基板、ガラス基板、またはセラミック基板などの第２の外部回路に、図１５Ｈ、１５Ｋ〜１５Ｍ、１６Ｌ、１６Ｍ、１７Ｊ、１８Ｉ、１９Ｈ、および２０に例示されているオーバーパッシベーションスキーム１０２のうち１つを通して接続することができる。相互接続構造８８は、オフチップバッファ４２を内部回路２１、２２、２３、および２４に接続し、金属バンプまたはピラー２７をオフチップバッファ４２に、またオフチップＥＳＤ回路４３に、また内部回路２１、２２、２３、および２４に接続する。

図２６Ｉは、好適な１つまたは複数のプロセスによって、例えば、以下のステップによって形成されうる、半導体ウェハを示す断面図である。第１に、図２４Ａに例示されている半導体ウェハ１０は、金属トレースまたはパッド６００の複数の領域６００ａを露出するために、パッシベーション層５内に複数の開口部５３１、５３２、５３４、５３９、および５３９’を備える。開口部５３１、５３２、５３４、５３９、および５３９’は、金属トレースまたはパッド６００の領域６００ａの上にあり、金属トレースまたはパッド６００の領域６００ａは、開口部５３１、５３２、５３４、５３９、および５３９’の底部にある。次に、金属パッド、バンプ、またはトレース３４ａをパッシベーション層５上に、また開口部５３１、５３２、５３４、５３９、および５３９’によって露出されている金属トレースまたはパッド６００の領域６００ａ上に形成することができ、これは、図２５Ｎに例示されているプロセスとして参照することができる。図２６Ｉに示されている金属パッド、バンプ、またはトレース３４ａの詳細は、図２５Ｎに例示されているような金属パッド、バンプ、またはトレース３４ａの詳細として参照することができる。金属パッド、バンプ、またはトレース３４ａを形成した後、図２４Ｂに例示されているステップを実行することができる。次に、シリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅを、薄化シリコン基板１内に形成することができ、絶縁層３を、薄化シリコン基板１の裏面１ａ上に、またシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅの側壁上に形成することができ、これは、図２４Ｃ〜２４Ｈまたは図２４Ｉ〜２４Ｎに例示されているステップとして参照することができる。次に、相互接続構造８８を、シリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅ内に、絶縁層３上に、また薄化シリコン基板１の裏面１ａに形成することができ、金属バンプまたはピラー２７を相互接続構造８８上に形成することができるが、これは、図２５Ａ〜２５Ｄおよび２６Ａ〜２６Ｆに例示されているステップとして参照することができる。次に、ポリマー層１４を相互接続構造８８上に、また絶縁層３上に、また薄化シリコン基板１の裏面１ａに形成し、開口部１４ａをポリマー層１４内に形成し、金属バンプまたはピラー２７の上面および側壁を露わにする。したがって、図２６Ｇに示されている底部スキーム１０３と同じ底部スキーム１０３を薄化シリコン基板１の裏面１ａに形成することができる。あるいは、金属パッド、バンプ、またはトレース３４ａをパッシベーション層５上に、また開口部５３１、５３２、５３４、５３９、および５３９’によって露出されている金属トレースまたはパッド６００の領域６００ａ上に形成するステップを、ポリマー層１４を形成した後に実行することができる。

図２６Ｉに示されている構造を形成した後に、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。ダイソーイングプロセスの後に、半導体ウェハ１０から切り出された半導体チップをチップパッケージにパッケージングすることができる。チップパッケージにおいて、半導体チップは、金属パッド、バンプ、またはトレース３４ａを通して、プリント回路基板、半導体チップ、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの第１の外部回路に、また、底部スキーム１０３の金属バンプまたはピラー２７を通して、プリント回路基板、ボールグリッドアレイ（ＢＧＡ）基板、半導体チップ、金属基板、ガラス基板、またはセラミック基板などの第２の外部回路に、接続することができる。相互接続構造８８は、オフチップバッファ４２を内部回路２１、２２、２３、および２４に接続し、金属バンプまたはピラー２７をオフチップバッファ４２に、またオフチップＥＳＤ回路４３に、また内部回路２１、２２、２３、および２４に接続する。

図２６Ｊは、好適な１つまたは複数のプロセスによって、例えば、以下のステップによって形成されうる、半導体ウェハを示す断面図である。第１に、図２４Ａに例示されている半導体ウェハ１０は、金属トレースまたはパッド６００の複数の領域６００ａを露出するために、パッシベーション層５内に複数の開口部５３１、５３２、５３４、５３９、および５３９’を備える。開口部５３１、５３２、５３４、５３９、および５３９’は、金属トレースまたはパッド６００の領域６００ａの上にあり、金属トレースまたはパッド６００の領域６００ａは、開口部５３１、５３２、５３４、５３９、および５３９’の底部にある。次に、接着／バリア／シード層８０１１および金属層８０１２からなるパターン形成回路層８０１をパッシベーション層５上に、また開口部５３１、５３２、５３４、５３９、および５３９’によって露出される金属トレースまたはパッド６００の領域６００ａ上に形成することができ、これは図１５Ｄ〜１５Ｈに例示されているステップとして参照することができる。次に、ポリマー層９８が、パターン形成回路層８０１の金属層８０１２上に、またパッシベーション層５上に形成され、ポリマー層９８内の開口部９８０は、パターン形成回路層８０１の金属層８０１２の接点８０１ａの上にあり、それを露出し、これは、図１５Ｉに例示されているプロセスとして参照することができる。したがって、オーバーパッシベーションスキーム１０２は、薄化シリコン基板１の活性側において、パターン形成回路層８０１およびポリマー層９８とともに形成することができる。次に、フラックス３２が、開口部９８０内に、また開口部９８０によって露出されている金属層８０１２の接点８０１ａ上に形成される。次に、図２４Ｂに例示されているステップを実行することができる。次に、シリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅを、薄化シリコン基板１内に形成することができ、絶縁層３を、薄化シリコン基板１の裏面１ａ上に、またシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅの側壁上に形成することができ、これは、図２４Ｃ〜２４Ｈまたは図２４Ｉ〜２４Ｎに例示されているステップとして参照することができる。次に、相互接続構造８８を、シリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅ内に、絶縁層３上に、また薄化シリコン基板１の裏面１ａに形成することができ、金属バンプまたはピラー２７を相互接続構造８８上に形成することができるが、これは、図２５Ａ〜２５Ｄおよび２６Ａ〜２６Ｆに例示されているステップとして参照することができる。次に、ポリマー層１４を相互接続構造８８上に、また絶縁層３上に、また薄化シリコン基板１の裏面１ａに形成し、開口部１４ａをポリマー層１４内に形成し、金属バンプまたはピラー２７の上面および側壁を露わにする。したがって、図２６Ｇに示されている底部スキーム１０３と同じ底部スキーム１０３を薄化シリコン基板１の裏面１ａに形成することができる。あるいは、パターン形成回路層８０１およびポリマー層９８を形成するステップは、ポリマー層１４を形成した後に実行することができる。

図２６Ｊに示されている構造を形成した後に、フラックス３２を除去する。その後、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。ダイソーイングプロセスの後に、半導体ウェハ１０から切り出された半導体チップをチップパッケージにパッケージングすることができる。チップパッケージにおいて、半導体チップは、プリント回路基板、半導体チップ、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの第１の外部回路に、金線または銅線をワイヤボンディングでパターン形成回路層８０１の金、銅、またはアルミニウムの接点８０１ａに、また第１の外部回路に、接合することによって、または、パターン形成回路層８０１の接点８０１ａを、第１の外部回路の金層もしくはスズ合金層とハンダ接合することによって、接続することができ、また、底部スキーム１０３の金属バンプまたはピラー２７を通して、プリント回路基板、ボールグリッドアレイ（ＢＧＡ）基板、半導体チップ、金属基板、ガラス基板、またはセラミック基板などの第２の外部回路に接続することができる。相互接続構造８８は、オフチップバッファ４２を内部回路２１、２２、２３、および２４に接続し、金属バンプまたはピラー２７をオフチップバッファ４２に、またオフチップＥＳＤ回路４３に、また内部回路２１、２２、２３、および２４に接続する。

図２６Ｋは、好適な１つまたは複数のプロセスによって、例えば、以下のステップによって形成されうる、半導体ウェハを示す断面図である。第１に、図２４Ａに例示されている半導体ウェハ１０は、金属トレースまたはパッド６００の複数の領域６００ａを露出するために、パッシベーション層５内に複数の開口部５３１、５３２、５３４、５３９、および５３９’を備える。開口部５３１、５３２、５３４、５３９、および５３９’は、金属トレースまたはパッド６００の領域６００ａの上にあり、金属トレースまたはパッド６００の領域６００ａは、開口部５３１、５３２、５３４、５３９、および５３９’の底部にある。次に、接着／バリア／シード層８０１１および金属層８０１２からなるパターン形成回路層８０１をパッシベーション層５上に、また開口部５３１、５３２、５３４、５３９、および５３９’によって露出される金属トレースまたはパッド６００の領域６００ａ上に形成することができ、複数の金属バンプまたはピラー１４１をパターン形成回路層８０１の金属層８０１２の金、銅、ニッケル、アルミニウム、またはパラジウムの複数の領域上に形成することができる。接着／バリア／シード層８０１１が、パッシベーション層５上に、また開口部５３１、５３２、５３４、５３９、および５３９’によって露出されている金属トレースまたはパッド６００の領域６００ａ上に形成され、金属層８０１２が、接着／バリア／シード層８０１１上に形成される。金属バンプまたはピラー１４１を形成した後に、ポリマー層９８を、パターン形成回路層８０１の金属層８０１２上に、またパッシベーション層５上に形成することができ、複数の開口部９８０がポリマー層９８内に形成され、金属バンプまたはピラー１４１の上面および側壁を露わにする。したがって、オーバーパッシベーションスキーム１０２は、薄化シリコン基板１の活性側において、パターン形成回路層８０１、金属バンプまたはピラー１４１、およびポリマー層９８とともに形成することができる。次に、図２４Ｂに例示されているステップを実行することができる。次に、シリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅを、薄化シリコン基板１内に形成することができ、絶縁層３を、薄化シリコン基板１の裏面１ａ上に、またシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅの側壁上に形成することができ、これは、図２４Ｃ〜２４Ｈまたは図２４Ｉ〜２４Ｎに例示されているステップとして参照することができる。次に、相互接続構造８８を、シリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅ内に、絶縁層３上に、また薄化シリコン基板１の裏面１ａに形成することができ、金属バンプまたはピラー２７を相互接続構造８８上に形成することができるが、これは、図２５Ａ〜２５Ｄおよび２６Ａ〜２６Ｆに例示されているステップとして参照することができる。次に、ポリマー層１４を相互接続構造８８上に、また絶縁層３上に、また薄化シリコン基板１の裏面１ａに形成し、開口部１４ａをポリマー層１４内に形成し、金属バンプまたはピラー２７の上面および側壁を露わにする。したがって、図２６Ｇに示されている底部スキーム１０３と同じ底部スキーム１０３を薄化シリコン基板１の裏面１ａに形成することができる。あるいは、パターン形成回路層８０１、金属バンプまたはピラー１４１、およびポリマー層９８を形成するステップは、ポリマー層１４を形成した後に実行することができる。

金属バンプまたはピラー１４１は、５から１００マイクロメートルまでの範囲など、３マイクロメートルより大きい幅、および５から１５０マイクロメートルまでの範囲、または１０から１００マイクロメートルまでの範囲など、１マイクロメートルより大きい高さを有する。金属バンプまたはピラー１４１の材料として、金、銅、ニッケル、アルミニウム、パラジウム、ハンダ、または前記の材料の複合材が挙げられる。金属バンプまたはピラー１４１は、プリント回路基板、フレキシブル基板、ボールグリッドアレイ（ＢＧＡ）基板、半導体チップ、金属基板、ガラス基板、またはセラミック基板などの外部回路と接合するために使用されうる。

例えば、金属バンプまたはピラー１４１は、好適な１つまたは複数のプロセスによって、例えば、５から１００マイクロメートルまでの範囲、１０から１５０マイクロメートルまでの範囲、または２０から１００マイクロメートルまでの範囲の厚さになるように、銅層を金属層８０１２の金、銅、ニッケル、アルミニウム、またはパラジウムの領域上に電気メッキすることによって形成される単一の金属層からなるものとしてよい。

あるいは、金属バンプまたはピラー１４１は、好適な１つまたは複数のプロセスによって、例えば、１から３０マイクロメートルまでの範囲、１０から２５マイクロメートルまでの範囲、または３から５０マイクロメートルまでの範囲の厚さになるように、金層を金属層８０１２の金、銅、ニッケル、アルミニウム、またはパラジウムの領域上に電気メッキすることによって形成される単一の金属層からなるものとしてよい。

あるいは、金属バンプまたはピラー１４１は、好適な１つまたは複数のプロセスによって、例えば、１から３０マイクロメートルまでの範囲、１０から２５マイクロメートルまでの範囲、または３から５０マイクロメートルまでの範囲の厚さになるように、パラジウム層を金属層８０１２の金、銅、ニッケル、アルミニウム、またはパラジウムの領域上に電気メッキすることによって形成される単一の金属層からなるものとしてよい。

あるいは、金属バンプまたはピラー１４１は、好適な１つまたは複数のプロセスによって、例えば、５から１００マイクロメートルまでの範囲、好ましくは１０から６０マイクロメートルまでの範囲の厚さになるように、ニッケル層を金属層８０１２の金、銅、ニッケル、アルミニウム、またはパラジウムの領域上に電気メッキすることによって形成される単一の金属層からなるものとしてよい。

あるいは、金属バンプまたはピラー１４１は、好適な１つまたは複数のプロセスによって、例えば、５から１００マイクロメートルまでの範囲、１０から１５０マイクロメートルまでの範囲、または２０から１００マイクロメートルまでの範囲の厚さになるように、銅層を金属層８０１２の金、銅、ニッケル、アルミニウム、またはパラジウムの領域上に電気メッキし、次いで、０．００５から１０マイクロメートルまでの範囲、好ましくは０．０５から１マイクロメートルまでの範囲の厚さになるように、金層またはパラジウム層を電気メッキされた銅層上に電気メッキするか、または無電解メッキすることによって形成される二重金属層からなるものとしてよい。

あるいは、金属バンプまたはピラー１４１は、好適な１つまたは複数のプロセスによって、例えば、１から１５マイクロメートルまでの範囲、好ましくは２から１０マイクロメートルまでの範囲の厚さになるように、ニッケル層を金属層８０１２の金、銅、ニッケル、アルミニウム、またはパラジウムの領域上に電気メッキするか、または無電解メッキし、次いで、０．００５から１０マイクロメートルまでの範囲、好ましくは０．０５から１マイクロメートルまでの範囲の厚さになるように、金層またはパラジウム層を電気メッキされた、または無電解メッキされたニッケル層上に電気メッキするか、または無電解メッキすることによって形成される二重金属層からなるものとしてよい。

あるいは、金属バンプまたはピラー１４１は、好適な１つまたは複数のプロセスによって、例えば、５から１００マイクロメートルまでの範囲、好ましくは１０から１００マイクロメートルまでの範囲の厚さになるように、銅層を金属層８０１２の金、銅、ニッケル、アルミニウム、またはパラジウムの領域上に電気メッキし、次に、１から１５マイクロメートルまでの範囲、好ましくは２から１０マイクロメートルまでの範囲の厚さになるように、ニッケル層を電気メッキされた銅層上に電気メッキするか、または無電解メッキし、次いで、０．００５から１マイクロメートルまでの範囲、好ましくは０．０５から０．１マイクロメートルまでの範囲の厚さになるように、金層またはパラジウム層を電気メッキされた、または無電解メッキされたニッケル層上に電気メッキするか、または無電解メッキすることによって形成される三重金属層からなるものとしてよい。

あるいは、金属バンプまたはピラー１４１は、好適な１つまたは複数のプロセスによって、例えば、５から１００マイクロメートルまでの範囲、好ましくは１０から１００マイクロメートルまでの範囲の厚さになるように、銅層を金属層８０１２の金、銅、ニッケル、アルミニウム、またはパラジウムの領域上に電気メッキし、次に、１から１５マイクロメートルまでの範囲、好ましくは２から１０マイクロメートルまでの範囲の厚さになるように、ニッケル層を電気メッキされた銅層上に電気メッキするか、または無電解メッキし、次に、０．００５から１マイクロメートルまでの範囲、好ましくは０．０５から０．１マイクロメートルまでの範囲の厚さになるように、パラジウム層を電気メッキされた、または無電解メッキされたニッケル層上に電気メッキするか、または無電解メッキし、次いで、０．００５から１マイクロメートルまでの範囲、好ましくは０．０５から０．１マイクロメートルまでの範囲の厚さになるように、金層を電気メッキされた、または無電解メッキされたパラジウム層上に電気メッキするか、または無電解メッキすることによって形成される４つの金属層からなるものとしてよい。

あるいは、金属バンプまたはピラー１４１は、好適な１つまたは複数のプロセスによって、例えば、５から１００マイクロメートルまでの範囲、好ましくは１０から１００マイクロメートルまでの範囲の厚さになるように、銅層を金属層８０１２の金、銅、ニッケル、アルミニウム、またはパラジウムの領域上に電気メッキし、次いで、５から１００マイクロメートルまでの範囲、好ましくは１０から５０マイクロメートルまでの範囲の厚さになるように、ビスマス含有層、インジウム含有層、またはスズ鉛合金、スズ銀合金、またはスズ銀銅合金のスズ含有層などのハンダ層を電気メッキされた銅層上に電気メッキするか、または無電解メッキすることによって形成される二重金属層からなるものとしてよい。

あるいは、金属バンプまたはピラー１４１は、好適な１つまたは複数のプロセスによって、例えば、５から１５０マイクロメートルまでの範囲、好ましくは１０から１００マイクロメートルまでの範囲の厚さになるように、ニッケル層を金属層８０１２の金、銅、ニッケル、アルミニウム、またはパラジウムの領域上に電気メッキし、次いで、５から２５０マイクロメートルまでの範囲、好ましくは１０から１００マイクロメートルまでの範囲の厚さになるように、ビスマス含有層、インジウム含有層、またはスズ鉛合金、スズ銀合金、またはスズ銀銅合金のスズ含有層などのハンダ層を電気メッキされたニッケル層上に電気メッキするか、または無電解メッキすることによって形成される二重金属層からなるものとしてよい。

あるいは、金属バンプまたはピラー１４１は、好適な１つまたは複数のプロセスによって、例えば、５から１５０マイクロメートルまでの範囲、好ましくは１０から１００マイクロメートルまでの範囲の厚さになるように、銅層を金属層８０１２の金、銅、ニッケル、アルミニウム、またはパラジウムの領域上に電気メッキし、次に、１から１５マイクロメートルまでの範囲、好ましくは２から１０マイクロメートルまでの範囲の厚さになるように、ニッケル層を電気メッキされた銅層上に電気メッキするか、または無電解メッキし、次いで、５から１００マイクロメートルまでの範囲、好ましくは１０から５０マイクロメートルまでの範囲の厚さになるように、ビスマス含有層、インジウム含有層、またはスズ鉛合金、スズ銀合金、またはスズ銀銅合金のスズ含有層などのハンダ層を電気メッキされた、または無電解メッキされたニッケル層上に電気メッキするか、または無電解メッキすることによって形成される三重金属層からなるものとしてよい。

あるいは、金属バンプまたはピラー１４１は、好適な１つまたは複数のプロセスによって、例えば、１から１０マイクロメートルまでの範囲、好ましくは３から８マイクロメートルまでの範囲の厚さになるように、銅層を金属層８０１２の金、銅、ニッケル、アルミニウム、またはパラジウムの領域上に電気メッキし、次に、１から１５マイクロメートルまでの範囲、好ましくは２から１０マイクロメートルまでの範囲の厚さになるように、ニッケル層を電気メッキされた銅層上に電気メッキするか、または無電解メッキし、次いで、３０から２５０マイクロメートルまでの範囲、好ましくは５０から１５０マイクロメートルまでの範囲の厚さになるように、ビスマス含有層、インジウム含有層、またはスズ鉛合金、スズ銀合金、またはスズ銀銅合金のスズ含有層などのハンダ層を電気メッキされた、または無電解メッキされたニッケル層上に電気メッキするか、または無電解メッキすることによって形成される三重金属層からなるものとしてよい。

あるいは、金属バンプまたはピラー１４１は、好適な１つまたは複数のプロセスによって、例えば、５から１５０マイクロメートルまでの範囲、好ましくは１０から１００マイクロメートルまでの範囲の厚さになるように、銅層を金属層８０１２の金、銅、ニッケル、アルミニウム、またはパラジウムの領域上に電気メッキし、次いで、５から１００マイクロメートルまでの範囲、好ましくは１０から５０マイクロメートルまでの範囲の厚さになるように、ビスマス含有層、インジウム含有層、またはスズ鉛合金、スズ銀合金、またはスズ銀銅合金のスズ含有層などのハンダ層を電気メッキされた銅層上に電気メッキするか、または無電解メッキすることによって形成される二重金属層からなるものとしてよい。

図２６Ｋに示されている構造を形成した後に、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。ダイソーイングプロセスの後に、半導体ウェハ１０から切り出された半導体チップをチップパッケージにパッケージングすることができる。チップパッケージにおいて、半導体チップは、オーバーパッシベーションスキーム１０２の金属バンプまたはピラー１４１を通して、ボールグリッドアレイ（ＢＧＡ）基板、プリント回路基板、半導体チップ、金属基板、ガラス基板、またはセラミック基板などの第１の外部回路に接続することができ、また、底部スキーム１０３の金属バンプまたはピラー２７を通して、ボールグリッドアレイ（ＢＧＡ）基板、プリント回路基板、半導体チップ、金属基板、ガラス基板、またはセラミック基板などの第２の外部回路に接続することができる。薄化シリコン基板１の活性側の金属層８０１１および８０１２からなるパターン形成回路層８０１は、オフチップバッファ４２を内部回路２１、２２、２３、および２４に接続し、金属バンプまたはピラー１４１を通してオフチップバッファ４２および内部回路２１、２２、２３、および２４を第１の外部回路に接続する。薄化シリコン基板１の裏面１ａにおいて金属層４および９により構成される相互接続構造８８は、オフチップバッファ４２を内部回路２１、２２、２３、および２４に接続し、金属バンプまたはピラー２７を通してオフチップバッファ４２および内部回路２１、２２、２３、および２４を第２の外部回路に接続する。オフチップＥＳＤ回路４３は、細線金属トレース６３９を通してパターン形成回路層８０１に接続され、細線金属トレース６３９を通して相互接続構造８８に接続されうる。

図２７Ａ〜２７Ｑは、本開示による、半導体ウェハの裏面における底部構造技術の底部スキーム１０３を形成するためのプロセスを示す断面図である。図２７Ａを参照すると、図２４Ｂ、２４Ｃ、および２５Ａ〜２５Ｄに例示されているステップの後、１から１２０マイクロメートルまでの範囲、好ましくは５から５０マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有する、ポジ型フォトレジスト層またはネガ型フォトレジスト層などの、フォトレジスト層５１が、スピンオンコーティングプロセス、ラミネート加工プロセス、スクリーン印刷プロセス、またはスプレープロセスによって、フォトレジスト層２９上に、また前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層上に形成されうることがわかる。次に、露光および現像のプロセスでフォトレジスト層５１のパターン形成を行って、前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層の複数の領域９ａを露出する複数の開口部５１ｂをフォトレジスト層５１内に形成する。１Ｘステッパーまたは１Ｘコンタクトアライナーを使用することで、露光プロセスにおいてフォトレジスト層５１を露光することができる。開口部５１ｂのそれぞれは、３から１０マイクロメートルまでの範囲、または１０から３０マイクロメートルまでの範囲の幅Ｗ４を有する。図２７Ａに示されているようなフォトレジスト層５１およびフォトレジスト層５１内の開口部５１ｂを形成するプロセスは、図２６Ａに例示されているようなフォトレジスト層５１およびフォトレジスト層５１内の開口部５１ａを形成するプロセスとして参照することができる。

次に、図２７Ｂを参照すると、複数のビアプラグ５８が、開口部５１ｂ内に、また開口部５１ｂによって露出されている前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層の領域９ａ上に形成されうることがわかる。ビアプラグ５８の材料として、金、ニッケル、スズ、パラジウム、銀、アルミニウム、銅、または前記の材料の複合材が挙げられる。

例えば、ビアプラグ５８は、好適な１つまたは複数のプロセスによって、例えば、バルク金属層９の銅を電気メッキするために前記の電気メッキ溶液を使用して、１から１００マイクロメートルまでの範囲、好ましくは２から３０マイクロメートルまでの範囲の厚さになるように、銅層を開口部５１ｂ内に、また開口部５１ｂによって露出されている前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層の領域９ａ上に、電気メッキすることによって形成される単一の金属層からなるものとしてよい。

あるいは、ビアプラグ５８は、好適な１つまたは複数のプロセスによって、例えば、バルク金属層９の金を電気メッキするか、または無電解メッキするために前記の電気メッキ溶液または無電解メッキ溶液を使用して、１から１００マイクロメートルまでの範囲、好ましくは２から３０マイクロメートルまでの範囲の厚さになるように、金層を開口部５１ｂ内に、また開口部５１ｂによって露出されている前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層の領域９ａ上に、電気メッキするか、または無電解メッキすることによって形成される単一の金属層からなるものとしてよい。

あるいは、ビアプラグ５８は、好適な１つまたは複数のプロセスによって、例えば、バルク金属層９のパラジウムを電気メッキするか、または無電解メッキするために前記の電気メッキ溶液または無電解メッキ溶液を使用して、１から１００マイクロメートルまでの範囲、好ましくは２から３０マイクロメートルまでの範囲の厚さになるように、パラジウム層を開口部５１ｂ内に、また開口部５１ｂによって露出されている前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層の領域９ａ上に、電気メッキするか、または無電解メッキすることによって形成される単一の金属層からなるものとしてよい。

あるいは、ビアプラグ５８は、好適な１つまたは複数のプロセスによって、例えば、バルク金属層９のニッケルを電気メッキするか、または無電解メッキするために前記の電気メッキ溶液または無電解メッキ溶液を使用して、１から１００マイクロメートルまでの範囲、好ましくは２から３０マイクロメートルまでの範囲の厚さになるように、ニッケル層を開口部５１ｂ内に、また開口部５１ｂによって露出されている前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層の領域９ａ上に、電気メッキするか、または無電解メッキすることによって形成される単一の金属層からなるものとしてよい。

あるいは、ビアプラグ５８は、好適な１つまたは複数のプロセスによって、例えば、バルク金属層９の銅を電気メッキするために前記の電気メッキ溶液を使用して、１から１００マイクロメートルまでの範囲、好ましくは２から３０マイクロメートルまでの範囲の厚さになるように、銅層を開口部５１ｂ内に、また開口部５１ｂによって露出されている前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層の領域９ａ上に、電気メッキし、次いで、０．００５から１０マイクロメートルまでの範囲、好ましくは０．０５から１マイクロメートルまでの範囲の厚さになるように、金層またはパラジウム層を開口部５１ｂ内に、また開口部５１ｂ内の電気メッキされた銅層上に電気メッキするか、または無電解メッキすることによって形成される二重金属層からなるものとしてよい。

あるいは、ビアプラグ５８は、好適な１つまたは複数のプロセスによって、例えば、バルク金属層９のニッケルを電気メッキするか、または無電解メッキするために前記の電気メッキ溶液または無電解メッキ溶液を使用して、１から１５マイクロメートルまでの範囲、好ましくは２から１０マイクロメートルまでの範囲の厚さになるように、ニッケル層を開口部５１ｂ内に、また開口部５１ｂによって露出されている前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層の領域９ａ上に、電気メッキするか、または無電解メッキし、次いで、０．００５から１０マイクロメートルまでの範囲、好ましくは０．０５から１マイクロメートルまでの範囲の厚さになるように、金層またはパラジウム層を開口部５１ｂ内に、また開口部５１ｂ内の電気メッキされた、または無電解メッキされたニッケル層上に電気メッキするか、または無電解メッキすることによって形成される二重金属層からなるものとしてよい。

図２７Ｃを参照すると、ビアプラグ５８を形成した後に、無機溶液を使用して、またはアミドとともに有機溶液を使用して、フォトレジスト層２９および５１が除去されることがわかる。フォトレジスト層２９および５１からの一部の残留物が、バルク金属層９上に、またビアプラグ５８上に残る可能性がある。その後、Ｏ₂プラズマまたは２００ＰＰＭ未満のフッ素、および酸素を含むプラズマなどのプラズマにより、バルク金属層９から、またビアプラグ５８から、残留物を除去することができる。したがって、フォトレジスト層２９および５１を除去した後に、ビアプラグ５８をバルク金属層９上に形成することができる。ビアプラグ５８のそれぞれは、３から１０マイクロメートルまでの範囲または１０から３０マイクロメートルまでの範囲の幅Ｗ４、および１から１００マイクロメートルまでの範囲、好ましくは２から３０マイクロメートルまでの範囲の高さを有する。

あるいは、ビアプラグ５８をバルク金属層９上に形成するための他のプロセスは、以下のステップで実行することができる。図２７Ｄを参照すると、図２４Ｂ、２４Ｃ、および２５Ａ〜２５Ｄに例示されているステップの後に、無機溶液を使用して、またはアミドとともに有機溶液を使用して、フォトレジスト層２９を除去できることがわかる。フォトレジスト層２９が除去された後、１から１２０マイクロメートルまでの範囲、好ましくは５から５０マイクロメートルまでの範囲の厚さを有する、前記のフォトレジスト層５１を、スピンオンコーティングプロセス、ラミネート加工プロセス、スクリーン印刷プロセス、またはスプレープロセスによって、金属層４のシード層４ｂ上に、また前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層上に形成することができる。次に、露光および現像のプロセスでフォトレジスト層５１のパターン形成を行って、前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層の領域９ａを露出する開口部５１ｂをフォトレジスト層５１内に形成する。図２７Ｄに示されているようなフォトレジスト層５１およびフォトレジスト層５１内の開口部５１ｂを形成するプロセスは、図２６Ａに例示されているようなフォトレジスト層５１およびフォトレジスト層５１内の開口部５１ａを形成するプロセスとして参照することができる。

図２７Ｅを参照すると、図２７Ｄに例示されているステップの後に、図２７Ｂに例示されているビアプラグ５８が、開口部５１ｂ内に、また開口部５１ｂによって露出されている前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層の領域９ａ上に形成されることがわかる。ビアプラグ５８を開口部５１ｂ内に、また図２７Ｅに示されているような前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層の領域９ａ上に形成するプロセスは、ビアプラグ５８を開口部５１ｂ内に、また図２７Ｂに例示されているような開口部５１ｂによって露出されている前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層の領域９ａ上に形成するプロセスとして参照することができる。図２７Ｅに示されているビアプラグ５８の詳細は、図２７Ｂに例示されているビアプラグ５８の詳細として参照することができる。ビアプラグ５８を形成した後に、無機溶液を使用して、またはアミドとともに有機溶液を使用して、フォトレジスト層５１を除去する。したがって、フォトレジスト層５１を除去した後に、ビアプラグ５８をバルク金属層９上に形成することができる。

図２７Ｆを参照すると、ビアプラグ５８をバルク金属層９上に形成した後、バルク金属層９の下にない金属層４は、エッチング法によって除去されることがわかる。図２７Ｆに示されているバルク金属層９の下にない金属層４を除去するプロセスは、図２５Ｆに例示されているようなバルク金属層９の下にない金属層４を除去するプロセスとして参照することができる。したがって、金属層４およびバルク金属層９によって構成される複数の相互接続構造８８を、薄化シリコン基板１内に、また薄化シリコン基板１の裏面１ａに形成することができ、バルク金属層９の側壁は、金属層４によって覆われていない。相互接続構造８８は、オフチップバッファ４２を内部回路２１、２２、２３、および２４に接続し、オフチップバッファ４２をビアプラグ５８に接続することができる。

次に、図２７Ｇを参照すると、ポリマー層１４２は、スピンオンコーティングプロセス、ラミネート加工プロセス、またはスクリーン印刷プロセスによって、絶縁層３上に、またビアプラグ５８上に、またバルク金属層９上に形成することができ、ビアプラグ５８およびバルク金属層９を取り囲むことがわかる。ポリマー層１４２は、１０から２００マイクロメートルまでの範囲、好ましくは１５から５０マイクロメートルまでの範囲の厚さｔ６を有する。ポリマー層１４２の材料として、ベンゾシクロブテン（ＢＣＢ）、ポリイミド（ＰＩ）、ポリベンゾオキサゾール（ＰＢＯ）、またはエポキシ樹脂が挙げられる。

例えば、ポリマー層１４２は、好適な１つまたは複数のプロセスによって、例えば、２０から４００マイクロメートルまでの範囲、好ましくは３０から１００マイクロメートルまでの範囲の厚さを有する、エステルタイプの前駆体を含む、ネガ型感光性ポリイミド層を、絶縁層３に、またビアプラグ５８上に、またバルク金属層９上にスピンオンコーティングし、次いで、スピンオンコーティングされたポリイミド層をベークし、次いで、ベークしたポリイミド層を、１８０から４００℃までの範囲、１８０から２５０℃までの範囲、２５０から２９０℃までの範囲、２９０から４００℃までの範囲、または２００から３９０℃までの範囲の温度で、２０から１５０分の間、窒素雰囲気中または無酸素雰囲気中において硬化させるか、または加熱して、硬化したポリイミド層に１０から２００マイクロメートルまでの範囲、好ましくは１５から５０マイクロメートルまでの範囲の厚さを持たせることによって形成することができる。ところで、ポリマー層１４２は、絶縁層３上に、またビアプラグ５８上に、またバルク金属層９上に形成することができ、ビアプラグ５８およびバルク金属層９を取り囲む。

図２７Ｈを参照すると、ポリマー層１４２を形成した後、研磨または機械研磨プロセス、好ましくは化学機械研磨（ＣＭＰ）プロセスを使用してポリマー層１４２の表面を平坦化し、これによりビアプラグ５８を露出させることがわかる。ポリマー層１４２は、平坦化された後、７から８０マイクロメートルまでの範囲、好ましくは１０から３０マイクロメートルまでの範囲の厚さｔ７を有するものとしてよい。ビアプラグ５８の上面５８ａは、実質的に、ポリマー層１４２の上面１４２ａと同一平面上にあるものとすることができる。

次に、図２７Ｉを参照すると、０．０２から０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する接着／バリア層６４を、スパッタリングプロセスまたは蒸着プロセスなどの物理的気相成長（ＰＶＤ）プロセスによって、ポリマー層１４２の上面１４２ａ上に、またビアプラグ５８の上面５８ａ上に形成することができ、次いで、０．０５から０．５マイクロメートルまでの範囲、好ましくは０．０８から０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有するシード層６５を、スパッタリングプロセスまたは蒸着プロセスなどの物理的気相成長（ＰＶＤ）プロセスによって、接着／バリア層６４上に形成することができることがわかる。接着／バリア層６４の材料として、チタン、チタンタングステン合金、窒化チタン、クロム、タンタル、窒化タンタル、または前記の材料の複合材が挙げられ、シード層６５の材料として、銅、ニッケル、アルミニウム、金、銀、白金、またはパラジウムが挙げられる。

例えば、接着／バリア層６４が、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、チタンタングステン合金、チタン、または窒化チタンの単層などのチタン含有層を、ポリマー層１４２の上面１４２ａ上に、またビアプラグ５８の上面５８ａ上に、スパッタリングすることによって形成される場合、シード層６５は、好適な１つまたは複数のプロセスによって、例えば、０．０５から０．５マイクロメートルまでの範囲、０．０８から０．１５マイクロメートルまでの範囲、０．１から１マイクロメートルまでの範囲、または０．２から０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅層、ニッケル層、アルミニウム層、金層、銀層、白金層、またはパラジウム層を、チタン含有層上にスパッタリングすることによって形成されうる。

あるいは、接着／バリア層６４が、好適な１つまたは複数のプロセスによって、例えば、０．０１から０．１５マイクロメートルまでの範囲の厚さを有するチタン層を含む複合層をポリマー層１４２の上面１４２ａ上に、またビアプラグ５８の上面５８ａ上にスパッタリングし、０．１から０．３５マイクロメートルまでの範囲の厚さを有するチタンタングステン合金層をチタン層上にスパッタリングすることによって形成される場合、シード層６５は、好適な１つまたは複数のプロセスによって、例えば、０．０５から０．５マイクロメートルまでの範囲、０．０８から０．１５マイクロメートルまでの範囲、０．１から１マイクロメートルまでの範囲、または０．２から０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅層、ニッケル層、アルミニウム層、金層、銀層、白金層、またはパラジウム層を、チタンタングステン合金層上にスパッタリングすることによって形成されうる。

あるいは、接着／バリア層６４が、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、タンタルまたは窒化タンタルの単層などのタンタル含有層を、ポリマー層１４２の上面１４２ａ上に、またビアプラグ５８の上面５８ａ上に、スパッタリングすることによって形成される場合、シード層６５は、好適な１つまたは複数のプロセスによって、例えば、０．００５から０．５マイクロメートルまでの範囲、０．０８から０．１５マイクロメートルまでの範囲、０．１から１マイクロメートルまでの範囲、または０．２から０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅層、ニッケル層、アルミニウム層、金層、銀層、白金層、またはパラジウム層を、タンタル含有層上にスパッタリングすることによって形成されうる。

あるいは、接着／バリア層６４が、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、クロム層の単層などのクロム含有層を、ポリマー層１４２の上面１４２ａ上に、またビアプラグ５８の上面５８ａ上に、スパッタリングすることによって形成される場合、シード層６５は、好適な１つまたは複数のプロセスによって、例えば、０．００５から０．５マイクロメートルまでの範囲、０．０８から０．１５マイクロメートルまでの範囲、０．１から１マイクロメートルまでの範囲、または０．２から０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅層、ニッケル層、アルミニウム層、金層、銀層、白金層、またはパラジウム層を、クロム含有層上にスパッタリングすることによって形成されうる。

図２７Ｊを参照すると、シード層６５を形成した後、５から５０マイクロメートルまでの範囲、好ましくは１０から２５マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有する、ポジ型フォトレジスト層またはネガ型フォトレジスト層などの、フォトレジスト層６７が、スピンオンコーティングプロセス、ラミネート加工プロセス、スクリーン印刷プロセス、またはスプレープロセスによって前記の材料のシード層６５上に形成されることがわかる。次に、露光および現像のプロセスによりフォトレジスト層６７のパターン形成を行い、前記の材料のシード層６５を露出する複数の開口部６７ａをフォトレジスト層６７内に形成する。１Ｘステッパーまたは１Ｘコンタクトアライナーを使用することで、露光プロセスにおいてフォトレジスト層６７を露光することができる。

例えば、フォトレジスト層６７は、好適な１つまたは複数のプロセスによって、例えば、５から５０マイクロメートルまでの範囲、好ましくは１０から２５マイクロメートルまでの範囲の厚さを有する、ポジ型感光性ポリマー層を、シード層６５上にスピンオンコーティングし、次いで、Ｇ線、Ｈ線、およびＩ線のうちの少なくとも２つにより１Ｘステッパーまたは１Ｘコンタクトアライナーを使用して感光性ポリマー層を露光し、Ｇ線は例えば約４３４から４３８ｎｍまでの範囲の波長を有し、Ｈ線は例えば約４０３から４０７ｎｍまでの範囲の波長を有し、Ｉ線は例えば約３６３から３６７ｎｍまでの範囲の波長を有し、次いで、現像液を半導体ウェハ１０にスプレーし、塗るか、または半導体ウェハ１０を現像液中に浸漬することによって、露出されているポリマー層を現像し、次いで、脱イオン水を使用して半導体ウェハ１０を洗浄し、半導体ウェハ１０を回転して半導体ウェハ１０を乾燥させることによって形成されうる。現像した後、Ｏ₂プラズマまたは２００ＰＰＭ未満のフッ素、および酸素を含むプラズマを使用することによって、シード層６５から残留ポリマー材料もしくは他の汚染物質を除去するスカム除去プロセスを実行することができる。これらのプロセスにより、シード層６５を露出する開口部６７ａで、フォトレジスト層６７のパターン形成を行うことができる。

次に、図２７Ｋを参照すると、１から５０マイクロメートルまでの範囲、好ましくは２から２０マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有する金属層６８が、開口部６７ａ内に、また開口部６７ａによって露出されている前記の材料のシード層６５上に電気メッキされうることがわかる。金属層６８は、金、銅、銀、パラジウム、白金、ロジウム、ルテニウム、レニウム、もしくはニッケルの単層、または前記の金属から作られた複合層とすることができる。

例えば、金属層６８は、好適な１つまたは複数のプロセスによって、例えば、バルク金属層９の金を電気メッキするために前記の電気メッキ溶液を使用して、１から５０マイクロメートルまでの範囲、好ましくは２から２０マイクロメートルまでの範囲の厚さになるように、金層を開口部６７ａ内に、また開口部６７ａによって露出されている、シード層６５、好ましくは前記の金層６５上に、電気メッキすることによって形成される単一の金属層からなるものとしてよい。

あるいは、金属層６８は、好適な１つまたは複数のプロセスによって、例えば、バルク金属層９の銅を電気メッキするために前記の電気メッキ溶液を使用して、１から５０マイクロメートルまでの範囲、好ましくは２から２０マイクロメートルまでの範囲の厚さになるように、銅層を開口部６７ａ内に、また開口部６７ａによって露出されている、シード層６５、好ましくは前記の銅層６５上に、電気メッキすることによって形成される単一の金属層からなるものとしてよい。

あるいは、金属層６８は、好適な１つまたは複数のプロセスによって、例えば、バルク金属層９のパラジウムを電気メッキするために前記の電気メッキ溶液を使用して、１から５０マイクロメートルまでの範囲、好ましくは２から２０マイクロメートルまでの範囲の厚さになるように、パラジウム層を開口部６７ａ内に、また開口部６７ａによって露出されている、シード層６５、好ましくは前記のパラジウム層６５上に、電気メッキすることによって形成される単一の金属層からなるものとしてよい。

あるいは、金属層６８は、好適な１つまたは複数のプロセスによって、例えば、バルク金属層９のニッケルを電気メッキするために前記の電気メッキ溶液を使用して、１から５０マイクロメートルまでの範囲、好ましくは２から２０マイクロメートルまでの範囲の厚さになるように、ニッケル層を開口部６７ａ内に、また開口部６７ａによって露出されている、シード層６５、好ましくは前記の銅層またはニッケル層６５上に、電気メッキすることによって形成される単一の金属層からなるものとしてよい。

あるいは、金属層６８は、好適な１つまたは複数のプロセスによって、例えば、バルク金属層９の銅を電気メッキするために前記の電気メッキ溶液を使用して、１から５０マイクロメートルまでの範囲、好ましくは２から１５マイクロメートルまでの範囲の厚さになるように、銅層を開口部６７ａ内に、また開口部６７ａによって露出されている、シード層６５、好ましくは前記の金層６５上に、電気メッキし、次いで、バルク金属層９の金を電気メッキするか、または無電解メッキするために前記の電気メッキ溶液または無電解メッキ溶液を使用して、０．００５から１０マイクロメートルまでの範囲、好ましくは０．０５から１マイクロメートルまでの範囲の厚さになるように、金層を開口部６７ａ内に、また開口部６７ａ内の電気メッキされた銅層上に電気メッキするか、または無電解メッキすることによって形成される二重金属層からなるものとしてよい。

あるいは、金属層６８は、好適な１つまたは複数のプロセスによって、例えば、バルク金属層９の銅を電気メッキするために前記の電気メッキ溶液を使用して、１から５０マイクロメートルまでの範囲、好ましくは２から１５マイクロメートルまでの範囲の厚さになるように、銅層を開口部６７ａ内に、また開口部６７ａによって露出されている、シード層６５、好ましくは前記の銅層６５上に、電気メッキし、次いで、バルク金属層９のパラジウムを電気メッキするか、または無電解メッキするために前記の電気メッキ溶液または無電解メッキ溶液を使用して、０．００５から１０マイクロメートルまでの範囲、好ましくは０．０５から１マイクロメートルまでの範囲の厚さになるように、パラジウム層を開口部６７ａ内に、また開口部６７ａ内の電気メッキされた銅層上に電気メッキするか、または無電解メッキすることによって形成される二重金属層からなるものとしてよい。

あるいは、金属層６８は、好適な１つまたは複数のプロセスによって、例えば、バルク金属層９の銅を電気メッキするために前記の電気メッキ溶液を使用して、１から５０マイクロメートルまでの範囲、好ましくは２から１５マイクロメートルまでの範囲の厚さになるように、銅層を開口部６７ａによって露出されている、シード層６５、好ましくは前記の銅層６５上に、電気メッキし、次いで、バルク金属層９のニッケルを電気メッキするか、または無電解メッキするために前記の電気メッキ溶液または無電解メッキ溶液を使用して、１から１５マイクロメートルまでの範囲、好ましくは２から５マイクロメートルまでの範囲の厚さになるように、ニッケル層を開口部６７ａ内に、また開口部６７ａ内の電気メッキされた銅層上に電気メッキするか、または無電解メッキすることによって形成される二重金属層からなるものとしてよい。

あるいは、金属層６８は、好適な１つまたは複数のプロセスによって、例えば、バルク金属層９のニッケルを電気メッキするために前記の電気メッキ溶液を使用して、１から５０マイクロメートルまでの範囲、好ましくは２から１５マイクロメートルまでの範囲の厚さになるように、ニッケル層を開口部６７ａ内に、また開口部６７ａによって露出されている、シード層６５、好ましくは前記の銅層またはニッケル層６５上に、電気メッキし、次いで、０．００５から１０マイクロメートルまでの範囲、好ましくは０．０５から１マイクロメートルまでの範囲の厚さになるように、金層またはパラジウム層を開口部６７ａ内に、また開口部６７ａ内の電気メッキされたニッケル層上に電気メッキするか、または無電解メッキすることによって形成される二重金属層からなるものとしてよい。

あるいは、金属層６８は、好適な１つまたは複数のプロセスによって、例えば、バルク金属層９の銅を電気メッキするために前記の電気メッキ溶液を使用して、１から５０マイクロメートルまでの範囲、好ましくは２から１５マイクロメートルまでの範囲の厚さになるように、銅層を開口部６７ａによって露出されている、シード層６５、好ましくは前記の銅層６５上に、電気メッキし、次に、バルク金属層９のニッケルを電気メッキするか、または無電解メッキするために前記の電気メッキ溶液または無電解メッキ溶液を使用して、１から１５マイクロメートルまでの範囲、好ましくは２から５マイクロメートルまでの範囲の厚さになるように、ニッケル層を開口部６７ａ内に、また開口部６７ａ内の電気メッキされた銅層上に電気メッキするか、または無電解メッキし、次いで、バルク金属層９の金を電気メッキするか、または無電解メッキするために前記の電気メッキ溶液または無電解メッキ溶液を使用して、０．００５から１マイクロメートルまでの範囲、好ましくは０．０５から０．１マイクロメートルまでの範囲の厚さになるように、金層を開口部６７ａ内に、また開口部６７ａ内の電気メッキされた、または無電解メッキされたニッケル層上に電気メッキするか、または無電解メッキすることによって形成される三重金属層からなるものとしてよい。

あるいは、金属層６８は、好適な１つまたは複数のプロセスによって、例えば、バルク金属層９の銅を電気メッキするために前記の電気メッキ溶液を使用して、１から５０マイクロメートルまでの範囲、好ましくは２から１５マイクロメートルまでの範囲の厚さになるように、銅層を開口部６７ａによって露出されている、シード層６５、好ましくは前記の銅層６５上に、電気メッキし、次に、バルク金属層９のニッケルを電気メッキするか、または無電解メッキするために前記の電気メッキ溶液または無電解メッキ溶液を使用して、１から１５マイクロメートルまでの範囲、好ましくは２から５マイクロメートルまでの範囲の厚さになるように、ニッケル層を開口部６７ａ内に、また開口部６７ａ内の電気メッキされた銅層上に電気メッキするか、または無電解メッキし、次いで、バルク金属層９のパラジウムを電気メッキするか、または無電解メッキするために前記の電気メッキ溶液または無電解メッキ溶液を使用して、０．００５から１マイクロメートルまでの範囲、好ましくは０．０５から０．１マイクロメートルまでの範囲の厚さになるように、パラジウム層を開口部６７ａ内に、また開口部６７ａ内の電気メッキされた、または無電解メッキされたニッケル層上に電気メッキするか、または無電解メッキすることによって形成される三重金属層からなるものとしてよい。

図２７Ｌを参照すると、金属層６８を形成した後に、無機溶液を使用して、またはアミドとともに有機溶液を使用して、フォトレジスト層６７を除去することができることがわかる。フォトレジスト層６７からの一部の残留物が、金属層６８上に、また金属層６８の下にないシード層６５上に残る可能性がある。その後、Ｏ₂プラズマまたは２００ＰＰＭ未満のフッ素、および酸素を含むプラズマなどのプラズマにより、金属層６８から、またシード層６５から、残留物を除去することができる。

次に、図２７Ｍを参照すると、バルク金属層６８の下にないシード層６５および接着／バリア層６４は、その後、エッチング法によって除去されることがわかる。ある場合には、金属層６８の下にないシード層６５および接着／バリア層６５は、その後、ドライエッチング法によって除去されうる。ドライエッチング法に関して、金属層６８の下にないシード層６５および接着／バリア層６４は両方とも、その後、Ａｒスパッタリングエッチングプロセスによって除去することができ、あるいは、金属層６８の下にないシード層６５および接着／バリア層６４は両方とも、その後、反応性イオンエッチング（ＲＩＥ）プロセスによって除去することができ、あるいは、金属層６８の下にないシード層６５は、Ａｒスパッタリングエッチングプロセスによって除去することができ、次いで、金属層６８の下にない接着／バリア層６４は、反応性イオンエッチング（ＲＩＥ）プロセスによって除去することができる。他の場合には、金属層６８の下にないシード層６５および接着／バリア層６４は、その後、ウェットエッチング法によって除去されうる。ウェットエッチング法に関しては、シード層６５が銅層である場合、ＮＨ₄ＯＨを含む溶液またはＨ₂ＳＯ₄を含む溶液でエッチングすることができ、接着／バリア層６４がチタンタングステン合金層である場合、過酸化水素を含む溶液で、またはＮＨ₄ＯＨおよび過酸化水素を含む溶液で、エッチングすることができ、接着／バリア層６４がチタン層である場合、フッ化水素を含む溶液で、またはＮＨ₄ＯＨおよび過酸化水素を含む溶液で、エッチングすることができ、接着／バリア層６４がクロム層である場合、フェリシアン化カリウムを含む溶液でエッチングすることができる。他の場合には、金属層６８の下にない、銅などのシード層６５は、ＮＨ₄ＯＨを含む溶液またはＨ₂ＳＯ₄を含む溶液によって除去することができ、次いで、金属層６８の下にない接着／バリア層６４は、反応性イオンエッチング（ＲＩＥ）プロセスによって除去することができる。他の場合には、金属層６８の下にない、銅などのシード層６５は、ＮＨ₄ＯＨを含む溶液またはＨ₂ＳＯ₄を含む溶液によって除去することができ、次いで、金属層６８の下にない接着／バリア層６４は、Ａｒスパッタリングエッチングプロセスによって除去することができる。

次に、図２７Ｎを参照すると、ポリマー層１４は、スピンオンコーティングプロセス、ラミネート加工プロセス、スクリーン印刷プロセス、またはスプレープロセスを含み、さらに硬化プロセスを含むプロセスによって、ポリマー層１４２の上面１４２ａ上に、また前記のさまざまな金属層６８の金、銅、ニッケル、またはパラジウムの最上層上に形成することができ、ポリマー層１４内の複数の開口部１４ａは、前記のさまざまな金属層６８の金、銅、ニッケル、またはパラジウムの最上層の複数の領域の上にあり、それを露出することがわかる。ポリマー層１４は、３から５０マイクロメートルまでの範囲、好ましくは５から２５マイクロメートルまでの範囲など、２マイクロメートルより大きい厚さを有する。ポリマー層１４の材料として、ベンゾシクロブテン（ＢＣＢ）、ポリイミド（ＰＩ）、ポリベンゾオキサゾール（ＰＢＯ）、またはエポキシ樹脂が挙げられる。

ある場合には、ポリマー層１４は、好適な１つまたは複数のプロセスによって、例えば、６から１００マイクロメートルまでの範囲の厚さを有するネガ型感光性ポリイミド層を、ポリマー層１４２の上面１４２ａ上に、また前記のさまざまな金属層６８の金、銅、ニッケル、またはパラジウムの最上層上にスピンオンコーティングし、次いで、スピンオンコーティングされたポリイミド層をベークし、次いで、例えば約４３４から４３８ｎｍまでの範囲の波長を有するＧ線、例えば約４０３から４０７ｎｍまでの範囲の波長を有するＨ線、および例えば約３６３から３６７ｎｍまでの範囲の波長を有するＩ線のうちの少なくとも２つにより１Ｘステッパーまたは１Ｘコンタクトアライナーを使用してベークしたポリイミド層を露光し、ベークしたポリイミド層に光を照射し、つまり、Ｇ線とＨ線、Ｇ線とＩ線、Ｈ線とＩ線、またはＧ線、Ｈ線、およびＩ線をベークしたポリイミド層に照射し、次いで、露光されたポリイミド層を現像して金属層６８を露出する複数の開口部を形成し、次いで、現像されたポリイミド層を、１８０から４００℃までの範囲、１８０から２５０℃までの範囲、２５０から２９０℃までの範囲、２９０から４００℃までの範囲、または２００から３９０℃までの範囲の温度で、２０から１５０分の間、窒素雰囲気中または無酸素雰囲気中において硬化させるか、または加熱して、硬化したポリイミド層に３から５０マイクロメートルまでの範囲の厚さを持たせ、次いで、Ｏ₂プラズマまたは２００ＰＰＭ未満のフッ素、および酸素を含むプラズマを使い、開口部１４ａによって露出されている金属層６８から残留ポリマー材料もしくは他の汚染物質を除去することによって形成されうる。ところで、ポリマー層１４は、ポリマー層１４２の上面１４２ａ上に、また前記のさまざまな金属層６８の金、銅、ニッケル、またはパラジウムの最上層上に形成することができ、ポリマー層１４内に形成された開口部１４ａは、前記のさまざまな金属層６８の金、銅、ニッケル、またはパラジウムの最上層の領域を露出する。

他の場合には、ポリマー層１４は、好適な１つまたは複数のプロセスによって、例えば、３から５０マイクロメートルまでの範囲の厚さを有するポジ型感光性ポリベンゾオキサゾール層を、ポリマー層１４２の上面１４２ａ上に、また前記のさまざまな金属層６８の金、銅、ニッケル、またはパラジウムの最上層上にスピンオンコーティングし、次いで、スピンオンコーティングされたポリベンゾオキサゾール層をベークし、次いで、例えば約４３４から４３８ｎｍまでの範囲の波長を有するＧ線、例えば約４０３から４０７ｎｍまでの範囲の波長を有するＨ線、および例えば約３６３から３６７ｎｍまでの範囲の波長を有するＩ線のうちの少なくとも２つにより１Ｘステッパーまたは１Ｘコンタクトアライナーを使用してベークしたポリベンゾオキサゾール層を露光し、ベークしたポリベンゾオキサゾール層に光を照射し、つまり、Ｇ線とＨ線、Ｇ線とＩ線、Ｈ線とＩ線、またはＧ線、Ｈ線、およびＩ線をベークしたポリベンゾオキサゾール層に照射し、次いで、露光されたポリベンゾオキサゾール層を現像して金属層６８を露出する複数の開口部を形成し、次いで、現像されたポリベンゾオキサゾール層を、１５０から２５０℃までの範囲、好ましくは１８０から２５０℃までの範囲、または２００から４００℃までの範囲、好ましくは２５０から３５０℃までの範囲の温度で、５から１８０分の間、好ましくは３０から１２０分の間、窒素雰囲気中または無酸素雰囲気中において硬化させるか、または加熱して、硬化したポリベンゾオキサゾール層に３から５０マイクロメートルまでの範囲の厚さを持たせ、次いで、Ｏ₂プラズマまたは２００ＰＰＭ未満のフッ素、および酸素を含むプラズマを使い、開口部１４ａによって露出されている金属層６８から残留ポリマー材料もしくは他の汚染物質を除去することによって形成されうる。ところで、ポリマー層１４は、ポリマー層１４２の上面１４２ａ上に、また前記のさまざまな金属層６８の金、銅、ニッケル、またはパラジウムの最上層上に形成することができ、ポリマー層１４内に形成された開口部１４ａは、前記のさまざまな金属層６８の金、銅、ニッケル、またはパラジウムの最上層の領域を露出する。

次に、図２７Ｏを参照すると、０．０２から０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する接着／バリア層１６を、スパッタリングプロセスまたは蒸着プロセスなどの物理的気相成長（ＰＶＤ）プロセスを使用することによって、ポリマー層１４上に、また開口部１４ａにより露出されている前記のさまざまな金属層６８の金、銅、ニッケル、またはパラジウムの最上層の領域上に形成することができ、次いで、０．０５から０．５マイクロメートルまでの範囲、好ましくは０．０８から０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有するシード層１８を、スパッタリングプロセスまたは蒸着プロセスなどの物理的気相成長（ＰＶＤ）プロセスを使用することによって、接着／バリア層１６上に形成することができることがわかる。接着／バリア層１６の材料として、チタン、チタンタングステン合金、窒化チタン、クロム、タンタル、窒化タンタル、または前記の材料の複合材が挙げられ、シード層１８の材料として、銅、ニッケル、アルミニウム、金、銀、白金、またはパラジウムが挙げられる。

例えば、接着／バリア層１６が、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、チタンタングステン合金、チタン、または窒化チタンの単層などのチタン含有層を、ポリマー層１４上に、また開口部１４ａによって露出されている前記のさまざまな金属層６８の金、銅、ニッケル、またはパラジウムの最上層の領域上に、スパッタリングすることによって形成される場合、シード層１８は、好適な１つまたは複数のプロセスによって、例えば、０．０５から０．５マイクロメートルまでの範囲、０．０８から０．１５マイクロメートルまでの範囲、０．１から１マイクロメートルまでの範囲、または０．２から０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅層、ニッケル層、アルミニウム層、金層、銀層、白金層、またはパラジウム層を、チタン含有層上にスパッタリングすることによって形成されうる。

あるいは、接着／バリア層１６が、好適な１つまたは複数のプロセスによって、例えば、０．０１から０．１５マイクロメートルまでの範囲の厚さを有するチタン層を含む複合層を、ポリマー層１４上に、また開口部１４ａによって露出されている前記のさまざまな金属層６８の金、銅、ニッケル、またはパラジウムの最上層の領域上にスパッタリングし、０．１から０．３５マイクロメートルまでの範囲の厚さを有するチタンタングステン合金層をチタン層上にスパッタリングすることによって形成される場合、シード層１８は、好適な１つまたは複数のプロセスによって、例えば、０．０５から０．５マイクロメートルまでの範囲、０．０８から０．１５マイクロメートルまでの範囲、０．１から１マイクロメートルまでの範囲、または０．２から０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅層、ニッケル層、アルミニウム層、金層、銀層、白金層、またはパラジウム層を、チタンタングステン合金層上にスパッタリングすることによって形成されうる。

あるいは、接着／バリア層１６が、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、タンタルまたは窒化タンタルの単層などのタンタル含有層を、ポリマー層１４上に、また開口部１４ａによって露出されている前記のさまざまな金属層６８の金、銅、ニッケル、またはパラジウムの最上層の領域上に、スパッタリングすることによって形成される場合、シード層１８は、好適な１つまたは複数のプロセスによって、例えば、０．０５から０．５マイクロメートルまでの範囲、０．０８から０．１５マイクロメートルまでの範囲、０．１から１マイクロメートルまでの範囲、または０．２から０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅層、ニッケル層、アルミニウム層、金層、銀層、白金層、またはパラジウム層を、タンタル含有層上にスパッタリングすることによって形成されうる。

あるいは、接着／バリア層１６が、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、クロム層の単層などのクロム含有層を、ポリマー層１４上に、また開口部１４ａによって露出されている前記のさまざまな金属層６８の金、銅、ニッケル、またはパラジウムの最上層の領域上に、スパッタリングすることによって形成される場合、シード層１８は、好適な１つまたは複数のプロセスによって、例えば、０．０５から０．５マイクロメートルまでの範囲、０．０８から０．１５マイクロメートルまでの範囲、０．１から１マイクロメートルまでの範囲、または０．２から０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅層、ニッケル層、アルミニウム層、金層、銀層、白金層、またはパラジウム層を、クロム含有層上にスパッタリングすることによって形成されうる。

図２７Ｐを参照すると、図２７Ｏに例示されているステップの後に、フォトレジスト層３１を前記の材料のシード層１８上に形成することができ、フォトレジスト層３１内の複数の開口部３１ａが前記の材料のシード層１８を露出するが、これは、図２５Ｉに例示されているステップとして参照することができる。次に、複数の金属バンプまたはピラー２７を、開口部３１ａによって露出されている前記の材料のシード層１８上に、また開口部３１ａ内に形成することができる。図２７Ｐに示されているような金属バンプまたはピラー２７を開口部３１ａによって露出されている前記の材料のシード層１８上に、また開口部３１ａ内に形成するプロセスは、図２５Ｊに例示されているような金属バンプまたはピラー２７を開口部３１ａによって露出されている前記の材料のシード層１８上に、また開口部３１ａ内に形成するプロセスとして参照することができる。図２７Ｐに示されている金属バンプまたはピラー２７の詳細は、図２５Ｊに例示されているような金属バンプまたはピラー２７の詳細として参照することができる。

次に、図２７Ｑを参照すると、フォトレジスト層３１が除去されることがわかるが、これは、図２５Ｋに例示されているステップとして参照することができる。次に、金属バンプまたはピラー２７の下にないシード層１８を除去し、次いで、金属バンプまたはピラー２７の下にない接着／バリア層１６を除去するが、これは、図２５Ｌに例示されているステップとして参照することができる。したがって、薄化シリコン基板１の裏面１ａの底部スキーム１０３は、絶縁層３、金属層４および９によって形成される相互接続構造８８、ビアプラグ５８、ポリマー層１４および１４２、金属層１６、１８、６４、６５、および６８、ならびに金属バンプまたはピラー２７とともに形成され、ポリマー層１４内の開口部１４ａは、金属層６８の上にある。図２７Ｑに例示されているステップの後に、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。

あるいは、図２７Ｑに例示されているステップの後に、説明を簡単にするため逆にした図とともに例示されている以下のステップに従い、パッシベーション層５内に複数の開口部５０を形成して金属トレースまたはパッド６００を露出し、次いで、図１５Ｈ、１５Ｋ〜１５Ｍ、１６Ｌ、１６Ｍ、１７Ｊ、１８Ｉ、１９Ｈ、および２０に例示されているオーバーパッシベーションスキーム１０２のそれぞれを、代替的に、薄化シリコン基板１の活性側でパッシベーション層５の上に形成することができる。その後、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。

あるいは、図１５Ｈ、１５Ｋ〜１５Ｍ、１６Ｌ、１６Ｍ、１７Ｊ、１８Ｉ、１９Ｈ、および２０に例示されているオーバーパッシベーションスキーム１０２のうちのどれか１つを形成するプロセスを、図２４Ｂ、２４Ｃ、２５Ａ〜２５Ｄ、および２７Ａ〜２７Ｑに例示されているステップの前に実行することができる。図２４Ｂ、２４Ｃ、２５Ａ〜２５Ｄ、および２７Ａ〜２７Ｑに例示されているステップの後に、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。

ダイソーイングプロセスの後に、半導体ウェハ１０から切り出された半導体チップをチップパッケージにパッケージングすることができる。チップパッケージにおいて、半導体チップは、ボールグリッドアレイ（ＢＧＡ）基板、プリント回路基板、半導体チップ、金属基板、ガラス基板、またはセラミック基板などの外部回路に、底部スキーム１０３の金属バンプまたはピラー２７を通して接続することができる。半導体チップの金属バンプまたはピラー２７を、金属層６８、ビアプラグ５８、およびバルク金属層９を通して、オフチップバッファ４２に、またオフチップＥＳＤ回路４３に、また内部回路２１、２２、２３、および２４に接続することができる。金属層４、バルク金属層９、ビアプラグ５８、接着／バリア層６４、シード層６５、および金属層６８によって構成される複数の相互接続構造を、半導体チップの薄化シリコン基板１の裏面１ａに形成することができ、この相互接続構造は、オフチップバッファ４２を内部回路２１、２２、２３、および２４に接続し、金属バンプまたはピラー２７を通してオフチップバッファ４２ならびに内部回路２１、２２、２３、および２４を外部回路に接続することができる。

図２７Ｒは、好適な１つまたは複数のプロセスによって、例えば、以下のステップによって形成されうる、半導体ウェハを示す断面図である。第１に、図２４Ａに例示されている半導体ウェハ１０は、金属トレースまたはパッド６００の複数の領域６００ａを露出するために、パッシベーション層５内に複数の開口部５３１、５３２、５３４、５３９、および５３９’を備える。開口部５３１、５３２、５３４、５３９、および５３９’は、金属トレースまたはパッド６００の領域６００ａの上にあり、金属トレースまたはパッド６００の領域６００ａは、開口部５３１、５３２、５３４、５３９、および５３９’の底部にある。次に、フラックス３２を開口部５３１、５３２、５３４、５３９、および５３９'内に、また開口部５３１、５３２、５３４、５３９、および５３９'によって露出されている金属トレースまたはパッド６００の領域６００ａ上に形成することができる。次に、図２４Ｂに例示されているステップを実行することができる。次に、シリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅを、薄化シリコン基板１内に形成することができ、絶縁層３を、薄化シリコン基板１の裏面１ａ上に、またシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅの側壁上に形成することができ、これは、図２４Ｃ〜２４Ｈまたは図２４Ｉ〜２４Ｎに例示されているステップとして参照することができる。次に、相互接続構造８８を、シリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅ内に、絶縁層３上に、また薄化シリコン基板１の裏面１ａに形成することができ、ビアプラグ５８を相互接続構造８８上に、また薄化シリコン基板１の裏面１ａに形成することができるが、これは、図２５Ａ〜２５Ｄおよび２７Ａ〜２７Ｆに例示されているステップとして参照することができる。次に、ポリマー層１４２および１４、接着／バリア層１６および６４、シード層１８および６５、金属層６８、ならびに金属バンプまたはピラー２７を薄化シリコン基板１の裏面１ａに形成することができ、これは、図２７Ｇ〜２７Ｑに例示されているステップとして参照することができる。したがって、図２７Ｑに示されている底部スキーム１０３と同じ底部スキーム１０３を薄化シリコン基板１の裏面１ａに形成することができる。

図２７Ｒに示されている構造を形成した後に、フラックス３２を除去する。次に、説明を簡単にするために逆にした図とともに例示されている以下のステップに従って、図１５Ｈ、１５Ｋ〜１５Ｍ、１６Ｌ、１６Ｍ、１７Ｊ、１８Ｉ、１９Ｈ、および２０に例示されているオーバーパッシベーションスキーム１０２のそれぞれを、代替的に、薄化シリコン基板１の活性側でパッシベーション層５の上に形成することができる。その後、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。ダイソーイングプロセスの後に、半導体ウェハ１０から切り出された半導体チップをチップパッケージにパッケージングすることができる。チップパッケージにおいて、半導体チップは、ボールグリッドアレイ（ＢＧＡ）基板、プリント回路基板、半導体チップ、金属基板、ガラス基板、またはセラミック基板などの第１の外部回路に、底部スキーム１０３の金属バンプまたはピラー２７を通して接続することができ、および／またはボールグリッドアレイ（ＢＧＡ）基板、プリント回路基板、半導体チップ、金属基板、ガラス基板、またはセラミック基板などの第２の外部回路に、図１５Ｈ、１５Ｋ〜１５Ｍ、１６Ｌ、１６Ｍ、１７Ｊ、１８Ｉ、１９Ｈ、および２０に例示されているオーバーパッシベーションスキーム１０２のうち１つを通して接続することができる。

図２７Ｓは、好適な１つまたは複数のプロセスによって、例えば、以下のステップによって形成されうる、半導体ウェハを示す断面図である。第１に、図２４Ａに例示されている半導体ウェハ１０は、金属トレースまたはパッド６００の複数の領域６００ａを露出するために、パッシベーション層５内に複数の開口部５３１、５３２、５３４、５３９、および５３９’を備える。開口部５３１、５３２、５３４、５３９、および５３９’は、金属トレースまたはパッド６００の領域６００ａの上にあり、金属トレースまたはパッド６００の領域６００ａは、開口部５３１、５３２、５３４、５３９、および５３９’の底部にある。次に、金属パッド、バンプ、またはトレース３４ａをパッシベーション層５上に、また開口部５３１、５３２、５３４、５３９、および５３９’によって露出されている金属トレースまたはパッド６００の領域６００ａ上に形成することができ、これは、図２５Ｎに例示されているプロセスとして参照することができる。図２７Ｓに示されている金属パッド、バンプ、またはトレース３４ａの詳細は、図２５Ｎに例示されているような金属パッド、バンプ、またはトレース３４ａの詳細として参照することができる。金属パッド、バンプ、またはトレース３４ａを形成した後、図２４Ｂに例示されているステップを実行することができる。次に、シリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅを、薄化シリコン基板１内に形成することができ、絶縁層３を、薄化シリコン基板１の裏面１ａ上に、またシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅの側壁上に形成することができ、これは、図２４Ｃ〜２４Ｈまたは図２４Ｉ〜２４Ｎに例示されているステップとして参照することができる。次に、相互接続構造８８を、シリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅ内に、絶縁層３上に、また薄化シリコン基板１の裏面１ａに形成することができ、ビアプラグ５８を相互接続構造８８上に、また薄化シリコン基板１の裏面１ａに形成することができるが、これは、図２５Ａ〜２５Ｄおよび２７Ａ〜２７Ｆに例示されているステップとして参照することができる。次に、ポリマー層１４２および１４、接着／バリア層１６および６４、シード層１８および６５、金属層６８、ならびに金属バンプまたはピラー２７を薄化シリコン基板１の裏面１ａに形成することができ、これは、図２７Ｇ〜２７Ｑに例示されているステップとして参照することができる。したがって、図２７Ｑに示されている底部スキーム１０３と同じ底部スキーム１０３を薄化シリコン基板１の裏面１ａに形成することができる。あるいは、金属パッド、バンプ、またはトレース３４ａを開口部５３１、５３２、５３４、５３９、および５３９’によって露出されている金属トレースまたはパッド６００の領域６００ａ上に形成するステップを、金属バンプまたはピラー２７を形成した後に実行することができる。

図２７Ｓに示されている構造を形成した後に、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。ダイソーイングプロセスの後に、半導体ウェハ１０から切り出された半導体チップをチップパッケージにパッケージングすることができる。チップパッケージにおいて、半導体チップは、金属パッド、バンプ、またはトレース３４ａを通して、プリント回路基板、半導体チップ、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの第１の外部回路に、また、底部スキーム１０３の金属バンプまたはピラー２７を通して、プリント回路基板、ボールグリッドアレイ（ＢＧＡ）基板、半導体チップ、金属基板、ガラス基板、またはセラミック基板などの第２の外部回路に、接続することができる。

図２７Ｔは、好適な１つまたは複数のプロセスによって、例えば、以下のステップによって形成されうる、半導体ウェハを示す断面図である。第１に、図２４Ａに例示されている半導体ウェハ１０は、金属トレースまたはパッド６００の複数の領域６００ａを露出するために、パッシベーション層５内に複数の開口部５３１、５３２、５３４、５３９、および５３９’を備える。開口部５３１、５３２、５３４、５３９、および５３９’は、金属トレースまたはパッド６００の領域６００ａの上にあり、金属トレースまたはパッド６００の領域６００ａは、開口部５３１、５３２、５３４、５３９、および５３９’の底部にある。次に、接着／バリア／シード層８０１１および金属層８０１２からなるパターン形成回路層８０１をパッシベーション層５上に、また開口部５３１、５３２、５３４、５３９、および５３９’によって露出される金属トレースまたはパッド６００の領域６００ａ上に形成することができ、これは図１５Ｄ〜１５Ｈに例示されているステップとして参照することができる。次に、ポリマー層９８が、パターン形成回路層８０１の金属層８０１２上に、またパッシベーション層５上に形成され、ポリマー層９８内の複数の開口部９８０は、パターン形成回路層８０１の金属層８０１２の複数の接点８０１ａの上にあり、それらを露出し、これは、図１５Ｍに例示されているプロセスとして参照することができる。次に、金属層８９ａ、８９ｂ、および８９ｃによって形成される複数の金属バンプ８９をポリマー層９８上に、また開口部９８０によって露出されている金属層８０１２の接点８０１ａ上に形成することができ、これは、図１５Ｍに例示されているプロセスとして参照することができる。したがって、オーバーパッシベーションスキーム１０２は、薄化シリコン基板１の活性側において、パターン形成回路層８０１、ポリマー層９８、および金属バンプ８９とともに形成することができる。金属バンプ８９を形成した後、図２４Ｂに例示されているステップを実行することができる。次に、シリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅを、薄化シリコン基板１内に形成することができ、絶縁層３を、薄化シリコン基板１の裏面１ａ上に、またシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅの側壁上に形成することができ、これは、図２４Ｃ〜２４Ｈまたは図２４Ｉ〜２４Ｎに例示されているステップとして参照することができる。次に、相互接続構造８８を、シリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅ内に、絶縁層３上に、また薄化シリコン基板１の裏面１ａに形成することができ、ビアプラグ５８を相互接続構造８８上に、また薄化シリコン基板１の裏面１ａに形成することができるが、これは、図２５Ａ〜２５Ｄおよび２７Ａ〜２７Ｆに例示されているステップとして参照することができる。次に、ポリマー層１４２および１４、接着／バリア層１６および６４、シード層１８および６５、金属層６８、ならびに金属バンプまたはピラー２７を薄化シリコン基板１の裏面１ａに形成することができ、これは、図２７Ｇ〜２７Ｑに例示されているステップとして参照することができる。したがって、図２７Ｑに示されている底部スキーム１０３と同じ底部スキーム１０３を薄化シリコン基板１の裏面１ａに形成することができる。あるいは、パターン形成回路層８０１、ポリマー層９８、金属層８９ａ、および金属バンプ８９を形成するステップは、金属バンプまたはピラー２７を形成した後に実行することができる。

図２７Ｔに示されている構造を形成した後に、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。ダイソーイングプロセスの後に、半導体ウェハ１０から切り出された半導体チップをチップパッケージにパッケージングすることができる。チップパッケージにおいて、半導体チップは、オーバーパッシベーションスキーム１０２の金属バンプ８９を通して、プリント回路基板、ボールグリッドアレイ（ＢＧＡ）基板、半導体チップ、金属基板、ガラス基板、またはセラミック基板などの第１の外部回路に、また、底部スキーム１０３の金属バンプまたはピラー２７を通して、プリント回路基板、ボールグリッドアレイ（ＢＧＡ）基板、半導体チップ、金属基板、ガラス基板、またはセラミック基板などの第２の外部回路に、接続することができる。

図２８Ａ〜２８Ｆは、本開示による、半導体ウェハの裏面における底部構造技術の底部スキーム１０３を形成するためのプロセスを示す断面図である。図２８Ａを参照すると、図２４Ｂ、２４Ｃ、および２５Ａ〜２５Ｆに例示されているステップの後、０．２から１．５マイクロメートルまでの範囲、好ましくは０．３から１マイクロメートルまでの範囲など、０．１マイクロメートルより大きい厚さｔ８を有する絶縁層４６が、化学気相成長（ＣＶＤ）プロセスを使用することによって、絶縁層３上に、また前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層上に形成されうることがわかる。絶縁層４６は、酸化ケイ素、オキシ窒化ケイ素、または窒化ケイ素（Ｓｉ₃Ｎ₄など）の単層、前記の材料から作られた複合層とすることができる。

例えば、絶縁層４６は、絶縁層３上の、また前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層上の、０．２から１．５マイクロメートルまでの範囲、好ましくは０．３から１マイクロメートルまでの範囲など、０．２マイクロメートルより大きい厚さを有する、酸化ケイ素層、オキシ窒化ケイ素層、または窒化ケイ素層などの無機層とすることができる。あるいは、絶縁層４６は、絶縁層３上の、また前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層上の、０．２から１．５マイクロメートルまでの範囲、好ましくは０．３から１マイクロメートルまでの範囲など、０．２マイクロメートルより大きい厚さを有する、窒化ケイ素層またはオキシ窒化ケイ素層などの絶縁窒化物層とすることができる。あるいは、絶縁層４６は、絶縁層３上の、また前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層上の、０．２から１．５マイクロメートルまでの範囲、好ましくは０．３から１マイクロメートルまでの範囲など、０．２マイクロメートルより大きい厚さを有する、酸化ケイ素層またはオキシ窒化ケイ素層などの酸化物層とすることができる。あるいは、絶縁層４６は、絶縁層３上の、また前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層上の、０．２から１．５マイクロメートルまでの範囲、好ましくは０．３から１マイクロメートルまでの範囲など、０．２マイクロメートルより大きい厚さを有する、窒化ケイ素層またはオキシ窒化ケイ素層などの絶縁窒化物層と、絶縁窒化物層上の、０．２から１．５マイクロメートルまでの範囲、好ましくは０．３から１マイクロメートルまでの範囲など、０．２マイクロメートルより大きい厚さを有する、酸化ケイ素層またはオキシ窒化ケイ素層などの酸化物層とを含む二重層からなるものとしてよい。

図２８Ｂを参照すると、絶縁層４６を形成した後、スピンオンコーティングプロセス、ラミネート加工プロセス、スクリーン印刷プロセス、またはスプレープロセスを使用して、ポリマー層１４を絶縁層４６上に形成することができ、ポリマー層１４内の複数の開口部１４ａが、バルク金属層９の上の絶縁層４６の複数の領域を露出することがわかる。ポリマー層１４は、３から５０マイクロメートルまでの範囲、好ましくは５から２５マイクロメートルまでの範囲の厚さを有し、ポリマー層１４は、ベンゾシクロブテン（ＢＣＢ）、ポリイミド（ＰＩ）、ポリベンゾオキサゾール（ＰＢＯ）、またはエポキシ樹脂の単層とすることができる。図２８Ｂに示されているようなポリマー層１４およびポリマー層１４内の開口部１４ａを形成するプロセスは、図２５Ｇに例示されているようなポリマー層１４およびポリマー層１４内の開口部１４ａを形成するプロセスとして参照することができる。

図２８Ｃを参照すると、図２８Ｂに例示されているステップの後に、開口部１４ａによって露出されている絶縁層４６の領域を、助長プラズマエッチング法などの、ドライエッチング法により除去できることがわかる。したがって、ポリマー層１４内の開口部１４ａは、前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層の複数の領域の上にあり、それらを露出することがわかる。

次に、図２８Ｄを参照すると、０．０２から０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する接着／バリア層１６を、スパッタリングプロセスまたは蒸着プロセスなどの物理的気相成長（ＰＶＤ）プロセスを使用することによって、ポリマー層１４上に、また開口部１４ａにより露出されている前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層の領域上に形成することができ、次いで、０．０５から０．５マイクロメートルまでの範囲、好ましくは０．０８から０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有するシード層１８を、スパッタリングプロセスまたは蒸着プロセスなどの物理的気相成長（ＰＶＤ）プロセスを使用することによって、接着／バリア層１６上に形成することができることがわかる。接着／バリア層１６の材料として、チタン、チタンタングステン合金、窒化チタン、クロム、タンタル、または窒化タンタルが挙げられ、シード層１８の材料として、銅、ニッケル、アルミニウム、金、銀、白金、またはパラジウムが挙げられる。

例えば、接着／バリア層１６が、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、チタンタングステン合金、チタン、または窒化チタンの単層などのチタン含有層を、ポリマー層１４上に、また開口部１４ａによって露出されている前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層の領域上に、スパッタリングすることによって形成される場合、シード層１８は、好適な１つまたは複数のプロセスによって、例えば、０．０５から０．５マイクロメートルまでの範囲、０．０８から０．１５マイクロメートルまでの範囲、０．１から１マイクロメートルまでの範囲、または０．２から０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅層、ニッケル層、アルミニウム層、金層、銀層、白金層、またはパラジウム層を、チタン含有層上にスパッタリングすることによって形成されうる。

あるいは、接着／バリア層１６が、好適な１つまたは複数のプロセスによって、例えば、０．０１から０．１５マイクロメートルまでの範囲の厚さを有するチタン層を含む複合層を、ポリマー層１４上に、また開口部１４ａによって露出されている前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層の領域上にスパッタリングし、０．１から０．３５マイクロメートルまでの範囲の厚さを有するチタンタングステン合金層をチタン層上にスパッタリングすることによって形成される場合、シード層１８は、好適な１つまたは複数のプロセスによって、例えば、０．０５から０．５マイクロメートルまでの範囲、０．０８から０．１５マイクロメートルまでの範囲、０．１から１マイクロメートルまでの範囲、または０．２から０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅層、ニッケル層、アルミニウム層、金層、銀層、白金層、またはパラジウム層を、チタンタングステン合金層上にスパッタリングすることによって形成されうる。

あるいは、接着／バリア層１６が、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、タンタルまたは窒化タンタルの単層などのタンタル含有層を、ポリマー層１４上に、また開口部１４ａによって露出されている前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層の領域上に、スパッタリングすることによって形成される場合、シード層１８は、好適な１つまたは複数のプロセスによって、例えば、０．０５から０．５マイクロメートルまでの範囲、０．０８から０．１５マイクロメートルまでの範囲、０．１から１マイクロメートルまでの範囲、または０．２から０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅層、ニッケル層、アルミニウム層、金層、銀層、白金層、またはパラジウム層を、タンタル含有層上にスパッタリングすることによって形成されうる。

あるいは、接着／バリア層１６が、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、クロム層の単層などのクロム含有層を、ポリマー層１４上に、また開口部１４ａによって露出されている前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層の領域上に、スパッタリングすることによって形成される場合、シード層１８は、好適な１つまたは複数のプロセスによって、例えば、０．０５から０．５マイクロメートルまでの範囲、０．０８から０．１５マイクロメートルまでの範囲、０．１から１マイクロメートルまでの範囲、または０．２から０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅層、ニッケル層、アルミニウム層、金層、銀層、白金層、またはパラジウム層を、クロム含有層上にスパッタリングすることによって形成されうる。

図２８Ｅを参照すると、図２８Ｄに例示されているステップの後に、フォトレジスト層３１をシード層１８上に形成することができ、フォトレジスト層３１内の複数の開口部３１ａによりシード層１８を露出させることがわかるが、これは、図２５Ｉに例示されているステップとして参照することができる。次に、複数の金属バンプまたはピラー２７を、開口部３１ａによって露出されている前記の材料のシード層１８上に、また開口部３１ａ内に形成することができる。図２８Ｅに示されているような金属バンプまたはピラー２７を開口部３１ａによって露出されている前記の材料のシード層１８上に、また開口部３１ａ内に形成するプロセスは、図２５Ｊに例示されているような金属バンプまたはピラー２７を開口部３１ａによって露出されている前記の材料のシード層１８上に、また開口部３１ａ内に形成するプロセスとして参照することができる。図２８Ｅに示されている金属バンプまたはピラー２７の詳細は、図２５Ｊに例示されているような金属バンプまたはピラー２７の詳細として参照することができる。

次に、図２８Ｆを参照すると、フォトレジスト層３１が除去されることがわかるが、これは、図２５Ｋに例示されているステップとして参照することができる。次に、金属バンプまたはピラー２７の下にないシード層１８を除去し、次いで、金属バンプまたはピラー２７の下にない接着／バリア層１６を除去するが、これは、図２５Ｌに例示されているステップとして参照することができる。したがって、薄化シリコン基板１の裏面１ａの底部スキーム１０３は、絶縁層３、金属層４および９によって形成される相互接続構造８８、絶縁層４６、ポリマー層１４、金属層１６および１８、ならびに金属バンプまたはピラー２７とともに形成され、ポリマー層１４内の開口部１４ａは、相互接続構造８８の上にある。図２８Ｆに例示されているステップの後に、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。

あるいは、図２８Ｆに例示されているステップの後に、説明を簡単にするため逆にした図とともに例示されている以下のステップに従い、パッシベーション層５内に複数の開口部５０を形成して金属トレースまたはパッド６００を露出し、次いで、図１５Ｈ、１５Ｋ〜１５Ｍ、１６Ｌ、１６Ｍ、１７Ｊ、１８Ｉ、１９Ｈ、および２０に例示されているオーバーパッシベーションスキーム１０２のそれぞれを、代替的に、薄化シリコン基板１の活性側でパッシベーション層５の上に形成することができる。その後、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。

あるいは、図１５Ｈ、１５Ｋ〜１５Ｍ、１６Ｌ、１６Ｍ、１７Ｊ、１８Ｉ、１９Ｈ、および２０に例示されているオーバーパッシベーションスキーム１０２のうちのどれか１つを形成するプロセスを、図２４Ｂ、２４Ｃ、２５Ａ〜２５Ｆ、および２８Ａ〜２８Ｆに例示されているステップの前に実行することができる。図２４Ｂ、２４Ｃ、２５Ａ〜２５Ｆ、および２８Ａ〜２８Ｆに例示されているステップの後に、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。

ダイソーイングプロセスの後に、半導体ウェハ１０から切り出された半導体チップをチップパッケージにパッケージングすることができる。チップパッケージにおいて、半導体チップは、ボールグリッドアレイ（ＢＧＡ）基板、プリント回路基板、半導体チップ、金属基板、ガラス基板、またはセラミック基板などの外部回路に、底部スキーム１０３の金属バンプまたはピラー２７を通して接続することができる。金属層４および９によって構成される相互接続構造８８は、オフチップバッファ４２を内部回路２１、２２、２３、および２４に接続し、金属バンプまたはピラー２７をオフチップバッファ４２に、またオフチップＥＳＤ回路４３に、また内部回路２１、２２、２３、および２４に接続する。オフチップＥＳＤ回路４３は、細線金属トレース６３９を通してオフチップバッファ４２に接続される。

図２８Ｇは、好適な１つまたは複数のプロセスによって、例えば、以下のステップによって形成されうる、半導体ウェハを示す断面図である。第１に、図２４Ａに例示されている半導体ウェハ１０は、金属トレースまたはパッド６００の複数の領域６００ａを露出するために、パッシベーション層５内に複数の開口部５３１、５３２、５３４、５３９、および５３９’を備える。開口部５３１、５３２、５３４、５３９、および５３９’は、金属トレースまたはパッド６００の領域６００ａの上にあり、金属トレースまたはパッド６００の領域６００ａは、開口部５３１、５３２、５３４、５３９、および５３９’の底部にある。次に、フラックス３２を開口部５３１、５３２、５３４、５３９、および５３９'内に、また開口部５３１、５３２、５３４、５３９、および５３９'によって露出されている金属トレースまたはパッド６００の領域６００ａ上に形成することができる。次に、図２４Ｂに例示されているステップを実行することができる。次に、シリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅを、薄化シリコン基板１内に形成することができ、絶縁層３を、薄化シリコン基板１の裏面１ａ上に、またシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅの側壁上に形成することができ、これは、図２４Ｃ〜２４Ｈまたは図２４Ｉ〜２４Ｎに例示されているステップとして参照することができる。次に、相互接続構造８８をシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅ内に、また薄化シリコン基板１の裏面１ａに形成することができ、これは、図２５Ａ〜２５Ｆに例示されているステップとして参照することができる。次に、絶縁層４６、ポリマー層１４、接着／バリア層１６、シード層１８、および金属バンプまたはピラー２７を薄化シリコン基板１の裏面１ａに形成することができ、これは、図２８Ａ〜２８Ｆに例示されているステップとして参照することができる。したがって、図２８Ｆに示されている底部スキーム１０３と同じ底部スキーム１０３を薄化シリコン基板１の裏面１ａに形成することができる。

図２８Ｇに示されている構造を形成した後に、フラックス３２を除去する。次に、説明を簡単にするために逆にした図とともに例示されている以下のステップに従って、図１５Ｈ、１５Ｋ〜１５Ｍ、１６Ｌ、１６Ｍ、１７Ｊ、１８Ｉ、１９Ｈ、および２０に例示されているオーバーパッシベーションスキーム１０２のそれぞれを、代替的に、薄化シリコン基板１の活性側でパッシベーション層５の上に形成することができる。その後、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。ダイソーイングプロセスの後に、半導体ウェハ１０から切り出された半導体チップをチップパッケージにパッケージングすることができる。チップパッケージにおいて、半導体チップは、ボールグリッドアレイ（ＢＧＡ）基板、プリント回路基板、半導体チップ、金属基板、ガラス基板、またはセラミック基板などの第１の外部回路に、底部スキーム１０３の金属バンプまたはピラー２７を通して接続することができ、および／またはボールグリッドアレイ（ＢＧＡ）基板、プリント回路基板、半導体チップ、金属基板、ガラス基板、またはセラミック基板などの第２の外部回路に、図１５Ｈ、１５Ｋ〜１５Ｍ、１６Ｌ、１６Ｍ、１７Ｊ、１８Ｉ、１９Ｈ、および２０に例示されているオーバーパッシベーションスキーム１０２のうち１つを通して接続することができる。相互接続構造８８は、オフチップバッファ４２を内部回路２１、２２、２３、および２４に接続し、金属バンプまたはピラー２７をオフチップバッファ４２に、またオフチップＥＳＤ回路４３に、また内部回路２１、２２、２３、および２４に接続する。

図２８Ｈは、好適な１つまたは複数のプロセスによって、例えば、以下のステップによって形成されうる、半導体ウェハを示す断面図である。第１に、図２４Ａに例示されている半導体ウェハ１０は、金属トレースまたはパッド６００の複数の領域６００ａを露出するために、パッシベーション層５内に複数の開口部５３１、５３２、５３４、５３９、および５３９’を備える。開口部５３１、５３２、５３４、５３９、および５３９’は、金属トレースまたはパッド６００の領域６００ａの上にあり、金属トレースまたはパッド６００の領域６００ａは、開口部５３１、５３２、５３４、５３９、および５３９’の底部にある。次に、金属パッド、バンプ、またはトレース３４ａをパッシベーション層５上に、また開口部５３１、５３２、５３４、５３９、および５３９’によって露出されている金属トレースまたはパッド６００の領域６００ａ上に形成することができ、これは、図２５Ｎに例示されているプロセスとして参照することができる。図２８Ｈに示されている金属パッド、バンプ、またはトレース３４ａの詳細は、図２５Ｎに例示されているような金属パッド、バンプ、またはトレース３４ａの詳細として参照することができる。金属パッド、バンプ、またはトレース３４ａを形成した後、図２４Ｂに例示されているステップを実行することができる。次に、シリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅを、薄化シリコン基板１内に形成することができ、絶縁層３を、薄化シリコン基板１の裏面１ａ上に、またシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅの側壁上に形成することができ、これは、図２４Ｃ〜２４Ｈまたは図２４Ｉ〜２４Ｎに例示されているステップとして参照することができる。次に、相互接続構造８８をシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅ内に、また薄化シリコン基板１の裏面１ａに形成することができ、これは、図２５Ａ〜２５Ｆに例示されているステップとして参照することができる。次に、絶縁層４６、ポリマー層１４、接着／バリア層１６、シード層１８、および金属バンプまたはピラー２７を薄化シリコン基板１の裏面１ａに形成することができ、これは、図２８Ａ〜２８Ｆに例示されているステップとして参照することができる。したがって、図２８Ｆに示されている底部スキーム１０３と同じ底部スキーム１０３を薄化シリコン基板１の裏面１ａに形成することができる。あるいは、金属パッド、バンプ、またはトレース３４ａを開口部５３１、５３２、５３４、５３９、および５３９’によって露出されている金属トレースまたはパッド６００の領域６００ａ上に形成するステップを、金属バンプまたはピラー２７を形成した後に実行することができる。

図２８Ｈに示されている構造を形成した後に、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。ダイソーイングプロセスの後に、半導体ウェハ１０から切り出された半導体チップをチップパッケージにパッケージングすることができる。チップパッケージにおいて、半導体チップは、金属パッド、バンプ、またはトレース３４ａを通して、プリント回路基板、半導体チップ、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの第１の外部回路に、また、底部スキーム１０３の金属バンプまたはピラー２７を通して、プリント回路基板、ボールグリッドアレイ（ＢＧＡ）基板、半導体チップ、金属基板、ガラス基板、またはセラミック基板などの第２の外部回路に、接続することができる。相互接続構造８８は、オフチップバッファ４２を内部回路２１、２２、２３、および２４に接続し、金属バンプまたはピラー２７をオフチップバッファ４２に、またオフチップＥＳＤ回路４３に、また内部回路２１、２２、２３、および２４に接続する。

図２８Ｉは、好適な１つまたは複数のプロセスによって、例えば、以下のステップによって形成されうる、半導体ウェハを示す断面図である。第１に、図２４Ａに例示されている半導体ウェハ１０は、金属トレースまたはパッド６００の複数の領域６００ａを露出するために、パッシベーション層５内に複数の開口部５３１、５３２、５３４、５３９、および５３９’を備える。開口部５３１、５３２、５３４、５３９、および５３９’は、金属トレースまたはパッド６００の領域６００ａの上にあり、金属トレースまたはパッド６００の領域６００ａは、開口部５３１、５３２、５３４、５３９、および５３９’の底部にある。次に、接着／バリア／シード層８０１１および金属層８０１２からなるパターン形成回路層８０１をパッシベーション層５上に、また開口部５３１、５３２、５３４、５３９、および５３９’によって露出される金属トレースまたはパッド６００の領域６００ａ上に形成することができ、これは図１５Ｄ〜１５Ｈに例示されているステップとして参照することができる。次に、ポリマー層９８が、パターン形成回路層８０１の金属層８０１２上に、またパッシベーション層５上に形成され、ポリマー層９８内の複数の開口部９８０は、パターン形成回路層８０１の金属層８０１２の複数の接点８０１ａの上にあり、それらを露出し、これは、図１５Ｍに例示されているプロセスとして参照することができる。次に、金属層８９ａ、８９ｂ、および８９ｃによって形成される複数の金属バンプ８９をポリマー層９８上に、また開口部９８０によって露出されている金属層８０１２の接点８０１ａ上に形成することができ、これは、図１５Ｍに例示されているプロセスとして参照することができる。したがって、オーバーパッシベーションスキーム１０２は、薄化シリコン基板１の活性側において、パターン形成回路層８０１、ポリマー層９８、および金属バンプ８９とともに形成することができる。金属バンプ８９を形成した後、図２４Ｂに例示されているステップを実行することができる。次に、シリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅを、薄化シリコン基板１内に形成することができ、絶縁層３を、薄化シリコン基板１の裏面１ａ上に、またシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅの側壁上に形成することができ、これは、図２４Ｃ〜２４Ｈまたは図２４Ｉ〜２４Ｎに例示されているステップとして参照することができる。次に、相互接続構造８８をシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅ内に、また薄化シリコン基板１の裏面１ａに形成することができ、これは、図２５Ａ〜２５Ｆに例示されているステップとして参照することができる。次に、絶縁層４６、ポリマー層１４、接着／バリア層１６、シード層１８、および金属バンプまたはピラー２７を薄化シリコン基板１の裏面１ａに形成することができ、これは、図２８Ａ〜２８Ｆに例示されているステップとして参照することができる。したがって、図２８Ｆに示されている底部スキーム１０３と同じ底部スキーム１０３を薄化シリコン基板１の裏面１ａに形成することができる。あるいは、パターン形成回路層８０１、ポリマー層９８、金属層８９ａ、および金属バンプ８９を形成するステップは、金属バンプまたはピラー２７を形成した後に実行することができる。

図２８Ｉに示されている構造を形成した後に、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。ダイソーイングプロセスの後に、半導体ウェハ１０から切り出された半導体チップをチップパッケージにパッケージングすることができる。チップパッケージにおいて、半導体チップは、オーバーパッシベーションスキーム１０２の金属バンプ８９を通して、プリント回路基板、ボールグリッドアレイ（ＢＧＡ）基板、半導体チップ、金属基板、ガラス基板、またはセラミック基板などの第１の外部回路に、また、底部スキーム１０３の金属バンプまたはピラー２７を通して、プリント回路基板、ボールグリッドアレイ（ＢＧＡ）基板、半導体チップ、金属基板、ガラス基板、またはセラミック基板などの第２の外部回路に、接続することができる。相互接続構造８８は、オフチップバッファ４２を内部回路２１、２２、２３、および２４に接続し、金属バンプまたはピラー２７をオフチップバッファ４２に、またオフチップＥＳＤ回路４３に、また内部回路２１、２２、２３、および２４に接続する。パターン形成回路層８０１は、オフチップバッファ４２を内部回路２１、２２、２３、および２４に接続し、金属バンプ８９をオフチップバッファ４２に、またオフチップＥＳＤ回路４３に、また内部回路２１、２２、２３、および２４に接続する。

図２８Ｊは、好適な１つまたは複数のプロセスによって、例えば、以下のステップによって形成されうる、パッケージを示す断面図である。第１に、図２４Ａに例示されている半導体ウェハ１０は、金属トレースまたはパッド６００の複数の領域６００ａを露出するために、パッシベーション層５内に複数の開口部５３１、５３２、５３４、５３９、および５３９’を備える。開口部５３１、５３２、５３４、５３９、および５３９’は、金属トレースまたはパッド６００の領域６００ａの上にあり、金属トレースまたはパッド６００の領域６００ａは、開口部５３１、５３２、５３４、５３９、および５３９’の底部にある。次に、接着／バリア／シード層８０１１および金属層８０１２からなるパターン形成回路層８０１をパッシベーション層５上に、また開口部５３１、５３２、５３４、５３９、および５３９’によって露出される金属トレースまたはパッド６００の領域６００ａ上に形成することができ、これは図１５Ｄ〜１５Ｈに例示されているステップとして参照することができる。次に、ポリマー層９８が、パターン形成回路層８０１の金属層８０１２上に、またパッシベーション層５上に形成され、ポリマー層９８内の複数の開口部９８０は、パターン形成回路層８０１の金属層８０１２の複数の接点８０１ａの上にあり、それらを露出し、これは、図１５Ｉに例示されているプロセスとして参照することができる。したがって、オーバーパッシベーションスキーム１０２は、薄化シリコン基板１の活性側において、パターン形成回路層８０１およびポリマー層９８とともに形成することができる。次に、フラックスを、開口部９８０内に、また開口部９８０によって露出されている金属層８０１２の接点８０１ａ上に形成することができる。

フラックスを形成した後、図２４Ｂに例示されているステップを実行することができる。次に、シリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅを、薄化シリコン基板１内に形成することができ、絶縁層３を、薄化シリコン基板１の裏面１ａ上に、またシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅの側壁上に形成することができ、これは、図２４Ｃ〜２４Ｈまたは図２４Ｉ〜２４Ｎに例示されているステップとして参照することができる。次に、相互接続構造８８をシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅ内に、また薄化シリコン基板１の裏面１ａに形成することができ、これは、図２５Ａ〜２５Ｆに例示されているステップとして参照することができる。次に、絶縁層４６、ポリマー層１４、接着／バリア層１６、シード層１８、および金属バンプまたはピラー２７を薄化シリコン基板１の裏面１ａに形成することができ、これは、図２８Ａ〜２８Ｆに例示されているステップとして参照することができる。したがって、図２８Ｆに示されている底部スキーム１０３と同じ底部スキーム１０３を薄化シリコン基板１の裏面１ａに形成することができる。次に、フラックスを除去して、開口部９８０によって露出されている金属層８０１２の接点８０１ａを露出させる。

フラックスを除去した後、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。ダイソーイングプロセスの後に、半導体ウェハ１０から切り出された半導体チップをチップパッケージにパッケージングすることができる。チップパッケージにおいて、半導体チップは、プリント回路基板、ボールグリッドアレイ（ＢＧＡ）基板、半導体チップ、金属基板、ガラス基板、またはセラミック基板などの第１の外部回路に、ワイヤボンディングで金線または銅線などの複数のワイヤ１２９をオーバーパッシベーションスキーム１０２の金属層８０１２の領域８０１ａに、また第１の外部回路に接合することによって、接続することができ、また、底部スキーム１０３の金属バンプまたはピラー２７を第２の外部回路と接合することによって、プリント回路基板、ボールグリッドアレイ（ＢＧＡ）基板、半導体チップ、金属基板、ガラス基板、またはセラミック基板などの第２の外部回路に接続することができる。例えば、ワイヤボンディング接合ワイヤ１２９を、開口部９８０によって露出されている金属層８０１２の金、銅、アルミニウム、またはパラジウムの領域８０１ａと、ボールボンディングで接合された、ワイヤボンディング接合金線とすることができる。あるいは、ワイヤボンディング接合ワイヤ１２９を、開口部９８０によって露出されている金属層８０１２の金、銅、アルミニウム、またはパラジウムの領域８０１ａと、ボールボンディングで接合された、ワイヤボンディング接合銅線とすることができる。

図２９Ａ〜図２９Ｔは、半導体チップの簡略化された回路図を示しており、２本の点線は、半導体チップのパッシベーション層５、および半導体チップの薄化シリコン基板１の裏面１ａを示し、粗いトレースは、パッシベーション層５の上に形成され、また裏面１ａの下に形成されている金属構造を示し、細いトレースは、パッシベーション層５とシリコン基板１との間の金属トレースを示している。

図２９Ａは図１Ｃから得られる。半導体チップは、パッシベーション層５の上の、電源バス、電源トレース、または電源線などの、電源相互接続部８１および８１Ｐ、パッシベーション層５の上の、グランドバス、グランドトレース、またはグランド線などの、グランド相互接続部８２、パッシベーション層５と薄化シリコン基板１の裏面１ａとの間の電圧レギュレータまたはコンバータ回路４１、パッシベーション層５と薄化シリコン基板１の裏面１ａとの間の複数の内部回路２１、２２、２３、および２４、パッシベーション層５と薄化シリコン基板１の裏面１ａとの間の複数の細線金属トレース６１１、６１２ａ、６１２ｂ、６１２ｃ、６１４、６１９、６１９’、６２１、６２２ａ、６２２ｂ、６２２ｃ、６２４、および６２９、パッシベーション層５内の複数の開口部５１１、５１２、５１４、５１９、５１９’、５２１、５２２、５２４、および５２９、薄化シリコン基板１内の複数のシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅ、および１１ｆ、薄化シリコン基板１の裏面１ａにある複数の相互接続構造８８、薄化シリコン基板１の裏面１ａにあるインダクタ３６、ならびに薄化シリコン基板１の裏面１ａにあるキャパシタ８７を備える。半導体チップにおける電源電圧Ｖｃｃを調整するレギュレータの機能を改善するために、インダクタ３６およびキャパシタ８７を備えて、電圧レギュレータまたはコンバータ回路４１内に組み込むことができる。図２９Ａに例示されている相互接続構造８８の詳細は、図２５Ａ〜２５Ｆに例示されているような相互接続構造８８の詳細として参照することができる。図２９Ａに示されているような相互接続構造８８を形成するプロセスは、図２５Ａ〜２５Ｆに例示されているような相互接続構造８８を形成するプロセスとして参照することができる。図２９Ａに示されているようなシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅ、および１１ｆを形成するプロセスは、図２４Ｃ〜２４Ｈまたは図２４Ｉ〜２４Ｎに例示されているようなシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅを形成するプロセスとして参照することができる。

電源相互接続部８１Ｐは、電圧レギュレータまたはコンバータ４１の電源ノードを、ボールグリッドアレイ（ＢＧＡ）基板、プリント回路基板、半導体チップ、金属基板、ガラス基板、またはセラミック基板などの外部回路から入力される電源電圧Ｖｄｄを供給するように接続することができる。電源相互接続部８１は、調整された、または変換された電源電圧Ｖｃｃを分配するように、電圧レギュレータまたはコンバータ回路４１のノードＰと内部回路２１、２２、２３、および２４の電源ノードＴｐ、Ｕｐ、Ｖｐ、およびＷｐを接続することができる。グランド相互接続部８２は、グランド基準電圧Ｖｓｓを分配するように、電圧レギュレータまたはコンバータ回路４１のグランドノードＲｓと内部回路２１、２２、２３、および２４のグランドノードＴｓ、Ｕｓ、Ｖｓ、およびＷｓを接続することができる。

薄化シリコン基板１の裏面１ａにある相互接続構造８８は、グランド基準電圧Ｖｓｓを供給するために使用される、グランドバス、グランドトレース、またはグランド線などの、グランド相互接続部８８ａ、外部回路から入力される電源電圧Ｖｄｄを供給するために使用される、電源バス、電源トレース、または電源線などの、電源相互接続部８８ｂ、電圧レギュレータまたはコンバータ回路４１のノードＰから出力される調整された、または変換された電源電圧Ｖｃｃを供給するために使用される、電源バス、電源トレース、または電源線などの、電源相互接続部８８ｃを備える。

グランド相互接続部８８ａは、薄化シリコン基板１の裏面１ａの下に形成されているキャパシタ８７の端子に、またシリコン貫通ビア１１ｂおよび細線金属トレース６２９を通して電圧レギュレータまたはコンバータ回路４１のグランドノードＲｓに、またシリコン貫通ビア１１ｂ、１１ｃ、１１ｄ、および１１ｅおよび細線金属トレース６２９、６２１、６２２ａ、および６２４を通してグランド相互接続部８２に、またシリコン貫通ビア１１ｃ、１１ｄ、および１１ｅおよび細線金属トレース６２１、６２２ｂ、６２２ｃ、および６２４を通して内部回路２１、２２、２３、および２４のグランドノードＴｓ、Ｕｓ、Ｖｓ、およびＷｓに、接続されうる。

電源相互接続部８８ｂは、シリコン貫通ビア１１ａおよび細線金属トレース６１９を通してパッシベーション層５の上の電源相互接続部８１Ｐに、またシリコン貫通ビア１１ａおよび細線金属トレース６１９を通して電圧レギュレータまたはコンバータ回路４１の電源ノードに、また薄化シリコン基板１の裏面１ａの下に形成されているインダクタ３６の端子に、接続されうる。

電源相互接続部８８ｃは、シリコン貫通ビア１１ｆおよび細線金属トレース６１９‘を通して電源相互接続部８１に、またビア１１ｆおよび細線金属トレース６１９’を通して電圧レギュレータまたはコンバータ回路４１のノードＰに、またインダクタ３６の他の端子に、またキャパシタ８７の他の端子に、接続されうる。

図２９Ｂは図２９Ａおよび１Ｄから得られる。図２９Ａの構造に加えて、電源相互接続部８８ｂを、図２９Ｂに示されているように、シリコン貫通ビア１１ｈを通して、また細線金属トレース６４９を通してＥＳＤ回路４４のノードＤｐにさらに接続することができる。電源相互接続部８１Ｐを、パッシベーション層５内の開口部５４９を通して、また細線金属トレース６４９を通して、ＥＳＤ回路４４のノードＤｐにさらに接続することができる。グランド相互接続部８８ａを、シリコン貫通ビア１１ｇを通して、また細線金属トレース６４９’を通して、ＥＳＤ回路４４のノードＤｇにさらに接続することができる。グランド相互接続部８２を、パッシベーション層５内の開口部５４９’を通して、また細線金属トレース６４９’を通して、ＥＳＤ回路４４のノードＤｇにさらに接続することができる。図２９Ｂに示されているようなシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅ、１１ｆ、１１ｇ、および１１ｈを形成するプロセスは、図２４Ｃ〜２４Ｈまたは図２４Ｉ〜２４Ｎに例示されているようなシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅを形成するプロセスとして参照することができる。

図２９Ｃは図１Ｂから得られる。相互接続構造８８は、薄化シリコン基板１の裏面１ａに、また薄化シリコン基板１内のシリコン貫通ビア１１内に構成することができる。相互接続構造８８は、グランド電圧Ｖｓｓを供給するために使用され、シリコン貫通ビア１１を通してグランドノードＲｓ、Ｔｓ、Ｕｓ、Ｖｓ、およびＷｓに接続されている、グランドバス、グランドトレース、またはグランド線などのグランド相互接続部である。図２９Ｃに例示されている相互接続構造８８の詳細は、図２５Ａ〜２５Ｆに例示されているような相互接続構造８８の詳細として参照することができる。図２９Ｃに示されているような相互接続構造８８を形成するプロセスは、図２５Ａ〜２５Ｆに例示されているような相互接続構造８８を形成するプロセスとして参照することができる。図２９Ｃに示されているようなシリコン貫通ビア１１を形成するプロセスは、図２４Ｃ〜２４Ｈまたは図２４Ｉ〜２４Ｎに例示されているようなシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅを形成するプロセスとして参照することができる。

図２９Ｄは図１２Ｂから得られる。相互接続構造８８は、薄化シリコン基板１の裏面１ａに、また薄化シリコン基板１内のシリコン貫通ビア１１内に構成することができる。図３２Ａ〜３２Ｎ、図３３Ａ〜３３Ｋ、図３３Ｎ〜３３Ｕ、図３３Ｖおよび３３Ｗ、図３３Ｘおよび３３Ｙ、または図３５Ａ〜３５Ｄに例示されているステップを使用して、キャパシタ８７を薄化シリコン基板１の裏面１ａに備えることができる。相互接続構造８８は、グランドバス、グランドトレース、またはグランド線などのグランド相互接続部８８ａ、および電源バス、電源トレース、または電源線などの電源相互接続部８８ｂを備える。グランド電圧Ｖｓｓを供給するために使用されるグランド相互接続部８８ａは、ＥＳＤ回路４４のノードに、またシリコン貫通ビア１１を通してグランドノードＴｓ、Ｕｓ、Ｖｓ、およびＷｓに、またキャパシタ８７の端子に接続することができる。ボールグリッドアレイ（ＢＧＡ）基板、プリント回路基板、他の半導体チップ、金属基板、ガラス基板、またはセラミック基板などの外部回路から入力される電源電圧Ｖｄｄを供給するために使用される電源相互接続部８８ｂは、パッシベーション層５の上の電源相互接続部８１Ｐに、またシリコン貫通ビア１１および細線金属トレース６４９を通してＥＳＤ回路４４のノードＤｐに、接続することができる。電源相互接続部８８ｂは、キャパシタ８７の他の端子にも接続することができる。図２９Ｄに例示されている相互接続構造８８の詳細は、図２５Ａ〜２５Ｆに例示されているような相互接続構造８８の詳細として参照することができる。図２９Ｄに示されているような相互接続構造８８を形成するプロセスは、図２５Ａ〜２５Ｆに例示されているような相互接続構造８８を形成するプロセスとして参照することができる。図２９Ｄに示されているようなシリコン貫通ビア１１を形成するプロセスは、図２４Ｃ〜２４Ｈまたは図２４Ｉ〜２４Ｎに例示されているようなシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅを形成するプロセスとして参照することができる。

図２９Ｅを参照すると、グランド相互接続部８８ａおよび電源相互接続部８８ｂを含む相互接続構造８８を、薄化シリコン基板１の裏面１ａに、また薄化シリコン基板１内のシリコン貫通ビア１１内に構成することができることがわかる。パッシベーション層５の上の、図１２Ｃに示されている、金属トレース、バス、またはプレーン８２は、薄化シリコン基板１の裏面１ａの、グランドバス、グランドトレース、またはグランド線などの、グランド相互接続部８８ａと置き換えることができ、パッシベーション層５の上の、図１２Ｃに示されている、電源バス８１Ｐは、薄化シリコン基板１の裏面１ａの、電源バス、電源トレース、または電源線などの、電源相互接続部８８ｂと置き換えることができる。図３２Ａ〜３２Ｎ、図３３Ａ〜３３Ｋ、図３３Ｎ〜３３Ｕ、図３３Ｖおよび３３Ｗ、図３３Ｘおよび３３Ｙ、または図３５Ａ〜３５Ｄに例示されているステップを使用して、キャパシタ８７を薄化シリコン基板１の裏面１ａに備えることができる。グランド電圧Ｖｓｓを供給するために使用されるグランド相互接続部８８ａは、シリコン貫通ビア１１を通して、ＥＳＤ回路４４のノードＤｇに、またグランドノードＴｓ、Ｕｓ、Ｖｓ、およびＷｓに接続することができる。グランド相互接続部８８ａは、キャパシタ８７の端子にも接続することができる。ボールグリッドアレイ（ＢＧＡ）基板、プリント回路基板、他の半導体チップ、金属基板、ガラス基板、またはセラミック基板などの外部回路から入力される電源電圧Ｖｄｄを供給するために使用される電源相互接続部８８ｂは、シリコン貫通ビア１１を通して、ＥＳＤ回路４４のノードＤｐに、また電源ノードＴｐ、Ｕｐ、Ｖｐ、およびＷｐに接続することができる。電源相互接続部８８ｂは、キャパシタ８７の他の端子にも接続することができる。図２９Ｅに例示されている相互接続構造８８の詳細は、図２５Ａ〜２５Ｆに例示されているような相互接続構造８８の詳細として参照することができる。図２９Ｅに示されているような相互接続構造８８を形成するプロセスは、図２５Ａ〜２５Ｆに例示されているような相互接続構造８８を形成するプロセスとして参照することができる。図２９Ｅに示されているようなシリコン貫通ビア１１を形成するプロセスは、図２４Ｃ〜２４Ｈまたは図２４Ｉ〜２４Ｎに例示されているようなシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅを形成するプロセスとして参照することができる。

図２９Ｆを参照すると、グランド相互接続部８８ａおよび電源相互接続部８８ｂを含む相互接続構造８８を、薄化シリコン基板１の裏面１ａに、また薄化シリコン基板１内のシリコン貫通ビア１１内に構成することができることがわかる。パッシベーション層５の上の、図１２Ｄに示されている、金属トレース、バス、またはプレーン８２は、薄化シリコン基板１の裏面１ａの、グランドバス、グランドトレース、またはグランド線などの、グランド相互接続部８８ａと置き換えることができ、パッシベーション層５の上の、図１２Ｄに示されている、電源金属トレース、バス、またはプレーン８１は、薄化シリコン基板１の裏面１ａの、電源バス、電源トレース、または電源線などの、電源相互接続部８８ｂと置き換えることができる。図３２Ａ〜３２Ｎ、図３３Ａ〜３３Ｋ、図３３Ｎ〜３３Ｕ、図３３Ｖおよび３３Ｗ、図３３Ｘおよび３３Ｙ、または図３５Ａ〜３５Ｄに例示されているステップを使用して、キャパシタ８７を薄化シリコン基板１の裏面１ａに備えることができる。グランド電圧Ｖｓｓを供給するために使用されるグランド相互接続部８８ａは、シリコン貫通ビア１１を通して、ＥＳＤ回路４４および４５のノードＤｇおよびＤｇ’に、またグランドノードＴｓ、Ｕｓ、Ｖｓ、およびＷｓに接続することができる。グランド相互接続部８８ａは、キャパシタ８７の端子にも接続することができる。ボールグリッドアレイ（ＢＧＡ）基板、プリント回路基板、他の半導体チップ、金属基板、ガラス基板、またはセラミック基板などの外部回路から入力される電源電圧Ｖｄｄを供給するために使用される電源相互接続部８８ｂは、シリコン貫通ビア１１を通して、ＥＳＤ回路４４および４５のノードＤｐおおびＤｐ’に、また電源ノードＴｐ、Ｕｐ、Ｖｐ、およびＷｐに接続することができる。電源相互接続部８８ｂは、キャパシタ８７の他の端子にも接続することができる。図２９Ｆに例示されている相互接続構造８８の詳細は、図２５Ａ〜２５Ｆに例示されているような相互接続構造８８の詳細として参照することができる。図２９Ｆに示されているような相互接続構造８８を形成するプロセスは、図２５Ａ〜２５Ｆに例示されているような相互接続構造８８を形成するプロセスとして参照することができる。図２９Ｆに示されているようなシリコン貫通ビア１１を形成するプロセスは、図２４Ｃ〜２４Ｈまたは図２４Ｉ〜２４Ｎに例示されているようなシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅを形成するプロセスとして参照することができる。

図２９Ｇ、２９Ｈ、または２９Ｋを参照すると、２つの金属相互接続部８８ｃおよび８８ｄを備える相互接続構造８８を、薄化シリコン基板１の裏面１ａに、また薄化シリコン基板１内のシリコン貫通ビア１１内に構成することができることがわかる。パッシベーション層５の上の、図８Ｂ、８Ｃ、または８Ｆに示されている、金属トレース、バス、またはプレーン８３は、薄化シリコン基板１の裏面１ａの、金属トレースまたは金属線などの、金属相互接続部８８ｃと置き換えることができ、パッシベーション層５の上の、図８Ｂ、８Ｃ、または８Ｆに示されている、再分配された金属トレース８３ｒは、薄化シリコン基板１の裏面１ａの、金属トレースまたは金属線などの、金属相互接続部８８ｄと置き換えることができる。前記の金属バンプまたはピラー２７をその金属相互接続部８８ｄ上に構成することができる。パッシベーション層５内の一方の開口部５０を通してオフチップＥＳＤ回路４３のノードに接続されている、電源バス、電源トレース、または電源線などの、前記の電源相互接続部８１Ｐを、前記のトップポストパッシベーション技術を使用してパッシベーション層５の上に構成することができる。パッシベーション層５内の他方の開口部５０を通してオフチップＥＳＤ回路４３の他のノードに接続されている、グランドバス、グランドトレース、またはグランド線などの、前記のグランド相互接続部８２を、前記のトップポストパッシベーション技術を使用してパッシベーション層５の上に構成することができる。図２９Ｇ、２９Ｈ、または２９Ｋに例示されている相互接続構造８８の詳細は、図２５Ａ〜２５Ｆに例示されているような相互接続構造８８の詳細として参照することができ、図２９Ｇ、２９Ｈ、または２９Ｋに示されているような相互接続構造８８を形成するプロセスは、図２５Ａ〜２５Ｆに例示されているような相互接続構造８８を形成するプロセスとして参照することができる。図２９Ｇ、２９Ｈ、または２９Ｋに例示されている金属バンプまたはピラー２７の詳細は、図２５Ｊに例示されているような金属バンプまたはピラー２７の詳細として参照することができ、図２９Ｇ、２９Ｈ、または２９Ｋに示されているような金属バンプまたはピラー２７を形成するプロセスは、図２５Ｇ〜２５Ｌに例示されているような金属バンプまたはピラー２７を形成するプロセスとして参照することができる。図２９Ｇ、２９Ｈ、または２９Ｋに示されているようなシリコン貫通ビア１１を形成するプロセスは、図２４Ｃ〜２４Ｈまたは図２４Ｉ〜２４Ｎに例示されているようなシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅを形成するプロセスとして参照することができる。

図２９Ｉを参照すると、２つの金属相互接続部８８ｃおよび８８ｄを備える相互接続構造８８を、薄化シリコン基板１の裏面１ａに、また薄化シリコン基板１内のシリコン貫通ビア１１内に構成することができることがわかる。パッシベーション層５の上の、図８Ｄに示されている、金属トレース、バス、またはプレーン８３は、薄化シリコン基板１の裏面１ａの、金属トレースまたは金属線などの、金属相互接続部８８ｃと置き換えることができ、パッシベーション層５の上の、図８Ｄに示されている、再分配された金属トレース８３ｒは、薄化シリコン基板１の裏面１ａの、金属トレースまたは金属線などの、金属相互接続部８８ｄと置き換えることができる。前記の金属バンプまたはピラー２７をその金属相互接続部８８ｄ上に構成することができる。パッシベーション層５内の２つの開口部５０を通して２つのオフチップＥＳＤ回路４３の２つのノードに接続されている、電源バス、電源トレース、または電源線などの、前記の電源相互接続部８１Ｐを、前記のトップポストパッシベーション技術を使用してパッシベーション層５の上に構成することができる。パッシベーション層５内の他方の２つの開口部５０を通して２つのオフチップＥＳＤ回路４３の他の２つのノードに接続されている、グランドバス、グランドトレース、またはグランド線などの、前記のグランド相互接続部８２を、前記のトップポストパッシベーション技術を使用してパッシベーション層５の上に構成することができる。図２９Ｉに例示されている相互接続構造８８の詳細は、図２５Ａ〜２５Ｆに例示されているような相互接続構造８８の詳細として参照することができ、図２９Ｉに示されているような相互接続構造８８を形成するプロセスは、図２５Ａ〜２５Ｆに例示されているような相互接続構造８８を形成するプロセスとして参照することができる。図２９Ｉに例示されている金属バンプまたはピラー２７の詳細は、図２５Ｊに例示されているような金属バンプまたはピラー２７の詳細として参照することができ、図２９Ｉに示されているような金属バンプまたはピラー２７を形成するプロセスは、図２５Ｇ〜２５Ｌに例示されているような金属バンプまたはピラー２７を形成するプロセスとして参照することができる。図２９Ｉに示されているようなシリコン貫通ビア１１を形成するプロセスは、図２４Ｃ〜２４Ｈまたは図２４Ｉ〜２４Ｎに例示されているようなシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅを形成するプロセスとして参照することができる。

図２９Ｊを参照すると、３つの金属相互接続部８８ｃ、８８ｄ、および８８ｅを備える相互接続構造８８を、薄化シリコン基板１の裏面１ａに、また薄化シリコン基板１内のシリコン貫通ビア１１内に構成することができることがわかる。パッシベーション層５の上の、図８Ｅに示されている、金属トレース、バス、またはプレーン８３は、薄化シリコン基板１の裏面１ａの、金属トレースまたは金属線などの、金属相互接続部８８ｃと置き換えることができ、パッシベーション層５の上の、図８Ｅに示されている、再分配された金属トレース８３ｒは、薄化シリコン基板１の裏面１ａの、金属トレースまたは金属線などの、金属相互接続部８８ｄと置き換えることができ、パッシベーション層５の上の、図８Ｅに示されている、金属トレース、バス、またはプレーン８３ｓは、薄化シリコン基板１の裏面１ａの、金属トレースまたは金属線などの、金属相互接続部８８ｅと置き換えることができる。前記の金属バンプまたはピラー２７をその金属相互接続部８８ｄ上に構成することができる。パッシベーション層５内の一方の開口部５０を通してオフチップＥＳＤ回路４３のノードに接続されている、電源バス、電源トレース、または電源線などの、前記の電源相互接続部８１Ｐを、前記のトップポストパッシベーション技術を使用してパッシベーション層５の上に構成することができる。パッシベーション層５内の他方の開口部５０を通してオフチップＥＳＤ回路４３の他のノードに接続されている、グランドバス、グランドトレース、またはグランド線などの、前記のグランド相互接続部８２を、前記のトップポストパッシベーション技術を使用してパッシベーション層５の上に構成することができる。図２９Ｊに例示されている相互接続構造８８の詳細は、図２５Ａ〜２５Ｆに例示されているような相互接続構造８８の詳細として参照することができ、図２９Ｊに示されているような相互接続構造８８を形成するプロセスは、図２５Ａ〜２５Ｆに例示されているような相互接続構造８８を形成するプロセスとして参照することができる。図２９Ｊに例示されている金属バンプまたはピラー２７の詳細は、図２５Ｊに例示されているような金属バンプまたはピラー２７の詳細として参照することができ、図２９Ｊに示されているような金属バンプまたはピラー２７を形成するプロセスは、図２５Ｇ〜２５Ｌに例示されているような金属バンプまたはピラー２７を形成するプロセスとして参照することができる。図２９Ｊに示されているようなシリコン貫通ビア１１を形成するプロセスは、図２４Ｃ〜２４Ｈまたは図２４Ｉ〜２４Ｎに例示されているようなシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅを形成するプロセスとして参照することができる。

図２９Ｌまたは２９Ｍを参照すると、相互接続構造８８は、薄化シリコン基板１の裏面１ａに、また薄化シリコン基板１内のシリコン貫通ビア１１内に構成することができることがわかる。パッシベーション層５の上の、図５Ｂまたは５Ｓに示されている、金属トレース、バス、またはプレーン８３は、薄化シリコン基板１の裏面１ａの相互接続部８８と置き換えることができる。金属相互接続部、金属トレース、または金属線などの相互接続構造８８は、シリコン貫通ビア１１を通して、金属バスまたは金属トレースなどの、金属相互接続部６３１、６３２、および６３４に接続することができる。図２９Ｌまたは２９Ｍに例示されている相互接続構造８８の詳細は、図２５Ａ〜２５Ｆに例示されているような相互接続構造８８の詳細として参照することができる。図２９Ｌまたは２９Ｍに示されているような相互接続構造８８を形成するプロセスは、図２５Ａ〜２５Ｆに例示されているような相互接続構造８８を形成するプロセスとして参照することができる。図２９Ｌまたは２９Ｍに示されているようなシリコン貫通ビア１１を形成するプロセスは、図２４Ｃ〜２４Ｈまたは図２４Ｉ〜２４Ｎに例示されているようなシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅを形成するプロセスとして参照することができる。

図２９Ｎを参照すると、相互接続構造８８は、薄化シリコン基板１の裏面１ａに、また薄化シリコン基板１内のシリコン貫通ビア１１内に構成することができることがわかる。パッシベーション層５の上の、図５Ｋに示されている、金属トレース、バス、またはプレーン８３’は、薄化シリコン基板１の裏面１ａの相互接続部８８と置き換えることができる。金属相互接続部、金属トレース、または金属線などの相互接続構造８８は、シリコン貫通ビア１１を通して、金属バスまたは金属トレースなどの、金属相互接続部６３１’、６３２’、および６３４’に接続することができる。図２９Ｎに例示されている相互接続構造８８の詳細は、図２５Ａ〜２５Ｆに例示されているような相互接続構造８８の詳細として参照することができる。図２９Ｎに示されているような相互接続構造８８を形成するプロセスは、図２５Ａ〜２５Ｆに例示されているような相互接続構造８８を形成するプロセスとして参照することができる。図２９Ｎに示されているようなシリコン貫通ビア１１を形成するプロセスは、図２４Ｃ〜２４Ｈまたは図２４Ｉ〜２４Ｎに例示されているようなシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅを形成するプロセスとして参照することができる。

図２９Ｏ、２９Ｐ、２９Ｑ、２９Ｒ、２９Ｓ、または２９Ｔを参照すると、２つの金属相互接続部８８ｆおよび８８ｇを備える相互接続構造８８を、薄化シリコン基板１の裏面１ａに、また薄化シリコン基板１内のシリコン貫通ビア１１内に構成することができることがわかる。パッシベーション層５の上の、図５Ｕ、５Ｖ、５Ｗ、５Ｘ、５Ｙ、または５Ｚに示されている、金属トレース、バス、またはプレーン８３は、薄化シリコン基板１の裏面１ａの、金属トレースまたは金属線などの、金属相互接続部８８ｆと置き換えることができ、パッシベーション層５の上の、図５Ｕ、５Ｖ、５Ｗ、５Ｘ、５Ｙ、または５Ｚに示されている、アドレスバス８５は、薄化シリコン基板１の裏面１ａの、金属トレースまたは金属線などの、金属相互接続部８８ｇと置き換えることができる。図２９Ｏ、２９Ｐ、２９Ｑ、２９Ｒ、２９Ｓ、または２９Ｔに例示されている相互接続構造８８の詳細は、図２５Ａ〜２５Ｆに例示されているような相互接続構造８８の詳細として参照することができる。図２９Ｏ、２９Ｐ、２９Ｑ、２９Ｒ、２９Ｓ、または２９Ｔに示されているような相互接続構造８８を形成するプロセスは、図２５Ａ〜２５Ｆに例示されているような相互接続構造８８を形成するプロセスとして参照することができる。図２９Ｏ、２９Ｐ、２９Ｑ、２９Ｒ、２９Ｓ、または２９Ｔに示されているようなシリコン貫通ビア１１を形成するプロセスは、図２４Ｃ〜２４Ｈまたは図２４Ｉ〜２４Ｎに例示されているようなシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅを形成するプロセスとして参照することができる。

以下では、図２９Ａおよび２９Ｂに例示されているようなインダクタ３６およびグランドトレース８８ａを形成するために、図３０Ａ〜３０Ｆに例示されているプロセスを導入する。図３０Ａは、半導体ウェハ１０内の上述のようなシリコン基板１および他の要素を示す断面図であり、シリコン基板１は、６００から１０００マイクロメートルまでの範囲、５０マイクロメートルから１ミリメートルまでの範囲、または７５から２５０マイクロメートルまでの範囲の厚さｔ１を有する。あるいは、シリコン基板１は、シリコンゲルマニウム（ＳｉＧｅ）基板またはガリウムヒ素（ＧａＡｓ）基板などの、他の半導体基板で置き換えることもできる。

図３０Ｂを参照すると、図３０Ａに例示されている半導体ウェハ１０のシリコン基板１は、機械研削または化学機械研磨（ＣＭＰ）によるシリコン基板１の裏面１ａの研磨によって、１から１０マイクロメートルまでの範囲、３から５０マイクロメートルまでの範囲、または１０から１５０マイクロメートルまでの範囲の厚さｔ２まで薄化されることがわかる。次に、複数のシリコン貫通ビア１１ａ、１１ｄ、１１ｅ、および１１ｆを、薄化シリコン基板１内に、また少なくとも１つの誘電体層３０内に形成して、細線金属層６０の複数の領域６０ａを露出させることができ、次いで、絶縁層３を、薄化シリコン基板１の裏面１ａ上に、またシリコン貫通ビア１１ａ、１１ｄ、１１ｅ、および１１ｆの側壁上に形成することができ、これは、図２４Ｃ〜２４Ｈまたは図２４Ｉ〜２４Ｎに例示されているステップとして参照することができる。シリコン貫通ビア１１ａ、１１ｄ、１１ｅ、および１１ｆは、薄化シリコン基板１および（複数可）誘電体層３０を完全に貫通する。図３０Ｂに示されているような、薄化シリコン基板１内に、また誘電体層３０内にシリコン貫通ビア１１ｆを形成し、シリコン貫通ビア１１ｆの側壁上に絶縁層３を形成するプロセスは、図２４Ｃ〜２４Ｈまたは図２４Ｉ〜２４Ｎに例示されているような、薄化シリコン基板１内に、また（複数可）誘電体層３０内にシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅを形成し、シリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅの側壁上に絶縁層３を形成するプロセスとして参照することができる。次に、接着／バリア層４ａおよびシード層４ｂからなる金属層４を、シリコン貫通ビア１１ａ、１１ｄ、１１ｅ、および１１ｆ内に、また絶縁層３上に形成することができ、これは、図２５Ａに例示されているステップとして参照することができる。

金属層４のシード層４ｂを形成した後、５から５０マイクロメートルまでの範囲、好ましくは１０から２５マイクロメートルまでの範囲の厚さを有する、ポジ型フォトレジスト層またはネガ型フォトレジスト層などの、フォトレジスト層２９を、スピンオンコーティングプロセス、ラミネート加工プロセス、スクリーン印刷プロセス、またはスプレープロセスによって、金属層４のシード層４ｂ上に形成することができる。次に、露光および現像のプロセスによりフォトレジスト層２９のパターン形成を行い、金属層４のシード層４ｂを露出する、開口部２９ａおよびコイル形状の開口部２９ｂをフォトレジスト層２９内に形成する。１Ｘステッパーまたは１Ｘコンタクトアライナーを使用することで、露光プロセスにおいてフォトレジスト層２９を露光することができる。図３０Ｂに示されているような、フォトレジスト層２９をシード層４ｂ上に形成し、開口部２９ａをフォトレジスト層２９内に形成し、コイル形状の開口部２９ｂをフォトレジスト層２９内に形成するプロセスは、図２５Ｂ〜２５Ｃに例示されているような、フォトレジスト層２９をシード層４ｂ上に形成し、開口部２９ａをフォトレジスト層２９内に形成するプロセスとして参照することができる。

次に、図３０Ｃを参照すると、電気メッキプロセスを含むプロセスにより、バルク金属層９を開口部２９ａおよび２９ｂ内に、また開口部２９ａおよび２９ｂによって露出されている金属層４のシード層４ｂ上に形成することができることがわかる。図３０Ｃに示されているような、バルク金属層９を開口部２９ａおよび２９ｂ内に、また開口部２９ａおよび２９ｂによって露出されている金属層４のシード層４ｂ上に形成するプロセスは、図２５Ｄに例示されているような、バルク金属層９を開口部２９ａ内に、また開口部２９ａによって露出されている金属層４のシード層４ｂ上に形成するプロセスとして参照することができる。図３０Ｃに示されているバルク金属層９の詳細は、図２５Ｄに例示されているようなバルク金属層９の詳細として参照することができる。

図３０Ｄを参照すると、図３０Ｃに例示されているステップの後に、無機溶液を使用して、またはアミドとともに有機溶液を使用して、フォトレジスト層２９が除去されることがわかる。フォトレジスト層２９からの一部の残留物が、バルク金属層９上に、また金属層４のシード層４ｂ上に残る可能性がある。その後、Ｏ₂プラズマまたは２００ＰＰＭ未満のフッ素、および酸素を含むプラズマなどのプラズマにより、バルク金属層９から、また金属層４のシード層４ｂから、残留物を除去することができる。

図３０Ｅを参照すると、図３０Ｄに例示されているステップの後、バルク金属層９の下にない金属層４は、バルク金属層９の下にないシード層４ｂをエッチングし、次いで、バルク金属層９の下にない接着／バリア層４ａをエッチングすることによって除去されることがわかる。図３０Ｅに示されているようなバルク金属層９の下にないシード層４ｂを除去し、バルク金属層９の下にない接着／バリア層４ａを除去するプロセスは、図２５Ｆに例示されているようなバルク金属層９の下にないシード層４ｂを除去し、バルク金属層９の下にない接着／バリア層４ａを除去するプロセスとして参照することができる。

したがって、コイル３６および金属相互接続部８８ａが、絶縁層３上に、また薄化シリコン基板１の裏面１ａに形成される。薄化シリコン基板１の裏面１ａで金属層４および９によって構成されるコイル３６は、シリコン貫通ビア１１ｆ内のバルク金属層９を通して、また細線金属構造６１９’を通して電圧レギュレータまたはコンバータ回路４１のノードＰに接続されている第１の接点３６ａとシリコン貫通ビア１１ａ内のバルク金属層９を通して、また細線金属構造６１９を通して電圧レギュレータまたはコンバータ回路４１の電源ノードに接続されている第２の接点３６ｂとを有する。図３０Ｆは、コイル３６の上面図を示している。コイル３６は、インダクタに使用されうる。金属相互接続部８８ａは、薄化シリコン基板１の裏面１ａにおいて金属層４および９により構成され、内部回路２２および２３を内部回路２４に接続することができる。内部回路２２および２３は、金属相互接続部８８ａならびに細線金属トレース６２２および６２４を通して内部回路２４に接続されうる。

図３０Ｅに例示されているステップの後に、ダイソーイングプロセスを使用して、半導体ウェハ１０を複数の個別半導体チップに切り分けることができる。ダイソーイングプロセスの後に、半導体ウェハ１０から切り出された半導体チップをチップパッケージにパッケージングすることができる。このチップパッケージでは、例えば、コイル３６または金属相互接続部８８ａを外部回路に接続するために半導体チップのバルク金属層９上に形成された金属バンプまたはワイヤボンディングで接合されたワイヤはない。

あるいは、このチップパッケージでは、コイル３６をボールグリッドアレイ（ＢＧＡ）基板、プリント回路基板、半導体チップ、金属基板、ガラス基板、またはセラミック基板などの第１の外部回路に接続するために半導体チップのバルク金属層９上に接合された、ワイヤボンディングで接合された金線またはワイヤボンディングで接合された銅線などのワイヤボンディングで接合されたワイヤがあり、また、金属相互接続部８８ａを第１の外部回路に、またはボールグリッドアレイ（ＢＧＡ）基板、プリント回路基板、半導体チップ、金属基板、ガラス基板、またはセラミック基板などの第２の外部回路に接続するために半導体チップの金属相互接続部８８ａの領域上に接合された、ワイヤボンディングで接合された金線またはワイヤボンディングで接合された銅線などの他のワイヤボンディングで接合されたワイヤがある。

あるいは、このチップパッケージでは、コイル３６の接点３６ｂをボールグリッドアレイ（ＢＧＡ）基板、プリント回路基板、半導体チップ、金属基板、ガラス基板、またはセラミック基板などの第１の外部回路の電源バスまたはプレーンに接続し、第１の外部回路から外部電源電圧Ｖｄｄを受け取るために半導体チップのバルク金属層９上に接合された、ワイヤボンディングで接合された金線またはワイヤボンディングで接合された銅線などの第１のワイヤボンディングで接合されたワイヤがあり、また、コイル３６の接点３６ａを第１の外部回路に、またはボールグリッドアレイ（ＢＧＡ）基板、プリント回路基板、半導体チップ、金属基板、ガラス基板、またはセラミック基板などの第２の外部回路に接続し、調整された、または変換された電源電圧Ｖｃｃを第１の外部回路または第２の外部回路に出力するために半導体チップのバルク金属層９上に接合された、ワイヤボンディングで接合された金線またはワイヤボンディングで接合された銅線などの第２のワイヤボンディングで接合されたワイヤがある。金属相互接続部８８ａを第１の外部回路または第２の外部回路のグランドバスまたはプレーンに接続するために半導体チップのバルク金属層９上に接合される、ワイヤボンディングで接合された金線またはワイヤボンディングで接合された銅線などの、第３のワイヤボンディングで接合されたワイヤがある。

あるいは、このチップパッケージでは、コイル３６の接点３６ｂをボールグリッドアレイ（ＢＧＡ）基板、プリント回路基板、半導体チップ、金属基板、ガラス基板、またはセラミック基板などの第１の外部回路の電源バスまたはプレーンに接続し、第１の外部回路から外部電源電圧Ｖｄｄを受け取るために半導体チップのバルク金属層９上に、金バンプ、銅バンプ、ニッケルバンプ、またはハンダバンプなどの、第１の金属バンプがあり、また、コイル３６の接点３６ａを第１の外部回路に、またはボールグリッドアレイ（ＢＧＡ）基板、プリント回路基板、半導体チップ、金属基板、ガラス基板、またはセラミック基板などの第２の外部回路に接続し、調整された、または変換された電源電圧Ｖｃｃを第１の外部回路または第２の外部回路に出力するために半導体チップのバルク金属層９上に、金バンプ、銅バンプ、ニッケルバンプ、またはハンダバンプなどの、第２の金属バンプがある。金属相互接続部８８ａを第１の外部回路または第２の外部回路のグランドバスまたはプレーンに接続するために半導体チップのバルク金属層９上に、金バンプ、銅バンプ、ニッケルバンプ、またはハンダバンプなどの、第３の金属バンプがある。

以下では、図３０Ｇ、３０Ｈ、および３０Ｉは、コイル３６を第１の外部回路および／または第２の外部回路に接続し、金属相互接続部８８ａを第１の外部回路または第２の外部回路に接続するために使用することを目的として半導体ウェハ１０のバルク金属層９の上に複数の金属バンプまたはピラー２７を形成するためのプロセスを示している。

図３０Ｇを参照すると、図３０Ｅに例示されているステップの後に、ポリマー層１４を、絶縁層３上に、また前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層上に形成することができ、ポリマー層１４内の複数の開口部１４ａが、前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層の複数の領域の上にあり、それらを露出することがわかるが、これは図２５Ｇに例示されているステップとして参照することができる。ポリマー層１４は、３から５０マイクロメートルまでの範囲、好ましくは５から２５マイクロメートルまでの範囲など、２マイクロメートルより大きい厚さを有する。ポリマー層１４の材料として、ベンゾシクロブテン（ＢＣＢ）、ポリイミド（ＰＩ）、ポリベンゾオキサゾール（ＰＢＯ）、またはエポキシ樹脂が挙げられる。

次に、図３０Ｈを参照すると、接着／バリア層１６を、ポリマー層１４上に、また開口部１４ａによって露出されている前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層の領域上に形成することができ、次いで、シード層１８を接着／バリア層１６上に形成することができるが、これは、図２５Ｈに例示されているステップとして参照することができる。次に、フォトレジスト層３１をシード層１８上に形成することができ、フォトレジスト層３１内の複数の開口部３１ａによりシード層１８が露出することがわかるが、これは、図２５Ｉに例示されているステップとして参照することができる。次に、金属バンプまたはピラー２７を、開口部３１ａによって露出されている前記の材料のシード層１８上に、また開口部３１ａ内に形成することができる。図３０Ｈに示されているような金属バンプまたはピラー２７を開口部３１ａによって露出されている前記の材料のシード層１８上に、また開口部３１ａ内に形成するプロセスは、図２５Ｊに例示されているような金属バンプまたはピラー２７を開口部３１ａによって露出されている前記の材料のシード層１８上に、また開口部３１ａ内に形成するプロセスとして参照することができる。図３０Ｈに示されている金属バンプまたはピラー２７の詳細は、図２５Ｊに例示されているような金属バンプまたはピラー２７の詳細として参照することができる。

次に、図３０Ｉを参照すると、フォトレジスト層３１を除去することができることがわかるが、これは、図２５Ｋに例示されているステップとして参照することができる。次に、金属バンプまたはピラー２７の下にないシード層１８を除去することができ、次いで、金属バンプまたはピラー２７の下にない接着／バリア層１６を除去することができるが、これは、図２５Ｌに例示されているステップとして参照することができる。したがって、金属バンプまたはピラー２７がバルク金属層９の上に形成されてバルク金属層９と接続し、薄化シリコン基板１の裏面１ａの底部スキーム１０３は、絶縁層３、コイル３６、金属相互接続部８８ａ、金属層１６および１８、金属バンプまたはピラー２７、ならびにポリマー層１４とともに形成され、ポリマー層１４内の開口部１４ａは、バルク金属層９の上にある。

図３０Ｉに示されている構造を形成した後に、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。あるいは、図３０Ｉに示されている構造を形成した後に、説明を簡単にするため逆にした図とともに例示されている以下のステップに従い、パッシベーション層５内に複数の開口部５０を形成して金属トレースまたはパッド６００を露出し、次いで、図１５Ｈ、１５Ｋ〜１５Ｍ、１６Ｌ、１６Ｍ、１７Ｊ、１８Ｉ、１９Ｈ、および２０に例示されているオーバーパッシベーションスキーム１０２のそれぞれを、代替的に、薄化シリコン基板１の活性側でパッシベーション層５の上に形成することができる。その後、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。あるいは、図１５Ｈ、１５Ｋ〜１５Ｍ、１６Ｌ、１６Ｍ、１７Ｊ、１８Ｉ、１９Ｈ、および２０に例示されているオーバーパッシベーションスキーム１０２のうちのどれか１つを形成するプロセスを、図３０Ｂ〜３０Ｅおよび３０Ｇ〜３０Ｉに例示されているステップの前に実行することができ、図３０Ｂ〜３０Ｅおよび３０Ｇ〜３０Ｉに例示されているステップの後に、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。

ダイソーイングプロセスの後に、半導体ウェハ１０から切り出された半導体チップをチップパッケージにパッケージングすることができる。このチップパッケージでは、例えば、半導体チップのバルク金属層９に接続されている第１の金属バンプまたはピラー２７は、コイル３６の接点３６ｂを第１の外部回路の電源バスまたはプレーンに接続して、第１の外部回路から外部電源電圧Ｖｄｄを受け取ることができる。半導体チップのバルク金属層９に接続されている第２の金属バンプまたはピラー２７は、コイル３６の接点３６ａを第１の外部回路または第２の外部回路に接続して、調整された、または変換された電源電圧Ｖｃｃを第１の外部回路または第２の外部回路に出力することができる。半導体チップのバルク金属層９に接続されている第３の金属バンプまたはピラー２７は、金属相互接続部８８ａを第１の外部回路または第２の外部回路のグランドバスまたはプレーンに接続することができる。

図３０Ｊ、３０Ｋ、および３０Ｌは、本開示により半導体ウェハを形成するためのプロセスを示している。図３０Ｊを参照すると、図３０Ａに例示されている半導体ウェハ１０は、金属トレースまたはパッド６００の複数の領域６００ａを露出するために、パッシベーション層５内に複数の開口部５１９、５１９’、５２１、５２２、および５２４を備え、フラックス３２は、開口部５１９、５１９’、５２１、５２２、および５２４内に、また開口部５１９、５１９’、５２１、５２２、および５２４によって露出されている金属トレースまたはパッド６００の領域６００ａ上に形成することができることがわかる。開口部５１９、５１９’、５２１、５２２、および５２４は、金属トレースまたはパッド６００の領域６００ａの上にあり、金属トレースまたはパッド６００の領域６００ａは、開口部５１９、５１９’、５２１、５２２、および５２４の底部にある。

図３０Ｋを参照すると、フラックス３２を形成した後、シリコン基板１は、機械研削または化学機械研磨（ＣＭＰ）によるシリコン基板１の裏面１ａの研磨によって、１から１０マイクロメートルまでの範囲、３から５０マイクロメートルまでの範囲、または１０から１５０マイクロメートルまでの範囲の厚さｔ２まで薄化されることがわかる。次に、シリコン貫通ビア１１ａ、１１ｄ、１１ｅ、および１１ｆを、薄化シリコン基板１内に、また少なくとも１つの誘電体層３０内に形成して、細線金属層６０の領域６０ａを露出させることができ、次いで、絶縁層３を、薄化シリコン基板１の裏面１ａ上に、またシリコン貫通ビア１１ａ、１１ｄ、１１ｅ、および１１ｆの側壁上に形成することができ、これは、図２４Ｃ〜２４Ｈまたは図２４Ｉ〜２４Ｎに例示されているステップとして参照することができる。次に、コイル３６を含む構造、金属相互接続部８８ａ、ポリマー層１４、および金属バンプまたはピラー２７をシリコン貫通ビア１１ａ、１１ｄ、１１ｅ、および１１ｆ内に、また薄化シリコン基板１の裏面１ａに形成することができ、これは、図３０Ｂ〜３０Ｅおよび３０Ｇ〜３０Ｉに例示されているステップとして参照することができる。したがって、図３０Ｉに示されている底部スキーム１０３と同じ底部スキーム１０３を薄化シリコン基板１の裏面１ａに形成することができる。

図３０Ｌを参照すると、図３０Ｋに示されている構造を形成した後に、フラックス３２が除去されることがわかる。次に、図１５Ｄ〜１５Ｈに例示されているステップを使用して、接着／バリア／シード層８１２１および金属層８１２２からなる複数のパターン形成回路層８１２をパッシベーション層５上に、また開口部５１９および５１９’によって露出されている金属トレースまたはパッド６００の領域６００ａ上に形成することができ、接着／バリア／シード層８２１１および金属層８２１２からなるパターン形成回路層８２１をパッシベーション層５上に、また開口部５２１、５２２、および５２４によって露出されている金属トレースまたはパッド６００の領域６００ａ上に形成することができる。次に、ポリマー層９８を、パターン形成回路層８１２の金属層８１２２上に、またパターン形成回路層８２１の金属層８２１２上に、またパッシベーション層５上に形成し、すると、ポリマー層９８内の複数の開口部９８０は、金属層８１２２および８２１２の複数の接点の上に置かれ、これによりそれらの領域を露出し、これは、図１５Ｉに例示されているステップとして参照することができる。次に、三重金属層８９ａ、８９ｂ、および８９ｃによって構成される複数の金属バンプ８９をポリマー層９８上に、また開口部９８０によって露出されている金属層８１２２および８２１２の接点上に形成する。したがって、オーバーパッシベーションスキーム１０２は、薄化シリコン基板１の活性側において、パターン形成回路層８１２および８２１、ポリマー層９８、ならびに金属バンプ８９とともに形成される。あるいは、図１５Ｈ、１５Ｋ〜１５Ｍ、１６Ｌ、１６Ｍ、１７Ｊ、１８Ｉ、１９Ｈ、および２０に例示されているオーバーパッシベーションスキーム１０２のそれぞれを、薄化シリコン基板１の活性側でパッシベーション層５の上に形成することができる。

例えば、金属層８９ａは、ポリマー層９８上の、また開口部９８０によって露出されている金属層８１２２および８２１２の接点上の、０．００５から０．９マイクロメートルまでの範囲、好ましくは０．０５から０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、チタン層、チタンタングステン合金層、もしくは窒化チタン層などのチタン含有層、タンタル層もしくは窒化タンタル層などのタンタル含有層、またはクロム層などのクロム含有層であるものとしてよい、接着／バリア層とすることができる。金属層８９ｂは、接着／バリア層８９ａの、０．００５から０．９マイクロメートルまでの範囲、好ましくは０．０５から０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅シード層とすることができる。金属層８９ｃは、銅シード層８９ｂ上の、また開口部９８０によって露出されている金属層８１２２および８２１２の接点の上の、５から１５０マイクロメートルまでの範囲、好ましくは１０から１００マイクロメートルまでの範囲など、３マイクロメートルより大きい厚さを有する電気メッキされた銅層とすることができる。電気メッキされた銅層８９ｃの側壁は、接着／バリア層８９ａおよび銅シード層８９ｂによって覆われていない。

あるいは、金属層８９ａは、ポリマー層９８上の、また開口部９８０によって露出されている金属層８１２２および８２１２の接点上の、０．００５から０．９マイクロメートルまでの範囲、好ましくは０．０５から０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、チタン層、チタンタングステン合金層、もしくは窒化チタン層などのチタン含有層、タンタル層もしくは窒化タンタル層などのタンタル含有層、またはクロム層などのクロム含有層であるものとしてよい、接着／バリア層とすることができる。金属層８９ｂは、接着／バリア層８９ａの、０．００５から０．９マイクロメートルまでの範囲、好ましくは０．０５から０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する金シード層とすることができる。金属層８９ｃは、金シード層８９ｂ上の、また開口部９８０によって露出されている金属層８１２２および８２１２の接点の上の、５から１５０マイクロメートルまでの範囲、好ましくは１０から１００マイクロメートルまでの範囲など、３マイクロメートルより大きい厚さを有する電気メッキされた金層とすることができる。電気メッキされた金層８９ｃの側壁は、接着／バリア層８９ａおよび金シード層８９ｂによって覆われていない。

あるいは、金属層８９ａは、ポリマー層９８上の、また開口部９８０によって露出されている金属層８１２２および８２１２の接点上の、０．００５から０．９マイクロメートルまでの範囲、好ましくは０．０５から０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、チタン層、チタンタングステン合金層、もしくは窒化チタン層などのチタン含有層、タンタル層もしくは窒化タンタル層などのタンタル含有層、またはクロム層などのクロム含有層であるものとしてよい、接着／バリア層とすることができる。金属層８９ｂは、接着／バリア層８９ａの、０．００５から０．９マイクロメートルまでの範囲、好ましくは０．０５から０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅シード層とすることができる。金属層８９ｃは、銅シード層８９ｂ上の、また開口部９８０によって露出されている金属層８１２２および８２１２の接点の上の、５から１５０マイクロメートルまでの範囲、好ましくは１０から１００マイクロメートルまでの範囲など、３マイクロメートルより大きい厚さを有する電気メッキされたニッケル層とすることができる。電気メッキされたニッケル層８９ｃの側壁は、接着／バリア層８９ａおよび銅シード層８９ｂによって覆われていない。

あるいは、金属層８９ａは、ポリマー層９８上の、また開口部９８０によって露出されている金属層８１２２および８２１２の接点上の、０．００５から０．９マイクロメートルまでの範囲、好ましくは０．０５から０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、チタン層、チタンタングステン合金層、もしくは窒化チタン層などのチタン含有層、タンタル層もしくは窒化タンタル層などのタンタル含有層、またはクロム層などのクロム含有層であるものとしてよい、接着／バリア層とすることができる。金属層８９ｂは、接着／バリア層８９ａの、０．００５から０．９マイクロメートルまでの範囲、好ましくは０．０５から０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅シード層とすることができる。金属層８９ｃは、銅シード層８９ｂ上の、また開口部９８０によって露出されている金属層８１２２および８２１２の接点の上の、５から１５０マイクロメートルまでの範囲、好ましくは１０から１００マイクロメートルまでの範囲など、３マイクロメートルより大きい厚さを有する電気メッキされた銅層、電気メッキされた銅層上の、また開口部９８０によって露出されている金属層８１２２および８２１２の接点の上の、１から１５マイクロメートルまでの範囲、好ましくは２から１０マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有する電気メッキされた、または無電解メッキされたニッケル層、および電気メッキされた、または無電解メッキされたニッケル層上の、また開口部９８０によって露出されている金属層８１２２および８２１２の接点の上の、０．００５から１マイクロメートルまでの範囲、好ましくは０．０５から０．１マイクロメートルまでの範囲の厚さを有する電気メッキされた、または無電解メッキされた金層を含む三重金属層とすることができる。金属層８９ｃの側壁は、接着／バリア層８９ａおよび銅シード層８９ｂによって覆われていない。

あるいは、金属層８９ａは、ポリマー層９８上の、また開口部９８０によって露出されている金属層８１２２および８２１２の接点上の、０．００５から０．９マイクロメートルまでの範囲、好ましくは０．０５から０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、チタン層、チタンタングステン合金層、もしくは窒化チタン層などのチタン含有層、タンタル層もしくは窒化タンタル層などのタンタル含有層、またはクロム層などのクロム含有層であるものとしてよい、接着／バリア層とすることができる。金属層８９ｂは、接着／バリア層８９ａの、０．００５から０．９マイクロメートルまでの範囲、好ましくは０．０５から０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅シード層とすることができる。金属層８９ｃは、銅シード層８９ｂ上の、また開口部９８０によって露出されている金属層８１２２および８２１２の接点の上の、５から１５０マイクロメートルまでの範囲、好ましくは１０から１００マイクロメートルまでの範囲など、３マイクロメートルより大きい厚さを有する電気メッキされた銅層、電気メッキされた銅層上の、また開口部９８０によって露出されている金属層８１２２および８２１２の接点の上の、１から１５マイクロメートルまでの範囲、好ましくは２から１０マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有する電気メッキされた、または無電解メッキされたニッケル層、および電気メッキされた、または無電解メッキされたニッケル層上の、また開口部９８０によって露出されている金属層８１２２および８２１２の接点の上の、５から１５０マイクロメートルまでの範囲、好ましくは１０から１００マイクロメートルまでの範囲など、５マイクロメートルより大きい厚さを有するビスマス含有バンプ、インジウム含有バンプ、またはスズ鉛合金、スズ銀合金、もしくはスズ銀銅合金のスズ含有バンプであるものとしてよいハンダバンプを含む三重金属層とすることができる。金属層８９ｃの側壁は、接着／バリア層８９ａおよび銅シード層８９ｂによって覆われていない。

図３０Ｌに示されている構造を形成した後に、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。ダイソーイングプロセスの後に、半導体ウェハ１０から切り出された半導体チップをチップパッケージにパッケージングすることができる。

このチップパッケージでは、例えば、半導体チップのバルク金属層９に接続されている第１の金属バンプまたはピラー２７は、コイル３６の接点３６ｂをボールグリッドアレイ（ＢＧＡ）基板、プリント回路基板、半導体チップ、金属基板、ガラス基板、またはセラミック基板などの第１の外部回路の電源バスまたはプレーンに接続し、第１の外部回路から外部電源電圧Ｖｄｄを受け取ることができる。半導体チップのバルク金属層９に接続されている第２の金属バンプまたはピラー２７は、コイル３６の接点３６ａを第１の外部回路に接続して、調整された、または変換された電源電圧Ｖｃｃを第１の外部回路に出力することができる。半導体チップのバルク金属層９に接続されている第３の金属バンプまたはピラー２７は、金属相互接続部８８ａを第１の外部回路のグランドバスまたはプレーンに接続することができる。半導体チップの金属トレース、バス、またはプレーン８１に接続されている第１の金属バンプ８９を、半導体チップ、プリント回路基板、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの第２の外部回路に接続し、調整された、または変換された電源電圧Ｖｃｃを第２の外部回路に出力するようにすることができる。半導体チップのグランドプレーン、バス、またはトレース８２に接続されている複数の第２の金属バンプ８９を第２の外部回路のグランドバスまたはプレーンに接続することができる。

あるいは、このチップパッケージでは、半導体チップの金属トレース、バス、またはプレーン８１Ｐに接続されている第１の金属バンプ８９を、半導体チップ、プリント回路基板、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの第１の外部回路に接続し、第１の外部回路から外部電源電圧Ｖｄｄを受け取ることができる。半導体チップの金属トレース、バス、またはプレーン８１に接続されている第２の金属バンプ８９を、第１の外部回路に接続し、調整された、または変換された電源電圧Ｖｃｃを第１の外部回路に出力することができる。半導体チップのグランドプレーン、バス、またはトレース８２に接続されている複数の第３の金属バンプ８９を第１の外部回路のグランドバスまたはプレーンに接続することができる。半導体チップのバルク金属層９に接続されている第１の金属バンプまたはピラー２７は、コイル３６の接点３６ａを、半導体チップ、プリント回路基板、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの第２の外部回路に接続し、調整された、または変換された電源電圧Ｖｃｃを第２の外部回路に出力するようにすることができる。半導体チップのバルク金属層９に接続されている第２の金属バンプまたはピラー２７は、金属相互接続部８８ａを第２の外部回路のグランドバスまたはプレーンに接続することができる。

図３０Ｍおよび３０Ｎは、本開示により半導体ウェハを形成するためのプロセスを示している。図３０Ｍを参照すると、図３０Ａに例示されている半導体ウェハ１０は、金属トレースまたはパッド６００の複数の領域６００ａを露出するために、パッシベーション層５内に複数の開口部５１９、５１９’、５２１、５２２、および５２４を備え、２つの金属層３２および３４によって構成される複数の金属パッド、バンプ、またはトレース３４ａを、パッシベーション層５上に、また開口部５１９、５１９’、５２１、５２２、および５２４によって露出されている金属トレースまたはパッド６００の領域６００ａ上に形成することができ、これは、図２５Ｎに例示されているステップとして参照することができる。開口部５１９、５１９’、５２１、５２２、および５２４は、金属トレースまたはパッド６００の領域６００ａの上にあり、金属トレースまたはパッド６００の領域６００ａは、開口部５１９、５１９’、５２１、５２２、および５２４の底部にある。

図３０Ｎを参照すると、金属パッド、バンプ、またはトレース３４ａを形成した後、シリコン基板１は、機械研削または化学機械研磨（ＣＭＰ）によるシリコン基板１の裏面１ａの研磨によって、１から１０マイクロメートルまでの範囲、３から５０マイクロメートルまでの範囲、または１０から１５０マイクロメートルまでの範囲の厚さｔ２まで薄化されることがわかる。次に、シリコン貫通ビア１１ａ、１１ｄ、１１ｅ、および１１ｆを、薄化シリコン基板１内に、また少なくとも１つの誘電体層３０内に形成して、細線金属層６０の領域６０ａを露出させることができ、次いで、絶縁層３を、薄化シリコン基板１の裏面１ａ上に、またシリコン貫通ビア１１ａ、１１ｄ、１１ｅ、および１１ｆの側壁上に形成することができ、これは、図２４Ｃ〜２４Ｈまたは図２４Ｉ〜２４Ｎに例示されているステップとして参照することができる。次に、コイル３６を含む構造、金属相互接続部８８ａ、ポリマー層１４、および金属バンプまたはピラー２７をシリコン貫通ビア１１ａ、１１ｄ、１１ｅ、および１１ｆ内に、また薄化シリコン基板１の裏面１ａに形成することができ、これは、図３０Ｂ〜３０Ｅおよび３０Ｇ〜３０Ｉに例示されているステップとして参照することができる。したがって、図３０Ｉに示されている底部スキーム１０３と同じ底部スキーム１０３を薄化シリコン基板１の裏面１ａに形成することができる。あるいは、金属パッド、バンプ、またはトレース３４ａをパッシベーション層５上に、また開口部５１９、５１９’、５２１、５２２、および５２４によって露出されている金属トレースまたはパッド６００の領域６００ａ上に形成するステップを、金属バンプまたはピラー２７を形成した後に実行することができる。

図３０Ｎに示されている構造を形成した後に、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。ダイソーイングプロセスの後に、半導体ウェハ１０から切り出された半導体チップをチップパッケージにパッケージングすることができる。

このチップパッケージでは、例えば、半導体チップのバルク金属層９に接続されている第１の金属バンプまたはピラー２７は、コイル３６の接点３６ｂをボールグリッドアレイ（ＢＧＡ）基板、プリント回路基板、半導体チップ、金属基板、ガラス基板、またはセラミック基板などの第１の外部回路の電源バスまたはプレーンに接続し、第１の外部回路から外部電源電圧Ｖｄｄを受け取ることができる。半導体チップのバルク金属層９に接続されている第２の金属バンプまたはピラー２７は、コイル３６の接点３６ａを第１の外部回路に接続して、調整された、または変換された電源電圧Ｖｃｃを第１の外部回路に出力することができる。半導体チップのバルク金属層９に接続されている第３の金属バンプまたはピラー２７は、金属相互接続部８８ａを第１の外部回路のグランドバスまたはプレーンに接続することができる。半導体チップの細線金属トレース６１９’に接続されている第１の金属パッド、バンプ、またはトレース３４ａを、半導体チップ、プリント回路基板、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの第２の外部回路に接続し、調整された、または変換された電源電圧Ｖｃｃを第２の外部回路に出力するようにすることができる。半導体チップの細線金属トレース６２１、６２２、および６２４に接続されている複数の第２の金属パッド、バンプ、またはトレース３４ａを第２の外部回路のグランドバスまたはプレーンに接続することができる。

あるいは、このチップパッケージでは、半導体チップの細線金属トレース６１９に接続されている第１の金属パッド、バンプ、またはトレース３４ａを、半導体チップ、プリント回路基板、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの第１の外部回路に接続し、第１の外部回路から外部電源電圧Ｖｄｄを受け取ることができる。半導体チップの細線金属トレース６１９’に接続されている第２の金属パッド、バンプ、またはトレース３４ａを、第１の外部回路に接続し、調整された、または変換された電源電圧Ｖｃｃを第１の外部回路に出力することができる。半導体チップの細線金属トレース６２１、６２２、および６２４に接続されている複数の第３の金属パッド、バンプ、またはトレース３４ａを第１の外部回路のグランドバスまたはプレーンに接続することができる。半導体チップのバルク金属層９に接続されている第１の金属バンプまたはピラー２７は、コイル３６の接点３６ａを、半導体チップ、プリント回路基板、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの第２の外部回路に接続し、調整された、または変換された電源電圧Ｖｃｃを第２の外部回路に出力するようにすることができる。半導体チップのバルク金属層９に接続されている第２の金属バンプまたはピラー２７は、金属相互接続部８８ａを第２の外部回路のグランドバスまたはプレーンに接続することができる。

以下では、図３１Ａ〜３１Ｆは、コイル３６を第１の外部回路および／または第２の外部回路に接続し、金属相互接続部８８ａを第１の外部回路または第２の外部回路に接続するために使用することを目的として半導体ウェハ１０のバルク金属層９上に複数の金属バンプまたはピラー２７を形成するためのプロセスを示している。

図３１Ａを参照すると、図３０Ｂおよび３０Ｃに例示されているステップの後、１から２００マイクロメートルまでの範囲、好ましくは２から１５０マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有する、ポジ型フォトレジスト層またはネガ型フォトレジスト層などの、フォトレジスト層５１が、スピンオンコーティングプロセス、ラミネート加工プロセス、スクリーン印刷プロセス、またはスプレープロセスによって、フォトレジスト層２９上に、また前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層上に形成されうることがわかる。次に、露光および現像のプロセスでフォトレジスト層５１のパターン形成を行って、前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層の複数の領域を露出する複数の開口部５１ａをフォトレジスト層５１内に形成する。１Ｘステッパーまたは１Ｘコンタクトアライナーを使用することで、露光プロセスにおいてフォトレジスト層５１を露光することができる。３つの開口部５１ａのそれぞれは、例えば、１０から３０マイクロメートルまでの範囲、２０から５０マイクロメートルまでの範囲、または５０から１５０マイクロメートルまでの範囲など、５マイクロメートルより大きい幅Ｗ３を有する。図３１Ａに示されているようなフォトレジスト層５１およびフォトレジスト層５１内の開口部５１ａを形成するプロセスは、図２６Ａに例示されているようなフォトレジスト層５１およびフォトレジスト層５１内の開口部５１ａを形成するプロセスとして参照することができる。

図３１Ｂを参照すると、図３１Ａに例示されているステップの後に、１マイクロメートルより大きい厚さを有する金属バンプまたはピラー２７を開口部５１ａ内に、また開口部５１ａによって露出されている前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層の領域上に形成することがわかる。３つの金属バンプまたはピラー２７の材料として、金、ニッケル、スズ、ハンダ、パラジウム、銅、アルミニウム、または前記の材料の複合材が挙げられる。図３１Ｂに示されているように金属バンプまたはピラー２７を開口部５１ａ内に、また開口部５１ａによって露出されている前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層の領域上に形成するプロセスは、図２６Ｂに例示されているように金属バンプまたはピラー２７を開口部５１ａ内に、また開口部５１ａによって露出されている前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層の領域９ａ上に形成するプロセスとして参照することができる。図３１Ｂに示されている金属バンプまたはピラー２７の詳細は、図２６Ｂに例示されているような金属バンプまたはピラー２７の詳細として参照することができる。

図３１Ｃを参照すると、金属バンプまたはピラー２７を形成した後に、無機溶液を使用して、またはアミドとともに有機溶液を使用して、フォトレジスト層２９および５１が除去されることがわかる。フォトレジスト層２９および５１からの一部の残留物が、金属層４のシード層４ｂ上に、またバルク金属層９上に、また金属バンプまたはピラー２７上に残る可能性がある。その後、Ｏ₂プラズマまたは２００ＰＰＭ未満のフッ素、および酸素を含むプラズマなどのプラズマにより、金属層４のシード層４ｂから、またバルク金属層９から、また金属バンプもしくはピラー２７から、残留物を除去することができる。

したがって、フォトレジスト層２９および５１を除去した後に、金属バンプまたはピラー２７がバルク金属層９上に形成され、バルク金属層９と接続する。金属バンプまたはピラー２７のそれぞれは、１０から３０マイクロメートルまでの範囲、２０から５０マイクロメートルまでの範囲、または５０から１５０マイクロメートルまでの範囲など、５マイクロメートルより大きい、また細線金属層６０のそれぞれの厚さより大きい幅Ｗ３を有し、また、１から３００マイクロメートルまでの範囲、５から２５０マイクロメートルまでの範囲、１０から１００マイクロメートルまでの範囲、または５から５０マイクロメートルまでの範囲など、１マイクロメートルより大きい高さＨ１を有する。

あるいは、金属バンプまたはピラー２７をバルク金属層９上に形成するための他のプロセスは、以下のステップで実行することができる。図３１Ｄを参照すると、図３０Ｂ〜３０Ｄに例示されているステップの後に、スピンオンコーティングプロセス、ラミネート加工プロセス、スクリーン印刷プロセス、またはスプレープロセスによって、図３１Ａに例示されているフォトレジスト層５１を、前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層上に、また金属層４のシード層４ｂ上に形成することができる。次に、露光および現像のプロセスでフォトレジスト層５１のパターン形成を行って、前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層の領域を露出する開口部５１ａをフォトレジスト層５１内に形成する。開口部５１ａのそれぞれは、例えば、１０から３０マイクロメートルまでの範囲、２０から５０マイクロメートルまでの範囲、または５０から１５０マイクロメートルまでの範囲など、５マイクロメートルより大きい幅Ｗ３を有する。図３１Ｄに示されているようなフォトレジスト層５１およびフォトレジスト層５１内の開口部５１ａを形成するプロセスは、図２６Ａに例示されているようなフォトレジスト層５１およびフォトレジスト層５１内の開口部５１ａを形成するプロセスとして参照することができる。

図３１Ｅを参照すると、図３１Ｄに例示されているステップの後に、１マイクロメートルより大きい厚さを有する金属バンプまたはピラー２７を開口部５１ａ内に、また開口部５１ａによって露出されている前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層の領域上に形成することがわかる。金属バンプまたはピラー２７の材料として、金、ニッケル、スズ、ハンダ、パラジウム、銅、アルミニウム、または前記の材料の複合材が挙げられる。図３１Ｅに示されているように金属バンプまたはピラー２７を開口部５１ａ内に、また開口部５１ａによって露出されている前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層の領域上に形成するプロセスは、図２６Ｂに例示されているように金属バンプまたはピラー２７を開口部５１ａ内に、また開口部５１ａによって露出されている前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層の領域９ａ上に形成するプロセスとして参照することができる。図３１Ｅに示されている金属バンプまたはピラー２７の詳細は、図２６Ｂに例示されているような金属バンプまたはピラー２７の詳細として参照することができる。

図３１Ｅに例示されているように金属バンプまたはピラー２７を形成した後、無機溶液を使用して、またはアミドとともに有機溶液を使用して、フォトレジスト層５１を除去する。したがって、フォトレジスト層５１を除去した後に、金属バンプまたはピラー２７をバルク金属層９上に形成することができる。

図３１Ｆを参照すると、フォトレジスト層２９および５１を除去した後、バルク金属層９の下にない金属層４は、バルク金属層９の下にないシード層４ｂをエッチングし、次いで、バルク金属層９の下にない接着／バリア層４ａをエッチングすることによって除去されることがわかる。図３１Ｆに示されているようにバルク金属層９の下にないシード層４ｂおよびバルク金属層９の下にない接着／バリア層４ａを除去するプロセスは、図２５Ｆに例示されているようにバルク金属層９の下にないシード層４ｂおよびバルク金属層９の下にない接着／バリア層４ａを除去するプロセスとして参照することができる。

したがって、コイル３６および金属相互接続部８８ａが、絶縁層３上に、また薄化シリコン基板１の裏面１ａに形成され、３つの金属バンプまたはピラー２７が、バルク金属層９上に直接形成される。図３１Ｆに示されているコイル３６および金属相互接続部８８ａの詳細は、それぞれ図３０Ｅに例示されているようなコイル３６および金属相互接続部８８ａの詳細として参照することができる。図３０Ｆは、図３１Ｆに示されているコイル３６の上面図を示している。バルク金属層９上の金属バンプまたはピラー２７を使用して、コイル３６を第１の外部回路および／または第２の外部回路に接続し、金属相互接続部８８ａを第１の外部回路または第２の外部回路に接続することができる。

図３１Ｇを参照すると、図３１Ｆに例示されているステップの後に、ポリマー層１４が、前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層上に、また絶縁層３上に、また薄化シリコン基板１の裏面１ａに形成され、複数の開口部１４ａがポリマー層１４内に形成され、金属バンプまたはピラー２７の上面および側壁を露わにすることがわかる。したがって、薄化シリコン基板１の裏面１ａの底部スキーム１０３は、絶縁層３、コイル３６、金属相互接続部８８ａ、ポリマー層１４、および金属バンプまたはピラー２７とともに形成され、ポリマー層１４内の開口部１４ａは、バルク金属層９の上にある。図３１Ｇに例示されているステップの後に、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。

あるいは、図３１Ｇに例示されているステップの後に、説明を簡単にするため逆にした図とともに例示されている以下のステップに従い、パッシベーション層５内に複数の開口部５０を形成して金属トレースまたはパッド６００を露出し、次いで、図１５Ｈ、１５Ｋ〜１５Ｍ、１６Ｌ、１６Ｍ、１７Ｊ、１８Ｉ、１９Ｈ、および２０に例示されているオーバーパッシベーションスキーム１０２のそれぞれを、代替的に、薄化シリコン基板１の活性側でパッシベーション層５の上に形成することができる。その後、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。

あるいは、図１５Ｈ、１５Ｋ〜１５Ｍ、１６Ｌ、１６Ｍ、１７Ｊ、１８Ｉ、１９Ｈ、および２０に例示されているオーバーパッシベーションスキーム１０２のうちのどれか１つを形成するプロセスを、図３０Ｂ、３０Ｃ、および３１Ａ〜３１Ｇに例示されているステップの前に実行することができる。図３０Ｂ、３０Ｃ、および３１Ａ〜３１Ｇに例示されているステップの後に、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。

ダイソーイングプロセスの後に、半導体ウェハ１０から切り出された半導体チップをチップパッケージにパッケージングすることができる。このチップパッケージでは、例えば、半導体チップのバルク金属層９上の第１の金属バンプまたはピラー２７は、コイル３６の接点３６ｂを第１の外部回路の電源バスまたはプレーンに接続して、第１の外部回路から外部電源電圧Ｖｄｄを受け取ることができる。半導体チップのバルク金属層９上の第２の金属バンプまたはピラー２７は、コイル３６の接点３６ａを第１の外部回路または第２の外部回路に接続して、調整された、または変換された電源電圧Ｖｃｃを第１の外部回路または第２の外部回路に出力することができる。半導体チップのバルク金属層９上の第３の金属バンプまたはピラー２７は、金属相互接続部８８ａを第１の外部回路または第２の外部回路のグランドバスまたはプレーンに接続することができる。

図３１Ｈおよび３１Ｉは、好適な１つまたは複数のプロセスによって、例えば、以下のステップによって形成されうる、半導体ウェハを形成するためのプロセスを示す断面図である。図３１Ｈを参照すると、図３０Ｊに例示されている半導体ウェハ１０のシリコン基板１は、機械研削または化学機械研磨（ＣＭＰ）によるシリコン基板１の裏面１ａの研磨によって、１から１０マイクロメートルまでの範囲、３から５０マイクロメートルまでの範囲、または１０から１５０マイクロメートルまでの範囲の厚さｔ２まで薄化されることがわかる。次に、シリコン貫通ビア１１ａ、１１ｄ、１１ｅ、および１１ｆを、薄化シリコン基板１内に、また少なくとも１つの誘電体層３０内に形成して、細線金属層６０の領域６０ａを露出させることができ、次いで、絶縁層３を、薄化シリコン基板１の裏面１ａ上に、またシリコン貫通ビア１１ａ、１１ｄ、１１ｅ、および１１ｆの側壁上に形成することができ、これは、図２４Ｃ〜２４Ｈまたは図２４Ｉ〜２４Ｎに例示されているステップとして参照することができる。次に、コイル３６を含む構造、金属相互接続部８８ａ、ポリマー層１４、および金属バンプまたはピラー２７をシリコン貫通ビア１１ａ、１１ｄ、１１ｅ、および１１ｆ内に、また薄化シリコン基板１の裏面１ａに形成することができ、これは、図３０Ｂ、３０Ｃ、および３１Ａ〜３１Ｇに例示されているステップとして参照することができる。したがって、図３１Ｇに示されている底部スキーム１０３と同じ底部スキーム１０３を薄化シリコン基板１の裏面１ａに形成することができる。

図３１Ｉを参照すると、図３１Ｈに示されている構造を形成した後に、フラックス３２が除去されることがわかる。次に、図１５Ｄ〜１５Ｈに例示されているステップを使用して、接着／バリア／シード層８１２１および金属層８１２２からなる複数のパターン形成回路層８１２をパッシベーション層５上に、また開口部５１９および５１９’によって露出されている金属トレースまたはパッド６００の領域６００ａ上に形成することができ、接着／バリア／シード層８２１１および金属層８２１２からなるパターン形成回路層８２１をパッシベーション層５上に、また開口部５２１、５２２、および５２４によって露出されている金属トレースまたはパッド６００の領域６００ａ上に形成することができる。次に、ポリマー層９８を、パターン形成回路層８１２の金属層８１２２上に、またパターン形成回路層８２１の金属層８２１２上に、またパッシベーション層５上に形成し、すると、ポリマー層９８内の複数の開口部９８０は、金属層８１２２および８２１２の複数の接点の上に置かれ、これによりそれらの領域を露出し、これは、図１５Ｉに例示されているステップとして参照することができる。次に、三重金属層８９ａ、８９ｂ、および８９ｃによって形成される複数の金属バンプ８９をポリマー層９８上に、また開口部９８０によって露出されている金属層８１２２および８２１２の接点上に形成することができ、これは、図３０Ｌに例示されているステップとして参照することができる。図３１Ｉに示されている金属バンプ８９の詳細は、図３０Ｌに例示されているような金属バンプ８９の詳細として参照することができる。したがって、オーバーパッシベーションスキーム１０２は、薄化シリコン基板１の活性側において、パターン形成回路層８１２および８２１、ポリマー層９８、ならびに金属バンプ８９とともに形成される。あるいは、図１５Ｈ、１５Ｋ〜１５Ｍ、１６Ｌ、１６Ｍ、１７Ｊ、１８Ｉ、１９Ｈ、および２０に例示されているオーバーパッシベーションスキーム１０２のそれぞれを、薄化シリコン基板１の活性側でパッシベーション層５の上に形成することができる。

図３１Ｉに示されている構造を形成した後に、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。ダイソーイングプロセスの後に、半導体ウェハ１０から切り出された半導体チップをチップパッケージにパッケージングすることができる。

このチップパッケージでは、例えば、半導体チップのバルク金属層９上の第１の金属バンプまたはピラー２７は、コイル３６の接点３６ｂをボールグリッドアレイ（ＢＧＡ）基板、プリント回路基板、半導体チップ、金属基板、ガラス基板、またはセラミック基板などの第１の外部回路の電源バスまたはプレーンに接続し、第１の外部回路から外部電源電圧Ｖｄｄを受け取ることができる。半導体チップのバルク金属層９上の第２の金属バンプまたはピラー２７は、コイル３６の接点３６ａを第１の外部回路に接続して、調整された、または変換された電源電圧Ｖｃｃを第１の外部回路に出力することができる。半導体チップのバルク金属層９上の第３の金属バンプまたはピラー２７は、金属相互接続部８８ａを第１の外部回路のグランドバスまたはプレーンに接続することができる。半導体チップの金属トレース、バス、またはプレーン８１に接続されている第１の金属バンプ８９を、半導体チップ、プリント回路基板、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの第２の外部回路に接続し、調整された、または変換された電源電圧Ｖｃｃを第２の外部回路に出力するようにすることができる。半導体チップのグランドプレーン、バス、またはトレース８２に接続されている複数の第２の金属バンプ８９を第２の外部回路のグランドバスまたはプレーンに接続することができる。

あるいは、このチップパッケージでは、半導体チップの金属トレース、バス、またはプレーン８１Ｐに接続されている第１の金属バンプ８９を、半導体チップ、プリント回路基板、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの第１の外部回路に接続し、第１の外部回路から外部電源電圧Ｖｄｄを受け取ることができる。半導体チップの金属トレース、バス、またはプレーン８１に接続されている第２の金属バンプ８９を、第１の外部回路に接続し、調整された、または変換された電源電圧Ｖｃｃを第１の外部回路に出力することができる。半導体チップのグランドプレーン、バス、またはトレース８２に接続されている複数の第３の金属バンプ８９を第１の外部回路のグランドバスまたはプレーンに接続することができる。半導体チップのバルク金属層９上の第１の金属バンプまたはピラー２７は、コイル３６の接点３６ａを、半導体チップ、プリント回路基板、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの第２の外部回路に接続し、調整された、または変換された電源電圧Ｖｃｃを第２の外部回路に出力するようにすることができる。半導体チップのバルク金属層９上の第２の金属バンプまたはピラー２７は、金属相互接続部８８ａを第２の外部回路のグランドバスまたはプレーンに接続することができる。

図３１Ｊは、好適な１つまたは複数のプロセスによって、例えば、以下のステップによって形成されうる、半導体ウェハを形成するためのプロセスを示す断面図である。まず最初に、図３０Ｍに例示されている半導体ウェハ１０のシリコン基板１は、機械研削または化学機械研磨（ＣＭＰ）によるシリコン基板１の裏面１ａの研磨によって、１から１０マイクロメートルまでの範囲、３から５０マイクロメートルまでの範囲、または１０から１５０マイクロメートルまでの範囲の厚さｔ２まで薄化される。次に、シリコン貫通ビア１１ａ、１１ｄ、１１ｅ、および１１ｆを、薄化シリコン基板１内に、また少なくとも１つの誘電体層３０内に形成して、細線金属層６０の領域６０ａを露出させることができ、次いで、絶縁層３を、薄化シリコン基板１の裏面１ａ上に、またシリコン貫通ビア１１ａ、１１ｄ、１１ｅ、および１１ｆの側壁上に形成することができ、これは、図２４Ｃ〜２４Ｈまたは図２４Ｉ〜２４Ｎに例示されているステップとして参照することができる。次に、コイル３６を含む構造、金属相互接続部８８ａ、ポリマー層１４、および金属バンプまたはピラー２７をシリコン貫通ビア１１ａ、１１ｄ、１１ｅ、および１１ｆ内に、また薄化シリコン基板１の裏面１ａに形成することができ、これは、図３０Ｂ、３０Ｃ、および３１Ａ〜３１Ｇに例示されているステップとして参照することができる。したがって、図３１Ｇに示されている底部スキーム１０３と同じ底部スキーム１０３を薄化シリコン基板１の裏面１ａに形成することができる。あるいは、金属パッド、バンプ、またはトレース３４ａをパッシベーション層５上に、また開口部５１９、５１９’、５２１、５２２、および５２４によって露出されている金属トレースまたはパッド６００の領域６００ａ上に形成するステップを、ポリマー層１４を形成した後に実行することができる。

図３１Ｊに示されている構造を形成した後に、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。ダイソーイングプロセスの後に、半導体ウェハ１０から切り出された半導体チップをチップパッケージにパッケージングすることができる。

このチップパッケージでは、例えば、半導体チップのバルク金属層９上の第１の金属バンプまたはピラー２７は、コイル３６の接点３６ｂをボールグリッドアレイ（ＢＧＡ）基板、プリント回路基板、半導体チップ、金属基板、ガラス基板、またはセラミック基板などの第１の外部回路の電源バスまたはプレーンに接続し、第１の外部回路から外部電源電圧Ｖｄｄを受け取ることができる。半導体チップのバルク金属層９上の第２の金属バンプまたはピラー２７は、コイル３６の接点３６ａを第１の外部回路に接続して、調整された、または変換された電源電圧Ｖｃｃを第１の外部回路に出力することができる。半導体チップのバルク金属層９上の第３の金属バンプまたはピラー２７は、金属相互接続部８８ａを第１の外部回路のグランドバスまたはプレーンに接続することができる。半導体チップの細線金属トレース６１９’に接続されている第１の金属パッド、バンプ、またはトレース３４ａを、半導体チップ、プリント回路基板、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの第２の外部回路に接続し、調整された、または変換された電源電圧Ｖｃｃを第２の外部回路に出力するようにすることができる。半導体チップの細線金属トレース６２１、６２２、および６２４に接続されている複数の第２の金属パッド、バンプ、またはトレース３４ａを第２の外部回路のグランドバスまたはプレーンに接続することができる。

あるいは、このチップパッケージでは、半導体チップの細線金属トレース６１９に接続されている第１の金属パッド、バンプ、またはトレース３４ａを、半導体チップ、プリント回路基板、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの第１の外部回路に接続し、第１の外部回路から外部電源電圧Ｖｄｄを受け取ることができる。半導体チップの細線金属トレース６１９’に接続されている第２の金属パッド、バンプ、またはトレース３４ａを、第１の外部回路に接続し、調整された、または変換された電源電圧Ｖｃｃを第１の外部回路に出力することができる。半導体チップの細線金属トレース６２１、６２２、および６２４に接続されている複数の第３の金属パッド、バンプ、またはトレース３４ａを第１の外部回路のグランドバスまたはプレーンに接続することができる。半導体チップのバルク金属層９上の第１の金属バンプまたはピラー２７は、コイル３６の接点３６ａを、半導体チップ、プリント回路基板、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの第２の外部回路に接続し、調整された、または変換された電源電圧Ｖｃｃを第２の外部回路に出力するようにすることができる。半導体チップのバルク金属層９上の第２の金属バンプまたはピラー２７は、金属相互接続部８８ａを第２の外部回路のグランドバスまたはプレーンに接続することができる。

以下では、図２９Ａ、２９Ｂ、および２９Ｄのキャパシタ８７を形成するために、図３２Ａ〜３２Ｎに例示されているプロセスを導入する。図３２Ａを参照すると、図３０Ａに例示されている半導体ウェハ１０のシリコン基板１は、機械研削または化学機械研磨（ＣＭＰ）によるシリコン基板１の裏面１ａの研磨によって、１から１０マイクロメートルまでの範囲、３から５０マイクロメートルまでの範囲、または１０から１５０マイクロメートルまでの範囲の厚さｔ２まで薄化されることがわかる。次に、複数のシリコン貫通ビア１１ａ、１１ｄ、１１ｅ、および１１ｆを、薄化シリコン基板１内に、また少なくとも１つの誘電体層３０内に形成して、細線金属層６０の複数の領域６０ａを露出させることができ、次いで、絶縁層３を、薄化シリコン基板１の裏面１ａ上に、またシリコン貫通ビア１１ａ、１１ｄ、１１ｅ、および１１ｆの側壁上に形成することができ、これは、図２４Ｃ〜２４Ｈまたは図２４Ｉ〜２４Ｎに例示されているステップとして参照することができる。シリコン貫通ビア１１ａ、１１ｄ、１１ｅ、および１１ｆは、薄化シリコン基板１および（複数可）誘電体層３０を完全に貫通する。図３２Ａに示されているような、薄化シリコン基板１内に、また誘電体層３０内にシリコン貫通ビア１１ｆを形成し、シリコン貫通ビア１１ｆの側壁上に絶縁層３を形成するプロセスは、図２４Ｃ〜２４Ｈまたは図２４Ｉ〜２４Ｎに例示されているような、薄化シリコン基板１内に、また（複数可）誘電体層３０内にシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅを形成し、シリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅの側壁上に絶縁層３を形成するプロセスとして参照することができる。次に、接着／バリア層４ａおよびシード層４ｂからなる金属層４を、シリコン貫通ビア１１ａ、１１ｄ、１１ｅ、および１１ｆ内に、また絶縁層３上に形成することができ、これは、図２５Ａに例示されているステップとして参照することができる。

金属層４のシード層４ｂを形成した後、５から５０マイクロメートルまでの範囲、好ましくは１０から２５マイクロメートルまでの範囲など、１．５マイクロメートルより大きい厚さを有する、ポジ型フォトレジスト層またはネガ型フォトレジスト層などの、フォトレジスト層２９を、スピンオンコーティングプロセス、ラミネート加工プロセス、スクリーン印刷プロセス、またはスプレープロセスによって、金属層４のシード層４ｂ上に形成することができる。次に、露光および現像のプロセスによりフォトレジスト層２９のパターン形成を行い、金属層４のシード層４ｂを露出する複数の開口部２９ａをフォトレジスト層２９内に形成する。１Ｘステッパーまたは１Ｘコンタクトアライナーを使用することで、露光プロセスにおいてフォトレジスト層２９を露光することができる。図３２Ａに示されているような、フォトレジスト層２９をシード層４ｂ上に形成し、開口部２９ａをフォトレジスト層２９内に形成するプロセスは、図２５Ｂ〜２５Ｃに例示されているような、フォトレジスト層２９をシード層４ｂ上に形成し、開口部２９ａをフォトレジスト層２９内に形成するプロセスとして参照することができる。

次に、図３２Ｂを参照すると、電気メッキプロセスを含むプロセスにより、バルク金属層９を開口部２９ａ内に、また開口部２９ａによって露出されている金属層４のシード層４ｂ上に形成することができることがわかる。図３２Ｂに示されているような、バルク金属層９を開口部２９ａ内に、また開口部２９ａによって露出されている金属層４のシード層４ｂ上に形成するプロセスは、図２５Ｄに例示されているような、バルク金属層９を開口部２９ａ内に、また開口部２９ａによって露出されている金属層４のシード層４ｂ上に形成するプロセスとして参照することができる。図３２Ｂに示されているバルク金属層９の詳細は、図２５Ｄに例示されているようなバルク金属層９の詳細として参照することができる。

図３２Ｃを参照すると、図３２Ｂに例示されているステップの後に、無機溶液を使用して、またはアミドとともに有機溶液を使用して、フォトレジスト層２９が除去されることがわかる。フォトレジスト層２９からの一部の残留物が、バルク金属層９上に、また金属層４のシード層４ｂ上に残る可能性がある。その後、Ｏ₂プラズマまたは２００ＰＰＭ未満のフッ素、および酸素を含むプラズマなどのプラズマにより、バルク金属層９から、また金属層４のシード層４ｂから、残留物を除去することができる。

図３２Ｄを参照すると、図３２Ｃに例示されているステップの後、バルク金属層９の下にない金属層４は、バルク金属層９の下にないシード層４ｂをエッチングし、次いで、バルク金属層９の下にない接着／バリア層４ａをエッチングすることによって除去されることがわかる。図３２Ｄに示されているようなバルク金属層９の下にないシード層４ｂを除去し、バルク金属層９の下にない接着／バリア層４ａを除去するプロセスは、図２５Ｆに例示されているようなバルク金属層９の下にないシード層４ｂを除去し、バルク金属層９の下にない接着／バリア層４ａを除去するプロセスとして参照することができる。

次に、図３２Ｅを参照すると、誘電体層８５が、化学気相成長（ＣＶＤ）プロセスによって、前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層上に、また金属層４および９の下にない絶縁層３上に形成されることがわかる。誘電体層８５は、酸化チタン（ＴｉＯ₂）、五酸化タンタル（Ｔａ₂Ｏ₅）、窒化ケイ素（Ｓｉ₃Ｎ₄）、二酸化ケイ素（ＳｉＯ₂）、もしくはポリマーの単層、または前記の材料から作られた複合層とすることができる。誘電体層８５は、１０から５０オングストロームまでの範囲、５０から１，０００オングストロームまでの範囲、または１００から１０，０００オングストロームまでの範囲など、１０オングストロームより大きい厚さｔ８を有する。

次に、図３２Ｆを参照すると、スピンオンコーティングプロセス、ラミネート加工プロセス、スクリーン印刷プロセス、またはスプレープロセスによって、ポジ型フォトレジスト層またはネガ型フォトレジスト層などのフォトレジスト層８６が絶縁層８５上に形成されることがわかる。次に、露光および現像のプロセスにより、フォトレジスト層８６のパターン形成を行い、１Ｘステッパーまたは１Ｘコンタクトアライナーを使用して、露光プロセスにおいてフォトレジスト層８６を露光することができる。次に、図３２Ｇを参照すると、フォトレジスト層８６の下にない誘電体層８５は、助長プラズマエッチング法などのドライエッチング法で除去されることがわかる。

次に、図３２Ｈを参照すると、フォトレジスト層８６は、無機溶液を使用して、またはアミドとともに有機溶液を使用して、除去されることがわかる。フォトレジスト層８６からの一部の残留物が、バルク金属層９上に残る可能性がある。その後、Ｏ₂プラズマまたは２００ＰＰＭ未満のフッ素、および酸素を含むプラズマなどのプラズマにより、バルク金属層９から残留物を除去することができる。

図３２Ｉを参照すると、ポリマー層８６を除去した後に、スピンオンコーティングプロセス、ラミネート加工プロセス、スクリーン印刷プロセス、またはスプレープロセスを含み、さらに硬化プロセスを含むプロセスを使用して、ポリマー層１４が、絶縁層３上に、また誘電体層８５上に、また前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層上に形成され、ポリマー層１４内の複数の開口部１４ａにより誘電体層８５およびバルク金属層９が露出されることがわかる。ポリマー層１４は、３から５０マイクロメートルまでの範囲、好ましくは５から２５マイクロメートルまでの範囲など、２マイクロメートルより大きい厚さを有するものとしてよい。ポリマー層１４の材料として、ベンゾシクロブテン（ＢＣＢ）、ポリイミド（ＰＩ）、ポリベンゾオキサゾール（ＰＢＯ）、またはエポキシ樹脂が挙げられる。図３２Ｉに示されているようなポリマー層１４およびポリマー層１４内の開口部１４ａを形成するプロセスは、図２５Ｇに例示されているようなポリマー層１４およびポリマー層１４内の開口部１４ａを形成するプロセスとして参照することができる。

次に、図３２Ｊを参照すると、０．０２から０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する接着／バリア層６４を、スパッタリングプロセスまたは蒸着プロセスなどの物理的気相成長（ＰＶＤ）プロセスを使用することによって、ポリマー層１４上に、また開口部１４ａにより露出されている前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層上に、また開口部１４ａによって露出されている誘電体層８５上に形成することができ、次いで、０．０５から０．５マイクロメートルまでの範囲、好ましくは０．０８から０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有するシード層６５を、スパッタリングプロセスまたは蒸着プロセスなどの物理的気相成長（ＰＶＤ）プロセスを使用することによって、接着／バリア層６４上に形成することができることがわかる。接着／バリア層６４の材料として、チタン、チタンタングステン合金、窒化チタン、クロム、タンタル、窒化タンタル、または前記の材料の複合材が挙げられ、シード層６５の材料として、銅、ニッケル、アルミニウム、金、白金、銀、またはパラジウムが挙げられる。

例えば、接着／バリア層６４が、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、チタンタングステン合金、チタン、または窒化チタンの単層などのチタン含有層を、ポリマー層１４上に、また開口部１４ａによって露出されている前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層上に、また開口部１４ａによって露出されている誘電体層８５上にスパッタリングすることによって形成される場合、シード層６５は、好適な１つまたは複数のプロセスによって、例えば、０．０５から０．５マイクロメートルまでの範囲、０．０８から０．１５マイクロメートルまでの範囲、０．１から１マイクロメートルまでの範囲、または０．２から０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅層、ニッケル層、アルミニウム層、金層、銀層、白金層、またはパラジウム層を、チタン含有層上にスパッタリングすることによって形成されうる。

あるいは、接着／バリア層６４が、好適な１つまたは複数のプロセスによって、例えば、０．０１から０．１５マイクロメートルまでの範囲の厚さを有するチタン層を含む複合層を、ポリマー層１４上に、また開口部１４ａによって露出されている前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層上に、また開口部１４ａによって露出されている誘電体層８５上にスパッタリングし、０．１から０．３５マイクロメートルまでの範囲の厚さを有するチタンタングステン合金層をチタン層上にスパッタリングすることによって形成される場合、シード層６５は、好適な１つまたは複数のプロセスによって、例えば、０．０５から０．５マイクロメートルまでの範囲、０．０８から０．１５マイクロメートルまでの範囲、０．１から１マイクロメートルまでの範囲、または０．２から０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅層、ニッケル層、アルミニウム層、金層、銀層、白金層、またはパラジウム層を、チタンタングステン合金層上にスパッタリングすることによって形成されうる。

あるいは、接着／バリア層６４が、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、タンタルまたは窒化タンタルの単層などのタンタル含有層を、ポリマー層１４上に、また開口部１４ａによって露出されている前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層上に、また開口部１４ａによって露出されている誘電体層８５上にスパッタリングすることによって形成される場合、シード層６５は、好適な１つまたは複数のプロセスによって、例えば、０．０５から０．５マイクロメートルまでの範囲、０．０８から０．１５マイクロメートルまでの範囲、０．１から１マイクロメートルまでの範囲、または０．２から０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅層、ニッケル層、アルミニウム層、金層、銀層、白金層、またはパラジウム層を、タンタル含有層上にスパッタリングすることによって形成されうる。

あるいは、接着／バリア層６４が、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、クロム層の単層などのクロム含有層を、ポリマー層１４上に、また開口部１４ａによって露出されている前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層上に、また開口部１４ａによって露出されている誘電体層８５上にスパッタリングすることによって形成される場合、シード層６５は、好適な１つまたは複数のプロセスによって、例えば、０．０５から０．５マイクロメートルまでの範囲、０．０８から０．１５マイクロメートルまでの範囲、０．１から１マイクロメートルまでの範囲、または０．２から０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅層、ニッケル層、アルミニウム層、金層、銀層、白金層、またはパラジウム層を、クロム含有層上にスパッタリングすることによって形成されうる。

図３２Ｋを参照すると、シード層６５を形成した後、５から５０マイクロメートルまでの範囲、好ましくは１０から２５マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有する、ポジ型フォトレジスト層またはネガ型フォトレジスト層などの、フォトレジスト層６７が、スピンオンコーティングプロセス、ラミネート加工プロセス、スクリーン印刷プロセス、またはスプレープロセスによって前記の材料のシード層６５上に形成されることがわかる。次に、露光および現像のプロセスによりフォトレジスト層６７のパターン形成を行い、前記の材料のシード層６５を露出する２つの開口部６７ａをフォトレジスト層６７内に形成する。図３２Ｋに示されているようにフォトレジスト層６７を形成し、フォトレジスト層６７内に２つの開口部６７ａを形成するプロセスは、図２７Ｊに例示されているようにフォトレジスト層６７を形成し、フォトレジスト層６７内に開口部６７ａを形成するプロセスとして参照することができる。

次に、図３２Ｌを参照すると、１から５０マイクロメートルまでの範囲、好ましくは２から２０マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有する金属層６８が、２つの開口部６７ａ内に、またこの２つの開口部６７ａによって露出されている前記の材料のシード層６５上に電気メッキされうることがわかる。金属層６８は、金、銅、銀、パラジウム、白金、ロジウム、ルテニウム、レニウム、もしくはニッケルの単層、または前記の金属から作られた複合層とすることができる。図３２Ｌに示されているようなバルク金属層６８を形成するプロセスは、図２７Ｋに例示されているような金属層６８を形成するプロセスとして参照することができる。図３２Ｌに示されている金属層６８の詳細は、図２７Ｋに例示されているような金属層６８の詳細として参照することができる。

図３２Ｍを参照すると、金属層６８が形成された後に、無機溶液を使用して、またはアミドとともに有機溶液を使用して、フォトレジスト層６７を除去することができることがわかる。フォトレジスト層６７からの一部の残留物が、金属層６８上に、また金属層６８の下にないシード層６５上に残る可能性がある。その後、Ｏ₂プラズマまたは２００ＰＰＭ未満のフッ素、および酸素を含むプラズマなどのプラズマにより、金属層６８から、またシード層６５から、残留物を除去することができる。

次に、図３２Ｎを参照すると、バルク金属層６８の下にないシード層６５および接着／バリア層６４は、その後、エッチング法によって除去されることがわかるが、これは図２７Ｍに例示されているステップとして参照することができる。したがって、キャパシタ８７および金属相互接続部８８ｂを、半導体ウェハ１０の絶縁層３上に、また薄化シリコン基板１の裏面１ａに形成することができる。薄化シリコン基板１の裏面１ａの金属相互接続部８８ｂは、金属層９および６８によって構成されるか、または金属層９によって構成されうる。金属相互接続部８８ｂは、シリコン貫通ビア１１ａ内のバルク金属層９を通して、また細線金属構造６１９を通して電圧レギュレータまたはコンバータ回路４１に接続することができ、さらに前記のインダクタ３６に接続することができる。

薄化シリコン基板１の裏面１ａのキャパシタ８７は、下側プレート８７ａ、下側プレート８７ａの上にある上側プレート８７ｂ、および下側プレート８７ａと上側プレート８７ｂとの間の誘電体層８５からなるものとすることができる。金属層４およびバルク金属層９からなる下側プレート８７ａは、シリコン貫通ビア１１ｆ内のバルク金属層９を通して、また細線金属トレース６１９’を通して、電圧レギュレータまたはコンバータ回路４１に接続することができる。接着／バリア層６４、シード層６５、および金属層６８からなる上側プレート８７ｂは、シリコン貫通ビア１１ｄ内のバルク金属層９を通して、また細線金属トレース６２２を通して内部回路２２および２３に接続することができ、シリコン貫通ビア１１ｅ内のバルク金属層９を通して、また細線金属トレース６２４を通して内部回路２４に接続することができる。

図３２Ｎにおいて、薄化シリコン基板１の裏面１ａの底部スキーム１０３は、絶縁層３、キャパシタ８７、金属相互接続部８８ｂ、ポリマー層１４、および誘電体層８５とともに形成され、ポリマー層１４内の開口部１４ａは、バルク金属層９の上にある。

図３２Ｎに示されている構造を形成した後に、ダイソーイングプロセスを使用して、半導体ウェハ１０を複数の個別半導体チップに切り分けることができる。ダイソーイングプロセスの後に、半導体ウェハ１０から切り出された半導体チップをチップパッケージにパッケージングすることができる。このチップパッケージでは、例えば、キャパシタ８７または金属相互接続部８８ｂを外部回路に接続するために半導体チップの金属層６８上に形成された金属バンプまたはワイヤボンディングで接合されたワイヤはない。

あるいは、このチップパッケージでは、金属相互接続部８８ｂをボールグリッドアレイ（ＢＧＡ）基板、プリント回路基板、半導体チップ、金属基板、ガラス基板、またはセラミック基板などの第１の外部回路の電源バスまたはプレーンに接続し、第１の外部回路から外部電源電圧Ｖｄｄを受け取るために半導体チップの金属相互接続部８８ｂの金属層６８上に接合された、ワイヤボンディングで接合された金線またはワイヤボンディングで接合された銅線などの第１のワイヤボンディングで接合されたワイヤがあり、また、キャパシタ８７を第１の外部回路のグランドバスまたはプレーンに、またはプリント回路基板、半導体チップ、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの第２の外部回路のグランドバスまたはプレーンに接続するために半導体チップの金属層６８上に接合された、ワイヤボンディングで接合された金線またはワイヤボンディングで接合された銅線などの第２のワイヤボンディングで接合されたワイヤがある。

あるいは、このチップパッケージでは、金属相互接続部８８ｂをボールグリッドアレイ（ＢＧＡ）基板、プリント回路基板、半導体チップ、金属基板、ガラス基板、またはセラミック基板などの第１の外部回路の電源バスまたはプレーンに接続し、第１の外部回路から外部電源電圧Ｖｄｄを受け取るために半導体チップの金属相互接続部８８ｂの金属層６８に接続されている、金バンプ、銅バンプ、ニッケルバンプ、またはハンダバンプなどの、第１の金属バンプがあり、また、キャパシタ８７を第１の外部回路のグランドバスまたはプレーンに、またはプリント回路基板、半導体チップ、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの第２の外部回路のグランドバスまたはプレーンに接続するために半導体チップの金属層６８に接続されている、金バンプ、銅バンプ、ニッケルバンプ、またはハンダバンプなどの第２の金属バンプがある。

以下において、図３２Ｏ〜３２Ｒは、金属相互接続部８８ｂをプリント回路基板、半導体チップ、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの第１の外部回路に接続し、キャパシタ８７を第１の外部回路に、またはプリント回路基板、半導体チップ、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの第２の外部回路に接続するために使用されることを目的として半導体ウェハ１０の金属層６８の上に２つの金属バンプまたはピラー２７を形成するためのプロセスを示している。

図３２Ｏを参照すると、図３２Ｎに例示されているステップの後に、スピンオンコーティングプロセス、ラミネート加工プロセス、スクリーン印刷プロセス、またはスプレープロセスを含み、さらに硬化プロセスを含むプロセスによって、ポリマー層１４３を、ポリマー層１４上に、また前記のさまざまなバルク金属層６８の金、銅、ニッケル、またはパラジウムの最上層上に形成することができ、ポリマー層１４３内の２つの開口部１４３ａは、前記のさまざまな金属層６８の金、銅、ニッケル、またはパラジウムの最上層の２つの領域の上にあり、それらを露出することがわかる。ポリマー層１４３は、３から５０マイクロメートルまでの範囲、好ましくは５から２５マイクロメートルまでの範囲など、２マイクロメートルより大きい厚さを有する。ポリマー層１４３の材料として、ベンゾシクロブテン（ＢＣＢ）、ポリイミド（ＰＩ）、ポリベンゾオキサゾール（ＰＢＯ）、またはエポキシ樹脂が挙げられる。図３２Ｏに示されているようなポリマー層１４３およびポリマー層１４３内の２つの開口部１４３ａを形成するプロセスは、図２７Ｎに例示されているようなポリマー層１４およびポリマー層１４内の開口部１４ａを形成するプロセスとして参照することができる。図３２Ｏに示されているポリマー層１４３の詳細は、図２７Ｎに例示されているようなポリマー層１４の詳細として参照することができる。

次に、図３２Ｐを参照すると、０．０２から０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する接着／バリア層１６を、スパッタリングプロセスまたは蒸着プロセスなどの物理的気相成長（ＰＶＤ）プロセスを使用することによって、ポリマー層１４３上に、また２つの開口部１４３ａにより露出されている前記のさまざまな金属層６８の金、銅、ニッケル、またはパラジウムの最上層の２つの領域上に形成することができ、次いで、０．０５から０．５マイクロメートルまでの範囲、好ましくは０．０８から０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有するシード層１８を、スパッタリングプロセスまたは蒸着プロセスなどの物理的気相成長（ＰＶＤ）プロセスを使用することによって、接着／バリア層１６上に形成することができることがわかる。接着／バリア層１６の材料として、チタン、チタンタングステン合金、窒化チタン、クロム、タンタル、窒化タンタル、または前記の材料の複合材が挙げられ、シード層１８の材料として、銅、ニッケル、アルミニウム、金、銀、白金、またはパラジウムが挙げられる。図３２Ｐに示されているように接着／バリア層１６をポリマー層１４３上に、また２つの開口部１４３ａによって露出されている前記のさまざまな金属層６８の金、銅、ニッケル、またはパラジウムの最上層の２つの領域上に形成し、シード層１８を接着／バリア層１６上に形成するプロセスは、図２７Ｏに例示されているように接着／バリア層１６をポリマー層１４上に、また開口部１４ａによって露出されている前記のさまざまな金属層６８の金、銅、ニッケル、またはパラジウムの最上層の領域上に形成し、シード層１８を接着／バリア層１６上に形成するプロセスとして参照することができる。図３２Ｐに示されているような接着／バリア層１６およびシード層１８の詳細は、それぞれ図２７Ｏに例示されているような接着／バリア層１６およびシード層１８の詳細として参照することができる。

図３２Ｑを参照すると、図３２Ｐに例示されているステップの後に、フォトレジスト層３１を前記の材料のシード層１８上に形成することができ、フォトレジスト層３１内の２つの開口部３１ａが前記の材料のシード層１８を露出するが、これは、図２５Ｉに例示されているステップとして参照することができる。次に、２つの金属バンプまたはピラー２７を、２つの開口部３１ａによって露出されている前記の材料のシード層１８上に、また２つの開口部３１ａ内に形成することができる。図３２Ｑに示されているような２つの金属バンプまたはピラー２７を２つの開口部３１ａによって露出されている前記の材料のシード層１８上に、また２つの開口部３１ａ内に形成するプロセスは、図２５Ｊに例示されているような金属バンプまたはピラー２７を開口部３１ａによって露出されている前記の材料のシード層１８上に、また開口部３１ａ内に形成するプロセスとして参照することができる。図３２Ｑに示されている２つの金属バンプまたはピラー２７の詳細は、図２５Ｊに例示されているような金属バンプまたはピラー２７の詳細として参照することができる。

次に、図３２Ｒを参照すると、フォトレジスト層３１が除去されることがわかるが、これは、図２５Ｋに例示されているステップとして参照することができる。次に、２つの金属バンプまたはピラー２７の下にないシード層１８を除去し、次いで、２つの金属バンプまたはピラー２７の下にない接着／バリア層１６を除去するが、これは、図２５Ｌに例示されているステップとして参照することができる。したがって、薄化シリコン基板１の裏面１ａの底部スキーム１０３は、絶縁層３、キャパシタ８７、金属相互接続部８８ｂ、ポリマー層１４および１４３、誘電体層８５、金属層１６および１８、ならびに金属バンプまたはピラー２７とともに形成され、ポリマー層１４内の開口部１４ａは、バルク金属層９の上にあり、ポリマー層１４３内の開口部１４３ａは、バルク金属層６８の上にある。図３２Ｒに例示されているステップの後に、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。

あるいは、図３２Ｒに例示されているステップの後に、説明を簡単にするため逆にした図とともに例示されている以下のステップに従い、パッシベーション層５内に複数の開口部５０を形成して金属トレースまたはパッド６００を露出し、次いで、図１５Ｈ、１５Ｋ〜１５Ｍ、１６Ｌ、１６Ｍ、１７Ｊ、１８Ｉ、１９Ｈ、および２０に例示されているオーバーパッシベーションスキーム１０２のそれぞれを、代替的に、薄化シリコン基板１の活性側でパッシベーション層５の上に形成することができる。その後、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。

あるいは、図１５Ｈ、１５Ｋ〜１５Ｍ、１６Ｌ、１６Ｍ、１７Ｊ、１８Ｉ、１９Ｈ、および２０に例示されているオーバーパッシベーションスキーム１０２のうちのどれか１つを形成するプロセスを、図３２Ａ〜３２Ｒに例示されているステップの前に実行することができる。図３２Ａ〜３２Ｒに例示されているステップの後に、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。

ダイソーイングプロセスの後に、半導体ウェハ１０から切り出された半導体チップをチップパッケージにパッケージングすることができる。このチップパッケージでは、例えば、半導体チップの金属相互接続部８８ｂの金属層６８に接続されている第１の金属バンプまたはピラー２７は、金属相互接続部８８ｂおよび前記のインダクタ３６を第１の外部回路の電源バスまたはプレーンに接続して、外部回路から外部電源電圧Ｖｄｄを受け取ることができ、半導体チップの金属層６８に接続されている第２の金属バンプまたはピラー２７は、キャパシタ８７を第１または第２の外部回路のグランドバスまたはプレーンに接続することができる。

図３２Ｓおよび３２Ｔは、好適な１つまたは複数のプロセスによって、例えば、以下のステップによって形成されうる、半導体ウェハを形成するためのプロセスを示す断面図である。図３２Ｓを参照すると、図３０Ｊに例示されている半導体ウェハ１０のシリコン基板１は、機械研削または化学機械研磨（ＣＭＰ）によるシリコン基板１の裏面１ａの研磨によって、１から１０マイクロメートルまでの範囲、３から５０マイクロメートルまでの範囲、または１０から１５０マイクロメートルまでの範囲の厚さｔ２まで薄化されることがわかる。次に、シリコン貫通ビア１１ａ、１１ｄ、１１ｅ、および１１ｆを、薄化シリコン基板１内に、また少なくとも１つの誘電体層３０内に形成して、細線金属層６０の領域６０ａを露出させることができ、次いで、絶縁層３を、薄化シリコン基板１の裏面１ａ上に、またシリコン貫通ビア１１ａ、１１ｄ、１１ｅ、および１１ｆの側壁上に形成することができ、これは、図２４Ｃ〜２４Ｈまたは図２４Ｉ〜２４Ｎに例示されているステップとして参照することができる。次に、キャパシタ８７を含む構造、金属相互接続部８８ｂ、２つの金属バンプまたはピラー２７、ならびにポリマー層１４および１４３をシリコン貫通ビア１１ａ、１１ｄ、１１ｅ、および１１ｆ内に、また薄化シリコン基板１の裏面１ａに形成することができ、これは、図３２Ａ〜３２Ｒに例示されているステップとして参照することができる。したがって、図３２Ｒに示されている底部スキーム１０３と同じ底部スキーム１０３を薄化シリコン基板１の裏面１ａに形成することができる。

図３２Ｔを参照すると、図３２Ｓに示されている構造を形成した後に、フラックス３２が除去されることがわかる。次に、図１５Ｄ〜１５Ｈに例示されているステップを使用して、接着／バリア／シード層８１２１および金属層８１２２からなる複数のパターン形成回路層８１２をパッシベーション層５上に、また開口部５１９および５１９’によって露出されている金属トレースまたはパッド６００の領域６００ａ上に形成することができ、接着／バリア／シード層８２１１および金属層８２１２からなるパターン形成回路層８２１をパッシベーション層５上に、また開口部５２１、５２２、および５２４によって露出されている金属トレースまたはパッド６００の領域６００ａ上に形成することができる。次に、ポリマー層９８を、パターン形成回路層８１２の金属層８１２２上に、またパターン形成回路層８２１の金属層８２１２上に、またパッシベーション層５上に形成し、すると、ポリマー層９８内の複数の開口部９８０は、金属層８１２２および８２１２の複数の接点の上に置かれ、これによりそれらの領域を露出し、これは、図１５Ｉに例示されているステップとして参照することができる。次に、三重金属層８９ａ、８９ｂ、および８９ｃによって形成される複数の金属バンプ８９をポリマー層９８上に、また開口部９８０によって露出されている金属層８１２２および８２１２の接点上に形成し、これは、図３０Ｌに例示されているステップとして参照することができる。図３２Ｔに示されている金属バンプ８９の詳細は、図３０Ｌに例示されているような金属バンプ８９の詳細として参照することができる。したがって、オーバーパッシベーションスキーム１０２は、薄化シリコン基板１の活性側において、パターン形成回路層８１２および８２１、ポリマー層９８、ならびに金属バンプ８９とともに形成される。あるいは、図１５Ｈ、１５Ｋ〜１５Ｍ、１６Ｌ、１６Ｍ、１７Ｊ、１８Ｉ、１９Ｈ、および２０に例示されているオーバーパッシベーションスキーム１０２のそれぞれを、薄化シリコン基板１の活性側でパッシベーション層５の上に形成することができる。

図３２Ｔに示されている構造を形成した後に、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。ダイソーイングプロセスの後に、半導体ウェハ１０から切り出された半導体チップをチップパッケージにパッケージングすることができる。

このチップパッケージでは、例えば、半導体チップの金属相互接続部８８ｂの金属層６８に接続されている第１の金属バンプまたはピラー２７は、金属相互接続部８８ｂおよび前記のインダクタ３６をプリント回路基板、半導体チップ、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの第１の外部回路の電源バスまたはプレーンに接続して第１の外部回路から外部電源電圧Ｖｄｄを受け取ることができ、半導体チップの金属層６８に接続されている第２の金属バンプまたはピラー２７は、キャパシタ８７を第１の外部回路のグランドバスまたはプレーンに接続することができる。半導体チップの金属トレース、バス、またはプレーン８１に接続されている第１の金属バンプ８９を、半導体チップ、プリント回路基板、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの第２の外部回路に接続し、調整された、または変換された電源電圧Ｖｃｃを第２の外部回路に出力するようにすることができる。半導体チップのグランドプレーン、バス、またはトレース８２に接続されている複数の第２の金属バンプ８９を第２の外部回路のグランドバスまたはプレーンに接続することができる。

あるいは、このチップパッケージでは、半導体チップの金属トレース、バス、またはプレーン８１Ｐに接続されている第１の金属バンプ８９を、半導体チップ、プリント回路基板、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの第１の外部回路に接続し、第１の外部回路から外部電源電圧Ｖｄｄを受け取ることができる。半導体チップの金属トレース、バス、またはプレーン８１に接続されている第２の金属バンプ８９を、第１の外部回路に接続し、調整された、または変換された電源電圧Ｖｃｃを第１の外部回路に出力することができる。半導体チップのグランドプレーン、バス、またはトレース８２に接続されている複数の第３の金属バンプ８９を第１の外部回路のグランドバスまたはプレーンに接続することができる。半導体チップの金属層６８に接続されている金属バンプまたはピラー２７は、キャパシタ８７を、半導体チップ、プリント回路基板、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの第２の外部回路のグランドバスまたはプレーンに接続することができる。

図３２Ｕは、好適な１つまたは複数のプロセスによって、例えば、以下のステップによって形成されうる、半導体ウェハを形成するためのプロセスを示す断面図である。まず最初に、図３０Ｍに例示されている半導体ウェハ１０のシリコン基板１は、機械研削または化学機械研磨（ＣＭＰ）によるシリコン基板１の裏面１ａの研磨によって、１から１０マイクロメートルまでの範囲、３から５０マイクロメートルまでの範囲、または１０から１５０マイクロメートルまでの範囲の厚さｔ２まで薄化される。次に、シリコン貫通ビア１１ａ、１１ｄ、１１ｅ、および１１ｆを、薄化シリコン基板１内に、また少なくとも１つの誘電体層３０内に形成して、細線金属層６０の領域６０ａを露出させることができ、次いで、絶縁層３を、薄化シリコン基板１の裏面１ａ上に、またシリコン貫通ビア１１ａ、１１ｄ、１１ｅ、および１１ｆの側壁上に形成することができ、これは、図２４Ｃ〜２４Ｈまたは図２４Ｉ〜２４Ｎに例示されているステップとして参照することができる。次に、キャパシタ８７を含む構造、金属相互接続部８８ｂ、２つの金属バンプまたはピラー２７、ならびにポリマー層１４および１４３をシリコン貫通ビア１１ａ、１１ｄ、１１ｅ、および１１ｆ内に、また薄化シリコン基板１の裏面１ａに形成することができ、これは、図３２Ａ〜３２Ｒに例示されているステップとして参照することができる。したがって、図３２Ｒに示されている底部スキーム１０３と同じ底部スキーム１０３を薄化シリコン基板１の裏面１ａに形成することができる。あるいは、金属パッド、バンプ、またはトレース３４ａをパッシベーション層５上に、また開口部５１９、５１９’、５２１、５２２、および５２４によって露出されている金属トレースまたはパッド６００の領域６００ａ上に形成するステップを、２つの金属バンプまたはピラー２７を形成した後に実行することができる。

図３２Ｕに示されている構造を形成した後に、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。ダイソーイングプロセスの後に、半導体ウェハ１０から切り出された半導体チップをチップパッケージにパッケージングすることができる。

このチップパッケージでは、例えば、半導体チップの金属相互接続部８８ｂの金属層６８に接続されている第１の金属バンプまたはピラー２７は、金属相互接続部８８ｂおよび前記のインダクタ３６をプリント回路基板、半導体チップ、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの第１の外部回路の電源バスまたはプレーンに接続して第１の外部回路から外部電源電圧Ｖｄｄを受け取ることができ、半導体チップの金属層６８に接続されている第２の金属バンプまたはピラー２７は、キャパシタ８７を第１の外部回路のグランドバスまたはプレーンに接続することができる。半導体チップの細線金属トレース６１９’に接続されている第１の金属パッド、バンプ、またはトレース３４ａを、半導体チップ、プリント回路基板、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの第２の外部回路に接続し、調整された、または変換された電源電圧Ｖｃｃを第２の外部回路に出力するようにすることができる。半導体チップの細線金属トレース６２１、６２２、および６２４に接続されている複数の第２の金属パッド、バンプ、またはトレース３４ａを第２の外部回路のグランドバスまたはプレーンに接続することができる。

あるいは、このチップパッケージでは、半導体チップの細線金属トレース６１９に接続されている第１の金属パッド、バンプ、またはトレース３４ａを、半導体チップ、プリント回路基板、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの第１の外部回路に接続し、第１の外部回路から外部電源電圧Ｖｄｄを受け取ることができる。半導体チップの細線金属トレース６１９’に接続されている第２の金属パッド、バンプ、またはトレース３４ａを、第１の外部回路に接続し、調整された、または変換された電源電圧Ｖｃｃを第１の外部回路に出力することができる。半導体チップの細線金属トレース６２１、６２２、および６２４に接続されている複数の第３の金属パッド、バンプ、またはトレース３４ａを第１の外部回路のグランドバスまたはプレーンに接続することができる。半導体チップの金属層６８に接続されている金属バンプまたはピラー２７は、キャパシタ８７を、半導体チップ、プリント回路基板、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの第２の外部回路のグランドバスまたはプレーンに接続することができる。

以下では、図２９Ａ、２９Ｂ、および２９Ｄのキャパシタ８７を形成するために、図３３Ａ〜３３Ｙに例示されている他のプロセスを導入する。図３３Ａを参照すると、図３０Ａに例示されている半導体ウェハ１０のシリコン基板１は、機械研削または化学機械研磨（ＣＭＰ）によるシリコン基板１の裏面１ａの研磨によって、１から１０マイクロメートルまでの範囲、３から５０マイクロメートルまでの範囲、または１０から１５０マイクロメートルまでの範囲の厚さｔ２まで薄化されることがわかる。次に、複数のシリコン貫通ビア１１ａ、１１ｄ、１１ｅ、および１１ｆを、薄化シリコン基板１内に、また少なくとも１つの誘電体層３０内に形成して、細線金属層６０の複数の領域６０ａを露出させることができ、次いで、絶縁層３を、薄化シリコン基板１の裏面１ａ上に、またシリコン貫通ビア１１ａ、１１ｄ、１１ｅ、および１１ｆの側壁上に形成することができ、これは、図２４Ｃ〜２４Ｈまたは図２４Ｉ〜２４Ｎに例示されているステップとして参照することができる。シリコン貫通ビア１１ａ、１１ｄ、１１ｅ、および１１ｆは、薄化シリコン基板１および（複数可）誘電体層３０を完全に貫通する。図３３Ａに示されているような、薄化シリコン基板１内に、また誘電体層３０内にシリコン貫通ビア１１ｆを形成し、シリコン貫通ビア１１ｆの側壁上に絶縁層３を形成するプロセスは、図２４Ｃ〜２４Ｈまたは図２４Ｉ〜２４Ｎに例示されているような、薄化シリコン基板１内に、また（複数可）誘電体層３０内にシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅを形成し、シリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅの側壁上に絶縁層３を形成するプロセスとして参照することができる。次に、接着／バリア層４ａおよびシード層４ｂからなる金属層４を、シリコン貫通ビア１１ａ、１１ｄ、１１ｅ、および１１ｆ内に、また絶縁層３上に、また薄化シリコン基板１の裏面１ａに形成することができ、これは、図２５Ａに例示されているステップとして参照することができる。

金属層４を形成した後、アノード９１およびカソード９２を金属層４のシード層４ｂ上に形成する。アノード９１の材料として、ポリアニリン、活性炭、グラファイト、ポリピロール、カーボンナノチューブ、ＮｉＣｏ合金、またはＲｕＯ₂が挙げられる。あるいは、アノード９１は、金属層４のシード層４ｂ上のニッケル層ならびにニッケル層の上面および側壁上のカーボン層を含む複合層とすることができる。カソード９２の材料として、ポリアニリン、活性炭、グラファイト、カーボンナノチューブ、またはポリピロールが挙げられる。例えば、アノード９１がＮｉＣｏ合金である場合、カソード９２は、活性炭またはカーボンナノチューブとすることができる。あるいは、アノード９１およびカソード９２は多孔質であってもよい。アノード９１は、１から２０マイクロメートルまでの範囲、好ましくは２から１０マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さｔ９を有し、１から２０マイクロメートルまでの範囲、好ましくは２から１０マイクロメートルまでの範囲など、１マイクロメートルより大きい幅ｄ２を有する。カソード９２は、１から２０マイクロメートルまでの範囲、好ましくは２から１０マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さｔ１０を有し、１から２０マイクロメートルまでの範囲、好ましくは２から１０マイクロメートルまでの範囲など、１マイクロメートルより大きい幅ｄ３を有する。

図３３Ｂを参照すると、アノード９１およびカソード９２を形成した後、５から５０マイクロメートルまでの範囲、好ましくは１０から２５マイクロメートルまでの範囲など、１．５マイクロメートルより大きい厚さを有する、ポジ型フォトレジスト層またはネガ型フォトレジスト層などの、フォトレジスト層２９を、スピンオンコーティングプロセス、ラミネート加工プロセス、スクリーン印刷プロセス、またはスプレープロセスによって金属層４のシード層４ｂ上に、またアノード９１上に、またカソード９２上に形成することができることがわかる。次に、露光および現像のプロセスによりフォトレジスト層２９のパターン形成を行い、金属層４のシード層４ｂを露出する複数の開口部２９ａをフォトレジスト層２９内に形成する。１Ｘステッパーまたは１Ｘコンタクトアライナーを使用することで、露光プロセスにおいてフォトレジスト層２９を露光することができる。図３３Ｂに示されているような、フォトレジスト層２９を金属層４のシード層４ｂ上に、またアノード９１上に、またカソード９２上に形成し、開口部２９ａをフォトレジスト層２９内に形成するプロセスは、図２５Ｂ〜２５Ｃに例示されているような、フォトレジスト層２９をシード層４ｂ上に形成し、開口部２９ａをフォトレジスト層２９内に形成するプロセスとして参照することができる。

次に、図３３Ｃを参照すると、電気メッキプロセスを含むプロセスにより、バルク金属層９を開口部２９ａ内に、また開口部２９ａによって露出されている金属層４のシード層４ｂ上に形成することができることがわかる。図３３Ｃに示されているような、バルク金属層９を開口部２９ａ内に、また開口部２９ａによって露出されている金属層４のシード層４ｂ上に形成するプロセスは、図２５Ｄに例示されているような、バルク金属層９を開口部２９ａ内に、また開口部２９ａによって露出されている金属層４のシード層４ｂ上に形成するプロセスとして参照することができる。図３３Ｃに示されているバルク金属層９の詳細は、図２５Ｄに例示されているようなバルク金属層９の詳細として参照することができる。

図３３Ｄを参照すると、図３３Ｃに例示されているステップの後に、無機溶液を使用して、またはアミドとともに有機溶液を使用して、フォトレジスト層２９を除去することができることがわかる。フォトレジスト層２９からの一部の残留物は、バルク金属層９上に、またアノード９１上に、またカソード９２上に、またバルク金属層９、アノード９１、およびカソード９２の下にない金属層４のシード層４ｂ上に残る可能性がある。その後、Ｏ₂プラズマまたは２００ＰＰＭ未満のフッ素、および酸素を含むプラズマなどのプラズマにより、バルク金属層９から、またアノード９１から、またカソード９２から、また金属層４のシード層４ｂから、残留物を除去することができる。

次に、図３３Ｅを参照すると、バルク金属層９、アノード９１、およびカソード９２の下にない金属層４は、バルク金属層９、アノード９１、およびカソード９２の下にないシード層４ｂをエッチングし、次いで、バルク金属層９、アノード９１、およびカソード９２の下にない接着／バリア層４ａをエッチングすることによって除去されることがわかる。図３３Ｅに示されているようなバルク金属層９、アノード９１、およびカソード９２の下にないシード層４ｂを除去し、バルク金属層９、アノード９１、およびカソード９２の下にない接着／バリア層４ａを除去するプロセスは、図２５Ｆに例示されているようなバルク金属層９の下にないシード層４ｂを除去し、バルク金属層９の下にない接着／バリア層４ａを除去するプロセスとして参照することができる。

したがって、アノード９１およびカソード９２は、絶縁層３の上に、また薄化シリコン基板１の裏面１ａに形成され、金属層４および９によって構成される前記の金属トレース８８ａ、８８ｂ、および８８ｃは、絶縁層３上に、また薄化シリコン基板１の裏面１ａに形成される。図３３Ｆは、図３３Ｅの上図面である。図３３Ｅおよび３３Ｆを参照すると、カソード９２は、アノード９１の複数の平行線１２４の間の間隙内に延入する複数の平行線１２５を有することがわかる。アノード９１は、金属トレース８８ｃを通して、電圧レギュレータまたはコンバータ回路４１のノードＰおよび前記のインダクタ３６に接続される。カソード９２は、金属トレース８８ａを通して、電圧レギュレータまたはコンバータ回路４１のグランドノードＲｓと内部回路２１、２２、２３、および２４のグランドノードＴｓ、Ｕｓ、Ｖｓ、およびＷｓに接続される。カソード９２とアノード９１の隣接する線１２４と１２５との間の水平方向の空間は、０．１から１０マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲など、０．１マイクロメートルより広いものとしてよい。

図３３Ｇを参照すると、図３３Ｅに例示されているステップの後に、スピンオンコーティングプロセス、ラミネート加工プロセス、スクリーン印刷プロセス、またはスプレープロセスを含み、さらに硬化プロセスを含むプロセスによって、ポリマー層１４を、絶縁層３上に、また前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上層上に形成することができることがわかる。ポリマー層１４内の開口部１４ｂは、アノード９１およびカソード９２を露出し、アノード９１およびカソード９２は、絶縁層３上に、また開口部１４ｂ内にある。ポリマー層１４は、３から２５マイクロメートルまでの範囲、好ましくは５から１５マイクロメートルまでの範囲など、２マイクロメートルより大きい厚さを有するものとしてよい。ポリマー層１４の材料として、ベンゾシクロブテン（ＢＣＢ）、ポリイミド（ＰＩ）、ポリベンゾオキサゾール（ＰＢＯ）、またはエポキシ樹脂が挙げられる。図３３Ｇに示されているようなポリマー層１４およびポリマー層１４内の開口部１４ｂを形成するプロセスは、図２５Ｇに例示されているようなポリマー層１４およびポリマー層１４内の開口部１４ａを形成するプロセスとして参照することができる。

図３３Ｉは、図３３Ｈの上図面である。図３３Ｈおよび３３Ｉを参照すると、ポリマーおよびＬｉ⁺、Ｎｉ⁺、またはＣｕ⁺などの金属イオンを含む、ゼリー状電解質９３が、ポリマー層１４内の開口部１４ｂ内に、また開口部１４ｂによって露出されている絶縁層３上に、また平行線１２４と１２５との間の間隙内に形成され、アノード９１およびカソード９２の上面を覆うことがわかる。ゼリー状電解質９３を形成した後、アノード９１、カソード９２、およびゼリー状電解質９３を収納したスーパーキャパシタ８７を絶縁層３上に、またポリマー層１４内の開口部１４ｂ内に形成することができる。薄化シリコン基板１の裏面１ａのスーパーキャパシタ８７は、０．０１から１００マイクロファラッドまでの範囲内の静電容量を有し、０．１から１０マイクロファラッド／平方メートル（μＦ／ｍｍ²）までの範囲内のエネルギー貯蔵能力を有する。図３３Ｉに示されている太線で囲まれている、スーパーキャパシタ８７の面積は、０．１から１０平方メートルまでの範囲内である。あるいは、ゼリー状電解質９３は、Ｌｉ⁺、Ｎｉ⁺、またはＣｕ⁺などの、ポリマーおよび金属イオンを含む液体電解質で置き換えることができる。キャパシタ８７は、可逆的に充放電が可能である。

図３３Ｊを参照すると、ポリマー層１３３は、スピンオンコーティングプロセス、ラミネート加工プロセス、スクリーン印刷プロセス、またはスプレープロセスを含み、また硬化プロセスを含むプロセスによって、ポリマー層１４上に形成され、ゼリー状電解質９３を覆うことがわかる。ポリマー層１３３は、３から２５マイクロメートルまでの範囲、好ましくは５から１５マイクロメートルまでの範囲など、２マイクロメートルより大きい厚さを有するものとしてよい。ポリマー層１３３の材料として、ベンゾシクロブテン（ＢＣＢ）、ポリイミド（ＰＩ）、ポリベンゾオキサゾール（ＰＢＯ）、またはエポキシ樹脂が挙げられる。

図３３Ｋを参照すると、ポリマー層１３３の上面は、化学機械研磨（ＣＭＰ）プロセスまたは機械研磨プロセスによって適宜研磨することができ、これにより、ポリマー層１３３はポリマー層１４の上面１４ｓと実質的に同一平面の上面１３３ｓを有することがわかる。したがって、底部スキーム１０３が、薄化シリコン基板１の裏面１ａの下に形成され、絶縁層３、アノード９１、カソード９２、およびゼリー状電解質９３からなるキャパシタ８７、金属トレース８８ａ、８８ｂ、および８８ｃ、ならびにポリマー層１４および１３３を備え、ポリマー層１４内の開口部１４ｂは、絶縁層３の上にある。

図３３Ｋに例示されているステップの後に、説明を簡単にするため逆にした図とともに例示されている以下のステップに従い、パッシベーション層５内に複数の開口部５０を形成して金属トレースまたはパッド６００を露出し、次いで、図１５Ｈ、１５Ｋ〜１５Ｍ、１６Ｌ、１６Ｍ、１７Ｊ、１８Ｉ、１９Ｈ、および２０に例示されているオーバーパッシベーションスキーム１０２のそれぞれを、代替的に、薄化シリコン基板１の活性側でパッシベーション層５の上に形成することができる。その後、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。ダイソーイングプロセスの後に、半導体ウェハ１０から切り出された半導体チップをチップパッケージにパッケージングすることができる。

図３３Ｌは、好適な１つまたは複数のプロセスによって、例えば、以下のステップによって形成されうる、薄化シリコン基板１の活性側においてパッシベーション層５の上にオーバーパッシベーションスキーム１０２がある、図３３Ｋに例示されている半導体ウェハ１０を示す断面図である。まず最初に、図３３Ｋに例示されているステップの後に、金属トレースまたはパッド６００の複数の領域６００ａを露出するために、複数の開口部５１９、５１９’、５２１、５２２、および５２４’をパッシベーション層５内に形成する。開口部５１９、５１９’、５２１、５２２、および５２４は、領域６００ａの上にあり、領域６００ａは、開口部５１９、５１９’、５２１、５２２、および５２４の底部にある。次に、図１５Ｄ〜１５Ｈに例示されているステップを使用して、接着／バリア／シード層８１２１および金属層８１２２からなる複数のパターン形成回路層８１２をパッシベーション層５上に、また開口部５１９および５１９’によって露出されている金属トレースまたはパッド６００の領域６００ａ上に形成することができ、接着／バリア／シード層８２１１および金属層８２１２からなるパターン形成回路層８２１をパッシベーション層５上に、また開口部５２１、５２２、および５２４によって露出されている金属トレースまたはパッド６００の領域６００ａ上に形成することができる。次に、ポリマー層９８が、パターン形成回路層８１２の金属層８１２２上に、またパターン形成回路層８２１の金属層８２１２上に、またパッシベーション層５上に形成され、ポリマー層９８内の複数の開口部９８０が、金属層８１２２および８２１２の複数の接点の上に置かれ、これによりそれらの領域を露出し、これは、図１５Ｉに例示されているステップとして参照することができる。次に、三重金属層８９ａ、８９ｂ、および８９ｃによって形成される複数の金属バンプ８９をポリマー層９８上に、また開口部９８０によって露出されている金属層８１２２および８２１２の接点上に形成することができ、これは、図３０Ｌに例示されているステップとして参照することができる。図３３Ｌに示されている金属バンプ８９の詳細は、図３０Ｌに例示されているような金属バンプ８９の詳細として参照することができる。したがって、オーバーパッシベーションスキーム１０２は、薄化シリコン基板１の活性側において、パターン形成回路層８１２および８２１、ポリマー層９８、ならびに金属バンプ８９とともに形成される。

図３３Ｌに示されている構造を形成した後に、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。ダイソーイングプロセスの後に、半導体ウェハ１０から切り出された半導体チップをチップパッケージにパッケージングすることができる。このチップパッケージでは、例えば、第１の金属バンプ８９は、半導体チップの金属トレース、バス、またはプレーン８１Ｐをプリント回路基板、半導体チップ、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの外部回路に接続して、外部回路から外部電源電圧Ｖｄｄを受け取ることができ、薄化シリコン基板１の活性側の金属トレース、バス、またはプレーン８１Ｐを通して、また細線金属トレース６１９を通して、薄化シリコン基板１の裏面１ａの金属トレース８８ｂおよび電圧レギュレータまたはコンバータ回路４１に接続されうる。第２の金属バンプ８９は、半導体チップの金属トレース、バス、またはプレーン８１を外部回路に接続して、調整された、または変換された電源電圧Ｖｃｃを外部回路に出力することができ、薄化シリコン基板１の活性側の金属トレース、バス、またはプレーン８１を通して、また細線金属トレース６１９’を通して、薄化シリコン基板１の裏面１ａの金属トレース８８ｃおよび電圧レギュレータまたはコンバータ回路４１に接続されうる。複数の第３の金属バンプ８９は、半導体チップのグランドプレーン、バス、またはトレース８２を外部回路のグランドバスまたはプレーンに接続することができ、また薄化シリコン基板１の活性側のグランドプレーン、バス、またはトレース８２を通して薄化シリコン基板１の裏面１ａの金属トレース８８ａならびに内部回路２１、２２、２３、および２４に接続されうる。

図３３Ｍは、好適な１つまたは複数のプロセスによって、例えば、以下のステップによって形成されうる、薄化シリコン基板１の活性側に金属パッド、バンプ、またはトレースがある、図３３Ｋに例示されている半導体ウェハ１０を示す断面図である。まず最初に、図３３Ｋに例示されているステップの後に、金属トレースまたはパッド６００の複数の領域６００ａを露出するために、複数の開口部５１９、５１９’、５２１、５２２、および５２４’をパッシベーション層５内に形成する。開口部５１９、５１９’、５２１、５２２、および５２４は、領域６００ａの上にあり、領域６００ａは、開口部５１９、５１９’、５２１、５２２、および５２４の底部にある。次に、２つの金属層３２および３４によって構成される複数の金属パッド、バンプ、またはトレース３４ａをパッシベーション層５上に、また開口部５１９、５１９’、５２１、５２２、および５２４によって露出されている金属トレースまたはパッド６００の領域６００ａ上に形成することができる。図３３Ｍに示されているような金属パッド、バンプ、またはトレース３４ａをパッシベーション層５上に、また開口部５１９、５１９’、５２１、５２２、および５２４によって露出されている金属トレースまたはパッド６００の領域６００ａ上に形成するプロセスは、図２５Ｎに例示されているような金属パッド、バンプ、またはトレース３４ａをパッシベーション層５上に、また開口部５３１、５３２、５３４、５３９、および５３９’によって露出されている金属トレースまたはパッド６００の領域６００ａ上に形成するプロセスとして参照することができる。図３３Ｍに示されている金属パッド、バンプ、またはトレース３４ａの詳細は、図２５Ｎに例示されているような金属パッド、バンプ、またはトレース３４ａの詳細として参照することができる。

図３３Ｍに示されている構造を形成した後に、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。ダイソーイングプロセスの後に、半導体ウェハ１０から切り出された半導体チップをチップパッケージにパッケージングすることができる。このチップパッケージでは、例えば、第１の金属パッド、バンプ、またはトレース３４ａは、半導体チップの細線金属トレース６１９を半導体チップ、プリント回路基板、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの外部回路に接続して、外部回路から外部電源電圧Ｖｄｄを受け取ることができ、細線金属トレース６１９を通して、薄化シリコン基板１の裏面１ａの金属トレース８８ｂおよび電圧レギュレータまたはコンバータ回路４１に接続されうる。第２の金属パッド、バンプ、またはトレース３４ａは、半導体チップの細線金属トレース６１９’を外部回路に接続して、調整された、または変換された電源電圧Ｖｃｃを外部回路に出力することができ、細線金属トレース６１９’を通して、薄化シリコン基板１の裏面１ａの金属トレース８８ｃおよび電圧レギュレータまたはコンバータ回路４１に接続されうる。複数の第３の金属パッド、バンプ、またはトレース３４ａは、半導体チップの細線金属トレース６２１、６２２、および６２４を外部回路のグランドバスまたはプレーンに接続することができ、細線金属トレース６２１、６２２、および６２４を通して、薄化シリコン基板１の裏面１ａの金属トレース８８ａに接続されうる。

図３３Ｎ〜３３Ｓは、図３３Ｅに例示されている半導体ウェハ１０の薄化シリコン基板１の裏面１ａにスーパーキャパシタ（super capacitor）８７および複数の金属バンプまたはピラー２７を形成するステップを示している。

図３３Ｎを参照すると、図３３Ｅに例示されているステップの後に、スピンオンコーティングプロセス、ラミネート加工プロセス、スクリーン印刷プロセス、またはスプレープロセスを含み、さらに硬化プロセスを含むプロセスによって、ポリマー層１４を、絶縁層３上に、また前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上位層上に形成することができることがわかる。ポリマー層１４内の開口部１４ａは、金属トレース８８ｂの前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上位層の１つの領域の上にあり、それを露出し、ポリマー層１４内の開口部１４ｃは、金属トレース８８ａの前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上位層の１つの領域の上にあり、それを露出し、ポリマー層１４内の開口部１４ｄは、金属トレース８８ｃの前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上位層の１つの領域の上にあり、それを露出する。ポリマー層１４内の開口部１４ｂは、アノード９１およびカソード９２を露出し、アノード９１およびカソード９２は、開口部１４ｂ内に、また絶縁層３の上にある。ポリマー層１４は、３から２５マイクロメートルまでの範囲、好ましくは５から１５マイクロメートルまでの範囲など、２マイクロメートルより大きい厚さを有するものとしてよい。ポリマー層１４の材料として、ベンゾシクロブテン（ＢＣＢ）、ポリイミド（ＰＩ）、ポリベンゾオキサゾール（ＰＢＯ）、またはエポキシ樹脂が挙げられる。図３３Ｎに示されているようなポリマー層１４およびポリマー層１４内の開口部１４ａ、１４ｂ、１４ｃ、および１４ｄを形成するプロセスは、図２５Ｇに例示されているようなポリマー層１４およびポリマー層１４内の開口部１４ａを形成するプロセスとして参照することができる。

図３３Ｐは、図３３Ｏの上面図である。図３３Ｏおよび３３Ｐを参照すると、ポリマーおよびＬｉ⁺、Ｎｉ⁺、またはＣｕ⁺などの金属イオンを含む、ゼリー状電解質９３が、ポリマー層１４内の開口部１４ｂ内に、また開口部１４ｂによって露出されている絶縁層３上に、また平行線１２４と１２５との間の間隙内に形成され、アノード９１およびカソード９２の上面を覆うことがわかる。ゼリー状電解質９３を形成した後、アノード９１、カソード９２、およびゼリー状電解質９３を収納したスーパーキャパシタ８７を絶縁層３上に、またポリマー層１４内の開口部１４ｂ内に形成することができる。薄化シリコン基板１の裏面１ａのスーパーキャパシタ８７は、０．０１から１００マイクロファラッドまでの範囲内の静電容量を有し、０．１から１０マイクロファラッド／平方メートル（μＦ／ｍｍ^２）までの範囲内のエネルギー貯蔵能力を有する。図３３Ｐに示されている太線で囲まれている、スーパーキャパシタ８７の面積は、０．１から１０平方メートルまでの範囲内である。あるいは、ゼリー状電解質９３は、Ｌｉ⁺、Ｎｉ⁺、またはＣｕ⁺などの、ポリマーおよび金属イオンを含む液体電解質で置き換えることができる。キャパシタ８７は、可逆的に充放電が可能である。

次に、図３３Ｑを参照すると、ポリマー層１３３は、スピンオンコーティングプロセス、ラミネート加工プロセス、スクリーン印刷プロセス、またはスプレープロセスを含み、また硬化プロセスを含むプロセスによって、ポリマー層１４上に形成され、ゼリー状電解質９３を覆い、ポリマー層１３３内の複数の開口部１３３ａは、開口部１４ａ、１４ｂ、１４ｃ、および１４ｄによって露出されている前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上位層の領域の上にあり、それらを露出することがわかる。ポリマー層１３３は、３から２５マイクロメートルまでの範囲、好ましくは５から１５マイクロメートルまでの範囲など、２マイクロメートルより大きい厚さを有する。ポリマー層１３３の材料として、ベンゾシクロブテン（ＢＣＢ）、ポリイミド（ＰＩ）、ポリベンゾオキサゾール（ＰＢＯ）、またはエポキシ樹脂が挙げられる。

ある場合には、ポリマー層１３３は、好適な１つまたは複数のプロセスによって、例えば、６から５０マイクロメートルまでの範囲の厚さを有するネガ型感光性ポリイミド層を、開口部１４ａ、１４ｃ、および１４ｄによって露出されている前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上位層の領域上に、またポリマー層１４上に、またゼリー状電解質９３上にスピンオンコーティングし、次いで、スピンオンコーティングされたポリイミド層をベーク（bake）し、次いで、例えば約４３４から４３８ｎｍまでの範囲の波長を有するＧ線、例えば約４０３から４０７ｎｍまでの範囲の波長を有するＨ線、および例えば約３６３から３６７ｎｍまでの範囲の波長を有するＩ線のうちの少なくとも２つにより１Ｘステッパーまたは１Ｘコンタクトアライナーを使用してベークしたポリイミド層を露光し、ベークしたポリイミド層に光を照射し、つまり、Ｇ線とＨ線、Ｇ線とＩ線、Ｈ線とＩ線、またはＧ線、Ｈ線、およびＩ線をベークしたポリイミド層に照射し、次いで、露光したポリイミド層を現像して、開口部１４ａ、１４ｃ、および１４ｄによって露出されているバルク金属層９の領域を露出する複数の開口部を形成し、次いで、現像されたポリイミド層を、１００から１５０℃までの範囲の温度で、２０から１５０分の間、窒素雰囲気中または無酸素雰囲気中において硬化させるか、または加熱して、硬化したポリイミド層に３から２５マイクロメートルまでの範囲の厚さを持たせ、次いで、Ｏ₂プラズマまたは２００ＰＰＭ未満のフッ素、および酸素を含むプラズマを使い、金属トレース１３０のバルク金属層９から残留ポリマー材料もしくは他の汚染物質を除去することによって形成されうる。ところで、ポリマー層１３３は、ポリマー層１４上に形成されて、ゼリー状電解質９３を覆い、ポリマー層１３３内に形成された開口部１３３ａは、開口部１４ａ、１４ｃ、および１４ｄによって露出されている前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上位層を露出する。あるいは、現像されたポリイミド層を、紫外線を使って硬化させるか、または加熱することができる。

他の場合には、ポリマー層１３３は、好適な１つまたは複数のプロセスによって、例えば、３から２５マイクロメートルまでの範囲の厚さを有するポジ型感光性ポリベンゾオキサゾール層を、開口部１４ａ、１４ｃ、および１４ｄによって露出されている前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上位層の領域上に、またポリマー層１４上に、またゼリー状電解質９３上にスピンオンコーティングし、次いで、スピンオンコーティングされたポリベンゾオキサゾール層をベークし、次いで、例えば約４３４から４３８ｎｍまでの範囲の波長を有するＧ線、例えば約４０３から４０７ｎｍまでの範囲の波長を有するＨ線、および例えば約３６３から３６７ｎｍまでの範囲の波長を有するＩ線のうちの少なくとも２つにより１Ｘステッパーまたは１Ｘコンタクトアライナーを使用してベークしたポリベンゾオキサゾール層を露光し、ベークしたポリベンゾオキサゾール層に光を照射し、つまり、Ｇ線とＨ線、Ｇ線とＩ線、Ｈ線とＩ線、またはＧ線、Ｈ線、およびＩ線をベークしたポリベンゾオキサゾール層に照射し、次いで、露光したポリベンゾオキサゾール層を現像して、開口部１４ａ、１４ｃ、および１４ｄによって露出されているバルク金属層９の領域を露出する複数の開口部を形成し、次いで、現像されたポリベンゾオキサゾール層を、１００から１５０℃までの範囲の温度で、５から１８０分の間、好ましくは３０から１２０分の間、窒素雰囲気中または無酸素雰囲気中において硬化させるか、または加熱して、硬化したポリベンゾオキサゾール層に３から２５マイクロメートルまでの範囲の厚さを持たせ、次いで、Ｏ₂プラズマまたは２００ＰＰＭ未満のフッ素、および酸素を含むプラズマを使い、金属トレース１３０のバルク金属層９から残留ポリマー材料もしくは他の汚染物質を除去することによって形成されうる。ところで、ポリマー層１３３は、ポリマー層１４上に形成されて、ゼリー状電解質９３を覆い、ポリマー層１３３内に形成された開口部１３３ａは、開口部１４ａ、１４ｃ、および１４ｄによって露出されている前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上位層を露出する。あるいは、現像されたポリベンゾオキサゾール層を、紫外線を使って硬化させるか、または加熱することができる。

図３３Ｒを参照すると、図３３Ｑに例示されているステップの後に、０．０２から０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する接着／バリア層１６を、スパッタリングプロセスまたは蒸着プロセス（evaporation process）などの物理的気相成長（ＰＶＤ）プロセスを使用することによって、ポリマー層１３３上に、またポリマー層１４上に、また開口部１４ａ、１４ｃ、および１４ｄにより露出されているバルク金属層９の領域上に形成することができることがわかる。次に、０．０５から０．５マイクロメートルまでの範囲、好ましくは０．０８から０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有するシード層１８を、スパッタリングプロセスまたは蒸着プロセスなどの物理的気相成長（ＰＶＤ）プロセスを使用することによって、接着／バリア層１６上に形成することができる。接着／バリア層１６の材料として、チタン、チタンタングステン合金、窒化チタン、クロム、タンタル、窒化タンタル、または前記の材料の複合材が挙げられ、シード層１８の材料として、銅、ニッケル、アルミニウム、金、銀、白金、またはパラジウムが挙げられる。

例えば、接着／バリア層１６が、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、チタンタングステン合金、チタン、または窒化チタンの単層などのチタン含有層を、ポリマー層１３３上に、またポリマー層１４上に、また開口部１４ａ、１４ｃ、および１４ｄによって露出されているバルク金属層９の領域上に、スパッタリングすることによって形成される場合、シード層１８は、好適な１つまたは複数のプロセスによって、例えば、０．０５から０．５マイクロメートルまでの範囲、０．０８から０．１５マイクロメートルまでの範囲、０．１から１マイクロメートルまでの範囲、または０．２から０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅層、ニッケル層、アルミニウム層、金層、銀層、白金層、またはパラジウム層を、チタン含有層上にスパッタリングすることによって形成されうる。

あるいは、接着／バリア層１６が、好適な１つまたは複数のプロセスによって、例えば、０．０１から０．１５マイクロメートルまでの範囲の厚さを有するチタン層を含む複合層を、ポリマー層１３３上に、またポリマー層１４上に、また開口部１４ａ、１４ｃ、および１４ｄによって露出されているバルク金属層９の領域上にスパッタリングし、０．１から０．３５マイクロメートルまでの範囲の厚さを有するチタンタングステン合金層をチタン層上にスパッタリングすることによって形成される場合、シード層１８は、好適な１つまたは複数のプロセスによって、例えば、０．０５から０．５マイクロメートルまでの範囲、０．０８から０．１５マイクロメートルまでの範囲、０．１から１マイクロメートルまでの範囲、または０．２から０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅層、ニッケル層、アルミニウム層、金層、銀層、白金層、またはパラジウム層を、チタンタングステン合金層上にスパッタリングすることによって形成されうる。

あるいは、接着／バリア層１６が、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、タンタルまたは窒化タンタルの単層などのタンタル含有層を、ポリマー層１３３上に、またポリマー層１４上に、また開口部１４ａ、１４ｃ、および１４ｄによって露出されているバルク金属層９の領域上に、スパッタリングすることによって形成される場合、シード層１８は、好適な１つまたは複数のプロセスによって、例えば、０．０５から０．５マイクロメートルまでの範囲、０．０８から０．１５マイクロメートルまでの範囲、０．１から１マイクロメートルまでの範囲、または０．２から０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅層、ニッケル層、アルミニウム層、金層、銀層、白金層、またはパラジウム層を、タンタル含有層上にスパッタリングすることによって形成されうる。

あるいは、接着／バリア層１６が、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、クロム層の単層などのクロム含有層を、ポリマー層１３３上に、またポリマー層１４上に、また開口部１４ａ、１４ｃ、および１４ｄによって露出されているバルク金属層９の領域上に、スパッタリングすることによって形成される場合、シード層１８は、好適な１つまたは複数のプロセスによって、例えば、０．０５から０．５マイクロメートルまでの範囲、０．０８から０．１５マイクロメートルまでの範囲、０．１から１マイクロメートルまでの範囲、または０．２から０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅層、ニッケル層、アルミニウム層、金層、銀層、白金層、またはパラジウム層を、クロム含有層上にスパッタリングすることによって形成されうる。

シード層１８を形成した後、フォトレジスト層３１を前記の材料のシード層１８上に形成することができ、フォトレジスト層３１内の複数の開口部３１ａが前記の材料のシード層１８を露出するが、これは、図２５Ｉに例示されているステップとして参照することができる。開口部３１ａは、開口部１４ａ、１４ｃ、および１４ｄによって露出されている前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上位層の領域の上にある。次に、金属バンプまたはピラー２７を、開口部３１ａによって露出されている前記の材料のシード層１８上に、また開口部３１ａ内に形成することができる。図３３Ｒに示されているような金属バンプまたはピラー２７を開口部３１ａによって露出されている前記の材料のシード層１８上に、また開口部３１ａ内に形成するプロセスは、図２５Ｊに例示されているような金属バンプまたはピラー２７を開口部３１ａによって露出されている前記の材料のシード層１８上に、また開口部３１ａ内に形成するプロセスとして参照することができる。図３３Ｒに示されている金属バンプまたはピラー２７の明細は、図２５Ｊに例示されているような金属バンプまたはピラー２７の明細として参照することができる。

次に、図３３Ｓを参照すると、フォトレジスト層３１が除去されることがわかるが、これは、図２５Ｋに例示されているステップとして参照することができる。次に、金属バンプまたはピラー２７の下にないシード層１８を除去し、次いで、金属バンプまたはピラー２７の下にない接着／バリア層１６を除去するが、これは、図２５Ｌに例示されているステップとして参照することができる。したがって、薄化シリコン基板１の裏面１ａの底部スキーム１０３は、絶縁層３、アノード９１、カソード９２、およびゼリー状電解質９３からなるキャパシタ８７、金属トレース８８ａ、８８ｂ、および８８ｃ、ポリマー層１４および１３３、金属層１６および１８、ならびに金属バンプまたはピラー２７とともに形成され、ポリマー層１４内の開口部１４ａ、１４ｃ、および１４ｄは、バルク金属層９の上にあり、ポリマー層１４内の開口部１４ｂは、絶縁層３の上にあり、ポリマー層１３３内の開口部１３３ａは、バルク金属層９の上にある。図３３Ｓに例示されているステップの後に、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。

あるいは、図３３Ｓに例示されているステップの後に、説明を簡単にするため逆にした図とともに例示されている以下のステップに従い、パッシベーション層５内に複数の開口部５０を形成して金属トレースまたはパッド６００を露出し、次いで、図１５Ｈ、１５Ｋ〜１５Ｍ、１６Ｌ、１６Ｍ、１７Ｊ、１８Ｉ、１９Ｈ、および２０に例示されているオーバーパッシベーションスキーム１０２のそれぞれを、代替的に、薄化シリコン基板１の活性側でパッシベーション層５の上に形成することができる。その後、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。

あるいは、図１５Ｈ、１５Ｋ〜１５Ｍ、１６Ｌ、１６Ｍ、１７Ｊ、１８Ｉ、１９Ｈ、および２０に例示されているオーバーパッシベーションスキーム１０２のうちのどれか１つを形成するプロセスを、図３３Ａ〜３３Ｅおよび３３Ｎ〜３３Ｓに例示されているステップの前に実行することができる。図３３Ａ〜３３Ｅおよび３３Ｎ〜３３Ｓに例示されているステップの後に、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。

ダイソーイングプロセスの後に、半導体ウェハ１０から切り出された半導体チップをチップパッケージにパッケージングすることができる。このチップパッケージでは、例えば、第１の金属バンプまたはピラー２７は、半導体チップの金属トレース８８ｂおよび前記のインダクタ３６をプリント回路基板、半導体チップ、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの外部回路に接続し、外部回路から外部電源電圧Ｖｄｄを受け取ることができ、金属トレース８８ｂを通して、前記のインダクタ３６および電圧レギュレータまたはコンバータ回路４１に接続することができる。第２の金属バンプまたはピラー２７は、半導体チップの金属トレース８８ｃを外部回路に接続し、調整された、または変換された電源電圧Ｖｃｃを外部回路に出力することができる。第２の金属バンプまたはピラー２７は、金属トレース８８ｃおよび細線金属トレース６１９’を通して電圧レギュレータまたはコンバータ回路４１に、金属トレース８８ｃを通して前記のインダクタ３６およびキャパシタ８７のアノード９１に接続することができる。第３の金属バンプまたはピラー２７は、半導体チップの金属層８８ａおよびキャパシタ８７を外部回路のグランドバスまたはプレーンに接続することができ、また金属トレース８８ａを通して、キャパシタ８７のカソード９２ならびに内部回路２１、２２、２３、および２４に接続することができる。

図３３Ｔは、好適な１つまたは複数のプロセスによって、例えば、以下のステップによって形成されうる、半導体ウェハを形成するためのプロセスを示す断面図である。まず、図３０Ｊに例示されている半導体ウェハ１０のシリコン基板１は、機械研削または化学機械研磨（ＣＭＰ）によるシリコン基板１の裏面１ａの研磨によって、１から１０マイクロメートルまでの範囲、３から５０マイクロメートルまでの範囲、または１０から１５０マイクロメートルまでの範囲の厚さｔ２まで薄化される。次に、シリコン貫通ビア１１ａ、１１ｄ、１１ｅ、および１１ｆを、薄化シリコン基板１内に、また少なくとも１つの誘電体層３０内に形成して、細線金属層６０の領域６０ａを露出させることができ、次いで、絶縁層３を、薄化シリコン基板１の裏面１ａ上に、またシリコン貫通ビア１１ａ、１１ｄ、１１ｅ、および１１ｆの側壁上に形成することができ、これは、図２４Ｃ〜２４Ｈまたは図２４Ｉ〜２４Ｎに例示されているステップとして参照することができる。次に、キャパシタ８７を含む構造、金属相互接続部８８ａ、８８ｂ、および８８ｃ、金属バンプまたはピラー２７、ならびにポリマー層１４および１４３をシリコン貫通ビア１１ａ、１１ｄ、１１ｅ、および１１ｆ内に、また薄化シリコン基板１の裏面１ａに形成することができ、これは、図３３Ａ〜３３Ｅおよび３３Ｎ〜３３Ｓに例示されているステップとして参照することができる。したがって、図３３Ｓに示されている底部スキーム１０３と同じ底部スキーム１０３を薄化シリコン基板１の裏面１ａに形成することができる。

図３３Ｔに示されている構造を形成した後に、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。ダイソーイングプロセスの後に、半導体ウェハ１０から切り出された半導体チップのフラックス（flux）３２を除去し、次いで、半導体チップをチップパッケージ用にパッケージする。チップパッケージにおいて、半導体チップの底部スキーム１０３の金属バンプまたはピラー２７を、プリント回路基板、半導体チップ、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの第１の外部回路に接続することができ、ワイヤボンディング接合金線、ワイヤボンディング接合アルミニウム線、またはワイヤボンディング接合銅線などの複数のワイヤボンディング接合ワイヤを、開口部５１９、５１９’、５２１、５２２、および５２４によって露出されている金属トレースまたはパッド６００の銅またはアルミニウムの領域６００ａと接合することができる。ワイヤボンディング接合ワイヤは、開口部５１９、５１９’、５２１、５２２、および５２４によって露出されている金属トレースまたはパッド６００の領域６００ａを、第１の外部回路、または半導体チップ、プリント回路基板、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの第２の外部回路に接続することができる。

このチップパッケージでは、例えば、第１の金属バンプまたはピラー２７は、半導体チップの金属トレース８８ｂ、電圧レギュレータまたはコンバータ回路４１、および前記のインダクタ３６をプリント回路基板、半導体チップ、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの第１の外部回路の電源バスまたはプレーンに接続して第１の外部回路から外部電源電圧Ｖｄｄを受け取ることができ、第１の金属バンプまたはピラー２７は、金属トレース８８ｂおよび細線金属トレース６１９を通して電圧レギュレータまたはコンバータ回路４１に接続される。第２の金属バンプまたはピラー２７は、半導体チップの金属トレース８８ｃを第１の外部回路に接続して、調整された、または変換された電源電圧Ｖｃｃを第１の外部回路に出力することができる。第２の金属バンプまたはピラー２７は、金属トレース８８ｃおよび細線金属トレース６１９’を通して電圧レギュレータまたはコンバータ回路４１に、金属トレース８８ｃを通して前記のインダクタ３６およびキャパシタ８７のアノード９１に接続することができる。第３の金属バンプまたはピラー２７は、半導体チップの金属トレース８８ａ、キャパシタ８７、ならびに内部回路２１、２２、２３、および２４を第１の外部回路のグランドバスまたはプレーンに接続することができ、また第３の金属バンプ２７は、金属トレース８８ａを通して、キャパシタ８７のカソード９２ならびに内部回路２１、２２、２３、および２４に接続される。ワイヤボンディング接合金線、ワイヤボンディング接合アルミニウム線、またはワイヤボンディング接合銅線などの第１のワイヤボンディング接合ワイヤは、開口部５１９’によって露出されている金属トレースまたはパッド６００の銅またはアルミニウムの領域６００ａと接合され、半導体チップの細線金属トレース６１９’および電圧レギュレータまたはコンバータ回路４１を、第１の外部回路、または半導体チップ、プリント回路基板、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの第２の外部回路に接続して、調整された、または変換された電源電圧Ｖｃｃを出力する。ワイヤボンディング接合金線、ワイヤボンディング接合アルミニウム線、またはワイヤボンディング接合銅線などの複数の第２のワイヤボンディング接合ワイヤは、開口部５２１、５２２、および５２４によって露出されている金属トレースまたはパッド６００の銅またはアルミニウムの領域６００ａと接合され、半導体チップの細線金属トレース６２１、６２２、および６２４ならびに内部回路２１、２２、２３、および２４を第１の、または第２の外部回路のグランドバスまたはプレーンに接続する。

あるいは、チップパッケージにおいて、ワイヤボンディング接合金線、ワイヤボンディング接合アルミニウム線、またはワイヤボンディング接合銅線などの第１のワイヤボンディング接合ワイヤは、開口部５１９によって露出されている金属トレースまたはパッド６００の銅またはアルミニウムの領域６００ａと接合され、半導体チップの細線金属トレース６１９および電圧レギュレータまたはコンバータ回路４１を、半導体チップ、プリント回路基板、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの第１の外部回路に接続して、第１の外部回路から外部電源電圧Ｖｄｄを受け取る。ワイヤボンディング接合金線、ワイヤボンディング接合アルミニウム線、またはワイヤボンディング接合銅線などの第２のワイヤボンディング接合ワイヤは、開口部５１９’によって露出されている金属トレースまたはパッド６００の銅またはアルミニウムの領域６００ａと接合され、細線金属トレース６１９’および電圧レギュレータまたはコンバータ回路４１を第１の外部回路に接続して、調整された、または変換された電源電圧Ｖｃｃを第１の外部回路に出力する。ワイヤボンディング接合金線、ワイヤボンディング接合アルミニウム線、またはワイヤボンディング接合銅線などの複数の第３のワイヤボンディング接合ワイヤは、開口部５２１、５２２、５２４、および５２４によって露出されている金属トレースまたはパッド６００の銅またはアルミニウムの領域６００ａと接合され、半導体チップの細線金属トレース６２１、６２２、および６２４ならびに内部回路２１、２２、２３、および２４を第１の外部回路のグランドバスまたはプレーンに接続する。第１の金属バンプまたはピラー２７は、半導体チップの金属層８８ａおよびキャパシタ８７を、半導体チップ、プリント回路基板、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの第２の外部回路のグランドバスまたはプレーンに接続することができ、また金属トレース８８ａを通して、キャパシタ８７のカソード９２ならびに内部回路２１、２２、２３、および２４に接続することができる。第２の金属バンプまたはピラー２７は、半導体チップの金属トレース８８ｃを第２の外部回路に接続して、調整された、または変換された電源電圧Ｖｃｃを第２の外部回路に出力することができる。第２の金属バンプまたはピラー２７は、金属トレース８８ｃおよび細線金属トレース６１９’を通して電圧レギュレータまたはコンバータ回路４１に、金属トレース８８ｃを通して前記のインダクタ３６およびキャパシタ８７のアノード９１に接続することができる。

図３３Ｕは、好適な１つまたは複数のプロセスによって、例えば、以下のステップによって形成されうる、半導体ウェハを形成するためのプロセスを示す断面図である。まず最初に、図３０Ｍに例示されている半導体ウェハ１０のシリコン基板１は、機械研削または化学機械研磨（ＣＭＰ）によるシリコン基板１の裏面１ａの研磨によって、１から１０マイクロメートルまでの範囲、３から５０マイクロメートルまでの範囲、または１０から１５０マイクロメートルまでの範囲の厚さｔ２まで薄化される。次に、シリコン貫通ビア１１ａ、１１ｄ、１１ｅ、および１１ｆを、薄化シリコン基板１内に、及び少なくとも１つの誘電体層３０内に形成して、細線金属層６０の領域６０ａを露出させることができ、次いで、絶縁層３を、薄化シリコン基板１の裏面１ａ上に、並びにシリコン貫通ビア１１ａ、１１ｄ、１１ｅ、および１１ｆの側壁上に形成することができ、これは、図２４Ｃ〜２４Ｈまたは図２４Ｉ〜２４Ｎに例示されているステップとして参照することができる。次に、キャパシタ８７を含む構造、金属相互接続部８８ａ、８８ｂ、および８８ｃ、金属バンプまたはピラー２７、ならびにポリマー層１４および１４３をシリコン貫通ビア１１ａ、１１ｄ、１１ｅ、および１１ｆ内に、また薄化シリコン基板１の裏面１ａに形成することができ、これは、図３３Ａ〜３３Ｅおよび３３Ｎ〜３３Ｓに例示されているステップとして参照することができる。したがって、図３３Ｓに示されている底部スキーム１０３と同じ底部スキーム１０３を薄化シリコン基板１の裏面１ａに形成することができる。あるいは、金属パッド、バンプ、またはトレース３４ａをパッシベーション層５上に、また開口部５１９、５１９’、５２１、５２２、および５２４によって露出されている金属トレースまたはパッド６００の領域６００ａ上に形成するステップを、金属バンプまたはピラー２７を形成した後に実行することができる。

図３３Ｕに示されている構造を形成した後に、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。ダイソーイングプロセスの後に、半導体ウェハ１０から切り出された半導体チップをチップパッケージにパッケージングすることができる。

このチップパッケージでは、例えば、第１の金属バンプまたはピラー２７は、半導体チップの金属トレース８８ｂおよび前記のインダクタ３６をプリント回路基板、半導体チップ、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの第１の外部回路の電源バスまたはプレーンに接続して第１の外部回路から外部電源電圧Ｖｄｄを受け取ることができ、金属トレース８８ｂおよび細線金属トレース６１９を通して、電圧レギュレータまたはコンバータ回路４１に接続されうる。第２の金属バンプまたはピラー２７は、半導体チップの金属トレース８８ｃを第１の外部回路に接続して、調整された、または変換された電源電圧Ｖｃｃを第１の外部回路に出力することができる。第２の金属バンプまたはピラー２７は、金属トレース８８ｃおよび細線金属トレース６１９’を通して電圧レギュレータまたはコンバータ回路４１に、金属トレース８８ｃを通して前記のインダクタ３６およびキャパシタ８７のアノード９１に接続することができる。第３の金属バンプまたはピラー２７は、半導体チップの金属層８８ａおよびキャパシタ８７を第１の外部回路のグランドバスまたはプレーンに接続することができ、また金属トレース８８ａを通して、キャパシタ８７のカソード９２ならびに内部回路２１、２２、２３、および２４に接続することができる。第１の金属パッド、バンプ、またはトレース３４ａおよび細線金属トレース６１９’は、半導体チップの電圧レギュレータまたはコンバータ回路４１を半導体チップ、プリント回路基板、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの第２の外部回路に、第１の金属パッド、バンプ、もしくはトレース３４ａを第２の外部回路に接合することによって、または金線、アルミニウム線、もしくは銅線をワイヤボンディングで第１の金属パッド、バンプ、もしくはトレース３４ａに、また第２の外部回路に接合することによって接続して、調整された、もしくは変換された電源電圧Ｖｃｃを第２の外部回路に出力することができる。複数の第２の金属パッド、バンプ、またはトレース３４ａおよび細線金属トレース６２１、６２２、および６２４は、半導体チップの内部回路２１、２２、２３、および２４を第２の外部回路のグランドバスまたはプレーンに、第２の金属パッド、バンプ、もしくはトレース３４ａを第２の外部回路のグランドバスもしくはプレーンに接合することによって、または複数の金線、複数のアルミニウム線、もしくは複数の銅線をワイヤボンディングで第２の金属パッド、バンプ、もしくはトレース３４ａに、また第２の外部回路のグランドバスもしくはプレーンに接合することによって接続することができる。

あるいは、チップパッケージにおいて、第１の金属パッド、バンプ、またはトレース３４ａおよび細線金属トレース６１９は、半導体チップの電圧レギュレータまたはコンバータ回路４１を半導体チップ、プリント回路基板、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの第１の外部回路に、第１の金属パッド、バンプ、もしくはトレース３４ａを第１の外部回路に接合することによって、または金線、アルミニウム線、もしくは銅線をワイヤボンディングで第１の金属パッド、バンプ、もしくはトレース３４ａに、また第１の外部回路に接合することによって接続して、第１の外部回路から外部電源電圧Ｖｄｄを受け取ることができる。第２の金属パッド、バンプ、またはトレース３４ａおよび細線金属トレース６１９’は、半導体チップの電圧レギュレータまたはコンバータ回路４１を第１の外部回路に、第２の金属パッド、バンプ、もしくはトレース３４ａを第１の外部回路に接合することによって、または金線、アルミニウム線、もしくは銅線をワイヤボンディングで第２の金属パッド、バンプ、もしくはトレース３４ａに、また第１の外部回路に接合することによって接続して、調整された、もしくは変換された電源電圧Ｖｃｃを第１の外部回路に出力することができる。複数の第３の金属パッド、バンプ、またはトレース３４ａおよび細線金属トレース６２１、６２２、および６２４は、半導体チップの内部回路２１、２２、２３、および２４を第１の外部回路のグランドバスまたはプレーンに、第３の金属パッド、バンプ、もしくはトレース３４ａを第１の外部回路のグランドバスもしくはプレーンに接合することによって、または複数の金線、複数のアルミニウム線、もしくは複数の銅線をワイヤボンディングで第３の金属パッド、バンプ、もしくはトレース３４ａに、また第１の外部回路のグランドバスもしくはプレーンに接合することによって接続することができる。第１の金属バンプまたはピラー２７は、半導体チップの金属層８８ａおよびキャパシタ８７を、半導体チップ、プリント回路基板、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの第２の外部回路のグランドバスまたはプレーンに接続することができ、また金属トレース８８ａを通して、キャパシタ８７のカソード９２ならびに内部回路２１、２２、２３、および２４に接続することができる。第２の金属バンプまたはピラー２７は、半導体チップの金属トレース８８ｃを第２の外部回路に接続して、調整された、または変換された電源電圧Ｖｃｃを第２の外部回路に出力することができる。第２の金属バンプまたはピラー２７は、金属トレース８８ｃおよび細線金属トレース６１９’を通して電圧レギュレータまたはコンバータ回路４１に、金属トレース８８ｃを通して前記のインダクタ３６およびキャパシタ８７のアノード９１に接続することができる。

図３３Ｖは、他の種類のキャパシタ８７の上面図を示し、図３３Ｗは、図３３Ｖの点線Ａ−Ａにそって切り取った断面図を示している。図３３Ｖおよび３３Ｗを参照すると、キャパシタ８７が、絶縁層３上に、また半導体ウェハ１０の薄化シリコン基板１の裏面１ａに形成されることがわかる。キャパシタ８７のゼリー状電解質９３を収容するために、金属層４およびバルク金属層９によって構成されるシールドリング１２３を、絶縁層３上に、また半導体ウェハ１０の薄化シリコン基板１の裏面１ａに形成することができる。あるいは、シールドリング１２３は、絶縁層３上に、また半導体ウェハ１０の薄化シリコン基板１の裏面１ａに形成されたポリイミド層、ベンゾシクロブテン（ＢＣＢ）層、ポリベンゾオキサゾール（ＰＢＯ）層、もしくはエポキシ樹脂層などのポリマー層、または酸化ケイ素層、オキシ窒化ケイ素（silicon-oxynitride）層、もしくは窒化ケイ素層などの無機層とすることができる。シールドリング１２３は、キャパシタ８７のアノード９１の厚さより大きく、キャパシタ８７のカソード９２の厚さより大きい厚さを有し、キャパシタ８７のアノード９１より高く、キャパシタ８７のカソード９２より高い上面を有する。アノード９１およびカソード９２は、シールドリング１２３内のゼリー状電解質９３内にある。ポリマー層１４は、ゼリー状電解質９３上に、またシールドリング１２３上に、またバルク金属層９上に、また絶縁層３上に形成され、ゼリー状電解質９３およびシールドリング１２３を覆う。

キャパシタ８７のアノード９１は、金属トレース８８ｃのバルク金属層９に接続され、キャパシタ８７のカソード９２は、金属トレース８８ａのバルク金属層９に接続される。キャパシタ８７のアノード９１は、細線金属トレース６１９’および金属トレース８８ｃを通して、電圧レギュレータまたはコンバータ回路４１および前記のインダクタ３６に接続することができる。キャパシタ８７のカソード９２は、細線金属トレース６２１および金属トレース８８ａを通して内部回路２１に、また細線金属トレース６２２および金属トレース８８ａを通して内部回路２２および２３に、また細線金属トレース６２２および６２４ならびに金属トレース８８ａを通して内部回路２４に接続されうる。

２つの金属バンプまたはピラー２７をバルク金属層９の上に、及び薄化シリコン基板１の裏面１ａに形成することができる。左側の１つの金属バンプまたはピラー２７は、金属トレース８８ｂを通して、またシリコン貫通ビア１１ａ内のバルク金属層９を通して、また細線金属構造６１９を通して電圧レギュレータまたはコンバータ回路４１に、また金属トレース８８ｂを通して前記のインダクタ３６に接続することができる。右側の１つの金属バンプまたはピラー２７は、シリコン貫通ビア１１ｅ内のバルク金属層９を通して、また細線金属トレース６２１、６２２、および６２４を通して、また金属トレース８８ａを通して内部回路２１に、シリコン貫通ビア１１ｅ内のバルク金属層９を通して、また細線金属トレース６２２および６２４を通して内部回路２２および２３に、またシリコン貫通ビア１１ｅ内のバルク金属層９を通して、また細線金属トレース６２４を通して内部回路２４に接続することができる。

図３３Ｗにおいて、底部スキーム１０３は、薄化シリコン基板１の裏面１ａの下に形成されており、絶縁層３、アノード９１、カソード９２、およびゼリー状電解質９３からなるキャパシタ８７、金属トレース８８ｂ、シールドリング１２３、ポリマー層１４、金属層１６および１８、ならびに金属バンプまたはピラー２７を備え、ポリマー層１４内の開口部１４ａは、バルク金属層９の上にある。オーバーパッシベーションスキーム１０２は、薄化シリコン基板１の活性側において、パターン形成回路層８１２および８２１、ポリマー層９８、ならびに金属バンプ８９とともに形成され、ポリマー層９８内の開口部９８０は、パターン形成回路層８１２および８２１の下にある。

図３３Ｖおよび３３Ｗに示されているアノード９１、カソード９２、およびゼリー状電解質９３の詳細は、それぞれ図３３Ａ〜３３Ｕに例示されているようなアノード９１、カソード９２、およびゼリー状電解質９３の詳細として参照することができる。図３３Ｗに示されている金属バンプまたはピラー２７の詳細は、図２５Ｇ〜２５Ｌおよび３３Ｎ〜３３Ｕに例示されているような金属バンプまたはピラー２７の詳細として参照することができる。図３３Ｖおよび３３Ｗに示されている、ゼリー状電解質９３を収納するための、シールドリング１２３を形成するためのプロセスは、図３３Ａ〜３３Ｅに例示されているような金属層４およびバルク金属層９を形成するためのプロセスとして参照することができる。図３３Ａ〜３３Ｕ内の要素を示す同じ参照番号で示されている図３３Ｖおよび３３Ｗ内の要素は、図３３Ａ〜３３Ｕに例示されている要素と同じ材料およびスペックを有する。

図３３Ｖおよび３３Ｗに示されている構造を形成した後に、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。ダイソーイングプロセスの後に、半導体ウェハ１０から切り出された半導体チップをチップパッケージにパッケージングすることができる。

このチップパッケージでは、例えば、左側の１つの金属バンプまたはピラー２７は、半導体チップの金属トレース８８ｂおよび前記のインダクタ３６をプリント回路基板、半導体チップ、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの第１の外部回路の電源バスまたはプレーンに接続して第１の外部回路から外部電源電圧Ｖｄｄを受け取ることができる。右側の１つの金属バンプまたはピラー２７は、キャパシタ８７のカソード９２および半導体チップの金属トレース８８ａを、細線金属トレース６２２および６２４を通して、またシリコン貫通ビア１１ｅ内のバルク金属層９を通して第１の外部回路のグランドバスもしくはプレーンに接続することができ、半導体チップの内部回路２１、２２、２３、および２４を、細線金属トレース６２４を通して、またシリコン貫通ビア１１ｅ内のバルク金属層９を通して第１の外部回路のグランドバスまたはプレーンに接続することができる。第１の金属バンプ８９は、半導体チップの金属トレース、バス、またはプレーン８１を半導体チップ、プリント回路基板、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの第２の外部回路に接続して、調整された、または変換された電源電圧Ｖｃｃを第２の外部回路に出力するようにすることができる。複数の第２の金属バンプ８９が、半導体チップのグランドプレーン、バス、またはトレース８２を第２の外部回路のグランドバスまたはプレーンに接続することができる。

あるいは、このチップパッケージでは、第１の金属バンプ８９は、半導体チップの金属トレース、バス、またはプレーン８１Ｐおよび電圧レギュレータもしくはコンバータ回路４１を半導体チップ、プリント回路基板、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの第１の外部回路に接続して、第１の外部回路から外部電源電圧Ｖｄｄを受け取ることができる。第２の金属バンプ８９は、半導体チップの金属トレース、バス、またはプレーン８１を第１の外部回路に接続して、調整された、または変換された電源電圧Ｖｃｃを第１の外部回路に出力することができる。複数の第３の金属バンプ８９が、半導体チップのグランドプレーン、バス、またはトレース８２を第１の外部回路のグランドバスまたはプレーンに接続することができる。右側の１つの金属バンプまたはピラー２７は、キャパシタ８７のカソード９２および半導体チップの金属トレース８８ａを、細線金属トレース６２２および６２４を通して、またシリコン貫通ビア１１ｅ内のバルク金属層９を通して、半導体チップ、プリント回路基板、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの第２の外部回路のグランドバスもしくはプレーンに接続することができ、半導体チップの内部回路２１、２２、２３、および２４を、細線金属トレース６２４を通して、またシリコン貫通ビア１１ｅ内のバルク金属層９を通して第２の外部回路のグランドバスまたはプレーンに接続することができる。

図３３Ｘは、他の種類のキャパシタ８７の上面図を示し、図３３Ｙは、図３３Ｘの点線Ａ−Ａにそって切り取った断面図を示している。図３３Ｘおよび３３Ｙを参照すると、キャパシタ８７が、絶縁層３上に、また半導体ウェハ１０の薄化シリコン基板１の裏面１ａに形成されることがわかる。キャパシタ８７のゼリー状電解質９３を収容するために、金属層４およびバルク金属層９によって構成されるシールドリング１２３を、絶縁層３上に、また半導体ウェハ１０の薄化シリコン基板１の裏面１ａに形成することができる。あるいは、シールドリング１２３は、絶縁層３上に、また半導体ウェハ１０の薄化シリコン基板１の裏面１ａに形成されたポリイミド層、ベンゾシクロブテン（ＢＣＢ）層、ポリベンゾオキサゾール（ＰＢＯ）層、もしくはエポキシ樹脂層などのポリマー層、または酸化ケイ素層、オキシ窒化ケイ素層、もしくは窒化ケイ素層などの無機層とすることができる。シールドリング１２３は、キャパシタ８７のアノード９１の厚さより大きく、キャパシタ８７のカソード９２の厚さより大きい厚さを有し、キャパシタ８７のアノード９１より高く、キャパシタ８７のカソード９２より高い上面を有する。キャパシタ８７のカソード９１は、シリコン貫通ビア１１ｆ内に、また薄化シリコン基板１の裏面１ａに、またシールドリング１２３内のゼリー状電解質９３内にある。キャパシタ８７のカソード９２は、シリコン貫通ビア１１ｄ内に、また薄化シリコン基板１の裏面１ａに、またシールドリング１２３内のゼリー状電解質９３内にある。ポリマー層１４は、ゼリー状電解質９３上に、またシールドリング１２３上に、またバルク金属層９上に、また絶縁層３上に形成され、ゼリー状電解質９３およびシールドリング１２３を覆う。

キャパシタ８７のアノード９１は、細線金属トレース６１９’を通して、電圧レギュレータまたはコンバータ回路４１および前記のインダクタ３６に接続することができる。キャパシタ８７のカソード９２は、細線金属トレース６２１を通して内部回路２１に、細線金属トレース６２２を通して内部回路２２および２３に、細線金属トレース６２２および６２４を通して内部回路２４に接続されうる。

２つの金属バンプまたはピラー２７が、バルク金属層９の上に、また薄化シリコン基板１の裏面１ａに形成され、バルク金属層９を接続する。左側の１つの金属バンプまたはピラー２７は、金属トレース８８ｂを通して、シリコン貫通ビア１１ａ内のバルク金属層９を通して、及び細線金属構造６１９を通して電圧レギュレータまたはコンバータ回路４１に、また金属トレース８８ｂを通して前記のインダクタ３６に接続することができる。右側の１つの金属バンプまたはピラー２７は、シリコン貫通ビア１１ｅ内のバルク金属層９を通して、また細線金属トレース６２１、６２２、および６２４を通して内部回路２１に、またシリコン貫通ビア１１ｅ内のバルク金属層９および細線金属トレース６２２および６２４を通して内部回路２２および２３に、またシリコン貫通ビア１１ｅ内のバルク金属層９および細線金属トレース６２４を通して内部回路２４に、またシリコン貫通ビア１１ｅ内のバルク金属層９および細線金属トレース６２４を通してキャパシタ８７のカソード９２に接続することができる。

図３３Ｙにおいて、底部スキーム１０３が薄化シリコン基板１の裏面１ａの下に形成されており、絶縁層３、アノード９１、カソード９２、およびゼリー状電解質９３からなるキャパシタ８７、金属トレース８８ｂ、シールドリング１２３、ポリマー層１４、金属層１６および１８、ならびに金属バンプまたはピラー２７を備え、ポリマー層１４内の開口部１４ａは、バルク金属層９の上にある。オーバーパッシベーションスキーム１０２は、薄化シリコン基板１の活性側において、パターン形成回路層８１２および８２１、ポリマー層９８、ならびに金属バンプ８９とともに形成され、ポリマー層９８内の開口部９８０は、パターン形成回路層８１２および８２１の下にある。

図３３Ｘおよび３３Ｙに示されているアノード９１、カソード９２、およびゼリー状電解質９３の詳細は、それぞれ図３３Ａ〜３３Ｕに例示されているようなアノード９１、カソード９２、およびゼリー状電解質９３の詳細として参照することができる。図３３Ｙに示されているような金属バンプまたはピラー２７の詳細は、図２５Ｇ〜２５Ｌおよび３３Ｎ〜３３Ｕに例示されている金属バンプまたはピラー２７の詳細として参照することができる。図３３Ｘおよび３３Ｙに示されている、ゼリー状電解質９３を収納するための、シールドリング１２３を形成するためのプロセスは、図３３Ａ〜３３Ｅに例示されているような金属層４およびバルク金属層９を形成するためのプロセスとして参照することができる。図３３Ａ〜３３Ｕ内の要素を示す同じ参照番号で示されている図３３Ｘおよび３３Ｙ内の要素は、図３３Ａ〜３３Ｕに例示されている要素と同じ材料およびスペックを有する。

図３３Ｘおよび３３Ｙに示されている構造を形成した後に、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。ダイソーイングプロセスの後に、半導体ウェハ１０から切り出された半導体チップをチップパッケージにパッケージングすることができる。

このチップパッケージでは、例えば、左側の１つの金属バンプまたはピラー２７は、半導体チップの金属トレース８８ｂおよび前記のインダクタ３６をプリント回路基板、半導体チップ、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの第１の外部回路の電源バスまたはプレーンに接続して第１の外部回路から外部電源電圧Ｖｄｄを受け取ることができる。右側の１つの金属バンプまたはピラー２７は、キャパシタ８７のカソード９２および半導体チップの内部回路２１、２２、２３、および２４を、シリコン貫通ビア１１ｅ内のバルク金属層９を通して、また細線金属トレース６２４を通して、第１の外部回路のグランドバスもしくはプレーンに接続することができる。第１の金属バンプ８９は、半導体チップの金属トレース、バス、またはプレーン８１を半導体チップ、プリント回路基板、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの第２の外部回路に接続して、調整された、または変換された電源電圧Ｖｃｃを第２の外部回路に出力するようにすることができる。複数の第２の金属バンプ８９が、半導体チップのグランドプレーン、バス、またはトレース８２を第２の外部回路のグランドバスまたはプレーンに接続することができる。

あるいは、このチップパッケージでは、第１の金属バンプ８９は、半導体チップの金属トレース、バス、またはプレーン８１Ｐおよび電圧レギュレータもしくはコンバータ回路４１を半導体チップ、プリント回路基板、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの第１の外部回路に接続して、第１の外部回路から外部電源電圧Ｖｄｄを受け取ることができる。第２の金属バンプ８９は、半導体チップの金属トレース、バス、またはプレーン８１を第１の外部回路に接続して、調整された、または変換された電源電圧Ｖｃｃを第１の外部回路に出力することができる。複数の第３の金属バンプ８９が、半導体チップのグランドプレーン、バス、またはトレース８２を第１の外部回路のグランドバスまたはプレーンに接続することができる。右側の１つの金属バンプまたはピラー２７は、キャパシタ８７のカソード９２および半導体チップの内部回路２４を、シリコン貫通ビア１１ｅ内のバルク金属層９を通して、また細線金属トレース６２４を通して、半導体チップ、プリント回路基板、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの第２の外部回路のグランドバスもしくはプレーンに接続することができる。

図３４Ａ〜３４Ｇは、図３３Ｔに例示されている半導体ウェハ１０の薄化シリコン基板１の活性側にスーパーキャパシタ８７ａ、パターン形成回路層８０１、複数の金属バンプまたはピラー８９、ならびに２つのポリマー層９８および９９を形成するステップを示している。

図３４Ａを参照すると、図３３Ｔに示されている構造を形成した後に、フラックス３２が除去されることがわかる。次に、接着／バリア／シード層８０１１をパッシベーション層５上に、またパッシベーション層５内の開口部５１９、５１９’、５２１、５２２、および５２４によって露出されている金属トレースまたはパッド６００の領域６００ａ上に形成することができる。接着／バリア／シード層８０１１は、好適な１つまたは複数のプロセスによって、例えば、０．００５から０．８マイクロメートルまでの範囲、好ましくは０．０５から０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する接着／バリア層８０１１ａを、スパッタリングプロセスまたは蒸着プロセスなどの物理的気相成長（ＰＶＤ）プロセスを使用することによって、パッシベーション層５上に、また開口部５１９、５１９’、５２１、５２２、および５２４によって露出される金属トレースまたはパッド６００の領域６００ａ上に蒸着し、次いで、０．００５から０．５マイクロメートルまでの範囲、好ましくは０．０５から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有するシード層８０１１ｂを、スパッタリングプロセスまたは蒸着プロセスなどの物理的気相成長（ＰＶＤ）プロセスを使用することによって、接着／バリア層８０１１ａ上に蒸着することによって形成することができる。接着／バリア層８０１１ａの材料として、チタン、チタンタングステン合金、窒化チタン、クロム、タンタル、窒化タンタル、または前記の材料の複合材が挙げられ、シード層８０１１ｂの材料として、銅、ニッケル、アルミニウム、金、銀、白金、またはパラジウムが挙げられる。

例えば、接着／バリア層８０１１ａが、好適な１つまたは複数のプロセスによって、例えば、０．００５から０．８マイクロメートルまでの範囲、好ましくは０．０５から０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、チタンタングステン合金、チタン、または窒化チタンの単層などのチタン含有層を、パッシベーション層５上に、またパッシベーション層５内の開口部５１９、５１９’、５２１、５２２、および５２４によって露出される金属トレースまたはパッド６００の領域６００ａ上に、スパッタリングすることによって形成される場合、シード層８０１１ｂは、好適な１つまたは複数のプロセスによって、例えば、０．００５から０．５マイクロメートルまでの範囲、好ましくは０．０５から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅層、ニッケル層、アルミニウム層、金層、銀層、白金層、またはパラジウム層を、チタン含有層上にスパッタリングすることによって形成することができる。

あるいは、接着／バリア層８０１１ａが、好適な１つまたは複数のプロセスによって、例えば、０．０１から０．１５マイクロメートルまでの範囲の厚さを有するチタン層を含む複合層を、パッシベーション層５上に、また開口部５１９、５１９’、５２１、５２２および５２４によって露出されている金属トレースまたはパッド６００の領域６００ａ上にスパッタリングし、０．１から０．３５マイクロメートルまでの範囲の厚さを有するチタンタングステン合金層をチタン層上にスパッタリングすることによって形成される場合、シード層８０１１ｂは、好適な１つまたは複数のプロセスによって、例えば、０．００５から０．５マイクロメートルまでの範囲、好ましくは０．０５から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅層、ニッケル層、アルミニウム層、金層、銀層、白金層、またはパラジウム層を、チタンタングステン合金層上にスパッタリングすることによって形成することができる。

あるいは、接着／バリア層８０１１ａが、好適な１つまたは複数のプロセスによって、例えば、０．００５から０．８マイクロメートルまでの範囲、好ましくは０．０５から０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、タンタルまたは窒化タンタルの単層などのタンタル含有層を、パッシベーション層５上に、またパッシベーション層５内の開口部５１９、５１９’、５２１、５２２、および５２４によって露出される金属トレースまたはパッド６００の領域６００ａ上に、スパッタリングすることによって形成される場合、シード層８０１１ｂは、好適な１つまたは複数のプロセスによって、例えば、０．００５から０．５マイクロメートルまでの範囲、好ましくは０．０５から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅層、ニッケル層、アルミニウム層、金層、銀層、白金層、またはパラジウム層を、タンタル含有層上にスパッタリングすることによって形成することができる。

あるいは、接着／バリア層８０１１ａが、好適な１つまたは複数のプロセスによって、例えば、０．００５から０．８マイクロメートルまでの範囲、好ましくは０．０５から０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、クロム層の単層などのクロム含有層を、パッシベーション層５上に、またパッシベーション層５内の開口部５１９、５１９’、５２１、５２２、および５２４によって露出されている金属トレースまたはパッド６００の領域６００ａ上に、スパッタリングすることによって形成される場合、シード層８０１１ｂは、好適な１つまたは複数のプロセスによって、例えば、０．００５から０．５マイクロメートルまでの範囲、好ましくは０．０５から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅層、ニッケル層、アルミニウム層、金層、銀層、白金層、またはパラジウム層を、クロム含有層上にスパッタリングすることによって形成することができる。

接着／バリア／シード層８０１１を形成した後、アノード９１ａおよびカソード９２ａを接着／バリア／シード層８０１１のシード層８０１１ｂ上に形成することができる。アノード９１ａの材料として、ポリアニリン（polyaniline）、活性炭、グラファイト、ポリピロール（polypyrrole）、カーボンナノチューブ、ＮｉＣｏ合金、またはＲｕＯ₂が挙げられる。あるいは、アノード９１ａは、シード層８０１１ｂ上のニッケル層ならびにニッケル層の上面および側壁上のカーボン層を含む複合層とすることができる。カソード９２ａの材料として、ポリアニリン、活性炭、グラファイト、カーボンナノチューブ、またはポリピロールが挙げられる。例えば、アノード９１ａがＮｉＣｏ合金である場合、カソード９２ａは、活性炭またはカーボンナノチューブとすることができる。あるいは、アノード９１ａおよびカソード９２ａは多孔質であってもよい。アノード９１ａは、１から２０マイクロメートルまでの範囲、好ましくは２から１０マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有し、１から２０マイクロメートルまでの範囲、好ましくは２から１０マイクロメートルまでの範囲など、１マイクロメートルより大きい幅を有する。カソード９２ａは、１から２０マイクロメートルまでの範囲、好ましくは２から１０マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有し、１から２０マイクロメートルまでの範囲、好ましくは２から１０マイクロメートルまでの範囲など、１マイクロメートルより大きい幅を有する。

アノード９１ａおよびカソード９２ａを形成した後、３から１１０マイクロメートルまでの範囲、好ましくは５から２５マイクロメートルまでの範囲など、３マイクロメートルより大きい厚さを有する、ポジ型フォトレジスト層またはネガ型フォトレジスト層などの、フォトレジスト層７１を、スピンオンコーティングプロセス、ラミネート加工プロセス、スクリーン印刷プロセス、またはスプレープロセスによってシード層８０１１ｂ上に、またアノード９１ａ上に、またカソード９２ａ上に形成することができる。次に、露光および現像のプロセスによりフォトレジスト層７１のパターン形成を行い、シード層８０１１ｂを露出する複数の開口部７１０をフォトレジスト層７１内に形成する。

次に、バルク金属層８０１２を、電気メッキプロセスおよび／または無電解メッキプロセスを含むプロセスによって、接着／バリア／シード層８０１１の、フォトレジスト層７１内の開口部７１０によって露出されるシード層８０１１ｂ上に、また開口部７１０内に形成することができる。バルク金属層８０１２は、２から１００マイクロメートルまでの範囲、好ましくは３から２０マイクロメートルまでの範囲など、２マイクロメートルより大きい、またそれぞれ、シード層８０１１ｂの厚さ、接着／バリア／シード層８０１１ａの厚さ、および細線金属層６０のそれぞれの厚さより大きい厚さを有することができる。バルク金属層８０１２は、５から１５０マイクロメートルまでの範囲、好ましくは５から５０マイクロメートルまでの範囲など、１マイクロメートルより大きい、また細線金属層６０のそれぞれの厚さより大きい幅を有することができる。バルク金属層８０１２の材料として、金、銅、銀、アルミニウム、パラジウム、白金、ロジウム、ルテニウム、レニウム、ニッケル、または前記の材料の複合材が挙げられる。図３４Ａに示されているようにバルク金属層８０１２を接着／バリア／シード層８０１１の、フォトレジスト層７１内の開口部７１０によって露出されるシード層８０１１ｂ上に、また開口部７１０内に形成するプロセスは、図１５Ｆに例示されているようにバルク金属層８０１２を接着／バリア／シード層８０１１の、フォトレジスト層７１内の開口部７１０によって露出されるシード層上に、また開口部７１０内に形成するプロセスとして参照することができる。図３４Ａに示されているバルク金属層８０１２の明細は、図１５Ｆに例示されているバルク金属層８０１２の明細として参照することができる。

図３４Ｂを参照すると、バルク金属層８０１２を形成した後に、無機溶液を使用して、またはアミド（amide）とともに有機溶液を使用して、フォトレジスト層７１が除去されることがわかる。次に、バルク金属層８０１２、アノード９１ａ、およびカソード９２ａの下にない接着／バリア／シード層８０１１は、バルク金属層８０１２、アノード９１ａ、およびカソード９２ａの下にないシード層８０１１ｂをエッチングし、次いで、バルク金属層８０１２、アノード９１ａ、およびカソード９２ａの下にない接着／バリア層８０１１ａをエッチングすることによって除去される。図３４Ｂに示されているようにバルク金属層８０１２、アノード９１ａ、およびカソード９２ａの下にない接着／バリア／シード層８０１１のシード層８０１１ｂをエッチングするプロセスは、図１５Ｈに例示されているようにバルク金属層８０１２の下にない接着／バリア／シード層８０１１のシード層をエッチングするプロセスとして参照することができる。図３４Ｂに示されているようにバルク金属層８０１２、アノード９１ａ、およびカソード９２ａの下にない接着／バリア／シード層８０１１の接着／バリア層８０１１ａをエッチングするプロセスは、図１５Ｈに例示されているようにバルク金属層８０１２の下にない接着／バリア／シード層８０１１の接着／バリア層をエッチングするプロセスとして参照することができる。

したがって、アノード９１ａおよびカソード９２ａは、パッシベーション層５の上に、また薄化シリコン基板１の裏面１ａに形成され、接着／バリア／シード層８０１１およびバルク金属層８０１２からなるパターン形成回路層８０１は、パッシベーション層５上に、また薄化シリコン基板１の活性側に形成されうる。パターン形成回路層８０１は、パッシベーション層５上に、また薄化シリコン基板１の活性側に、複数の金属トレース８１、８１Ｐ、および８２を備え、金属トレース８１、８１Ｐ、および８２は、接着／バリア／シード層８０１１およびバルク金属層８０１２によって構成される。金属トレース８１は、パッシベーション層５内の開口部５１９’を通して、また細線金属トレース６１９’を通して、電圧レギュレータまたはコンバータ回路４１に、また、内部回路２１、２２、２３、および２４の複数の電源ノードに接続することができる。金属トレース８１Ｐは、パッシベーション層５内の開口部５１９を通して、また細線金属トレース６１９を通して、電圧レギュレータまたはコンバータ回路４１に接続することができる。金属トレース８２は、電圧レギュレータまたはコンバータ回路４１に、また内部回路２１のグランドノードに、またパッシベーション層５内の開口部５２２を通して、さらに細線金属トレース６２２を通して、内部回路２２のグランドノードに、またパッシベーション層５内の開口部５２２を通して、さらに細線金属トレース６２２を通して、内部回路２３のグランドノードに、またパッシベーション層５内の開口部５２４を通して、さらに細線金属トレース６２４を通して、内部回路２４のグランドノードに接続することができる。金属トレース８１Ｐおよび８２は、前記のＥＳＤ保護回路４４に適宜接続することができ、これは、図２９Ｂとしてさらに参照することができる。

図３４Ｃを参照すると、図３４Ｂに例示されているステップの後に、スピンオンコーティングプロセス、ラミネート加工プロセス、スクリーン印刷プロセス、またはスプレープロセスを含み、さらに硬化プロセスを含むプロセスによって、ポリマー層９８を、パッシベーション層５上に、また前記のさまざまなバルク金属層８０１２の金、銅、銀、アルミニウム、パラジウム、白金、ロジウム、ルテニウム、レニウム、またはニッケルの最上位層上に形成することができることがわかる。ポリマー層９８内の複数の開口部９８０は、前記のさまざまなバルク金属層８０１２の金、銅、銀、アルミニウム、パラジウム、白金、ロジウム、ルテニウム、レニウム、またはニッケルの最上位層の複数の領域の上にあり、これらを露出する。ポリマー層９８内の開口部９８０ａは、アノード９１ａおよびカソード９２ａを露出し、アノード９１ａおよびカソード９２ａは、開口部９８０ａ内に、またパッシベーション層５の上にある。ポリマー層９８は、２から３０マイクロメートルまでの範囲など、２マイクロメートルより大きく、細線誘電体層３０のそれぞれの厚さより大きい厚さを有するものとしてよい。ポリマー層９８の材料として、ベンゾシクロブテン（ＢＣＢ）、ポリイミド（ＰＩ）、ポリベンゾオキサゾール（ＰＢＯ）、またはエポキシ樹脂が挙げられる。

図３４Ｄは、図３４Ｃの上図面である。図３４Ｃおよび３４Ｄを参照すると、カソード９２ａは、アノード９１ａの複数の平行線１２４ａの間の間隙内に延入する複数の平行線１２５ａを有することがわかる。カソード９２ａとアノード９１ａの隣接する線１２４ａと１２５ａとの間の水平方向の空間は、０．１から１０マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲など、０．１マイクロメートルより広いものとしてよい。アノード９１ａは、金属トレース８１を通して、電圧レギュレータまたはコンバータ回路４１のノードＰに接続される。カソード９２ａは、金属トレース８２を通して、電圧レギュレータまたはコンバータ回路４１のグランドノードＲｓと内部回路２１、２２、２３、および２４のグランドノードＴｓ、Ｕｓ、Ｖｓ、およびＷｓに接続される。

ポリマー層９８ならびにポリマー層９８内の開口部９８０および９８０ａを形成した後、ポリマーおよびＬｉ⁺、Ｎｉ⁺、またはＣｕ⁺などの金属イオンを含む、ゼリー状電解質９３ａが、ポリマー層９８内の開口部９８０ａ内に、また開口部９８０ａによって露出されているパッシベーション層５上に、また平行線１２４ａと１２５ａとの間の間隙内に形成され、アノード９１ａおよびカソード９２ａの上面を覆う。

ゼリー状電解質９３ａを形成した後、アノード９１ａ、カソード９２ａ、およびゼリー状電解質９３ａを収納したスーパーキャパシタ８７ａをパッシベーション層５上に、またポリマー層９８内の開口部９８０ａ内に形成することができる。薄化シリコン基板１の活性側のスーパーキャパシタ８７ａは、０．０１から１００マイクロファラッドまでの範囲内の静電容量を有し、０．１から１０マイクロファラッド／平方メートル（μＦ／ｍｍ²）までの範囲内のエネルギー貯蔵能力を有する。図３４Ｄに示されている太線で囲まれている、スーパーキャパシタ８７ａの面積は、０．１から１０平方メートルまでの範囲内である。あるいは、ゼリー状電解質９３ａは、Ｌｉ⁺、Ｎｉ⁺、またはＣｕ⁺などの、ポリマーおよび金属イオンを含む液体電解質で置き換えることができる。キャパシタ８７ａは、可逆的に充放電が可能である。金属トレース８１は、スーパーキャパシタ８７ａのアノード９１ａを電圧レギュレータまたはコンバータ回路４１に、また内部回路２１、２２、２３、および２４の電源ノードに接続することができ、金属トレース８２は、スーパーキャパシタ８７ａのカソード９２ａを電圧レギュレータまたはコンバータ回路４１に、また内部回路２１、２２、２３、および２４のグランドノードに接続することができる。

次に、図３４Ｅを参照すると、ポリマー層９９は、スピンオンコーティングプロセス、ラミネート加工プロセス、スクリーン印刷プロセス、またはスプレープロセスを含み、また硬化プロセスを含むプロセスによって、ポリマー層９８上に形成され、スーパーキャパシタ８７ａのゼリー状電解質９３ａを覆い、ポリマー層９９内の複数の開口部９９０は、ポリマー層９８内の開口部９８０によって露出される前記のさまざまなバルク金属層８０１２の金、銅、銀、アルミニウム、パラジウム、白金、ロジウム、ルテニウム、レニウム、またはニッケルの最上位層の領域の上にあり、それらを露出する。ポリマー層９９０は、２から３０マイクロメートルまでの範囲など、２マイクロメートルより大きく、細線誘電体層３０のそれぞれの厚さより大きい厚さを有するものとしてよい。ポリマー層９９の材料として、ベンゾシクロブテン（ＢＣＢ）、ポリイミド（ＰＩ）、ポリベンゾオキサゾール（ＰＢＯ）、またはエポキシ樹脂が挙げられる。

次に、図３４Ｆを参照すると、金属層８９ａを、ポリマー層９９上に、またポリマー層９８上に、また開口部９８０によって露出されている前記のさまざまなバルク金属層８０１２の金、銅、銀、アルミニウム、パラジウム、白金、ロジウム、ルテニウム、レニウム、またはニッケルの最上位層の領域上に形成することができることがわかる。次に、金属層８９ｂを金属層８９ａ上に形成することができる。金属層８９ａの材料として、チタン、チタンタングステン合金、窒化チタン、クロム、タンタル、窒化タンタル、または前記の材料の複合材が挙げられ、金属層８９ｂの材料として、銅、ニッケル、アルミニウム、金、銀、白金、またはパラジウムが挙げられる。金属層８９ａおよび８９ｂは、好適な１つまたは複数のプロセスによって、例えば、スパッタリングプロセスまたは蒸着プロセスなどの、物理的気相成長（ＰＶＤ）プロセスによって形成することができる。金属層８９ａは、０．０２から０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有するものとしてよく、金属層８９ｂは、０．０５から０．５マイクロメートルまでの範囲、好ましくは０．０８から０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有するものとしてよい。

例えば、金属層８９ａが、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、チタンタングステン合金、チタン、または窒化チタンの単層などのチタン含有層を、ポリマー層９９上に、またポリマー層９８上に、また開口部９８０によって露出される前記のさまざまなバルク金属層８０１２の金、銅、銀、アルミニウム、パラジウム、白金、ロジウム、ルテニウム、レニウム、またはニッケルの最上位層の領域上に、スパッタリングすることによって形成される場合、金属層８９ｂは、好適な１つまたは複数のプロセスによって、例えば、０．０５から０．５マイクロメートルまでの範囲、０．０８から０．１５マイクロメートルまでの範囲、０．１から１マイクロメートルまでの範囲、または０．２から０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅層、ニッケル層、アルミニウム層、金層、銀層、白金層、またはパラジウム層を、チタン含有層上にスパッタリングすることによって形成されうる。

あるいは、金属層８９ａが、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、タンタルまたは窒化タンタルの単層などのタンタル含有層を、ポリマー層９９上に、またポリマー層９８上に、また開口部９８０によって露出される前記のさまざまなバルク金属層８０１２の金、銅、銀、アルミニウム、パラジウム、白金、ロジウム、ルテニウム、レニウム、またはニッケルの最上位層の領域上に、スパッタリングすることによって形成される場合、金属層８９ｂは、好適な１つまたは複数のプロセスによって、例えば、０．０５から０．５マイクロメートルまでの範囲、０．０８から０．１５マイクロメートルまでの範囲、０．１から１マイクロメートルまでの範囲、または０．２から０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅層、ニッケル層、アルミニウム層、金層、銀層、白金層、またはパラジウム層を、タンタル含有層上にスパッタリングすることによって形成されうる。

あるいは、金属層８９ａが、好適な１つまたは複数のプロセスによって、例えば、０．０２から０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、クロム層の単層などのクロム含有層を、ポリマー層９９上に、またポリマー層９８上に、また開口部９８０によって露出される前記のさまざまなバルク金属層８０１２の金、銅、銀、アルミニウム、パラジウム、白金、ロジウム、ルテニウム、レニウム、またはニッケルの最上位層の領域上に、スパッタリングすることによって形成される場合、金属層８９ｂは、好適な１つまたは複数のプロセスによって、例えば、０．０５から０．５マイクロメートルまでの範囲、０．０８から０．１５マイクロメートルまでの範囲、０．１から１マイクロメートルまでの範囲、または０．２から０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅層、ニッケル層、アルミニウム層、金層、銀層、白金層、またはパラジウム層を、クロム含有層上にスパッタリングすることによって形成されうる。

金属層８９ｂを形成した後、フォトレジスト層７１ａを金属層８９ｂ上に形成することができ、フォトレジスト層７１ａ内の複数の開口部７１ｂが、開口部９８０によって露出される前記のさまざまなバルク金属層８０１２の金、銅、銀、アルミニウム、パラジウム、白金、ロジウム、ルテニウム、レニウム、またはニッケルの最上位層の領域の上にあり、金属層８９ｂを露出する。次に、金属層８９ｃを、電気メッキプロセスを含むプロセスによって、開口部７１ｂによって露出されている金属層８９ｂ上に、また開口部７１ｂ内に形成することができる。金属層８９ｃは、３から２００マイクロメートルまでの範囲、好ましくは５から１００マイクロメートルまでの範囲など、３マイクロメートルより大きい、またそれぞれ、金属層８９ｂの厚さ、金属層８９ａの厚さ、および細線金属層６０のそれぞれの厚さより大きい、厚さを有することができる。金属層８９ｃは、５から２００マイクロメートルまでの範囲、好ましくは５から５０マイクロメートルまでの範囲など、１マイクロメートルより大きい、また細線金属層６０のそれぞれの厚さより大きい、幅を有することができる。金属層８９ｃは、銅、金、ニッケル、アルミニウム、銀、白金、ハンダ、または前記の材料の複合材を含むものとしてよい。

例えば、金属層８９ｃは、好適な１つまたは複数のプロセスによって、例えば、１０から１５０マイクロメートルまでの範囲、好ましくは２０から１００マイクロメートルまでの範囲など、３マイクロメートルより大きい厚さになるように、銅層を開口部７１ｂ内に、また開口部７１ｂによって露出されている金属層８９ｂ、好ましくは前記の銅層８９ｂ上に電気メッキすることによって形成される単一の金属層からなるものとしてよい。

あるいは、金属層８９ｃは、好適な１つまたは複数のプロセスによって、例えば、５から１５０マイクロメートルまでの範囲、好ましくは１０から１００マイクロメートルまでの範囲など、３マイクロメートルより大きい厚さになるように、金層を開口部７１ｂ内に、また開口部７１ｂによって露出されている金属層８９ｂ、好ましくは前記の金層８９ｂ上に電気メッキすることによって形成される単一の金属層からなるものとしてよい。

あるいは、金属層８９ｃは、好適な１つまたは複数のプロセスによって、例えば、５から１５０マイクロメートルまでの範囲、好ましくは１０から１００マイクロメートルまでの範囲など、３マイクロメートルより大きい厚さになるように、ニッケル層を開口部７１ｂ内に、また開口部７１ｂによって露出されている金属層８９ｂ、好ましくは前記の銅層またはニッケル層８９ｂ上に電気メッキすることによって形成される単一の金属層からなるものとしてよい。

あるいは、金属層８９ｃは、好適な１つまたは複数のプロセスによって、例えば、５から２００マイクロメートルまでの範囲、好ましくは１０から１５０マイクロメートルまでの範囲など、５マイクロメートルより大きい厚さになるように、ビスマス含有層、インジウム含有層、またはスズ鉛合金、スズ銀合金、またはスズ銀銅合金のスズ含有層などのハンダ層を開口部７１ｂ内に、また開口部７１ｂによって露出されている金属層８９ｂ、好ましくは前記の銅層またはニッケル層８９ｂ上に電気メッキすることによって形成される単一の金属層からなるものとしてよい。

あるいは、金属層８９ｃは、好適な１つまたは複数のプロセスによって、例えば、３から１５０マイクロメートルまでの範囲、好ましくは５から１００マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さになるように、銅層を開口部７１ｂに、また開口部７１ｂによって露出されている金属層８９ｂ、好ましくは前記の銅層８９ｂ上に電気メッキし、次に、１から１５マイクロメートルまでの範囲、好ましくは２から１０マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さになるように、ニッケル層を、開口部７１ｂ内に、また開口部７１ｂ内の電気メッキされた銅層上に電気メッキまたは無電解メッキし、次いで、０．００５から１０マイクロメートルまでの範囲、好ましくは０．０５から１マイクロメートルまでの範囲など、０．００５マイクロメートルより大きい厚さになるように、金層またはパラジウム層を、開口部７１ｂ内に、また開口部７１ｂ内の電気メッキまたは無電解メッキされたニッケル層上に電気メッキまたは無電解メッキすることによって形成される三重金属層からなるものとしてよい。

あるいは、金属層８９ｃは、好適な１つまたは複数のプロセスによって、例えば、５から１５０マイクロメートルまでの範囲、好ましくは１０から１００マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さになるように、銅層を開口部７１ｂ内に、また開口部７１ｂによって露出されている金属層８９ｂ、好ましくは前記の銅層８９ｂ上に電気メッキし、次に、１から１５マイクロメートルまでの範囲、好ましくは２から１０マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さになるように、ニッケル層を、開口部７１ｂ内に、また開口部７１ｂ内の電気メッキされた銅層上に電気メッキまたは無電解メッキし、次いで、５から１００マイクロメートルまでの範囲、好ましくは１０から５０マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さになるように、ビスマス含有層、インジウム含有層、またはスズ鉛合金、スズ銀合金、またはスズ銀銅合金のスズ含有層などのハンダ層を開口部７１ｂ内に、また開口部７１ａ内の電気メッキされた、または無電解メッキされたニッケル層上に電気メッキするか、または無電解メッキすることによって形成される三重金属層からなるものとしてよい。

図３４Ｇを参照すると、図３４Ｆに例示されているように金属層８９ｃを形成した後に、無機溶液を使用して、またはアミドとともに有機溶液を使用して、フォトレジスト層７１ａが除去されることがわかる。次に、エッチングプロセスによって金属層８９ｃの下にない金属層８９ｂを除去し、次いで、エッチングプロセスによって金属層８９ｃの下にない金属層８９ａを除去する。図３４Ｇに示されているような金属層８９ｃの下にない金属層８９ｂを除去するプロセスは、図１５Ｈに例示されているようなバルク金属層８０１２の下にない接着／バリア／シード層８０１１のシード層を除去するプロセスとして参照することができる。図３４Ｇに示されているような金属層８９ｃの下にない金属層８９ａを除去するプロセスは、図１５Ｈに例示されているようなバルク金属層８０１２の下にない接着／バリア／シード層８０１１の接着／バリア層をエッチングするプロセスとして参照することができる。

したがって、金属層８９ａ、８９ｂ、および８９ｃによって構成される金属バンプまたはピラー８９を、ポリマー層９８および９９上に、また開口部９８０によって露出されている前記のさまざまなバルク金属層８０１２の金、銅、銀、アルミニウム、パラジウム、白金、ロジウム、ルテニウム、レニウム、またはニッケルの最上位層の領域上に形成することができる。金属バンプまたはピラー８９の金属層８９ｃは、ボールグリッドアレイ（ＢＧＡ）基板、プリント回路基板、半導体チップ、金属基板、ガラス基板、またはセラミック基板などの外部回路に、金属層８９ｃを外部回路と接合することによって接続するために使用されうる。

図３４Ｇにおいて、底部スキーム１０３が薄化シリコン基板１の裏面１ａの下に形成されており、絶縁層３、アノード９１、カソード９２、およびゼリー状電解質９３からなるキャパシタ８７、金属トレース８８ａ、８８ｂ、および８８ｃ、ならびにポリマー層１４および１３３を備え、ポリマー層１４内の開口部１４ａ、１４ｃ、および１４ｄは、バルク金属層９の下にあり、ポリマー層１４内の開口部１４ｂは、絶縁層３の下にあり、ポリマー層１３３内の開口部１３３ａは、バルク金属層９の下にある。オーバーパッシベーションスキーム１０２は、薄化シリコン基板１の活性側において、パターン形成回路層８０１によって構成される金属トレース８１、８１Ｐ、および８２、アノード９１ａ、カソード９２ａ、およびゼリー状電解質９３ａからなるキャパシタ８７ａ、ポリマー層９８および９９、ならびに金属バンプ８９とともに形成され、ポリマー層９８内の開口部９８０は、パターン形成回路層８０１の上にあり、ポリマー層内の開口部９８０ａは、パッシベーション層５の上にあり、ポリマー層９９内の開口部９９０は、パターン形成回路層８０１の上にある。

図３４Ｇに例示されているステップの後に、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。ダイソーイングプロセスの後に、半導体ウェハ１０から切り出された半導体チップをチップパッケージにパッケージングすることができる。

このチップパッケージでは、例えば、金属バンプまたはピラー２７のうちの１つは、半導体チップの金属トレース８８ｂをプリント回路基板、半導体チップ、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの第１の外部回路に接続して、第１の外部回路から外部電源電圧Ｖｄｄを受け取ることができ、金属トレース８８ｂを通して、またシリコン貫通ビア１１ａ内のバルク金属層９を通して、また細線金属構造６１９を通して電圧レギュレータまたはコンバータ回路４１に接続することができる。金属バンプまたはピラー２７のうちの別の１つは、半導体チップの金属トレース８８ｃを第１の外部回路に接続して、調整された、または変換された電源電圧Ｖｃｃを第１の外部回路に出力することができ、金属トレース８８ｃおよび細線金属トレース６１９’を通して、電圧レギュレータまたはコンバータ回路４１に、また金属トレース８８ｃを通してキャパシタ８７のアノード９１に接続されうる。金属バンプまたはピラー２７のうちの他の１つは、半導体チップの金属層８８ａおよびキャパシタ８７を第１の外部回路のグランドバスまたはプレーンに接続することができ、金属トレース８８ａを通して、キャパシタ８７のカソード９２ならびに内部回路２１、２２、２３、および２４のグランドノードＴｓ、Ｕｓ、Ｖｓ、およびＷｓに接続されうる。金属バンプまたはピラー８９のうちの１つは、半導体チップの金属トレース８１をプリント回路基板、半導体チップ、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの第２の外部回路に接続して、調整された、または変換された電源電圧Ｖｃｃを第２の外部回路に出力することができ、金属トレース８１および細線金属トレース６１９’を通して電圧レギュレータまたはコンバータ回路４１に、また金属トレース８１を通してキャパシタ８７ａのアノード９１ａならびに内部回路２１、２２、２３、および２４の電源ノードＴｐ、Ｕｐ、Ｖｐ、およびＷｐに接続されうる。金属バンプまたはピラー８９の他の１つは、半導体チップのグランドプレーン、バス、またはトレース８２を第２の外部回路のグランドバスまたはプレーンに接続することができ、金属トレース８２を通して、キャパシタ８７ａのカソード９２ａならびに内部回路２１、２２、２３、および２４のグランドノードＴｓ、Ｕｓ、Ｖｓ、およびＷｓに接続されうる。

あるいは、このチップパッケージでは、例えば、金属バンプまたはピラー８９のうちの１つは、半導体チップの金属トレース８１Ｐを半導体チップ、プリント回路基板、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの第１の外部回路に接続して、第１の外部回路から外部電源電圧Ｖｄｄを受け取ることができ、金属トレース８１Ｐおよび細線金属トレース６１９を通して、電圧レギュレータまたはコンバータ回路４１に接続されうる。金属バンプまたはピラー８９のうちの別の１つは、半導体チップの金属トレース８１を第１の外部回路に接続して、調整された、または変換された電源電圧Ｖｃｃを第１の外部回路に出力することができ、金属トレース８１および細線金属トレース６１９’を通して電圧レギュレータまたはコンバータ回路４１に、また金属トレース８１を通してキャパシタ８７ａのアノード９１ａならびに内部回路２１、２２、２３、および２４の電源ノードＴｐ、Ｕｐ、Ｖｐ、およびＷｐに接続されうる。金属バンプまたはピラー８９の他の１つは、半導体チップのグランドプレーン、バス、またはトレース８２を第１の外部回路のグランドバスまたはプレーンに接続することができ、金属トレース８２を通して、キャパシタ８７ａのカソード９２ａならびに内部回路２１、２２、２３、および２４のグランドノードＴｓ、Ｕｓ、Ｖｓ、およびＷｓに接続されうる。金属バンプまたはピラー２７のうちの１つは、半導体チップの金属トレース層８８ａおよびキャパシタ８７を、半導体チップ、プリント回路基板、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの第２の外部回路のグランドバスまたはプレーンに接続することができ、金属トレース８８ａを通して、キャパシタ８７のカソード９２ならびに内部回路２１、２２、２３、および２４のグランドノードＴｓ、Ｕｓ、Ｖｓ、およびＷｓに接続されうる。金属バンプまたはピラー２７のうちの他の１つは、半導体チップの金属トレース８８ｃを第２の外部回路に接続して、調整された、または変換された電源電圧Ｖｃｃを第２の外部回路に出力することができ、金属トレース８８ｃおよび細線金属トレース６１９’を通して、電圧レギュレータまたはコンバータ回路４１に、また金属トレース８８ｃを通してキャパシタ８７のアノード９１に接続されうる。

しかし、前記のインダクタ３６および前記のキャパシタ８７は、ディスクリートデバイスであってもよい。以下では、ディスクリートインダクタ３６およびディスクリートキャパシタ８７を半導体ウェハ１０に接続するために、図３５Ａ〜３５Ｄに示されているプロセスを導入する。ディスクリートインダクタ３６は、図２９Ａおよび２９Ｂに示されているインダクタ３６に使用することができ、ディスクリートキャパシタ８７は、図２９Ａ、２９Ｂ、および２９Ｄに示されているキャパシタ８７に使用することができる。

図３５Ａを参照すると、図３０Ａに例示されている半導体ウェハ１０のシリコン基板１は、機械研削または化学機械研磨（ＣＭＰ）によるシリコン基板１の裏面１ａの研磨によって、１から１０マイクロメートルまでの範囲、３から５０マイクロメートルまでの範囲、または１０から１５０マイクロメートルまでの範囲の厚さｔ２まで薄化されることがわかる。次に、シリコン貫通ビア１１ａ、１１ｄ、１１ｅ、および１１ｆを、薄化シリコン基板１内に、また少なくとも１つの誘電体層３０内に形成して、細線金属層６０の領域６０ａを露出させることができ、次いで、絶縁層３を、薄化シリコン基板１の裏面１ａ上に、またシリコン貫通ビア１１ａ、１１ｄ、１１ｅ、および１１ｆの側壁上に形成することができ、これは、図２４Ｃ〜２４Ｈまたは図２４Ｉ〜２４Ｎに例示されているステップとして参照することができる。シリコン貫通ビア１１ａ、１１ｄ、１１ｅ、および１１ｆは、薄化シリコン基板１および（複数可）誘電体層３０を完全に貫通する。次に、金属層４および９によって構成される相互接続構造８８をシリコン貫通ビア１１ａ、１１ｄ、１１ｅ、および１１ｆ内に、また絶縁層３上に、また薄化シリコン基板１の裏面１ａに形成することができ、これは、図２５Ａ〜２５Ｆに例示されているステップとして参照することができる。相互接続構造８８は、複数の金属トレース８８ａ、８８ｂ、および８８ｃを備える。

図３５Ｂを参照すると、図３５Ａに例示されているステップの後に、スピンオンコーティングプロセス、ラミネート加工プロセス、スクリーン印刷プロセス、またはスプレープロセスを含み、さらに硬化プロセスを含むプロセスによって、ポリマー層１４を、絶縁層３上に、また前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上位層上に形成することができ、ポリマー層１４内の複数の開口部１４ａは、前記のさまざまなバルク金属層９の銅、金、アルミニウム、ニッケル、またはパラジウムの最上位層の複数の領域の上にあり、それらを露出することがわかる。ポリマー層１４は、３から５０マイクロメートルまでの範囲、好ましくは５から２５マイクロメートルまでの範囲など、３マイクロメートルより大きい厚さを有するものとしてよい。ポリマー層１４の材料として、ベンゾシクロブテン（ＢＣＢ）、ポリイミド（ＰＩ）、ポリベンゾオキサゾール（ＰＢＯ）、またはエポキシ樹脂が挙げられる。図３５Ｂに示されているようなポリマー層１４およびポリマー層１４内の開口部１４ａを形成するプロセスは、図２５Ｇに例示されているようなポリマー層１４およびポリマー層１４内の開口部１４ａを形成するプロセスとして参照することができる。

図３５Ｃを参照すると、図３５Ｂに例示されているステップの後に、図１５Ｄ〜１５Ｈに例示されているステップを使用して、接着／バリア／シード層８１２１および金属層８１２２からなる複数のパターン形成回路層８１２をパッシベーション層５上に、また開口部５１９および５１９’によって露出されている金属トレースまたはパッド６００の領域６００ａ上に形成することができ、接着／バリア／シード層８２１１および金属層８２１２からなるパターン形成回路層８２１をパッシベーション層５上に、また開口部５２１、５２２、および５２４によって露出されている金属トレースまたはパッド６００の領域６００ａ上に形成することができることがわかる。次に、ポリマー層９８が、パターン形成回路層８１２の金属層８１２２上に、またパターン形成回路層８２１の金属層８２１２上に、またパッシベーション層５上に形成され、ポリマー層９８内の複数の開口部９８０が、金属層８１２２および８２１２の複数の接点の上に置かれ、これによりそれらの領域を露出し、これは、図１５Ｉに例示されているステップとして参照することができる。次に、三重金属層８９ａ、８９ｂ、および８９ｃによって形成される複数の金属バンプ８９をポリマー層９８上に、また開口部９８０によって露出されている金属層８１２２および８２１２の接点上に形成することができ、これは、図３０Ｌに例示されているステップとして参照することができる。あるいは、パターン形成回路層８１２および８２１、ポリマー層９８、ならびに金属バンプ８９を形成するステップは、図３５Ａおよび３５Ｂに例示されているステップの前に実行することができる。図３５Ｃに示されている金属バンプ８９の詳細は、図３０Ｌに例示されているような金属バンプ８９の詳細として参照することができる。したがって、パターン形成回路層８１２および８２１、ポリマー層９８、ならびに金属バンプ８９は、薄化シリコン基板１の活性側において、パッシベーション層５の上に形成されうる。

図３５Ｄを参照すると、ディスクリートインダクタ３６およびディスクリートキャパシタ８７は、１０から２５０マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有する、ハンダボールまたはバンプ、金バンプ、銅バンプ、銀バンプ、アルミニウムバンプ、またはニッケルバンプなどの複数の金属バンプ１４４を通して開口部１４ａによって露出されているバルク金属層９に接続されうることがわかる。したがって、薄化シリコン基板１の裏面１ａの底部スキーム１０３は、絶縁層３、金属層４および９によって形成される金属トレース８８ａ、８８ｂ、および８８ｃ、ディスクリートインダクタ３６、ディスクリートキャパシタ８７、金属バンプ１４４、およびポリマー層１４とともに形成され、ポリマー層１４内の開口部１４ａは、バルク金属層９の上にある。オーバーパッシベーションスキーム１０２は、薄化シリコン基板１の活性側において、パターン形成回路層８１２および８２１、ポリマー層９８、ならびに金属バンプ８９とともに形成され、ポリマー層９８内の開口部９８０は、パターン形成回路層８１２および８２１の下にある。図３５Ｄに示されている構造を形成した後に、半導体ウェハ１０を、ダイソーイングプロセスによって複数の個別半導体チップに切り分けることができる。ダイソーイングプロセスの後に、半導体ウェハ１０から切り出された半導体チップをチップパッケージにパッケージングすることができる。

チップパッケージにおいて、半導体チップの薄化シリコン基板１の裏面１ａのディスクリートインダクタ３６を、金属トレース８８ｂおよび８８ｃを通して、またシリコン貫通ビア１１ｆおよび１１ａ内のバルク金属層９を通して、また細線金属トレース６１９および６１９’を通して電圧レギュレータまたはコンバータ回路４１に接続することができる。半導体チップの薄化シリコン基板１の裏面１ａのディスクリートキャパシタ８７を、金属トレース８８ｃを通して、またシリコン貫通ビア１１ｆ内のバルク金属層９を通して、また細線金属トレース６１９’を通して電圧レギュレータまたはコンバータ回路４１に、また金属トレース８８ｃを通してディスクリートインダクタ３６に、また金属トレース８８ａを通して、また細線金属トレース６２１を通して内部回路２１に、また金属トレース８８ａを通して、またシリコン貫通ビア１１ｄ内のバルク金属層９を通して、また細線金属トレース６２２を通して内部回路２２および２３に、また金属トレース８８ａを通して、またシリコン貫通ビア１１ｅ内のバルク金属層９を通して、また細線金属トレース６２４を通して内部回路２４に接続することができる。金属バンプ８９のうちの１つは、半導体チップの薄化シリコン基板１の活性側の金属トレース８１Ｐをプリント回路基板、半導体チップ、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板などの外部回路に接続して、外部回路から外部電源電圧Ｖｄｄを受け取ることができ、また半導体チップの薄化シリコン基板１の活性側の金属トレース８１Ｐを通して、また半導体チップの細線金属トレース６１９を通して、半導体チップの薄化シリコン基板１の裏面１ａの金属トレース８８ｂおよびディスクリートインダクタ３６および半導体チップの電圧レギュレータまたはコンバータ回路４１に接続されうる。金属バンプ８９の別の１つは、半導体チップの薄化シリコン基板１の活性側の金属トレース８１を外部回路に接続して、調整された、または変換された電源電圧Ｖｃｃを外部回路に出力することができ、また半導体チップの薄化シリコン基板１の活性側の金属トレース８１を通して、また半導体チップの細線金属トレース６１９’を通して、半導体チップの薄化シリコン基板１の裏面１ａの金属トレース８８ｃおよびディスクリートインダクタ３６および半導体チップの電圧レギュレータまたはコンバータ回路４１に接続されうる。金属バンプ８９の他の２つは、半導体チップの薄化シリコン基板１の活性側のグランドプレーン、バス、またはトレース８２を外部回路のグランドバスまたはプレーンに接続することができ、また薄化シリコン基板１の活性側のグランドプレーン、バス、またはトレース８２を通して、半導体チップの薄化シリコン基板１の裏面１ａの金属トレース８８ａならびに半導体チップの内部回路２１、２２、２３、および２４のグランドノードＴｓ、Ｕｓ、Ｖｓ、およびＷｓに接続されうる。

図３６Ａを参照すると、チップパッケージモジュール１１８は、ボールグリッドアレイ（ＢＧＡ）基板１１０、ＢＧＡ基板１１０の上部側の２つのチップパッケージ５７および８４、ＢＧＡ基板１１０の上部側の上のディスクリートキャパシタ１１２、ならびにＢＧＡ基板１１０の底部側の複数のハンダボール１１１ａを含むことがわかる。ディスクリートキャパシタ１１２をＢＧＡ基板１１０上に設け、複数のハンダボール１１１ｄを通してＢＧＡ基板１１０に接続することができる。チップパッケージモジュール１１８のＢＧＡ基板１１０を、プリント回路基板、金属基板、ガラス基板、またはセラミック基板などの基板上に設け、ハンダボール１１１ａを通してその基板に接続することができる。ハンダボール１１１ａおよび１１１ｄは、ビスマス、インジウム、スズ鉛合金、スズ銀合金、またはスズ銀銅合金を含むものとしてよい。

チップパッケージ８４は、ボールグリッドアレイ（ＢＧＡ）基板１１３、ＢＧＡ基板１１３の上部側の上にある２つのダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップ１０４、ＤＲＡＭチップ１０４の上に、またＢＧＡ基板１１３の上にある２つのフラッシュメモリチップ１１４、これらのフラッシュメモリチップ１１４のうちの上部のチップ上にあり、ＤＲＡＭチップ１０４の上にあり、ＢＧＡ基板１１３の上にある特定用途向け集積回路（ＡＳＩＣ）チップ１１５、ＢＧＡ基板１１３の底部側上のビスマス、インジウム、スズ鉛合金、スズ銀合金、もしくはスズ銀銅合金を含む複数のハンダボール１１１ｃ、チップ１０４、１１４、および１１５のうちの１つをチップ１０４、１１４、および１１５のうちの他の１つに、またはＢＧＡ基板１１３に接続する金線、銅線、もしくはアルミニウム線などの複数のワイヤボンディング接合ワイヤ１１９、ならびにチップ１０４、１１４、および１１５ならびにワイヤボンディング接合ワイヤ１１９を封止する、ＢＧＡ基板１１３の上部側上に、ワイヤボンディング接合ワイヤ１１９上に、およびチップ１０４、１１４、および１１５上にある、ポリマーまたはエポキシ系材料などの成形コンパウンド１１６を収容する。チップパッケージ８４のＢＧＡ基板１１３を、ＢＧＡ基板１１０上に設け、ハンダボール１１１ｃを通してＢＧＡ基板１１０に接続することができる。

図３６Ａに示されている直線５は、前記のパッシベーション層を示している。ＤＲＡＭチップ１０４およびフラッシュメモリチップ１１４は、それぞれ、前記のシリコン基板１、ＩＣ構造６ａ、前記のパッシベーション層５、および前記のオーバーパッシベーションスキーム１０２の組み合わせを含み、この組み合わせは、図１Ｂ〜１Ｄ、３Ｂ〜３Ｄ、５Ｂ、５Ｋ、５Ｓ、５Ｕ〜５Ｚ、７Ｂ〜７Ｄ、８Ａ〜８Ｆ、１０Ａ〜１０Ｉ、１２Ｂ〜１２Ｄ、１４Ｂ〜１４Ｄ、１５Ｈ、１５Ｋ〜１５Ｍ、１６Ｌ、１６Ｍ、１７Ｊ、１８Ｉ、１９Ｈ、２０、および２３Ｋのうちの１つとして参照することができ、これらの図に示されているように、シリコン基板１の上にあり、パッシベーション層５の下にあるＩＣ構造６ａは、前記の内部回路２１、２２、２３、および２４、前記の電圧レギュレータまたはコンバータ回路４１、前記のオフチップバッファ４２、前記のＥＳＤ回路４３および４４、前記の誘電体層３０、前記のビア３０’、細線金属層６０および細線ビアプラグ６０’を含む前記の細線スキーム６などを含むものとしてよい。チップ１０４および１１４に関しては、オーバーパッシベーションスキーム１０２のパターン形成回路層は、パッシベーション層５内の開口部を通してＩＣ構造６ａの細線スキーム６に接続することができる。

これらのＤＲＡＭチップ１０４のうちの底部のチップは、１から５０マイクロメートルまでの範囲の厚さを持つ、ポリマーまたはエポキシ系材料などの接着剤の薄膜１３５を使用してこれらのＤＲＡＭチップ１０４のうちの底部のチップのシリコン基板１をＢＧＡ基板１１３の上部側に接着することによってＢＧＡ基板１１３に実装することができる。これらのＤＲＡＭチップ１０４のうちの上部のチップは、接着剤の別の薄膜１３５を使用してこれらのＤＲＡＭチップ１０４のうちの上部のチップのシリコン基板１をこれらのＤＲＡＭチップ１０４のうちの底部のチップのオーバーパッシベーションスキーム１０２に接着することによってこれらのＤＲＡＭチップ１０４のうちの底部のチップ上に実装することができる。これらのフラッシュメモリチップ１１４のうちの底部のチップは、接着剤の別の薄膜１３５を使用してこれらのフラッシュメモリチップ１１４のうちの底部のチップのシリコン基板１をこれらのＤＲＡＭチップ１０４のうちの上部のチップのオーバーパッシベーションスキーム１０２に接着することによってこれらのＤＲＡＭチップ１０４のうちの上部のチップ上に実装することができる。これらのフラッシュメモリチップ１１４のうちの上部のチップは、接着剤の別の薄膜１３５を使用してこれらのフラッシュメモリチップ１１４のうちの上部のチップのシリコン基板１をこれらのフラッシュメモリチップ１１４のうちの底部のチップのオーバーパッシベーションスキーム１０２に接着することによってこれらのフラッシュメモリチップ１１４のうちの底部のチップ上に実装することができる。ＡＳＩＣチップ１１５は、接着剤の別の薄膜１３５を使用してＡＳＩＣチップ１１５をこれらのフラッシュメモリチップ１１４のうちの上部のチップのオーバーパッシベーションスキーム１０２に接着することによってこれらのフラッシュメモリチップ１１４のうちの上部のチップ上に実装することができる。

これらのＤＲＡＭチップ１０４のうちの上部のチップは、これらのＤＲＡＭチップ１０４のうちの底部のチップに覆い被さる右側部分を有し、これらのＤＲＡＭチップ１０４のうちの底部のチップは、これらのＤＲＡＭチップ１０４のうちの上部のチップの真下にない左側部分を有する。これらのＤＲＡＭチップ１０４のうちの上部のチップは、これらのＤＲＡＭチップ１０４のうちの底部のチップの左側壁からリセスされている左側壁を有する。これらのフラッシュメモリチップ１１４のうちの底部のチップは、これらのＤＲＡＭチップ１０４のうちの上部のチップに覆い被さる右側部分を有し、これらのＤＲＡＭチップ１０４のうちの上部のチップは、これらのフラッシュメモリチップ１１４のうちの底部のチップの真下にない左側部分を有する。これらのフラッシュメモリチップ１１４のうちの底部のチップは、これらのＤＲＡＭチップ１０４のうちの上部のチップの左側壁からリセスされている左側壁を有する。これらのフラッシュメモリチップ１１４のうちの上部のチップは、これらのフラッシュメモリチップ１１４のうちの底部のチップに覆い被さる右側部分を有し、これらのフラッシュメモリチップ１１４のうちの底部のチップは、これらのフラッシュメモリチップ１１４のうちの上部のチップの真下にない左側部分を有する。これらのフラッシュメモリチップ１１４のうちの上部のチップは、これらのフラッシュメモリチップ１１４のうちの底部のチップの左側壁からリセスされている左側壁を有する。

ワイヤボンディング接合ワイヤ１１９のうちの１つを、例えば、オーバーパッシベーションスキーム１０２内のパターン形成回路層８０１のバルク金属層８０１２上に、オーバーパッシベーションスキーム１０２内のパターン形成回路層８０２のバルク金属層８０２２上に、オーバーパッシベーションスキーム１０２内のパターン形成回路層８０３のバルク金属層８０３２上に、オーバーパッシベーションスキーム１０２内の金属トレース８１上に、オーバーパッシベーションスキーム１０２内の金属トレース８１Ｐ上に、オーバーパッシベーションスキーム１０２内の金属トレース８２上に、オーバーパッシベーションスキーム１０２内の金属トレース８３上に、オーバーパッシベーションスキーム１０２内の金属トレース８３’上に、オーバーパッシベーションスキーム１０２内の金属トレース８３ｒ上に、またはオーバーパッシベーションスキーム１０２内の金属トレース８５上に接合して、チップ１０４および１１４のうちの１つを、チップ１０４および１１４のうちの他の１つに、チップ１１５に、またはＢＧＡ基板１１３に接続することができる。

チップパッケージ５７は、ボールグリッドアレイ（ＢＧＡ）基板１１７、ＢＧＡ基板１１７の上部側上のチップ１０１、チップ１０１の上に、またＢＧＡ基板１１７の上にある、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップまたはスタティックランダムアクセスメモリ（ＳＲＡＭ）チップなどのメモリチップ１００、ＢＧＡ基板１１７の底部側上のビスマス、インジウム、スズ鉛合金、スズ銀合金、もしくはスズ銀銅合金を含む複数のハンダボール１１１ｂ、チップ１０１の上に、またＢＧＡ基板１１７の上にあるスーパーディスクリートキャパシタ９４、チップ１０１の上に、またＢＧＡ基板１１７の上にあるスーパーディスクリートインダクタ９５、チップ１０１をＢＧＡ基板１１７に接続する、金線、銅線、またはアルミニウム線などの複数のワイヤボンディング接合ワイヤ１１９ａ、ならびにチップ１００および１０１、ワイヤボンディング接合ワイヤ１１９ａ、スーパーディスクリートキャパシタ９４、およびスーパーディスクリートインダクタ９５を封止する、ＢＧＡ基板１１７の上部側上に、ワイヤボンディング接合ワイヤ１１９ａ上に、チップ１００および１０１上に、スーパーディスクリートキャパシタ９４上に、およびスーパーディスクリートインダクタ９５上にある、ポリマーまたはエポキシ系材料などの成形コンパウンド１２０を収容する。チップパッケージ５７のＢＧＡ基板１１７を、ＢＧＡ基板１１０上に設け、ハンダボール１１１ｂを通してＢＧＡ基板１１０に接続することができる。

チップ１０１は、ｘ８６アーキテクチャを使用して設計された中央演算処理装置（ＣＰＵ）チップ、ＡＲＭ、Ｓｔｒｏｎｇ ＡＲＭ、またはＭＩＰなどの非ｘ８６アーキテクチャを使用して設計された中央演算処理装置（ＣＰＵ）チップ、ベースバンドチップ、グラフィックスプロセッシングユニット（ＧＰＵ）チップ、デジタル信号処理（ＤＳＰ）チップ、全地球測位システム（ＧＰＳ）チップ、Bluetooth（登録商標）チップ、無線ローカルエリアネットワーク（ＷＬＡＮ）チップ、ベースバンド回路ブロックを含まない、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロック、無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロック、およびｘ８６アーキテクチャを使用して、または非ｘ８６アーキテクチャを使用して設計された中央演算処理装置（ＣＰＵ）回路ブロックを含むシステムオンチップ（ＳＯＣ）、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロックを含まない、ベースバンド回路ブロック、無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロック、およびｘ８６アーキテクチャを使用して、または非ｘ８６アーキテクチャを使用して設計された中央演算処理装置（ＣＰＵ）回路ブロックを含むシステムオンチップ（ＳＯＣ）、無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロックを含まない、ベースバンド回路ブロック、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロック、およびｘ８６アーキテクチャを使用して、または非ｘ８６アーキテクチャを使用して設計された中央演算処理装置（ＣＰＵ）回路ブロックを含むシステムオンチップ（ＳＯＣ）、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロックおよび中央演算処理装置（ＣＰＵ）回路ブロックを含まない、ベースバンド回路ブロックおよび無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロックを含むシステムオンチップ（ＳＯＣ）、ベースバンド回路ブロックおよび中央演算処理装置（ＣＰＵ）回路ブロックを含まない、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロックおよび無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロックを含むシステムオンチップ（ＳＯＣ）、またはグラフィックスプロセッシングユニット（ＧＰＵ）回路ブロック、ベースバンド回路ブロック、デジタル信号処理（ＤＳＰ）回路ブロック、無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロック、およびｘ８６アーキテクチャを使用して、または非ｘ８６アーキテクチャを使用して設計された中央演算処理装置（ＣＰＵ）回路ブロックを含むシステムオンチップ（ＳＯＣ）とすることができる。あるいは、チップ１０１は、中央演算処理装置（ＣＰＵ）回路ブロック、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロック、ベースバンド回路ブロック、デジタル信号処理（ＤＳＰ）回路ブロック、Bluetooth回路ブロック、全地球測位システム（ＧＰＳ）回路ブロック、および／または無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロックを含むチップとすることができる。チップ１０１、グラフィックスプロセッシングユニット（ＧＰＵ）チップ、またはチップ１０１内のグラフィックスプロセッシングユニット（ＧＰＵ）回路ブロックは、２Ｄまたは３Ｄビデオディスプレイ用に設計することができ、ワイヤボンディング接合ワイヤ１１９ａ、ＢＧＡ基板１１７および１１０、ならびにハンダボール１１１ａおよび１１１ｂを通して、３Ｄテレビ（３Ｄ ＴＶ）などの３Ｄビデオディスプレイ、または３Ｄビデオゲーム機に接続することができる。

チップ１０１は、前記のシリコン基板１、ＩＣ構造６ａ、前記のパッシベーション層５、および前記のオーバーパッシベーションスキーム１０２の組み合わせを含み、この組み合わせは、図１Ｂ〜１Ｄ、３Ｂ〜３Ｄ、５Ｂ、５Ｋ、５Ｓ、５Ｕ〜５Ｚ、７Ｂ〜７Ｄ、８Ａ〜８Ｆ、１０Ａ〜１０Ｉ、１２Ｂ〜１２Ｄ、１４Ｂ〜１４Ｄ、１５Ｈ、１５Ｋ〜１５Ｍ、１６Ｌ、１６Ｍ、１７Ｊ、１８Ｉ、１９Ｈ、２０、および２３Ｋのうちの１つとして参照することができ、これらの図に示されているように、シリコン基板１の上にあり、パッシベーション層５の下にあるＩＣ構造６ａは、前記の内部回路２１、２２、２３、および２４、前記の電圧レギュレータまたはコンバータ回路４１、前記のオフチップバッファ４２、前記のＥＳＤ回路４３および４４、前記の誘電体層３０、前記のビア３０’、細線金属層６０および細線ビアプラグ６０’を含む前記の細線スキーム６などを含むものとしてよい。チップ１０１に関しては、オーバーパッシベーションスキーム１０２のパターン形成回路層は、パッシベーション層５内の開口部を通してＩＣ構造６ａの細線スキーム６に接続することができる。

スーパーディスクリートキャパシタ９４およびスーパーディスクリートインダクタ９５をチップ１０１のオーバーパッシベーションスキーム１０２の前記のパターン形成回路層上に設け、ビスマス、インジウム、スズ鉛合金、スズ銀合金、またはスズ銀銅合金を含む複数のハンダボール１１１ｅを通してこのパターン形成回路層に接続することができる。例えば、ディスクリートキャパシタ９４およびディスクリートインダクタ９５をチップ１０１のオーバーパッシベーションスキーム１０２上に実装するためのプロセスは、スズ鉛合金、スズ銀合金、またはスズ銀銅合金を含有するハンダペーストを、パターン形成回路層８０１、８０２、もしくは８０３、またはチップ１０１のオーバーパッシベーションスキーム１０２内の金属トレース８１、８１Ｐ、８２、８３、８３’、８３ｒ、および８５の最上位ポリマー層内の開口部によって適宜露出される、複数の接点上にスクリーン印刷し、次いで、ディスクリートキャパシタ９４およびディスクリートインダクタ９５をハンダペースト上に載せ、次いで、ハンダペーストのリフローまたは加熱を行って固体ハンダボール１１１ｅを形成しディスクリートキャパシタ９４およびディスクリートインダクタ９５をチップ１０１に接合することによって実行されうる。

チップ１０１は、接着剤の別の薄膜１３５を使用してチップ１０１のシリコン基板１をＢＧＡ基板１１７の上部側に接着することによってＢＧＡ基板１１７上に実装することができる。メモリチップ１００をチップ１０１のオーバーパッシベーションスキーム１０２内のパターン形成回路層上に設け、１０から１００マイクロメートルまでの範囲、または５０から２００マイクロメートルまでの範囲など、５マイクロメートルより大きい厚さを有する銅バンプもしくはポスト、ハンダボールもしくはバンプ、ニッケルバンプもしくはポスト、または金バンプもしくはポストなどの複数の金属ボール、バンプ、またはポスト１３２を通してこのパターン形成回路層に接続することができ、隣接する金属ボール、バンプ、またはポスト１３２の間のピッチは、１０から１００マイクロメートルまでの範囲など、１０マイクロメートルを超える大きさとしてよい。ポリマーなどのアンダーフィル１０７をチップ１０１とメモリチップ１００との間の間隙内に充填し、金属ボール、バンプ、またはポスト１３２を取り囲む。

メモリチップ１００をチップ１０１上に実装するプロセスに関して、金属ボール、バンプ、またはポスト１３２は、元々メモリチップ上に形成することができ、次いで、金属ボール、バンプ、またはポスト１３２を、パターン形成回路層８０１、８０２、もしくは８０３、またはチップ１０１のオーバーパッシベーションスキーム１０２内の金属トレース８１、８１Ｐ、８２、８３、８３’、８３ｒ、または８５の最上位ポリマー層内の開口部によって適宜露出される、複数の接点と接合することができる。例えば、メモリチップ１００をチップ１０１上に実装するためのプロセスは、スズ鉛合金、スズ銀合金、またはスズ銀銅合金を含有するハンダペーストを、パターン形成回路層８０１、８０２、もしくは８０３、またはチップ１０１のオーバーパッシベーションスキーム１０２内の金属トレース８１、８１Ｐ、８２、８３、８３’、８３ｒ、または８５の最上位ポリマー層内の開口部によって適宜露出される、接点上にスクリーン印刷し、次いで、メモリチップ１００上に予成形された金属ボール、バンプ、またはポスト１３２をハンダペースト上に載せ、次いで、ハンダペーストのリフローまたは加熱を行って固体ハンダを形成し金属ボール、バンプ、またはポスト１３２をチップ１０１に接合することによって実行されうる。あるいは、金属ボール、バンプ、またはポスト１３２は、図８Ａ〜８Ｆ、１０Ａ〜１０Ｅ、１５Ｌ、１５Ｍ、１６Ｍ、および２０に示されているように、チップ１０１のオーバーパッシベーションスキーム１０２の前記の金属バンプ８９によって元々構成することができ、次いで、金属ボール、バンプ、またはポスト１３２が、メモリチップ１００と接合されうる。

ワイヤボンディング接合ワイヤ１１９ａのうちの１つを、例えば、オーバーパッシベーションスキーム１０２内のパターン形成回路層８０１のバルク金属層８０１２上に、オーバーパッシベーションスキーム１０２内のパターン形成回路層８０２のバルク金属層８０２２上に、オーバーパッシベーションスキーム１０２内のパターン形成回路層８０３のバルク金属層８０３２上に、オーバーパッシベーションスキーム１０２内の金属トレース８１上に、オーバーパッシベーションスキーム１０２内の金属トレース８１Ｐ上に、オーバーパッシベーションスキーム１０２内の金属トレース８２上に、オーバーパッシベーションスキーム１０２内の金属トレース８３上に、オーバーパッシベーションスキーム１０２内の金属トレース８３’上に、オーバーパッシベーションスキーム１０２内の金属トレース８３ｒ上に、またはオーバーパッシベーションスキーム１０２内の金属トレース８５上に接合して、チップ１０１をＢＧＡ基板１１７に接続することができる。

低電力消費設計のために、ワイドビット／スモールドライバインターフェイス回路１０９をメモリチップ１００とチップ１０１との間に設けることができる。チップ１０１は、メモリチップ１００に接続されている複数の入出力（Ｉ／Ｏ）パッドを有し、Ｉ／Ｏパッドのそれぞれは、ＥＳＤ保護回路に接続されないか、またはより小さなＥＳＤ保護回路とチップ１０１内のドライバまたはレシーバに接続され、ドライバは、０．０１から１０ｐＦまでの範囲、好ましくは０．１から１０ｐＦまでの範囲、好ましくは０．１から５ｐＦまでの範囲、好ましくは０．１から３ｐＦまでの範囲、好ましくは０．１から２ｐＦまでの範囲、好ましくは０．１から１ｐＦまでの範囲、好ましくは０．０１から１ｐＦまでの範囲の出力キャパシタンスを有し、レシーバは、０．０１から２０ｐＦまでの範囲、好ましくは０．１から１０ｐＦまでの範囲、好ましくは０．１から５ｐＦまでの範囲、好ましくは０．１から３ｐＦまでの範囲、好ましくは０．１から２ｐＦまでの範囲、好ましくは０．１から１ｐＦまでの範囲、好ましくは０．０１から１ｐＦまでの範囲の入力キャパシタンスを有する。メモリチップ１００は、チップ１０１に接続されている複数のＩ／Ｏパッドを有し、Ｉ／Ｏパッドのそれぞれは、ＥＳＤ保護回路に接続されないか、またはより小さなＥＳＤ保護回路とチップ１００内のドライバまたはレシーバに接続され、ドライバは、０．０１から１０ｐＦまでの範囲、好ましくは０．１から１０ｐＦまでの範囲、好ましくは０．１から５ｐＦまでの範囲、好ましくは０．１から３ｐＦまでの範囲、好ましくは０．１から２ｐＦまでの範囲、好ましくは０．１から１ｐＦまでの範囲、好ましくは０．０１から１ｐＦまでの範囲の出力キャパシタンスを有し、レシーバは、０．０１から２０ｐＦまでの範囲、好ましくは０．１から１０ｐＦまでの範囲、好ましくは０．１から５ｐＦまでの範囲、好ましくは０．１から３ｐＦまでの範囲、好ましくは０．１から２ｐＦまでの範囲、好ましくは０．１から１ｐＦまでの範囲、好ましくは０．０１から１ｐＦまでの範囲の入力キャパシタンスを有する。チップ１０１とメモリチップ１００との間のデータ幅は、２⁷、２⁸、２⁹、２¹⁰、または２¹¹など、２⁷より大きいものとしてよい。

さらに、低電力消費設計のために、レギュレータなどのグリーン電源（green power supply）回路１０８を備えることができ、スーパーディスクリートキャパシタ９４およびスーパーディスクリートインダクタ９５がハンダボール１１１ｅを使用してチップ１０１上に設けられている。

チップパッケージ５７は、例えば、好適な１つまたは複数のプロセスによって、例えば、複数のメモリチップ１００上に元々形成されている金属ボール、バンプ、またはポスト１３２を、例えば図１５Ｈ、１５Ｋ、１６Ｌ、１７Ｊ、１８Ｉ、または１９Ｈに示されている、複数のチップ１０１に最終的に切断されるウェハ１０のオーバーパッシベーションスキーム１０２内のパターン形成回路層８０１、８０２、または８０３の、最上位ポリマー層内の開口部によって適宜露出される、複数の接点上に接合し、次に、アンダーフィル１０７をウェハ１０と複数のメモリチップ１００との間の間隙内に流し込み、金属ボール、バンプ、またはポスト１３２を取り囲み、次に、表面実装技術（ＳＭＴ）を使用しハンダボール１１１ｅを通して、複数のディスクリートキャパシタ９４および複数のディスクリートインダクタ９５を、例えば図１５Ｈ、１５Ｋ、１６Ｌ、１７Ｊ、１８Ｉ、または１９Ｈに示されている、ウェハ１０のオーバーパッシベーションスキーム１０２内のパターン形成回路層８０１、８０２、または８０３の、最上位ポリマー層内の開口部によって適宜露出される、接点上に接合し、次に、ウェハ１０を切断して、チップ１００および１０１、ディスクリートキャパシタ９４、およびディスクリートインダクタ９５を備える複数の積層ユニットに分離し、次に、接着剤の別の薄膜１３５を使用してチップ１０１をＢＧＡ基板１１７の上部側に接着することによって積層ユニットをＢＧＡ基板１１７の上部側上に実装し、次に、ワイヤボンディングプロセスによってワイヤ１１９ａをチップ１０１に、またＢＧＡ基板１１７に接合し、次に、ＢＧＡ基板１１７の上部側上に、ワイヤ１１９ａ上に、チップ１００および１０１上に、ディスクリートキャパシタ９４上に、およびディスクリートインダクタ９５上に成形コンパウンド１２０を形成し、チップ１００および１０１、ワイヤ１１９ａ、ディスクリートキャパシタ９４、およびディスクリートインダクタ９５を封止し、次いで、ボール植え付けプロセスによってＢＧＡ基板１１７の底部側上にハンダボール１１１ｂを形成することによって形成されうる。

図３６Ｂを参照すると、チップパッケージモジュール１１８ａは、ボールグリッドアレイ（ＢＧＡ）基板１１０、ＢＧＡ基板１１０の上部側上のチップパッケージ５７ａ、ＢＧＡ基板１１０の上部側上の図３６Ａに例示されているチップパッケージ８４、ＢＧＡ基板１１０の上部側の上にあるディスクリートキャパシタ１１２、ならびにＢＧＡ基板１１０の底部側の複数のハンダボール１１１ａを含むことがわかる。ディスクリートキャパシタ１１２をＢＧＡ基板１１０上に設け、複数のハンダボール１１１ｄを通してＢＧＡ基板１１０に接続することができる。チップパッケージモジュール１１８ａのＢＧＡ基板１１０を、プリント回路基板、金属基板、ガラス基板、またはセラミック基板などの基板上に設け、ハンダボール１１１ａを通してその基板に接続することができる。ハンダボール１１１ａおよび１１１ｄは、ビスマス、インジウム、スズ鉛合金、スズ銀合金、またはスズ銀銅合金を含むものとしてよい。図３６Ｂに例示されているチップパッケージ８４の詳細は、図３６Ａに例示されているようなチップパッケージ８４の詳細として参照することができ、図３６Ｂに示されているようなチップパッケージ８４を形成するプロセスは、図３６Ａに例示されているようなチップパッケージ８４を形成するプロセスとして参照することができる。図３６Ｂに示されている直線５は、前記のパッシベーション層を示し、図３６Ｂに示されている直線１ａは、薄化シリコン基板１の前記の裏面を示している。

チップパッケージ５７ａは、ボールグリッドアレイ（ＢＧＡ）基板１１７、ＢＧＡ基板１１７の上部側上のチップ１０１ａ、チップ１０１ａの上に、またＢＧＡ基板１１７の上にある、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップまたはスタティックランダムアクセスメモリ（ＳＲＡＭ）チップなどのメモリチップ１００、ＢＧＡ基板１１７の底部側上のビスマス、インジウム、スズ鉛合金、スズ銀合金、もしくはスズ銀銅合金を含む複数のハンダボール１１１ｂ、チップ１０１ａの上に、またＢＧＡ基板１１７の上にあるスーパーディスクリートキャパシタ９４、チップ１０１ａの上に、またＢＧＡ基板１１７の上にあるスーパーディスクリートインダクタ９５、ならびにチップ１００および１０１ａ、ディスクリートキャパシタ９４、およびディスクリートインダクタ９５を封入する、ＢＧＡ基板１１７の上部側上に、チップ１００および１０１ａ上に、ディスクリートキャパシタ９４上に、およびディスクリートインダクタ９５上にある、ポリマーまたはエポキシ系材料などの成形コンパウンド１２０を収容する。チップパッケージ５７ａのＢＧＡ基板１１７を、ＢＧＡ基板１１０上に設け、ハンダボール１１１ｂを通してＢＧＡ基板１１０に接続することができる。

チップ１０１ａは、ｘ８６アーキテクチャを使用して設計された中央演算処理装置（ＣＰＵ）チップ、ＡＲＭ、Ｓｔｒｏｎｇ ＡＲＭ、またはＭＩＰなどの非ｘ８６アーキテクチャを使用して設計された中央演算処理装置（ＣＰＵ）チップ、ベースバンドチップ、グラフィックスプロセッシングユニット（ＧＰＵ）チップ、デジタル信号処理（ＤＳＰ）チップ、全地球測位システム（ＧＰＳ）チップ、Bluetoothチップ、無線ローカルエリアネットワーク（ＷＬＡＮ）チップ、ベースバンド回路ブロックを含まない、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロック、無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロック、およびｘ８６アーキテクチャを使用して、または非ｘ８６アーキテクチャを使用して設計された中央演算処理装置（ＣＰＵ）回路ブロックを含むシステムオンチップ（ＳＯＣ）、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロックを含まない、ベースバンド回路ブロック、無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロック、およびｘ８６アーキテクチャを使用して、または非ｘ８６アーキテクチャを使用して設計された中央演算処理装置（ＣＰＵ）回路ブロックを含むシステムオンチップ（ＳＯＣ）、無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロックを含まない、ベースバンド回路ブロック、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロック、およびｘ８６アーキテクチャを使用して、または非ｘ８６アーキテクチャを使用して設計された中央演算処理装置（ＣＰＵ）回路ブロックを含むシステムオンチップ（ＳＯＣ）、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロックおよび中央演算処理装置（ＣＰＵ）回路ブロックを含まない、ベースバンド回路ブロックおよび無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロックを含むシステムオンチップ（ＳＯＣ）、ベースバンド回路ブロックおよび中央演算処理装置（ＣＰＵ）回路ブロックを含まない、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロックおよび無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロックを含むシステムオンチップ（ＳＯＣ）、またはグラフィックスプロセッシングユニット（ＧＰＵ）回路ブロック、ベースバンド回路ブロック、デジタル信号処理（ＤＳＰ）回路ブロック、無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロック、およびｘ８６アーキテクチャを使用して、または非ｘ８６アーキテクチャを使用して設計された中央演算処理装置（ＣＰＵ）回路ブロックを含むシステムオンチップ（ＳＯＣ）とすることができる。あるいは、チップ１０１ａは、中央演算処理装置（ＣＰＵ）回路ブロック、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロック、ベースバンド回路ブロック、デジタル信号処理（ＤＳＰ）回路ブロック、Bluetooth回路ブロック、全地球測位システム（ＧＰＳ）回路ブロック、および／または無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロックを含むチップとすることができる。チップ１０１ａ、グラフィックスプロセッシングユニット（ＧＰＵ）チップ、またはチップ１０１ａ内のグラフィックスプロセッシングユニット（ＧＰＵ）回路ブロックは、２Ｄまたは３Ｄビデオディスプレイ用に設計することができ、ＢＧＡ基板１１７および１１０、ならびにハンダボール１１１ａおよび１１１ｂを通して、３Ｄテレビ（３Ｄ ＴＶ）などの３Ｄビデオディスプレイ、または３Ｄビデオゲーム機に接続することができる。

チップ１０１ａは、前記の薄化シリコン基板１、ＩＣ構造６ａ、前記のパッシベーション層５、前記のオーバーパッシベーションスキーム１０２、複数のシリコン貫通ビア１１、および金属バンプまたはピラー２７を含む前記の底部スキーム１０３の組み合わせを含み、この組み合わせは、図２５Ｓ、２５Ｔ、２６Ｊ、２６Ｋ、２７Ｔ、２８Ｉ、３０Ｌ、３１Ｉ、３２Ｔ、３３Ｗ、３３Ｙ、および３４Ｇのうちの１つで参照することができ、これらの図に示されているように、薄化シリコン基板１とパッシベーション層５との間にあるＩＣ構造６ａは、前記の内部回路２１、２２、２３、および２４、前記の電圧レギュレータまたはコンバータ回路４１、前記のオフチップバッファ４２、前記のＥＳＤ回路４３、前記の誘電体層３０、前記のビア３０’、細線金属層６０および細線ビアプラグ６０’を含む前記の細線スキーム６などを含むものとしてよい。図３６Ｂにおいて、チップ１０１ａに関して、オーバーパッシベーションスキーム１０２は、薄化シリコン基板１の活性側のパッシベーション層５上に形成され、底部スキーム１０３が、薄化シリコン基板１の裏面１ａに形成される。チップ１０１ａに関して、図２５Ｓ、２５Ｔ、２６Ｊ、２６Ｋ、２７Ｔ、２８Ｉ、３０Ｌ、３１Ｉ、３２Ｔ、３３Ｗ、３３Ｙ、または３４Ｇの前記のビア１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅ、および／または１１ｆを構成するシリコン貫通ビア１１が、薄化シリコン基板１内に形成され、図３６Ｂに例示されているシリコン貫通ビア１１の詳細は、図２４Ｂ〜２４Ｎに例示されているようなシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅの詳細として参照することができ、図３６Ｂに示されているようなシリコン貫通ビア１１を形成するプロセスは、図２４Ｂ〜２４Ｎに例示されているようなシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅを形成するプロセスとして参照することができる。チップ１０１ａに関して、底部スキーム１０３の金属層は、シリコン貫通ビア１１内のバルク金属層９を通してＩＣ構造６ａの細線スキーム６に、また金属バンプもしくはピラー２７を通してＢＧＡ基板１１７に接続することができ、オーバーパッシベーションスキーム１０２のパターン形成回路層は、パッシベーション層５内の開口部を通してＩＣ構造６ａの細線スキーム６に接続することができる。

チップ１０１ａを、ＢＧＡ基板１１７上に設け、チップ１０１ａの底部スキーム１０３の金属バンプまたはピラー２７を通してＢＧＡ基板１１７に接続することができる。ポリマーなどのアンダーフィル（underfill）１０７ａをチップ１０１ａとＢＧＡ基板１１７の上部側との間の間隙内に充填し、金属バンプまたはピラー２７を取り囲む。スーパーディスクリートキャパシタ９４およびスーパーディスクリートスーパーインダクタ９５をビスマス、インジウム、スズ銀合金、スズ銀銅合金、またはスズ鉛合金を含む複数のハンダボール１１１ｅを通してチップ１０１ａのオーバーパッシベーションスキーム１０２内の前記のパターン形成回路層に接続することができる。メモリチップ１００を１０から１００マイクロメートルまでの範囲、または５０から２００マイクロメートルまでの範囲など、５マイクロメートルより大きい厚さを有する銅バンプもしくはポスト、ハンダボールもしくはバンプ、ニッケルバンプもしくはポスト、または金バンプもしくはポストなどの複数の金属ボール、バンプ、またはポスト１３２を通してチップ１０１ａのオーバーパッシベーションスキーム１０２内のパターン形成回路層に接続することができ、隣接する金属ボール、バンプ、またはポスト１３２の間のピッチは、１０から１００マイクロメートルまでの範囲など、１０マイクロメートルを超える大きさとしてよい。金属ボール、バンプ、またはポスト１３２は、元々メモリチップ１００上に形成することができ、次いで、金属ボール、バンプ、またはポスト１３２が、チップ１０１ａと接合されうる。あるいは、金属ボール、バンプ、またはポスト１３２は、図２５Ｔ、２６Ｋ、２７Ｔ、２８Ｉ、３０Ｌ、３１Ｉ、３２Ｔ、３３Ｗ、３３Ｙ、および３４Ｇに示されているように、チップ１０１ａのオーバーパッシベーションスキーム１０２の前記の金属バンプ８９によって元々構成することができ、次いで、金属ボール、バンプ、またはポスト１３２が、メモリチップ１００と接合されうる。ポリマーなどのアンダーフィル１０７をチップ１０１ａとメモリチップ１００との間の間隙内に充填し、金属ボール、バンプ、またはポスト１３２を取り囲む。

低電力消費設計のために、ワイドビット／スモールドライバインターフェイス回路１０９をメモリチップ１００とチップ１０１ａとの間に設けることができる。チップ１０１ａは、メモリチップ１００に接続されている複数の入出力（Ｉ／Ｏ）パッドを有し、Ｉ／Ｏパッドのそれぞれは、ＥＳＤ保護回路に接続されないか、またはより小さなＥＳＤ保護回路とチップ１０１ａ内のドライバまたはレシーバに接続され、ドライバは、０．０１から１０ｐＦまでの範囲、好ましくは０．１から１０ｐＦまでの範囲、好ましくは０．１から５ｐＦまでの範囲、好ましくは０．１から３ｐＦまでの範囲、好ましくは０．１から２ｐＦまでの範囲、好ましくは０．１から１ｐＦまでの範囲、好ましくは０．０１から１ｐＦまでの範囲の出力キャパシタンスを有し、レシーバは、０．０１から２０ｐＦまでの範囲、好ましくは０．１から１０ｐＦまでの範囲、好ましくは０．１から５ｐＦまでの範囲、好ましくは０．１から３ｐＦまでの範囲、好ましくは０．１から２ｐＦまでの範囲、好ましくは０．１から１ｐＦまでの範囲、好ましくは０．０１から１ｐＦまでの範囲の入力キャパシタンスを有する。メモリチップ１００は、チップ１０１ａに接続されている複数のＩ／Ｏパッドを有し、Ｉ／Ｏパッドのそれぞれは、ＥＳＤ保護回路に接続されないか、またはより小さなＥＳＤ保護回路とチップ１００内のドライバまたはレシーバに接続され、ドライバは、０．０１から１０ｐＦまでの範囲、好ましくは０．１から１０ｐＦまでの範囲、好ましくは０．１から５ｐＦまでの範囲、好ましくは０．１から３ｐＦまでの範囲、好ましくは０．１から２ｐＦまでの範囲、好ましくは０．１から１ｐＦまでの範囲、好ましくは０．０１から１ｐＦまでの範囲の出力キャパシタンスを有し、レシーバは、０．０１から２０ｐＦまでの範囲、好ましくは０．１から１０ｐＦまでの範囲、好ましくは０．１から５ｐＦまでの範囲、好ましくは０．１から３ｐＦまでの範囲、好ましくは０．１から２ｐＦまでの範囲、好ましくは０．１から１ｐＦまでの範囲、好ましくは０．０１から１ｐＦまでの範囲の入力キャパシタンスを有する。チップ１０１ａとメモリチップ１００との間のデータ幅は、２⁷、２⁸、２⁹、２¹⁰、または２¹¹など、２⁷より大きいものとしてよい。

さらに、低電力消費設計のために、レギュレータなどのグリーン電源回路１０８を備えることができ、スーパーディスクリートキャパシタ９４およびスーパーディスクリートインダクタ９５がハンダボール１１１ｅを使用してチップ１０１ａ上に設けられている。

チップパッケージ５７ａは、例えば、好適な１つまたは複数のプロセスによって、例えば、複数のメモリチップ１００上に元々形成されている金属ボール、バンプ、またはポスト１３２を、例えば図２５Ｓまたは２６Ｊに示されている、複数のチップ１０１ａに最終的に切断されるウェハ１０のオーバーパッシベーションスキーム１０２内のパターン形成回路層８０１の、ポリマー層９８内の開口部９８０によって露出される、複数の接点上に接合し、次に、アンダーフィル１０７をウェハ１０と複数のメモリチップ１００との間の間隙内に流し込み、金属ボール、バンプ、またはポスト１３２を取り囲み、次に、表面実装技術（ＳＭＴ）を使用しハンダボール１１１ｅを通して、複数のディスクリートキャパシタ９４および複数のディスクリートインダクタ９５を、例えば図２５Ｓまたは２６Ｊに示されている、ウェハ１０のオーバーパッシベーションスキーム１０２内のパターン形成回路層８０１の、ポリマー層９８内の開口部９８０によって露出される、接点上に接合し、次に、ウェハ１０を切断して、チップ１００および１０１ａ、ディスクリートキャパシタ９４、およびディスクリートインダクタ９５を備える複数の積層ユニットに分離し、次に、チップ１０１ａの底部スキーム１０３の金属バンプまたはピラー２７をＢＧＡ基板１１７の上部側上に接合することによって積層ユニットをＢＧＡ基板１１７の上部側上に実装し、次に、アンダーフィル１０７ａをチップ１０１ａとＢＧＡ基板１１７との間の間隙内に流し込みし、金属バンプまたはピラー２７を取り囲み、次に、ＢＧＡ基板１１７の上部側上に、チップ１００および１０１ａ上に、ディスクリートキャパシタ９４上に、およびディスクリートインダクタ９５上にある成形コンパウンド１２０を形成し、チップ１００および１０１ａ、ディスクリートキャパシタ９４、およびディスクリートインダクタ９５を封入し、次いで、ボール植え付けプロセスによってＢＧＡ基板１１７の底部側上にハンダボール１１１ｂを形成することによって形成されうる。

図３６Ｃを参照すると、チップパッケージモジュール１１８ｂは、ボールグリッドアレイ（ＢＧＡ）基板１１０、ＢＧＡ基板１１０の上部側上の積層ユニット１３６、ＢＧＡ基板１１０の上部側上のチップパッケージ８４ａ、ＢＧＡ基板１１０の上部側の上にあるディスクリートキャパシタ１１２、ならびにＢＧＡ基板１１０の底部側上の複数のハンダボール１１１ａを含むことがわかる。ディスクリートキャパシタ１１２をＢＧＡ基板１１０上に設け、複数のハンダボール１１１ｄを通してＢＧＡ基板１１０に接続することができる。チップパッケージモジュール１１８ｂのＢＧＡ基板１１０を、プリント回路基板、金属基板、ガラス基板、またはセラミック基板などの基板上に設け、ハンダボール１１１ａを通してその基板に接続することができる。ハンダボール１１１ａおよび１１１ｄは、ビスマス、インジウム、スズ鉛合金、スズ銀合金、またはスズ銀銅合金を含むものとしてよい。

チップパッケージ８４ａは、ボールグリッドアレイ（ＢＧＡ）基板１１３、ＢＧＡ基板１１３の上部側の上にある２つのダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップ１４０、ＤＲＡＭチップ１４０の上に、またＢＧＡ基板１１３の上にある２つのフラッシュメモリチップ１５０、これらのフラッシュメモリチップ１５０のうちの上部のチップ上にあり、ＤＲＡＭチップ１４０の上にあり、ＢＧＡ基板１１３の上にある特定用途向け集積回路（ＡＳＩＣ）チップ１１５、ＢＧＡ基板１１３の底部側上のビスマス、インジウム、スズ鉛合金、スズ銀合金、もしくはスズ銀銅合金を含む複数のハンダボール１１１ｃ、およびチップ１４０、１５０、および１１５を封入する、ＢＧＡ基板１１３の上部側上の、ポリマーまたはエポキシ系材料などの、成形コンパウンド１１６を収容する。チップパッケージ８４ａのＢＧＡ基板１１３を、ＢＧＡ基板１１０上に設け、ハンダボール１１１ｃを通してＢＧＡ基板１１０に接続することができる。

図３６Ｃに示されている直線５は、前記のパッシベーション層を示し、図３６Ｃに示されている直線１ａは、薄化シリコン基板１の前記の裏面を示している。ＤＲＡＭチップ１４０およびフラッシュメモリチップ１５０は、それぞれ、前記の薄化シリコン基板１、ＩＣ構造６ａ、前記のパッシベーション層５、前記のオーバーパッシベーションスキーム１０２、複数のシリコン貫通ビア１１、および金属バンプまたはピラー２７を含む前記の底部スキーム１０３の組み合わせを含み、この組み合わせは、図２５Ｓ、２５Ｔ、２６Ｊ、２６Ｋ、２７Ｔ、２８Ｉ、３０Ｌ、３１Ｉ、３２Ｔ、３３Ｗ、３３Ｙ、および３４Ｇのうちの１つで参照することができ、これらの図に示されているように、薄化シリコン基板１とパッシベーション層５との間にあるＩＣ構造６ａは、前記の内部回路２１、２２、２３、および２４、前記の電圧レギュレータまたはコンバータ回路４１、前記のオフチップバッファ４２、前記のＥＳＤ回路４３、前記の誘電体層３０、前記のビア３０’、細線金属層６０および細線ビアプラグ６０’を含む前記の細線スキーム６などを含むものとしてよい。図３６Ｃにおいて、チップ１４０および１５０に関して、オーバーパッシベーションスキーム１０２は、薄化シリコン基板１の活性側のパッシベーション層５上に形成され、底部スキーム１０３が、薄化シリコン基板１の裏面１ａに形成される。チップ１４０および１５０に関して、図２５Ｓ、２５Ｔ、２６Ｊ、２６Ｋ、２７Ｔ、２８Ｉ、３０Ｌ、３１Ｉ、３２Ｔ、３３Ｗ、３３Ｙ、または３４Ｇの前記のビア１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅ、および／または１１ｆを構成するシリコン貫通ビア１１が、薄化シリコン基板１内に形成され、図３６Ｃに例示されているシリコン貫通ビア１１の明細は、図２４Ｂ〜２４Ｎに例示されているようなシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅの明細として参照することができ、図３６Ｃに示されているようなシリコン貫通ビア１１を形成するプロセスは、図２４Ｂ〜２４Ｎに例示されているようなシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅを形成するプロセスとして参照することができる。チップ１４０および１５０に関して、金属バンプまたはピラー２７のうちの隣接する２つの間のピッチは、１０から１００マイクロメートルまでの範囲など、１０マイクロメートルを超える大きさとしてよい。チップ１４０および１５０に関して、底部スキーム１０３の金属層は、シリコン貫通ビア１１内のバルク金属層９を通してＩＣ構造６ａの細線スキーム６に接続することができ、オーバーパッシベーションスキーム１０２のパターン形成回路層は、パッシベーション層５内の開口部を通してＩＣ構造６ａの細線スキーム６に接続することができる。

チップパッケージ８４ａは、例えば、好適な１つまたは複数のプロセスによって、例えば、以下のステップによって形成されうる。最初に、ＤＲＡＭチップ１４０（上部のチップ）上に元々形成されている金属バンプまたはピラー２７を、例えば、図２５Ｓまたは２６Ｊに示されているように、ポリマー層９８内の開口部９８０によって露出されているパターン形成回路層８０１の複数の接点８０１ａであってよい、複数のＤＲＡＭチップ１４０（底部のチップ）に最終的に切断される、ウェハのオーバーパッシベーションスキーム１０２の複数の接点上に接合することができる。次に、フラッシュメモリチップ１５０（底部のチップ）上に元々形成されている金属バンプまたはピラー２７を、例えば、図２５Ｓまたは２６Ｊに示されているように、ポリマー層９８内の開口部９８０によって露出されているパターン形成回路層８０１の複数の接点８０１ａであってよい、ＤＲＡＭチップ１４０（上部のチップ）のオーバーパッシベーションスキーム１０２の複数の接点上に接合することができる。次に、フラッシュメモリチップ１５０（上部のチップ）上に元々形成されている金属バンプまたはピラー２７を、例えば、図２５Ｓまたは２６Ｊに示されているように、ポリマー層９８内の開口部９８０によって露出されているパターン形成回路層８０１の複数の接点８０１ａであってよい、フラッシュメモリチップ１５０（底部のチップ）のオーバーパッシベーションスキーム１０２の複数の接点上に接合することができる。次に、ＡＳＩＣチップ１１５を、例えば、図２５Ｓまたは２６Ｊに示されているように、ポリマー層９８内の開口部９８０によって露出されているパターン形成回路層８０１の複数の接点８０１ａであってよい、フラッシュメモリチップ１５０（上部のチップ）のオーバーパッシベーションスキーム１０２の複数の接点上に、スズ鉛合金、スズ銀合金、もしくはスズ銀銅合金を含む複数のハンダペーストをフラッシュメモリチップ１５０（上部のチップ）のオーバーパッシベーションスキーム１０２の接点上にスクリーン印刷し、次に、ＡＳＩＣチップ１１５上に予成形されている、１０から３００マイクロメートルまでの範囲の厚さを有する、スズ鉛合金、スズ銀合金、もしくはスズ銀銅合金などのスズ含有バンプまたは１０から１００マイクロメートルまでの範囲の厚さを有する銅ポストなどの複数の金属バンプをハンダペースト上に載せ、次いで、ハンダペーストのリフローまたは加熱を行って固体ハンダボール１１１ｆを形成しＡＳＩＣチップ１１５を上部のフラッシュメモリチップ１５０の接点に接合することによって、ビスマス、インジウム、スズ鉛合金、スズ銀合金、またはスズ銀銅合金を含有する複数のハンダボールにより接合することができる。次に、ウェハを切断して、２つのＤＲＡＭチップ１４０、２つのフラッシュメモリチップ１５０、およびＡＳＩＣチップ１１５を含む複数の積層ユニットに分離することができる。次に、分離されている積層ユニットのうちの１つの中のＤＲＡＭチップ１４０（底部のチップ）上に元々形成されている金属バンプまたはピラー２７をＢＧＡ基板１１３上に設けることができる。次に、成形コンパウンド１１６が、ＢＧＡ基板１１３の上部側上に形成され、２つのＤＲＡＭチップ１４０、２つのフラッシュメモリチップ１５０、およびＡＳＣＩチップ１１５を封入し、これは、底部のＤＲＡＭチップ１４０とＢＧＡ基板１１３との間の間隙内に、また上部のＤＲＡＭチップ１４０と底部のＤＲＡＭチップ１４０との間の間隙内に、また底部のフラッシュメモリチップ１５０と上部のＤＲＡＭチップ１４０との間の間隙内に、また上部のフラッシュメモリチップ１５０と底部のフラッシュメモリチップ１５０との間の間隙内に、またＡＳＩＣチップ１１５と上部のフラッシュメモリチップ１５０との間の間隙内に流れ込み、金属バンプまたはピラー２７およびハンダボール１１１ｆを取り囲むことができる。次に、ハンダボール１１１ｃが、ＢＧＡ基板１１３の底部側に形成されうる。

積層ユニット１３６は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップまたはスタティックランダムアクセスメモリ（ＳＲＡＭ）チップなどのメモリチップ１００ａ、メモリチップ１００ａ上のチップ１０１ｂ、メモリチップ１００ａ上のスーパーディスクリートキャパシタ９４、およびメモリチップ１００ａ上のスーパーディスクリートインダクタ９５を含む。

チップ１０１ｂは、ｘ８６アーキテクチャを使用して設計された中央演算処理装置（ＣＰＵ）チップ、ＡＲＭ、Ｓｔｒｏｎｇ ＡＲＭ、またはＭＩＰなどの非ｘ８６アーキテクチャを使用して設計された中央演算処理装置（ＣＰＵ）チップ、ベースバンドチップ、グラフィックスプロセッシングユニット（ＧＰＵ）チップ、デジタル信号処理（ＤＳＰ）チップ、全地球測位システム（ＧＰＳ）チップ、Bluetoothチップ、無線ローカルエリアネットワーク（ＷＬＡＮ）チップ、ベースバンド回路ブロックを含まない、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロック、無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロック、およびｘ８６アーキテクチャを使用して、または非ｘ８６アーキテクチャを使用して設計された中央演算処理装置（ＣＰＵ）回路ブロックを含むシステムオンチップ（ＳＯＣ）、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロックを含まない、ベースバンド回路ブロック、無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロック、およびｘ８６アーキテクチャを使用して、または非ｘ８６アーキテクチャを使用して設計された中央演算処理装置（ＣＰＵ）回路ブロックを含むシステムオンチップ（ＳＯＣ）、無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロックを含まない、ベースバンド回路ブロック、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロック、およびｘ８６アーキテクチャを使用して、または非ｘ８６アーキテクチャを使用して設計された中央演算処理装置（ＣＰＵ）回路ブロックを含むシステムオンチップ（ＳＯＣ）、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロックおよび中央演算処理装置（ＣＰＵ）回路ブロックを含まない、ベースバンド回路ブロックおよび無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロックを含むシステムオンチップ（ＳＯＣ）、ベースバンド回路ブロックおよび中央演算処理装置（ＣＰＵ）回路ブロックを含まない、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロックおよび無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロックを含むシステムオンチップ（ＳＯＣ）、またはグラフィックスプロセッシングユニット（ＧＰＵ）回路ブロック、ベースバンド回路ブロック、デジタル信号処理（ＤＳＰ）回路ブロック、無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロック、およびｘ８６アーキテクチャを使用して、または非ｘ８６アーキテクチャを使用して設計された中央演算処理装置（ＣＰＵ）回路ブロックを含むシステムオンチップ（ＳＯＣ）とすることができる。あるいは、チップ１０１ｂは、中央演算処理装置（ＣＰＵ）回路ブロック、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロック、ベースバンド回路ブロック、デジタル信号処理（ＤＳＰ）回路ブロック、Bluetooth回路ブロック、全地球測位システム（ＧＰＳ）回路ブロック、および／または無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロックを含むチップとすることができる。チップ１０１ｂ、グラフィックスプロセッシングユニット（ＧＰＵ）チップ、またはチップ１０１ｂ内のグラフィックスプロセッシングユニット（ＧＰＵ）回路ブロックは、２Ｄまたは３Ｄビデオディスプレイ用に設計することができ、ＢＧＡ基板１１０およびハンダボール１１１ａを通して、３Ｄテレビ（３Ｄ ＴＶ）などの３Ｄビデオディスプレイ、または３Ｄビデオゲーム機に接続することができる。

メモリチップ１００ａは、前記の薄化シリコン基板１、ＩＣ構造６ａ、前記のパッシベーション層５、前記のオーバーパッシベーションスキーム１０２、複数のシリコン貫通ビア１１、および金属バンプまたはピラー２７を含む前記の底部スキーム１０３の組み合わせを含み、この組み合わせは、図２５Ｓ、２５Ｔ、２６Ｊ、２６Ｋ、２７Ｔ、２８Ｉ、３０Ｌ、３１Ｉ、３２Ｔ、３３Ｗ、３３Ｙ、および３４Ｇのうちの１つで参照することができ、これらの図に示されているように、薄化シリコン基板１とパッシベーション層５との間あるＩＣ構造６ａは、前記の内部回路２１、２２、２３、および２４、前記の電圧レギュレータまたはコンバータ回路４１、前記のオフチップバッファ４２、前記のＥＳＤ回路４３、前記の誘電体層３０、前記のビア３０’、細線金属層６０および細線ビアプラグ６０’を含む前記の細線スキーム６などを含むものとしてよい。図３６Ｃにおいて、メモリチップ１００ａに関して、オーバーパッシベーションスキーム１０２は、薄化シリコン基板１の活性側のパッシベーション層５上に形成され、底部スキーム１０３が、薄化シリコン基板１の裏面１ａに形成される。メモリチップ１００ａに関して、図２５Ｓ、２５Ｔ、２６Ｊ、２６Ｋ、２７Ｔ、２８Ｉ、３０Ｌ、３１Ｉ、３２Ｔ、３３Ｗ、３３Ｙ、または３４Ｇの前記のビア１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅ、および／または１１ｆを構成するシリコン貫通ビア１１が、薄化シリコン基板１内に形成され、図３６Ｃに例示されているシリコン貫通ビア１１の詳細は、図２４Ｂ〜２４Ｎに例示されているようなシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅの詳細として参照することができ、図３６Ｃに示されているようなシリコン貫通ビア１１を形成するプロセスは、図２４Ｂ〜２４Ｎに例示されているようなシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅを形成するプロセスとして参照することができる。メモリチップ１００ａに関して、金属バンプまたはピラー２７のうちの隣接する２つの間のピッチは、１０から１００マイクロメートルまでの範囲など、１０マイクロメートルを超える大きさとしてよい。メモリチップ１００ａに関して、底部スキーム１０３の金属層は、シリコン貫通ビア１１内のバルク金属層９を通してＩＣ構造６ａの細線スキーム６に、また金属バンプもしくはピラー２７を通してＢＧＡ基板１１０に接続することができ、オーバーパッシベーションスキーム１０２の金属層は、パッシベーション層５内の開口部を通してＩＣ構造６ａの細線スキーム６に接続することができる。

積層ユニット１３６を、メモリチップ１００ａの底部スキーム１０３の金属バンプまたはピラー２７を通してＢＧＡ基板１１７上に構成することができ、積層ユニット１３６のメモリチップ１００ａをＢＧＡ基板１１０上に設け、金属バンプまたはピラー２７を通してＢＧＡ基板１１０に接続することができる。例えば、積層ユニット１３６のメモリチップ１００ａをＢＧＡ基板１１０の上部側上に実装するためのプロセスは、スズ鉛合金、スズ銀合金、もしくはスズ銀銅合金を含むハンダペーストをＢＧＡ基板１１０の複数の接点上にスクリーン印刷し、次に、メモリチップ１００ａ上に予成形された金属バンプまたはピラー２７をハンダペースト上に載せ、次いで、ハンダペーストのリフローまたは加熱を行って固体ハンダを形成し金属バンプまたはピラー２７をＢＧＡ基板１１０の接点に接合することによって実行されうる。ポリマーなどのアンダーフィル１０７ｂをメモリチップ１００ａとＢＧＡ基板１１０の上部側との間の間隙内に充填し、金属バンプまたはピラー２７を取り囲む。

スーパーディスクリートキャパシタ９４およびスーパーディスクリートインダクタ９５をメモリチップ１００ａのオーバーパッシベーションスキーム１０２内の前記のパターン形成回路層上に設けて、ビスマス、インジウム、スズ銀合金、スズ銀銅合金、またはスズ鉛合金を含む複数のハンダボール１１１ｅを通してメモリチップ１００ａのオーバーパッシベーションスキーム１０２内の前記のパターン形成回路層に接続することができる。例えば、ディスクリートキャパシタ９４およびディスクリートインダクタ９５をメモリチップ１００ａのオーバーパッシベーションスキーム１０２上に実装するためのプロセスは、スズ鉛合金、スズ銀合金、またはスズ銀銅合金を含有するハンダペーストを、メモリチップ１００ａの、例えば図２５Ｓまたは２６Ｊに示されている、オーバーパッシベーションスキーム１０２内のパターン形成回路層８０１の、ポリマー層９８内の開口部９８０によって露出される、複数の接点上にスクリーン印刷し、次いで、ディスクリートキャパシタ９４およびディスクリートインダクタ９５をハンダペースト上に載せ、次いで、ハンダペーストのリフローまたは加熱を行って固体ハンダボール１１１ｅを形成しディスクリートキャパシタ９４およびディスクリートインダクタ９５をメモリチップ１００ａに接合することによって実行されうる。

チップ１０１ｂは、前記のシリコン基板１、ＩＣ構造６ａ、前記のパッシベーション層５、および前記のオーバーパッシベーションスキーム１０２の組み合わせを含み、この組み合わせは、図１Ｂ〜１Ｄ、３Ｂ〜３Ｄ、５Ｂ、５Ｋ、５Ｓ、５Ｕ〜５Ｚ、７Ｂ〜７Ｄ、８Ａ〜８Ｆ、１０Ａ〜１０Ｉ、１２Ｂ〜１２Ｄ、１４Ｂ〜１４Ｄ、１５Ｈ、１５Ｋ〜１５Ｍ、１６Ｌ、１６Ｍ、１７Ｊ、１８Ｉ、１９Ｈ、２０、および２３Ｋのうちの１つとして参照することができ、これらの図に示されているように、シリコン基板１とパッシベーション層５との間にあるＩＣ構造６ａは、前記の内部回路２１、２２、２３、および２４、前記の電圧レギュレータまたはコンバータ回路４１、前記のオフチップバッファ４２、前記のＥＳＤ回路４３および４４、前記の誘電体層３０、前記のビア３０’、細線金属層６０および細線ビアプラグ６０’を含む前記の細線スキーム６などを含むものとしてよい。チップ１０１ｂに関して、オーバーパッシベーションスキーム１０２のパターン形成回路層は、パッシベーション層５内の開口部を通してＩＣ構造６ａの細線スキーム６に、またメモリチップ１００ａもしくはチップ１０１ｂ上に予成形される金属バンプ８９を通してメモリチップ１００ａのオーバーパッシベーションスキーム１０２のパターン形成回路層に接続することができる。

チップ１０１ｂを、メモリチップ１００ａ上に設け、チップ１０１ｂまたはメモリチップ１００ａ上に予成形された金属バンプ８９を通してメモリチップ１００ａに接続することができる。例えば、チップ１０１ｂをメモリチップ１００ａ上に実装するためのプロセスは、スズ鉛合金、スズ銀合金、またはスズ銀銅合金を含有するハンダペーストを、メモリチップ１００ａの、例えば図２５Ｓまたは２６Ｊに示されている、オーバーパッシベーションスキーム１０２内のパターン形成回路層８０１の、ポリマー層９８内の開口部９８０によって露出される、複数の接点上にスクリーン印刷し、次いで、チップ１０１ｂ上に予成形されている、例えば図１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ、１０Ｅ、または１５Ｍに示されている金属バンプ８９をハンダペースト上に載せ、次いで、ハンダペーストのリフローまたは加熱を行って固体ハンダボールを形成しチップ１０１ｂをメモリチップ１００ａに接合することによって実行されうる。あるいは、チップ１０１ｂをメモリチップ１００ａ上に実装するためのプロセスは、スズ鉛合金、スズ銀合金、またはスズ銀銅合金を含有するハンダペーストを、パターン形成回路層８０１、８０２、もしくは８０３、またはチップ１０１ｂのオーバーパッシベーションスキーム１０２内の金属トレース８１、８１Ｐ、８２、８３、８３’、８３ｒ、または８５の最上位ポリマー層内の開口部によって適宜露出される、複数の接点上にスクリーン印刷し、次いで、メモリチップ１００ａ上に予成形されている、例えば図２５Ｔ、２６Ｋ、２７Ｔ、２８Ｉ、３０Ｌ、３１Ｉ，３２Ｔ、３３Ｗ、３３Ｙ、または３４Ｇに示されている金属バンプ８９をハンダペースト上に載せ、次いで、ハンダペーストのリフローまたは加熱を行って固体ハンダボールを形成しチップ１０１ｂをメモリチップ１００ａに接合することによって実行されうる。ポリマーなどのアンダーフィル１０６をメモリチップ１００ａとチップ１０１ｂとの間の間隙内に充填し、メモリチップ１００ａまたはチップ１０１ｂ上に予成形されている金属バンプ８９を封止することができる。

さらに、低電力消費設計のために、ワイドビット／スモールドライバインターフェイス回路１０９をメモリチップ１００ａとチップ１０１ｂとの間に設けることができる。チップ１０１ｂは、メモリチップ１００ａに接続されている複数のＩ／Ｏパッドを有し、Ｉ／Ｏパッドのそれぞれは、ＥＳＤ保護回路に接続されないか、またはより小さなＥＳＤ保護回路とチップ１０１ｂ内のドライバまたはレシーバに接続され、ドライバは、０．０１から１０ｐＦまでの範囲、好ましくは０．１から１０ｐＦまでの範囲、好ましくは０．１から５ｐＦまでの範囲、好ましくは０．１から３ｐＦまでの範囲、好ましくは０．１から２ｐＦまでの範囲、好ましくは０．１から１ｐＦまでの範囲、好ましくは０．０１から１ｐＦまでの範囲の出力キャパシタンスを有し、レシーバは、０．０１から２０ｐＦまでの範囲、好ましくは０．１から１０ｐＦまでの範囲、好ましくは０．１から５ｐＦまでの範囲、好ましくは０．１から３ｐＦまでの範囲、好ましくは０．１から２ｐＦまでの範囲、好ましくは０．１から１ｐＦまでの範囲、好ましくは０．０１から１ｐＦまでの範囲の入力キャパシタンスを有する。メモリチップ１００ａは、チップ１０１ｂに接続されている複数のＩ／Ｏパッドを有し、Ｉ／Ｏパッドのそれぞれは、ＥＳＤ保護回路に接続されないか、またはより小さなＥＳＤ保護回路とチップ１００ａ内のドライバまたはレシーバに接続され、ドライバは、０．０１から１０ｐＦまでの範囲、好ましくは０．１から１０ｐＦまでの範囲、好ましくは０．１から５ｐＦまでの範囲、好ましくは０．１から３ｐＦまでの範囲、好ましくは０．１から２ｐＦまでの範囲、好ましくは０．１から１ｐＦまでの範囲、好ましくは０．０１から１ｐＦまでの範囲の出力キャパシタンスを有し、レシーバは、０．０１から２０ｐＦまでの範囲、好ましくは０．１から１０ｐＦまでの範囲、好ましくは０．１から５ｐＦまでの範囲、好ましくは０．１から３ｐＦまでの範囲、好ましくは０．１から２ｐＦまでの範囲、好ましくは０．１から１ｐＦまでの範囲、好ましくは０．０１から１ｐＦまでの範囲の入力キャパシタンスを有する。チップ１０１ｂとメモリチップ１００ａとの間のデータ幅は、２⁷、２⁸、２⁹、２¹⁰、または２¹¹など、２⁷より大きいものとしてよい。

さらに、低電力消費設計のために、レギュレータなどのグリーン電源回路を備えることができ、スーパーディスクリートキャパシタ９４およびスーパーディスクリートインダクタ９５がハンダボール１１１ｅを使用してメモリチップ１００ａ上に設けられている。

積層ユニット１３６は、例えば、好適な１つまたは複数のプロセスによって、例えば、複数のチップ１０１ｂ上に元々形成されている金属バンプ８９を、例えば図２５Ｓまたは２６Ｊに示されている、複数のメモリチップ１００ａに最終的に切断されるウェハ１０のオーバーパッシベーションスキーム１０２内のパターン形成回路層８０１の、ポリマー層９８内の開口部９８０によって適宜露出される、複数の接点上に接合し、次に、アンダーフィル１０６をウェハ１０と複数のチップ１０１ｂとの間の間隙内に流し込み、金属バンプ８９を取り囲み、次に、表面実装技術（ＳＭＴ）を使用しハンダボール１１１ｅを通して、複数のディスクリートキャパシタ９４および複数のディスクリートインダクタ９５を、例えば図２５Ｓまたは２６Ｊに示されている、ウェハ１０のオーバーパッシベーションスキーム１０２内のパターン形成回路層８０１の、ポリマー層９８内の開口部９８０によって露出される、接点上に接合し、次いで、ウェハ１０を切断して、チップ１００ａおよび１０１ｂ、ディスクリートキャパシタ９４、およびディスクリートインダクタ９５を備える複数の積層ユニット１３６に分離することによって形成されうる。

図３６Ｄを参照すると、チップパッケージモジュール１１８ｃは、ボールグリッドアレイ（ＢＧＡ）基板１１０、ＢＧＡ基板１１０の上部側上の図３６Ｂに例示されているチップパッケージ５７ａ、ＢＧＡ基板１１０の上部側上の図３６Ｃに例示されているチップパッケージ８４ａ、ＢＧＡ基板１１０の上部側の上にあるディスクリートキャパシタ１１２、ならびにＢＧＡ基板１１０の底部側上の複数のハンダボール１１１ａを含むことがわかる。ディスクリートキャパシタ１１２をＢＧＡ基板１１０上に設け、複数のハンダボール１１１ｄを通してＢＧＡ基板１１０に接続することができる。チップパッケージモジュール１１８ｃのＢＧＡ基板１１０を、プリント回路基板、金属基板、ガラス基板、またはセラミック基板などの基板上に設け、ハンダボール１１１ａを通してその基板に接続することができる。図３６Ｄに例示されているチップパッケージ５７ａの詳細は、図３６Ｂに例示されているようなチップパッケージ５７ａの詳細として参照することができ、図３６Ｄに示されているようなチップパッケージ５７ａを形成するプロセスは、図３６Ｂに例示されているようなチップパッケージ５７ａを形成するプロセスとして参照することができる。図３６Ｄに例示されているチップパッケージ８４ａの詳細は、図３６Ｃに例示されているようなチップパッケージ８４ａの詳細として参照することができ、図３６Ｄに示されているようなチップパッケージ８４ａを形成するプロセスは、図３６Ｃに例示されているようなチップパッケージ８４ａを形成するプロセスとして参照することができる。チップパッケージ５７ａのＢＧＡ基板１１７を、ＢＧＡ基板１１０上に設け、ハンダボール１１１ｂを通してＢＧＡ基板１１０に接続することができる。チップパッケージ８４ａのＢＧＡ基板１１３を、ＢＧＡ基板１１０上に設け、ハンダボール１１１ｃを通してＢＧＡ基板１１０に接続することができる。ハンダボール１１１ａ、１１１ｂ、１１１ｃ、および１１１ｄは、ビスマス、インジウム、スズ鉛合金、スズ銀合金、またはスズ銀銅合金を含むものとしてよい。図３６Ｄに示されている直線５は、薄化シリコン基板１のところの前記のパッシベーション層を示し、図３６Ｄに示されている直線１ａは、薄化シリコン基板１の前記の裏面を示している。

図３７Ａを参照すると、モジュール１３７は、基板３０１と、基板３０１の上部側上に設けられているワイヤボンディング接合積層メモリボールグリッドアレイ（ＢＧＡ）パッケージ１３８と、基板３０１の上部側上に設けられている積層ダイナミックランダムアクセスメモリ（ＤＲＡＭ）ボールグリッドアレイ（ＢＧＡ）パッケージ１３９と、基板３０１の上部側上に設けられたプロセッサユニット３０３と、ビスマス、インジウム、スズ鉛合金、スズ銀合金、もしくはスズ銀銅合金を含むハンダボール１１１ｇを通して基板３０１の裏面に設けられたディスクリートデバイス３０５と、基板３０１に接続されている２つのコネクタ３０７および３０９と、ビスマス、インジウム、スズ鉛合金、スズ銀合金、もしくはスズ銀銅合金を含むハンダボール１１１ｍを通して基板３０１の裏面に設けられた無線周波（ＲＦ）モジュール３２５と、ビスマス、インジウム、スズ鉛合金、スズ銀合金、もしくはスズ銀銅合金を含むハンダボールを通して基板３０１の上部側および／または裏面に設けられた、Bluetoothチップまたは無線通信デバイスなどの、複数の周辺または通信デバイス（図示せず）と、ビスマス、インジウム、スズ鉛合金、スズ銀合金、もしくはスズ銀銅合金を含むハンダボールを通して基板３０１の上部側および／または裏面に設けられた、パワーマネージメントチップなどの、複数の電源デバイス（図示せず）とを収容することがわかる。

基板３０１は、ＢＴエポキシなどの、エポキシ系ポリマーを含んでいてもよい。ディスクリートデバイス３０５は、ディスクリートキャパシタまたはディスクリートインダクタとすることができ、ハンダボール１１１ｇを通して基板３０１に接続することができる。あるいは、ディスクリートデバイス３０５は、ハンダボール１１１ｇを通して基板３０１の上部側上に設けることができる。ワイヤボンディング接合積層メモリＢＧＡパッケージ１３８は、大容量記憶装置として使用され、積層ＤＲＡＭ ＢＧＡパッケージ１３９は、メインメモリとして使用される。

ＲＦモジュール３２５は、ハンダボール１１１ｍを通して基板３０１に接続することができる。隣り合わせに並べたマルチチップモジュール（ＭＣＭ）フォーマットのＲＦモジュール３２５は、ハンダボール１１１ｍを通して基板３０１の裏面に設けられているボールグリッドアレイ（ＢＧＡ）基板３２７と、接着剤を使用してＢＧＡ基板３２７上に設けられている無線周波（ＲＦ）チップ３２８ａと、ビスマス、インジウム、スズ鉛合金、スズ銀合金、もしくはスズ銀銅合金を含む複数のハンダボール１１１ｎを通してＢＧＡ基板３２７上に設けられている無線周波（ＲＦ）モジュール３２８ｂと、ビスマス、インジウム、スズ鉛合金、スズ銀合金、もしくはスズ銀銅合金を含む複数のハンダボール１１１ｏを通してＢＧＡ基板３２７上に設けられている２つのディスクリートコンポーネント３２９ａおよび３２９ｂとを備えることができる。ＲＦチップ３２８ａは、金線または銅線などの複数のワイヤボンディング接合ワイヤ１１９ｃをＲＦチップ３２８ａに、またＢＧＡ基板３２７に接合することによってＢＧＡ基板３２７に接続することができる。ＲＦチップ３２８ｂは、ハンダボール１１１ｎを通してＢＧＡ基板３２７に接続することができる。ディスクリートキャパシタ、ディスクリートインダクタ、またはディスクリート抵抗器などのディスクリートコンポーネント３２９ａは、ハンダボール１１１ｏを通してＢＧＡ基板３２７に接続することができる。ディスクリートキャパシタ、ディスクリートインダクタ、またはディスクリート抵抗器などのディスクリートコンポーネント３２９ｂは、ハンダボール１１１ｏを通してＢＧＡ基板３２７に接続することができる。ＲＦチップ３２８ａおよび３２８ｂは両方とも、無線周波（ＲＦ）電力増幅器、無線周波（ＲＦ）トランシーバ、無線周波（ＲＦ）ドライバ増幅器、バラン回路、弾性表面波（ＳＡＷ）フィルタ、フィルタ、カプラー、および／またはアイソレータを備えることができる。

ＲＦモジュール３２５は、３Ｇ ＣＤＭＡ（符号分割多元接続）またはＴＤＭＡ ＧＳＭ（登録商標）（時分割多元接続モバイル通信用グローバルシステム）などの無線ＬＡＮ（ＷＬＡＮ）通信および／または携帯電話通信用のＲＦ（音声および／またはデータ）信号を送受信するために使用される。

電源用に、または外部信号用にコネクタ３０７をプリント回路基板（ＰＣＢ）などの基板上の要素の外部回路に接続することができる。コネクタ３０７は、ＵＳＢ ２．０またはＵＳＢ ３．０などのユニバーサルシリアルバス（ＵＳＢ）、高品位マルチメディアインターフェイス（ＨＤＭＩ）、ＤｉｓｐｌａｙＰｏｒｔ、またはＩＥＥＥ １３９４とすることができる。あるいは、コネクタ３０７は、Ｌｉｇｈｔ Ｐｅａｋなどの光コネクタとすることができる。コネクタ３０７は、充電器、３Ｄビデオゲーム機、または３Ｄテレビ（３Ｄ ＴＶ）などの３Ｄビデオディスプレイに接続することができる。コネクタ３０９は、フラットパネルディスプレイ、液晶ディスプレイ（ＬＣＤ）、または３Ｄディスプレイなどのディスプレイに接続することができる。

ワイヤボンディング接合積層メモリＢＧＡパッケージ１３８は、ボールグリッドアレイ（ＢＧＡ）基板１１３ａと、ＢＧＡ基板１１３ａの上部側の上にある複数のメモリチップ１０４ａ、１０４ｂ、１０４ｃ、および１０４ｄと、ＢＧＡ基板１１３ａの底部側上のビスマス、インジウム、スズ鉛合金、スズ銀合金、もしくはスズ銀銅合金を含む複数のハンダボール１１１ｈと、メモリチップ１０４ａ、１０４ｂ、１０４ｃ、および１０４ｄのうちの１つをメモリチップ１０４ａ、１０４ｂ、１０４ｃ、および１０４ｄのうちの他の１つに、またはＢＧＡ基板１１３ａに接続する金線、銅線、もしくはアルミニウム線などの複数のワイヤボンディング接合ワイヤ１１９ｂと、ワイヤボンディング接合ワイヤ１１９ｂおよびメモリチップ１０４ａ、１０４ｂ、１０４ｃ、および１０４ｄを封入する、ＢＧＡ基板１１３ａの上部側上に、ワイヤボンディング接合ワイヤ１１９ｂ上に、およびメモリチップ１０４ａ、１０４ｂ、１０４ｃ、および１０４ｄ上にある、ポリマーまたはエポキシ系材料などの成形コンパウンド１１６とを収容する。ワイヤボンディング接合積層メモリＢＧＡパッケージ１３８を、基板３０１上に設け、ＢＧＡ基板１１３ａの底部側上に形成されたハンダボール１１１ｈを通して基板３０１に接続することができる。ＢＧＡ基板１１３ａは、ＢＴエポキシなどの、エポキシ系ポリマーを含んでいてもよい。メモリチップ１０４ａ、１０４ｂ、１０４ｃ、および１０４ｄのそれぞれは、フラッシュメモリチップまたはダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップとすることができる。メモリチップ１０４ａ、１０４ｂ、１０４ｃ、および１０４ｄのそれぞれは、５１２Ｋビットから２５６Ｇビットまでの範囲など、５１２Ｋビットより大きいメモリサイズを有していてもよい。

メモリチップ１０４ａ、１０４ｂ、１０４ｃ、および１０４ｄは、それぞれ、前記のシリコン基板１、ＩＣ構造６ａ、前記のパッシベーション層５、および前記のオーバーパッシベーションスキーム１０２の組み合わせを含み、この組み合わせは、図１Ｂ〜１Ｄ、３Ｂ〜３Ｄ、５Ｂ、５Ｋ、５Ｓ、５Ｕ〜５Ｚ、７Ｂ〜７Ｄ、８Ａ〜８Ｆ、１０Ａ〜１０Ｉ、１２Ｂ〜１２Ｄ、１４Ｂ〜１４Ｄ、１５Ｈ、１５Ｋ〜１５Ｍ、１６Ｌ、１６Ｍ、１７Ｊ、１８Ｉ、１９Ｈ、２０、および２３Ｋのうちの１つとして参照することができ、これらの図に示されているように、シリコン基板１の上にあり、パッシベーション層５の下にあるＩＣ構造６ａは、前記の内部回路２１、２２、２３、および２４、前記の電圧レギュレータまたはコンバータ回路４１、前記のオフチップバッファ４２、前記のＥＳＤ回路４３および４４、前記の誘電体層３０、前記のビア３０’、細線金属層６０および細線ビアプラグ６０’を含む前記の細線スキーム６などを含むものとしてよい。メモリチップ１０４ａ、１０４ｂ、１０４ｃ、および１０４ｄに関して、オーバーパッシベーションスキーム１０２のパターン形成回路層は、パッシベーション層５内の開口部を通してＩＣ構造６ａの細線スキーム６に接続することができる。図３７Ａに示されている直線５は、前記のパッシベーション層を示している。

メモリチップ１０４ａは、１から５０マイクロメートルまでの範囲の厚さを持つ、ポリマーまたはエポキシ系材料などの接着剤の薄膜１３５を使用してメモリチップ１０４ａのシリコン基板１をＢＧＡ基板１１３ａの上部側に接着することによってＢＧＡ基板１１３ａに実装することができる。メモリチップ１０４ｂは、接着剤の別の薄膜１３５を使用してメモリチップ１０４ｂのシリコン基板１をメモリチップ１０４ａのオーバーパッシベーションスキーム１０２に接着することによってメモリチップ１０４ａ上に実装することができる。メモリチップ１０４ｃは、接着剤の別の薄膜１３５を使用してメモリチップ１０４ｃのシリコン基板１をメモリチップ１０４ｂのオーバーパッシベーションスキーム１０２に接着することによってメモリチップ１０４ｂ上に実装することができる。メモリチップ１０４ｄは、接着剤の別の薄膜１３５を使用してメモリチップ１０４ｄのシリコン基板１をメモリチップ１０４ｃのオーバーパッシベーションスキーム１０２に接着することによってメモリチップ１０４ｃ上に実装することができる。

メモリチップ１０４ｂは、メモリチップ１０４ａの上に被さる右側部分を有し、メモリチップ１０４ａは、メモリチップ１０４ｂの真下にない左側部分を有する。メモリチップ１０４ｂは、メモリチップ１０４ａの側壁からリセスされている左側壁を有する。メモリチップ１０４ｃは、メモリチップ１０４ｂの上に被さる右側部分を有し、メモリチップ１０４ｂは、メモリチップ１０４ｃの真下にない左側部分を有する。メモリチップ１０４ｃは、メモリチップ１０４ｂの側壁からリセスされている左側壁を有する。メモリチップ１０４ｄは、メモリチップ１０４ｃの上に被さる右側部分を有し、メモリチップ１０４ｃは、メモリチップ１０４ｄの真下にない左側部分を有する。メモリチップ１０４ｄは、メモリチップ１０４ｃの側壁からリセスされている左側壁を有する。

メモリチップ１０４ａ、１０４ｂ、１０４ｃ、および１０４ｄは、ワイヤボンディング接合ワイヤ１１９ｂを通してＢＧＡ基板１１３ａに、またワイヤボンディング接合ワイヤ１１９ｂ、ＢＧＡ基板１１３ａ、およびハンダボール１１１ｈを通して基板３０１に、接続されうる。

ワイヤボンディング接合積層メモリＢＧＡパッケージ１３８は、４つのメモリチップ１０４ａ、１０４ｂ、１０４ｃ、および１０４ｄを収容する。あるいは、ワイヤボンディング接合積層メモリＢＧＡパッケージ１３８は、４つより多いメモリチップを収容することもできる。例えば、他の４つのメモリチップを４つのメモリチップ１０４ａ、１０４ｂ、１０４ｃ、および１０４ｄの上に積層し、他の４つのメモリチップを互いに、４つのメモリチップ１０４ａ、１０４ｂ、１０４ｃ、および１０４ｄに、および／またはＢＧＡ基板１１３ａに、ワイヤボンディング接合ワイヤ１１９ｂなどのワイヤボンディング接合ワイヤを通して接続することができる。したがって、８つの積層メモリチップをＢＧＡ基板１１３ａ上に設けることができる。あるいは、他の８つの積層メモリチップを８つの積層メモリチップの上に積層し、他の８つのメモリチップを互いに、８つのメモリチップに、またはＢＧＡ基板１１３ａに、ワイヤボンディング接合ワイヤ１１９ｂなどのワイヤボンディング接合ワイヤを通して接続することができる。したがって、１６個の積層メモリチップをＢＧＡ基板１１３ａ上に設けることができる。上述のように、４から１６個までの範囲の積層メモリチップなど、複数の積層メモリチップをＢＧＡ基板１１３ａの上に設けることができる。

ワイヤボンディング接合ワイヤ１１９ｂのうちの１つを、例えば、オーバーパッシベーションスキーム１０２内のパターン形成回路層８０１のバルク金属層８０１２上に、オーバーパッシベーションスキーム１０２内のパターン形成回路層８０２のバルク金属層８０２２上に、オーバーパッシベーションスキーム１０２内のパターン形成回路層８０３のバルク金属層８０３２上に、オーバーパッシベーションスキーム１０２内の金属トレース８１上に、オーバーパッシベーションスキーム１０２内の金属トレース８１Ｐ上に、オーバーパッシベーションスキーム１０２内の金属トレース８２上に、オーバーパッシベーションスキーム１０２内の金属トレース８３上に、オーバーパッシベーションスキーム１０２内の金属トレース８３’上に、オーバーパッシベーションスキーム１０２内の金属トレース８３ｒ上に、またはオーバーパッシベーションスキーム１０２内の金属トレース８５上に接合して、メモリチップ１０４ａ、１０４ｂ、１０４ｃ、および１０４ｄのうちの１つをメモリチップ１０４ａ、１０４ｂ、１０４ｃ、および１０４ｄのうちの他の１つに、またはＢＧＡ基板１１３ａに接続することができる。

積層ＤＲＡＭ ＢＧＡパッケージ１３９は、ボールグリッドアレイ（ＢＧＡ）基板１１３ｂと、ＢＧＡ基板１１３ｂの上部側の上にある複数のダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップ１４０、１４０ａ、１４０ｂ、および１４０ｃと、ＢＧＡ基板１１３ｂの底部側上のビスマス、インジウム、スズ鉛合金、スズ銀合金、もしくはスズ銀銅合金を含む複数のハンダボール１１１ｋと、ＤＲＡＭチップ１４０、１４０ａ、１４０ｂ、および１４０ｃを封止する、ＢＧＡ基板１１３ｂの上部側上の、またＤＲＡＭチップ１４０ｃ上の、ポリマーまたはエポキシ系材料などの、成形コンパウンド１１６ａとを収容する。積層ＤＲＡＭ ＢＧＡパッケージ１３９を、基板３０１上に設け、ハンダボール１１１ｋを通して基板３０１に接続することができる。ＢＧＡ基板１１３ｂは、ＢＴエポキシなどの、エポキシ系ポリマーを含んでいてもよい。ＤＲＡＭチップ１４０、１４０ａ、１４０ｂ、および１４０ｃのそれぞれは、５１２Ｋビットから２５６Ｇビットまでの範囲など、５１２Ｋビットより大きいメモリサイズを有していてもよい。

ＤＲＡＭチップ１４０は、前記の薄化シリコン基板１、ＩＣ構造６ａ、前記のパッシベーション層５、前記のオーバーパッシベーションスキーム１０２、複数のシリコン貫通ビア１１、および金属バンプまたはピラー２７を含む前記の底部スキーム１０３の組み合わせを含み、この組み合わせは、図２５Ｓ、２５Ｔ、２６Ｊ、２６Ｋ、２７Ｔ、２８Ｉ、３０Ｌ、３１Ｉ、３２Ｔ、３３Ｗ、３３Ｙ、および３４Ｇのうちの１つで参照することができ、これらの図に示されているように、薄化シリコン基板１とパッシベーション層５との間にあるＩＣ構造６ａは、前記の内部回路２１、２２、２３、および２４、前記の電圧レギュレータまたはコンバータ回路４１、前記のオフチップバッファ４２、前記のＥＳＤ回路４３、前記の誘電体層３０、前記のビア３０’、細線金属層６０および細線ビアプラグ６０’を含む前記の細線スキーム６などを含むものとしてよい。図３７Ａにおいて、ＤＲＡＭチップ１４０に関して、オーバーパッシベーションスキーム１０２は、薄化シリコン基板１の活性側のパッシベーション層５上に形成され、底部スキーム１０３が、薄化シリコン基板１の裏面１ａに形成される。ＤＲＡＭチップ１４０に関して、図２５Ｓ、２５Ｔ、２６Ｊ、２６Ｋ、２７Ｔ、２８Ｉ、３０Ｌ、３１Ｉ、３２Ｔ、３３Ｗ、３３Ｙ、または３４Ｇの前記のビア１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅ、および／または１１ｆを構成するシリコン貫通ビア１１が、薄化シリコン基板１内に形成され、図３７Ａに例示されているシリコン貫通ビア１１の詳細は、図２４Ｂ〜２４Ｎに例示されているようなシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅの詳細として参照することができ、図３７Ａに示されているようなシリコン貫通ビア１１を形成するプロセスは、図２４Ｂ〜２４Ｎに例示されているようなシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅを形成するプロセスとして参照することができる。ＤＲＡＭチップ１４０に関して、底部スキーム１０３の金属層は、シリコン貫通ビア１１内のバルク金属層９を通してＩＣ構造６ａの細線スキーム６に接続することができ、オーバーパッシベーションスキーム１０２のパターン形成回路層は、パッシベーション層５内の開口部を通してＩＣ構造６ａの細線スキーム６に接続することができる。

ＤＲＡＭチップ１４０を、ＢＧＡ基板１１３ｂ上に設け、ＤＲＡＭチップ１４０の金属バンプまたはピラー２７を通してＢＧＡ基板１１３ｂに接続することができ、またポリマー、ポリイミド、ベンゾシクロブテン、ポリベンゾオキサゾール、アンダーフィルまたは酸化ケイ素などの誘電体の層４０１をＤＲＡＭチップ１４０とＢＧＡ基板１１３ｂとの間の間隙内に適宜形成し、金属バンプまたはピラー２７を封止することができる。例えば、ＤＲＡＭチップ１４０をＢＧＡ基板１１３ｂ上に実装するためのプロセスは、ビスマス、インジウム、スズ鉛合金、スズ銀合金、もしくはスズ銀銅合金を含むハンダペーストをＢＧＡ基板１１３ｂの複数の接点上にスクリーン印刷し、次いで、ＤＲＡＭチップ１４０上に予成形された金属バンプまたはピラー２７をハンダペースト上に載せ、次いで、ビスマス、インジウム、スズ鉛合金、スズ銀合金、もしくはスズ銀銅合金を含むハンダペーストのリフローまたは加熱を行って固体ハンダボールを形成し、金属バンプまたはピラー２７をＢＧＡ基板１１３ｂの接点に接合することによって、実行されうる。

ＤＲＡＭチップ１４０ａは、前記の薄化シリコン基板１、ＩＣ構造６ａ、前記のパッシベーション層５、金属バンプ８９を含む前記のオーバーパッシベーションスキーム１０２、複数のシリコン貫通ビア１１、および金属バンプもしくはピラー２７を含む前記の底部スキーム１０３の組み合わせを含み、この組み合わせは、図２５Ｔ、２６Ｋ、２７Ｔ、２８Ｉ、３０Ｌ、３１Ｉ、３２Ｔ、３３Ｗ、３３Ｙ、および３４Ｇのうちの１つで参照することができ、これらの図に示されているように、薄化シリコン基板１とパッシベーション層５との間にあるＩＣ構造６ａは、前記の内部回路２１、２２、２３、および２４、前記の電圧レギュレータまたはコンバータ回路４１、前記のオフチップバッファ４２、前記のＥＳＤ回路４３、前記の誘電体層３０、前記のビア３０’、細線金属層６０および細線ビアプラグ６０’を含む前記の細線スキーム６などを含むものとしてよい。図３７Ａにおいて、ＤＲＡＭチップ１４０ａに関して、オーバーパッシベーションスキーム１０２は、薄化シリコン基板１の活性側のパッシベーション層５上に形成され、底部スキーム１０３が、薄化シリコン基板１の裏面１ａに形成される。ＤＲＡＭチップ１４０ａに関して、図２５Ｔ、２６Ｋ、２７Ｔ、２８Ｉ、３０Ｌ、３１Ｉ、３２Ｔ、３３Ｗ、３３Ｙ、または３４Ｇの前記のビア１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅ、および／または１１ｆを構成するシリコン貫通ビア１１が、薄化シリコン基板１内に形成され、図３７Ａに例示されているシリコン貫通ビア１１の詳細は、図２４Ｂ〜２４Ｎに例示されているようなシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅの詳細として参照することができ、図３７Ａに示されているようなシリコン貫通ビア１１を形成するプロセスは、図２４Ｂ〜２４Ｎに例示されているようなシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅを形成するプロセスとして参照することができる。ＤＲＡＭチップ１４０ａに関して、底部スキーム１０３の金属層は、シリコン貫通ビア１１内のバルク金属層９を通してＩＣ構造６ａの細線スキーム６に接続することができ、オーバーパッシベーションスキーム１０２のパターン形成回路層は、パッシベーション層５内の開口部を通してＩＣ構造６ａの細線スキーム６に接続することができる。

ＤＲＡＭチップ１４０ａを、ＤＲＡＭチップ１４０上に設け、ＤＲＡＭチップ１４０ａの金属バンプまたはピラー２７を通してＤＲＡＭチップ１４０に接続することができ、また誘電体の他の層４０１をＤＲＡＭチップ１４０と１４０ａとの間の間隙内に適宜形成して、金属バンプまたはピラー２７を封止することができる。例えば、ＤＲＡＭチップ１４０ａをＤＲＡＭチップ１４０上に実装するためのプロセスは、ビスマス、インジウム、スズ鉛合金、スズ銀合金、またはスズ銀銅合金を含有するハンダペーストを、ＤＲＡＭチップ１４０のオーバーパッシベーションスキーム１０２内のパターン形成回路層８０１の、最上位ポリマー層内の開口部によって適宜露出される、複数の接点上にスクリーン印刷し、次いで、ＤＲＡＭチップ１４０ａ上に予成形された金属バンプまたはピラー２７をハンダペースト上に載せ、次いで、ビスマス、インジウム、スズ鉛合金、スズ銀合金、もしくはスズ銀銅合金を含むハンダペーストのリフローまたは加熱を行って固体ハンダボールを形成し、金属バンプまたはピラー２７をＤＲＡＭチップ１４０のオーバーパッシベーションスキーム１０２内のパターン形成回路層の接点に接合することによって、実行されうる。あるいは、ＤＲＡＭチップ１４０ａをＤＲＡＭチップ１４０上に実装するためのプロセスは、ＤＲＡＭチップ１４０ａ上に予成形されている金属バンプまたはピラー２７を、ＤＲＡＭチップ１４０上に予成形されている、例えば図２５Ｔ、２６Ｋ、２７Ｔ、２８Ｉ、３０Ｌ、３１Ｉ，３２Ｔ、３３Ｗ、３３Ｙ、または３４Ｇに示されている、金属バンプ８９と接合することによって実行されうる。

ＤＲＡＭチップ１４０ｂは、前記の薄化シリコン基板１、ＩＣ構造６ａ、前記のパッシベーション層５、前記の金属パッド、バンプ、またはトレース３４ａ、複数のシリコン貫通ビア１１、および金属バンプまたはピラー２７を含む前記の底部スキーム１０３の組み合わせを含み、この組み合わせは、図２５Ｎ、２５Ｒ、２６Ｉ、２７Ｓ、２８Ｈ、３０Ｎ、３１Ｊ、３２Ｕ、および３３Ｕのうちの１つで参照することができ、これらの図に示されているように、薄化シリコン基板１とパッシベーション層５との間にあるＩＣ構造６ａは、前記の内部回路２１、２２、２３、および２４、前記の電圧レギュレータまたはコンバータ回路４１、前記のオフチップバッファ４２、前記のＥＳＤ回路４３、前記の誘電体層３０、前記のビア３０’、細線金属層６０および細線ビアプラグ６０’を含む前記の細線スキーム６などを含むものとしてよい。ＤＲＡＭチップ１４０ｂに関しては、金属パッド、バンプ、またはトレース３４ａが薄化シリコン基板１の活性側に形成され、底部スキーム１０３が薄化シリコン基板１の裏面１ａに形成される。ＤＲＡＭチップ１４０ｂに関して、図２５Ｎ、２５Ｒ、２６Ｉ、２７Ｓ、２８Ｈ、３０Ｎ、３１Ｊ、３２Ｕ、または３３Ｕの前記のビア１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅ、および／または１１ｆを構成するシリコン貫通ビア１１が、薄化シリコン基板１内に形成され、図３７Ａに例示されているシリコン貫通ビア１１の詳細は、図２４Ｂ〜２４Ｎに例示されているようなシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅの詳細として参照することができ、図３７Ａに示されているようなシリコン貫通ビア１１を形成するプロセスは、図２４Ｂ〜２４Ｎに例示されているようなシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅを形成するプロセスとして参照することができる。ＤＲＡＭチップ１４０ｂに関して、底部スキーム１０３の金属層は、シリコン貫通ビア１１内のバルク金属層９を通してＩＣ構造６ａの細線スキーム６に接続することができ、金属パッド、バンプ、またはトレース３４ａは、パッシベーション層５内の開口部を通してＩＣ構造６ａの細線スキーム６に接続することができる。

ＤＲＡＭチップ１４０ｂは、ＤＲＡＭチップ１４０ａ上に実装され、ＤＲＡＭチップ１４０ａの金属バンプまたはピラー２７を通して、またＤＲＡＭチップ１４０ｂの金属パッド、バンプ、またはトレース３４ａを通してＤＲＡＭチップ１４０ａに、金属パッド、バンプ、もしくはトレース３４ａを金属バンプまたはピラー２７に接合することによって、接続されうる。誘電体の他の層４０１は、ＤＲＡＭチップ１４０ａと１４０ｂとの間の間隙内に適宜形成して、金属バンプまたはピラー２７および金属パッド、バンプ、またはトレース３４ａを封止することができる。

ＤＲＡＭチップ１４０ｃは、前記のシリコン基板１、ＩＣ構造６ａ、前記のパッシベーション層５、および前記のオーバーパッシベーションスキーム１０２の組み合わせを含み、この組み合わせは、図１Ｂ〜１Ｄ、３Ｂ〜３Ｄ、５Ｂ、５Ｋ、５Ｓ、５Ｕ〜５Ｚ、７Ｂ〜７Ｄ、８Ａ〜８Ｆ、１０Ａ〜１０Ｉ、１２Ｂ〜１２Ｄ、１４Ｂ〜１４Ｄ、１５Ｈ、１５Ｋ〜１５Ｍ、１６Ｌ、１６Ｍ、１７Ｊ、１８Ｉ、１９Ｈ、２０、および２３Ｋのうちの１つとして参照することができ、これらの図に示されているように、シリコン基板１とパッシベーション層５との間にあるＩＣ構造６ａは、前記の内部回路２１、２２、２３、および２４、前記の電圧レギュレータまたはコンバータ回路４１、前記のオフチップバッファ４２、前記のＥＳＤ回路４３および４４、前記の誘電体層３０、前記のビア３０’、細線金属層６０および細線ビアプラグ６０’を含む前記の細線スキーム６などを含むものとしてよい。図３７Ａにおいて、ＤＲＡＭチップ１４０ｃに関して、オーバーパッシベーションスキーム１０２は、シリコン基板１の活性側のパッシベーション層５の下に形成される。ＤＲＡＭチップ１４０ｃに関して、オーバーパッシベーションスキーム１０２のパターン形成回路層は、パッシベーション層５内の開口部を通してＩＣ構造６ａの細線スキーム６に接続することができる。

ＤＲＡＭチップ１４０ｃを、ＤＲＡＭチップ１４０ｂ上に設け、ＤＲＡＭチップ１４０ｂの金属バンプまたはピラー２７を通してＤＲＡＭチップ１４０ｂに接続することができ、また誘電体の他の層４０１をＤＲＡＭチップ１４０ｂと１４０ｃとの間の間隙内に適宜形成して、金属バンプまたはピラー２７を封止することができる。例えば、ＤＲＡＭチップ１４０ｃをＤＲＡＭチップ１４０ｂ上に実装するためのプロセスは、ビスマス、インジウム、スズ鉛合金、スズ銀合金、もしくはスズ銀銅合金を含むハンダペーストをＤＲＡＭチップ１４０ｃのオーバーパッシベーションスキーム１０２内の複数の接点上にスクリーン印刷し、次いで、ＤＲＡＭチップ１４０ｂ上に予成形された金属バンプまたはピラー２７をハンダペーストと接合し、次いで、ビスマス、インジウム、スズ鉛合金、スズ銀合金、もしくはスズ銀銅合金を含むハンダペーストのリフローまたは加熱を行って固体ハンダボールを形成し、金属バンプまたはピラー２７をＤＲＡＭチップ１４０ｃの接点に接合することによって、実行されうる。あるいは、ＤＲＡＭチップ１４０ｃをＤＲＡＭチップ１４０ｂ上に実装するためのプロセスは、ＤＲＡＭチップ１４０ｃのオーバーパッシベーションスキーム１０２によって構成される、図８Ａ〜８Ｆ、１０Ａ〜１０Ｅ、１５Ｌ、１５Ｍ、１６Ｍ、および２０で参照できる、金属バンプ８９をＤＲＡＭチップ１４０ｂの金属バンプまたはピラー２７上に接合することによって、実行されうる。

ＤＲＡＭチップ１４０ｃは、ＤＲＡＭチップ１４０ｂ、１４０ａ、および１４０によって構成されるシリコン貫通ビア１１内のバルク金属層９を通して、またＤＲＡＭチップ１４０ｂ、１４０ａ、および１４０によって構成される金属バンプまたはピラー２７を通してＢＧＡ基板１１３ｂに接続することができる。ＤＲＡＭチップ１４０ｂは、ＤＲＡＭチップ１４０ａおよび１４０によって構成されるシリコン貫通ビア１１内のバルク金属層９を通して、またＤＲＡＭチップ１４０ａおよび１４０によって構成される金属バンプまたはピラー２７を通してＢＧＡ基板１１３ｂに接続することができる。ＤＲＡＭチップ１４０ａは、ＤＲＡＭチップ１４０によって構成されるシリコン貫通ビア１１内のバルク金属層９を通して、またＤＲＡＭチップ１４０によって構成される金属バンプまたはピラー２７を通してＢＧＡ基板１１３ｂに接続することができる。

積層ＤＲＡＭ ＢＧＡパッケージ１３９は、４つのＤＲＡＭチップ１４０、１４０ａ、１４０ｂ、および１４０ｃを収容する。あるいは、積層ＤＲＡＭ ＢＧＡパッケージ１３９は、４つより多いＤＲＡＭチップを収容することもできる。例えば、他の４つのＤＲＡＭチップを４つのＤＲＡＭチップ１４０、１４０ａ、１４０ｂ、および１４０ｃの上に積層することができ、他の４つのＤＲＡＭチップを、互いに、またＤＲＡＭチップ１４０、１４０ａ、１４０ｂ、および１４０ｃに、またＢＧＡ基板１１３ｂに、隣接する２つのＤＲＡＭチップの間の、前記の金属バンプまたはピラー２７、前記の金属バンプ８９、５から５０マイクロメートルまでの範囲もしくは１０から１００マイクロメートルまでの範囲の厚さを有する銅バンプ、５から５０マイクロメートルまでの範囲もしくは１０から１００マイクロメートルまでの範囲の厚さを有するニッケルバンプ、５から３０マイクロメートルまでの範囲もしくは１０から１００マイクロメートルまでの範囲の厚さを有する金バンプ、５から５０マイクロメートルまでの範囲もしくは１０から２００マイクロメートルまでの範囲の厚さを有するハンダバンプ、または下記のマイクロバンプ３１７などの金属相互接続部を通して、接続することができる。したがって、８つの積層ＤＲＡＭチップをＢＧＡ基板１１３ｂ上に設けることができる。あるいは、他の８つの積層ＤＲＡＭチップを８つの積層ＤＲＡＭチップの上に積層し、他の８つのＤＲＡＭチップを、互いに、また８つのＤＲＡＭチップに、またＢＧＡ基板１１３ｂに、隣接する２つのＤＲＡＭチップの間の、前記の金属バンプまたはピラー２７、前記の金属バンプ８９、５から５０マイクロメートルまでの範囲もしくは１０から１００マイクロメートルまでの範囲の厚さを有する銅バンプ、５から５０マイクロメートルまでの範囲もしくは１０から１００マイクロメートルまでの範囲の厚さを有するニッケルバンプ、５から３０マイクロメートルまでの範囲もしくは１０から１００マイクロメートルまでの範囲の厚さを有する金バンプ、５から５０マイクロメートルまでの範囲もしくは１０から２００マイクロメートルまでの範囲の厚さを有するハンダバンプ、または下記のマイクロバンプ３１７などの金属相互接続部を通して、接続することができる。したがって、１６個の積層ＤＲＡＭチップをＢＧＡ基板１１３ｂ上に設けることができる。上述のように、４から１６個までの範囲の積層ＤＲＡＭチップなど、複数の積層ＤＲＡＭチップをＢＧＡ基板１１３ｂの上に設けることができる。

ＢＧＡ基板１１３ｂを、シリコン貫通ビアを備えるシリコン基板と置き換えることができ、ＤＲＡＭチップ１４０を、シリコン基板上に設け、ＤＲＡＭチップ１４０の金属バンプまたはピラー２７を通してシリコン基板に接続することができる。あるいは、ＢＧＡ基板１１３ｂを、貫通ビアを備えるガラス基板と置き換えることができ、ＤＲＡＭチップ１４０を、ガラス基板上に設け、ＤＲＡＭチップ１４０の金属バンプまたはピラー２７を通してガラス基板に接続することができる。あるいは、ＢＧＡ基板１１３ｂを、絶縁体を備える金属基板と置き換えることができ、ＤＲＡＭチップ１４０を、金属基板上に設け、ＤＲＡＭチップ１４０の金属バンプまたはピラー２７を通して金属基板に接続することができる。あるいは、ＢＧＡ基板１１３ｂを、セラミック基板と置き換えることができ、ＤＲＡＭチップ１４０を、セラミック基板上に設け、ＤＲＡＭチップ１４０の金属バンプまたはピラー２７を通してセラミック基板に接続することができる。前記のシリコン基板、ガラス基板、金属基板、またはセラミック基板を、基板３０１上に設け、ハンダボール１１１ｋを通して基板３０１に接続することができる。

プロセッサユニット３０３は、キャッシュメモリチップ３１１と、キャッシュメモリチップ３１１上のチップ３１３と、チップ３１３上のキャッシュメモリチップ３２１と、キャッシュメモリチップ３２１上のヒートスプレッダまたはヒートシンクとを収容することができる。キャッシュメモリチップ３１１は、複数の金属バンプまたはピラー２７を備える底部スキーム１０３を備えることができ、キャッシュメモリチップ３１１を基板３０１上に設け、バンプまたはピラー２７を通して基板３０１に接続することができる。ポリマーなどのアンダーフィル１０７ｃをキャッシュメモリチップ３１１と基板３０１との間の間隙内に充填することができ、これにより金属バンプまたはピラー２７を取り囲む。

チップ３１３をキャッシュメモリチップ３１１上に設け、５から１００マイクロメートルまでの範囲、好ましくは１０から６０マイクロメートルまでの範囲など、５マイクロメートルより大きい厚さを有する複数のマイクロバンプ３１７を通してキャッシュメモリチップ３１１に接続することができる。隣接する２つのマイクロバンプ３１７の間のピッチは、６０マイクロメートルより小さく、好ましくは５から４０マイクロメートルまでの範囲、好ましくは１０から３０マイクロメートルまでの範囲など、４０マイクロメートルより小さいものとしてよい。マイクロバンプ３１７は、キャッシュメモリチップ３１１の金属パッド６００ｂとチップ３１３の金属パッド６００ｃとの間に置くことができ、キャッシュメモリチップ３１１の金属パッド６００ｂを、マイクロバンプ３１７を通してチップ３１３の金属パッド６００ｃに接続することができる。例えば、マイクロバンプ３１７のそれぞれは、２から２０マイクロメートルまでの範囲など、２マイクロメートルより大きい厚さをそれぞれ有する２つのニッケル層と、これら２つのニッケル層の間の、１から３０マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有するアンチモン、ビスマス、インジウム、スズ鉛合金、スズ銀合金、またはスズ銀銅合金を含むハンダとを備えることができる。あるいは、マイクロバンプ３１７のそれぞれは、２から２０マイクロメートルまでの範囲など、２マイクロメートルより大きい厚さをそれぞれ有する２つの銅層と、これら２つの銅層の間の、１から３０マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有するアンチモン、ビスマス、インジウム、スズ鉛合金、スズ銀合金、またはスズ銀銅合金を含むハンダとを備えることができる。あるいは、マイクロバンプ３１７のそれぞれは、２から２０マイクロメートルまでの範囲など、２マイクロメートルより大きい厚さをそれぞれ有する２つの銅層と、これら２つの銅層の間の、２から２０マイクロメートルまでの範囲など、２マイクロメートルより大きい厚さをそれぞれ有する２つのニッケル層と、これら２つのニッケル層の間の、１から３０マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有するアンチモン、ビスマス、インジウム、スズ鉛合金、スズ銀合金、またはスズ銀銅合金を含むハンダとを備えることができる。ポリマーなどの、充填剤を含まないアンダーフィル１０７ｄが、キャッシュメモリチップ３１１とチップ３１３との間の間隙内に充填され、これによりマイクロバンプ３１７が取り囲まれる。

キャッシュメモリチップ３２１をチップ３１３上に設け、５から１００マイクロメートルまでの範囲、好ましくは１０から６０マイクロメートルまでの範囲など、５マイクロメートルより大きい厚さを有する複数のマイクロバンプ３１７ａを通してチップ３１３に接続することができる。隣接する２つのマイクロバンプ３１７ａの間のピッチは、６０マイクロメートルより小さく、好ましくは５から４０マイクロメートルまでの範囲、好ましくは１０から３０マイクロメートルまでの範囲など、４０マイクロメートルより小さいものとしてよい。マイクロバンプ３１７ａのそれぞれは、キャッシュメモリチップ３２１の金属パッド６００ｄとチップ３１３の底部スキーム１０３の接点との間に置くことができ、キャッシュメモリチップ３２１の金属パッド６００ｄを、マイクロバンプ３１７ａを通してチップ３１３の底部スキーム１０３の接点に接続することができる。例えば、マイクロバンプ３１７ａのそれぞれは、２から２０マイクロメートルまでの範囲など、２マイクロメートルより大きい厚さをそれぞれ有する２つのニッケル層と、これら２つのニッケル層の間の、１から３０マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有するアンチモン、ビスマス、インジウム、スズ鉛合金、スズ銀合金、またはスズ銀銅合金を含むハンダとを備えることができる。あるいは、マイクロバンプ３１７ａのそれぞれは、２から２０マイクロメートルまでの範囲など、２マイクロメートルより大きい厚さをそれぞれ有する２つの銅層と、これら２つの銅層の間の、１から３０マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有するアンチモン、ビスマス、インジウム、スズ鉛合金、スズ銀合金、またはスズ銀銅合金を含むハンダとを備えることができる。あるいは、マイクロバンプ３１７ａのそれぞれは、２から２０マイクロメートルまでの範囲など、２マイクロメートルより大きい厚さをそれぞれ有する２つの銅層と、これら２つの銅層の間の、２から２０マイクロメートルまでの範囲など、２マイクロメートルより大きい厚さをそれぞれ有する２つのニッケル層と、これら２つのニッケル層の間の、１から３０マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有するアンチモン、ビスマス、インジウム、スズ鉛合金、スズ銀合金、またはスズ銀銅合金を含むハンダとを備えることができる。ポリマーなどの、充填剤を含まないアンダーフィル１０７ｅが、チップ３１３とキャッシュメモリチップ３２１との間の間隙内に充填され、これによりマイクロバンプ３１７ａが取り囲まれる。

ヒートスプレッダまたはヒートシンク３１５は、１から５０マイクロメートルまでの範囲の厚さを持つ、ポリマーまたはエポキシ系材料などの接着剤の薄膜３１９を使用してヒートスプレッダまたはヒートシンク３１５をキャッシュメモリチップ３２１に接着することによって、キャッシュメモリチップ３２１上に実装することができる。

あるいは、図３８Ａを参照すると、図３７Ａに示されている基板３０１を、ボールグリッドアレイ（ＢＧＡ）基板３０２と置き換えることができることがわかる。ビスマス、インジウム、スズ鉛合金、スズ銀合金、もしくはスズ銀銅合金を含む複数のハンダボール１１１ｚをＢＧＡ基板３０２の裏面に設けることができる。ハンダボール１１１ｚのそれぞれは、ハンダボール１１１ｈと１１１ｋのそれぞれの幅より大きい幅を有する。図３８Ａに示されているモジュール１３７は、図３７Ａに示されているコネクタ３０７および３０９の代わりに外部回路と接続するためにハンダボール１１１ｚを伴うように設計されている、つまり、図３８Ａに示されているモジュール１３７を、ハンダボール１１１ｚを通して、充電器、３Ｄビデオゲーム機、３Ｄテレビ（３Ｄ ＴＶ）などの３Ｄビデオディスプレイ、またはフラットパネルディスプレイ、液晶ディスプレイ（ＬＣＤ）、もしくは３Ｄディスプレイなどのディスプレイに接続することができるということである。図３７Ａ内の要素を示す同じ参照番号で示されている図３８Ａ内の要素は、図３７Ａに例示されている要素と同じ材料およびスペックを有する。

図３７Ｂは、モジュール１３７の別の例を示している。図３７Ｂに示されているモジュール１３７は図３７Ａに示されているモジュールに、チップ３１３上にキャッシュメモリチップ３２１が設けられていないという点、およびヒートスプレッダまたはヒートシンク３１５が接着剤の薄膜３１９を使用してチップ３１３上に実装されているという点を除いて類似している。図３７Ａ内の要素を示す同じ参照番号で示されている図３７Ｂ内の要素は、図３７Ａに例示されている要素と同じ材料およびスペックを有する。

あるいは、図３８Ｂを参照すると、図３７Ｂに示されている基板３０１を、ボールグリッドアレイ（ＢＧＡ）基板３０２と置き換えることができることがわかる。ビスマス、インジウム、スズ鉛合金、スズ銀合金、もしくはスズ銀銅合金を含む複数のハンダボール１１１ｚをＢＧＡ基板３０２の裏面に設けることができる。ハンダボール１１１ｚのそれぞれは、ハンダボール１１１ｈと１１１ｋのそれぞれの幅より大きい幅を有する。図３８Ｂに示されているモジュール１３７は、図３７Ｂに示されているコネクタ３０７および３０９の代わりに外部回路と接続するためにハンダボール１１１ｚを伴うように設計されている、つまり、図３８Ｂに示されているモジュール１３７を、ハンダボール１１１Ｚを通して、充電器、３Ｄビデオゲーム機、３Ｄテレビ（３Ｄ ＴＶ）などの３Ｄビデオディスプレイ、またはフラットパネルディスプレイ、液晶ディスプレイ（ＬＣＤ）、もしくは３Ｄディスプレイなどのディスプレイに接続することができるということである。図３７Ａおよび３７Ｂ内の要素を示す同じ参照番号で示されている図３８Ｂ内の要素は、図３７Ａおよび３７Ｂに例示されている要素と同じ材料およびスペックを有する。

図３７Ｃは、モジュール１３７の別の例を示している。図３７Ｃに示されているモジュール１３７は図３７Ｂに示されているモジュールに、キャッシュメモリチップ３１１１が接着剤３１９ａを使用してキャッシュメモリチップ３１１を基板３０１の上部側に接着することによって基板３０１上に実装されるという点、キャッシュメモリチップ３１１がワイヤボンディングで金線または銅線などの２本のワイヤ１１９ｃをキャッシュメモリチップ３１１の試験金属パッド６００ｓおよび６００ｔに、また基板３０１に接合することによって基板３０１に接続されるという点、および成形コンパウンド３２３が基板３０１上に形成され、ワイヤボンディング接合ワイヤ１１９ｃならびにチップ３１１、３１３、および３２１を封止するという点を除いて、類似している。ヒートスプレッダまたはヒートシンク３１５は、成形コンパウンド３２３によって露わにされ、成形コンパウンド３２３の上面３２３ａと実質的に同一平面上にある表面３１５ａを有する。接着剤３１９ａは、１から５０マイクロメートルまでの範囲の厚さを有するポリマーまたはエポキシ系材料とすることができる。成形コンパウンド３２３も、ポリマーまたはエポキシ系材料とすることができる。図３７Ａおよび３７Ｂ内の要素を示す同じ参照番号で示されている図３７Ｃ内の要素は、図３７Ａおよび３７Ｂに例示されている要素と同じ材料およびスペックを有する。

あるいは、図３８Ｃを参照すると、図３７Ｃに示されている基板３０１を、ボールグリッドアレイ（ＢＧＡ）基板３０２と置き換えることができることがわかる。ビスマス、インジウム、スズ鉛合金、スズ銀合金、もしくはスズ銀銅合金を含む複数のハンダボール１１１ｚをＢＧＡ基板３０２の裏面に設けることができる。ハンダボール１１１ｚのそれぞれは、ハンダボール１１１ｈと１１１ｋのそれぞれの幅より大きい幅を有する。図３８Ｃに示されているモジュール１３７は、図３７Ｃに示されているコネクタ３０７および３０９の代わりに外部回路と接続するためにハンダボール１１１ｚを伴うように設計されている、つまり、図３８Ｃに示されているモジュール１３７を、ハンダボール１１１Ｚを通して、充電器、３Ｄビデオゲーム機、３Ｄテレビ（３Ｄ ＴＶ）などの３Ｄビデオディスプレイ、またはフラットパネルディスプレイ、液晶ディスプレイ（ＬＣＤ）、もしくは３Ｄディスプレイなどのディスプレイに接続することができるということである。図３７Ａ、３７Ｂ、および３７Ｃ内の要素を示す同じ参照番号で示されている図３８Ｃ内の要素は、図３７Ａ、３７Ｂ、および３７Ｃに例示されている要素と同じ材料およびスペックを有する。

図３７Ｄは、モジュール１３７の別の例を示している。図３７Ｄに示されているモジュール１３７は図３７Ａに示されているモジュールに、キャッシュメモリチップ３１１が接着剤３１９ａを使用してキャッシュメモリチップ３１１を基板３０１の上部側に接着することによって基板３０１上に実装されるという点、キャッシュメモリチップ３１１がワイヤボンディングで金線または銅線などの２本のワイヤ１１９ｃをキャッシュメモリチップ３１１の試験金属パッド６００ｓおよび６００ｔに、また基板３０１に接合することによって基板３０１に接続されるという点、および成形コンパウンド３２３が基板３０１上に形成され、ワイヤボンディング接合ワイヤ１１９ｃならびにチップ３１１、３１３、および３２１を封止するという点を除いて、類似している。ヒートスプレッダまたはヒートシンク３１５は、成形コンパウンド３２３によって露わにされ、成形コンパウンド３２３の上面３２３ａと実質的に同一平面上にある表面３１５ａを有する。接着剤３１９ａは、１から５０マイクロメートルまでの範囲の厚さを有するポリマーまたはエポキシ系材料とすることができる。成形コンパウンド３２３も、ポリマーまたはエポキシ系材料とすることができる。図３７Ａ内の要素を示す同じ参照番号で示されている図３７Ｄ内の要素は、図３７Ａに例示されている要素と同じ材料およびスペックを有する。

あるいは、図３８Ｄを参照すると、図３７Ｄに示されている基板３０１を、ボールグリッドアレイ（ＢＧＡ）基板３０２と置き換えることができることがわかる。ビスマス、インジウム、スズ鉛合金、スズ銀合金、もしくはスズ銀銅合金を含む複数のハンダボール１１１ｚをＢＧＡ基板３０２の裏面に設けることができる。ハンダボール１１１ｚのそれぞれは、ハンダボール１１１ｈと１１１ｋのそれぞれの幅より大きい幅を有する。図３８Ｄに示されているモジュール１３７は、図３７Ｄに示されているコネクタ３０７および３０９の代わりに外部回路と接続するためにハンダボール１１１ｚを伴うように設計されている、つまり、図３８Ｄに示されているモジュール１３７を、ハンダボール１１１Ｚを通して、充電器、３Ｄビデオゲーム機、３Ｄテレビ（３Ｄ ＴＶ）などの３Ｄビデオディスプレイ、またはフラットパネルディスプレイ、液晶ディスプレイ（ＬＣＤ）、もしくは３Ｄディスプレイなどのディスプレイに接続することができるということである。図３７Ａおよび３７Ｄ内の要素を示す同じ参照番号で示されている図３８Ｄ内の要素は、図３７Ａおよび３７Ｄに例示されている要素と同じ材料およびスペックを有する。

図３７Ａ、３７Ｂ、３７Ｃ、３７Ｄ、３８Ａ、３８Ｂ、３８Ｃ、または３８Ｄに示されているチップ３１３は、ｘ８６アーキテクチャを使用して設計された中央演算処理装置（ＣＰＵ）チップ、ＡＲＭ、Ｓｔｒｏｎｇ ＡＲＭ、またはＭＩＰなどの非ｘ８６アーキテクチャを使用して設計された中央演算処理装置（ＣＰＵ）チップ、ベースバンドチップ、グラフィックスプロセッシングユニット（ＧＰＵ）チップ、デジタル信号処理（ＤＳＰ）チップ、無線ローカルエリアネットワーク（ＷＬＡＮ）チップ、全地球測位システム（ＧＰＳ）チップ、Bluetoothチップ、ベースバンド回路ブロックを含まない、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロック、無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロック、およびｘ８６アーキテクチャを使用して、または非ｘ８６アーキテクチャを使用して設計された中央演算処理装置（ＣＰＵ）回路ブロックを含むシステムオンチップ（ＳＯＣ）、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロックを含まない、ベースバンド回路ブロック、無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロック、およびｘ８６アーキテクチャを使用して、または非ｘ８６アーキテクチャを使用して設計された中央演算処理装置（ＣＰＵ）回路ブロックを含むシステムオンチップ（ＳＯＣ）、無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロックを含まない、ベースバンド回路ブロック、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロック、およびｘ８６アーキテクチャを使用して、または非ｘ８６アーキテクチャを使用して設計された中央演算処理装置（ＣＰＵ）回路ブロックを含むシステムオンチップ（ＳＯＣ）、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロックおよび中央演算処理装置（ＣＰＵ）回路ブロックを含まない、ベースバンド回路ブロックおよび無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロックを含むシステムオンチップ（ＳＯＣ）、ベースバンド回路ブロックおよび中央演算処理装置（ＣＰＵ）回路ブロックを含まない、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロックおよび無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロックを含むシステムオンチップ（ＳＯＣ）、またはグラフィックスプロセッシングユニット（ＧＰＵ）回路ブロック、ベースバンド回路ブロック、デジタル信号処理（ＤＳＰ）回路ブロック、無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロック、およびｘ８６アーキテクチャを使用して、または非ｘ８６アーキテクチャを使用して設計された中央演算処理装置（ＣＰＵ）回路ブロックを含むシステムオンチップ（ＳＯＣ）とすることができる。あるいは、図３７Ａ、３７Ｂ、３７Ｃ、３７Ｄ、３８Ａ、３８Ｂ、３８Ｃ、または３８Ｄに示されているチップ３１３は、中央演算処理装置（ＣＰＵ）回路ブロック、Bluetooth回路ブロック、全地球測位システム（ＧＰＳ）回路ブロック、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロック、ベースバンド回路ブロック、デジタル信号処理（ＤＳＰ）回路ブロック、および／または無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロックを含むチップとすることができる。チップ３１３、グラフィックスプロセッシングユニット（ＧＰＵ）チップ、またはチップ３１３内のグラフィックスプロセッシングユニット（ＧＰＵ）回路ブロックは、２Ｄまたは３Ｄビデオディスプレイ用に設計することができ、図３７Ａ、３７Ｂ、３７Ｃ、または３７Ｄに示されているような、マイクロバンプ３１７、キャッシュメモリチップ３１１、基板３０１の金属トレース、およびコネクタ３０７を通して、または図３８Ａ、３８Ｂ、３８Ｃ、または３８Ｄに示されているような、マイクロバンプ３１７、キャッシュメモリチップ３１１、ＢＧＡ基板３０２の金属トレース、およびハンダボール１１１ｚを通して、３Ｄテレビ（３Ｄ ＴＶ）などの３Ｄビデオディスプレイ、または３Ｄビデオゲーム機に接続することができる。

図４１を参照すると、図３７Ａ、３７Ｂ、３７Ｃ、３７Ｄ、３８Ａ、３８Ｂ、３８Ｃ、または３８Ｄに示されているＲＦモジュール３２５は、図４１に示されている無線周波（ＲＦ）モジュール３２５と置き換えることができることがわかる。ＲＦモジュール３２５は、クワッドフラットノーリード（ＱＦＮ：quad flat no-lead）パッケージとして設計され、ダイパドル５８０ａおよびリード５８０ｂを付けたリードフレーム、銀エポキシ、ポリイミド、またはアクリルの接着剤５８１ａによってダイパドル５８０ａに取り付けられている無線周波（ＲＦ）チップ３２８ａ、銀エポキシ、ポリイミド、またはアクリルの接着剤５８１ｂによってＲＦチップ３２８ａに取り付けられている無線周波（ＲＦ）チップ３２８ｂ、ＲＦチップ３２８ａおよび３２８ｂをリード５８０ｂに接続する、金線または銅線などの複数のワイヤボンディング接合ワイヤ１１９ｃ、ならびにリードフレーム上に、またＲＦチップ３２８ａおよび３２８ｂの側壁に形成されているカーボンまたはガラス充填剤を収容し、ワイヤボンディング接合ワイヤ１１９ｃを封止する、エポキシまたはポリイミドの封入材料５８２を備える。リード５８０ｂは、ダイパドル（die paddle）５８０ａの周囲に配列される。ＲＦチップ３２８ａおよび３２８ｂは両方とも、無線周波（ＲＦ）電力増幅器、無線周波（ＲＦ）トランシーバ、無線周波（ＲＦ）ドライバ増幅器、バラン回路、弾性表面波（ＳＡＷ）フィルタ、フィルタ、カプラー、および／またはアイソレータを備えることができる。無線周波（ＲＦ）モジュール３２５を、基板３０１または３０２の裏面に設け、ビスマス、インジウム、スズ鉛合金、スズ銀合金、もしくはスズ銀銅合金を含む複数のハンダボール１１１ｍを通して基板３０１または３０２の裏面に接続することができる。あるいは、ＲＦモジュール３２５を、基板３０１または３０２の上部側上に設け、ハンダボール１１１ｍを通して基板３０１または３０２の上部側に接続することができる。ハンダボール１１１ｍをリード５８０ｂと基板３０１または３０２との間に形成する。ＲＦモジュール３２５は、３Ｇ ＣＤＭＡ（符号分割多元接続）またはＴＤＭＡ ＧＳＭ（時分割多元接続モバイル通信用グローバルシステム）などの無線ＬＡＮ（ＷＬＡＮ）通信および／または携帯電話通信用のＲＦ（音声および／またはデータ）信号を送受信するために使用される。

図３９Ａは、キャッシュメモリチップ３１１および図３７Ａ、３７Ｂ、３８Ａ、または３８Ｂに示されているチップ３１３のインターフェイス回路を示す回路図の一例である。キャッシュメモリチップ３１１は、２つのチップ間回路２０ａおよび２０ｂと、２つの内部回路２０ｃおよび２０ｄと、２つのオフチップ回路４０ａおよび４０ｂと、２つの試験インターフェイス回路３３３ａおよび３３３ｂとを備える。チップ３１３は、２つのチップ間回路２０ｅおよび２０ｆと、２つの内部回路２０ｇおよび２０ｈと、２つのオフチップ回路４０ｃおよび４０ｄと、２つの試験インターフェイス回路３３３ｃおよび３３３ｄとを備える。キャッシュメモリチップ３１１は、マイクロバンプ３１７を通してチップ３１３に、また金属バンプもしくはピラー２７を通して基板３０１またはＢＧＡ基板３０２に接続される。

図３９Ａを参照すると、キャッシュメモリチップ３１１のチップ間回路２０ａは、チップ間バッファ７０１ａおよびチップ間ＥＳＤ（静電放電）回路７０１ｂを備えることがわかる。チップ間バッファ７０１ａは、第１のノードＦＮ１および第２のノードＳＮ１を有し、チップ間ＥＳＤ回路７０１ｂは、第１のノードＦＮ１に接続されているノードＥｎを有する。チップ空間バッファ７０１ａは、ＮＭＯＳトランジスタ７５１ａおよびＰＭＯＳトランジスタ７５１ｂからなるインバータであるチップ間レシーバとすることができ、ＮＭＯＳトランジスタ７５１ａおよびＰＭＯＳトランジスタ７５１ｂのゲートは、チップ間バッファ７０１ａの第１のノードＦＮ１である入力ノードとして働き、ＮＭＯＳトランジスタ７５１ａおよびＰＭＯＳトランジスタ７５１ｂのドレインは、チップ間バッファ７０１ａの第２のノードＳＮ１である出力ノードとして働く。

あるいは、チップ間バッファ７０１ａは、インバータの複数の段を備える多段カスケードチップ間レシーバとすることができる。例えば、図３９Ｂを参照すると、チップ間バッファ７０１ａは、２段カスケードチップ間レシーバであってよいことがわかる。２段カスケードチップ間レシーバの第１の段４２４ａは、ＮＭＯＳトランジスタ７５１ａとＰＭＯＳトランジスタ７５１ｂとからなるインバータであり、２段カスケードチップ間レシーバの第２の段４２４ｂ（最終段）も、好適な１つまたは複数のプロセスによって、例えば、より大きなサイズのＮＭＯＳトランジスタ７５１ｃおよびＰＭＯＳトランジスタ７５１ｄによって形成されるという点を除いてインバータである。ＮＭＯＳトランジスタ７５１ａおよびＰＭＯＳトランジスタ７５１ｂのゲートは、チップ間バッファ７０１ａの第１のノードＦＮ１である入力ノードとして働く。ＮＭＯＳトランジスタ７５１ｃおよびＰＭＯＳトランジスタ７５１ｄのドレインは、チップ間バッファ７０１ａの第２のノードＳＮ１である出力ノードとして働く。ＮＭＯＳトランジスタ７５１ａおよびＰＭＯＳトランジスタ７５１ｂのドレインは、ＮＭＯＳトランジスタ７５１ｃおよびＰＭＯＳトランジスタ７５１ｄのゲートに接続される。

図３９Ａを参照すると、キャッシュメモリチップ３１１のチップ間回路２０ｂは、チップ間バッファ７０２ａおよびチップ間ＥＳＤ（静電放電）回路７０２ｂを備えることがわかる。チップ間バッファ７０２ａは、第１のノードＦＮ２および第２のノードＳＮ２を有し、チップ間ＥＳＤ回路７０２ｂは、第２のノードＳＮ２に接続されているノードＥｎを有する。チップ空間バッファ７０２ａは、ＮＭＯＳトランジスタ７５２ａおよびＰＭＯＳトランジスタ７５２ｂからなるインバータであるチップ間ドライバとすることができ、ＮＭＯＳトランジスタ７５２ａおよびＰＭＯＳトランジスタ７５２ｂのゲートは、チップ間バッファ７０２ａの第１のノードＦＮ２である入力ノードとして働き、ＮＭＯＳトランジスタ７５２ａおよびＰＭＯＳトランジスタ７５２ｂのドレインは、チップ間バッファ７０２ａの第２のノードＳＮ２である出力ノードとして働く。

あるいは、チップ間バッファ７０２ａは、インバータの複数の段を備える多段カスケードチップ間ドライバとすることができる。例えば、図３９Ｃを参照すると、チップ間バッファ７０２ａは、２段カスケードチップ間ドライバであってよいことがわかる。２段カスケードチップ間ドライバの第１の段４２５ａは、ＮＭＯＳトランジスタ７５２ｃとＰＭＯＳトランジスタ７５２ｄとからなるインバータであり、２段カスケードチップ間ドライバの第２の段４２５ｂ（最終段）は、ＮＭＯＳトランジスタ７５２ａとＰＭＯＳトランジスタ７５２ｂとからなるインバータである。ＮＭＯＳトランジスタ７５２ｃおよびＰＭＯＳトランジスタ７５２ｄのゲートは、チップ間バッファ７０２ａの第１のノードＦＮ２である入力ノードとして働く。ＮＭＯＳトランジスタ７５２ａおよびＰＭＯＳトランジスタ７５２ｂのドレインは、チップ間バッファ７０２ａの第２のノードＳＮ２である出力ノードとして働く。ＮＭＯＳトランジスタ７５２ｃおよびＰＭＯＳトランジスタ７５２ｄのドレインは、ＮＭＯＳトランジスタ７５２ａおよびＰＭＯＳトランジスタ７５２ｂのゲートに接続される。

図３９Ａを参照すると、チップ３１３のチップ間回路２０ｅは、チップ間バッファ７０３ａおよびチップ間ＥＳＤ（静電放電）回路７０３ｂを備えることがわかる。チップ間バッファ７０３ａは、第１のノードＦＮ３および第２のノードＳＮ３を有し、チップ間ＥＳＤ回路７０３ｂは、第２のノードＳＮ３に接続されているノードＥｎを有する。チップ空間バッファ７０３ａは、ＮＭＯＳトランジスタ７５３ａおよびＰＭＯＳトランジスタ７５３ｂからなるインバータであるチップ間ドライバとすることができ、ＮＭＯＳトランジスタ７５３ａおよびＰＭＯＳトランジスタ７５３ｂのゲートは、チップ間バッファ７０３ａの第１のノードＦＮ３である入力ノードとして働き、ＮＭＯＳトランジスタ７５３ａおよびＰＭＯＳトランジスタ７５３ｂのドレインは、チップ間バッファ７０３ａの第２のノードＳＮ３である出力ノードとして働く。

あるいは、チップ間バッファ７０３ａは、インバータの複数の段を備える多段カスケードチップ間ドライバとすることができる。例えば、図３９Ｄを参照すると、チップ間バッファ７０３ａは、２段カスケードチップ間ドライバであってよいことがわかる。２段カスケードチップ間ドライバの第１の段４２６ａは、ＮＭＯＳトランジスタ７５３ｃとＰＭＯＳトランジスタ７５３ｄとからなるインバータであり、２段カスケードチップ間ドライバの第２の段４２６ｂ（最終段）は、ＮＭＯＳトランジスタ７５３ａとＰＭＯＳトランジスタ７５３ｂとからなるインバータである。ＮＭＯＳトランジスタ７５３ｃおよびＰＭＯＳトランジスタ７５３ｄのゲートは、チップ間バッファ７０３ａの第１のノードＦＮ３である入力ノードとして働く。ＮＭＯＳトランジスタ７５３ａおよびＰＭＯＳトランジスタ７５３ｂのドレインは、チップ間バッファ７０３ａの第２のノードＳＮ３である出力ノードとして働く。ＮＭＯＳトランジスタ７５３ｃおよびＰＭＯＳトランジスタ７５３ｄのドレインは、ＮＭＯＳトランジスタ７５３ａおよびＰＭＯＳトランジスタ７５３ｂのゲートに接続される。

図３９Ａを参照すると、チップ３１３のチップ間回路２０ｆは、チップ間バッファ７０４ａおよびチップ間ＥＳＤ（静電放電）回路７０４ｂを備えることがわかる。チップ間バッファ７０４ａは、第１のノードＦＮ４および第２のノードＳＮ４を有し、チップ間ＥＳＤ回路７０４ｂは、第１のノードＦＮ４に接続されているノードＥｎを有する。チップ空間バッファ７０４ａは、ＮＭＯＳトランジスタ７５４ａおよびＰＭＯＳトランジスタ７５４ｂからなるインバータであるチップ間レシーバとすることができ、ＮＭＯＳトランジスタ７５４ａおよびＰＭＯＳトランジスタ７５４ｂのゲートは、チップ間バッファ７０４ａの第１のノードＦＮ４である入力ノードとして働き、ＮＭＯＳトランジスタ７５４ａおよびＰＭＯＳトランジスタ７５４ｂのドレインは、チップ間バッファ７０４ａの第２のノードＳＮ４である出力ノードとして働く。

あるいは、チップ間バッファ７０４ａは、インバータの複数の段を備える多段カスケードチップ間レシーバとすることができる。例えば、図３９Ｅを参照すると、チップ間バッファ７０４ａは、２段カスケードチップ間レシーバであってよいことがわかる。２段カスケードチップ間レシーバの第１の段４２７ａは、ＮＭＯＳトランジスタ７５４ａとＰＭＯＳトランジスタ７５４ｂとからなるインバータであり、２段カスケードチップ間レシーバの第２の段４２７ｂ（最終段）は、ＮＭＯＳトランジスタ７５４ｃとＰＭＯＳトランジスタ７５４ｄとからなるインバータである。ＮＭＯＳトランジスタ７５４ａおよびＰＭＯＳトランジスタ７５４ｂのゲートは、チップ間バッファ７０４ａの第１のノードＦＮ４である入力ノードとして働く。ＮＭＯＳトランジスタ７５４ｃおよびＰＭＯＳトランジスタ７５４ｄのドレインは、チップ間バッファ７０４ａの第２のノードＳＮ４である出力ノードとして働く。ＮＭＯＳトランジスタ７５４ａおよびＰＭＯＳトランジスタ７５４ｂのドレインは、ＮＭＯＳトランジスタ７５４ｃおよびＰＭＯＳトランジスタ７５４ｄのゲートに接続される。

図３９Ａを参照すると、キャッシュメモリチップ３１１のオフチップ回路４０ａは、オフチップバッファ４２ａおよびオフチップＥＳＤ（静電放電）回路４３ａを備えることがわかる。オフチップバッファ４２ａは、第１のノードＦＮ５および第２のノードＳＮ５を有し、オフチップＥＳＤ回路４３ａは、第１のノードＦＮ５に接続されているノードＥｎを有する。オフチップバッファ４２ａは、ＮＭＯＳトランジスタ４２０５およびＰＭＯＳトランジスタ４２０６からなるインバータであるオフチップレシーバとすることができ、ＮＭＯＳトランジスタ４２０５およびＰＭＯＳトランジスタ４２０６のゲートは、オフチップバッファ４２ａの第１のノードＦＮ５である入力ノードとして働き、ＮＭＯＳトランジスタ４２０５およびＰＭＯＳトランジスタ４２０６のドレインは、オフチップバッファ４２ａの第２のノードＳＮ５である出力ノードとして働く。

あるいは、オフチップバッファ４２ａは、インバータの複数の段を備える多段カスケードオフチップレシーバとすることができる。例えば、オフチップバッファ４２ａは、図１１Ｂに示されている２段カスケードオフチップレシーバ４２２とすることができる。図１１Ｂに示されている２段カスケードオフチップレシーバ４２２の第１の段４２２’は、ＮＭＯＳトランジスタ４２０５とＰＭＯＳトランジスタ４２０６とからなるインバータであり、図１１Ｂに示されている２段カスケードオフチップレシーバ４２２の第２の段４２２”（最終段）も、好適な１つまたは複数のプロセスによって、例えば、より大きなサイズのＮＭＯＳトランジスタ４２０７およびＰＭＯＳトランジスタ４２０８によって形成されるという点を除いて、インバータである。図１１Ｂでは、ＮＭＯＳトランジスタ４２０５およびＰＭＯＳトランジスタ４２０６のゲートは入力ノードＥとして働き、この入力ノードＥは図３９Ａに示されているオフチップバッファ４２ａの第１のノードＦＮ５であってよく、ＮＭＯＳトランジスタ４２０７およびＰＭＯＳトランジスタ４２０８のドレインは出力ノードＦとして働き、この出力ノードＦは図３９Ａに示されているオフチップバッファ４２ａの第２のノードＳＮ５であってよい。

図３９Ａを参照すると、キャッシュメモリチップ３１１のオフチップ回路４０ｂは、オフチップバッファ４２ｂおよびオフチップＥＳＤ（静電放電）回路４３ｂを備えることがわかる。オフチップバッファ４２ｂは、第１のノードＦＮ６および第２のノードＳＮ６を有し、オフチップＥＳＤ回路４３ｂは、第２のノードＳＮ６に接続されているノードＥｎを有する。オフチップバッファ４２ｂは、ＮＭＯＳトランジスタ４２０３およびＰＭＯＳトランジスタ４２０４からなるインバータであるオフチップドライバとすることができ、ＮＭＯＳトランジスタ４２０３およびＰＭＯＳトランジスタ４２０４のゲートは、オフチップバッファ４２ｂの第１のノードＦＮ６である入力ノードとして働き、ＮＭＯＳトランジスタ４２０３およびＰＭＯＳトランジスタ４２０４のドレインは、オフチップバッファ４２ｂの第２のノードＳＮ６である出力ノードとして働く。

あるいは、オフチップバッファ４２ｂは、インバータの複数の段を備える多段カスケードオフチップドライバとすることができる。例えば、オフチップバッファ４２ｂは、図１１Ａに示されている２段カスケードオフチップドライバ４２１とすることができる。図１１Ａに示されている２段カスケードチップ間ドライバ４２１の第１の段４２１’は、ＮＭＯＳトランジスタ４２０１とＰＭＯＳトランジスタ４２０２とからなるインバータであり、図１１Ａに示されている２段カスケードチップ間ドライバ４２１の第２の段４２１”（最終段）も、好適な１つまたは複数のプロセスによって、例えば、より大きなサイズのＮＭＯＳトランジスタ４２０３およびＰＭＯＳトランジスタ４２０４によって形成されるという点を除いて、インバータである。図１１Ａでは、ＮＭＯＳトランジスタ４２０１およびＰＭＯＳトランジスタ４２０２のゲートは入力ノードＦとして働き、この入力ノードＦは図３９Ａに示されているオフチップバッファ４２ｂの第１のノードＦＮ６であってよく、ＮＭＯＳトランジスタ４２０３およびＰＭＯＳトランジスタ４２０４のドレインは出力ノードＥとして働き、この出力ノードＥは図３９Ａに示されているオフチップバッファ４２ｂの第２のノードＳＮ６であってよい。

図３９Ａを参照すると、チップ３１３のオフチップ回路４０ｃは、オフチップバッファ４２ｃおよびオフチップＥＳＤ（静電放電）回路４３ｃを備えることがわかる。オフチップバッファ４２ｃは、第１のノードＦＮ７および第２のノードＳＮ７を有し、オフチップＥＳＤ回路４３ｃは、第２のノードＳＮ７に接続されているノードＥｎを有する。オフチップバッファ４２ｃは、ＮＭＯＳトランジスタ４２０３ａおよびＰＭＯＳトランジスタ４２０４ａからなるインバータであるオフチップドライバとすることができ、ＮＭＯＳトランジスタ４２０３ａおよびＰＭＯＳトランジスタ４２０４ａのゲートは、オフチップバッファ４２ｃの第１のノードＦＮ７である入力ノードとして働き、ＮＭＯＳトランジスタ４２０３ａおよびＰＭＯＳトランジスタ４２０４ａのドレインは、オフチップバッファ４２ｃの第２のノードＳＮ７である出力ノードとして働く。

あるいは、オフチップバッファ４２ｃは、インバータの複数の段を備える多段カスケードオフチップドライバとすることができる。例えば、図３９Ｆを参照すると、オフチップバッファ４２ｃは、２段カスケードオフチップドライバであってよいことがわかる。２段カスケードオフチップドライバの第１の段４２７ａは、ＮＭＯＳトランジスタ４２０１ａとＰＭＯＳトランジスタ４２０２ａとからなるインバータであり、２段カスケードオフチップドライバの第２の段４２７ｂ（最終段）も、好適な１つまたは複数のプロセスによって、例えば、より大きなサイズのＮＭＯＳトランジスタ４２０３ａおよびＰＭＯＳトランジスタ４２０４ａによって形成されるという点を除いてインバータである。ＮＭＯＳトランジスタ４２０１ａおよびＰＭＯＳトランジスタ４２０２ａのゲートは、オフチップバッファ４２ｃの第１のノードＦＮ７である入力ノードとして働く。ＮＭＯＳトランジスタ４２０３ａおよびＰＭＯＳトランジスタ４２０４ａのドレインは、オフチップバッファ４２ｃの第２のノードＳＮ７である出力ノードとして働く。ＮＭＯＳトランジスタ４２０１ａおよびＰＭＯＳトランジスタ４２０２ａのドレインは、ＮＭＯＳトランジスタ４２０３ａおよびＰＭＯＳトランジスタ４２０４ａのゲートに接続される。

図３９Ａを参照すると、チップ３１３のオフチップ回路４０ｄは、オフチップバッファ４２ｄおよびオフチップＥＳＤ（静電放電）回路４３ｄを備えることがわかる。オフチップバッファ４２ｄは、第１のノードＦＮ８および第２のノードＳＮ８を有し、オフチップＥＳＤ回路４３ｄは、第１のノードＦＮ８に接続されているノードＥｎを有する。オフチップバッファ４２ｄは、ＮＭＯＳトランジスタ４２０５ａおよびＰＭＯＳトランジスタ４２０６ａからなるインバータであるオフチップレシーバとすることができ、ＮＭＯＳトランジスタ４２０５ａおよびＰＭＯＳトランジスタ４２０６ａのゲートは、オフチップバッファ４２ｄの第１のノードＦＮ８である入力ノードとして働き、ＮＭＯＳトランジスタ４２０５ａおよびＰＭＯＳトランジスタ４２０６ａのドレインは、オフチップバッファ４２ｄの第２のノードＳＮ８である出力ノードとして働く。

あるいは、オフチップバッファ４２ｄは、インバータの複数の段を備える多段カスケードオフチップレシーバとすることができる。例えば、図３９Ｇを参照すると、オフチップバッファ４２ｄは、２段カスケードオフチップレシーバであってよいことがわかる。２段カスケードオフチップレシーバの第１の段４２８ａは、ＮＭＯＳトランジスタ４２０５ａとＰＭＯＳトランジスタ４２０６ａとからなるインバータであり、２段カスケードオフチップレシーバの第２の段４２８ｂ（最終段）も、好適な１つまたは複数のプロセスによって、例えば、より大きなサイズのＮＭＯＳトランジスタ４２０７ａおよびＰＭＯＳトランジスタ４２０８ａによって形成されるという点を除いてインバータである。ＮＭＯＳトランジスタ４２０５ａおよびＰＭＯＳトランジスタ４２０６ａのゲートは、オフチップバッファ４２ｄの第１のノードＦＮ８である入力ノードとして働く。ＮＭＯＳトランジスタ４２０７ａおよびＰＭＯＳトランジスタ４２０８ａのドレインは、オフチップバッファ４２ｄの第２のノードＳＮ８である出力ノードとして働く。ＮＭＯＳトランジスタ４２０５ａおよびＰＭＯＳトランジスタ４２０６ａのドレインは、ＮＭＯＳトランジスタ４２０７ａおよびＰＭＯＳトランジスタ４２０８ａのゲートに接続される。

図３９Ｈは、キャッシュメモリチップ３１１および図３７Ａ、３７Ｂ、３８Ａ、または３８Ｂに示されているチップ３１３のインターフェイス回路を示す回路図の別の一例である。図３９Ｈに示されている回路図は図３９Ａに示されている回路図と、チップ間バッファ７０１ａ、７０２ａ、７０３ａ、および７０４ａが、それぞれチップ間レシーバおよびドライバの代わりにトライステートドライバおよびトライステートレシーバを備えるチップ間トライステートバッファを伴うように設計されているという点、およびオフチップバッファ４２ａ、４２ｂ、４２ｃ、および４２ｄが、それぞれオフチップレシーバおよびドライバの代わりにトライステートドライバおよびトライステートレシーバを備えるオフチップトライステートバッファを伴うように設計されているという点を除いて、類似している。図３９Ｈにおいて、キャッシュメモリチップ３１１のチップ間バッファ７０１ａは、チップ間バッファ７０１ａの第１のノードＦＮ１として働く第１のＩ／Ｏ（入出力）ノードを有し、チップ間バッファ７０１ａの第２のノードＳＮ１として働く第２のＩ／Ｏノードを有するチップ間トライステートバッファであってよい。キャッシュメモリチップ３１１のチップ間バッファ７０２ａは、チップ間バッファ７０２ａの第１のノードＦＮ２として働く第１のＩ／Ｏノードを有し、チップ間バッファ７０２ａの第２のノードＳＮ２として働く第２のＩ／Ｏノードを有するチップ間トライステートバッファであってよい。チップ３１３のチップ間バッファ７０３ａは、チップ間バッファ７０３ａの第１のノードＦＮ３として働く第１のＩ／Ｏノードを有し、チップ間バッファ７０３ａの第２のノードＳＮ３として働く第２のＩ／Ｏノードを有するチップ間トライステートバッファであってよい。チップ３１３のチップ間バッファ７０４ａは、チップ間バッファ７０４ａの第１のノードＦＮ４として働く第１のＩ／Ｏノードを有し、チップ間バッファ７０４ａの第２のノードＳＮ４として働く第２のＩ／Ｏノードを有するチップ間トライステートバッファであってよい。キャッシュメモリチップ３１１のオフチップバッファ４２ａは、オフチップバッファ４２ａの第１のノードＦＮ５として働く第１のＩ／Ｏノードを有し、オフチップバッファ４２ａの第２のノードＳＮ５として働く第２のＩ／Ｏノードを有するオフチップトライステートバッファであってよい。キャッシュメモリチップ３１１のオフチップバッファ４２ｂは、オフチップバッファ４２ｂの第１のノードＦＮ６として働く第１のＩ／Ｏノードを有し、オフチップバッファ４２ｂの第２のノードＳＮ６として働く第２のＩ／Ｏノードを有するオフチップトライステートバッファであってよい。チップ３１３のオフチップバッファ４２ｃは、オフチップバッファ４２ｃの第１のノードＦＮ７として働く第１のＩ／Ｏノードを有し、オフチップバッファ４２ｃの第２のノードＳＮ７として働く第２のＩ／Ｏノードを有するオフチップトライステートバッファであってよい。チップ３１３のオフチップバッファ４２ｄは、オフチップバッファ４２ｄの第１のノードＦＮ８として働く第１のＩ／Ｏノードを有し、オフチップバッファ４２ｄの第２のノードＳＮ８として働く第２のＩ／Ｏノードを有するオフチップトライステートバッファであってよい。

図３９Ａおよび３９Ｈを参照すると、内部回路２０ｃ、２０ｄ、２０ｇ、および２０ｈのそれぞれは、ＮＯＲゲート、ＮＡＮＤゲート、ＡＮＤゲート、ＯＲゲート、オペアンプ、フラッシュメモリセル、スタティックランダムアクセスメモリ（ＳＲＡＭ）セル、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）セル、不揮発性メモリセル、消去可能プログラム可能読み出し専用メモリ（ＥＲＯＭ）セル、読み出し専用メモリ（ＲＯＭ）セル、磁気ランダムアクセスメモリ（ＭＲＡＭ）セル、センス増幅器、アナログ／デジタル（Ａ／Ｄ）コンバータ、デジタル／アナログ（Ｄ／Ａ）コンバータ、インバータ、加算器、マルチプレクサ、ダイプレクサ、乗算器、相補型金属酸化膜半導体（ＣＭＯＳ）デバイス、バイポーラＣＭＯＳデバイス、バイポーラ回路、またはアナログ回路とすることができることがわかる。内部回路２０ｃ、２０ｄ、２０ｇ、および２０ｈのそれぞれは、その物理的チャネル幅と物理的チャネル長との比が例えば約０．１から２０までの範囲、例えば約０．１から１０までの範囲、または例えば約０．２から２までの範囲であるＮＭＯＳトランジスタを備えることができる。あるいは、内部回路２０ｃ、２０ｄ、２０ｇ、および２０ｈのそれぞれは、その物理的チャネル幅と物理的チャネル長との比が例えば約０．２から４０までの範囲、例えば約０．２から４０までの範囲、または例えば約０．４から４までの範囲であるＰＭＯＳトランジスタを備えることができる。チップ間ＥＳＤ回路７０１ｂ、７０２ｂ、７０３ｂ、および７０４ｂのそれぞれならびにオフチップＥＳＤ回路４３ａ、４３ｂ、４３ｃ、および４３ｄのそれぞれは、２つの逆バイアスダイオードから、またはＰＭＯＳトランジスタおよびＮＭＯＳトランジスタからそれぞれ構成される１つまたは複数のＥＳＤ（静電放電）ユニットを備えることができる。

チップ間バッファ７０１ａの第１のノードＦＮ１は、チップ間ＥＳＤ回路７０１ｂのノードＥｎに、またキャッシュメモリチップ３１１の金属相互接続線６４０ｂを通して試験インターフェイス回路３３３ａの第１の端子Ｆ１に、また金属相互接続線６４０ｂを通してキャッシュメモリチップ３１１の、アルミニウムもしくは電気メッキされた銅を含む、左側金属パッド６００ｂに、また金属相互接続線６４０ｂおよび左側金属パッド６００ｂを通して左側マイクロバンプ３１７に接続されうる。チップ間バッファ７０１ａの第２のノードＳＮ１は、キャッシュメモリチップ３１１の金属相互接続線６４０ａを通して内部回路２０ｃに接続されうる。

チップ間バッファ７０２ａの第１のノードＦＮ２は、キャッシュメモリチップ３１１の金属相互接続線６４０ｃを通して内部回路２０ｄに接続されうる。チップ間バッファ７０２ａの第２のノードＳＮ２は、チップ間ＥＳＤ回路７０２ｂのノードＥｎに、またキャッシュメモリチップ３１１の金属相互接続線６４０ｄを通して試験インターフェイス回路３３３ｂの第１の端子Ｆ２に、また金属相互接続線６４０ｄを通してキャッシュメモリチップ３１１の、アルミニウムもしくは電気メッキされた銅を含む、右側金属パッド６００ｂに、また金属相互接続線６４０ｄおよび右側金属パッド６００ｂを通して右側マイクロバンプ３１７に接続されうる。

チップ間バッファ７０３ａの第１のノードＦＮ３は、チップ３１３の金属相互接続線６４０ｅを通して内部回路２０ｇに接続されうる。チップ間バッファ７０３ａの第２のノードＳＮ３は、チップ間ＥＳＤ回路７０３ｂのノードＥｎに、またチップ３１３の金属相互接続線６４０ｆを通して試験インターフェイス回路３３３ｃの第１の端子Ｆ３に、また金属相互接続線６４０ｆを通してチップ３１３の、アルミニウムもしくは電気メッキされた銅を含む、左側金属パッド６００ｃに、また金属相互接続線６４０ｆおよび左側金属パッド６００ｃを通して左側マイクロバンプ３１７に、またチップ３１３の金属相互接続線６４０ｆ、チップ３１３の左側金属パッド６００ｃ、左側マイクロバンプ３１７、キャッシュメモリチップ３１１の左側金属パッド６００ｂ、およびキャッシュメモリチップ３１１の金属相互接続線６４０ｂを通してキャッシュメモリチップ３１１のチップ間バッファ７０１ａの第１のノードＦＮ１に接続されうる。

チップ間バッファ７０４ａの第１のノードＦＮ４は、チップ間ＥＳＤ回路７０４ｂのノードＥｎに、またチップ３１３の金属相互接続線６４０ｈを通して試験インターフェイス回路３３３ｄの第１の端子Ｆ４に、また金属相互接続線６４０ｈを通してチップ３１３の、アルミニウムもしくは電気メッキされた銅を含む、右側金属パッド６００ｃに、また金属相互接続線６４０ｈおよび右側金属パッド６００ｃを通して右側マイクロバンプ３１７に、またチップ３１３の金属相互接続線６４０ｈ、チップ３１３の右側金属パッド６００ｃ、右側マイクロバンプ３１７、キャッシュメモリチップ３１１の右側金属パッド６００ｂ、およびキャッシュメモリチップ３１１の金属相互接続線６４０ｄを通してキャッシュメモリチップ３１１のチップ間バッファ７０２ａの第２のノードＳＮ２に接続されうる。チップ間バッファ７０４ａの第２のノードＳＮ４は、チップ３１３の金属相互接続線６４０ｇを通して内部回路２０ｈに接続されうる。

オフチップバッファ４２ａの第１のノードＦＮ５は、オフチップＥＳＤ回路４３ａのノードＥｎに、またキャッシュメモリチップ３１１の金属相互接続線６４０ｊを通してキャッシュメモリチップ３１１の、アルミニウムもしくは電気メッキされた銅を含む、試験金属パッド６００ｔに、また金属相互接続線６４０ｊを通してキャッシュメモリチップ３１１の金属パッド８８６に、また金属相互接続線６４０ｊおよび金属パッド８８６を通して左側金属バンプもしくはピラー２７に接続されうる。左側金属バンプまたはピラー２７を図３７Ａもしくは３７Ｂに示されている基板３０１または図３８Ａもしくは３８Ｂに示されているＢＧＡ基板３０２上に設けてそれらに接続することができ、オフチップバッファ４２ａの第１のノードＦＮ５を、金属相互接続線６４０ｊ、金属パッド８８６、および左側金属バンプもしくはピラー２７を通して基板３０１またはＢＧＡ基板３０２に接続することができる。オフチップバッファ４２ａの第２のノードＳＮ５は、キャッシュメモリチップ３１１の金属相互接続線６４０ｉを通して試験インターフェイス回路３３３ａの第２の端子Ｓ１に接続されうる。

オフチップバッファ４２ｂの第１のノードＦＮ６は、キャッシュメモリチップ３１１の金属相互接続線６４０ｋを通して試験インターフェイス回路３３３ｂの第２の端子Ｓ２に接続されうる。オフチップバッファ４２ｂの第２のノードＳＮ６は、オフチップＥＳＤ回路４３ｂに、またキャッシュメモリチップ３１１の金属相互接続線６４０ｍを通してキャッシュメモリチップ３１１の、アルミニウムもしくは電気メッキされた銅を含む、試験金属パッド６００ｓに、また金属相互接続線６４０ｍを通してキャッシュメモリチップ３１１の金属パッド８８７に、また金属相互接続線６４０ｍおよび金属パッド８８７を通して右側金属バンプもしくはピラー２７に接続されうる。右側金属バンプまたはピラー２７を図３７Ａもしくは３７Ｂに示されている基板３０１または図３８Ａもしくは３８Ｂに示されているＢＧＡ基板３０２上に設けてそれらに接続することができ、オフチップバッファ４２ｂの第２のノードＳＮ６を、金属相互接続線６４０ｍ、金属パッド８８７、および右側金属バンプもしくはピラー２７を通して基板３０１またはＢＧＡ基板３０２に接続することができる。

オフチップバッファ４２ｃの第１のノードＦＮ７は、チップ３１３の金属相互接続線６４０ｎを通して試験インターフェイス回路３３３ｃの第２の端子Ｓ３に接続されうる。オフチップバッファ４２ｃの第２のノードＳＮ７は、オフチップＥＳＤ回路４３ｃに、またチップ３１３の金属相互接続線６４０ｐを通してチップ３１３の、アルミニウムもしくは電気メッキされた銅を含む、試験金属パッド６００ｗに接続されうる。

オフチップバッファ４２ｄの第１のノードＦＮ８は、オフチップＥＳＤ回路４３ｄに、またチップ３１３の金属相互接続線６４０ｒを通してチップ３１３の、アルミニウムもしくは電気メッキされた銅を含む、試験金属パッド６００ｘに接続されうる。オフチップバッファ４２ｄの第２のノードＳＮ８は、チップ３１３の金属相互接続線６４０ｑを通して試験インターフェイス回路３３３ｄの第２の端子Ｓ４に接続されうる。

図３９Ｉは、キャッシュメモリチップ３１１および図３７Ｃ、３７Ｄ、３８Ｃ、または３８Ｄに示されているチップ３１３のインターフェイス回路を示す回路図の一例である。図３９Ｉに示されている回路図は図３９Ａに示されている回路図と、キャッシュメモリチップ３１１が、金属バンプまたはピラー２７の代わりにワイヤボンディング接合ワイヤ１１９ｃを通して基板３０１またはＢＧＡ基板３０２に接続されるという点を除いて、類似している。図３９Ａ内の要素を示す同じ参照番号で示されている図３９Ｉ内の要素は、図３９Ａに例示されている要素と同じ材料およびスペックを有する。

図３９Ｊは、キャッシュメモリチップ３１１および図３７Ｃ、３７Ｄ、３８Ｃ、または３８Ｄに示されているチップ３１３のインターフェイス回路を示す回路図の別の一例である。図３９Ｊに示されている回路図は図３９Ｈに示されている回路図と、キャッシュメモリチップ３１１が、金属バンプまたはピラー２７の代わりにワイヤボンディング接合ワイヤ１１９ｃを通して基板３０１またはＢＧＡ基板３０２に接続されるという点を除いて、類似している。図３９Ｈ内の要素を示す同じ参照番号で示されている図３９Ｊ内の要素は、図３９Ｈに例示されている要素と同じ材料およびスペックを有する。

図３７Ａ〜３７Ｄ、３８Ａ〜３８Ｄ、３９Ａ、および３９Ｈ〜３９Ｊにおいて、キャッシュメモリチップ３１１は、１０メガバイトから３２ギガバイトまでの範囲、好ましくは１００メガバイトから４ギガバイトまでの範囲など、１０メガバイトより大きい記憶容量を有するものとしてよい。例えば、キャッシュメモリチップ３１１は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップ、スタティックランダムアクセスメモリ（ＳＲＡＭ）チップ、または同期型ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）チップであり、その記憶容量は１０メガバイトから３２ギガバイトまでの範囲、好ましくは１００メガバイトから４ギガバイトまでの範囲など、１０メガバイトより大きいものとしてよい。チップ３１３とキャッシュメモリチップ３１１との間では、非常に並列性の高い通信が使用される。チップ３１３とキャッシュメモリチップ３１１との間のデータビット幅は、５１２ビット以上、好ましくは１０２４ビット以上である。キャッシュメモリチップ３１１は、キャッシュメモリチップ３１１を試験するために使用される試験金属パッド６００ｓおよび６００ｔを有する。

図３７Ａ、３７Ｄ、３８Ａ、および３８Ｄにおいて、２つのキャッシュメモリチップ３１１および３２１がチップ３１３の２つの対向面にそれぞれ設けられているので、プロセッサユニット３０３は、チップ３１３と、キャッシュメモリチップ３１１および３２１によって構成されるキャッシュメモリとの間に２倍のビット幅を有する。キャッシュメモリチップ３２１は、１０メガバイトから３２ギガバイトまでの範囲、好ましくは１００メガバイトから４ギガバイトまでの範囲など、１０メガバイトより大きいその記憶容量を有するものとしてよい。例えば、キャッシュメモリチップ３２１は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップ、スタティックランダムアクセスメモリ（ＳＲＡＭ）チップ、または同期型ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）チップであり、その記憶容量は１０メガバイトから３２ギガバイトまでの範囲、好ましくは１００メガバイトから４ギガバイトまでの範囲など、１０メガバイトより大きいものとしてよい。チップ３１３とキャッシュメモリチップ３２１との間では、非常に並列性の高い通信が使用される。チップ３１３とキャッシュメモリチップ３２１との間のデータビット幅は、５１２ビット以上、好ましくは１０２４ビット以上である。キャッシュメモリチップ３２１は、キャッシュメモリチップ３２１を試験するために使用される２つの試験金属パッド６００ｙおよび６００ｚを有する。

図３９Ａおよび図３９Ｈ〜３９Ｊを参照すると、チップ３１３とキャッシュメモリチップ３１１との間の負荷は非常に小さい負荷であることがわかる。チップ間ドライバ、チップ間レシーバ、またはチップ間トライステートバッファなどの、小さなチップ間バッファ７０１ａまたは７０２ａは、キャッシュメモリチップ３１１内の長い相互接続にそれぞれ使用される、内部ドライバ、内部レシーバ、または内部トライステートバッファなどの内部バッファとまったく同様に設計される、つまり、長い相互接続により、キャッシュメモリチップ３１１内で長い距離にわたって複数のトランジスタを接続する。チップ間ドライバ、チップ間レシーバ、またはチップ間トライステートバッファなどの、小さなチップ間バッファ７０３ａまたは７０４ａは、チップ３１３内の長い相互接続にそれぞれ使用される、内部ドライバ、内部レシーバ、または内部トライステートバッファなどの内部バッファとまったく同様に設計される、つまり、長い相互接続により、チップ３１３内で長い距離にわたって複数のトランジスタを接続する。チップ３１３とキャッシュメモリチップ３１１との間の信号、クロック、電源、またはグランドの接続のために、チップ３１３とキャッシュメモリチップ３１１の両方において小さなチップ間バッファ７０１ａ、７０２ａ、７０３ａ、および７０４ａが設計されている。キャッシュメモリチップ３１１上のチップ間バッファ７０１ａおよび７０２ａを含むチップ間バッファの数は、５１２以上、好ましくは１０２４以上である。チップ３１３上のチップ間バッファ７０３ａおよび７０４ａを含むチップ間バッファの数は、５１２以上、好ましくは１０２４以上である。

オフチップドライバ、オフチップレシーバ、またはオフチップトライステートバッファなどの大きなオフチップバッファ４２ａ、４２ｂ、４２ｃ、および４２ｄは、回路試験および／または基板３０１もしくはＢＧＡ基板３０２などの外部回路への信号、クロック、電源、またはグランドの接続のために、チップ３１３およびキャッシュメモリチップ３１１の両方に搭載されるように設計され、外部回路は、チップ３１３もしくはキャッシュメモリチップ３１１上にない回路であり、回路試験は、（ｉ）チップ３１１もしくは３１３がソーイングまたはダイシングでウェハから切り離される前に実行するウェハレベルの試験であるか、または（ｉｉ）チップ３１１および３１３が互いに連結された後のパッケージレベルの試験（最終試験）のいずれかである。

試験インターフェイス回路３３３ａ、３３３ｂ、３３３ｃ、および３３３ｄは、チップ３１３およびキャッシュメモリチップ３１１の両方に搭載されるように設計される。チップ間バッファ７０１ａまたは７０４ａから見たときの図３９Ａまたは３９Ｉに示されている試験インターフェイス回路３３３ａまたは３３３ｄの第１の端子Ｆ１またはＦ４の出力静電容量は、２ｐＦより小さく、例えば、１ｐＦより小さいか、または０．２ｐＦより小さい。図３９Ａまたは３９Ｉに示されている試験インターフェイス回路３３３ａまたは３３３ｄの第１の端子Ｆ１またはＦ４の出力装荷静電容量（output loading capacitance）は、２ｐＦより小さく、例えば、１ｐＦより小さいか、または０．２ｐＦより小さい。チップ間バッファ７０２ａまたは７０３ａから見たときの図３９Ａまたは３９Ｉに示されている試験インターフェイス回路３３３ｂまたは３３３ｃの第１の端子Ｆ２またはＦ３の入力静電容量は、２ｐＦより小さく、例えば、１ｐＦより小さいか、または０．２ｐＦより小さい。図３９Ａまたは３９Ｉに示されている試験インターフェイス回路３３３ｂまたは３３３ｃの第１の端子Ｆ２またはＦ３の入力装荷静電容量は、２ｐＦより小さく、例えば、１ｐＦより小さいか、または０．２ｐＦより小さい。チップ間バッファ７０１ａ、７０２ａ、７０３ａ、または７０４ａから見たときの図３９Ｈまたは３９Ｊに示されている試験インターフェイス回路３３３ａ、３３３ｂ、３３３ｃ、または３３３ｄの第１の端子Ｆ１、Ｆ２、Ｆ３、またはＦ４の入力または出力静電容量は、２ｐＦより小さく、例えば、１ｐＦより小さいか、または０．２ｐＦより小さい。図３９Ｈまたは３９Ｊに示されている試験インターフェイス回路３３３ａ、３３３ｂ、３３３ｃ、または３３３ｄの第１の端子Ｆ１、Ｆ２、Ｆ３、またはＦ４の入力または出力装荷静電容量は、２ｐＦより小さく、例えば、１ｐＦより小さいか、または０．２ｐＦより小さい。試験インターフェイス回路３３３ａ、３３３ｂ、３３３ｃ、および３３３ｄのそれぞれは、スキャン試験回路であり、スキャン試験回路は、チップ３１１もしくは３１３がソーイングまたはダイシングでウェハから切り離される前にウェハレベルの試験で、またはチップ３１１および３１３が互いに連結された後のパッケージレベルの試験（最終試験）で実行することができ、このスキャン試験回路は、スキャンイン信号を入力するか、またはスキャンアウト信号を出力することによってフリップフロップを試験するために使用される。

小さなチップ間ＥＳＤ回路７０１ｂ、７０２ｂ、７０３ｂ、および７０４ｂは、チップパッケージングまたは組み立て製造プロセスの際の帯電防止のためにチップ３１３とキャッシュメモリチップ３１１との間の小さなチップ間バッファ７０１ａ、７０２ａ、７０３ａ、および７０４ａに使用される。あるいは、チップ３１３とキャッシュメモリチップ３１１との間の小さなチップ間バッファ７０１ａ、７０２ａ、７０３ａ、および７０４ａにＥＳＤ回路が必要ない場合がある、つまり、チップ間ＥＳＤ回路７０１ｂ、７０２ｂ、７０３ｂ、および７０４ｂを省くことができる。言い換えると、金属相互接続線６４０ｂ、６４０ｄ、６４０ｆ、および６４０ｈに接続されるＥＳＤ回路はないということである。

大きなオフチップバッファ４２ａ、４２ｂ、４２ｃ、および４２ｄに必要な大きなオフチップＥＳＤ回路４３ａ、４３ｂ、４３ｃ、および４３ｄは、回路試験のため、および／または基板３０１もしくはＢＧＡ基板３０２などの外部回路への信号、クロック、電源、またはグランドの接続のために、チップ３１３およびキャッシュメモリチップ３１１の両方に搭載されるように設計され、外部回路は、チップ３１３およびキャッシュメモリチップ３１１上にない回路であり、回路試験は、（ｉ）チップ３１１もしくは３１３がソーイングまたはダイシングでウェハから切り離される前に実行するウェハレベルの試験であるか、または（ｉｉ）チップ３１１および３１３が互いに連結された後のパッケージレベルの試験（最終試験）のいずれかである。大きなオフチップＥＳＤ回路４３ａ、４３ｂ、４３ｃ、および４３ｄは、ウェハレベルの試験またはパッケージレベルの試験（最終試験）など、回路試験時の帯電防止に使用される。

チップ間ＥＳＤ回路７０１ｂ、７０２ｂ、７０３ｂ、または７０４ｂのサイズは、チップ間ＥＳＤ回路７０１ｂ、７０２ｂ、７０３ｂ、または７０４ｂの装荷もしくは静電容量として定義され、オフチップＥＳＤ回路４３ａ、４３ｂ、４３ｃ、または４３ｄのサイズは、オフチップＥＳＤ回路４３ａ、４３ｂ、４３ｃ、または４３ｄの装荷もしくは静電容量として定義されうる。ある場合には、小さなチップ間ＥＳＤ回路７０１ｂ、７０２ｂ、７０３ｂ、および７０４ｂのそれぞれは、０．０１から２ｐＦまでの範囲など、２ｐＦ（ピコファラッド）より小さい、例えば、０．０１から０．５ｐＦまでの範囲など、０．５ｐＦより小さいサイズ（装荷または静電容量）を有し、大きなオフチップＥＳＤ回路４３ａ、４３ｂ、４３ｃ、および４３ｄのそれぞれは、２から１００ｐＦまでの範囲など、２ｐＦより大きい、例えば、５から１００ｐＦまでの範囲など、５ｐＦより大きいサイズ（装荷または静電容量）を有する。別の場合には、小さなチップ間ＥＳＤ回路７０１ｂ、７０２ｂ、７０３ｂ、および７０４ｂのそれぞれは、０．０１から１ｐＦまでの範囲など、１ｐＦより小さいサイズ（装荷または静電容量）を有し、大きなオフチップＥＳＤ回路４３ａ、４３ｂ、４３ｃ、および４３ｄのそれぞれは、１から１００ｐＦまでの範囲など、１ｐＦより大きいサイズ（装荷または静電容量）を有する。

あるいは、小さなチップ間ＥＳＤ回路７０１ｂ、７０２ｂ、７０３ｂ、または７０４ｂのサイズまたは大きなオフチップＥＳＤ回路４３ａ、４３ｂ、４３ｃ、または４３ｄのサイズは、以下のように定義することができる。チップ間ＥＳＤ回路７０１ｂ、７０２ｂ、７０３ｂ、または７０４ｂまたはオフチップＥＳＤ回路４３ａ、４３ｂ、４３ｃ、または４３ｄなどのＥＳＤ（静電放電）回路は１つまたは複数のＥＳＤユニットを備え、ＥＳＤユニットのそれぞれは、Ｐ⁺活性領域およびＰ⁺活性領域に接続され、図３９Ａ、３９Ｈ、３９Ｉ、または３９Ｊに示されている金属パッド６００ｂ、６００ｃ、６００ｔ、６００ｓ、６００ｗ、または６００ｘなどのチップのＩ／Ｏ（入出力）金属パッドもしくは試験金属パッドに接続されているＮ⁺活性領域を備えることができ、Ｐ⁺活性領域の面積とＮ⁺活性領域の面積とを足した面積はＥＳＤユニットのそれぞれの有効面積（active area）に等しい。ＥＳＤユニットの有効面積の合計は、ＥＳＤユニットの有効面積に等しい。ＥＳＤユニットがただ１つのＥＳＤユニットからなる場合、ＥＳＤ回路の有効面積はただ１つのＥＳＤユニットの有効面積に等しい。ＥＳＤ回路が複数のＥＳＤユニットからなる場合、ＥＳＤ回路の有効面積は並列に接続されているＥＳＤユニットの有効面積の合計に等しい。ＥＳＤ回路の有効面積は、ＥＳＤ回路のサイズを定義するために使用することができる。図４０Ａ〜４０Ｆは、チップのＥＳＤユニットの有効面積を計算し、１つまたは複数のＥＳＤユニットからなるＥＳＤ回路のサイズを定義する方法を示している。図４０Ａを参照すると、チップの静電放電（ＥＳＤ）ユニット７４３は、２つの逆バイアスダイオード４３３１および４３３２からなるものとしてよいことがわかる。図４０Ｃは、図４０Ａに示されているＥＳＤユニット７４３の断面図を示しており、図４０Ｄは、図４０Ｃに示されているｐ型シリコン基板１の上面Ｚ−Ｚ’から導かれるＥＳＤユニット７４３の凹凸形状を示す上面斜視図である。図４０Ｃおよび４０Ｄを参照すると、ＥＳＤユニット７４３は、２つのＰ⁺活性領域７５７ａおよび７５７ｂならびに２つのＮ⁺活性領域７５８ａおよび７５８ｂを備えることがわかる。Ｐ⁺活性領域７５７ａは、ｐ型シリコン基板１内のＮウェル７５５内にあり、Ｎ⁺活性領域７５８ａは、ｐ型シリコン基板１内にある。Ｐ⁺活性領域７５７ａは、チップの金属板相互接続線７５３ａを通して、図３９Ａ、３９Ｈ、３９Ｉ、または３９Ｊに示されている、キャッシュメモリチップ３１１の金属パッド６００ｂ、６００ｔ、または６００ｓまたはチップ３１３の金属パッド６００ｃ、６００ｗ、または６００ｘなどの、チップのＩ／Ｏ金属パッドもしくは試験金属パッドに接続される。Ｎ⁺活性領域７５８ａは、金属相互接続線７５３ａを通してＰ⁺活性領域７５７ａに、またチップのＩ／Ｏ金属パッドまたは試験金属パッドに接続される。金属相互接続線７５３ａは、ｐ型シリコン基板１の上の複数の細線金属層６０によって構成される部分、Ｐ⁺活性領域７５７ａの接触領域７５４ａ上に形成された第１のビアプラグ６０’、およびＮ⁺活性領域７５８ａの接触領域７５４ｂ上に形成された第２のビアプラグ６０’を備える。Ｐ⁺活性領域７５７ｂは、ｐ型シリコン基板１内にあり、Ｎ⁺活性領域７５８ｂは、ｐ型シリコン基板１内のＮウェル７５５内にある。Ｐ⁺活性領域７５７ｂは、金属相互接続線７５３ｂを通してグランドバスに接続され、Ｎ⁺活性領域７５８ｂは、金属相互接続線７３５ｃを通して電源バスに接続される。金属相互接続線７５３ｂは、ｐ型シリコン基板１の上の複数の細線金属層６０によって構成される部分およびＰ⁺活性領域７５７ｂの接触領域７５４ｃ上に形成されたビアプラグ６０’を含む。金属相互接続線７５３ｃは、ｐ型シリコン基板１の上の複数の細線金属層６０によって構成される部分およびＮ⁺活性領域７５８ｂの接触領域７５４ｄ上に形成されたビアプラグ６０’を含む。

図４０Ｄを参照すると、チップのＩ／Ｏ金属パッドまたは試験金属パッドに接続されている、Ｐ⁺活性領域７５７ａは、上面図から見て、面積ＡＲ１を有し、これはｐ型シリコン基板１内でフィールドオキサイド７５２によって囲まれていることがわかる。チップのＩ／Ｏ金属パッドまたは試験金属パッドに接続されている、Ｎ⁺活性領域７５８ａは、上面図から見て、面積ＡＲ２を有し、これはｐ型シリコン基板１内でフィールドオキサイド７５２によって囲まれていることがわかる。ＥＳＤユニット７４３の有効面積は、面積ＡＲ１＋面積ＡＲ２に等しい。

あるいは、図４０Ｂを参照すると、チップのＥＳＤユニット７４３は、ＰＭＯＳトランジスタ６８１とＮＭＯＳトランジスタ６８２とからなるものとしてよいことがわかる。図４０Ｅは、図４０Ｂに示されているＥＳＤユニット７４３の断面図を示しており、図４０Ｆは、図４０Ｅに示されているｐ型シリコン基板１の上面Ｚ−Ｚ’から導かれるＥＳＤユニット７４３の凹凸形状を示す上面斜視図である。図４０Ｂ、４０Ｅ、および４０Ｆを参照すると、ＥＳＤユニット７４３のＰＭＯＳトランジスタ６８１は、ゲート７５１ａを、またゲート７５１ａの２つの対向面に２つのＰ⁺活性領域７５７ａおよび７５７ｃを備え、ＥＳＤユニット７４３のＮＭＯＳトランジスタ６８２は、ゲート７５１ｂを、またゲート７５１ｂの２つの対向面に２つのＮ⁺活性領域７５８ａおよび７５８ｃを備えることがわかる。Ｐ⁺活性領域７５７ａは、ｐ型シリコン基板１内のＮウェル７５５内にあり、Ｎ⁺活性領域７５８ａは、ｐ型シリコン基板１内にある。Ｐ⁺活性領域７５７ａは、チップの金属板相互接続線７５３ａを通して、図３９Ａ、３９Ｈ、３９Ｉ、または３９Ｊに示されている、キャッシュメモリチップ３１１の金属パッド６００ｂ、６００ｔ、または６００ｓまたはチップ３１３の金属パッド６００ｃ、６００ｗ、または６００ｘなどの、チップのＩ／Ｏ金属パッドもしくは試験金属パッドに接続され、Ｎ⁺活性領域７５８ａは、金属相互接続線７５３ａを通してＰ⁺活性領域７５７ａに、またチップのＩ／Ｏ金属パッドまたは試験金属パッドに接続される。金属相互接続線７５３ａは、ｐ型シリコン基板１の上の複数の細線金属層６０によって構成される部分、Ｐ⁺活性領域７５７ａの接触領域７５４ａ上に形成された第１のビアプラグ６０’、およびＮ⁺活性領域７５８ａの接触領域７５４ｂ上に形成された第２のビアプラグ６０’を含む。Ｐ⁺活性領域７５７ｂは、ｐ型シリコン基板１内にあり、Ｎ⁺活性領域７５８ｂは、ｐ型シリコン基板１内のＮウェル７５５内にある。Ｐ⁺活性領域７５７ｃは、ｐ型シリコン基板１内のＮウェル７５５内にあり、Ｎ⁺活性領域７５８ｃは、ｐ型シリコン基板１内にある。Ｎ⁺活性領域７５８ｃは、チップの金属相互接続線７５３ｂを通してチップのグランドバスに、また相互接続線７５３ｂを通してＰ⁺活性領域７５７ｂに接続され、Ｐ⁺活性領域７５７ｂは、金属相互接続線７３５ｂを通してグランドバスに接続される。Ｐ⁺活性領域７５７ｃは、チップの金属相互接続線７３５ｃを通してチップの電源バスに、また金属相互接続線７３５ｃを通してＮ⁺活性領域７５８ｂに接続され、Ｎ⁺活性領域７５８ｂは、金属相互接続線７３５ｃを通して電源バスに接続される。金属相互接続線７５３ｂは、ｐ型シリコン基板１の上の複数の細線金属層６０によって構成される部分、Ｐ⁺活性領域７５７ｂの接触領域７５４ｃ上に形成された第１のビアプラグ６０’、およびＮ⁺活性領域７５８ｃの接触領域７５４ｅ上に形成された第２のビアプラグ６０’を含む。金属相互接続線７５３ｃは、ｐ型シリコン基板１の上の複数の細線金属層６０によって構成される部分、Ｎ⁺活性領域７５８ｂの接触領域７５４ｄ上に形成された第１のビアプラグ６０’、およびＰ⁺活性領域７５７ｃの接触領域７５４ｆ上に形成された第２のビアプラグ６０’を含む。ゲート７５１ａは、チップの電源バスに、また金属相互接続線７５３ｃを通して接触領域７５４ｄおよび７５４ｆに接続された接触領域７５４ｇを有する。ゲート７５１ｂは、チップのグランドバスに、また金属相互接続線７５３ｂを通して接触領域７５４ｃおよび７５４ｅに接続された接触領域７５４ｈを有する。

図４０Ｆを参照すると、チップのＩ／Ｏ金属パッドまたは試験金属パッドに接続されている、Ｐ⁺活性領域７５７ａは、上面図から見て、面積ＡＲ３を有し、これはゲート７５１ａの側壁７４８とフィールドオキサイド７５２とＰ⁺活性領域７５７ａとの間の境界線とによって定められた境界により囲まれていることがわかる。チップのＩ／Ｏ金属パッドまたは試験金属パッドに接続されている、Ｎ⁺活性領域７５８ａは、上面図から見て、面積ＡＲ４を有し、これはゲート７５１ｂの側壁７４９とフィールドオキサイド７５２とＮ⁺活性領域７５８ａとの間の境界線とによって定められた境界により囲まれていることがわかる。ＥＳＤユニット７４３の有効面積は、面積ＡＲ３＋面積ＡＲ４に等しい。

図４０Ａ〜４０Ｆに例示されている前記の定義または計算結果に基づいて、ＥＳＤ回路のＥＳＤユニットのそれぞれの有効面積を計算することができ、ＥＳＤユニットの有効面積の合計はＥＳＤ回路の有効面積に等しい。ＥＳＤユニットがただ１つのＥＳＤユニットからなる場合、ＥＳＤ回路の有効面積はただ１つのＥＳＤユニットの有効面積に等しい。ＥＳＤ回路が複数のＥＳＤユニットからなる場合、ＥＳＤ回路の有効面積は並列に接続されているＥＳＤユニットの有効面積の合計に等しい。

したがって、チップ間ＥＳＤ回路７０１ｂ、７０２ｂ、７０３ｂ、および７０４ｂのそれぞれの有効面積およびオフチップＥＳＤ回路４３ａ、４３ｂ、４３ｃ、および４３ｄのそれぞれの有効面積を計算することができる。例えば、小さなチップ間ＥＳＤ回路７０１ｂ、７０２ｂ、７０３ｂ、または７０４ｂは、６．５から１３００平方ミリメートルまでの範囲など、１３００平方ミリメートル未満、例えば、６．５から３２５平方ミリメートルまでの範囲など、３２５平方ミリメートル未満の有効面積を有するものとしてよく、大きなオフチップＥＳＤ回路４３ａ、４３ｂ、４３ｃ、または４３ｄは、１３００から６５０００平方ミリメートルまでの範囲など、１３００平方ミリメートルを超える、例えば、３２５０から６５０００平方ミリメートルまでの範囲など、３２５０平方ミリメートルを超える有効面積を有するものとしてよい。あるいは、小さなチップ間ＥＳＤ回路７０１ｂ、７０２ｂ、７０３ｂ、または７０４ｂは、６５０平方ミリメートル未満の有効面積を有するものとしてよく、大きなオフチップＥＳＤ回路４３ａ、４３ｂ、４３ｃ、または４３ｄは、６５０平方ミリメートルを超える有効面積を有するものとしてよい。

大きなオフチップＥＳＤ回路４３ａ内の１つまたは複数のＥＳＤユニットの有効面積の合計または大きなオフチップＥＳＤ回路４３ａの装荷または静電容量として定義される、キャッシュメモリチップ３１１の大きなオフチップＥＳＤ回路４３ａのサイズは、小さなチップ間ＥＳＤ回路７０１ｂ内の１つまたは複数のＥＳＤユニットの有効面積の合計または小さなチップ間ＥＳＤ回路７０１ｂの装荷または静電容量として定義される、キャッシュメモリチップ３１１の小さなチップ間ＥＳＤ回路７０１ｂのサイズより、３から５０倍までの範囲など、３倍超、１０倍、２５倍、または５０倍大きいものとすることができる。

大きなオフチップＥＳＤ回路４３ｂ内の１つまたは複数のＥＳＤユニットの活性領域の合計または大きなオフチップＥＳＤ回路４３ｂの装荷または静電容量として定義される、キャッシュメモリチップ３１１の大きなオフチップＥＳＤ回路４３ｂのサイズは、小さなチップ間ＥＳＤ回路７０２ｂ内の１つまたは複数のＥＳＤユニットの活性領域の合計または小さなチップ間ＥＳＤ回路７０２ｂの装荷または静電容量として定義される、キャッシュメモリチップ３１１の小さなチップ間ＥＳＤ回路７０２ｂのサイズより、３から５０倍までの範囲など、３倍超、１０倍、２５倍、または５０倍大きいものとすることができる。

大きなオフチップＥＳＤ回路４３ｃ内の１つまたは複数のＥＳＤユニットの活性領域の合計または大きなオフチップＥＳＤ回路４３ｃの装荷または静電容量として定義されるチップ３１３の大きなオフチップＥＳＤ回路４３ｃのサイズは、小さなチップ間ＥＳＤ回路７０３ｂ内の１つまたは複数のＥＳＤユニットの活性領域の合計または小さなチップ間ＥＳＤ回路７０３ｂの装荷または静電容量として定義されるチップ３１３の小さなチップ間ＥＳＤ回路７０３ｂのサイズより、３から５０倍までの範囲など、３倍超、１０倍、２５倍、または５０倍大きいものとすることができる。

大きなオフチップＥＳＤ回路４３ｄ内の１つまたは複数のＥＳＤユニットの活性領域の合計または大きなオフチップＥＳＤ回路４３ｄの装荷または静電容量として定義されるチップ３１３の大きなオフチップＥＳＤ回路４３ｄのサイズは、小さなチップ間ＥＳＤ回路７０４ｂ内の１つまたは複数のＥＳＤユニットの活性領域の合計または小さなチップ間ＥＳＤ回路７０４ｂの装荷または静電容量として定義されるチップ３１３の小さなチップ間ＥＳＤ回路７０４ｂのサイズより、３から５０倍までの範囲など、３倍超、１０倍、２５倍、または５０倍大きいものとすることができる。

図３９Ａまたは３９Ｉに示されているチップ間バッファ７０２ａまたは７０３ａのサイズは、チップ間バッファ７０２ａまたは７０３ａの負荷（load）または装荷（loading）によって特徴付けることができる。図３９Ａまたは３９Ｉを参照すると、チップ間バッファ７０２ａまたは７０３ａの負荷もしくは装荷は、チップ間バッファ７０２ａまたは７０３ａの全等価静電容量負荷であり、チップ間バッファ７０２ａまたは７０３ａは、静電容量Ｃ_a1＋静電容量Ｃ_a2＋静電容量Ｃ_a3＋静電容量Ｃ_g1＋静電容量Ｃ_g2＋静電容量Ｃ_b1＋静電容量Ｃ_b2＋静電容量Ｃ_b3に等しい負荷もしくは装荷を駆動するため特定のサイズを有するように設計されていることがわかる。静電容量Ｃ_a1は、チップ３１１または３１３上のチップ間バッファ７０２ａまたは７０３ａと金属パッド６００ｂまたは６００ｃとの間の金属相互接続線６４０ｄまたは６４０ｆの静電容量である。静電容量Ｃ_a2は、チップ３１１または３１３上のチップ間バッファ７０２ａまたは７０３ａに対応する金属パッド６００ｂまたは６００ｃの静電容量である。静電容量Ｃ_a3は、チップ３１１または３１３上のチップ間バッファ７０２ａまたは７０３ａに対応する寄生静電容量である。静電容量Ｃ_g1は、マイクロバンプ３１７の静電容量である。静電容量Ｃ_g2は、キャッシュメモリチップ３１１とチップ３１３との間の間隙内の寄生静電容量である。静電容量Ｃ_b1は、チップ３１３または３１１上のチップ間バッファ７０４ａまたは７０１ａと金属パッド６００ｃまたは６００ｂとの間の金属相互接続線６４０ｈまたは６４０ｂの静電容量である。静電容量Ｃ_b2は、チップ３１３または３１１上のチップ間バッファ７０４ａまたは７０１ａに対応する金属パッド６００ｃまたは６００ｂの静電容量である。静電容量Ｃ_b3は、チップ３１３または３１１上のチップ間バッファ７０４ａまたは７０１ａに対応する寄生静電容量である。

こうして、図３９Ａまたは３９Ｉに示されているチップ間バッファ７０２ａまたは７０３ａの負荷または装荷を定義することができる。図３９Ｃまたは３９Ｄに示されている２段カスケードチップ間ドライバの、ＮＭＯＳトランジスタ７５２ａまたは７５３ａおよびＰＭＯＳトランジスタ７５２ｂまたは７５３ｂのドレインが金属パッド６００ｂまたは６００ｃに接続されている、最終段のインバータ４２５ｂまたは４２６ｂの負荷または装荷などの、チップ間バッファ７０２ａまたは７０３ａの負荷または装荷は、２ｐＦから０．００１ｐＦまでの範囲など、２ｐＦより小さく、例えば、１ｐＦより小さいか、または０．３ｐＦよりも小さいものとすることができる。１ＧＨｚを超えるクロックレートもしくは信号周波数については、図３９Ａまたは３９Ｉに示されているチップ間バッファ７０２ａまたは７０３ａの負荷もしくは装荷またはサイズは、０．１ｐＦから０．００１ｐＦまでの範囲など、０．１ｐＦより小さいものとしてよい。

図３９Ｈまたは３９Ｊに示されているチップ間バッファ７０１ａ、７０２ａ、７０３ａ、または７０４ａのサイズは、チップ間バッファ７０１ａ、７０２ａ、７０３ａ、または７０４ａの負荷または装荷によって特徴付けることができる。図３９Ｈまたは３９Ｊを参照すると、チップ間バッファ７０１ａ、７０２ａ、７０３ａ、または７０４ａの負荷もしくは装荷は、チップ間バッファ７０１ａ、７０２ａ、７０３ａ、または７０４ａの全等価静電容量負荷であり、チップ間バッファ７０１ａ、７０２ａ、７０３ａ、または７０４ａは、静電容量Ｃ_a1＋静電容量Ｃ_a2＋静電容量Ｃ_a3＋静電容量Ｃ_g1＋静電容量Ｃ_g2＋静電容量Ｃ_b1＋静電容量Ｃ_b2＋静電容量Ｃ_b3に等しい負荷もしくは装荷を駆動するため特定のサイズを有するように設計されていることがわかる。静電容量Ｃ_a1は、チップ３１１または３１３上のチップ間バッファ７０１ａ、７０２ａ、７０３ａ、または７０４ａと金属パッド６００ｂまたは６００ｃとの間の金属相互接続線６４０ｂ、６４０ｄ、６４０ｆ、または６４０ｈの静電容量である。静電容量Ｃ_a2は、チップ３１１または３１３上のチップ間バッファ７０１ａ、７０２ａ、７０３ａ、または７０４ａに対応する金属パッド６００ｂまたは６００ｃの静電容量である。静電容量Ｃ_a3は、チップ３１１または３１３上のチップ間バッファ７０１ａ、７０２ａ、７０３ａ、または７０４ａに対応する寄生静電容量である。静電容量Ｃ_g1は、マイクロバンプ３１７の静電容量である。静電容量Ｃ_g2は、キャッシュメモリチップ３１１とチップ３１３との間の間隙内の寄生静電容量である。静電容量Ｃ_b1は、チップ３１３または３１１上のチップ間バッファ７０３ａ、７０４ａ、７０１ａ、または７０２ａと金属パッド６００ｃまたは６００ｂとの間の金属相互接続線６４０ｆ、６４０ｈ、６４０ｂ、または６４０ｄの静電容量である。静電容量Ｃ_b2は、チップ３１３または３１１上のチップ間バッファ７０３ａ、７０４ａ、７０１ａ、または７０２ａに対応する金属パッド６００ｃまたは６００ｂの静電容量である。静電容量Ｃ_b3は、チップ３１３または３１１上のチップ間バッファ７０３ａ、７０４ａ、７０１ａ、または７０２ａに対応する寄生静電容量である。

こうして、図３９Ｈまたは３９Ｊに示されているチップ間バッファ７０１ａ、７０２ａ、７０３ａ、または７０４ａの負荷または装荷を定義することができる。多段カスケードトライステートバッファの、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのドレインが金属パッド６００ｂまたは６００ｃに接続されている、最終段のトライステートドライバの負荷または装荷などの、チップ間バッファ７０１ａ、７０２ａ、７０３ａ、または７０４ａの負荷または装荷は、２ｐＦから０．００１ｐＦまでの範囲など、２ｐＦより小さく、例えば、１ｐＦより小さいか、または０．３ｐＦよりも小さいものとすることができる。１ＧＨｚを超えるクロックレートもしくは信号周波数については、図３９Ｈまたは３９Ｊに示されているチップ間バッファ７０１ａ、７０２ａ、７０３ａ、または７０４ａの負荷もしくは装荷またはサイズは、０．１ｐＦから０．００１ｐＦまでの範囲など、０．１ｐＦより小さいものとしてよい。

図３９Ａまたは３９Ｈに示されているオフチップバッファ４２ｂのサイズは、オフチップバッファ４２ｂの負荷または装荷によって特徴付けることができる。図３９Ａまたは３９Ｈを参照すると、オフチップバッファ４２ｂの負荷もしくは装荷は、オフチップバッファ４２ｂの全等価静電容量負荷であり、オフチップバッファ４２ｂは、静電容量Ｃ_a1＋静電容量Ｃ_a2＋静電容量Ｃ_a3＋静電容量Ｃ_a4＋静電容量Ｃ_a5＋静電容量Ｃ_xzに等しい負荷もしくは装荷を駆動するため特定のサイズを有するように設計されていることがわかる。静電容量Ｃ_a1は、キャッシュメモリチップ３１１上のチップバッファ４２ｂと金属パッド６００ｓとの間、およびキャッシュメモリチップ３１１上のオフチップバッファ４２ｂと金属パッド８８７との間の金属相互線属線６４０ｍの静電容量である。静電容量Ｃ_a2は、キャッシュメモリチップ３１１上のオフチップバッファ４２ｂに対応する金属パッド６００ｓの静電容量である。静電容量Ｃ_a3は、キャッシュメモリチップ３１１上のオフチップバッファ４２ｂに対応する金属パッド８８７の静電容量である。静電容量Ｃ_a4は、キャッシュメモリチップ３１１上のオフチップバッファ４２ｂに対応する寄生静電容量である。静電容量Ｃ_a5は、オフチップバッファ４２ｂから金属パッド６００ｓまでの間およびオフチップバッファ４２ｂから金属パッド８８７までの間の寄生静電容量である。静電容量Ｃ_xzは、ウェハレベルの試験プロセスの実行中の、ただし基板３０１または３０２などの外部回路と接合した後の、試験デバイスの静電容量およびこの試験デバイス中の寄生静電容量とすることができ、静電容量Ｃ_xzは、金属バンプまたはピラー２７の静電容量と、金属バンプまたはピラー２７から基板３０１もしくは３０２上の別のチップまたは受動デバイスへの相互接続における寄生静電容量と、基板３０１もしくは３０２上の金属相互接続線の静電容量と、基板３０１もしくは３０２上の別のチップまたは受動デバイスの静電容量と、基板３０１もしくは３０２上の別のチップまたは受動デバイスに対応する寄生容量とを含むことができる。

こうして、図３９Ａまたは３９Ｈに示されているオフチップバッファ４２ｂの負荷または装荷を定義することができる。多段カスケードチップ間ドライバの、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのドレインが金属パッド６００ｓおよび８８７に接続されている、最終段のドライバの負荷または装荷などの、オフチップバッファ４２ｂの負荷または装荷は、２から１００ｐＦまでの範囲など、２ｐＦより大きく、例えば、５ｐＦより大きいか、または１０ｐＦよりも大きいものとすることができる。図３９Ａまたは３９Ｈに示されているオフチップバッファ４２ｂの負荷または装荷は、図３９Ａまたは３９Ｈに示されているチップ間バッファ７０２ａの負荷または装荷より、３から１００倍までの範囲など、３倍超、１０倍、２５倍、または５０倍大きい。

図３９Ｉまたは３９Ｊに示されているオフチップバッファ４２ｂのサイズは、オフチップバッファ４２ｂの負荷または装荷によって特徴付けることができる。図３９Ｉまたは３９Ｊを参照すると、オフチップバッファ４２ｂの負荷もしくは装荷は、オフチップバッファ４２ｂの全等価静電容量負荷であり、オフチップバッファ４２ｂは、静電容量Ｃ_a1＋静電容量Ｃ_a2＋静電容量Ｃ_a3＋静電容量Ｃ_a4＋静電容量Ｃ_xzに等しい負荷もしくは装荷を駆動するため特定のサイズを有するように設計されていることがわかる。静電容量Ｃ_a1は、キャッシュメモリチップ３１１上のオフチップバッファ４２ｂと金属パッド６００ｓとの間の金属相互接続線６４０ｍの静電容量である。静電容量Ｃ_a2は、キャッシュメモリチップ３１１上のオフチップバッファ４２ｂに対応する金属パッド６００ｓの静電容量である。静電容量Ｃ_a3は、キャッシュメモリチップ３１１上のオフチップバッファ４２ｂに対応する寄生静電容量である。静電容量Ｃ_a4は、オフチップバッファ４２ｂから金属パッド６００ｓまでの間の寄生静電容量である。静電容量Ｃ_xzは、ウェハレベルの試験プロセスの実行中の、ただし基板３０１または３０２などの外部回路と接合した後の、試験デバイスの静電容量およびこの試験デバイス中の寄生静電容量とすることができ、静電容量Ｃ_xzは、ワイヤボンディング接合ワイヤ１１９の静電容量と、ワイヤボンディング接合ワイヤ１１９から基板３０１もしくは３０２上の別のチップまたは受動デバイスへの相互接続における寄生静電容量と、基板３０１もしくは３０２上の金属相互接続線の静電容量と、基板３０１もしくは３０２上の別のチップまたは受動デバイスの静電容量と、基板３０１もしくは３０２上の別のチップまたは受動デバイスに対応する寄生容量とを含むことができる。

こうして、図３９Ｉまたは３９Ｊに示されているオフチップバッファ４２ｂの負荷または装荷を定義することができる。多段カスケードチップ間ドライバの、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのドレインが金属パッド６００ｓに接続されている、最終段のドライバの負荷または装荷などの、オフチップバッファ４２ｂの負荷または装荷は、２から１００ｐＦまでの範囲など、２ｐＦより大きく、例えば、５ｐＦより大きいか、または１０ｐＦよりも大きいものとすることができる。図３９Ｉまたは３９Ｊに示されているオフチップバッファ４２ｂの負荷または装荷は、図３９Ｉまたは３９Ｊに示されているチップ間バッファ７０２ａの負荷または装荷より、３から１００倍までの範囲など、３倍超、１０倍、２５倍、または５０倍大きい。

図３９Ａ、３９Ｈ、３９Ｉ、または３９Ｊに示されているオフチップバッファ４２ｃのサイズは、オフチップバッファ４２ｃの負荷または装荷によって特徴付けることができる。図３９Ａ、３９Ｈ、３９Ｉ、または３９Ｊを参照すると、オフチップバッファ４２ｃの負荷もしくは装荷は、オフチップバッファ４２ｃの全等価静電容量負荷であり、オフチップバッファ４２ｃは、静電容量Ｃ_a1＋静電容量Ｃ_a2＋静電容量Ｃ_a3＋静電容量Ｃ_a4＋静電容量Ｃ_xzに等しい負荷もしくは装荷を駆動するため特定のサイズを有するように設計されていることがわかる。静電容量Ｃ_a1は、チップ３１３上のオフチップバッファ４２ｃと金属パッド６００ｗとの間の金属相互接続線６４０ｐの静電容量である。静電容量Ｃ_a2は、チップ３１３上のオフチップバッファ４２ｃに対応する金属パッド６００ｗの静電容量である。静電容量Ｃ_a3は、チップ３１３上のオフチップバッファ４２ｃに対応する寄生静電容量である。静電容量Ｃ_a4は、オフチップバッファ４２ｃから金属パッド６００ｗまでの間の寄生静電容量である。静電容量Ｃ_xzは、ウェハレベルの試験プロセスの実行中の試験デバイスの静電容量およびこの試験デバイス中の寄生静電容量とすることができる。

こうして、図３９Ａ、３９Ｈ、３９Ｉ、または３９Ｊに示されているオフチップバッファ４２ｃの負荷または装荷を定義することができる。多段カスケードチップ間ドライバの、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのドレインが金属パッド６００ｗに接続されている、最終段のドライバの負荷または装荷などの、オフチップバッファ４２ｃの負荷または装荷は、２から１００ｐＦまでの範囲など、２ｐＦより大きく、例えば、５ｐＦより大きいか、または１０ｐＦよりも大きいものとすることができる。図３９Ａ、３９Ｈ、３９Ｉ、または３９Ｊに示されているオフチップバッファ４２ｃの負荷または装荷は、図３９Ａ、３９Ｈ、３９Ｉ、または３９Ｊに示されているチップ間バッファ７０３ａの負荷または装荷より、３から１００倍までの範囲など、３倍超、１０倍、２５倍、または５０倍大きい。

図３９Ａ、３９Ｈ、３９Ｉ、または３９Ｊに示されているチップ間バッファ７０２ａまたは７０３ａのサイズは、チップ間バッファ７０２ａまたは７０３ａのピーク駆動電流によって特徴付けることができ、図３９Ａ、３９Ｈ、３９Ｉ、または３９Ｊに示されているオフチップバッファ４２ｂまたは４２ｃのサイズは、オフチップバッファ４２ｂまたは４２ｃのピーク駆動電流によって特徴付けることができる。オフチップバッファ４２ｂまたは４２ｃのピーク駆動電流は、チップ間バッファ７０２ａまたは７０３ａのピーク駆動電流より、３から１００倍までの範囲など、３倍超、１０倍、２５倍、または５０倍大きい。

例えば、図３９Ａまたは３９Ｉに示されているチップ間バッファ７０２ａに関して、ＰＭＯＳトランジスタ７５２ｂがオンで、ＮＭＯＳトランジスタ７５２ａがオフである場合、チップ間バッファ７０２ａによって駆動される前記の負荷もしくは装荷は、充電電流を充電する。ＮＭＯＳトランジスタ７５２ａがオンで、ＰＭＯＳトランジスタ７５２ｂがオフである場合、チップ間バッファ７０２ａによって駆動される前記の負荷または装荷は、放電電流を放電する。ＮＭＯＳトランジスタ７５２ａまたはＰＭＯＳトランジスタ７５２ｂのピーク充電または放電電流（バイアス電圧の関数）を使用して、チップ間バッファ７０２ａのピーク駆動電流を定義することができる。図３９Ａまたは３９Ｉに示されているオフチップバッファ４２ｂに関して、ＰＭＯＳトランジスタ４２０４がオンで、ＮＭＯＳトランジスタ４２０３がオフである場合、オフチップバッファ４２ｂによって駆動される前記の負荷もしくは装荷は、充電電流を充電する。ＮＭＯＳトランジスタ４２０３がオンで、ＰＭＯＳトランジスタ４２０４がオフである場合、オフチップバッファ４２ｂによって駆動される前記の負荷または装荷は、放電電流を放電する。ＮＭＯＳトランジスタ４２０３またはＰＭＯＳトランジスタ４２０４のピーク充電または放電電流（バイアス電圧の関数）を使用して、オフチップバッファ４２ｂのピーク駆動電流を定義することができる。オフチップバッファ４２ｂのピーク駆動電流は、チップ間バッファ７０２ａのピーク駆動電流より、３から１００倍までの範囲など、３倍超、１０倍、２５倍、または５０倍大きい。

図３９Ａ、３９Ｈ、３９Ｉ、または３９Ｊに示されているチップ間バッファ７０２ａまたは７０３ａのサイズは、チップ間バッファ７０２ａまたは７０３ａの最終段のドライバ内のトランジスタのオン抵抗によって特徴付けることができ、図３９Ａ、３９Ｈ、３９Ｉ、または３９Ｊに示されているオフチップバッファ４２ｂまたは４２ｃのサイズは、オフチップバッファ４２ｂまたは４２ｃの最終段のドライバ内のトランジスタのオン抵抗によって特徴付けることができる。オフチップバッファ４２ｂまたは４２ｃのオン抵抗は、チップ間バッファ７０２ａまたは７０３ａのオン抵抗より、３から１００倍までの範囲など、３倍超、１０倍、２５倍、または５０倍大きい。

例えば、図３９Ａまたは３９Ｉに示されているチップ間バッファ７０２ａに関して、ＰＭＯＳトランジスタ７５２ｂがオンで、ＮＭＯＳトランジスタ７５２ａがオフである場合、チップ間バッファ７０２ａによって駆動される前記の負荷もしくは装荷は充電され、ＰＭＯＳトランジスタ７５２ｂは、オン抵抗を持つ抵抗器と等価である。ＮＭＯＳトランジスタ７５２ａがオンで、ＰＭＯＳトランジスタ７５２ｂがオフである場合、チップ間バッファ７０２ａによって駆動される前記の負荷または装荷は放電され、ＮＭＯＳトランジスタ７５２ａは、オン抵抗の抵抗を持つ抵抗器と等価である。ＮＭＯＳトランジスタ７５２ａまたはＰＭＯＳトランジスタ７５２ｂのオン抵抗（バイアス電圧の関数）を使用して、チップ間バッファ７０２ａのサイズを特徴付けることができる。図３９Ａまたは３９Ｉに示されているオフチップバッファ４２ｂに関して、ＰＭＯＳトランジスタ４２０４がオンで、ＮＭＯＳトランジスタ４２０３がオフである場合、オフチップバッファ４２ｂによって駆動される前記の負荷もしくは装荷は充電され、ＰＭＯＳトランジスタ４２０４は、オン抵抗を持つ抵抗器と等価である。ＮＭＯＳトランジスタ４２０３がオンで、ＰＭＯＳトランジスタ４２０４がオフである場合、オフチップバッファ４２ｂによって駆動される前記の負荷または装荷は放電され、ＮＭＯＳトランジスタ４２０３は、オン抵抗を持つ抵抗器と等価である。ＮＭＯＳトランジスタ４２０３またはＰＭＯＳトランジスタ４２０４のオン抵抗（バイアス電圧の関数）を使用して、オフチップバッファ４２ｂのサイズを特徴付けることができる。

図３９Ａまたは３９Ｉに示されているチップ間バッファ７０２ａのサイズは、ＮＭＯＳトランジスタ７５２ａまたはＰＭＯＳトランジスタ７５２ｂの物理的チャネル幅と物理的チャネル長との比によって特徴付けることができ、ＮＭＯＳトランジスタ７５２ａおよびＰＭＯＳトランジスタ７５２ｂのドレインは、金属相互接続線６４０ｄを通してキャッシュメモリチップ３１１の金属パッド６００ｂに接続される。チップ間バッファ７０２ａが図３９Ｃに示されている２段カスケードチップ間ドライバである場合、チップ間バッファ７０２ａのサイズは、最終段のドライバ４２５ｂ内のＮＭＯＳトランジスタ７５２ａまたはＰＭＯＳトランジスタ７５２ｂの物理的チャネル幅と物理的チャネル長との比によって特徴付けることができ、ＮＭＯＳトランジスタ７５２ａおよびＰＭＯＳトランジスタ７５２ｂのドレインは、金属相互接続線６４０ｄを通してキャッシュメモリチップ３１１の金属パッド６００ｂに接続される。ＮＭＯＳトランジスタ７５２ａまたはＰＭＯＳトランジスタ７５２ｂの物理的チャネル幅および物理的チャネル長の定義については、図２１および２２の図解を参照されたい。ＮＭＯＳトランジスタ７５２ａの物理的チャネル幅と物理的チャネル長との比は、１から５０までの範囲、例えば、１から２０までの範囲内とすることができ、ＰＭＯＳトランジスタ７５２ｂの物理的チャネル幅と物理的チャネル長との比は、１から１００までの範囲、例えば、１から４０までの範囲内とすることができる。

図３９Ａまたは３９Ｉに示されているチップ間バッファ７０３ａのサイズは、ＮＭＯＳトランジスタ７５３ａまたはＰＭＯＳトランジスタ７５３ｂの物理的チャネル幅と物理的チャネル長との比によって特徴付けることができ、ＮＭＯＳトランジスタ７５３ａおよびＰＭＯＳトランジスタ７５３ｂのドレインは、金属相互接続線６４０ｆを通してチップ３１３の金属パッド６００ｃに接続される。チップ間バッファ７０３ａが図３９Ｄに示されている２段カスケードチップ間ドライバである場合、チップ間バッファ７０３ａのサイズは、最終段のドライバ４２６ｂ内のＮＭＯＳトランジスタ７５３ａまたはＰＭＯＳトランジスタ７５３ｂの物理的チャネル幅と物理的チャネル長との比によって特徴付けることができ、ＮＭＯＳトランジスタ７５３ａおよびＰＭＯＳトランジスタ７５３ｂのドレインは、金属相互接続線６４０ｆを通してチップ３１３の金属パッド６００ｃに接続される。ＮＭＯＳトランジスタ７５３ａまたはＰＭＯＳトランジスタ７５３ｂの物理的チャネル幅および物理的チャネル長の定義については、図２１および２２の図解を参照されたい。ＮＭＯＳトランジスタ７５３ａの物理的チャネル幅と物理的チャネル長との比は、１から５０までの範囲、例えば、１から２０までの範囲内であり、ＰＭＯＳトランジスタ７５３ｂの物理的チャネル幅と物理的チャネル長との比は、１から１００までの範囲、例えば、１から４０までの範囲内である。

図３９Ａまたは３９Ｉに示されているオフチップバッファ４２ｂのサイズは、ＮＭＯＳトランジスタ４２０３またはＰＭＯＳトランジスタ４２０４の物理的チャネル幅と物理的チャネル長との比によって特徴付けることができ、ＮＭＯＳトランジスタ４２０３およびＰＭＯＳトランジスタ４２０４のドレインは、金属相互接続線６４０ｍを通してキャッシュメモリチップ３１１の金属パッド６００ｓまたは８８７に接続される。オフチップバッファ４２ｂが図１１Ａに示されている２段カスケードオフチップドライバ４２１である場合、オフチップバッファ４２ｂのサイズは、最終段のドライバ４２１”内のＮＭＯＳトランジスタ４２０３またはＰＭＯＳトランジスタ４２０４の物理的チャネル幅と物理的チャネル長との比によって特徴付けることができ、ＮＭＯＳトランジスタ４２０３およびＰＭＯＳトランジスタ４２０４のドレインは、金属相互接続線６４０ｍを通してキャッシュメモリチップ３１１の金属パッド６００ｓまたは８８７に接続される。ＮＭＯＳトランジスタ４２０３またはＰＭＯＳトランジスタ４２０４の物理的チャネル幅および物理的チャネル長の定義については、図２１および２２の図解を参照されたい。ＮＭＯＳトランジスタ４２０３の物理的チャネル幅と物理的チャネル長との比は、３０から２００００までの範囲など、３０より大きく、例えば、５０から３００までの範囲など、５０より大きいものとしてよい。ＰＭＯＳトランジスタ４２０４の物理的チャネル幅と物理的チャネル長との比は、６０から４００００までの範囲など、６０より大きく、例えば、１００から６００までの範囲など、１００より大きいものとしてよい。ＮＭＯＳトランジスタ４２０３の物理的チャネル幅と物理的チャネル長との比は、ＮＭＯＳトランジスタ７５２ａの物理的チャネル幅と物理的チャネル長との比より、３から１００倍までの範囲など、３倍超、１０倍、２５倍、または５０倍大きいものとしてよい。ＰＭＯＳトランジスタ４２０４の物理的チャネル幅と物理的チャネル長との比は、ＰＭＯＳトランジスタ７５２ｂの物理的チャネル幅と物理的チャネル長との比より、３から１００倍までの範囲など、３倍超、１０倍、２５倍、または５０倍大きいものとしてよい。

図３９Ａまたは３９Ｉに示されているオフチップバッファ４２ｃのサイズは、ＮＭＯＳトランジスタ４２０３ａまたはＰＭＯＳトランジスタ４２０４ａの物理的チャネル幅と物理的チャネル長との比によって特徴付けることができ、ＮＭＯＳトランジスタ４２０３ａおよびＰＭＯＳトランジスタ４２０４ａのドレインは、金属相互接続線６４０ｐを通してチップ３１３の金属パッド６００ｗに接続される。オフチップバッファ４２ｃが図３９Ｆに示されている２段カスケードオフチップドライバである場合、オフチップバッファ４２ｃのサイズは、最終段のドライバ４２７ｂ内のＮＭＯＳトランジスタ４２０３ａまたはＰＭＯＳトランジスタ４２０４ａの物理的チャネル幅と物理的チャネル長との比によって特徴付けることができ、ＮＭＯＳトランジスタ４２０３ａおよびＰＭＯＳトランジスタ４２０４ａのドレインは、金属相互接続線６４０ｐを通してチップ３１３の金属パッド６００ｗに接続される。ＮＭＯＳトランジスタ４２０３ａまたはＰＭＯＳトランジスタ４２０４ａの物理的チャネル幅および物理的チャネル長の定義については、図２１および２２の図解を参照されたい。ＮＭＯＳトランジスタ４２０３ａの物理的チャネル幅と物理的チャネル長との比は、３０から２００００までの範囲など、３０より大きく、例えば、５０から３００までの範囲など、５０より大きい。ＰＭＯＳトランジスタ４２０４ａの物理的チャネル幅と物理的チャネル長との比は、６０から４００００までの範囲など、６０より大きく、例えば、１００から６００までの範囲など、１００より大きい。ＮＭＯＳトランジスタ４２０３ａの物理的チャネル幅と物理的チャネル長との比は、ＮＭＯＳトランジスタ７５３ａの物理的チャネル幅と物理的チャネル長との比より、３から１００倍までの範囲など、３倍超、１０倍、２５倍、または５０倍大きいものとしてよい。ＰＭＯＳトランジスタ４２０４ａの物理的チャネル幅と物理的チャネル長との比は、ＰＭＯＳトランジスタ７５３ｂの物理的チャネル幅と物理的チャネル長との比より、３から１００倍までの範囲など、３倍超、１０倍、２５倍、または５０倍大きいものとしてよい。

図３９Ｈまたは３９Ｊに示されているチップ間バッファ７０１ａまたは７０２ａのサイズは、チップ間トライステートバッファのトライステートドライバのＮＭＯＳトランジスタまたはＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比によって特徴付けることができ、トライステートドライバは、金属相互接続線６４０ｂまたは６４０ｄを通してキャッシュメモリチップ３１１の金属パッド６００ｂに接続され、トライステートドライバのＮＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、１から５０までの範囲、例えば、１から２０までの範囲内であり、トライステートドライバのＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、１から１００までの範囲、例えば、１から４０までの範囲内である。チップ間バッファ７０１ａまたは７０２ａが多段トライステートバッファである場合、チップ間バッファ７０１ａまたは７０２ａのサイズは、多段トライステートバッファの最終段のトライステートドライバ内のＮＭＯＳトランジスタまたはＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比によって特徴付けることができ、最終段のトライステートドライバは、金属相互接続線６４０ｂまたは６４０ｄを通してキャッシュメモリチップ３１１の金属パッド６００ｂに接続され、最終段のトライステートドライバのＮＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、１から５０までの範囲、例えば、１から２０までの範囲内であり、最終段のトライステートドライバのＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、１から１００までの範囲、例えば、１から４０までの範囲内である。ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタの物理的チャネル幅および物理的チャネル長の定義については、図２１および２２の図解を参照されたい。

図３９Ｈまたは３９Ｊに示されているチップ間バッファ７０３ａまたは７０４ａのサイズは、チップ間トライステートバッファのトライステートドライバのＮＭＯＳトランジスタまたはＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比によって特徴付けることができ、トライステートドライバは、金属相互接続線６４０ｆまたは６４０ｈを通してチップ３１３の金属パッド６００ｃに接続され、トライステートドライバのＮＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、１から５０までの範囲、例えば、１から２０までの範囲内であり、トライステートドライバのＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、１から１００までの範囲、例えば、１から４０までの範囲内である。チップ間バッファ７０３ａまたは７０４ａが多段トライステートバッファである場合、チップ間バッファ７０３ａまたは７０４ａのサイズは、多段トライステートバッファの最終段のトライステートドライバ内のＮＭＯＳトランジスタまたはＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比によって特徴付けることができ、最終段のトライステートドライバは、金属相互接続線６４０ｆまたは６４０ｈを通してチップ３１３の金属パッド６００ｃに接続され、最終段のトライステートドライバのＮＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、１から５０までの範囲、例えば、１から２０までの範囲内であり、最終段のトライステートドライバのＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、１から１００までの範囲、例えば、１から４０までの範囲内である。ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタの物理的チャネル幅および物理的チャネル長の定義については、図２１および２２の図解を参照されたい。

図３９Ｈまたは３９Ｊに示されているオフチップバッファ４２ａまたは４２ｂのサイズは、オフチップトライステートバッファのトライステートドライバのＮＭＯＳトランジスタまたはＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比によって特徴付けることができ、トライステートドライバは、金属相互接続線６４０ｊまたは６４０ｍを通してキャッシュメモリチップ３１１の金属パッド６００ｔまたは６００ｓに接続され、トライステートドライバのＮＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、３０から２００００までの範囲など、３０より大きく、例えば、５０から３００までの範囲など、５０より大きく、トライステートドライバのＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、６０から４００００までの範囲など、６０より大きく、例えば、１００から６００までの範囲など、１００より大きい。オフチップバッファ４２ａまたは４２ｂが多段トライステートバッファである場合、オフチップバッファ４２ａまたは４２ｂのサイズは、多段トライステートバッファの最終段のトライステートドライバ内のＮＭＯＳトランジスタまたはＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比によって特徴付けることができ、最終段のトライステートドライバは、金属相互接続線６４０ｊまたは６４０ｍを通してキャッシュメモリチップ３１１の金属パッド６００ｔまたは６００ｓに接続され、最終段のトライステートドライバのＮＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、３０から２００００までの範囲など、３０より大きく、例えば、５０から３００までの範囲など、５０より大きく、最終段のトライステートドライバのＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、６０から４００００までの範囲など、６０より大きく、例えば、１００から６００までの範囲など、１００より大きい。ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタの物理的チャネル幅および物理的チャネル長の定義については、図２１および２２の図解を参照されたい。図３９Ｈまたは３９Ｊに示されているオフチップトライステートバッファ４２ａまたは４２ｂのトライステートドライバのＮＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、図３９Ｈまたは３９Ｊに示されているチップ間トライステートバッファ７０１ａまたは７０２ａのトライステートドライバのＮＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比より、３から１００倍までの範囲など、３倍超、１０倍、２５倍、または５０倍大きいものとしてよい。図３９Ｈまたは３９Ｊに示されているオフチップトライステートバッファ４２ａまたは４２ｂのトライステートドライバのＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、図３９Ｈまたは３９Ｊに示されているチップ間トライステートバッファ７０１ａまたは７０２ａのトライステートドライバのＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比より、３から１００倍までの範囲など、３倍超、１０倍、２５倍、または５０倍大きいものとしてよい。

図３９Ｈまたは３９Ｊに示されているオフチップバッファ４２ｃまたは４２ｄのサイズは、オフチップトライステートバッファのトライステートドライバのＮＭＯＳトランジスタまたはＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比によって特徴付けることができ、トライステートドライバは、金属相互接続線６４０ｐまたは６４０ｒを通してチップ３１３の金属パッド６００ｗまたは６００ｘに接続され、トライステートドライバのＮＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、３０から２００００までの範囲など、３０より大きく、例えば、５０から３００までの範囲など、５０より大きく、トライステートドライバのＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、６０から４００００までの範囲など、６０より大きく、例えば、１００から６００までの範囲など、１００より大きい。オフチップバッファ４２ｃまたは４２ｄが多段トライステートバッファである場合、オフチップバッファ４２ｃまたは４２ｄのサイズは、多段トライステートバッファの最終段のトライステートドライバ内のＮＭＯＳトランジスタまたはＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比によって特徴付けることができ、最終段のトライステートドライバは、金属相互接続線６４０ｐまたは６４０ｒを通してチップ３１３の金属パッド６００ｗまたは６００ｘに接続され、最終段のトライステートドライバのＮＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、３０から２００００までの範囲など、３０より大きく、例えば、５０から３００までの範囲など、５０より大きく、最終段のトライステートドライバのＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、６０から４００００までの範囲など、６０より大きく、例えば、１００から６００までの範囲など、１００より大きい。ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタの物理的チャネル幅および物理的チャネル長の定義については、図２１および２２の図解を参照されたい。図３９Ｈまたは３９Ｊに示されているオフチップトライステートバッファ４２ｃまたは４２ｄのトライステートドライバのＮＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、図３９Ｈまたは３９Ｊに示されているチップ間トライステートバッファ７０３ａまたは７０４ａのトライステートドライバのＮＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比より、３から１００倍までの範囲など、３倍超、１０倍、２５倍、または５０倍大きいものとしてよい。図３９Ｈまたは３９Ｊに示されているオフチップトライステートバッファ４２ｃまたは４２ｄのトライステートドライバのＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、図３９Ｈまたは３９Ｊに示されているチップ間トライステートバッファ７０３ａまたは７０４ａのトライステートドライバのＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比より、３から１００倍までの範囲など、３倍超、１０倍、２５倍、または５０倍大きいものとしてよい。

図４２Ａ〜４２Ｏは、図３７Ａ、３７Ｄ、３８Ａ、３８Ｄ、３９Ａ、３９Ｈ、３９Ｉ、または３９Ｊに示されているチップ３１３を形成するためのプロセスを示す断面図である。図４２Ａを参照すると、シリコンウェハなどの半導体ウェハ１０ａは、シリコン基板１と、シリコン基板１内に、および／またはシリコン基板１の上に前記のオフチップバッファ４２ｃおよび前記のオフチップＥＳＤ回路４３ｃを備える前記のオフチップ回路４０ｃと、シリコン基板１内に、および／またはシリコン基板１の上に前記のオフチップバッファ４２ｄおよび前記のオフチップＥＳＤ回路４３ｄを備える前記のオフチップ回路４０ｄと、シリコン基板１内の、および／またはシリコン基板１の上の、前記のチップ間回路２０ｅおよび２０ｆと、シリコン基板１内の、および／またはシリコン基板１の上の、前記の内部回路２０ｇおよび２０ｈと、シリコン基板１の上の複数の誘電体層３０と、シリコン基板１の上の複数の細線金属層６０と、誘電体層３０のビア３０’内の複数のビアプラグ６０’と、細線金属層６０の上に、また誘電体層３０の上に、またオフチップ回路４０ｃおよび４０ｄの上に、またチップ間回路２０ｅおよび２０ｆの上に、また内部回路２０ｇおよび２０ｈの上にある、絶縁層５、つまり、パッシベーション層とを設けられていることがわかる。

半導体ウェハ１０ａは、前記の金属パッド６００ｃ、６００ｗ、および６００ｘを有する。金属パッド６００ｃ、６００ｗ、および６００ｘは、パッシベーション層５の下の最上位の細線金属層６０によって構成され、アルミニウム、アルミニウム銅合金、または電気メッキされた銅を含む。金属パッド６００ｃ、６００ｗ、および６００ｘのそれぞれは、０．５から３マイクロメートルまでの範囲または２０ナノメートルから１．５マイクロメートルまでの範囲の厚さ、ならびに０．２から０．９５マイクロメートルまでの範囲など、１マイクロメートルより小さい幅を有するものとしてよい。パッシベーション層５内の複数の開口部５０が、金属パッド６００ｃ、６００ｗ、および６００ｘの上にあり、それらを露出し、金属パッド６００ｃ、６００ｗ、および６００ｘは、開口部５０の底部にある。開口部５０のそれぞれは、１０から１００マイクロメートルまでの範囲、好ましくは２０から６０マイクロメートルまでの範囲の幅を有することができる。

シリコン基板１は、６００から１０００マイクロメートルまでの範囲、５０マイクロメートルから１ミリメートルまでの範囲、または７５から２５０マイクロメートルまでの範囲の厚さｔ１を有する。あるいは、シリコン基板１を、シリコンゲルマニウム（ＳｉＧｅ）基板またはガリウムヒ素（ＧａＡｓ）基板などの、他の半導体基板と置き換えることができる。誘電体層３０は、隣接する細線金属層６０の間にそれぞれ挿入され、隣接する細線金属層６０は、誘電体層３０の内部でビアプラグ６０’を通して相互接続される。誘電体層３０は、好適な１つまたは複数のプロセスによって、例えば、ＣＶＤ（化学気相成長法）プロセス、ＰＥＣＶＤ（プラズマ化学気相成長法）プロセス、高密度プラズマ（ＨＤＰ）ＣＶＤプロセス、またはスピンオンコーティング法によって形成されうる。誘電体層３０の材料として、酸化ケイ素、窒化ケイ素、オキシ窒化ケイ素、オキシ炭化ケイ素（ＳｉＯＣ）、または窒化炭素ケイ素（ＳｉＣＮ）が挙げられる。誘電体層３０のそれぞれは、１つまたは複数の無機層で構成することができ、０．１から１．５マイクロメートルまでの範囲の厚さを有するものとしてよい。例えば、誘電体層３０のそれぞれは、オキシ窒化ケイ素または窒化炭素ケイ素の層、およびオキシ窒化ケイ素または窒化炭素ケイ素の層上の酸化ケイ素またはオキシ炭化ケイ素の層を含むことができる。あるいは、誘電体層３０のそれぞれは、０．０２から１．２マイクロメートルまでの範囲の厚さを有する、酸化ケイ素層などの、酸化物層と、酸化物層上の０．０２から１．２マイクロメートルまでの範囲の厚さを有する、窒化ケイ素層などの、窒化物層とを含むことができる。

細線金属層６０のそれぞれは、２０ナノメートルから１．５マイクロメートルまでの範囲、好ましくは１００ナノメートルから１マイクロメートルまでの範囲の厚さを有する。細線金属層６０のそれぞれは、０．０５から０．９５マイクロメートルまでの範囲など、１マイクロメートルより小さい幅を有する金属トレースを含むことができる。細線金属層６０の材料として、電気メッキした銅、アルミニウム、アルミニウム銅合金、または前記の材料の複合材が挙げられる。

例えば、細線金属層６０のそれぞれは、誘電体層３０のうちの１つにおける、２０ナノメートルから１．５マイクロメートルまでの範囲、好ましくは１００ナノメートルから１マイクロメートルまでの範囲の厚さを有する電気メッキした銅層と、電気メッキした銅層の底面および側壁の、窒化チタン層、チタンタングステン合金層、窒化タンタル層、チタン層、またはタンタル層などの、接着／バリア層と、電気メッキした銅層と接着／バリア層との間の銅のシード層とを含みうる。銅のシード層は、電気メッキした銅層の底面および側面にあり、電気メッキした銅層の底面および側壁と接触している。電気メッキした銅層、銅のシード層、および接着／バリア層は、好適な１つまたは複数のプロセスによって、例えば、電気メッキプロセス、スパッタリングプロセス、および化学機械研磨（ＣＭＰ）プロセスを含むダマシンまたは二重ダマシンプロセスによって形成されうる。

あるいは、細線金属層６０のそれぞれは、誘電体層３０のうちの１つの上面上の接着／バリア層と、接着／バリア層の上面上の、２０ナノメートルから１．５マイクロメートルまでの範囲、好ましくは１００ナノメートルから１マイクロメートルまでの範囲の厚さを有するスパッタリングされたアルミニウムまたはアルミニウム銅合金層と、スパッタリングされたアルミニウムまたはアルミニウム銅合金層の上面上の反射防止層とを備えることができる。スパッタリングされたアルミニウムまたはアルミニウム銅合金層、接着／バリア層、および反射防止層は、好適な１つまたは複数のプロセスによって、例えば、スパッタリングプロセスおよびエッチングプロセスを含むプロセスによって形成することができる。スパッタリングされたアルミニウムまたはアルミニウム銅合金層の側壁は、接着／バリア層および反射防止層によって覆われていない。接着／バリア層および反射防止層は、チタン層、窒化チタン層、またはチタンタングステン層とすることができる。

半導体ウェハ１０ａは、細線金属層６０およびビアプラグ６０’によって構成される部分をそれぞれが含む前記の金属相互接続線６４０ｅ、６４０ｆ、６４０ｇ、６４０ｈ、６４０ｎ、６４０ｐ、６４０ｑ、および６４０ｒを有するが、金属相互接続線６４０ｅおよび６４０ｇは、図４２Ａ〜４２Ｏに示されていない。半導体ウェハ１０ａは、前記の試験インターフェイス回路３３３ｃおよび３３３ｄ（図４２Ａ〜４２Ｏに示されていない）も含む。金属相互接続線６４０ｅは、チップ間回路２０ｅと内部回路２０ｇを接続することができ、金属相互接続線６４０ｇは、チップ間回路２０ｆと内部回路２０ｈを接続することができる。チップ間回路２０ｅは、金属相互接続線６４０ｆを通して、金属パッド６００ｃのうちの１つに、また試験インターフェイス回路３３３ｃに接続されうる。チップ間回路２０ｆは、金属相互接続線６４０ｈを通して、金属パッド６００ｃのうちの別の１つに、また試験インターフェイス回路３３３ｄに接続されうる。金属相互接続線６４０ｎは、オフチップバッファ４２ｃと試験インターフェイス回路３３３ｃを接続することができ、金属相互接続線６４０ｑは、オフチップバッファ４２ｄと試験インターフェイス回路３３３ｄを接続することができる。オフチップバッファ４２ｃは、金属相互接続線６４０ｐを通して、オフチップＥＳＤ回路４３ｃに、また試験金属パッド６００ｗに接続されうる。オフチップバッファ４２ｄは、金属相互接続線６４０ｒを通して、オフチップＥＳＤ回路４３ｄに、また試験金属パッド６００ｘに接続されうる。

パッシベーション層５は、チップ間回路２０ｅおよび２０ｆ、内部回路２０ｇおよび２０ｈ、オフチップ回路４０ｃおよび４０ｄ、ならびに細線金属層６０を、水分および外来イオン汚染による損傷から保護することができる。言い換えると、可動イオン（ナトリウムイオンなど）、遷移金属（金、銀、および銅など）、および不純物が、パッシベーション層５を貫通して、チップ間回路２０ｅおよび２０ｆ、内部回路２０ｇおよび２０ｈ、オフチップ回路４０ｃおよび４０ｄ、ならびに細線金属層６０に達するのを防ぐことができる。

パッシベーション層５は、好適な１つまたは複数のプロセスによって、例えば、化学気相成長（ＣＶＤ）法によって形成することができ、典型的には、０．３から１．５マイクロメートルまでの範囲など、０．２マイクロメートルより大きい厚さを有する。パッシベーション層５は、一般に、酸化ケイ素（ＳｉＯ₂など）、窒化ケイ素（Ｓｉ₃Ｎ₄）、オキシ窒化ケイ素（ＳｉＯＮなど）、オキシ炭化ケイ素（ＳｉＯＣ）、ＰＳＧ（リン珪酸ガラス）、窒化炭素ケイ素（ＳｉＣＮなど）、または前記の材料の複合材から作られる。

パッシベーション層５は、１つまたは複数の無機層で構成することができる。例えば、パッシベーション層５は、０．２から１．２マイクロメートルまでの範囲の厚さを有する、酸化ケイ素またはオキシ炭化ケイ素（ＳｉＯＣ）などの酸化物層および酸化物層上の０．２から１．２マイクロメートルまでの範囲の厚さを有する、窒化ケイ素、オキシ窒化ケイ素、または窒化炭素ケイ素（ＳｉＣＮ）などの窒化物層の複合層とすることができる。あるいは、パッシベーション層５は、０．２から１．２マイクロメートルまでの範囲の厚さを有する窒化ケイ素、オキシ窒化ケイ素、または窒化炭素ケイ素（ＳｉＣＮ）の単層とすることができる。例示的な場合において、パッシベーション層５は、半導体ウェハ１０ａの最上位無機層を備え、半導体ウェハ１０ａの最上位無機層は、０．２から１．５マイクロメートルまでの範囲など、０．２マイクロメートルより大きい厚さを有する窒化ケイ素層とすることができる。

図４２Ｂを参照すると、図４２Ａに示されている半導体ウェハ１０ａを構成した後に、開口部５０内に、また開口部５０によって露出されている金属パッド６００ｗおよび６００ｘ上にフラックスまたは絶縁体３３を形成することができることがわかる。次に、説明が簡単になるように反転した図でステップが例示されている図４２Ｃを参照すると、半導体ウェハ１０ａのシリコン基板１は、機械研削または化学機械研磨（ＣＭＰ）によるシリコン基板１の裏面１ａの研磨によって、１から１０マイクロメートルまでの範囲、３から５０マイクロメートルまでの範囲、または１０から１５０マイクロメートルまでの範囲の厚さｔ２まで薄化されることがわかる。

次に、説明が簡単になるように反転した図でステップが例示されている図４２Ｄを参照すると、複数のシリコン貫通ビア１１（これらのうち２つのみ、図４２Ｄ〜４２Ｎに示されている）が、薄化シリコン基板１内に、また少なくとも１つの誘電体層３０内に形成されて、細線金属層６０の領域６０ａを露出し、絶縁層３が、薄化シリコン基板１の裏面１ａ上に、またシリコン貫通ビア１１の側壁上に形成されていることがわかる。シリコン貫通ビア１１は、薄化シリコン基板１および（複数可）誘電体層３０を完全に貫通する。シリコン貫通ビア１１のそれぞれは、５から１００マイクロメートルまでの範囲、または３から５０マイクロメートルまでの範囲の直径または幅Ｗ１、および１から１０マイクロメートルまでの範囲、３から５０マイクロメートルまでの範囲、または１０から１５０マイクロメートルまでの範囲の深さを有するものとしてよい。絶縁層３として、例えば、窒化ケイ素層などの窒化物層、ポリイミド層、ベンゾシクロブテン層、またはポリベンゾオキサゾール層などのポリマー層、酸窒化ケイ素層、窒化炭素ケイ素（ＳｉＣＮ）層、オキシ炭化ケイ素（ＳｉＯＣ）層、または酸化ケイ素層が挙げられる。図４２Ｄに示されているようなシリコン貫通ビア１１および絶縁層３を形成するプロセスは、図２４Ｄ〜２４Ｈまたは図２４Ｉ〜２４Ｎに例示されているようなシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅならびに絶縁層３を形成するプロセスとして参照することができる。図４２Ｄに示されている絶縁層３の詳細は、図２４Ｄ〜２４Ｈまたは図２４Ｉ〜２４Ｎに例示されているような絶縁層３の詳細として参照することができる。

次に、説明が簡単になるように反転した図でステップが例示されている図４２Ｅを参照すると、２つの金属層４および９によって構成される相互接続構造８８を、シリコン貫通ビア１１内に、また絶縁層３上に、また細線金属層６０の領域６０ａ上に、また薄化シリコン基板１の裏面１ａに形成することができ、金属層４は、絶縁層３上の、またシリコン貫通ビア１１内の、またシリコン貫通ビア１１によって露出されている細線金属層６０の領域６０ａ上の接着／バリア層４ａと接着／バリア層４ａ上のシード層４ｂとからなることがわかる。金属層９の側壁は、金属層４によって覆われていない。図４２Ｅに示されているような相互接続構造８８を形成するプロセスは、図２５Ａ〜２５Ｆに例示されているような相互接続構造８８を形成するプロセスとして参照することができる。図４２Ｅに示されているような接着／バリア層４ａおよびシード層４ｂを含む金属層４の詳細は、図２５Ａに例示されているような接着／バリア層４ａおよびシード層４ｂを含む金属層４の詳細として参照することができる。図４２Ｅに示されている金属層９の詳細は、図２５Ｄに例示されているような金属層９の詳細として参照することができる。

次に、説明が簡単になるように反転した図でステップが例示されている図４２Ｆを参照すると、ポリマー層１４は、スピンオンコーティングプロセス、ラミネート加工プロセス、スクリーン印刷プロセス、またはスプレープロセスを含み、また硬化プロセスを含むプロセスを使用して、金属層９上に、また絶縁層３上に、また相互接続構造８８の側壁に形成されることがわかる。ポリマー層１４内の２つの開口部１４ａは、金属層９の２つの領域の上にあり、それらを露出している。ポリマー層１４は、３から２５マイクロメートルまでの範囲、好ましくは５から１５マイクロメートルまでの範囲など、２マイクロメートルより大きく、また誘電体層３０のそれぞれの厚さより大きく、またパッシベーション層５の厚さより大きい厚さを有する。ポリマー層１４の材料として、ベンゾシクロブテン（ＢＣＢ）、ポリイミド（ＰＩ）、ポリベンゾオキサゾール（ＰＢＯ）、またはエポキシ樹脂が挙げられる。

次に、説明が簡単になるように反転した図でステップが例示されている図４２Ｇを参照すると、１から３００ナノメートルまでの範囲、好ましくは１．５から１００ナノメートルまでの範囲など、１マイクロメートルより小さい厚さを有する接着／バリア層１６ｚを、スパッタリングプロセスまたは蒸着プロセスなどの物理的気相成長（ＰＶＤ）プロセスを使用することによって、ポリマー層１４上に、また開口部１４ａによって露出されている金属層９の領域上に形成することができ、次いで、２０から５００ナノメートルまでの範囲、好ましくは３５から３００ナノメートルまでの範囲など、１マイクロメートルより小さい厚さを有するシード層１８ｚを、スパッタリングプロセスまたは蒸着プロセスなどの物理的気相成長（ＰＶＤ）プロセスを使用することによって、接着／バリア層１６ｚ上に形成することができることがわかる。接着／バリア層１６ｚの材料として、チタン、チタンタングステン合金、窒化チタン、クロム、タンタル、窒化タンタル、または前記の材料の複合材が挙げられ、シード層１８ｚの材料として、銅、ニッケル、アルミニウム、金、銀、白金、またはパラジウムが挙げられる。

例えば、接着／バリア層１６ｚが、好適な１つまたは複数のプロセスによって、例えば、１から３００ナノメートルまでの範囲、好ましくは１．５から１００ナノメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、チタンタングステン合金、チタン、または窒化チタンの単層などのチタン含有層を、ポリマー層１４上に、また開口部１４ａによって露出される金属層９の領域上に、スパッタリングすることによって形成される場合、シード層１８ｚは、好適な１つまたは複数のプロセスによって、例えば、２０から５００ナノメートルまでの範囲、好ましくは３５から３００ナノメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅層、ニッケル層、アルミニウム層、金層、銀層、白金層、またはパラジウム層を、チタン含有層上にスパッタリングすることによって形成されうる。

あるいは、接着／バリア層１６ｚが、好適な１つまたは複数のプロセスによって、例えば、１から３００ナノメートルまでの範囲、好ましくは１．５から１００ナノメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、タンタルまたは窒化タンタルの単層などのタンタル含有層を、ポリマー層１４上に、また開口部１４ａによって露出される金属層９の領域上に、スパッタリングすることによって形成される場合、シード層１８ｚは、好適な１つまたは複数のプロセスによって、例えば、２０から５００ナノメートルまでの範囲、好ましくは３５から３００ナノメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅層、ニッケル層、アルミニウム層、金層、銀層、白金層、またはパラジウム層を、タンタル含有層上にスパッタリングすることによって形成されうる。

シード層１８ｚを形成した後、１から６０マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有する、ポジ型フォトレジスト層またはネガ型フォトレジスト層などの、フォトレジスト層３１が、スピンオンコーティングプロセス、ラミネート加工プロセス、スクリーン印刷プロセス、またはスプレープロセスによってシード層１８ｚ上に形成される。次に、露光および現像のプロセスによりフォトレジスト層３１のパターン形成を行い、シード層１８ｚを露出する複数の開口部３１ａをフォトレジスト層３１内に形成する。１Ｘステッパーまたは１Ｘコンタクトアライナーを使用することで、露光プロセスにおいてフォトレジスト層３１を露光することができる。

次に、電気メッキプロセスを使用することによって、金属層２７ｙを、開口部３１ａによって露出されている前記の材料のシード層１８ｚ上に、また開口部３１ａ内に形成し、次いで、電気メッキプロセスを使用することによって、ハンダ層２７ｚを開口部３１ａ内の金属層２７ｙ上に形成する。金属層２７ｙおよびハンダ層２７ｚのそれぞれは、１から３０マイクロメートルまでの範囲、好ましくは２から２０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲など、１マイクロメートルより大きく、またシード層１８ｚの厚さより大きく、また接着／バリア層１６ｚの厚さより大きい厚さを有する。金属層２７ｙの材料として、銅および／またはニッケルが挙げられ、ハンダ層２７ｚの材料として、ビスマス、インジウム、アンチモン、スズ、スズ鉛合金、スズ銀合金、またはスズ銀銅合金が挙げられる。ハンダ層２７ｚは、キャッシュメモリチップ３２１と接合するために使用されうる。

例えば、金属層２７ｙは、好適な１つまたは複数のプロセスによって、例えば、１から３０マイクロメートルまでの範囲、好ましくは２から２０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを持つ銅の単一金属層を開口部３１ａによって露出されているシード層１８ｚ、好ましくは前記の銅層１８ｚ上に電気メッキすることによって形成することができ、１から３０マイクロメートルまでの範囲、好ましくは５から２５マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有するビスマス、インジウム、アンチモン、スズ、スズ鉛合金、スズ銀合金、またはスズ銀銅合金を含むハンダ層２７ｚを、電気メッキプロセスを使用することによって銅の単一金属層上に形成することができる。

あるいは、金属層２７ｙを、好適な１つまたは複数のプロセスによって、例えば、１から３０マイクロメートルまでの範囲、好ましくは２から２０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを持つニッケルの単一金属層を開口部３１ａによって露出されているシード層１８ｚ、好ましくは前記の銅またはニッケル層１８ｚ上に電気メッキすることによって形成することができ、１から３０マイクロメートルまでの範囲、好ましくは５から２５マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有するビスマス、インジウム、アンチモン、スズ、スズ鉛合金、スズ銀合金、またはスズ銀銅合金を含むハンダ層２７ｚを、電気メッキプロセスを使用することによってニッケルの単一金属層上に形成することができる。

あるいは、金属層２７ｙは、好適な１つまたは複数のプロセスによって、例えば、１から３０マイクロメートルまでの範囲、好ましくは２から２０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを持つ銅層を開口部３１ａによって露出されているシード層１８ｚ、好ましくは前記の銅層１８ｚ上に電気メッキし、次いで、０．３から６マイクロメートルまでの範囲、好ましくは１から３マイクロメートルまでの範囲など、０．２マイクロメートルより大きい厚さを持つニッケル層を、電気メッキされた銅層上に電気メッキすることによって形成することができる。１から３０マイクロメートルまでの範囲、好ましくは５から２５マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有するビスマス、インジウム、アンチモン、スズ、スズ鉛合金、スズ銀合金、またはスズ銀銅合金を含むハンダ層２７ｚを、電気メッキプロセスを使用することによって金属層２７ｙの電気メッキされたニッケル層上に形成することができる。

次に、説明が簡単になるように反転した図でステップが例示されている図４２Ｈを参照すると、フォトレジスト層３１は、無機溶液を使用して、またはアミドとともに有機溶液を使用して、除去されることがわかる。フォトレジスト層３１からの一部の残留物が、金属層２７ｙの下にないシード層１８ｚ上に残る可能性がある。その後、Ｏ₂プラズマまたは２００ＰＰＭ未満のフッ素、および酸素を含むプラズマなどのプラズマにより、シード層１８ｚから残留物を除去することができる。次に、金属層２７ｙの下にないシード層１８ｚを除去し、次いで、金属層２７ｙの下にない接着／バリア層１６ｚを除去する。

例えば、金属層２７ｙの下にないシード層１８ｚおよび金属層２７ｙの下にない接着／バリア層１６ｚは、Ａｒスパッタリングエッチングプロセス、反応性イオンエッチング（ＲＩＥ）プロセス、またはイオンミリングプロセスなどの乾式エッチングプロセスによって除去することができる。

あるいは、金属層２７ｙの下にないシード層１８ｚおよび金属層２７ｙの下にない接着／バリア層１６ｚは、ウェットエッチングプロセスによって除去することができる。シード層１８ｚが銅層である場合、ＮＨ₄ＯＨを含む溶液またはＨ₂ＳＯ₄を含む溶液でエッチングすることができる。接着／バリア層１６ｚがチタンタングステン合金層である場合、過酸化水素を含む溶液で、またはＮＨ₄ＯＨおよび過酸化水素を含む溶液で、エッチングすることができる。接着／バリア層１６ｚがチタン層である場合、フッ化水素を含む溶液で、またはＮＨ₄ＯＨおよび過酸化水素を含む溶液で、エッチングすることができる。

金属層２７ｙの下にないシード層１８ｚが、ウェットエッチングプロセスを使用して除去される場合、シード層１８ｚの上に覆い被さる金属層２７ｙの下にアンダーカットが形成される。金属層２７ｙの下にあるシード層１８ｚは、金属層２７ｙの第２の側壁から凹んでいる第１の側壁を有し、第１の側壁と第２の側壁との間の距離は、０．１から２マイクロメートルまでの範囲内である。

したがって、図４２Ｈに示されているように、薄化シリコン基板１の裏面１ａの底部スキーム１０３は、絶縁層３、ポリマー層１４、金属層４および９によって構成される相互接続構造８８、および接着／バリア層１６ｚ、シード層１８ｚ、金属層２７ｙ、およびハンダ層２７ｚによって構成される複数のマイクロバンプ３１７ｃ、つまり金属バンプとともに形成される。マイクロバンプ３１７ｃのそれぞれは、２から７０マイクロメートルまでの範囲、好ましくは５から５０マイクロメートルまでの範囲など、２マイクロメートルよりも大きい高さ、および３から３０マイクロメートルまでの範囲など、３マイクロメートルより大きい幅もしくは直径を有する。隣接する２つのマイクロバンプ３１７ｃの間のピッチＰ２は、６０マイクロメートルより小さく、好ましくは、５から４０マイクロメートルまでの範囲、好ましくは１０から３０マイクロメートルまでの範囲など、４０マイクロメートルより小さいものとしてよい。マイクロバンプ３１７ｃの１つは、相互接続構造８８を通してマイクロバンプ３１７ｃのうちの別の１つに接続することができる。マイクロバンプ３１７ｃは、キャッシュメモリチップ３２１と接合するために使用される。チップ間回路２０ｅは、金属相互接続線６４０ｆを通して相互接続構造８８に、金属相互接続線６４０ｆおよび相互接続構造８８を通してマイクロバンプ３１７ｃに、金属相互接続線６４０ｆ、相互接続構造８８、および金属相互接続線６４０ｈを通してチップ間回路２０ｆに接続されうる。チップ間回路２０ｆは、金属相互接続線６４０ｈを通して相互接続構造８８に、金属相互接続線６４０ｈおよび相互接続構造８８を通してマイクロバンプ３１７ｃに接続されうる。

あるいは、相互接続構造８８を電源プレーン、電源バス、電源トレース、または電源線などの電源相互接続部に使用し、これにより、チップ間回路２０ｅの電源ノード、内部回路２０ｇの電源ノード、オフチップバッファ４２ｃの電源ノード、オフチップＥＳＤ回路４３ｃのノード、試験インターフェイス回路３３３ｃの電源ノード、チップ間回路２０ｆの電源ノード、内部回路２０ｈの電源ノード、オフチップバッファ４２ｄの電源ノード、オフチップＥＳＤ回路４３ｄのノード、および試験インターフェイス回路３３３ｄの電源ノードと、シリコン貫通ビア１１を通して接続することができる。チップ間回路２０ｅ、内部回路２０ｇ、オフチップバッファ４２ｃ、および試験インターフェイス回路３３３ｃの電源ノードは、チップ間回路２０ｆ、内部回路２０ｈ、オフチップバッファ４２ｄ、および試験インターフェイス回路３３３ｄの電源ノードに、相互接続構造８８を通して接続されうる。オフチップＥＳＤ回路４３ｃのノードは、オフチップＥＳＤ回路４３ｄのノードに、相互接続構造８８を通して接続されうる。

あるいは、相互接続構造８８をグランドプレーン、グランドバス、グランドトレース、またはグランド線などのグランド相互接続部に使用し、これにより、チップ間回路２０ｅのグランドノード、内部回路２０ｇのグランドノード、オフチップバッファ４２ｃのグランドノード、オフチップＥＳＤ回路４３ｃのノード、試験インターフェイス回路３３３ｃのグランドノード、チップ間回路２０ｆのグランドノード、内部回路２０ｈのグランドノード、オフチップバッファ４２ｄのグランドノード、オフチップＥＳＤ回路４３ｄのノード、および試験インターフェイス回路３３３ｄのグランドノードと、シリコン貫通ビア１１を通して接続することができる。チップ間回路２０ｅ、内部回路２０ｇ、オフチップバッファ４２ｃ、および試験インターフェイス回路３３３ｃのグランドノードは、チップ間回路２０ｆ、内部回路２０ｈ、オフチップバッファ４２ｄ、および試験インターフェイス回路３３３ｄのグランドノードに、相互接続構造８８を通して接続されうる。オフチップＥＳＤ回路４３ｃのノードは、オフチップＥＳＤ回路４３ｄのノードに、相互接続構造８８を通して接続されうる。

図４２Ｉを参照すると、図４２Ｈに示されているマイクロバンプ３１７ｃを形成した後に、フラックスまたは絶縁体３３を除去して、パッシベーション層５内の開口部５０によって露出されている金属パッド６００ｃ、６００ｗ、および６００ｘを露出させることができることがわかる。次に、図４２Ｊを参照すると、ポリマー層９５が、半導体ウェハ１０ａのパッシベーション層５上に適宜形成されうることがわかる。ポリマー層９５内の複数の開口部９５０が、開口部５０によって露出された金属パッド６００ｃ、６００ｗ、および６００ｘの上にあり、それらを露出する。ポリマー層９５は、３から５０マイクロメートルまでの範囲、好ましくは２から３０マイクロメートルまでの範囲など、２マイクロメートルより大きく、またパッシベーション層５の厚さより大きく、また誘電体層３０のそれぞれの厚さより大きい厚さを有するものとしてよい。ポリマー層９５の材料として、ベンゾシクロブテン（ＢＣＢ）、ポリイミド（ＰＩ）、ポリベンゾオキサゾール（ＰＢＯ）、またはエポキシ樹脂が挙げられる。

次に、図４２Ｋを参照すると、１から３００ナノメートルまでの範囲、好ましくは１．５から１００ナノメートルまでの範囲など、１マイクロメートルより小さい厚さを有する接着／バリア層３２ｙを、スパッタリングプロセスまたは蒸着プロセスなどの物理的気相成長（ＰＶＤ）プロセスによって、ポリマー層９５上に、また開口部９５０によって露出されている金属パッド６００ｃ、６００ｗ、および６００ｘ上に形成することができ、次いで、２０から５００ナノメートルまでの範囲、好ましくは３５から３００ナノメートルまでの範囲など、１マイクロメートルより小さい厚さを有するシード層３２ｚを、スパッタリングプロセスまたは蒸着プロセスなどの物理的気相成長（ＰＶＤ）プロセスを使用することによって、接着／バリア層３２ｚ上に形成することができることがわかる。接着／バリア層３２ｙの材料として、チタン、チタンタングステン合金、窒化チタン、クロム、タンタル、窒化タンタル、または前記の材料の複合材が挙げられ、シード層３２ｚの材料として、銅、ニッケル、アルミニウム、金、銀、白金、またはパラジウムが挙げられる。

接着／バリア層３２ｙが、好適な１つまたは複数のプロセスによって、例えば、１から３００ナノメートルまでの範囲、好ましくは１．５から１００ナノメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、チタンタングステン合金、チタン、または窒化チタンの単層などのチタン含有層を、ポリマー層９５上に、また開口部９５０によって露出されている金属パッド６００ｃ、６００ｗ、および６００ｘ上に、スパッタリングすることによって形成される場合、シード層３２ｚは、好適な１つまたは複数のプロセスによって、例えば、２０から５００ナノメートルまでの範囲、好ましくは３５から３００ナノメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅層、ニッケル層、アルミニウム層、金層、銀層、白金層、またはパラジウム層を、チタン含有層上にスパッタリングすることによって形成されうる。

あるいは、接着／バリア層３２ｙが、好適な１つまたは複数のプロセスによって、例えば、１から３００ナノメートルまでの範囲、好ましくは１．５から１００ナノメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、タンタルまたは窒化タンタルの単層などのタンタル含有層を、ポリマー層９５上に、また開口部９５０によって露出される金属パッド６００ｃ、６００ｗ、および６００ｘ上に、スパッタリングすることによって形成される場合、シード層３２ｚは、好適な１つまたは複数のプロセスによって、例えば、２０から５００ナノメートルまでの範囲、好ましくは３５から３００ナノメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅層、ニッケル層、アルミニウム層、金層、銀層、白金層、またはパラジウム層を、タンタル含有層上にスパッタリングすることによって形成されうる。

シード層３２ｚを形成した後、１から６０マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有する、ポジ型フォトレジスト層またはネガ型フォトレジスト層などの、フォトレジスト層７１が、スピンオンコーティングプロセス、ラミネート加工プロセス、スクリーン印刷プロセス、またはスプレープロセスによってシード層３２ｚ上に形成される。次に、露光および現像のプロセスによりフォトレジスト層７１のパターン形成を行い、シード層３２ｚを露出する複数の開口部７１０をフォトレジスト層７１内に形成し、開口部７１０は、金属パッド６００ｃの上にあるが、試験用の金属パッド６００ｗおよび６００ｘの上に、フォトレジスト層７１内の開口部はない。１Ｘステッパーまたは１Ｘコンタクトアライナーを使用することで、露光プロセスにおいてフォトレジスト層７１を露光することができる。

次に、電気メッキプロセスを使用することによって、金属層３４ｙを、開口部７１０によって露出されている前記の材料のシード層３２ｚ上に、また開口部７１０内に形成し、次いで、電気メッキプロセスを使用することによって、ハンダ層３４ｚを開口部７１０内の金属層３４ｙ上に形成する。金属層３４ｙおよびハンダ層３４ｚは両方とも、１から３０マイクロメートルまでの範囲、好ましくは２から２０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲など、１マイクロメートルより大きく、またシード層３２ｚの厚さより大きく、また接着／バリア層３２ｙの厚さより大きい厚さを有する。金属層３４ｙの材料として、銅および／またはニッケルが挙げられ、ハンダ層３４ｚの材料として、ビスマス、インジウム、アンチモン、スズ、スズ鉛合金、スズ銀合金、またはスズ銀銅合金が挙げられる。ハンダ層３４ｚは、キャッシュメモリチップ３１１と接合するために使用されうる。

例えば、金属層３４ｙは、好適な１つまたは複数のプロセスによって、例えば、１から３０マイクロメートルまでの範囲、好ましくは２から２０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを持つ銅の単一金属層を開口部７１０によって露出されているシード層３２ｚ、好ましくは前記の銅層３２ｚ上に電気メッキすることによって形成することができ、１から３０マイクロメートルまでの範囲、好ましくは５から２５マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有するビスマス、インジウム、アンチモン、スズ、スズ鉛合金、スズ銀合金、またはスズ銀銅合金を含むハンダ層３４ｚを、電気メッキプロセスを使用することによって銅の単一金属層上に形成することができる。

あるいは、金属層３４ｙは、好適な１つまたは複数のプロセスによって、例えば、１から３０マイクロメートルまでの範囲、好ましくは２から２０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを持つニッケルの単一金属層を開口部７１０によって露出されているシード層３２ｚ、好ましくは前記の銅またはニッケル層３２ｚ上に電気メッキすることによって形成することができ、１から３０マイクロメートルまでの範囲、好ましくは５から２５マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有するビスマス、インジウム、アンチモン、スズ、スズ鉛合金、スズ銀合金、またはスズ銀銅合金を含むハンダ層３４ｚを、電気メッキプロセスを使用することによってニッケルの単一金属層上に形成することができる。

あるいは、金属層３４ｙは、好適な１つまたは複数のプロセスによって、例えば、１から３０マイクロメートルまでの範囲、好ましくは２から２０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを持つ銅層を開口部７１０によって露出されているシード層３２ｚ、好ましくは前記の銅層３２ｚ上に電気メッキし、次いで、０．３から６マイクロメートルまでの範囲、好ましくは１から３マイクロメートルまでの範囲など、０．２マイクロメートルより大きい厚さを持つニッケル層を、電気メッキされた銅層上に電気メッキすることによって形成することができる。１から３０マイクロメートルまでの範囲、好ましくは５から２５マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有するビスマス、インジウム、アンチモン、スズ、スズ鉛合金、スズ銀合金、またはスズ銀銅合金を含むハンダ層３４ｚを、電気メッキプロセスを使用することによって金属層３４ｙの電気メッキされたニッケル層上に形成することができる。

次に、図４２Ｌを参照すると、フォトレジスト層７１は、無機溶液を使用して、またはアミドとともに有機溶液を使用して、除去されることがわかる。フォトレジスト層７１からの一部の残留物が、金属層３４ｙの下にないシード層３２ｚ上に残る可能性がある。その後、Ｏ₂プラズマまたは２００ＰＰＭ未満のフッ素、および酸素を含むプラズマなどのプラズマにより、シード層３２ｚから残留物を除去することができる。次に、金属層３４ｙの下にないシード層３２ｚを除去し、次いで、金属層３４ｙの下にない接着／バリア層３２ｙを除去する。

例えば、金属層３４ｙの下にないシード層３２ｚおよび金属層３４ｙの下にない接着／バリア層３２ｙは、Ａｒスパッタリングエッチングプロセス、反応性イオンエッチング（ＲＩＥ）プロセス、またはイオンミリングプロセスなどのドライエッチングプロセスによって除去することができる。

あるいは、金属層３４ｙの下にないシード層３２ｚおよび金属層３４ｙの下にない接着／バリア層３２ｙは、湿式エッチングプロセスによって除去することができる。シード層３２ｚが銅層である場合、ＮＨ₄ＯＨを含む溶液またはＨ₂ＳＯ₄を含む溶液でエッチングすることができる。接着／バリア層３２ｙがチタンタングステン合金層である場合、過酸化水素を含む溶液で、またはＮＨ₄ＯＨおよび過酸化水素を含む溶液で、エッチングすることができる。接着／バリア層３２ｙがチタン層である場合、フッ化水素を含む溶液で、またはＮＨ₄ＯＨおよび過酸化水素を含む溶液で、エッチングすることができる。

金属層３４ｙの下にないシード層３２ｚが、ウェットエッチングプロセスを使用して除去される場合、シード層３２ｚの上に覆い被さる金属層３４ｙの下にアンダーカットが形成される。金属層３４ｙの下にあるシード層３２ｚは、金属層３４ｙの第２の側壁から凹んでいる第１の側壁を有し、第１の側壁と第２の側壁との間の距離は、０．１から２マイクロメートルまでの範囲内である。

したがって、図４２Ｌに示されているように、接着／バリア層３２ｙ、シード層３２ｚ、金属層３４ｙ、およびハンダ層３４ｚによって構成される複数のマイクロバンプ３１７ｄ、つまり、金属バンプが、開口部５０および９５０によって露出されている金属パッド６００ｃ上に、またポリマー層９５上に、また薄化シリコン基板１の活性側に形成され、キャッシュメモリチップ３１１と接合するために使用される。マイクロバンプ３１７ｄのそれぞれは、２から７０マイクロメートルまでの範囲、好ましくは５から５０マイクロメートルまでの範囲など、２マイクロメートルよりも大きい高さ、および３から３０マイクロメートルまでの範囲など、３マイクロメートルより大きい幅もしくは直径を有する。隣接する２つのマイクロバンプ３１７ｄの間のピッチＰ３は、６０マイクロメートルより小さく、好ましくは、５から４０マイクロメートルまでの範囲、好ましくは１０から３０マイクロメートルまでの範囲など、４０マイクロメートルより小さいものとしてよい。金属相互接続線６４０ｆおよび６４０ｈは、開口部５０および９５０を通してマイクロバンプ３１７ｄと接続する。チップ間回路２０ｅは、金属相互接続線６４０ｆを通して、マイクロバンプ３１７ｄのうちの１つに接続され、チップ間回路２０ｆは、金属相互接続線６４０ｈを通して、マイクロバンプ３１７ｄのうちの別の１つに接続されうる。開口部５０および９５０によって露出されている金属パッド６００ｗおよび６００ｘ上に形成されたマイクロバンプはない、つまり、金属パッド６００ｗおよび６００ｘは、試験用の開口部５０および９５０によって露出されている。

あるいは、図４２Ｍを参照すると、ポリマー層９５を省くことができる、つまり、接着／バリア層３２ｙをパッシベーション層５上に、またパッシベーション層５内の開口部５０によって露出される金属パッド６００ｃ上に形成することができることがわかる。したがって、接着／バリア層３２ｙ、シード層３２ｚ、金属層３４ｙ、およびハンダ層３４ｚによって構成される複数のマイクロバンプ３１７ｄは、開口部５０によって露出されている金属パッド６００ｃ上に、またパッシベーション層５上に、また薄化シリコン基板１の活性側に形成されうる。

図４２Ｎを参照すると、マイクロバンプ３１７ｄを形成した後に、半導体ウェハ１０ａを、ダイソーイングプロセスによって、図３７Ａ、３７Ｄ、３８Ａ、３８Ｄ、３９Ａ、３９Ｈ、３９Ｉ、または３９Ｊに示されている複数のチップ３１３に切り分けることができることがわかる。あるいは、図４２Ｏを参照すると、図４２Ｂ〜４２Ｉに示されているステップを省くことができる、つまり、図４２Ａに示されている半導体ウェハ１０ａを構成した後に、図４２Ｊ〜４２Ｌに示されているステップを実行して、ポリマー層９５およびマイクロバンプ３１７ｄを形成し、次いで、半導体ウェハ１０ａを、ダイソーイングプロセスによって、図３７Ｂ、３７Ｃ、３８Ｂ、３８Ｃ、３９Ａ、３９Ｈ、３９Ｉ、または３９Ｊに示されている複数のチップ３１３に切り分けることができることがわかる。

図３７Ａ、３７Ｂ、３７Ｃ、３７Ｄ、３８Ａ、３８Ｂ、３８Ｃ、または３８Ｄに示されているチップ３１３のＩＣ構造６ｃは、図４２Ｎまたは４２Ｏに例示されているように、チップ間回路２０ｅおよび２０ｆと、内部回路２０ｇおよび２０ｈと、オフチップバッファ４２ｃおよびオフチップＥＳＤ回路４３ｃを含むオフチップ回路４０ｃと、オフチップバッファ４２ｄおよびオフチップＥＳＤ回路４３ｄを含むオフチップ回路４０ｄと、誘電体層３０と、ビア３０’と、細線金属層６０と、ビアプラグ６０’と、試験インターフェイス回路３３３ｃおよび３３３ｄと、金属相互接続線６４０ｅ、６４０ｆ、６４０ｇ、６４０ｈ、６４０ｎ、６４０ｐ、６４０ｑ、および６４０ｒとを収容する。

図４３Ａ〜４３Ｅは、最終的に図３７Ａ、３７Ｄ、３８Ａ、または３８Ｄに示されている複数のキャッシュメモリチップ３２１に切り分けられる半導体ウェハを形成するためのプロセスを示す断面図である。図４３Ａを参照すると、シリコンウェハなどの半導体ウェハ１０ｂは、シリコン基板１と、シリコン基板１内の、および／またはシリコン基板１の上の、複数のチップ間回路２０ｊおよび２０ｋと、シリコン基板１内の、および／またはシリコン基板１の上の、複数の内部回路２０ｍおよび２０ｎと、シリコン基板１内に、および／またはシリコン基板１の上にオフチップバッファ４２ｅおよびオフチップＥＳＤ回路４３ｅを備えるオフチップ回路４０ｅと、シリコン基板１内に、および／またはシリコン基板１の上にオフチップバッファ４２ｆおよびオフチップＥＳＤ回路４３ｆを備えるオフチップ回路４０ｆと、シリコン基板１の上の複数の誘電体層３０と、シリコン基板１の上の複数の細線金属層６０と、誘電体層３０のビア３０’内の複数のビアプラグ６０’と、細線金属層６０の上に、また誘電体層３０の上に、またチップ間回路２０ｊおよび２０ｋの上に、またオフチップ回路４０ｅおよび４０ｆの上に、また内部回路２０ｍおよび２０ｎの上にある、絶縁層５、つまり、パッシベーション層とを設けられていることがわかる。

半導体ウェハ１０ｂは、前記の金属パッド６００ｄ、６００ｙ、および６００ｚを有する。金属パッド６００ｄ、６００ｙ、および６００ｚは、パッシベーション層５の下の最上位の細線金属層６０によって構成され、アルミニウム、アルミニウム銅合金、または電気メッキされた銅を含む。金属パッド６００ｄ、６００ｙ、および６００ｚのそれぞれは、０．５から３マイクロメートルまでの範囲または２０ナノメートルから１．５マイクロメートルまでの範囲の厚さ、ならびに０．２から０．９５マイクロメートルまでの範囲など、１マイクロメートルより小さい幅を有するものとしてよい。パッシベーション層５内の複数の開口部５０が、金属パッド６００ｄ、６００ｙ、および６００ｚの上にあり、それらを露出し、金属パッド６００ｄ、６００ｙ、および６００ｚは、開口部５０の底部にある。開口部５０のそれぞれは、１０から１００マイクロメートルまでの範囲、好ましくは２０から６０マイクロメートルまでの範囲の幅を有することができる。

半導体ウェハ１０ｂは、細線金属層６０およびビアプラグ６０’によって構成される部分をそれぞれが含む複数の金属相互接続線６４０ｓ、６４０ｔ、６４０ｕ、６４０ｖ、６４０ｗ、６４０ｘ、６４０ｙ、および６４０ｚを有する。オフチップバッファ４２ｅは、金属相互接続線６４０ｓを通して、オフチップＥＳＤ回路４３ｅに、また試験金属パッド６００ｚに接続されうる。オフチップバッファ４２ｆは、金属相互接続線６４０ｔを通して、オフチップＥＳＤ回路４３ｆに、また試験金属パッド６００ｙに接続されうる。内部回路２０ｍは、金属相互接続線６４０ｙを通して、チップ間回路２０ｊに接続され、内部回路２０ｎは、金属相互接続線６４０ｚを通して、チップ間回路２０ｋに接続されうる。

半導体ウェハ１０ｂは、２つの試験インターフェイス回路３３３ｅおよび３３３ｆ（図示せず）も備える。試験インターフェイス回路３３３ｅは、金属相互接続線６４０ｕを通して、オフチップバッファ４２ｅに接続され、試験インターフェイス回路３３３ｆは、金属相互接続線６４０ｖを通して、オフチップバッファ４２ｆに接続されうる。チップ間回路２０ｊは、金属相互接続線６４０ｗを通して、試験インターフェイス回路３３３ｅに、また金属パッド６００ｄのうちの１つに接続されうる。チップ間回路２０ｋは、金属相互接続線６４０ｘを通して、試験インターフェイス回路３３３ｆに、また金属パッド６００ｄのうちの別の１つに接続されうる。

パッシベーション層５は、チップ間回路２０ｊおよび２０ｋ、内部回路２０ｍおよび２０ｎ、オフチップ回路４０ｅおよび４０ｆ、試験インターフェイス回路３３３ｅおよび３３３ｆ、ならびに細線金属層６０を、水分および外来イオン汚染による損傷から保護することができる。言い換えると、可動イオン（ナトリウムイオンなど）、遷移金属（金、銀、および銅など）、および不純物が、パッシベーション層５を貫通して、チップ間回路２０ｊおよび２０ｋ、内部回路２０ｍおよび２０ｎ、オフチップ回路４０ｅおよび４０ｆ、試験インターフェイス回路３３３ｅおよび３３３ｆ、ならびに細線金属層６０に達するのを防ぐことができる。図４３Ａに示されているようなシリコン基板１、誘電体層３０、細線金属層６０、およびパッシベーション層５の明細は、それぞれ図４２Ａに例示されているようなシリコン基板１、誘電体層３０、細線金属層６０、およびパッシベーション層５の明細として参照することができる。

次に、図４３Ｂを参照すると、ポリマー層９５が、半導体ウェハ１０ｂのパッシベーション層５上に適宜形成されうることがわかる。ポリマー層９５内の複数の開口部９５０が、開口部５０によって露出された金属パッド６００ｄ、６００ｙ、および６００ｚの上にあり、それらを露出する。図４３Ｂに示されているようなポリマー層９５の詳細は、図４２Ｊに例示されているようなポリマー層９５の詳細として参照することができる。

次に、図４３Ｃを参照すると、１から３００ナノメートルまでの範囲、好ましくは１．５から１００ナノメートルまでの範囲など、１マイクロメートルより小さい厚さを有する接着／バリア層３２ｗを、スパッタリングプロセスまたは蒸着プロセスなどの物理的気相成長（ＰＶＤ）プロセスを使用することによって、ポリマー層９５上に、また開口部９５０によって露出されている金属パッド６００ｄ、６００ｙ、および６００ｚ上に形成することができ、次いで、２０から５００ナノメートルまでの範囲、好ましくは３５から３００ナノメートルまでの範囲など、１マイクロメートルより小さい厚さを有するシード層３２ｘを、スパッタリングプロセスまたは蒸着プロセスなどの物理的気相成長（ＰＶＤ）プロセスを使用することによって、接着／バリア層３２ｗ上に形成することができることがわかる。接着／バリア層３２ｗの材料として、チタン、チタンタングステン合金、窒化チタン、クロム、タンタル、窒化タンタル、または前記の材料の複合材が挙げられ、シード層３２ｘの材料として、銅、ニッケル、アルミニウム、金、銀、白金、またはパラジウムが挙げられる。

接着／バリア層３２ｗが、好適な１つまたは複数のプロセスによって、例えば、１から３００ナノメートルまでの範囲、好ましくは１．５から１００ナノメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、チタンタングステン合金、チタン、または窒化チタンの単層などのチタン含有層を、ポリマー層９５上に、また開口部９５０によって露出されている金属パッド６００ｄ、６００ｙ、および６００ｚ上に、スパッタリングすることによって形成される場合、シード層３２ｘは、好適な１つまたは複数のプロセスによって、例えば、２０から５００ナノメートルまでの範囲、好ましくは３５から３００ナノメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅層、ニッケル層、アルミニウム層、金層、銀層、白金層、またはパラジウム層を、チタン含有層上にスパッタリングすることによって形成されうる。

あるいは、接着／バリア層３２ｗが、好適な１つまたは複数のプロセスによって、例えば、１から３００ナノメートルまでの範囲、好ましくは１．５から１００ナノメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、タンタルまたは窒化タンタルの単層などのタンタル含有層を、ポリマー層９５上に、また開口部９５０によって露出される金属パッド６００ｄ、６００ｙ、および６００ｚ上に、スパッタリングすることによって形成される場合、シード層３２ｘは、好適な１つまたは複数のプロセスによって、例えば、２０から５００ナノメートルまでの範囲、好ましくは３５から３００ナノメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅層、ニッケル層、アルミニウム層、金層、銀層、白金層、またはパラジウム層を、タンタル含有層上にスパッタリングすることによって形成されうる。

シード層３２ｘを形成した後、１から６０マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有する、ポジ型フォトレジスト層またはネガ型フォトレジスト層などの、フォトレジスト層７１が、スピンオンコーティングプロセス、ラミネート加工プロセス、スクリーン印刷プロセス、またはスプレープロセスによってシード層３２ｘ上に形成される。次に、露光および現像のプロセスによりフォトレジスト層７１のパターン形成を行い、シード層３２ｘを露出する複数の開口部７１０をフォトレジスト層７１内に形成し、開口部７１０は、金属パッド６００ｄの上にあるが、試験用の金属パッド６００ｙおよび６００ｚの上に、フォトレジスト層７１内の開口部はない。１Ｘステッパーまたは１Ｘコンタクトアライナーを使用することで、露光プロセスにおいてフォトレジスト層７１を露光することができる。

次に、電気メッキプロセスを使用することによって、金属層３４ｗを、開口部７１０によって露出されている前記の材料のシード層３２ｘ上に、また開口部７１０内に形成し、次いで、電気メッキプロセスを使用することによって、ハンダ層３４ｘを開口部７１０内に、また開口部７１０内の金属層３４ｗ上に形成する。金属層３４ｗおよびハンダ層３４ｘは両方とも、１から３０マイクロメートルまでの範囲、好ましくは２から２０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲など、１マイクロメートルより大きく、またシード層３２ｘの厚さより大きく、また接着／バリア層３２ｗの厚さより大きい厚さを有する。金属層３４ｗの材料として、銅および／またはニッケルが挙げられ、ハンダ層３４ｘの材料として、ビスマス、インジウム、アンチモン、スズ、スズ鉛合金、スズ銀合金、またはスズ銀銅合金が挙げられる。ハンダ層３４ｘは、チップ３１３と接合するために使用されうる。

例えば、金属層３４ｗは、好適な１つまたは複数のプロセスによって、例えば、１から３０マイクロメートルまでの範囲、好ましくは２から２０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを持つ銅の単一金属層を開口部７１０によって露出されているシード層３２ｘ、好ましくは前記の銅層３２ｘ上に電気メッキすることによって形成することができ、１から３０マイクロメートルまでの範囲、好ましくは５から２５マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有するビスマス、インジウム、アンチモン、スズ、スズ鉛合金、スズ銀合金、またはスズ銀銅合金を含むハンダ層３４ｘを、電気メッキプロセスを使用することによって銅の単一金属層上に形成することができる。

あるいは、金属層３４ｗは、好適な１つまたは複数のプロセスによって、例えば、１から３０マイクロメートルまでの範囲、好ましくは２から２０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを持つニッケルの単一金属層を開口部７１０によって露出されているシード層３２ｘ、好ましくは前記の銅またはニッケル層３２ｘ上に電気メッキすることによって形成することができ、１から３０マイクロメートルまでの範囲、好ましくは５から２５マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有するビスマス、インジウム、アンチモン、スズ、スズ鉛合金、スズ銀合金、またはスズ銀銅合金を含むハンダ層３４ｘを、電気メッキプロセスを使用することによってニッケルの単一金属層上に形成することができる。

あるいは、金属層３４ｗは、好適な１つまたは複数のプロセスによって、例えば、１から３０マイクロメートルまでの範囲、好ましくは２から２０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを持つ銅層を開口部７１０によって露出されているシード層３２ｘ、好ましくは前記の銅層３２ｘ上に電気メッキし、次いで、０．３から６マイクロメートルまでの範囲、好ましくは１から３マイクロメートルまでの範囲など、０．２マイクロメートルより大きい厚さを持つニッケル層を、電気メッキされた銅層上に電気メッキすることによって形成することができる。１から３０マイクロメートルまでの範囲、好ましくは５から２５マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有するビスマス、インジウム、アンチモン、スズ、スズ鉛合金、スズ銀合金、またはスズ銀銅合金を含むハンダ層３４ｘを、電気メッキプロセスを使用することによって金属層３４ｗの電気メッキされたニッケル層上に形成することができる。

次に、図４３Ｄを参照すると、フォトレジスト層７１は、無機溶液を使用して、またはアミドとともに有機溶液を使用して、除去されることがわかる。フォトレジスト層７１からの一部の残留物が、金属層３４ｗの下にないシード層３２ｘ上に残る可能性がある。その後、Ｏ₂プラズマまたは２００ＰＰＭ未満のフッ素、および酸素を含むプラズマなどのプラズマにより、シード層３２ｘから残留物を除去することができる。次に、金属層３４ｗの下にないシード層３２ｘを除去し、次いで、金属層３４ｗの下にない接着／バリア層３２ｗを除去する。

例えば、金属層３４ｗの下にないシード層３２ｘおよび金属層３４ｗの下にない接着／バリア層３２ｗは、Ａｒスパッタリングエッチングプロセス、反応性イオンエッチング（ＲＩＥ）プロセス、またはイオンミリングプロセスなどのドライエッチングプロセスによって除去することができる。

あるいは、金属層３４ｗの下にないシード層３２ｘおよび金属層３４ｗの下にない接着／バリア層３２ｗは、ウェットエッチングプロセスによって除去することができる。シード層３２ｘが銅層である場合、ＮＨ₄ＯＨを含む溶液またはＨ₂ＳＯ₄を含む溶液でエッチングすることができる。接着／バリア層３２ｗがチタンタングステン合金層である場合、過酸化水素を含む溶液で、またはＮＨ₄ＯＨおよび過酸化水素を含む溶液で、エッチングすることができる。接着／バリア層３２ｗがチタン層である場合、フッ化水素を含む溶液で、またはＮＨ₄ＯＨおよび過酸化水素を含む溶液で、エッチングすることができる。

金属層３４ｗの下にないシード層３２ｘが、湿式エッチングプロセスを使用して除去される場合、シード層３ｘの上に覆い被さる金属層３４ｗの下にアンダーカットが形成される。金属層３４ｗの下にあるシード層３２ｘは、金属層３４ｗの第２の側壁から凹んでいる第１の側壁を有し、第１の側壁と第２の側壁との間の距離は、０．１から２マイクロメートルまでの範囲内である。

したがって、図４３Ｄに示されているように、接着／バリア層３２ｗ、シード層３２ｘ、金属層３４ｗ、およびハンダ層３４ｘによって構成される複数のマイクロバンプ３１７ｅ、つまり、金属バンプが、開口部５０および９５０によって露出されている金属パッド６００ｄ上に、またポリマー層９５上に、また薄化シリコン基板１の活性側に形成される。マイクロバンプ３１７ｅのそれぞれは、２から７０マイクロメートルまでの範囲、好ましくは５から５０マイクロメートルまでの範囲など、２マイクロメートルよりも大きい高さ、および３から３０マイクロメートルまでの範囲など、３マイクロメートルより大きい幅もしくは直径を有する。隣接する２つのマイクロバンプ３１７ｅの間のピッチＰ２は、６０マイクロメートルより小さく、好ましくは、５から４０マイクロメートルまでの範囲、好ましくは１０から３０マイクロメートルまでの範囲など、４０マイクロメートルより小さいものとしてよい。開口部５０および９５０によって露出されている金属パッド６００ｙおよび６００ｚ上に形成されたマイクロバンプはない、つまり、金属パッド６００ｙおよび６００ｚは、試験用の開口部５０および９５０によって露出されている。

チップ間回路２０ｊおよび試験インターフェイス回路３３３ｅは、金属相互接続線６４０ｗを通して、また開口部５０のうちの１つを通して、マイクロバンプ３１７ｅのうちの１つに接続することができ、チップ間回路２０ｋおよび試験インターフェイス回路３３３ｆは、金属相互接続線６４０ｘを通して、また開口部５０のうちの別の１つを通して、マイクロバンプ３１７ｅのうちの別の１つに接続することができる。ある場合には、マイクロバンプ３１７ｅのうちの１つは、金属相互接続線６４０ｗを通して、チップ間回路２０ｊおよび試験インターフェイス回路３３３ｅの信号ノードに接続することができ、マイクロバンプ３１７ｅのうちの別の１つは、金属相互接続線６４０ｘを通して、チップ間回路２０ｋおよび試験インターフェイス回路３３３ｄの信号ノードに接続することができる。別の場合には、マイクロバンプ３１７ｅのうちの１つは、金属相互接続線６４０ｗを通して、チップ間回路２０ｊおよび試験インターフェイス回路３３３ｅの電源またはグランドノードに接続することができ、マイクロバンプ３１７ｅのうちの別の１つは、金属相互接続線６４０ｘを通して、チップ間回路２０ｋおよび試験インターフェイス回路３３３ｄの電源またはグランドノードに接続することができる。

あるいは、図４３Ｅを参照すると、ポリマー層９５を省くことができる、つまり、接着／バリア層３２ｗをパッシベーション層５上に、またパッシベーション層５内の開口部５０によって露出される金属パッド６００ｄ上に形成することができることがわかる。したがって、接着／バリア層３２ｗ、シード層３２ｘ、金属層３４ｗ、およびハンダ層３４ｘによって構成される複数のマイクロバンプ３１７ｅは、開口部５０によって露出されている金属パッド６００ｄ上に、またパッシベーション層５上に、また薄化シリコン基板１の活性側に形成されうる。

図４３Ｄまたは４３Ｅに示されている半導体ウェハ１０ｂは、複数のキャッシュメモリチップ３２１に最終的に切り分けることができる。

図４４Ａ〜４４Ｃは、最終的に図３７Ａ、３７Ｄ、３８Ａ、または３８Ｄに示されているように複数のキャッシュメモリチップ３２１に切り分けられる半導体ウェハ１０ｂとチップ３１３を接合するためのプロセスを示す断面図である。

図４４Ａを参照すると、リフローまたは加熱プロセスを使用してマイクロバンプ３１７ｃのハンダ層２７ｚをマイクロバンプ３１７ｅのハンダ層３４ｘと結合することによって図４２Ｎに示されているチップ３１３を図４３Ｄに示されている半導体ウェハ１０ｂと接合することができることがわかる。リフローまたは加熱プロセスの実行中に、ハンダ層２７ｚおよびハンダ層３４ｘを、金属層２７ｙと３４ｗとの間の、１から３０マイクロメートルまでの範囲、好ましくは５から２５マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有するビスマス、インジウム、アンチモン、スズ、スズ鉛合金、スズ銀合金、またはスズ銀銅合金を含むハンダ層３５内に溶かし込む。したがって、接着／バリア層１６ｚおよび３２ｗ、シード層１８ｚおよび３２ｘ、金属層２７ｙおよび３４ｗ、ならびにハンダ層３５によって構成される前記のマイクロバンプ３１７ａを、半導体ウェハ１０ｂの金属パッド６００ｄとチップ３１３の底部スキーム１０３の相互接続構造８８の複数の接点との間に形成することができる。マイクロバンプ３１７ａのそれぞれは、５から１００マイクロメートルまでの範囲、好ましくは１０から６０マイクロメートルまでの範囲など、５マイクロメートルより大きい厚さを有し、金属パッド６００ｄのうちの１つと、また相互接続構造８８の接点のうちの１つと接触する。隣接する２つのマイクロバンプ３１７ａの間のピッチは、６０マイクロメートルより小さく、好ましくは５から４０マイクロメートルまでの範囲、好ましくは１０から３０マイクロメートルまでの範囲など、４０マイクロメートルより小さいものとしてよい。金属パッド６００ｄは、マイクロバンプ３１７ａを通して相互接続構造８８に接続することができる。

次に、図４４Ｂを参照すると、ポリマーなどの、充填剤を含まない前記のアンダーフィル１０７ｅが、チップ３１３とキャッシュメモリチップ３２１との間の間隙内に充填され、これによりマイクロバンプ３１７ａが取り囲まれることがわかる。次に、図４４Ｃを参照すると、半導体ウェハ１０ｂを切断して、マイクロバンプ３１７ａを通して互いに接続されているチップ３１３および３２１を含む複数の積層ユニットに分離することができることがわかる。図３７Ａ、３７Ｄ、３８Ａ、または３８Ｄに示されているキャッシュメモリチップ３２１のＩＣ構造６ｄは、チップ間回路２０ｊおよび２０ｋと、内部回路２０ｍおよび２０ｎと、オフチップバッファ４２ｅおよびオフチップＥＳＤ回路４３ｅを含むオフチップ回路４０ｅと、オフチップバッファ４２ｆおよびオフチップＥＳＤ回路４３ｆを含むオフチップ回路４０ｆと、試験インターフェイス回路３３３ｅおよび３３３ｆと、誘電体層３０と、ビア３０’と、細線金属層６０と、ビアプラグ６０’と、金属相互接続線６４０ｓ、６４０ｔ、６４０ｕ、６４０ｖ、６４０ｗ、６４０ｘ、６４０ｙ、および６４０ｚとを収容する。

図４５Ａは、チップ３１１および図３７Ａ、３７Ｄ、３８Ａ、３８Ｄ、または４４Ｃに示されているキャッシュメモリチップ３２１のインターフェイス回路を示す回路図の一例である。図４５Ａに示されているチップ３１３の回路図に関する詳細な説明については、図３９Ａ、３９Ｄ〜３９Ｊ、および４０Ａ〜４０Ｆの図解を参照されたい。図４５Ｂは、チップ３１１および図３７Ａ、３７Ｄ、３８Ａ、３８Ｄ、または４４Ｃに示されているキャッシュメモリチップ３２１のインターフェイス回路を示す回路図の別の例である。図４５Ｂに示されている回路図は、チップ間バッファ７０１ａ、７０２ａ、７０３ａ、および７０４ａが、トライステートドライバおよびトライステートレシーバをそれぞれが備えるチップ間トライステートバッファを具備するように設計され、オフチップバッファ４２ｃ、４２ｄ、４２ｅ、および４２ｆが、トライステートドライバおよびトライステートレシーバをそれぞれが備えるオフチップトライステートバッファを具備するように設計されているという点を除いて、図４５Ａに示されている回路図に類似している。図４５Ｂに示されているチップ３１３の回路図に関する詳細な説明については、図３９Ｈおよび４０Ａ〜４０Ｆの図解を参照されたい。

図４５Ａおよび４５Ｂを参照すると、図４５Ａまたは４５Ｂに示されているキャッシュメモリチップ３２１は、チップ間回路２０ｊおよび２０ｋと、内部回路２０ｍおよび２０ｎと、オフチップバッファ４２ｅおよびオフチップＥＳＤ回路４３ｅを含むオフチップ回路４０ｅと、オフチップバッファ４２ｆおよびオフチップＥＳＤ回路４３ｆを含むオフチップ回路４０ｆと、試験インターフェイス回路３３３ｅおよび３３３ｆとを備えることがわかる。

チップ間回路２０ｊは、チップ間バッファ７０１ａおよびチップ間ＥＳＤ回路７０１ｂを備える。チップ間回路２０ｊのチップ間バッファ７０１ａは、第１のノードＦＮ１および第２のノードＳＮ１を有し、チップ間ＥＳＤ回路７０１ｂは、第１のノードＦＮ１に接続されているノードＥｎを有する。チップ間バッファ７０１ａの第１のノードＦＮ１は、チップ間ＥＳＤ回路７０１ｂのノードＥｎに、またキャッシュメモリチップ３２１の金属相互接続線６４０ｗを通して試験インターフェイス回路３３３ｅの第１の端子Ｆ５に、また金属相互接続線６４０ｗを通してキャッシュメモリチップ３２１の、アルミニウムもしくは電気メッキされた銅を含む、金属パッド６００ｄの左側のパッドに、また金属相互接続線６４０ｗおよび金属パッド６００ｄの左側のパッドを通してマイクロバンプ３１７ａの左側のマイクロバンプに、また金属相互接続線６４０ｗ、金属パッド６００ｄの左側のパッド、マイクロバンプ３１７ａの左側のマイクロバンプ、およびチップ３１３の金属相互接続線６４０ｆを通してチップ３１３のチップ間バッファ７０３ａの第２のノードＳＮ３に接続することができる。チップ間バッファ７０１ａの第２のノードＳＮ１は、キャッシュメモリチップ３２１の金属相互接続線６４０ｙを通して内部回路２０ｍに接続されうる。図４５Ａまたは４５Ｂに示されているようなチップ間バッファ７０１ａの明細は、図３９Ａ、３９Ｂ、または３９Ｈに例示されているようなチップ間バッファ７０１ａの明細として参照することができ、図４５Ａまたは４５Ｂに示されているようなチップ間ＥＳＤ回路７０１ｂの明細は、図３９Ａまたは３９Ｈに例示されているようなチップ間ＥＳＤ回路７０１ｂの明細として参照することができる。

チップ間回路２０ｋは、チップ間バッファ７０２ａおよびチップ間ＥＳＤ回路７０２ｂを備える。チップ間回路２０ｋのチップ間バッファ７０２ａは、第１のノードＦＮ２および第２のノードＳＮ２を有し、チップ間ＥＳＤ回路７０２ｂは、第２のノードＳＮ２に接続されているノードＥｎを有する。チップ間バッファ７０２ａの第１のノードＦＮ２は、キャッシュメモリチップ３２１の金属相互接続線６４０ｚを通して内部回路２０ｎに接続することができる。チップ間バッファ７０２ａの第２のノードＳＮ２は、チップ間ＥＳＤ回路７０２ｂのノードＥｎに、またキャッシュメモリチップ３２１の金属相互接続線６４０ｘを通して試験インターフェイス回路３３３ｆの第１の端子Ｆ６に、また金属相互接続線６４０ｘを通してキャッシュメモリチップ３２１の、アルミニウムもしくは電気メッキされた銅を含む、金属パッド６００ｄの右側のパッドに、また金属相互接続線６４０ｘおよび金属パッド６００ｄの右側のパッドを通してマイクロバンプ３１７ａの右側のマイクロバンプに、また金属相互接続線６４０ｘ、金属パッド６００ｄの右側のパッド、マイクロバンプ３１７ａの右側のマイクロバンプ、およびチップ３１３の金属相互接続線６４０ｈを通してチップ３１３のチップ間バッファ７０４ａの第１のノードＦＮ４に接続することができる。図４５Ａまたは４５Ｂに示されているようなチップ間バッファ７０２ａの明細は、図３９Ａ、３９Ｃ、または３９Ｈに例示されているようなチップ間バッファ７０２ａの明細として参照することができ、図４５Ａまたは４５Ｂに示されているようなチップ間ＥＳＤ回路７０２ｂの詳細は、図３９Ａまたは３９Ｈに例示されているようなチップ間ＥＳＤ回路７０２ｂの詳細として参照することができる。

チップ間ＥＳＤ回路７０１ｂおよび７０２ｂは、チップパッケージングまたは組み立て製造プロセスの際の帯電防止のためにチップ３１３とキャッシュメモリチップ３２１との間のチップ間バッファ２０ｊおよび２０ｋに使用される。あるいは、チップ３１３とキャッシュメモリチップ３２１との間のチップ間バッファ２０ｊおよび２０ｋにＥＳＤ回路が必要ない場合がある、つまり、チップ間ＥＳＤ回路７０１ｂおよび７０２ｂを省くことができる。言い換えると、金属相互接続線６４０ｗおよび６４０ｘに接続されるＥＳＤ回路はないということである。

オフチップバッファ４２ｅは、第１のノードＦＮ５および第２のノードＳＮ５を有し、オフチップＥＳＤ回路４３ｅは、第１のノードＦＮ５に、また試験金属パッド６００ｚに接続されているノードＥｎを有する。オフチップバッファ４２ｅの第１のノードＦＮ５は、金属相互接続線６４０ｓを通して、キャッシュメモリチップ３２１の、アルミニウムまたは電気メッキした銅を含む、オフチップＥＳＤ回路４３ｅのノードＥｎ、および試験金属パッド６００ｚに接続されうる。オフチップバッファ４２ｅの第２のノードＳＮ５は、キャッシュメモリチップ３２１の金属相互接続線６４０ｕを通して試験インターフェイス回路３３３ｅの第２の端子Ｓ５に接続されうる。図４５Ａまたは４５Ｂに示されているようなオフチップバッファ４２ｅの詳細は、図３９Ａまたは３９Ｈに例示されているようなオフチップバッファ４２ａの詳細として参照することができ、図４５Ａまたは４５Ｂに示されているようなオフチップＥＳＤ回路４３ｅの詳細は、図３９Ａまたは３９Ｈに例示されているようなオフチップＥＳＤ回路４３ａの詳細として参照することができる。

オフチップバッファ４２ｆは、第１のノードＦＮ６および第２のノードＳＮ６を有し、オフチップＥＳＤ回路４３ｆは、第２のノードＳＮ６に、また試験金属パッド６００ｙに接続されているノードＥｎを有する。オフチップバッファ４２ｆの第１のノードＦＮ６は、キャッシュメモリチップ３２１の金属相互接続線６４０ｖを通して試験インターフェイス回路３３３ｆの第２の端子Ｓ６に接続されうる。オフチップバッファ４２ｆの第２のノードＳＮ６は、金属相互接続線６４０ｔを通して、キャッシュメモリチップ３２１の、アルミニウムまたは電気メッキした銅を含む、オフチップＥＳＤ回路４３ｆのノードＥｎ、および試験金属パッド６００ｙに接続されうる。図４５Ａまたは４５Ｂに示されているようなオフチップバッファ４２ｆの詳細は、図３９Ａまたは３９Ｈに例示されているようなオフチップバッファ４２ａの詳細として参照することができ、図４５Ａまたは４５Ｂに示されているようなオフチップＥＳＤ回路４３ｅの詳細は、図３９Ａまたは３９Ｈに例示されているようなオフチップＥＳＤ回路４３ａの詳細として参照することができる。

図４５Ａまたは４５Ｂに示されている内部回路２０ｍおよび２０ｎのそれぞれは、ＮＯＲゲート、ＮＡＮＤゲート、ＡＮＤゲート、ＯＲゲート、フラッシュメモリセル、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）セル、スタティックランダムアクセスメモリ（ＳＲＡＭ）セル、不揮発性メモリセル、消去可能プログラム可能読み出し専用メモリ（ＥＲＯＭ）セル、読み出し専用メモリ（ＲＯＭ）セル、磁気ランダムアクセスメモリ（ＭＲＡＭ）セルアナログ／デジタル（Ａ／Ｄ）コンバータ、デジタル／アナログ（Ｄ／Ａ）コンバータ、オペアンプ、センス増幅器、インバータ、加算器、マルチプレクサ、ダイプレクサ、乗算器、相補型金属酸化膜半導体（ＣＭＯＳ）デバイス、バイポーラＣＭＯＳデバイス、バイポーラ回路、またはアナログ回路とすることができる。図４５Ａまたは４５Ｂに示されている内部回路２０ｍおよび２０ｎのそれぞれは、その物理的チャネル幅と物理的チャネル長との比が例えば約０．１から２０までの範囲、例えば約０．１から１０までの範囲、または例えば約０．２から２までの範囲であるＮＭＯＳトランジスタを備えることができる。あるいは、図４５Ａまたは４５Ｂに示されている内部回路２０ｍおよび２０ｎのそれぞれは、その物理的チャネル幅と物理的チャネル長との比が例えば約０．２から４０までの範囲、例えば約０．２から４０までの範囲、または例えば約０．４から４までの範囲であるＰＭＯＳトランジスタを備えることができる。

図４５Ａまたは４５Ｂに示されている試験インターフェイス回路３３３ｅおよび３３３ｆは両方とも、スキャン試験回路とすることができ、スキャン試験回路は、キャッシュメモリチップ３２１がソーイングまたはダイシングでウェハから切り離される前のウェハレベルの試験で、またはチップ３２１および３１３が互いに連結された後のパッケージレベルの試験で実行することができ、このスキャン試験回路は、スキャンイン信号を入力するか、またはスキャンアウト信号を出力することによってフリップフロップを試験するために使用される。

図４５Ａに示されているチップ間バッファ７０２ａのサイズは、ＮＭＯＳトランジスタ７５２ａまたはＰＭＯＳトランジスタ７５２ｂの物理的チャネル幅と物理的チャネル長との比によって特徴付けることができ、ＮＭＯＳトランジスタ７５２ａおよびＰＭＯＳトランジスタ７５２ｂのドレインは、金属相互接続線６４０ｘを通してキャッシュメモリチップ３２１の金属パッド６００ｄに接続される。チップ間バッファ７０２ａが図３９Ｃに示されている２段カスケードチップ間ドライバである場合、チップ間バッファ７０２ａのサイズは、最終段のドライバ４２５ｂ内のＮＭＯＳトランジスタ７５２ａまたはＰＭＯＳトランジスタ７５２ｂの物理的チャネル幅と物理的チャネル長との比によって特徴付けることができ、ＮＭＯＳトランジスタ７５２ａおよびＰＭＯＳトランジスタ７５２ｂのドレインは、金属相互接続線６４０ｘを通してキャッシュメモリチップ３２１の金属パッド６００ｄに接続される。ＮＭＯＳトランジスタ７５２ａまたはＰＭＯＳトランジスタ７５２ｂの物理的チャネル幅および物理的チャネル長の定義については、図２１および２２の図解を参照されたい。ＮＭＯＳトランジスタ７５２ａの物理的チャネル幅と物理的チャネル長との比は、１から５０までの範囲、例えば、１から２０までの範囲内とすることができ、ＰＭＯＳトランジスタ７５２ｂの物理的チャネル幅と物理的チャネル長との比は、１から１００までの範囲、例えば、１から４０までの範囲内とすることができる。

図４５Ａに示されているオフチップバッファ４２ｆのサイズは、ＮＭＯＳトランジスタ４２０３またはＰＭＯＳトランジスタ４２０４の物理的チャネル幅と物理的チャネル長との比によって特徴付けることができ、ＮＭＯＳトランジスタ４２０３およびＰＭＯＳトランジスタ４２０４のドレインは、金属相互接続線６４０ｔを通してキャッシュメモリチップ３２１の試験金属パッド６００ｙに接続される。オフチップバッファ４２ｆが図１１Ａに示されている２段カスケードオフチップドライバ４２１である場合、オフチップバッファ４２ｆのサイズは、最終段のドライバ４２１”内のＮＭＯＳトランジスタ４２０３またはＰＭＯＳトランジスタ４２０４の物理的チャネル幅と物理的チャネル長との比によって特徴付けることができ、ＮＭＯＳトランジスタ４２０３およびＰＭＯＳトランジスタ４２０４のドレインは、金属相互接続線６４０ｔを通してキャッシュメモリチップ３２１の試験金属パッド６００ｙに接続される。ＮＭＯＳトランジスタ４２０３またはＰＭＯＳトランジスタ４２０４の物理的チャネル幅および物理的チャネル長の定義については、図２１および２２の図解を参照されたい。ＮＭＯＳトランジスタ４２０３の物理的チャネル幅と物理的チャネル長との比は、３０から２００００までの範囲など、３０より大きく、例えば、５０から３００までの範囲など、５０より大きいものとしてよい。ＰＭＯＳトランジスタ４２０４の物理的チャネル幅と物理的チャネル長との比は、６０から４００００までの範囲など、６０より大きく、例えば、１００から６００までの範囲など、１００より大きいものとしてよい。オフチップバッファ４２ｆのＮＭＯＳトランジスタ４２０３の物理的チャネル幅と物理的チャネル長との比は、チップ間バッファ７０２ａのＮＭＯＳトランジスタ７５２ａの物理的チャネル幅と物理的チャネル長との比より、３から１００倍までの範囲など、３倍超、１０倍、２５倍、または５０倍大きいものとしてよい。オフチップバッファ４２ｆのＰＭＯＳトランジスタ４２０４の物理的チャネル幅と物理的チャネル長との比は、チップ間バッファ７０２ａのＰＭＯＳトランジスタ７５２ｂの物理的チャネル幅と物理的チャネル長との比より、３から１００倍までの範囲など、３倍超、１０倍、２５倍、または５０倍大きいものとしてよい。

図４５Ｂに示されているチップ間バッファ７０１ａまたは７０２ａのサイズは、チップ間トライステートバッファのトライステートドライバのＮＭＯＳトランジスタまたはＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比によって特徴付けることができ、トライステートドライバは、金属相互接続線６４０ｗまたは６４０ｘを通してキャッシュメモリチップ３２１の金属パッド６００ｄのうちの１つに接続され、トライステートドライバのＮＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、１から５０までの範囲、例えば、１から２０までの範囲内であり、トライステートドライバのＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、１から１００までの範囲、例えば、１から４０までの範囲内である。チップ間バッファ７０１ａまたは７０２ａが多段トライステートバッファである場合、チップ間バッファ７０１ａまたは７０２ａのサイズは、多段トライステートバッファの最終段のトライステートドライバ内のＮＭＯＳトランジスタまたはＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比によって特徴付けることができ、最終段のトライステートドライバは、金属相互接続線６４０ｗまたは６４０ｘを通してキャッシュメモリチップ３２１の金属パッド６００ｄのうちの１つに接続され、最終段のトライステートドライバのＮＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、１から５０までの範囲、例えば、１から２０までの範囲内であり、最終段のトライステートドライバのＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、１から１００までの範囲、例えば、１から４０までの範囲内である。ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタの物理的チャネル幅および物理的チャネル長の定義については、図２１および２２の図解を参照されたい。

図４５Ｂに示されているオフチップバッファ４２ｅまたは４２ｆのサイズは、オフチップトライステートバッファのトライステートドライバのＮＭＯＳトランジスタまたはＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比によって特徴付けることができ、トライステートドライバは、金属相互接続線６４０ｓまたは６４０ｔを通してキャッシュメモリチップ３２１の金属パッド６００ｚまたは６００ｙに接続され、トライステートドライバのＮＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、３０から２００００までの範囲など、３０より大きく、例えば、５０から３００までの範囲など、５０より大きく、トライステートドライバのＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、６０から４００００までの範囲など、６０より大きく、例えば、１００から６００までの範囲など、１００より大きい。オフチップバッファ４２ｅまたは４２ｆが多段トライステートバッファである場合、オフチップバッファ４２ｅまたは４２ｆのサイズは、多段トライステートバッファの最終段のトライステートドライバ内のＮＭＯＳトランジスタまたはＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比によって特徴付けることができ、最終段のトライステートドライバは、金属相互接続線６４０ｓまたは６４０ｔを通してキャッシュメモリチップ３２１の金属パッド６００ｚまたは６００ｙに接続され、最終段のトライステートドライバのＮＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、３０から２００００までの範囲など、３０より大きく、例えば、５０から３００までの範囲など、５０より大きく、最終段のトライステートドライバのＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、６０から４００００までの範囲など、６０より大きく、例えば、１００から６００までの範囲など、１００より大きい。ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタの物理的チャネル幅および物理的チャネル長の定義については、図２１および２２の図解を参照されたい。図４５Ｂに示されているオフチップトライステートバッファ４２ｅまたは４２ｆのトライステートドライバのＮＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、図４５Ｂに示されているチップ間トライステートバッファ７０１ａまたは７０２ａのトライステートドライバのＮＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比より、３から１００倍までの範囲など、３倍超、１０倍、２５倍、または５０倍大きいものとしてよい。図４５Ｂに示されているオフチップトライステートバッファ４２ｅまたは４２ｆのトライステートドライバのＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、図４５Ｂに示されているチップ間トライステートバッファ７０１ａまたは７０２ａのトライステートドライバのＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比より、３から１００倍までの範囲など、３倍超、１０倍、２５倍、または５０倍大きいものとしてよい。

チップ間ＥＳＤ回路７０１ｂおよび７０２ｂのそれぞれならびにオフチップＥＳＤ回路４３ｅおよび４３ｆのそれぞれは、２つの逆バイアスダイオードから、またはＰＭＯＳトランジスタおよびＮＭＯＳトランジスタからそれぞれ構成される１つまたは複数のＥＳＤ（静電放電）ユニットを備えることができる。

キャッシュメモリチップ３２１のチップ間ＥＳＤ回路７０１ｂまたは７０２ｂのサイズは、チップ間ＥＳＤ回路７０１ｂまたは７０２ｂの装荷（loading）もしくは静電容量として定義され、キャッシュメモリチップ３２１のオフチップＥＳＤ回路４３ｅまたは４３ｆのサイズは、オフチップＥＳＤ回路４３ｅまたは４３ｆの装荷もしくは静電容量として定義されうる。ある場合には、キャッシュメモリチップ３２１のチップ間ＥＳＤ回路７０１ｂおよび７０２ｂのそれぞれは、０．０１から２ｐＦまでの範囲など、２ｐＦ（ピコファラッド）より小さい、例えば、０．０１から０．５ｐＦまでの範囲など、０．５ｐＦより小さい装荷または静電容量を有し、キャッシュメモリチップ３２１の大きなオフチップＥＳＤ回路４３ｅおよび４３ｆのそれぞれは、２から１００ｐＦまでの範囲など、２ｐＦより大きい、例えば、５から１００ｐＦまでの範囲など、５ｐＦより大きい装荷または静電容量を有する。別の場合には、キャッシュメモリチップ３２１のチップ間ＥＳＤ回路７０１ｂおよび７０２ｂのそれぞれは、０．０１から１ｐＦまでの範囲など、１ｐＦより小さい装荷または静電容量を有し、キャッシュメモリチップ３２１の大きなオフチップＥＳＤ回路４３ｅおよび４３ｆのそれぞれは、１から１００ｐＦまでの範囲など、１ｐＦより大きい装荷または静電容量を有する。

あるいは、キャッシュメモリチップ３２１のチップ間ＥＳＤ回路７０１ｂまたは７０２ｂのサイズは、チップ間ＥＳＤ回路７０１ｂまたは７０２ｂの有効面積として定義され、キャッシュメモリチップ３２１の大きなオフチップＥＳＤ回路４３ｅまたは４３ｆのサイズは、大きなオフチップＥＳＤ回路４３ｅまたは４３ｆの有効面積として定義されうる。チップ間ＥＳＤ回路７０１ｂおよび７０２ｂのそれぞれの有効面積およびオフチップＥＳＤ回路４３ｅおよび４３ｆのそれぞれの有効面積を計算または定義することは、図４０Ａ〜４０ｆに例示されているステップとして参照することができる。

例えば、キャッシュメモリチップ３２１のチップ間ＥＳＤ回路７０１ｂおよび７０２ｂのそれぞれは、６．５から１３００平方ミリメートルまでの範囲など、１３００平方ミリメートル未満、例えば、６．５から３２５平方ミリメートルまでの範囲など、３２５平方ミリメートル未満の有効面積を有するものとしてよく、キャッシュメモリチップ３２１のオフチップＥＳＤ回路４３ｅおよび４３ｆのそれぞれは、１３００から６５０００平方ミリメートルまでの範囲など、１３００平方ミリメートルを超える、例えば、３２５０から６５０００平方ミリメートルまでの範囲など、３２５０平方ミリメートルを超える有効面積を有するものとしてよい。あるいは、キャッシュメモリチップ３２１のチップ間ＥＳＤ回路７０１ｂおよび７０２ｂのそれぞれは、６５０平方ミリメートル未満の有効面積を有するものとしてよく、キャッシュメモリチップ３２１のオフチップＥＳＤ回路４３ｅおよび４３ｆのそれぞれは、６５０平方ミリメートルを超える有効面積を有するものとしてよい。

オフチップＥＳＤ回路４３ｅの有効面積またはオフチップＥＳＤ回路４３ｅの装荷または静電容量として定義される、キャッシュメモリチップ３２１のオフチップＥＳＤ回路４３ｅのサイズは、チップ間ＥＳＤ回路７０１ｂの有効面積またはチップ間ＥＳＤ回路７０１ｂの装荷または静電容量として定義される、キャッシュメモリチップ３２１のチップ間ＥＳＤ回路７０１ｂのサイズより、３から５０倍までの範囲など、３倍超、１０倍、２５倍、または５０倍大きいものとすることができる。

オフチップＥＳＤ回路４３ｆの有効面積またはオフチップＥＳＤ回路４３ｆの装荷または静電容量として定義される、キャッシュメモリチップ３２１のオフチップＥＳＤ回路４３ｆのサイズは、チップ間ＥＳＤ回路７０２ｂの有効面積またはチップ間ＥＳＤ回路７０２ｂの装荷または静電容量として定義される、キャッシュメモリチップ３２１のチップ間ＥＳＤ回路７０２ｂのサイズより、３から５０倍までの範囲など、３倍超、１０倍、２５倍、または５０倍大きいものとすることができる。

図４６Ａ〜４６Ｍは、最終的に図３７Ａ、３７Ｂ、３８Ａ、または３８Ｂに示されている複数のキャッシュメモリチップ３１１に切り分けられる半導体ウェハを形成するためのプロセスを示す断面図である。図４６Ａを参照すると、シリコンウェハなどの半導体ウェハ１０ｃは、シリコン基板１と、シリコン基板１内に、および／またはシリコン基板１の上にオフチップバッファ４２ａおよびオフチップＥＳＤ回路４３ａを備える前記のオフチップ回路４０ａと、シリコン基板１内に、および／またはシリコン基板１の上にオフチップバッファ４２ｂおよびオフチップＥＳＤ回路４３ｂを備えるオフチップ回路４０ｂと、シリコン基板１内の、および／またはシリコン基板１の上の、チップ間回路２０ａおよび２０ｂと、シリコン基板１内の、および／またはシリコン基板１の上の、内部回路２０ｃおよび２０ｄと、シリコン基板１の上の複数の誘電体層３０と、シリコン基板１の上の複数の細線金属層６０と、誘電体層３０のビア３０’内の複数のビアプラグ６０’と、細線金属層６０の上に、また誘電体層３０の上に、またオフチップ回路４０ａおよび４０ｂの上に、またチップ間回路２０ａおよび２０ｂの上に、また内部回路２０ｃおよび２０ｄの上にある、絶縁層５、つまり、パッシベーション層とを設けられていることがわかる。

半導体ウェハ１０ｃは、前記の金属パッド６００ｂ、６００ｓ、および６００ｔを有する。金属パッド６００ｂ、６００ｓ、および６００ｔは、パッシベーション層５の下の最上位の細線金属層６０によって構成され、アルミニウム、アルミニウム銅合金、または電気メッキされた銅を含む。金属パッド６００ｂ、６００ｓ、および６００ｔのそれぞれは、０．５から３マイクロメートルまでの範囲または２０ナノメートルから１．５マイクロメートルまでの範囲の厚さ、ならびに０．２から０．９５マイクロメートルまでの範囲など、１マイクロメートルより小さい幅を有するものとしてよい。パッシベーション層５内の複数の開口部５０が、金属パッド６００ｂ、６００ｓ、および６００ｔの上にあり、それらを露出し、金属パッド６００ｂ、６００ｓ、および６００ｔは、開口部５０の底部にある。開口部５０のそれぞれは、１０から１００マイクロメートルまでの範囲、好ましくは２０から６０マイクロメートルまでの範囲の幅を有することができる。

半導体ウェハ１０ｃは、細線金属層６０およびビアプラグ６０’によって構成される部分をそれぞれが含む前記の金属相互接続線６４０ａ、６４０ｂ、６４０ｃ、６４０ｄ、６４０ｉ、６４０ｊ、６４０ｋ、および６４０ｍを有する。半導体ウェハ１０ｃは、前記の試験インターフェイス回路３３３ａおよび３３３ｂ（図４６Ａ〜４６Ｎに示されていない）も含む。内部回路２０ｃは、金属相互接続線６４０ａを通して、チップ間回路２０ａに接続され、内部回路２０ｄは、金属相互接続線６４０ｃを通して、チップ間回路２０ｂに接続されうる。チップ間回路２０ａは、金属相互接続線６４０ｂを通して、金属パッド６００ｂのうちの１つに、また試験インターフェイス回路３３３ａに接続されうる。チップ間回路２０ｂは、金属相互接続線６４０ｄを通して、金属パッド６００ｂのうちの別の１つに、また試験インターフェイス回路３３３ｂに接続されうる。試験インターフェイス回路３３３ａは、金属相互接続線６４０ｉを通して、オフチップバッファ４２ａに接続され、試験インターフェイス回路３３３ｂは、金属相互接続線６４０ｋを通して、オフチップバッファ４２ｂに接続されうる。オフチップバッファ４２ａは、金属相互接続線６４０ｊを通して、オフチップＥＳＤ回路４３ａに、また試験金属パッド６００ｔに接続されうる。オフチップバッファ４２ｂは、金属相互接続線６４０ｍを通して、オフチップＥＳＤ回路４３ｂに、また試験金属パッド６００ｓに接続されうる。

パッシベーション層５は、チップ間回路２０ａおよび２０ｂ、内部回路２０ｃおよび２０ｄ、オフチップ回路４０ａおよび４０ｂ、試験インターフェイス回路３３３ａおよび３３３ｂ、ならびに細線金属層６０を、水分および外来イオン汚染による損傷から保護することができる。言い換えると、可動イオン（ナトリウムイオンなど）、遷移金属（金、銀、および銅など）、および不純物が、パッシベーション層５を貫通して、チップ間回路２０ａおよび２０ｂ、内部回路２０ｃおよび２０ｄ、オフチップ回路４０ａおよび４０ｂ、試験インターフェイス回路３３３ａおよび３３３ｂ、ならびに細線金属層６０に達するのを防ぐことができる。図４６Ａに示されているようなシリコン基板１、誘電体層３０、細線金属層６０、およびパッシベーション層５の詳細は、それぞれ図４２Ａに例示されているようなシリコン基板１、誘電体層３０、細線金属層６０、およびパッシベーション層５の詳細として参照することができる。

図４６Ｂを参照すると、図４６Ａに示されている半導体ウェハ１０ｃを構成した後に、開口部５０内に、また開口部５０によって露出されている金属パッド６００ｂ、６００ｓ、および６００ｔ上にフラックスまたは絶縁体３３を形成することができることがわかる。次に、説明が簡単になるように反転した図でステップが例示されている図４６Ｃを参照すると、半導体ウェハ１０ｃのシリコン基板１は、機械研削または化学機械研磨（ＣＭＰ）によるシリコン基板１の裏面１ａの研磨によって、１から１０マイクロメートルまでの範囲、３から５０マイクロメートルまでの範囲、または１０から１５０マイクロメートルまでの範囲の厚さｔ２まで薄化されることがわかる。

次に、説明が簡単になるように反転した図でステップが例示されている図４６Ｄを参照すると、複数のシリコン貫通ビア１１（これらのうち２つのみ、図４６Ａ〜４６Ｎに示されている）が、薄化シリコン基板１内に、また少なくとも１つの誘電体層３０内に形成されて、細線金属層６０の領域６０ａを露出し、絶縁層３が、薄化シリコン基板１の裏面１ａ上に、またシリコン貫通ビア１１の側壁上に形成されていることがわかる。シリコン貫通ビア１１は、薄化シリコン基板１および（複数可）誘電体層３０を完全に貫通する。シリコン貫通ビア１１のそれぞれは、５から１００マイクロメートルまでの範囲、または３から５０マイクロメートルまでの範囲の直径または幅Ｗ１、および１から１０マイクロメートルまでの範囲、３から５０マイクロメートルまでの範囲、または１０から１５０マイクロメートルまでの範囲の深さを有するものとしてよい。絶縁層３として、例えば、窒化ケイ素層などの窒化物層、ポリイミド層、ベンゾシクロブテン層、またはポリベンゾオキサゾール層などのポリマー層、酸窒化ケイ素層、窒化炭素ケイ素（ＳｉＣＮ）層、オキシ炭化ケイ素（ＳｉＯＣ）層、または酸化ケイ素層が挙げられる。図４６Ｄに示されているようなシリコン貫通ビア１１および絶縁層３を形成するプロセスは、図２４Ｄ〜２４Ｈまたは図２４Ｉ〜２４Ｎに例示されているようなシリコン貫通ビア１１ａ、１１ｂ、１１ｃ、１１ｄ、および１１ｅならびに絶縁層３を形成するプロセスとして参照することができる。図４６Ｄに示されている絶縁層３の詳細は、図２４Ｄ〜２４Ｈまたは図２４Ｉ〜２４Ｎに例示されているような絶縁層３の詳細として参照することができる。

次に、説明が簡単になるように反転した図でステップが例示されている図４６Ｅを参照すると、２つの金属層４および９によって構成される複数の相互接続構造８８を、シリコン貫通ビア１１内に、また絶縁層３上に、また細線金属層６０の領域６０ａ上に、また薄化シリコン基板１の裏面１ａに形成することができ、金属層４は、絶縁層３上の、またシリコン貫通ビア１１内の、またシリコン貫通ビア１１によって露出されている細線金属層６０の領域６０ａ上の接着／バリア層４ａと接着／バリア層４ａ上のシード層４ｂとからなることがわかる。金属層９の側壁は、金属層４によって覆われていない。図４６Ｅに示されているような相互接続構造８８を形成するプロセスは、図２５Ａ〜２５Ｆに例示されているような相互接続構造８８を形成するプロセスとして参照することができる。図４６Ｅに示されているような接着／バリア層４ａおよびシード層４ｂを含む金属層４の詳細は、図２５Ａに例示されているような接着／バリア層４ａおよびシード層４ｂを含む金属層４の詳細として参照することができる。図４６Ｅに示されている金属層９の詳細は、図２５Ｄに例示されているような金属層９の詳細として参照することができる。

相互接続構造８８の左側の構造は、オフチップバッファ４２ａに、またオフチップＥＳＤ回路４３ａに、また試験金属パッド６００ｔに、シリコン貫通ビア１１の１つまたは複数を通して、また金属相互接続線６４０ｊを通して、接続されうる。相互接続構造８８の右側の構造は、オフチップバッファ４２ｂに、またオフチップＥＳＤ回路４３ｂに、また試験金属パッド６００ｓに、シリコン貫通ビア１１の１つまたは複数を通して、また金属相互接続線６４０ｍを通して、接続されうる。

相互接続構造８８のうちの真ん中の構造は、電源プレーン、電源バス、電源トレース、または電源線などの電源相互接続部に使用し、これにより、チップ間回路２０ａの電源ノード、内部回路２０ｃの電源ノード、オフチップバッファ４２ａの電源ノード、オフチップＥＳＤ回路４３ａのノード、試験インターフェイス回路３３３ａの電源ノード、チップ間回路２０ｂの電源ノード、内部回路２０ｄの電源ノード、オフチップバッファ４２ｂの電源ノード、オフチップＥＳＤ回路４３ｂのノード、および試験インターフェイス回路３３３ｂの電源ノードと、シリコン貫通ビア１１を通して接続することができる。チップ間回路２０ａ、内部回路２０ｃ、オフチップバッファ４２ａ、および試験インターフェイス回路３３３ａの電源ノードは、チップ間回路２０ｂ、内部回路２０ｄ、オフチップバッファ４２ｂ、および試験インターフェイス回路３３３ｂの電源ノードに、相互接続構造８８のうちの真ん中の構造を通して接続されうる。オフチップＥＳＤ回路４３ａのノードは、オフチップＥＳＤ回路４３ｂのノードに、相互接続構造８８のうちの真ん中の構造を通して接続されうる。

あるいは、相互接続構造８８のうちの真ん中の構造をグランドプレーン、グランドバス、グランドトレース、またはグランド線などのグランド相互接続部に使用し、これにより、チップ間回路２０ａのグランドノード、内部回路２０ｃのグランドノード、オフチップバッファ４２ａのグランドノード、オフチップＥＳＤ回路４３ａのノード、試験インターフェイス回路３３３ａのグランドノード、チップ間回路２０ｂのグランドノード、内部回路２０ｄのグランドノード、オフチップバッファ４２ｂのグランドノード、オフチップＥＳＤ回路４３ｂのノード、および試験インターフェイス回路３３３ｂのグランドノードと、シリコン貫通ビア１１を通して接続することができる。チップ間回路２０ａ、内部回路２０ｃ、オフチップバッファ４２ａ、および試験インターフェイス回路３３３ａのグランドノードは、チップ間回路２０ｂ、内部回路２０ｄ、オフチップバッファ４２ｂ、および試験インターフェイス回路３３３ｂのグランドノードに、相互接続構造８８のうちの真ん中の構造を通して接続されうる。オフチップＥＳＤ回路４３ａのノードは、オフチップＥＳＤ回路４３ｂのノードに、相互接続構造８８のうちの真ん中の構造を通して接続されうる。

次に、説明が簡単になるように反転した図でステップが例示されている図４６Ｆを参照すると、ポリマー層１４は、スピンオンコーティングプロセス、ラミネート加工プロセス、スクリーン印刷プロセス、またはスプレープロセスを含み、また硬化プロセスを含むプロセスを使用して、金属層９上に、また絶縁層３上に、また相互接続構造８８の側壁に形成されることがわかる。ポリマー層１４内の複数の開口部１４ａは、金属層９の複数の領域の上にあり、それらを露出している。ポリマー層１４は、３から２５マイクロメートルまでの範囲、好ましくは５から１５マイクロメートルまでの範囲など、２マイクロメートルより大きく、また誘電体層３０のそれぞれの厚さより大きく、またパッシベーション層５の厚さより大きい厚さを有する。ポリマー層１４の材料として、ベンゾシクロブテン（ＢＣＢ）、ポリイミド（ＰＩ）、ポリベンゾオキサゾール（ＰＢＯ）、またはエポキシ樹脂が挙げられる。

次に、説明が簡単になるように反転した図でステップが例示されている図４６Ｇを参照すると、０．０２から０．５マイクロメートルまでの範囲、好ましくは０．１から０．２マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する接着／バリア層１６を、スパッタリングプロセスまたは蒸着プロセスなどの物理的気相成長（ＰＶＤ）プロセスを使用することによって、ポリマー層１４上に、また開口部１４ａによって露出されている金属層９の領域上に形成することができ、次いで、０．０５から０．５マイクロメートルまでの範囲、好ましくは０．０８から０．１５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有するシード層１８を、スパッタリングプロセスまたは蒸着プロセスなどの物理的気相成長（ＰＶＤ）プロセスを使用することによって、接着／バリア層１６上に形成することができることがわかる。図４６Ｇに示されているような接着／バリア層１６およびシード層１８の詳細は、それぞれ図２５Ｈに例示されているような接着／バリア層１６およびシード層１８の詳細として参照することができる。図４６Ｇに示されているような接着／バリア層１６およびシード層１８を形成するプロセスは、それぞれ図２５Ｈに例示されているような接着／バリア層１６およびシード層１８を形成するプロセスとして参照することができる。

シード層１８を形成した後、１から６０マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有する、ポジ型フォトレジスト層またはネガ型フォトレジスト層などの、フォトレジスト層３１が、スピンオンコーティングプロセス、ラミネート加工プロセス、スクリーン印刷プロセス、またはスプレープロセスによってシード層１８上に形成される。次に、露光および現像のプロセスによりフォトレジスト層３１のパターン形成を行い、シード層１８を露出する複数の開口部３１ａをフォトレジスト層３１内に形成する。１Ｘステッパーまたは１Ｘコンタクトアライナーを使用することで、露光プロセスにおいてフォトレジスト層３１を露光することができる。

次に、複数の金属バンプまたはピラー２７を、相互接続構造８８の上に、また開口部３１ａによって露出されている前記の材料のシード層１８上に、また開口部３１ａ内に形成することができる。金属バンプまたはピラー２７は、５から１５０マイクロメートルまでの範囲、好ましくは１０から１００マイクロメートルまでの範囲など、５マイクロメートルより大きい、またシード層１８の厚さより大きく、また接着／バリア層１６の厚さより大きく、また細線金属層６０のそれぞれの厚さより大きい厚さを有することができる。金属バンプまたはピラー２７は、５から１５０マイクロメートルまでの範囲、好ましくは５から５０マイクロメートルまでの範囲など、１マイクロメートルより大きい、また細線金属層６０のそれぞれの厚さより大きい幅を有することができる。金属バンプまたはピラー２７の材料として、銅、金、ニッケル、アルミニウム、銀、ハンダ、白金、または前記の材料の複合材が挙げられる。図４６Ｇに示されているような金属バンプまたはピラー２７の詳細は、図２５Ｊに例示されているような金属バンプまたはピラー２７の詳細として参照することができる。図４６Ｇに示されているような金属バンプまたはピラー２７を形成するプロセスは、図２５Ｊに例示されているような金属バンプまたはピラー２７を形成するプロセスとして参照することができる。

次に、説明が簡単になるように反転した図でステップが例示されている図４６Ｈを参照すると、フォトレジスト層３１は、無機溶液を使用して、またはアミドとともに有機溶液を使用して、除去されることがわかる。フォトレジスト層３１からの一部の残留物が、金属バンプまたはピラー２７の下にないシード層１８上に残る可能性がある。その後、Ｏ₂プラズマまたは２００ＰＰＭ未満のフッ素、および酸素を含むプラズマなどのプラズマにより、シード層１８から残留物を除去することができる。次に、金属バンプまたはピラー２７の下にないシード層１８を除去し、次いで、金属バンプまたはピラー２７の下にない接着／バリア層１６を除去する。図４６Ｈに示されているような金属バンプまたはピラー２７の下にないシード層１８を除去するプロセスは、図２５Ｌに例示されているような金属バンプまたはピラー２７の下にないシード層１８を除去するプロセスとして参照することができ、図４６Ｈに示されているような金属バンプまたはピラー２７の下にない接着／バリア層１６を除去するプロセスは、図２５Ｌに例示されているような金属バンプまたはピラー２７の下にない接着／バリア層１６を除去するプロセスとして参照することができる。

金属バンプまたはピラー２７の下にない接着／バリア層１６が、ウェットエッチングプロセスを使用して除去される場合、接着／バリア層１６の上に覆い被さる金属バンプまたはピラー２７の下に複数のアンダーカットが形成される。金属バンプまたはピラー２７の下にある接着／バリア層１６は、金属バンプまたはピラー２７の第２の側壁から凹んでいる第１の側壁を有し、第１の側壁と第２の側壁との間の距離ｄ１は、０．１から２マイクロメートルまでの範囲内である。

したがって、図４６Ｈに示されているように、半導体ウェハ１０ｃの薄化シリコン基板１の裏面１ａの底部スキーム１０３は、絶縁層３、ポリマー層１４、接着／バリア層１６、シード層１８、金属バンプまたはピラー２７、および金属層４によって構成される相互接続構造８８とともに形成されうる。金属バンプまたはピラー２７をシード層１８および接着／バリア層１を通して相互接続構造８８に接続することができ、また前記の基板３０１またはＢＧＡ基板３０２と接合するために使用することができる。隣接する２つの金属バンプまたはピラー２７の間のピッチは、６０マイクロメートルより小さく、好ましくは５から４０マイクロメートルまでの範囲、好ましくは１０から３０マイクロメートルまでの範囲など、４０マイクロメートルより小さいものとしてよい。

図４６Ｉを参照すると、図４６Ｈに示されている金属バンプまたはピラー２７を形成した後に、フラックスまたは絶縁体３３を除去して、パッシベーション層５内の開口部５０によって露出されている金属パッド６００ｂ、６００ｓ、および６００ｔを露出させることができることがわかる。次に、図４６Ｊを参照すると、ポリマー層９５が、半導体ウェハ１０ｃのパッシベーション層５上に適宜形成されうることがわかる。ポリマー層９５内の複数の開口部９５０が、開口部５０によって露出された金属パッド６００ｂ、６００ｓ、および６００ｔの上にあり、それらを露出する。ポリマー層９５は、３から５０マイクロメートルまでの範囲、好ましくは２から３０マイクロメートルまでの範囲など、２マイクロメートルより大きく、またパッシベーション層５の厚さより大きく、また誘電体層３０のそれぞれの厚さより大きい厚さを有するものとしてよい。ポリマー層９５の材料として、ベンゾシクロブテン（ＢＣＢ）、ポリイミド（ＰＩ）、ポリベンゾオキサゾール（ＰＢＯ）、またはエポキシ樹脂が挙げられる。

次に、図４６Ｋを参照すると、１から３００ナノメートルまでの範囲、好ましくは１．５から１００ナノメートルまでの範囲など、１マイクロメートルより小さい厚さを有する接着／バリア層３２ｓを、スパッタリングプロセスまたは蒸着プロセスなどの物理的気相成長（ＰＶＤ）プロセスによって、ポリマー層９５上に、また開口部９５０によって露出されている金属パッド６００ｂ、６００ｓ、および６００ｔ上に形成することができ、次いで、２０から５００ナノメートルまでの範囲、好ましくは３５から３００ナノメートルまでの範囲など、１マイクロメートルより小さい厚さを有するシード層３２ｔを、スパッタリングプロセスまたは蒸着プロセスなどの物理的気相成長（ＰＶＤ）プロセスを使用することによって、接着／バリア層３２ｓ上に形成することができることがわかる。接着／バリア層３２ｓの材料として、チタン、チタンタングステン合金、窒化チタン、クロム、タンタル、窒化タンタル、または前記の材料の複合材が挙げられ、シード層３２ｔの材料として、銅、ニッケル、アルミニウム、金、銀、白金、またはパラジウムが挙げられる。

接着／バリア層３２ｓが、好適な１つまたは複数のプロセスによって、例えば、１から３００ナノメートルまでの範囲、好ましくは１．５から１００ナノメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、チタンタングステン合金、チタン、または窒化チタンの単層などのチタン含有層を、ポリマー層９５上に、また開口部９５０によって露出されている金属パッド６００ｂ、６００ｓ、および６００ｔ上に、スパッタリングすることによって形成される場合、シード層３２ｔは、好適な１つまたは複数のプロセスによって、例えば、２０から５００ナノメートルまでの範囲、好ましくは３５から３００ナノメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅層、ニッケル層、アルミニウム層、金層、銀層、白金層、またはパラジウム層を、チタン含有層上にスパッタリングすることによって形成されうる。

あるいは、接着／バリア層３２ｓが、好適な１つまたは複数のプロセスによって、例えば、１から３００ナノメートルまでの範囲、好ましくは１．５から１００ナノメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、タンタルまたは窒化タンタルの単層などのタンタル含有層を、ポリマー層９５上に、また開口部９５０によって露出される金属パッド６００ｂ、６００ｓ、および６００ｔ上に、スパッタリングすることによって形成される場合、シード層３２ｔは、好適な１つまたは複数のプロセスによって、例えば、２０から５００ナノメートルまでの範囲、好ましくは３５から３００ナノメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅層、ニッケル層、アルミニウム層、金層、銀層、白金層、またはパラジウム層を、タンタル含有層上にスパッタリングすることによって形成されうる。

シード層３２ｔを形成した後、１から６０マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有する、ポジ型フォトレジスト層またはネガ型フォトレジスト層などの、フォトレジスト層７１が、スピンオンコーティングプロセス、ラミネート加工プロセス、スクリーン印刷プロセス、またはスプレープロセスによってシード層３２ｔ上に形成される。次に、露光および現像のプロセスによりフォトレジスト層７１のパターン形成を行い、シード層３２ｔを露出する複数の開口部７１０をフォトレジスト層７１内に形成し、開口部７１０は、金属パッド６００ｂの上にあるが、試験用の金属パッド６００ｓおよび６００ｔの上に、フォトレジスト層７１内の開口部はない。１Ｘステッパーまたは１Ｘコンタクトアライナーを使用することで、露光プロセスにおいてフォトレジスト層７１を露光することができる。

次に、電気メッキプロセスを使用することによって、金属層３４ｓを、開口部７１０によって露出されている前記の材料のシード層３２ｔ上に、また開口部７１０内に形成し、次いで、電気メッキプロセスを使用することによって、ハンダ層３４ｔを開口部７１０内の金属層３４ｓ上に形成する。金属層３４ｓおよびハンダ層３４ｔは両方とも、１から３０マイクロメートルまでの範囲、好ましくは２から２０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲など、１マイクロメートルより大きく、またシード層３２ｔの厚さより大きく、また接着／バリア層３２ｓの厚さより大きい厚さを有する。金属層３４ｓの材料として、銅および／またはニッケルが挙げられ、ハンダ層３４ｔの材料として、ビスマス、インジウム、アンチモン、スズ、スズ鉛合金、スズ銀合金、またはスズ銀銅合金が挙げられる。ハンダ層３４ｔは、チップ３１３と接合するために使用されうる。

例えば、金属層３４ｓは、好適な１つまたは複数のプロセスによって、例えば、１から３０マイクロメートルまでの範囲、好ましくは２から２０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを持つ銅の単一金属層を開口部７１０によって露出されているシード層３２ｔ、好ましくは前記の銅層３２ｔ上に電気メッキすることによって形成することができ、１から３０マイクロメートルまでの範囲、好ましくは５から２５マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有するビスマス、インジウム、アンチモン、スズ、スズ鉛合金、スズ銀合金、またはスズ銀銅合金を含むハンダ層３４ｔを、電気メッキプロセスを使用することによって銅の単一金属層上に形成することができる。

あるいは、金属層３４ｓは、好適な１つまたは複数のプロセスによって、例えば、１から３０マイクロメートルまでの範囲、好ましくは２から２０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを持つニッケルの単一金属層を開口部７１０によって露出されているシード層３２ｔ、好ましくは前記の銅またはニッケル層３２ｔ上に電気メッキすることによって形成することができ、１から３０マイクロメートルまでの範囲、好ましくは５から２５マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有するビスマス、インジウム、アンチモン、スズ、スズ鉛合金、スズ銀合金、またはスズ銀銅合金を含むハンダ層３４ｔを、電気メッキプロセスを使用することによってニッケルの単一金属層上に形成することができる。

あるいは、金属層３４ｓは、好適な１つまたは複数のプロセスによって、例えば、１から３０マイクロメートルまでの範囲、好ましくは２から２０マイクロメートルまでの範囲、または５から２５マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを持つ銅層を開口部７１０によって露出されているシード層３２ｔ、好ましくは前記の銅層３２ｔ上に電気メッキし、次いで、０．３から６マイクロメートルまでの範囲、好ましくは１から３マイクロメートルまでの範囲など、０．２マイクロメートルより大きい厚さを持つニッケル層を、電気メッキされた銅層上に電気メッキすることによって形成することができる。１から３０マイクロメートルまでの範囲、好ましくは５から２５マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有するビスマス、インジウム、アンチモン、スズ、スズ鉛合金、スズ銀合金、またはスズ銀銅合金を含むハンダ層３４ｔを、電気メッキプロセスを使用することによって金属層３４ｓの電気メッキされたニッケル層上に形成することができる。

次に、図４６Ｌを参照すると、フォトレジスト層７１は、無機溶液を使用して、またはアミドとともに有機溶液を使用して、除去されることがわかる。フォトレジスト層７１からの一部の残留物が、金属層３４ｓの下にないシード層３２ｔ上に残る可能性がある。その後、Ｏ₂プラズマまたは２００ＰＰＭ未満のフッ素、および酸素を含むプラズマなどのプラズマにより、シード層３２ｔから残留物を除去することができる。次に、金属層３４ｓの下にないシード層３２ｔを除去し、次いで、金属層３４ｓの下にない接着／バリア層３２ｓを除去する。

例えば、金属層３４ｓの下にないシード層３２ｔおよび金属層３４ｓの下にない接着／バリア層３２ｓは、Ａｒスパッタリングエッチングプロセス、反応性イオンエッチング（ＲＩＥ）プロセス、またはイオンミリングプロセスなどの乾式エッチングプロセスによって除去することができる。

あるいは、金属層３４ｓの下にないシード層３２ｔおよび金属層３４ｓの下にない接着／バリア層３２ｓは、ウェットエッチングプロセスによって除去することができる。シード層３２ｔが銅層である場合、ＮＨ₄ＯＨを含む溶液またはＨ₂ＳＯ₄を含む溶液でエッチングすることができる。接着／バリア層３２ｓがチタンタングステン合金層である場合、過酸化水素を含む溶液で、またはＮＨ₄ＯＨおよび過酸化水素を含む溶液で、エッチングすることができる。接着／バリア層３２ｓがチタン層である場合、フッ化水素を含む溶液で、またはＮＨ₄ＯＨおよび過酸化水素を含む溶液で、エッチングすることができる。

金属層３４ｓの下にないシード層３２ｔが、湿式エッチングプロセスを使用して除去される場合、シード層３２ｔの上に覆い被さる金属層３４ｓの下にアンダーカットが形成される。金属層３４ｓの下にあるシード層３２ｔは、金属層３４ｓの第２の側壁から凹んでいる第１の側壁を有し、第１の側壁と第２の側壁との間の距離は、０．１から２マイクロメートルまでの範囲内である。

したがって、図４６Ｌに示されているように、接着／バリア層３２ｓ、シード層３２ｔ、金属層３４ｗ、およびハンダ層３４ｓによって構成される複数のマイクロバンプ３１７ｆ、つまり、金属バンプが、開口部５０および９５０によって露出されている金属パッド６００ｂ上に、またポリマー層９５上に、また薄化シリコン基板１の活性側に形成され、チップ３１３と接合するために使用される。マイクロバンプ３１７ｆのそれぞれは、２から７０マイクロメートルまでの範囲、好ましくは５から５０マイクロメートルまでの範囲など、２マイクロメートルよりも大きい高さ、および３から３０マイクロメートルまでの範囲など、３マイクロメートルより大きい幅もしくは直径を有する。隣接する２つのマイクロバンプ３１７ｆの間のピッチＰ３は、６０マイクロメートルより小さく、好ましくは、５から４０マイクロメートルまでの範囲、好ましくは１０から３０マイクロメートルまでの範囲など、４０マイクロメートルより小さいものとしてよい。チップ間回路２０ａは、金属相互接続線６４０ｂ、および開口部５０のうちの１つを通して、マイクロバンプ３１７ｆのうちの１つに接続され、チップ間回路２０ｂは、金属相互接続線６４０ｄ、および開口部５０のうちの別の１つを通して、マイクロバンプ３１７ｆのうちの別の１つに接続されうる。開口部５０および９５０によって露出されている金属パッド６００ｓおよび６００ｔ上に形成されたマイクロバンプはない、つまり、金属パッド６００ｓおよび６００ｔは、キャッシュメモリチップ３１１を試験するための開口部５０および９５０によって露出されている。

あるいは、図４６Ｍを参照すると、ポリマー層９５を省くことができる、つまり、接着／バリア層３２ｓをパッシベーション層５上に、またパッシベーション層５内の開口部５０によって露出される金属パッド６００ｂ上に形成することができることがわかる。したがって、接着／バリア層３２ｓ、シード層３２ｔ、金属層３４ｓ、およびハンダ層３４ｔによって構成される複数のマイクロバンプ３１７ｆは、開口部５０によって露出されている金属パッド６００ｂ上に、またパッシベーション層５上に、また薄化シリコン基板１の活性側に形成されうる。

あるいは、図４６Ｎを参照すると、図４６Ｂ〜４６Ｉに示されているステップを省くことができる、つまり、図４６Ａに示されている半導体ウェハ１０ｃを構成した後に、図４６Ｊ〜４６Ｌに示されているステップを実行して、ポリマー層９５およびマイクロバンプ３１７ｆを形成することができる。

図３７Ａ、３７Ｂ、３７Ｃ、３７Ｄ、３８Ａ、３８Ｂ、３８Ｃ、または３８Ｄに示されているキャッシュメモリチップ３１１のＩＣ構造６ｂは、図４６Ｍまたは４６Ｎに例示されているように、チップ間回路２０ａおよび２０ｂと、内部回路２０ｃおよび２０ｄと、オフチップバッファ４２ａおよびオフチップＥＳＤ回路４３ａを含むオフチップ回路４０ａと、オフチップバッファ４２ｂおよびオフチップＥＳＤ回路４３ｂを含むオフチップ回路４０ｂと、誘電体層３０と、ビア３０’と、細線金属層６０と、ビアプラグ６０’と、試験インターフェイス回路３３３ａおよび３３３ｂと、金属相互接続線６４０ａ、６４０ｂ、６４０ｃ、６４０ｄ、６４０ｉ、６４０ｊ、６４０ｋ、および６４０ｍとを収容する。

図３７Ａまたは３８Ａに示されているプロセッサユニット３０３は、図４７Ａ〜４７Ｃに例示されているプロセスを使用して形成することができる。図４７Ａ〜４７Ｃは、最終的に複数のキャッシュメモリチップ３１１に切り分けられる半導体ウェハ１０ｃと、キャッシュメモリチップ３２１と接合されているチップ３１３を接合するためのプロセスを示す断面図である。図４７Ａを参照すると、図４４Ｃに示されている積層ユニットのチップ３１３は、リフローまたは加熱プロセスを使用してチップ３１３のマイクロバンプ３１７ｄのハンダ層３４ｚを半導体ウェハ１０ｃのマイクロバンプ３１７ｆのハンダ層３４ｔと結合することによって図４６Ｌに示されている半導体ウェハ１０ｃと接合されることがわかる。リフローまたは加熱プロセスの実行中に、ハンダ層３４ｚおよびハンダ層３４ｔを、金属層３４ｙと３４ｓとの間の、１から３０マイクロメートルまでの範囲、好ましくは５から２５マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有するビスマス、インジウム、アンチモン、スズ、スズ鉛合金、スズ銀合金、またはスズ銀銅合金を含むハンダ層３５ａ内に溶かし込む。したがって、接着／バリア層３２ｓおよび３２ｙ、シード層３２ｔおよび３２ｚ、金属層３４ｓおよび３４ｙ、ならびにハンダ層３５ａによって構成される前記のマイクロバンプ３１７を、半導体ウェハ１０ｃの金属パッド６００ｂとチップ３１３の金属パッド６００ｃとの間に形成することができる。マイクロバンプ３１７のそれぞれは、５から１００マイクロメートルまでの範囲、好ましくは１０から６０マイクロメートルまでの範囲など、５マイクロメートルより大きい厚さを有する。マイクロバンプ３１７は、金属パッド６００ｂおよび６００ｃと接触し、金属パッド６００ｂは、マイクロバンプ３１７を通して金属パッド６００ｃに接続することができる。隣接する２つのマイクロバンプ３１７の間のピッチは、６０マイクロメートルより小さく、好ましくは５から４０マイクロメートルまでの範囲、好ましくは１０から３０マイクロメートルまでの範囲など、４０マイクロメートルより小さいものとしてよい。

次に、図４７Ｂを参照すると、ポリマーなどの、充填剤を含まない前記のアンダーフィル１０７ｄが、半導体ウェハ１０ｃとチップ３１３との間の間隙内に充填され、これによりマイクロバンプ３１７が取り囲まれることがわかる。次に、前記のヒートスプレッダまたはヒートシンク３１５（図４７Ｂおよび４７Ｃに示されていない）を、接着剤の前記の薄膜３１９（図４７Ｂおよび４７Ｃに示されていない）を使用してヒートスプレッダまたはヒートシンク３１５をキャッシュメモリチップ３２１のシリコン基板１に接着することによって、キャッシュメモリチップ３２１のシリコン基板１上に実装することができる。

次に、図４７Ｃを参照すると、半導体ウェハ１０ｃを切断して、キャッシュメモリチップ３１１および３２１、チップ３１３、およびヒートスプレッダまたはヒートシンク３１５を含む複数のプロセッサユニット３０３に分離することができ、チップ３１３および３２１は、マイクロバンプ３１７ａを通して互いに接続され、チップ３１１および３１３は、マイクロバンプ３１７を通して互いに接続されることがわかる。次に、図３７Ａまたは３８Ａを参照すると、図４７Ｃに示されているプロセッサユニット３０３は、キャッシュメモリチップ３１１の金属バンプまたはピラー２７を基板３０１またはＢＧＡ基板３０２の複数の接点と結合することによって、基板３０１またはＢＧＡ基板３０２と接合することができ、次いで、ポリマーなどの、充填剤を含まない前記のアンダーフィル１０７ｃがキャッシュメモリチップ３１１と基板３０１またはＢＧＡ基板３０２との間の間隙内に充填され、これにより金属バンプまたはピラー２７が取り囲まれることがわかる。

したがって、キャッシュメモリチップ３１１の、図４７Ｃに示されている、オフチップバッファ４２ａおよびオフチップＥＳＤ回路４３ａは、キャッシュメモリチップ３１１の、図４７Ｃに示されている、相互接続構造８８のうちの左側の構造を通して、またキャッシュメモリチップ３１１の、これもまた図４７Ｃに示されている、金属バンプもしくはピラー２７のうちの左側の金属バンプもしくはピラーを通して、基板３０１またはＢＧＡ基板３０２の、信号バス、信号トレース、信号線、または信号パッドなどの、信号相互接続部に接続されうる。キャッシュメモリチップ３１１の、図４７Ｃに示されている、オフチップバッファ４２ｂおよびオフチップＥＳＤ回路４３ｂは、キャッシュメモリチップ３１１の、図４７Ｃに示されている、相互接続構造８８のうちの右側の構造を通して、またキャッシュメモリチップ３１１の、これもまた図４７Ｃに示されている、金属バンプもしくはピラー２７のうちの右側の金属バンプもしくはピラーを通して、基板３０１またはＢＧＡ基板３０２の、信号バス、信号トレース、信号線、または信号パッドなどの、別の信号相互接続部に接続されうる。

キャッシュメモリチップ３１１の、これもまた図４７Ｃに示されている、金属バンプもしくはピラー２７のうちの真ん中の２つの金属バンプもしくはピラーは、基板３０１またはＢＧＡ基板３０２の、電源プレーン、電源バス、電源トレース、または電源線などの、電源相互接続部に接続され、キャッシュメモリチップ３１１の、図４７Ｃに示されている、相互接続構造８８のうちの真ん中の相互接続構造は、金属バンプもしくはピラー２７のうちの真ん中の２つの金属バンプもしくはピラーを通して基板３０１またはＢＧＡ基板３０２の電源相互接続部に接続されうる。

あるいは、キャッシュメモリチップ３１１の、これもまた図４７Ｃに示されている、金属バンプもしくはピラー２７のうちの真ん中の２つの金属バンプもしくはピラーは、基板３０１またはＢＧＡ基板３０２の、グランドプレーン、グランドバス、グランドトレース、またはグランド線などの、グランド相互接続部に接続され、キャッシュメモリチップ３１１の、図４７Ｃに示されている、相互接続構造８８のうちの真ん中の相互接続構造は、金属バンプもしくはピラー２７のうちの真ん中の２つの金属バンプもしくはピラーを通して基板３０１またはＢＧＡ基板３０２のグランド相互接続部に接続されうる。

図３７Ｂまたは３８Ｂに示されているプロセッサユニット３０３は、図４７Ｄ〜４７Ｆに例示されているプロセスを使用して形成することができる。図４７Ｄ〜４７Ｆは、最終的に複数のキャッシュメモリチップ３１１に切り分けられる半導体ウェハ１０ｃとチップ３１３とを接合するためのプロセスを示す断面図である。図４７Ｄを参照すると、図４２Ｏに示されているチップ３１３は、リフローまたは加熱プロセスを使用してチップ３１３のマイクロバンプ３１７ｄのハンダ層３４ｚを半導体ウェハ１０ｃのマイクロバンプ３１７ｆのハンダ層３４ｔと結合することによって図４６Ｌに示されている半導体ウェハ１０ｃと接合されることがわかる。リフローまたは加熱プロセスの実行中に、ハンダ層３４ｚおよびハンダ層３４ｔを、金属層３４ｙと３４ｓとの間の、１から３０マイクロメートルまでの範囲、好ましくは５から２５マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有するビスマス、インジウム、アンチモン、スズ、スズ鉛合金、スズ銀合金、またはスズ銀銅合金を含むハンダ層３５ａ内に溶かし込む。したがって、接着／バリア層３２ｓおよび３２ｙ、シード層３２ｔおよび３２ｚ、金属層３４ｓおよび３４ｙ、ならびにハンダ層３５ａによって構成される前記のマイクロバンプ３１７を、半導体ウェハ１０ｃの金属パッド６００ｂとチップ３１３の金属パッド６００ｃとの間に形成することができる。マイクロバンプ３１７のそれぞれは、５から１００マイクロメートルまでの範囲、好ましくは１０から６０マイクロメートルまでの範囲など、５マイクロメートルより大きい厚さを有する。マイクロバンプ３１７は、金属パッド６００ｂおよび６００ｃと接触し、金属パッド６００ｂは、マイクロバンプ３１７を通して金属パッド６００ｃに接続することができる。隣接する２つのマイクロバンプ３１７の間のピッチは、６０マイクロメートルより小さく、好ましくは５から４０マイクロメートルまでの範囲、好ましくは１０から３０マイクロメートルまでの範囲など、４０マイクロメートルより小さいものとしてよい。

次に、図４７Ｅを参照すると、ポリマーなどの、充填剤を含まない前記のアンダーフィル１０７ｄが、半導体ウェハ１０ｃとチップ３１３との間の間隙内に充填され、これによりマイクロバンプ３１７が取り囲まれ、次いで、前記のヒートスプレッダまたはヒートシンク３１５が、接着剤の前記の薄膜３１９を使用してヒートスプレッダまたはヒートシンク３１５をチップ３１３のシリコン基板１に接着することによって、チップ３１３のシリコン基板１上に実装されることがわかる。

次に、図４７Ｆを参照すると、半導体ウェハ１０ｃを切断して、キャッシュメモリチップ３１１、チップ３１３、およびヒートスプレッダまたはヒートシンク３１５を含む複数のプロセッサユニット３０３に分離することができ、チップ３１１および３１３は、マイクロバンプ３１７を通して互いに接続されることがわかる。次に、図３７Ｂまたは３８Ｂを参照すると、図４７Ｆに示されているプロセッサユニット３０３は、キャッシュメモリチップ３１１の金属バンプまたはピラー２７を基板３０１またはＢＧＡ基板３０２の複数の接点と結合することによって、基板３０１またはＢＧＡ基板３０２と接合することができ、次いで、ポリマーなどの、充填剤を含まない前記のアンダーフィル１０７ｃがキャッシュメモリチップ３１１と基板３０１またはＢＧＡ基板３０２との間の間隙内に充填され、これにより金属バンプまたはピラー２７が取り囲まれることがわかる。

したがって、キャッシュメモリチップ３１１の、図４７Ｆに示されている、オフチップバッファ４２ａおよびオフチップＥＳＤ回路４３ａは、キャッシュメモリチップ３１１の、図４７Ｆに示されている、相互接続構造８８のうちの左側の構造を通して、またキャッシュメモリチップ３１１の、これもまた図４７Ｆに示されている、金属バンプもしくはピラー２７のうちの左側の金属バンプもしくはピラーを通して、基板３０１またはＢＧＡ基板３０２の、信号バス、信号トレース、信号線、または信号パッドなどの、信号相互接続部に接続されうる。キャッシュメモリチップ３１１の、図４７Ｆに示されている、オフチップバッファ４２ｂおよびオフチップＥＳＤ回路４３ｂは、キャッシュメモリチップ３１１の、図４７Ｆに示されている、相互接続構造８８のうちの右側の構造を通して、またキャッシュメモリチップ３１１の、これもまた図４７Ｆに示されている、金属バンプもしくはピラー２７のうちの右側の金属バンプもしくはピラーを通して、基板３０１またはＢＧＡ基板３０２の、信号バス、信号トレース、信号線、または信号パッドなどの、別の信号相互接続部に接続されうる。

キャッシュメモリチップ３１１の、これもまた図４７Ｆに示されている、金属バンプもしくはピラー２７のうちの真ん中の２つの金属バンプもしくはピラーは、基板３０１またはＢＧＡ基板３０２の、電源プレーン、電源バス、電源トレース、または電源線などの、電源相互接続部に接続され、キャッシュメモリチップ３１１の、図４７Ｆに示されている、相互接続構造８８のうちの真ん中の相互接続構造は、金属バンプもしくはピラー２７のうちの真ん中の２つの金属バンプもしくはピラーを通して基板３０１またはＢＧＡ基板３０２の電源相互接続部に接続されうる。

あるいは、キャッシュメモリチップ３１１の、これもまた図４７Ｆに示されている、金属バンプもしくはピラー２７のうちの真ん中の２つの金属バンプもしくはピラーは、基板３０１またはＢＧＡ基板３０２の、グランドプレーン、グランドバス、グランドトレース、またはグランド線などの、グランド相互接続部に接続され、キャッシュメモリチップ３１１の、図４７Ｆに示されている、相互接続構造８８のうちの真ん中の相互接続構造は、金属バンプもしくはピラー２７のうちの真ん中の２つの金属バンプもしくはピラーを通して基板３０１またはＢＧＡ基板３０２のグランド相互接続部に接続されうる。

図４７Ｇ〜４７Ｉは、最終的に図３７Ｃまたは３８Ｃに示されているように複数のキャッシュメモリチップ３１１に切り分けられる半導体ウェハ１０ｃとチップ３１３を接合するためのプロセスを示す断面図である。

図３７Ｃまたは３８Ｃに示されているプロセッサユニット３０３は、図４７Ｇ〜４７Ｉに例示されているプロセスを使用して形成することができる。図４７Ｇ〜４７Ｉは、最終的に複数のキャッシュメモリチップ３１１に切り分けられる半導体ウェハ１０ｃとチップ３１３とを接合するためのプロセスを示す断面図である。図４７Ｇを参照すると、図４２Ｏに示されているチップ３１３は、リフローまたは加熱プロセスを使用してチップ３１３のマイクロバンプ３１７ｄのハンダ層３４ｚを半導体ウェハ１０ｃのマイクロバンプ３１７ｆのハンダ層３４ｔと結合することによって図４６Ｎに示されている半導体ウェハ１０ｃと接合されることがわかる。リフローまたは加熱プロセスの実行中に、ハンダ層３４ｚおよびハンダ層３４ｔを、金属層３４ｙと３４ｓとの間の、１から３０マイクロメートルまでの範囲、好ましくは５から２５マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有するビスマス、インジウム、アンチモン、スズ、スズ鉛合金、スズ銀合金、またはスズ銀銅合金を含むハンダ層３５ａ内に溶かし込む。したがって、接着／バリア層３２ｓおよび３２ｙ、シード層３２ｔおよび３２ｚ、金属層３４ｓおよび３４ｙ、ならびにハンダ層３５ａによって構成される前記のマイクロバンプ３１７を、半導体ウェハ１０ｃの金属パッド６００ｂとチップ３１３の金属パッド６００ｃとの間に形成することができる。マイクロバンプ３１７のそれぞれは、５から１００マイクロメートルまでの範囲、好ましくは１０から６０マイクロメートルまでの範囲など、５マイクロメートルより大きい厚さを有する。マイクロバンプ３１７は、金属パッド６００ｂおよび６００ｃと接触し、金属パッド６００ｂは、マイクロバンプ３１７を通して金属パッド６００ｃに接続することができる。隣接する２つのマイクロバンプ３１７の間のピッチは、６０マイクロメートルより小さく、好ましくは５から４０マイクロメートルまでの範囲、好ましくは１０から３０マイクロメートルまでの範囲など、４０マイクロメートルより小さいものとしてよい。

次に、図４７Ｈを参照すると、ポリマーなどの、充填剤を含まない前記のアンダーフィル１０７ｄが、半導体ウェハ１０ｃとチップ３１３との間の間隙内に充填され、これによりマイクロバンプ３１７が取り囲まれ、次いで、前記のヒートスプレッダまたはヒートシンク３１５が、接着剤の前記の薄膜３１９を使用してヒートスプレッダまたはヒートシンク３１５をチップ３１３のシリコン基板１に接着することによって、チップ３１３のシリコン基板１上に実装されることがわかる。

次に、図４７Ｉを参照すると、半導体ウェハ１０ｃを切断して、キャッシュメモリチップ３１１、チップ３１３、およびヒートスプレッダまたはヒートシンク３１５を含む複数のプロセッサユニット３０３に分離することができ、チップ３１１および３１３は、マイクロバンプ３１７を通して互いに接続されることがわかる。

図３７Ｃまたは３８Ｃを参照すると、図４７Ｉに例示されているステップの後に、図４７Ｉに示されているプロセッサユニット３０３を、前記の接着剤３１９ａを使用してキャッシュメモリチップ３１１のシリコン基板１を基板３０１またはＢＧＡ基板３０２の上部側上に接着することによって基板３０１またはＢＧＡ基板３０２上に実装することができることがわかる。次に、金線または銅線などの、前記のワイヤ１１９ｃを、ワイヤボンディングプロセスを使用することによってキャッシュメモリチップ３１１の試験金属パッド６００ｔおよび６００ｓと、また基板３０１またはＢＧＡ基板３０２の複数の接点と接合することができる。キャッシュメモリチップ３１１の試験金属パッド６００ｔおよび６００ｓは、ワイヤボンディング接合ワイヤ１１９ｃを通して基板３０１またはＢＧＡ基板３０２の上部側の接点に接続することができる。次に、前記の成形コンパウンド３２３が、基板３０１またはＢＧＡ基板３０２上に形成され、ワイヤボンディング接合ワイヤ１１９ｃならびにチップ３１１および３１３が封入され、ヒートスプレッダまたはヒートシンク３１５は、成形コンパウンド３２３によって露わにされ、成形コンパウンド３２３の上面３２３ａと実質的に同一平面上にある表面３１５ａを有する。

そこで、キャッシュメモリチップ３１１の、図４７Ｉに示されている、オフチップバッファ４２ａおよびオフチップＥＳＤ回路４３ａは、ワイヤボンディング接合ワイヤ１１９ｃの１つを通して基板３０１またはＢＧＡ基板３０２の、信号バス、信号トレース、信号線、または信号パッドなどの、信号相互接続部に接続されうる。キャッシュメモリチップ３１１の、図４７Ｉに示されている、オフチップバッファ４２ｂおよびオフチップＥＳＤ回路４３ｂは、ワイヤボンディング接合ワイヤ１１９ｃの別の１つを通して基板３０１またはＢＧＡ基板３０２の、信号バス、信号トレース、信号線、または信号パッドなどの、別の信号相互接続部に接続されうる。

図３７Ｄまたは３８Ｄに示されているプロセッサユニット３０３は、図４７Ｊ〜４７Ｌに例示されているプロセスを使用して形成することができる。図４７Ｊ〜４７Ｌは、最終的に複数のキャッシュメモリチップ３１１に切り分けられる半導体ウェハ１０ｃと、キャッシュメモリチップ３２１と接合されているチップ３１３を接合するためのプロセスを示す断面図である。図４７Ｊを参照すると、図４４Ｃに示されている積層ユニットのチップ３１３は、リフローまたは加熱プロセスを使用してチップ３１３のマイクロバンプ３１７ｄのハンダ層３４ｚを半導体ウェハ１０ｃのマイクロバンプ３１７ｆのハンダ層３４ｔと結合することによって図４６Ｎに示されている半導体ウェハ１０ｃと接合されることがわかる。リフローまたは加熱プロセスの実行中に、ハンダ層３４ｚおよびハンダ層３４ｔを、金属層３４ｙと３４ｓとの間の、１から３０マイクロメートルまでの範囲、好ましくは５から２５マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有するビスマス、インジウム、アンチモン、スズ、スズ鉛合金、スズ銀合金、またはスズ銀銅合金を含むハンダ層３５ａ内に溶かし込む。したがって、接着／バリア層３２ｓおよび３２ｙ、シード層３２ｔおよび３２ｚ、金属層３４ｓおよび３４ｙ、ならびにハンダ層３５ａによって構成される前記のマイクロバンプ３１７を、半導体ウェハ１０ｃの金属パッド６００ｂとチップ３１３の金属パッド６００ｃとの間に形成することができる。マイクロバンプ３１７のそれぞれは、５から１００マイクロメートルまでの範囲、好ましくは１０から６０マイクロメートルまでの範囲など、５マイクロメートルより大きい厚さを有する。マイクロバンプ３１７は、金属パッド６００ｂおよび６００ｃと接触し、金属パッド６００ｂは、マイクロバンプ３１７を通して金属パッド６００ｃに接続することができる。隣接する２つのマイクロバンプ３１７の間のピッチは、６０マイクロメートルより小さく、好ましくは５から４０マイクロメートルまでの範囲、好ましくは１０から３０マイクロメートルまでの範囲など、４０マイクロメートルより小さいものとしてよい。

次に、図４７Ｋを参照すると、ポリマーなどの、充填剤を含まない前記のアンダーフィル１０７ｄが、半導体ウェハ１０ｃとチップ３１３との間の間隙内に充填され、これによりマイクロバンプ３１７が取り囲まれ、次いで、前記のヒートスプレッダまたはヒートシンク３１５（図４７Ｋおよび４７Ｌに示されていない）が、接着剤の前記の薄膜３１９（図４７Ｋおよび４７Ｌに示されていない）を使用してヒートスプレッダまたはヒートシンク３１５をキャッシュメモリチップ３２１のシリコン基板１に接着することによって、キャッシュメモリチップ３２１のシリコン基板１上に実装されることがわかる。

次に、図４７Ｌを参照すると、半導体ウェハ１０ｃを切断して、キャッシュメモリチップ３１１および３２１、チップ３１３、およびヒートスプレッダまたはヒートシンク３１５を含む複数のプロセッサユニット３０３に分離することができ、チップ３１３および３２１が、マイクロバンプ３１７ａを通して互いに接続され、チップ３１１および３１３は、マイクロバンプ３１７を通して互いに接続されることがわかる。

図３７Ｄまたは３８Ｄを参照すると、図４７Ｌに例示されているステップの後に、図４７Ｌにされているプロセッサユニット３０３を、前記の接着剤３１９ａを使用してキャッシュメモリチップ３１１のシリコン基板１を基板３０１またはＢＧＡ基板３０２の上部側上に接着することによって基板３０１またはＢＧＡ基板３０２上に実装することができることがわかる。次に、金線または銅線などの、前記のワイヤ１１９ｃを、ワイヤボンディングプロセスを使用することによってキャッシュメモリチップ３１１の試験金属パッド６００ｔおよび６００ｓと、また基板３０１またはＢＧＡ基板３０２の複数の接点と接合することができる。キャッシュメモリチップ３１１の試験金属パッド６００ｔおよび６００ｓは、ワイヤボンディング接合ワイヤ１１９ｃを通して基板３０１またはＢＧＡ基板３０２の上部側の接点に接続することができる。次に、前記の成形コンパウンド３２３が、基板３０１またはＢＧＡ基板３０２上に形成され、ワイヤボンディング接合ワイヤ１１９ｃならびにチップ３１１、３１３、および３２１が封入され、ヒートスプレッダまたはヒートシンク３１５は、成形コンパウンド３２３によって露わにされ、成形コンパウンド３２３の上面３２３ａと実質的に同一平面上にある表面３１５ａを有する。

したがって、キャッシュメモリチップ３１１の、図４７Ｌに示されている、オフチップバッファ４２ａおよびオフチップＥＳＤ回路４３ａは、ワイヤボンディング接合ワイヤ１１９ｃの１つを通して基板３０１またはＢＧＡ基板３０２の、信号バス、信号トレース、信号線、または信号パッドなどの、信号相互接続部に接続されうる。キャッシュメモリチップ３１１の、図４７Ｌに示されている、オフチップバッファ４２ｂおよびオフチップＥＳＤ回路４３ｂは、ワイヤボンディング接合ワイヤ１１９ｃの別の１つを通して基板３０１またはＢＧＡ基板３０２の、信号バス、信号トレース、信号線、または信号パッドなどの、別の信号相互接続部に接続されうる。

あるいは、積層ＤＲＡＭ ＢＧＡパッケージ１３９を、図４８Ａに示されているように別の積層ＤＲＡＭパッケージ１３９０で置き換えることができる。積層ＤＲＡＭパッケージ１３９０は、ボールグリッドアレイ（ＢＧＡ）基板１３９１と、ＢＧＡ基板１３９１の上部側の上にある複数の積層ＤＲＡＭチップ１３９２と、積層ＤＲＡＭチップ１３９２上の制御チップ１９９６であって、データの読み書きをそこからまたはその中に行うためにどのＤＲＡＭチップ１３９２を活性化するかを決定するために使用されうる制御チップ１９９６と、ＢＧＡ基板１３９１の底部側上のビスマス、インジウム、スズ鉛合金、スズ銀合金、もしくはスズ銀銅合金を含む複数のハンダボール１３９３と、ＤＲＡＭチップ１３９２のうちの１つをＤＲＡＭチップ１３９２のうちの別の１つに、またはＢＧＡ基板１３９１に接続する、金線、銅線、もしくはアルミニウム線などの、複数のワイヤボンディング接合ワイヤ１３９４と、ワイヤボンディング接合ワイヤ１３９４およびＤＲＡＭチップ１３９２を封入する、ＢＧＡ基板１３９１の上部側上の、またＤＲＡＭチップ１３９２上の、ポリマーまたはエポキシ系材料などの、成形コンパウンド１３９５とを備える。積層ＤＲＡＭパッケージ１３９０は、図３７Ａ、３７Ｂ、３７Ｃ、および３７Ｄに示されている基板３０１上に、または図３８Ａ、３８Ｂ、３８Ｃ、および３８Ｄに示されているＢＧＡ基板３０２上に設けることができる、つまり、ハンダボール１３９３は、それぞれ、ＢＧＡ基板１３９１の底部側と接合された頂端および図３７Ａ、３７Ｂ、３７Ｃ、および３７Ｄに示されている基板３０１の上部側と、または図３８Ａ、３８Ｂ、３８Ｃ、および３８Ｄに示されているＢＧＡ基板３０２の上部側と接合された底端を有し、したがって、ＢＧＡ基板１３９１は、ハンダボール１３９３を通して図３７Ａ、３７Ｂ、３７Ｃ、および３７Ｄに示されている基板３０１に、またはハンダボール１３９３を通して図３８Ａ、３８Ｂ、３８Ｃ、および３８Ｄに示されているＢＧＡ基板３０２に接続されうる。ＢＧＡ基板１３９１は、ＢＴエポキシなどの、エポキシ系ポリマーを含んでいてもよい。

図４８Ｃおよび４８Ｄは、再分配回路層（redistribution circuit layer）１４１１がもっぱらスパッタリングされたアルミニウムからなる、図４８Ｂの切断線Ｆ−Ｆ’にそって図４８Ａに示されている積層ＤＲＡＭ ＢＧＡパッケージ１３９０内に組み立てられた、または組み込まれたさまざまなタイプのＤＲＡＭチップ１３９２の断面図を示している。図４８Ｅおよび４８Ｆは、再分配回路層１４１１がもっぱら電気メッキされた銅または金からなる、図４８Ｂの切断線Ｆ−Ｆ’にそって図４８Ａに示されている積層ＤＲＡＭ ＢＧＡパッケージ１３９０内に組み立てられたさまざまなタイプのＤＲＡＭチップ１３９２の断面図を示している。図４８Ｇは、別の実施形態による、図４８Ａに示されている積層ＤＲＡＭ ＢＧＡパッケージ１３９０内に組み立てられたＤＲＡＭチップ１３９２の上面図を示している。図４８Ｈおよび４８Ｉは、再分配回路層１４１１がもっぱらスパッタリングされたアルミニウムからなる、図４８Ｇの切断線Ｇ−Ｇ’にそって図４８Ａに示されている積層ＤＲＡＭ ＢＧＡパッケージ１３９０内に組み立てられたさまざまなタイプのＤＲＡＭチップ１３９２の断面図を示している。図４８Ｊおよび４８Ｋは、再分配回路層１４１１がもっぱら電気メッキされた銅または金からなる、図４８Ｇの切断線Ｇ−Ｇ’にそって図４８Ａに示されている積層ＤＲＡＭ ＢＧＡパッケージ１３９０内に組み立てられたさまざまなタイプのＤＲＡＭチップ１３９２の断面図を示している。ＤＲＡＭチップ１３９２の断面図を示している図４８Ｃ〜４８Ｆおよび４８Ｈ〜４８Ｋを参照すると、ＤＲＡＭチップ１３９２のそれぞれは、シリコン半導体基板１と、シリコン半導体基板１上で０．００２から０．２マイクロメートルまでの範囲の厚さを有する、シリコン半導体基板１内のＭＯＳデバイスのソース２０１およびドレイン２０２、および金属ゲートまたはポリゲートなどのゲート２０３などの、拡散部分をそれぞれ有する、複数のＭＯＳデバイス１３９７からそれぞれ構成される、複数のオフチップドライバまたはレシーバ４２と、複数のメモリセルとメモリセルに接続されたセンス増幅器をそれぞれ備える８個のメモリバンク１４０４と、シリコン半導体基板１の上の複数の金属層６とを収容することができ、金属層６のいずれか１つは、電気メッキした銅とともに形成された１つの金属層またはダマシン銅については０．０１から３マイクロメートルまでの範囲の厚さを有し、１つの金属層、および金属層６の間の電気メッキした銅、複数の誘電体または絶縁層３０の底部および側壁におけるチタン、窒化チタン、タンタル、または窒化タンタル層については０．０１から３マイクロメートルまでの範囲の厚さを有する、スパッタリングしたアルミニウムとすることができ、誘電体または絶縁層３０のそれぞれは、スパッタリングしたアルミニウムから作られた金属層６については０．０１から３マイクロメートルまでの範囲の厚さを有する酸化ケイ素であるか、または適宜炭素を含有し、下にあるダマシン銅上で０．００５から０．１マイクロメートルまでの範囲の厚さを有する薄い窒化ケイ素またはオキシ窒化ケイ素層、ならびに適宜炭素を含有し、ダマシン銅で作られた金属層６に対する薄い窒化ケイ素層またはオキシ窒化ケイ素層上で０．０５から３マイクロメートルまでの範囲の厚さを有する酸化ケイ素層、ならびに金属層６および誘電体または絶縁層３０の上のパッシベーション層５を含む複合材とすることができ、パッシベーション層５は、上部金属層６のダマシン銅上で０．３から２マイクロメートルまでの範囲の厚さを有する窒化ケイ素またはオキシ窒化ケイ素層であるか、または上部金属層６のスパッタリングしたアルミニウム上で０．３から２マイクロメートルまでの範囲の厚さを有する酸化ケイ素層ならびに酸化ケイ素層上で０．３から２マイクロメートルまでの範囲の厚さを有する窒化ケイ素またはオキシ窒化ケイ素層を含む複合材とすることができることがわかる。パッシベーション層５内の開口部１４０７は、上部金属層６の複数の接点１４０８の上にあり、接点１４０８は、開口部１４０７の底部にある。接点１４０８が、オフチップドライバ４２に接続される場合、接続点１４０８は、オフチップドライバ４２のＭＯＳデバイス１３９７のドレインに接続され、接点１４０８が、オフチップレシーバ４２に接続される場合、接続点１４０８は、オフチップレシーバ４２のＭＯＳデバイス１３９７のゲートに接続される。上記の説明を除いて、他の実施形態における要素を示すのと同じ参照番号で示される要素は、他の実施形態における要素として参照することができる。

図４８Ｃ、４８Ｄ、４８Ｈ、および４８Ｉを参照すると、ＤＲＡＭチップ１３９２のそれぞれは、パッシベーション層５上の再分配回路層１４１１をさらに収容し、再分配回路層１４１１は、０．００２から０．０５マイクロメートルまでの範囲の厚さを有する、チタン、チタンタングステン合金、窒化チタン、タンタル、または窒化タンタルなどの、接着層１４０１、ならびに接着層１４０１上で、０．７から５マイクロメートルまでの範囲の厚さを有するスパッタリングしたアルミニウム層１４０２、ならびに再分配回路層１４１１上の、またパッシベーション層５上の別のパッシベーション層１４００を収容し、パッシベーション層１４００は、再分配回路層１４１１のスパッタリングしたアルミニウム層１４０２上で、またパッシベーション層５上で０．３から２マイクロメートルまでの範囲の厚さを有する酸化ケイ素層、および酸化ケイ素層上で０．３から２マイクロメートルまでの範囲の厚さを有する窒化ケイ素またはオキシ窒化ケイ素層を含む複合材とすることができることがわかる。パッシベーション層１４００内の複数の開口部１４３１が、再分配回路層１４１１の、ワイヤボンディングで接合するように構成された、接点１４１８の上にあり、接点１４１８は、開口部１４３１の底部にある。

あるいは、図４８Ｅ、４８Ｆ、４８Ｊ、および４８Ｋを参照すると、ＤＲＡＭチップ１３９２のそれぞれは、パッシベーション層５上に、２から３０マイクロメートルまでの範囲の厚さを有するポリイミドまたはベンゾシクロブテン（ＢＣＢ）などのポリマー層１４０９を含み、ポリマー層１４０９内の開口部１４１０は、上部金属層６の接点１４０８の上にあることがわかる。再分配回路層１４１１を、ポリマー層１４０９上に形成することができる。この場合、再分配回路層１４１１は、０．００２から０．０５マイクロメートルまでの範囲の厚さを有する、チタン、チタンタングステン合金、または窒化チタンなどの、接着層１４１２、接着層１４１２上の０．００２から０．１マイクロメートルまでの範囲の厚さを有する銅または金シード層１４１３、ならびに銅または金シード層１４１３上の電気メッキした銅または金層１４０５を収容する。層１４０５が電気メッキした銅である場合、好適な１つまたは複数のプロセスによって、例えば、電気メッキまたは無電解メッキプロセスによって形成されたオプションのニッケル層１４１４を電気メッキした銅層１４０５上に設けることができ、また好適な１つまたは複数のプロセスによって、例えば、電気メッキまたは無電解メッキプロセスによって形成されたオプションの金層１４１５をニッケル層１４１４上に設けることができる。適宜、ＤＲＡＭチップ１３９２のそれぞれは、再分配回路層１４１１上に、またポリマー層１４０９上に、２から３０マイクロメートルまでの範囲の厚さを有するポリイミドまたはベンゾシクロブテン（ＢＣＢ）などの別のポリマー層１４１６を含むことができ、ポリマー層１４１６内の開口部１４１７が、再分配回路層１４１１の、ワイヤボンディングで接合するように構成された、接点１４１８の上にあり、接点１４１８は、開口部１４１７の底部にある。あるいは、ポリマー層１４０９を省くことができる。再分配回路層１４１１をパッシベーション層５上に直接設けることができ、パッシベーション層５と再分配回路層１４１１との間にポリマー層はない。あるいは、ポリマー層１４１６を省くことができ、再分配回路層１４１１の上にポリマー層はない。

図４８Ｂおよび４８Ｇは、２つの実施形態によるＤＲＡＭチップ１３９２の上面斜視図を示している。図４８Ｇを参照すると、接点１４０８が、ＤＲＡＭチップの２つの対向するエッジ１３９２ａおよび１３９２ｂと平行なＤＲＡＭチップ１３９２の中心線１４０３内に配置されていることがわかる。あるいは、図４８Ｂを参照すると、接点１４０８は、それぞれＤＲＡＭチップ１３９２の中心線１４０３から左右に離れ、ＤＲＡＭチップの２つの対向するエッジ１３９２ａおよび１３９２ｂと平行な、２つの中心線１４２１および１４２２内に配置されていることがわかる。点線で囲まれている図４８Ｂおよび４８Ｇに示されている領域１４１９は、オフチップドライバもしくはレシーバ４２が設けられている、シリコン半導体基板１の上面の一領域を示している、つまり、オフチップドライバもしくはレシーバ４２が接点１４０８の平面より低い水平面にあるものとしてよく、オフチップドライバもしくはレシーバ４２のそれぞれは、図４８Ｃ〜４８Ｆおよび４８Ｈ〜４８Ｋに示されているように、接点１４０８の１つに接続され、その近くに位置決めされる。ある場合には、図４８Ｃ、４８Ｅ、４８Ｈ、および４８Ｊに示されているように、接点１４０８の真下に、オフチップドライバもしくはレシーバはない。例えば、図４８Ｃおよび４８Ｅに示されているような、オフチップドライバまたはレシーバ４２は、オフチップドライバまたはレシーバ４２に接続されている接点１４０８の平面より低い水平面にあり、図４８Ｂに示されている接点１４０８がそれぞれＤＲＡＭチップ１３９２の中心線１４０３から左右に離れた２つの中心線１４２１および１４２２内に配置された状態で、３０から２５０マイクロメートルまでの範囲の、接点１４０８の中心からの水平オフセットｐを有する。また、図４８Ｇに示されているような接点１４０８が、ＤＲＡＭチップの２つの対向するエッジ１３９２ａおよび１３９２ｂと平行なＤＲＡＭチップ１３９２の中心線１４０３内に配置されている場合、オフチップドライバまたはレシーバ４２に接続されている接点１４０８の平面より低い水平面にあるオフチップドライバまたはレシーバ４２は、図４８Ｈおよび４８Ｊに示されているように、３０から２５０マイクロメートルまでの範囲の、接点１４０８の中心からの水平オフセットｐを有することができる。

別の場合には、接点１４０８の真下に、オフチップドライバもしくはレシーバがありうる。図４８Ｄおよび４８Ｆに示されているように、接点１４０８は、オフチップドライバまたはレシーバ４２の真上にあり、オフチップドライバまたはレシーバ４２に接続することができ、図４８Ｂに示されている接点１４０８はそれぞれＤＲＡＭチップ１３９２の中心線１４０３から左右に離れた２つの中心線１４２１および１４２２内に配置され、パッシベーション層５内の開口部１４０７の幅または直径Ｄは、できる限り小さな値とすることができ、例えば、０．２から２０マイクロメートルまでの範囲、好ましくは０．５から５マイクロメートルまでの範囲とすることができる。また、接点１４０８が、ＤＲＡＭチップの２つの対向するエッジ１３９２ａおよび１３９２ｂと平行なＤＲＡＭチップ１３９２の中心線１４０３内に配置されている場合、図４８Ｉおよび４８Ｋに示されているような接点１４０８は、オフチップドライバまたはレシーバ４２の真上にあり、オフチップドライバまたはレシーバ４２に接続することができ、パッシベーション層５内の開口部１４０７の幅または直径Ｄは、できる限り小さな値とすることができ、例えば、０．２から２０マイクロメートルまでの範囲、好ましくは０．５から５マイクロメートルまでの範囲とすることができる。

図４８Ｂおよび４８Ｇを参照すると、ＤＲＡＭチップ１３９２の左または右のエッジと中心線１４０３との間の距離ｓは、１５０から５００マイクロメートルまでの範囲内でありうることがわかる。８個のメモリバンク１４０４のうちの４個は、領域１４１９の左側にあり、８個のメモリバンク１４０４のうちの残り４個は、領域１４１９の右側にある。図４８Ｇを参照すると、再分配回路層１４１１は、エッジ１３９２ａの近くに一列に配置されている、ワイヤボンディング接合用に構成された接点１４１８のうちの１つに接点１４０８のうちの１つをそれぞれ接続する複数の再分配トレース１４１１ａでパターン形成されうることがわかる。あるいは、図４８Ｂを参照すると、再分配回路層１４１１は、エッジ１３９２ａの近くに二列に配置されている、ワイヤボンディング接合用に構成された、接点１４１８のうちの１つに接点１４０８のうちの１つをそれぞれ接続する複数の再分配トレース１４１１ａでパターン形成されうることがわかる。

図４８Ｂ〜４８Ｋに例示されているような複数の前記のＤＲＡＭチップ１３９２は、積層することができる。例えば、以下で説明するように、４個、８個、１６個、または３２個のＤＲＡＭチップ１３９２を積層することが可能である。

図４８Ａを参照すると、最低位ＤＲＡＭチップ１３９２は、１から５０マイクロメートルまでの範囲の厚さを持つ、ポリマーまたはエポキシ系材料などの接着剤の薄膜１４２０を使用して最低位ＤＲＡＭチップ１３９２のシリコン半導体基板１をＢＧＡ基板１３９１の上部側に接着することによってＢＧＡ基板１３９１上に実装することができることがわかる。上側ＤＲＡＭチップ１３９２は、接着剤の別の薄膜１４２０を使用して上側ＤＲＡＭチップ１３９２のシリコン基板１を下側チップ１３９２の上部側に接着することによって下側ＤＲＡＭチップ１３９２上に実装することができる。制御チップ１９９６は、接着剤の別の薄膜１４２０を使用して制御チップ１９９６を最上位ＤＲＡＭチップ１３９２の上部側に接着することによって最上位ＤＲＡＭチップ１３９２上に実装することができる。上側ＤＲＡＭチップ１３９２は、下側ＤＲＡＭチップ１３９２に被さる右側部分を有し、下側ＤＲＡＭチップ１３９２は、上側ＤＲＡＭチップ１３９２の真下にない左側部分を有する。上側ＤＲＡＭチップ１３９２は、下側ＤＲＡＭチップ１３９２の側壁からリセスされている左側壁を有する。ワイヤボンディング接合ワイヤ１３９４はそれぞれ、上側ＤＲＡＭチップ１３９２の接点１４１８または制御チップ１９９６の接点１４３３と接合された端部、ならびに下側ＤＲＡＭチップ１３９２の接点１４１８と、またはＢＧＡ基板１３９１の金属パッド１３９９と接合された別の端部を有することができる。特に、ワイヤボンディング接合ワイヤ１３９４が銅線である場合、ワイヤボンディング接合ワイヤ１３９４はそれぞれ、上側ＤＲＡＭチップ１３９２の電気メッキされた銅層１４０５と、または制御チップ１９９６の接点１４３３の銅と接合された端部、ならびに下側ＤＲＡＭチップ１３９２の電気メッキされた銅層１４０５と、またはＢＧＡ基板１３９１の金属パッド１３９９の銅と接合された別の端部を有することができる。ワイヤボンディング接合ワイヤ１３９４が金線である場合、ワイヤボンディング接合ワイヤ１３９４はそれぞれ、上側ＤＲＡＭチップ１３９２のスパッタリングされたアルミニウム層１４０２、電気メッキされた金層１４０５、もしくは金層１４１５と、または制御チップ１９９６の接点１４３３の金もしくはアルミニウムと接合された端部、ならびに下側ＤＲＡＭチップ１３９２のスパッタリングされたアルミニウム層１４０２、電気メッキされた金層１４０５、または金層１４１５と、またはＢＧＡ基板１３９１の金属パッド１３９９の金と接合された別の端部を有することができる。

図３７Ａ、３７Ｂ、３７Ｃ、３７Ｄ、３８Ａ、３８Ｂ、３８Ｃ、または３８Ｄに示されている前記のモジュール１３７は、基板３０１またはＢＧＡ基板３０２上にただ１つのプロセッサユニット３０３を備えることができる。あるいは、モジュール１３７は、基板３０１またはＢＧＡ基板３０２上に複数のプロセッサユニット３０３を備えることができ、これらのプロセッサユニット３０３のうちのいずれか１つを組み立て、これらのプロセッサユニット３０３のうちのいずれか１つの回路を設計する方法は、図３７Ａ、３７Ｂ、３７Ｃ、３７Ｄ、３８Ａ、３８Ｂ、３８Ｃ、または３８Ｄに示されているプロセッサユニット３０３を組み立て、図３９Ａ、３９Ｈ、３９Ｉ、または３９Ｊに示されているプロセッサユニット３０３の回路を設計する方法のうちのいずれか１つとして参照することができる。

例えば、モジュール１３７は、基板３０１またはＢＧＡ基板３０２上に３つのプロセッサユニット３０３を備えることができる。これらのプロセッサユニット３０３のうちの１つのプロセッサユニット内のチップ３１３は、ｘ８６アーキテクチャで設計された、または非ｘ８６アーキテクチャで設計された中央演算処理装置（ＣＰＵ）チップとすることができ、これらのプロセスユニット３０３のうちの別のプロセッサユニット内のチップ３１３は、グラフィックスプロセッシングユニット（ＧＰＵ）チップとすることができ、これらのプロセッサユニット３０３のうちの他の１つのプロセッサユニット内のチップ３１３は、ベースバンドチップとすることができる。

あるいは、モジュール１３７は、基板３０１またはＢＧＡ基板３０２上に２つのプロセッサユニット３０３を備えることができる。プロセッサユニット３０３のうちの１つの中のチップ３１３は、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロック、無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロック、およびｘ８６アーキテクチャを使用して、または非ｘ８６アーキテクチャを使用して設計された中央演算処理装置（ＣＰＵ）回路ブロックを含むシステムオンチップ（ＳＯＣ）とすることができ、これらのプロセッサユニット３０３のうちの他の１つの中のチップ３１３は、ベースバンドチップとすることができる。

あるいは、モジュール１３７は、基板３０１またはＢＧＡ基板３０２上に２つのプロセッサユニット３０３を備えることができる。プロセッサユニット３０３のうちの１つの中のチップ３１３は、ベースバンド回路ブロック、無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロック、およびｘ８６アーキテクチャを使用して、または非ｘ８６アーキテクチャを使用して設計された中央演算処理装置（ＣＰＵ）回路ブロックを含むシステムオンチップ（ＳＯＣ）とすることができ、これらのプロセスユニット３０３のうちの他のプロセッサユニット内のチップ３１３は、グラフィックスプロセッシングユニット（ＧＰＵ）チップとすることができる。

図３７Ａ、３７Ｂ、３７Ｃ、３７Ｄ、３８Ａ、３８Ｂ、３８Ｃ、または３８Ｄに示されている前記のモジュール１３７、図３６Ａに示されている前記のチップパッケージモジュール１１８、図３６Ｂに示されている前記のチップパッケージモジュール１１８ａ、図３６Ｃに示されている前記のチップパッケージモジュール１１８ｂ、図３６Ｄに示されている前記のチップパッケージモジュール１１８ｃ、図２９Ａ〜２９Ｔに示されている前記の半導体チップ、前記の半導体ウェハ１０から切り出された前記の半導体チップ、および前記の半導体ウェハ１０から切り出された前記の半導体チップを含む前記のチップパッケージは、電話機、コードレス電話、携帯電話、スマートフォン、ネットブックコンピュータ、ノートブックコンピュータ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、パーソナルデジタルアシスタント（ＰＤＡ）、ポケットパーソナルコンピュータ、携帯パーソナルコンピュータ、電子ブック、電子書籍、デスクトップコンピュータ、タブレットもしくはスレートコンピュータ、車載電子製品、モバイルインターネットデバイス（ＭＩＤ）、携帯テレビ、プロジェクタ、モバイルプロジェクタ、ピコプロジェクタ、スマートプロジェクタ、３Ｄビデオディスプレイ、３Ｄテレビ（３Ｄ ＴＶ）、３Ｄビデオゲーム機、モバイルコンピュータデバイス、コンピュータおよび電話機の機能を組み合わせて提供するデバイスもしくはシステムであるモバイルコンピュフォン（mobile compuphone）（モバイルフォンピュータ（mobile phoneputer）またはモバイルパーソナルコンピュータフォン（mobile personal computer phone）ともいう）、または例えば、クラウドコンピューティングに使用される、高性能および／または低電力コンピュータもしくはサーバーに使用することができる。

図３７Ａ、３７Ｂ、３７Ｃ、３７Ｄ、３８Ａ、３８Ｂ、３８Ｃ、または３８Ｄに示されているモジュール１３７が、モバイルコンピュフォンに使用される場合、ワイヤボンディング接合積層メモリＢＧＡパッケージ１３８によって実現される大容量記憶装置の記憶容量は、４ギガバイトから１兆バイトまでの範囲など、４ギガバイトより大きく、積層ＤＲＡＭ ＢＧＡパッケージ１３９によって実現されるメインメモリの記憶容量は、１００メガバイトから２５６ギガバイトまでの範囲、好ましくは２５６メガバイトから６４ギガバイトまでの範囲など、１００メガバイトより大きい。

図３７Ａ、３７Ｂ、３７Ｃ、３７Ｄ、３８Ａ、３８Ｂ、３８Ｃ、または３８Ｄに示されているモジュール１３７が、高性能および／または低電力コンピュータもしくはサーバーに使用される場合、３Ｄテレビ（３Ｄ ＴＶ）などの３Ｄビデオディスプレイ、または３Ｄゲーム機、ならびに高性能および／または低電力コンピュータもしくはサーバーは、例えば、クラウドコンピューティングに使用することができ、ワイヤボンディング接合積層メモリＢＧＡパッケージ１３８によって実現される大容量記憶装置の記憶容量は、４ギガバイトから１２８兆バイトまでの範囲、好ましくは６４ギガバイトから１兆バイトまでの範囲など、４ギガバイトより大きく、積層ＤＲＡＭ ＢＧＡパッケージ１３９によって実現されるメインメモリの記憶容量は、２５６メガバイトから１兆バイトまでの範囲、好ましくは１から２５６ギガバイトまでの範囲など、２５６メガバイトより大きい。

図３７Ａ、３７Ｂ、３７Ｃ、３７Ｄ、３８Ａ、３８Ｂ、３８Ｃ、または３８Ｄに示されているモジュール１３７が、モバイルコンピュフォンに使用される場合、キャッシュメモリチップ３１１は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップ、同期型ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）チップ、またはスタティックランダムアクセスメモリ（ＳＲＡＭ）チップとすることができ、キャッシュメモリチップ３１１の記憶容量は、１０メガバイトから３２ギガバイトまでの範囲、好ましくは１００メガバイトから４ギガバイトまでの範囲である。

図３７Ａ、３７Ｂ、３７Ｃ、３７Ｄ、３８Ａ、３８Ｂ、３８Ｃ、または３８Ｄに示されているモジュール１３７が、高性能および／または低電力コンピュータもしくはサーバー、３Ｄビデオディスプレイ、または３Ｄビデオゲーム機に使用される場合、キャッシュメモリチップ３１１は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップ、スタティックランダムアクセスメモリ（ＳＲＡＭ）チップ、または同期型ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）チップとすることができ、キャッシュメモリチップ３１１の記憶容量は、１０メガバイトから３２ギガバイトまでの範囲、好ましくは１００メガバイトから４ギガバイトまでの範囲である。

図３７Ａ、３７Ｂ、３７Ｃ、３７Ｄ、３８Ａ、３８Ｂ、３８Ｃ、または３８Ｄに示されているモジュール１３７は、例えば、高性能ビデオディスプレイ、特に３Ｄビデオディスプレイ用に備えることができ、その場の（内蔵）ビデオディスプレイまたはその場の（内蔵）３Ｄビデオディスプレイに接続することができるか、または３Ｄ ＴＶまたは３Ｄビデオゲーム機などの外部３Ｄビデオディスプレイに接続することができる。

あるいは、図３７Ａ、３７Ｂ、３７Ｃ、３７Ｄ、３８Ａ、３８Ｂ、３８Ｃ、または３８Ｄにおいて、チップ３１３は、同期型ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）チップ、スタティックランダムアクセスメモリ（ＳＲＡＭ）チップ、またはダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップなどのメモリチップとすることができるが、チップ３１１は、ｘ８６アーキテクチャを使用して設計された中央演算処理装置（ＣＰＵ）チップ、ＡＲＭ、Ｓｔｒｏｎｇ ＡＲＭ、またはＭＩＰなどの非ｘ８６アーキテクチャを使用して設計された中央演算処理装置（ＣＰＵ）チップ、ベースバンドチップ、グラフィックスプロセッシングユニット（ＧＰＵ）チップ、デジタル信号処理（ＤＳＰ）チップ、無線ローカルエリアネットワーク（ＷＬＡＮ）チップ、全地球測位システム（ＧＰＳ）チップ、Bluetoothチップ、ベースバンド回路ブロックを含まない、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロック、無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロック、およびｘ８６アーキテクチャを使用して、または非ｘ８６アーキテクチャを使用して設計された中央演算処理装置（ＣＰＵ）回路ブロックを含むシステムオンチップ（ＳＯＣ）、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロックを含まない、ベースバンド回路ブロック、無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロック、およびｘ８６アーキテクチャを使用して、または非ｘ８６アーキテクチャを使用して設計された中央演算処理装置（ＣＰＵ）回路ブロックを含むシステムオンチップ（ＳＯＣ）、無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロックを含まない、ベースバンド回路ブロック、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロック、およびｘ８６アーキテクチャを使用して、または非ｘ８６アーキテクチャを使用して設計された中央演算処理装置（ＣＰＵ）回路ブロックを含むシステムオンチップ（ＳＯＣ）、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロックおよび中央演算処理装置（ＣＰＵ）回路ブロックを含まない、ベースバンド回路ブロックおよび無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロックを含むシステムオンチップ（ＳＯＣ）、ベースバンド回路ブロックおよび中央演算処理装置（ＣＰＵ）回路ブロックを含まない、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロックおよび無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロックを含むシステムオンチップ（ＳＯＣ）、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロック、ベースバンド回路ブロック、デジタル信号処理（ＤＳＰ）回路ブロック、無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロック、およびｘ８６アーキテクチャを使用して、または非ｘ８６アーキテクチャを使用して設計された中央演算処理装置（ＣＰＵ）回路ブロックを含むシステムオンチップ（ＳＯＣ）、または中央演算処理装置（ＣＰＵ）回路ブロック、Bluetooth回路ブロック、全地球測位システム（ＧＰＳ）回路ブロック、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロック、ベースバンド回路ブロック、デジタル信号処理（ＤＳＰ）回路ブロック、および／または無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロックを含むチップとすることができる。このアーキテクチャは、図３９Ａ、３９Ｈ、３９Ｉ、または３９Ｊに例示されている回路を使用しても設計することができることに留意されたい。

したがって、本開示の態様および実施形態は、以前の技術に勝るメリットおよび利点をもたらしうる。

論じられているコンポーネント、ステップ、特徴、メリット、および利点は、例示することをのみ目的としている。これらのいずれも、またこれらに関係する説明も、保護の範囲を制限する意図をいっさい持たない。他のいくつもの実施形態も企図される。これらは、少なくした、追加した、および／または異なる、コンポーネント、ステップ、特徴、メリット、および利点を有する実施形態を含む。これらは、コンポーネントおよび／またはステップの配置および／または順序が異なる実施形態も含む。

本開示を読むと、当業者であれば、本開示の実施形態をコンピュータのハードウェア、ソフトウェア、ファームウェア、またはそのようなものの組み合わせによって、また１つまたは複数のネットワークを介して、中に実装するか、または使いやすくすることができることを理解するであろう。適切なソフトウェアは、本開示に従ってチップ構造の加工を設計し、および／または制御する方法ならびに技術（ならびにその一部分）を実施するためのコンピュータ可読または機械可読命令を含むことができる。任意の好適なソフトウェア言語（機械依存または機械独立の）を利用することができる。さらに、本開示の実施形態は、さまざまな信号、例えば、無線ＲＦまたはＩＲ通信リンクを介して伝送されるか、またはインターネットからダウンロードされるような信号に含まれるか、またはそのような信号によって搬送されうる。

特に指定のない限り、以下の請求項に含む、本明細書に記載されているすべての測定結果、値、格付け、位置、大きさ、サイズ、および他の詳細は、近似値であるか、または公称値であり、必ずしも正確ではなく、これらが関係する機能と、またこれらが関係する技術において慣例的であるものと矛盾しない妥当な範囲を有することが意図されている。

本開示に引用されているすべての論文、特許、特許出願、および他の刊行物はすべて、参照により本明細書に組み込まれる。

どのような内容が記載されていようと、また例示されていようと、請求項に引用されているかどうかに関係なく、コンポーネント、ステップ、特徴、目的、メリット、利点、または等価物を公衆に供するものと解釈すべきでない。

保護の範囲は、請求項によってのみ限定される。この範囲は、本明細書および引き続く審査履歴に照らして解釈されるときに請求項において使用される言語の通常の意味と一致する広さの範囲であるものであり、またすべての構造的および機能的等価物を包含するものであることが意図され、そのように解釈すべきである。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［１］モジュールであって、
基板と、
前記基板上のプロセッサユニットであって、前記プロセッサユニットは、前記基板の上に第１のキャッシュメモリチップを、前記第１のキャッシュメモリチップの上にプロセッサチップを備え、前記第１のキャッシュメモリチップは、前記第１のキャッシュメモリチップと前記プロセッサチップとの間の複数のマイクロバンプを通して前記プロセッサチップに接続され、前記複数のマイクロバンプのうちの隣接する２つのマイクロバンプの間のピッチは、６０マイクロメートルより小さい、プロセッサユニットと、
前記基板上の大容量記憶装置であって、前記大容量記憶装置は、前記基板の上に第１のメモリチップを、前記第１のメモリチップの上に第２のメモリチップを備え、前記第１のメモリチップは、少なくとも１つの第１のワイヤボンディング接合ワイヤを通して前記第２のメモリチップに接続される、大容量記憶装置と、
前記基板上のメインメモリであって、前記メインメモリは、前記基板の上に第１のダイナミックランダムアクセスメモリチップを、前記第１のダイナミックランダムアクセスメモリチップの上に第２のダイナミックランダムアクセスメモリチップを備える、メインメモリと、
前記基板に接続されたコネクタと
を備えるモジュール。
［２］前記モジュールは、コンピュータ、携帯電話、モバイルコンピュフォン（mobile compuphone）、カメラ、電子ブック、デジタルフォトフレーム、車載電子製品、３Ｄビデオディスプレイ、３Ｄテレビ、３Ｄビデオゲーム機、プロジェクタ、またはクラウドコンピューティングに使用されるサーバー内に実装される［１］のモジュール。
［３］前記プロセッサチップは、ｘ８６アーキテクチャを使用して、または非ｘ８６アーキテクチャを使用して設計された中央演算処理装置（ＣＰＵ）回路ブロック、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロック、ベースバンド回路ブロック、デジタル信号処理（ＤＳＰ）回路ブロック、または無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロックを備える［１］のモジュール。
［４］前記プロセッサチップは、ｘ８６アーキテクチャを使用して設計された、または非ｘ８６アーキテクチャを使用して設計された中央演算処理装置（ＣＰＵ）チップを備える［１］のモジュール。
［５］前記プロセッサチップは、ベースバンド回路ブロック、無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロック、およびｘ８６アーキテクチャを使用して、または非ｘ８６アーキテクチャを使用して設計された中央演算処理装置（ＣＰＵ）回路ブロックを備え、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロックを含まないシステムオンチップ（ＳＯＣ）を備える［１］のモジュール。
［６］前記第１のキャッシュメモリチップは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップ、同期型ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）チップ、またはスタティックランダムアクセスメモリ（ＳＲＡＭ）チップを備える［１］のモジュール。
［７］前記第１のキャッシュメモリチップは、１０メガバイトから３２ギガバイトまでの範囲の記憶容量を有する［１］のモジュール。
［８］前記第１のキャッシュメモリチップは、少なくとも１つの第２のワイヤボンディング接合ワイヤを通して前記基板に接続される［１］のモジュール。
［９］前記第１のキャッシュメモリチップは、
シリコン基板と、
前記シリコン基板内の複数のシリコン貫通ビアと、
前記シリコン基板の裏面、及び前記複数のシリコン貫通ビア内の底部スキームと、
前記シリコン基板の上部側の上の第１の誘電体層と、
前記第１の誘電体層の上の第１の金属層と、
前記第１の金属層の上の第２の誘電体層と、
前記第２の誘電体層の上の第２の金属層と、
前記シリコン基板の前記上部側の上、前記第１および第２の誘電体層の上、及び前記第１および第２の金属層の上のパッシベーション層と
を備え、前記パッシベーション層内の複数の開口部のそれぞれは、前記第２の金属層の複数の接点のうちの各１つの接点の上にあり、前記複数の接点は、前記複数の開口部の底部にあり、
前記複数のマイクロバンプは、前記複数の開口部を通して前記複数の接点に接続され、
前記底部スキームは、前記シリコン基板と前記基板との間に金属バンプを備え、
前記第１のキャッシュメモリチップは、前記金属バンプを通して前記基板に接続される、［１］のモジュール。
［１０］前記第１のメモリチップは、フラッシュメモリチップまたはダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップを備える［１］のモジュール。
［１１］前記プロセッサユニットは、前記プロセッサチップの上に第２のキャッシュメモリチップをさらに備え、
前記第２のキャッシュメモリチップは、前記プロセッサチップに接続される［１］のモジュール。
［１２］前記第２のメモリチップは、前記第１のメモリチップから突き出た右側部分を有し、
前記第１のメモリチップは、前記第２のメモリチップの真下にない左側部分を有し、
前記第２のメモリチップは、前記第１のメモリチップの側壁からリセスされた左側壁を有する［１］のモジュール。
［１３］前記基板上に無線周波（ＲＦ）モジュールをさらに備える［１］のモジュール。
［１４］前記第１のダイナミックランダムアクセスメモリチップは、第１のシリコン基板と、
前記第１のシリコン基板の上の第１の誘電体層と、
前記第１の誘電体層の上の第１の金属層と、
前記第１の金属層の上の第２の誘電体層と、
前記第２の誘電体層の上の第２の金属層と、
前記第１のシリコン基板の上、前記第１および第２の誘電体層の上、及び前記第１および第２の金属層の上の第１のパッシベーション層と
を備え、前記第１のパッシベーション層内の複数の開口部のそれぞれは、前記第２の金属層の複数の接点のうちの各１つの接点の上にあり、前記複数の接点は、前記複数の開口部の底部にあり、
前記第２のダイナミックランダムアクセスメモリチップは、第２のシリコン基板と、
前記第２のシリコン基板内の複数のシリコン貫通ビアと、
前記第２のシリコン基板の裏面、及び前記複数のシリコン貫通ビア内の底部スキームと、
前記第２のシリコン基板の上部側の上の第３の誘電体層と、
前記第３の誘電体層の上の第３の金属層と、
前記第３の金属層の上の第４の誘電体層と、
前記第４の誘電体層の上の第４の金属層と、
前記第２のシリコン基板の前記上部側の上、前記第３および第４の誘電体層の上、及び前記第３および第４の金属層の上の第２のパッシベーション層と
を備え、前記底部スキームは、前記第２のシリコン基板と前記第１のダイナミックランダムアクセスメモリチップとの間に金属バンプを備え、
前記金属バンプは、前記複数の開口部のうちの１つの開口部を通して前記複数の接点のうちの１つの接点に接続され、
前記第２のダイナミックランダムアクセスメモリチップは、前記金属バンプを通して前記第１のダイナミックランダムアクセスメモリチップに接続される、［１］のモジュール。
［１５］前記コネクタは、充電器、ゲーム機、ディスプレイ、またはテレビに接続するために使用される［１］のモジュール。
［１６］前記コネクタは、ユニバーサルシリアルバス（ＵＳＢ）、高品位マルチメディアインターフェイス（ＨＤＭＩ）、ＤｉｓｐｌａｙＰｏｒｔ、ＩＥＥＥ １３９４、または光コネクタを備える［１］のモジュール。
［１７］前記第１のキャッシュメモリチップは、第１の金属パッドと、
第２の金属パッドと、
前記第１の金属パッドに接続されている第１のノードを有する試験インターフェイス回路と、
前記第１の金属パッド、及び前記試験インターフェイス回路の前記第１のノードに接続されている第１のチップ間バッファと、
前記試験インターフェイス回路の第２のノードに接続されている第１のノードおよび前記第２の金属パッドに接続されている第２のノードを有するオフチップバッファと、
前記オフチップバッファの前記第２のノード、及び前記第２の金属パッドに接続されているオフチップ静電放電（ＥＳＤ）回路と
を備え、前記複数のマイクロバンプのうちの１つのマイクロバンプは、前記第１の金属パッド上にあり、
前記複数のマイクロバンプのうちの前記１つのマイクロバンプは、前記第１のチップ間バッファ、及び前記試験インターフェイス回路の前記第１のノードに、前記第１の金属パッドを通して接続され、
前記第２の金属パッドは、前記第１のキャッシュメモリチップと前記プロセッサチップとの間のマイクロバンプを通して前記プロセッサチップに、上向きに、接続されない、［１］のモジュール。
［１８］前記オフチップバッファは、第１のＮＭＯＳトランジスタを備え、前記第１のチップ間バッファは、第２のＮＭＯＳトランジスタを備え、
前記第１のＮＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、前記第２のＮＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比より、３倍超大きい、［１７］のモジュール。
［１９］前記プロセッサチップは、第３の金属パッドおよび前記第３の金属パッドに接続されている第２のチップ間バッファを備え、
前記複数のマイクロバンプのうちの前記１つのマイクロバンプは、前記第１および第３の金属パッドの間にあり、
前記複数のマイクロバンプのうちの前記１つのマイクロバンプは、前記第３の金属パッドを通して前記第２のチップ間バッファに接続され、
前記第１のチップ間バッファは、順に前記第１の金属パッド、前記複数のマイクロバンプのうちの前記１つのマイクロバンプ、および前記第３の金属パッドを通して、前記第２のチップ間バッファに接続される、［１７］のモジュール。
［２０］前記第１のチップ間バッファと前記第２のチップ間バッファとの間の経路に接続された静電放電（ＥＳＤ）回路はない［１９］のモジュール。

Claims (20)

1. チップパッケージであって、
   第１のチップと、
   前記第１のチップの真上の第２のチップであって、前記第２のチップは、シリコン基板および前記シリコン基板を通るシリコン貫通ビア内の金属相互接続部を備える、第２のチップと、
   前記第１と第２のチップの間の第１の金属バンプであって、前記第２のチップのバッファは、前記第１の金属バンプを通して前記第１のチップのバッファに接続され、前記第２のチップの前記バッファから見た出力静電容量は、２ｐＦより小さい、第１の金属バンプと、
   前記第１と第２のチップの間の第２の金属バンプであって、前記金属相互接続部は、前記第２の金属バンプを通して前記第１のチップに接続される、第２の金属バンプと
   を備えるチップパッケージ。
2. 前記第１と第２のチップとの間にアンダーフィルをさらに備え、前記アンダーフィルは、前記第１および第２の金属バンプを取り囲む請求項１のチップパッケージ。
3. 前記第２のチップの真上の第３のチップと、
   前記第２と第３のチップの間の第３の金属バンプと
   をさらに備え、前記第３のチップは、前記第３の金属バンプを通して前記金属相互接続部に接続される請求項１のチップパッケージ。
4. 前記第２と第３のチップとの間にアンダーフィルをさらに備え、前記アンダーフィルは、前記第３の金属バンプを取り囲む請求項３のチップパッケージ。
5. 前記第３の金属バンプは、第１のニッケル層、第２のニッケル層、および前記第１のニッケル層と前記第２のニッケル層との間のスズ含有層を備える請求項３のチップパッケージ。
6. 前記第１のニッケル層は、２から２０マイクロメートルまでの範囲の厚さを有する請求項５のチップパッケージ。
7. 前記第１のニッケル層は、２から２０マイクロメートルまでの範囲の厚さを有し、
   前記第２のニッケル層は、２から２０マイクロメートルまでの範囲の厚さを有する請求項５のチップパッケージ。
8. 前記第２のチップの前記バッファはドライバを備え、
   前記第１のチップの前記バッファは、レシーバを備える請求項１のチップパッケージ。
9. 前記第２のチップの前記バッファはトライステートバッファを備え、
   前記第１のチップの前記バッファは別のトライステートバッファを備える請求項１のチップパッケージ。
10. 前記金属相互接続部は、前記シリコン貫通ビア内に銅層を備える請求項１のチップパッケージ。
11. 前記金属相互接続部は、前記シリコン貫通ビア内の前記銅層と前記シリコン基板との間の前記シリコン貫通ビアの側壁上のチタン含有層をさらに備える請求項１０のチップパッケージ。
12. 前記第２のチップは、前記シリコン基板の下に金属層を備え、
    前記シリコン貫通ビアは、前記金属層の接点の上にあり、
    前記接点は、前記シリコン貫通ビアの底部にあり、
    前記金属相互接続部はさらに、前記接点上にあり、及び前記シリコン基板の上にある請求項１のチップパッケージ。
13. 前記第１の金属バンプは、前記第１のチップと前記第２のチップとの間にスズ含有層を備える請求項１のチップパッケージ。
14. 前記第１の金属バンプは、前記スズ含有層と前記第２のチップとの間に２から２０マイクロメートルの範囲の厚さを有する銅層をさらに備える請求項１３のチップパッケージ。
15. 前記第１の金属バンプは、前記スズ含有層と前記第２のチップとの間に２から２０マイクロメートルの範囲の厚さを有するニッケル層をさらに備える請求項１３のチップパッケージ。
16. 前記第１の金属バンプは、前記スズ含有層と前記第１のチップとの間に２から２０マイクロメートルの範囲の厚さを有する銅層をさらに備える請求項１３のチップパッケージ。
17. 前記第１の金属バンプは、前記スズ含有層と前記第１のチップとの間に２から２０マイクロメートルの範囲の厚さを有するニッケル層をさらに備える請求項１３のチップパッケージ。
18. 前記第１のチップは、前記第１のチップの前記バッファおよび前記第１の金属バンプに接続されたＥＳＤ回路をさらに備え、
    前記ＥＳＤ回路は、２ｐＦより小さい静電容量を有する請求項１のチップパッケージ。
19. 前記第２のチップは、前記第２のチップの前記バッファおよび前記第１の金属バンプに接続された静電放電（ＥＳＤ）回路をさらに備え、
    前記ＥＳＤ回路は、２ｐＦより小さい静電容量を有する請求項１のチップパッケージ。
20. 前記第１のチップ上のワイヤ接合をさらに備える請求項１のチップパッケージ。

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