KR20210066387A - 반도체 패키지 - Google Patents

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KR20210066387A
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chip
substrate
semiconductor
dummy
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Abstract

반도체 패키지는 기판 상의 제1 반도체 칩, 상기 기판 상에 배치되고 상기 제1 반도체 칩으로부터 옆으로 이격되는 제2 반도체 칩, 상기 제1 반도체 칩 상에 적층된 더미 칩, 및 상기 제1 반도체 칩과 상기 더미 칩 사이의 절연층을 포함한다. 상기 제1 반도체 칩의 상면의 높이는 상기 제2 반도체 칩의 상면의 높이보다 낮고, 상기 절연층은 무기 절연 물질을 포함한다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 대한 것으로, 보다 상세하게는 복수의 반도체 칩들이 실장된 반도체 패키지에 대한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 또는 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달에 따라 전자 기기의 소형화, 경량화, 및 다기능화가 요구되고 있고, 이에 따라, 하나의 반도체 패키지 안에 복수의 칩들이 적층된 멀티 칩 패키지(Multi-Chip Package), 또는 하나의 반도체 패키지 안에 이종 칩들이 실장되어 하나의 시스템으로 동작하는 시스템 인 패키지(System-In Package) 등이 제시되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 복수의 반도체 칩들의 실장이 용이하고 방열 특성이 개선된 반도체 패키지를 제공하는데 있다.
본 발명에 따른 반도체 패키지는 기판 상의 제1 반도체 칩; 상기 기판 상에 배치되고 상기 제1 반도체 칩으로부터 옆으로 이격되는 제2 반도체 칩; 상기 제1 반도체 칩 상에 적층된 더미 칩; 및 상기 제1 반도체 칩과 상기 더미 칩 사이의 절연층을 포함할 수 있다. 상기 제1 반도체 칩의 상면의 높이는 상기 제2 반도체 칩의 상면의 높이보다 낮을 수 있다. 상기 절연층은 무기 절연 물질을 포함할 수 있다.
본 발명에 따른 반도체 패키지는 제1 기판 상에 배치되고 상기 제1 기판에 전기적으로 연결되는 제2 기판; 상기 제2 기판 상의 제1 반도체 칩; 상기 제2 기판 상에 배치되고 상기 제1 반도체 칩으로부터 옆으로 이격되는 제2 반도체 칩; 상기 제1 반도체 칩 상에 적층된 더미 칩; 및 상기 제1 반도체 칩과 상기 더미 칩 사이의 절연층을 포함할 수 있다. 상기 제1 반도체 칩의 상면의 높이는 상기 제2 반도체 칩의 상면의 높이보다 낮을 수 있다. 상기 절연층은 무기 절연 물질을 포함할 수 있다.
본 발명에 따른 반도체 패키지는 기판 상의 제1 반도체 칩; 상기 기판 상에 배치되고 상기 제1 반도체 칩으로부터 옆으로 이격되는 제2 반도체 칩; 및 상기 제1 반도체 칩 상에 적층된 상부 반도체 칩을 포함할 수 있다. 상기 상부 반도체 칩은 상기 상부 반도체 칩의 하면이 상기 제1 반도체 칩의 상면과 마주하도록 배치될 수 있다. 상기 제1 반도체 칩은 상기 제1 반도체 칩의 상기 상면에 인접하는 제1 칩 패드들을 포함할 수 있고, 상기 상부 반도체 칩은 상기 상부 반도체 칩의 상기 하면에 인접하는 제2 칩 패드들을 포함할 수 있다. 상기 제1 칩 패드들은 상기 제2 칩 패드들에 직접 연결될 수 있다. 상기 제1 반도체 칩의 상기 상면의 높이는 상기 제2 반도체 칩의 상면의 높이보다 낮을 수 있다.
본 발명의 개념에 따르면, 복수의 반도체 칩들의 실장이 용이하고 방열 특성이 개선된 반도체 패키지가 제공될 수 있다.
도 1은 본 발명의 일부 실시예들에 따른 반도체 패키지(1000)의 평면도이다.
도 2는 도 1의 I-I'에 따른 단면도이다.
도 3 및 도 4는 본 발명의 일부 실시예들에 따른 반도체 패키지(1100)를 나타내는 도면들로, 각각 도 1의 I-I'에 대응하는 단면도들이다.
도 5 내지 도 7은 본 발명의 일부 실시예들에 따른 반도체 패키지의 제조방법을 나타내는 단면도들이다.
도 8 내지 도 11은 본 발명의 일부 실시예들에 따른 반도체 패키지의 제조방법을 나타내는 단면도들이다.
도 12는 본 발명의 일부 실시예들에 따른 반도체 패키지(1200)를 나타내는 도면으로, 도 1의 I-I'에 대응하는 단면도이다.
도 13 및 도 14는 본 발명의 일부 실시예들에 따른 반도체 패키지(1300)를 나타내는 도면들로, 각각 도 1의 I-I'에 대응하는 단면도들이다.
도 15 및 도 16은 본 발명의 일부 실시예들에 따른 반도체 패키지의 제조방법을 나타내는 단면도들이다.
도 17은 본 발명의 일부 실시예들에 따른 반도체 패키지(1400)의 평면도이다.
도 18은 본 발명의 일부 실시예들에 따른 반도체 패키지(1500)의 평면도이다.
도 19는 도 18의 I-I'에 따른 단면도이다.
도 20은 본 발명의 일부 실시예들에 따른 반도체 패키지(1600)의 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 일부 실시예들에 따른 반도체 패키지(1000)의 평면도이다. 도 2는 도 1의 I-I'에 따른 단면도이다.
도 1 및 도 2를 참조하면, 기판(100) 상에 제1 반도체 칩(300) 및 제2 반도체 칩(200)이 배치될 수 있다. 상기 제2 반도체 칩(200)은 상기 제1 반도체 칩(300)으로부터 옆으로 이격되도록 배치될 수 있다. 일부 실시예들에 따르면, 복수의 제2 반도체 칩들(200)이 상기 기판(100) 상에 배치될 수 있고, 상기 복수의 제2 반도체 칩들(200)의 각각은 상기 제1 반도체 칩(300)으로부터 옆으로 이격될 수 있다.
상기 기판(100)은 일 예로, 인터포저 기판일 수 있다. 상기 기판(100)은 상기 기판(100)의 상면(100U) 상에 배치되는 제1 기판 패드들(110), 및 상기 기판(100)의 하면(100L) 상에 배치되는 제2 기판 패드들(120)을 포함할 수 있다. 상기 제1 기판 패드들(110)은 상기 기판(100) 내 내부 배선을 통해 상기 제2 기판 패드들(120)에 전기적으로 연결될 수 있다. 하부 범프들(130)이 상기 기판(100)의 하면(100L) 상에 배치될 수 있고, 상기 제2 기판 패드들(120)에 각각 연결될 수 있다. 상기 제1 및 제2 기판 패드들(110, 120) 및 상기 하부 범프들(130)은 도전성 물질을 포함할 수 있다.
상기 제1 반도체 칩(300)은 서로 대향하는 제1 면(300S1) 및 제2 면(300S2)을 가질 수 있고, 상기 제1 면(300S1)에 인접하는 회로층(320) 및 제1 칩 패드들(310)을 포함할 수 있다. 상기 회로층(320)은 집적회로들을 포함할 수 있다. 상기 제1 반도체 칩(300)은 상기 제1 면(300S1)이 상기 기판(100)의 상면(100U)과 마주하도록 배치될 수 있다. 본 명세서에서, 상기 제1 반도체 칩(300)의 상기 제1 면(300S1)은 상기 제1 반도체 칩(300)의 하면으로 지칭될 수 있고, 상기 제1 반도체 칩(300)의 상기 제2 면(300S2)은 상기 제1 반도체 칩(300)의 상면으로 지칭될 수 있다.
제1 범프들(360)이 상기 제1 반도체 칩(300)과 상기 기판(100) 사이에 배치될 수 있다. 상기 제1 범프들(360)은 상기 제1 반도체 칩(300)의 상기 제1 면(300S1)과 상기 기판(100)의 상면(100U) 사이에 배치될 수 있고, 상기 제1 기판 패드들(110) 중 대응하는 제1 기판 패드들(110)에 각각 연결될 수 있다. 상기 제1 범프들(360)은 상기 제1 반도체 칩(300)의 상기 제1 칩 패드들(310)에 각각 연결될 수 있다. 상기 제1 반도체 칩(300)은 상기 제1 범프들(360)을 통해 상기 기판(100)에 전기적으로 연결될 수 있다. 상기 제1 범프들(360)은 도전성 물질을 포함할 수 있다.
상기 제2 반도체 칩(200)은 서로 대향하는 제1 면(200S1) 및 제2 면(200S2)을 가질 수 있다. 상기 제2 반도체 칩(200)은 상기 제1 면(200S1)이 상기 기판(100)의 상면(100U)과 마주하도록 배치될 수 있다. 본 명세서에서, 상기 제2 반도체 칩(200)의 상기 제1 면(200S1)은 상기 제2 반도체 칩(200)의 하면으로 지칭될 수 있고, 상기 제2 반도체 칩(200)의 상기 제2 면(200S2)은 상기 제2 반도체 칩(200)의 상면으로 지칭될 수 있다.
상기 제2 반도체 칩(200)은 복수의 서브 반도체 칩들(210, 220, 230)을 포함할 수 있고, 상기 복수의 서브 반도체 칩들(210, 220, 230)은 상기 기판(100)의 상면(100U)에 수직한 방향으로 적층될 수 있다. 이 경우, 상기 제2 반도체 칩(200)의 상기 제1 면(200S1)은 상기 복수의 서브 반도체 칩들(210, 220, 230) 중 최하층의 서브 반도체 칩(210)의 하면에 대응할 수 있고, 상기 제2 반도체 칩(200)의 상기 제2 면(200S2)은 상기 복수의 서브 반도체 칩들(210, 220, 230) 중 최상층의 서브 반도체 칩(230)의 상면에 대응할 수 있다. 상기 제2 반도체 칩(200)은 상기 복수의 서브 반도체 칩들(210, 220, 230)을 관통하는 관통 전극들(250), 및 상기 복수의 서브 반도체 칩들(210, 220, 230) 사이에 배치되는 연결 범프들(240)을 포함할 수 있다. 상기 복수의 서브 반도체 칩들(210, 220, 230)은 상기 관통 전극들(250) 및 상기 연결 범프들(240)을 통해 서로 전기적으로 연결될 수 있다. 상기 관통 전극들(250) 및 상기 연결 범프들(240)은 도전성 물질을 포함할 수 있다.
제2 범프들(260)이 상기 제2 반도체 칩(200)과 상기 기판(100) 사이에 배치될 수 있다. 상기 제2 범프들(260)은 상기 제2 반도체 칩(200)의 상기 제1 면(200S1)과 상기 기판(100)의 상면(100U) 사이에 배치될 수 있고, 상기 제1 기판 패드들(110) 중 대응하는 제1 기판 패드들(110)에 각각 연결될 수 있다. 상기 제2 반도체 칩(200)이 상기 복수의 서브 반도체 칩들(210, 220, 230)을 포함하는 경우, 상기 제2 범프들(260)은 상기 복수의 서브 반도체 칩들(210, 220, 230) 중 상기 최하층의 서브 반도체 칩(210)을 관통하는 관통 전극들(250)에 각각 연결될 수 있다. 상기 제2 반도체 칩(200)은 상기 제2 범프들(260)을 통해 상기 기판(100)에 전기적으로 연결될 수 있다. 상기 제2 범프들(260)은 도전성 물질을 포함할 수 있다.
상기 제1 반도체 칩(300) 및 상기 제2 반도체 칩(200)은 이종 반도체 칩들일 수 있다. 일 예로, 상기 제1 반도체 칩(300)은 로직 칩, 어플리케이션 프로세서(AP) 칩, 또는 시스템 온 칩(SOC)일 수 있고, 상기 제2 반도체 칩(200)은 메모리 칩일 수 있다. 상기 제2 반도체 칩(200)이 상기 복수의 서브 반도체 칩들(210, 220, 230)을 포함하는 경우, 상기 복수의 서브 반도체 칩들(210, 220, 230)은 복수의 메모리 칩들을 포함할 수 있다. 일 예로, 상기 복수의 서브 반도체 칩들(210, 220, 230) 중 상기 최하층의 서브 반도체 칩(210)은 로직 회로, 메모리 회로, 또는 이들의 조합을 포함할 수 있고, 상기 복수의 서브 반도체 칩들(210, 220, 230) 중 나머지는 동종의 메모리 칩들일 수 있다. 상기 제2 반도체 칩(200)은 동종의 메모리 칩들이 적층된 고대역 메모리(HBM, High Bandwidth Memory) 칩일 수 있다.
상기 제1 반도체 칩(300)의 두께(300T)는 상기 제2 반도체 칩(200)의 두께(200T)보다 작을 수 있다. 상기 제1 반도체 칩(300)의 상기 제2 면(300S2, 즉, 상면)의 높이는 상기 제2 반도체 칩(200)의 상기 제2 면(200S2, 즉, 상면)의 높이보다 낮을 수 있다. 상기 제2 반도체 칩(200)이 상기 복수의 서브 반도체 칩들(210, 220, 230)을 포함하는 경우, 상기 제1 반도체 칩(300)의 상기 제2 면(300S2, 즉, 상면)의 높이는 상기 복수의 서브 반도체 칩들(210, 220, 230) 중 상기 최상층의 서브 반도체 칩(230)의 상면의 높이보다 낮을 수 있다. 본 명세서에서, 두께 및 높이는 상기 기판(100)의 상면(100U)으로부터 측정된 거리일 수 있다.
일부 실시예들에 따르면, 더미 칩(400)이 상기 제1 반도체 칩(300) 상에 적층될 수 있고, 절연층(500)이 상기 제1 반도체 칩(300)과 상기 더미 칩(400) 사이에 배치될 수 있다. 상기 더미 칩(400)은 서로 대향하는 제1 면(400S1) 및 제2 면(400S2)을 가질 수 있고, 상기 제1 면(400S1)이 상기 제1 반도체 칩(300)의 상기 제2 면(300S2)에 마주하도록 배치될 수 있다. 본 명세서에서, 상기 더미 칩(400)의 상기 제1 면(400S1)은 상기 더미 칩(400)의 하면으로 지칭될 수 있고, 상기 더미 칩(400)의 상기 제2 면(400S2)은 상기 더미 칩(400)의 상면으로 지칭될 수 있다. 상기 절연층(500)은 상기 제1 반도체 칩(300)의 상기 제2 면(300S2)과 상기 더미 칩(400)의 상기 제1 면(400S1) 사이에 개재될 수 있고, 상기 제1 반도체 칩(300)의 상기 제2 면(300S2)과 상기 더미 칩(400)의 상기 제1 면(400S1)을 따라 연장될 수 있다. 상기 더미 칩(400)의 상기 제2 면(400S2)의 높이는 상기 제2 반도체 칩(200)의 상기 제2 면(200S2)의 높이와 실질적으로 동일할 수 있다.
상기 제1 반도체 칩(300) 및 상기 더미 칩(400)은 상기 절연층(500)에 의해 직접 접합(direct-bonding)될 수 있다. 상기 절연층(500)은 무기 절연 물질을 포함할 수 있고, 일 예로, 실리콘 산화물, 실리콘 질화물, 및 실리콘 카본 질화물 중 적어도 하나를 포함할 수 있다. 상기 절연층(500)의 두께(500T)는 약 1μm보다 작거나 같을 수 있다. 상기 절연층(500)의 두께(500T)가 1 μm보다 큰 경우, 상기 제1 반도체 칩(300)으로부터 발생되는 열을 방출하는 것이 어려울 수 있다. 상기 더미 칩(400)은 회로층을 포함하지 않는 반도체 기판(일 예로, 실리콘 기판, 게르마늄 기판, 실리콘 게르마늄 기판 등)일 수 있다. 일 예로, 상기 더미 칩(400)은 벌크 실리콘 기판일 수 있다.
복수의 반도체 칩들이 단일 기판(100) 상에 실장되는 경우, 상기 반도체 칩들로부터 발생되는 열을 방출하기 위해 상기 반도체 칩들의 상면들 상에 열 전도층들이 형성될 수 있다. 상기 반도체 칩들이 서로 다른 두께를 갖는 경우, 상기 반도체 칩들의 상면들의 높이가 서로 다를 수 있고, 이 경우, 상기 열 전도층들의 형성이 어려울 수 있다.
본 발명의 개념에 따르면, 상기 더미 칩(400)이 상기 제1 반도체 칩(300) 상에 적층될 수 있고, 상기 더미 칩(400)의 상기 제2 면(400S2)의 높이는 상기 제2 반도체 칩(200)의 상기 제2 면(200S2)의 높이와 실질적으로 동일할 수 있다. 즉, 상기 제1 반도체 칩(300)의 상기 제2 면(300S2)과 상기 제2 반도체 칩(200)의 상기 제2 면(200S2)의 높이 차이가 상기 더미 칩(400)에 의해 보상될 수 있다. 이에 따라, 후속 공정에서 열 전도층들이 상기 더미 칩(400)과 상기 제2 반도체 칩(200)의 상기 제2 면들(400S2, 200S2) 상에 용이하게 형성될 수 있다.
더하여, 상기 제1 반도체 칩(300) 및 상기 더미 칩(400)은 무기 절연 물질을 포함하는 상기 절연층(500)에 의해 직접 접합(direct-bonding)될 수 있다. 이 경우, 상기 제1 반도체 칩(300) 및 상기 더미 칩(400)은 웨이퍼 레벨 본딩(wafer-level bonding) 공정을 통해 용이하게 접합될 수 있다. 또한, 상기 절연층(500)이 무기 절연 물질을 포함함에 따라, 상기 제1 반도체 칩(300)으로부터 발생되는 열의 방출이 용이할 수 있다.
따라서, 복수의 반도체 칩들의 실장이 용이하고 방열 특성이 개선된 반도체 패키지(1000)가 제공될 수 있다.
도 3 및 도 4는 본 발명의 일부 실시예들에 따른 반도체 패키지(1100)를 나타내는 도면들로, 각각 도 1의 I-I'에 대응하는 단면도들이다. 설명의 간소화를 위해, 도 1 및 도 2를 참조하여 설명한 반도체 패키지(1000)와 차이점을 주로 설명한다.
도 1, 도 3, 및 도 4를 참조하면, 일부 실시예들에 따르면, 더미 반도체 칩(600)이 상기 기판(100) 상에 배치될 수 있다. 상기 더미 반도체 칩(600)은 상기 제1 반도체 칩(300) 및 상기 제2 반도체 칩(200)으로부터 옆으로 이격되도록 배치될 수 있다. 상기 더미 반도체 칩(600)은 서로 대향하는 제1 면(600S1) 및 제2 면(600S2)을 가질 수 있고, 상기 제1 면(600S1)이 상기 기판(100)의 상면(100U)을 향하도록 배치될 수 있다. 본 명세서에서, 상기 더미 반도체 칩(600)의 상기 제1 면(600S1)은 상기 더미 반도체 칩(600)의 하면으로 지칭될 수 있고, 상기 더미 반도체 칩(600)의 상기 제2 면(600S2)은 상기 더미 반도체 칩(600)의 상면으로 지칭될 수 있다.
일부 실시예들에 따르면, 도 3에 도시된 바와 같이, 더미 범프들(660)이 상기 더미 반도체 칩(600)과 상기 기판(100) 사이에 배치될 수 있다. 상기 더미 범프들(660)은 상기 더미 반도체 칩(600)의 상기 제1 면(600S1)과 상기 기판(100)의 상면(100U) 사이에 배치될 수 있고, 상기 제1 기판 패드들(110) 중 대응하는 제1 기판 패드들(110)에 각각 연결될 수 있다. 상기 더미 반도체 칩(600)은 상기 더미 범프들(660)에 의해 상기 기판(100)에 부착될 수 있다. 상기 더미 범프들(660)은 도전성 물질을 포함할 수 있으나, 본 발명의 개념은 이에 한정되지 않는다. 상기 더미 범프들(660)은 상기 제1 및 제2 범프들(360, 260)과 동일한 물질을 포함할 수 있다.
다른 실시예들에 따르면, 도 4에 도시된 바와 같이, 접착층(665)이 상기 더미 반도체 칩(600)과 상기 기판(100) 사이에 배치될 수 있다. 상기 접착층(665)은 상기 더미 반도체 칩(600)의 상기 제1 면(600S1)과 상기 기판(100)의 상면(100U) 사이에 배치될 수 있다. 상기 더미 반도체 칩(600)은 상기 접착층(665)에 의해 상기 기판(100)에 부착될 수 있다. 상기 접착층(665)은 유기 절연 물질을 포함할 수 있다.
도 1, 도 3, 및 도 4를 다시 참조하면, 상기 더미 반도체 칩(600)의 두께(600T)는 상기 제1 반도체 칩(300)의 두께(300T)보다 클 수 있다. 상기 더미 반도체 칩(600)의 상기 제2 면(600S2, 즉 상면)의 높이는 상기 제1 반도체 칩(300)의 상기 제2 면(300S2, 즉, 상면)의 높이보다 높을 수 있다. 일부 실시예들에 따르면, 상기 더미 반도체 칩(600)의 상기 제2 면(600S2)의 높이는 상기 더미 칩(400)의 상기 제2 면(400S2)의 높이, 및 상기 제2 반도체 칩(200)의 상기 제2 면(200S2)의 높이와 실질적으로 동일할 수 있다. 상기 더미 반도체 칩(600)은 회로층을 포함하지 않는 반도체 기판(일 예로, 실리콘 기판, 게르마늄 기판, 실리콘 게르마늄 기판 등)일 수 있다. 일 예로, 상기 더미 반도체 칩(600)은 벌크 실리콘 기판일 수 있다.
본 실시예들에 따르면, 상기 제1 반도체 칩(300), 상기 제2 반도체 칩(200), 및 상기 더미 반도체 칩(600)은 단일 기판(100) 상에 실장될 수 있고, 상기 더미 칩(400)이 상기 제1 반도체 칩(300) 상에 적층될 수 있다. 상기 더미 반도체 칩(600)의 상기 제2 면(600S2)의 높이는 상기 더미 칩(400)의 상기 제2 면(400S2)의 높이, 및 상기 제2 반도체 칩(200)의 상기 제2 면(200S2)의 높이와 실질적으로 동일할 수 있다. 이에 따라, 후속 공정에서 열 전도층들이 상기 더미 칩(400), 상기 제2 반도체 칩(200), 및 상기 더미 반도체 칩(600)의 상기 제2 면들(400S2, 200S2, 600S2) 상에 용이하게 형성될 수 있다.
도 5 내지 도 7은 본 발명의 일부 실시예들에 따른 반도체 패키지의 제조방법을 나타내는 단면도들이다. 설명의 간소화를 위해, 도 1 내지 도 4를 참조하여 설명한 반도체 패키지들(1000, 1100)과 중복되는 설명은 생략된다.
도 5를 참조하면, 복수의 제1 반도체 칩들(300)을 포함하는 제1 웨이퍼(300W)가 제공될 수 있다. 상기 제1 웨이퍼(300W)는 서로 대향하는 제1 면(300WS1) 및 제2 면(300WS2)을 가질 수 있다. 상기 복수의 제1 반도체 칩들(300)의 각각은 회로층(320) 및 제1 칩 패드들(310)을 포함할 수 있고, 상기 회로층(320) 및 상기 제1 칩 패드들(310)은 상기 제1 웨이퍼(300W)의 상기 제1 면(300WS1)에 인접하게 배치될 수 있다. 상기 회로층(320)은 집적회로들을 포함할 수 있다.
제1 절연층(510)이 상기 제1 웨이퍼(300W)의 상기 제2 면(300WS2) 상에 형성될 수 있다. 상기 제1 절연층(510)은 무기 절연 물질을 포함할 수 있고, 일 예로, 일 예로, 실리콘 산화물, 실리콘 질화물, 및 실리콘 카본 질화물 중 적어도 하나를 포함할 수 있다. 일부 실시예들에 따르면, 상기 제1 절연층(510)을 형성하는 것은, 증착 공정을 수행하여 상기 제1 웨이퍼(300W)의 상기 제2 면(300WS2) 상에 상기 제1 절연층(510)을 증착하는 것을 포함할 수 있다. 상기 증착 공정은 일 예로, 화학 기상 증착 공정일 수 있다. 다른 실시예들에 따르면, 상기 제1 절연층(510)은 상기 제1 웨이퍼(300W)의 상기 제2 면(300WS2) 상에 평탄화 공정을 수행한 후 형성된 자연 산화막일 수도 있다. 상기 평탄화 공정은 일 예로, 화학적 기계적 연마 공정 또는 에치-백 공정일수 있다.
더미 웨이퍼(400W)가 제공될 수 있다. 상기 더미 웨이퍼(400W)는 서로 대향하는 제1 면(400WS1) 및 제2 면(400WS2)을 가질 수 있다. 상기 더미 웨이퍼(400W)는 회로층을 포함하지 않는 반도체 기판(일 예로, 실리콘 기판, 게르마늄 기판, 실리콘 게르마늄 기판 등)일 수 있다. 일 예로, 상기 더미 웨이퍼(400W)는 벌크 실리콘 기판일 수 있다.
제2 절연층(520)이 상기 더미 웨이퍼(400W)의 상기 제1 면(400WS1) 상에 형성될 수 있다. 상기 제2 절연층(520)은 무기 절연 물질을 포함할 수 있고, 일 예로, 일 예로, 실리콘 산화물, 실리콘 질화물, 및 실리콘 카본 질화물 중 적어도 하나를 포함할 수 있다. 상기 제2 절연층(520)은 상기 제1 절연층(510)과 실질적으로 동일한 방법에 의해 형성될 수 있다.
상기 제1 웨이퍼(300W)가 상기 더미 웨이퍼(400W)의 상기 제1 면(400WS1) 상에 제공될 수 있다. 상기 제1 웨이퍼(300W)는 상기 제1 웨이퍼(300W)의 상기 제2 면(300WS2)이 상기 더미 웨이퍼(400W)의 상기 제1 면(400WS1)과 마주하도록 제공될 수 있다. 이에 따라, 상기 제1 절연층(510)이 상기 제2 절연층(520)에 인접하게 제공될 수 있다.
도 6을 참조하면, 열압착 공정(HC)에 의해 상기 제1 절연층(510) 및 상기 제2 절연층(520)이 서로 접합될 수 있고, 그 결과, 절연층(500)이 형성될 수 있다. 상기 제1 웨이퍼(300W)는 상기 절연층(500)에 의해 상기 더미 웨이퍼(400W)에 직접 접합(direct-bonding)될 수 있다. 이에 따라, 상기 제1 웨이퍼(300W)와 상기 더미 웨이퍼(400W)가 접합된 접합 구조체(SS)가 형성될 수 있다.
도 7을 참조하면, 상기 접합 구조체(SS)가 형성된 후, 제1 범프들(360)이 상기 제1 웨이퍼(300W)의 상기 제1 면(300WS1) 상에 형성될 수 있다. 상기 제1 범프들(360)은 상기 제1 반도체 칩들(300)의 각각의 상기 제1 칩 패드들(310)에 각각 연결될 수 있다.
상기 접합 구조체(SS)가 쏘잉 공정(SP)에 의해 복수의 칩 스택들(CS)로 분리될 수 있다. 상기 제1 웨이퍼(300W)는 상기 쏘잉 공정(SP)에 의해 상기 복수의 제1 반도체 칩들(300)로 분리될 수 있고, 상기 더미 웨이퍼(400W)는 상기 쏘잉 공정(SP)에 의해 복수의 더미 칩들(400)로 분리될 수 있다. 상기 칩 스택들(CS)의 각각은 상기 제1 반도체 칩들(300)의 각각, 상기 더미 칩들(400)의 각각, 및 이들 사이에 개재되는 상기 절연층(500)을 포함할 수 있다. 상기 칩 스택들(CS)의 각각은 상기 제1 반도체 칩들(300)의 각각 상에 형성된 대응하는 제1 범프들(360)을 더 포함할 수 있다.
상기 제1 웨이퍼(300W)의 상기 제1 면(300WS1)은 상기 제1 반도체 칩들(300)의 각각의 제1 면(300S1)에 대응할 수 있고, 상기 제1 웨이퍼(300W)의 상기 제2 면(300WS2)은 상기 제1 반도체 칩들(300)의 각각의 제2 면(300S2)에 대응할 수 있다. 상기 더미 웨이퍼(400W)의 상기 제1 면(400WS1)은 상기 더미 칩들(400)의 각각의 제1 면(400S1)에 대응할 수 있고, 상기 더미 웨이퍼(400W)의 상기 제2 면(400WS2)은 상기 더미 칩들(400)의 각각의 제2 면(400S2)에 대응할 수 있다.
도 1 및 도 2를 다시 참조하면, 상기 칩 스택들(CS) 중 대응하는 칩 스택(CS)이 기판(100) 상에 제공될 수 있다. 상기 기판(100)은 일 예로, 인터포저 기판일 수 있다. 상기 대응하는 칩 스택(CS)은 상기 제1 반도체 칩(300)의 상기 제1 면(300S1)이 상기 기판(100)의 상면(100U)과 마주하도록 제공될 수 있다. 상기 대응하는 칩 스택(CS)은 상기 제1 범프들(360)이 제1 기판 패드들(110) 중 대응하는 제1 기판 패드들(110)에 각각 접촉하도록 상기 기판(100) 상에 실장될 수 있다. 제2 반도체 칩(200)이 상기 기판(100) 상에 실장될 수 있고, 상기 기판(100), 상기 제2 반도체 칩(200) 및 상기 대응하는 칩 스택(CS)은 반도체 패키지(1000)를 구성할 수 있다. 일부 실시예들에 따르면, 도 3 및 도 4를 참조하여 설명한 바와 같이, 더미 반도체 칩(600)이 상기 기판(100) 상에 부착될 수 있고, 상기 기판(100), 상기 제2 반도체 칩(200), 상기 대응하는 칩 스택(CS), 및 상기 더미 반도체 칩(600)은 반도체 패키지(1100)를 구성할 수 있다.
도 8 내지 도 11은 본 발명의 일부 실시예들에 따른 반도체 패키지의 제조방법을 나타내는 단면도들이다. 설명의 간소화를 위해, 도 5 내지 도 7을 참조하여 설명한 반도체 패키지의 제조방법과 차이점을 주로 설명한다.
도 8을 참조하면, 복수의 제1 반도체 칩들(300)을 포함하는 제1 웨이퍼(300W)가 제공될 수 있다. 상기 제1 웨이퍼(300W)는 서로 대향하는 제1 면(300WS1) 및 제2 면(300WS2)을 가질 수 있다. 상기 복수의 제1 반도체 칩들(300)의 각각은 회로층(320) 및 제1 칩 패드들(310)을 포함할 수 있고, 상기 회로층들(320)은 상기 제1 웨이퍼(300W)의 상기 제1 면(300WS1)에 인접하게 배치될 수 있다. 상기 회로층들(320)은 집적회로들을 포함할 수 있다.
제1 범프들(360)이 상기 제1 웨이퍼(300W)의 상기 제1 면(300WS1) 상에 형성될 수 있다. 상기 제1 범프들(360)은 상기 제1 반도체 칩들(300)의 각각의 상기 제1 칩 패드들(310)에 각각 연결될 수 있다.
보호 필름(370)이 상기 제1 웨이퍼(300W)의 상기 제1 면(300WS1) 상에 형성될 수 있고, 상기 제1 범프들(360)을 덮을 수 있다. 상기 보호 필름(370)은 일 예로, 절연성 수지를 포함할 수 있다.
도 9를 참조하면, 제1 절연층(510)이 상기 제1 웨이퍼(300W)의 상기 제2 면(300WS2) 상에 형성될 수 있다. 상기 제1 절연층(510)은 무기 절연 물질을 포함할 수 있고, 일 예로, 일 예로, 실리콘 산화물, 실리콘 질화물, 및 실리콘 카본 질화물 중 적어도 하나를 포함할 수 있다. 상기 제1 절연층(510)은 도 5를 참조하여 설명한 제1 절연층(510)과 실질적으로 동일한 방법으로 형성될 수 있다.
더미 웨이퍼(400W)가 제공될 수 있다. 상기 더미 웨이퍼(400W)는 서로 대향하는 제1 면(400WS1) 및 제2 면(400WS2)을 가질 수 있고, 제2 절연층(520)이 상기 더미 웨이퍼(400W)의 상기 제1 면(400WS1) 상에 형성될 수 있다. 상기 제2 절연층(520)은 무기 절연 물질을 포함할 수 있고, 일 예로, 일 예로, 실리콘 산화물, 실리콘 질화물, 및 실리콘 카본 질화물 중 적어도 하나를 포함할 수 있다. 상기 제2 절연층(520)은 상기 제1 절연층(510)과 실질적으로 동일한 방법에 의해 형성될 수 있다.
상기 제1 웨이퍼(300W)가 상기 더미 웨이퍼(400W)의 상기 제1 면(400WS1) 상에 제공될 수 있다. 상기 제1 웨이퍼(300W)는 상기 제1 웨이퍼(300W)의 상기 제2 면(300WS2)이 상기 더미 웨이퍼(400W)의 상기 제1 면(400WS1)과 마주하도록 제공될 수 있다. 이에 따라, 상기 제1 절연층(510)이 상기 제2 절연층(520)에 인접하게 제공될 수 있다.
도 10을 참조하면, 열압착 공정(HC)에 의해 상기 제1 절연층(510) 및 상기 제2 절연층(520)이 서로 접합될 수 있고, 그 결과, 절연층(500)이 형성될 수 있다. 본 실시예들에 따르면, 상기 보호 필름(370)은 상기 열압착 공정(HC) 동안 상기 제1 범프들(360)을 보호할 수 있다. 상기 제1 웨이퍼(300W)는 상기 절연층(500)에 의해 상기 더미 웨이퍼(400W)에 직접 접합(direct-bonding)될 수 있다. 이에 따라, 상기 제1 웨이퍼(300W)와 상기 더미 웨이퍼(400W)가 접합된 접합 구조체(SS)가 형성될 수 있다.
도 11을 참조하면, 상기 접합 구조체(SS)가 형성된 후, 상기 더미 웨이퍼(400W)의 상기 제2 면(400WS2) 상에 그라인딩 공정(BG)이 수행될 수 있다. 상기 그라인딩 공정(BG)에 의해 상기 더미 웨이퍼(400W)는 요구되는 두께(400WT)를 가지도록 가공될 수 있다. 이 후, 상기 보호 필름(370)은 제거될 수 있다. 이 후의 공정은, 도 1, 도 2, 도 5 내지 도 7을 참조하여 설명한 반도체 패키지의 제조방법과 실질적으로 동일하다.
도 12는 본 발명의 일부 실시예들에 따른 반도체 패키지(1200)를 나타내는 도면으로, 도 1의 I-I'에 대응하는 단면도이다. 설명의 간소화를 위해, 도 1 및 도 2를 참조하여 설명한 반도체 패키지(1000)와 차이점을 주로 설명한다.
도 12를 참조하면, 기판(100) 상에 제1 반도체 칩(300) 및 제2 반도체 칩(200)이 배치될 수 있다. 상기 기판(100) 및 상기 제2 반도체 칩(200)은 도 1 및 도 2를 참조하여 설명한 상기 기판(100) 및 상기 제2 반도체 칩(200)과 실질적으로 동일하다.
상기 제1 반도체 칩(300)은 서로 대향하는 제1 면(300S1) 및 제2 면(300S2)을 가질 수 있고, 상기 제1 면(300S1)이 상기 기판(100)의 상면(100U)과 마주하도록 배치될 수 있다. 상기 제1 반도체 칩(300)은 상기 제1 면(300S1) 또는 상기 제2 면(300S2)에 인접한 회로층(미도시)을 포함할 수 있고, 상기 회로층은 집적회로들을 포함할 수 있다. 상기 제1 반도체 칩(300)은 상기 제2 면(300S2)에 인접하는 제1 칩 패드들(310), 및 상기 제1 반도체 칩(300)의 내부를 관통하는 관통 전극들(330)을 포함할 수 있다. 상기 관통 전극들(330)은 상기 제1 칩 패드들(310) 중 대응하는 제1 칩 패드들(310)에 각각 연결될 수 있다. 상기 제1 칩 패드들(310) 중 적어도 하나는 상기 관통 전극들(330)로부터 전기적으로 분리될 수 있다. 상기 제1 칩 패드들(310) 및 상기 관통 전극들(330)은 도전성 물질을 포함할 수 있다.
제1 범프들(360)이 상기 제1 반도체 칩(300)과 상기 기판(100) 사이에 배치될 수 있다. 상기 제1 반도체 칩(300)의 상기 관통 전극들(330)은 상기 제1 범프들(360) 중 대응하는 제1 범프들(360)에 각각 연결될 수 있고, 상기 제1 반도체 칩(300)은 상기 제1 범프들(360)을 통해 상기 기판(100)에 전기적으로 연결될 수 있다.
일부 실시예들에 따르면, 상부 반도체 칩(700)이 상기 제1 반도체 칩(300) 상에 적층될 수 있다. 상기 상부 반도체 칩(700)은 서로 대향하는 제1 면(700S1) 및 제2 면(700S2)을 가질 수 있고, 상기 제1 면(700S1)이 상기 제1 반도체 칩(300)의 상기 제2 면(300S2)에 마주하도록 배치될 수 있다. 본 명세서에서, 상기 상부 반도체 칩(700)의 상기 제1 면(700S1)은 상기 상부 반도체 칩(700)의 하면으로 지칭될 수 있고, 상기 상부 반도체 칩(700)의 상기 제2 면(700S2)은 상기 상부 반도체 칩(700)의 상면으로 지칭될 수 있다.
상기 상부 반도체 칩(700)은 상기 제1 면(700S1)에 인접하는 회로층(720)을 포함할 수 있다. 상기 회로층(720)은 집적회로들을 포함할 수 있다. 상기 상부 반도체 칩(700)은 상기 제1 면(700S1)에 인접하는 제2 칩 패드들(710)을 포함할 수 있다. 상기 제2 칩 패드들(710)은 상기 제1 칩 패드들(310)에 각각 연결될 수 있다. 상기 제2 칩 패드들(710)은 상기 제1 칩 패드들(310)에 직접 연결될 수 있고, 일 예로, 상기 제2 칩 패드들(710)은 상기 제1 칩 패드들(310)과 직접 접촉할 수 있다. 상기 제2 칩 패드들(710)은 도전성 물질을 포함할 수 있다.
상기 제1 반도체 칩(300) 및 상기 상부 반도체 칩(700)은 상기 제1 및 제2 칩 패드들(310, 710)에 의해 직접 접합(direct-bonding)될 수 있다. 이 경우, 상기 상부 반도체 칩(700)의 상기 제1 면(700S1) 및 상기 제1 반도체 칩(300)의 상기 제2 면(300S2)은 서로 접하여 경계(boundary, B)를 이룰 수 있다. 상기 상부 반도체 칩(700) 및 상기 제1 반도체 칩(300) 사이의 상기 경계(B)는 상기 제1 칩 패드들(310) 사이, 및 상기 제2 칩 패드들(710) 사이에서 무기 절연 물질(일 예로, 실리콘 산화물)을 포함할 수 있다.
상기 상부 반도체 칩(700)의 상기 제2 면(700S2, 즉, 상면)의 높이는 상기 제2 반도체 칩(200)의 상기 제2 면(200S2)의 높이와 실질적으로 동일할 수 있다. 상기 상부 반도체 칩(700)은 로직 칩, 어플리케이션 프로세서(AP) 칩, 메모리 칩, 또는 시스템 온 칩(SOC)일 수 있다. 상기 상부 반도체 칩(700)은 상기 제1 및 제2 칩 패드들(310, 710)을 통해 상기 제1 반도체 칩(300)에 전기적으로 연결될 수 있고, 상기 관통 전극들(330) 및 상기 제1 범프들(360)을 통해 상기 기판(100)에 전기적으로 연결될 수 있다.
본 실시예들에 따르면, 상기 상부 반도체 칩(700)이 상기 제1 반도체 칩(300) 상에 적층될 수 있고, 상기 상부 반도체 칩(700)의 상기 제2 면(700S2, 즉, 상면)의 높이는 상기 제2 반도체 칩(200)의 상기 제2 면(200S2)의 높이와 실질적으로 동일할 수 있다. 즉, 상기 제1 반도체 칩(300)의 상기 제2 면(300S2)과 상기 제2 반도체 칩(200)의 상기 제2 면(200S2)의 높이 차이가 상기 상부 반도체 칩(700)에 의해 보상될 수 있다. 이에 따라, 후속 공정에서 열 전도층들이 상기 상부 반도체 칩(700)과 상기 제2 반도체 칩(200)의 상기 제2 면들(700S2, 200S2) 상에 용이하게 형성될 수 있다.
상기 제1 반도체 칩(300) 및 상기 상부 반도체 칩(700)은 상기 제1 및 제2 칩 패드들(310, 710)에 의해 직접 접합(direct-bonding)될 수 있다. 이 경우, 상기 제1 반도체 칩(300) 및 상기 상부 반도체 칩(700)은 웨이퍼 레벨 본딩(wafer-level bonding) 공정을 통해 용이하게 접합될 수 있다. 더하여, 상기 제1 반도체 칩(300)의 상기 제1 칩 패드들(310) 중 적어도 하나는 상기 관통 전극들(330)로부터 전기적으로 분리될 수 있고, 이 경우, 상기 적어도 하나의 제1 칩 패드(310) 및 이에 연결된 제2 칩 패드(710)는 상기 제1 반도체 칩(300)으로부터 발생되는 열의 방출 통로로 이용될 수 있다. 이에 따라, 상기 제1 반도체 칩(300)으로부터 발생되는 열의 방출이 용이할 수 있다.
상술한 차이를 제외하고, 본 실시예들에 따른 반도체 패키지(1200)는 도 1 및 도 2를 참조하여 설명한 반도체 패키지(1000)와 실질적으로 동일하다.
도 13 및 도 14는 본 발명의 일부 실시예들에 따른 반도체 패키지(1300)를 나타내는 도면들로, 각각 도 1의 I-I'에 대응하는 단면도들이다.
도 1, 도 13, 및 도 14를 참조하면, 일부 실시예들에 따르면, 더미 반도체 칩(600)이 상기 기판(100) 상에 배치될 수 있다. 상기 더미 반도체 칩(600)은 상기 제1 반도체 칩(300) 및 상기 제2 반도체 칩(200)으로부터 옆으로 이격되도록 배치될 수 있다. 상기 더미 반도체 칩(600)은 도 1, 도 3, 및 도 4를 참조하여 설명한 상기 더미 반도체 칩(600)과 실질적으로 동일하다. 본 실시예들에 따른 반도체 패키지(1300)는 상술한 차이를 제외하고, 도 1 및 도 12를 참조하여 설명한 반도체 패키지(1200)와 실질적으로 동일하다.
도 15 및 도 16은 본 발명의 일부 실시예들에 따른 반도체 패키지의 제조방법을 나타내는 단면도들이다. 설명의 간소화를 위해, 도 1, 도 12 내지 도 14를 참조하여 설명한 반도체 패키지들(1200, 1300)과 중복되는 설명은 생략된다.
도 15를 참조하면, 복수의 제1 반도체 칩들(300)을 포함하는 제1 웨이퍼(300W)가 제공될 수 있다. 상기 제1 웨이퍼(300W)는 서로 대향하는 제1 면(300WS1) 및 제2 면(300WS2)을 가질 수 있다. 상기 복수의 제1 반도체 칩들(300)의 각각은 상기 제1 면(300WS1) 또는 상기 제2 면(300WS2)에 인접하는 회로층(미도시)을 포함할 수 있고, 상기 회로층은 집적회로들을 포함할 수 있다. 상기 복수의 제1 반도체 칩들(300)의 각각은 상기 제1 웨이퍼(300W)의 상기 제2 면(300WS2)에 인접하는 제1 칩 패드들(310), 및 상기 제1 반도체 칩(300)의 내부를 관통하는 관통 전극들(330)을 포함할 수 있다.
복수의 상부 반도체 칩들(700)을 포함하는 상부 웨이퍼(700W)가 제공될 수 있다. 상기 상부 웨이퍼(700W)는 서로 대향하는 제1 면(700WS1) 및 제2 면(700WS2)을 가질 수 있다. 상기 복수의 상부 반도체 칩들(700)은 회로층들(720)을 각각 포함할 수 있고, 상기 회로층들(720)은 상기 상부 웨이퍼(700W)의 상기 제1 면(700WS1)에 인접하게 배치될 수 있다. 상기 회로층들(720)은 집적회로들을 포함할 수 있다. 상기 복수의 상부 반도체 칩들(700)의 각각은 상기 상부 웨이퍼(700W)의 상기 제1 면(700WS1)에 인접하는 제2 칩 패드들(710)을 포함할 수 있다.
상기 상부 웨이퍼(700W)가 상기 제1 웨이퍼(300W)의 상기 제2 면(300WS2) 상에 제공될 수 있다. 상기 상부 웨이퍼(700W)는 상기 상부 웨이퍼(700W)의 상기 제1 면(700WS1)이 상기 제1 웨이퍼(300W)의 상기 제2 면(300WS2)과 마주하도록 제공될 수 있다. 이에 따라, 상기 제2 칩 패드들(710)이 상기 제1 칩 패드들(310)에 인접하게 제공될 수 있다.
도 16을 참조하면, 열압착 공정에 의해 상기 제1 칩 패드들(310) 및 상기 제2 칩 패드들(710)이 서로 접합될 수 있다. 상기 제1 웨이퍼(300W) 및 상기 상부 웨이퍼(700W)는 상기 제1 및 제2 칩 패드들(310, 710)에 의해 직접 접합(direct-bonding)될 수 있고, 이에 따라, 상기 제1 웨이퍼(300W)와 상기 상부 웨이퍼(700W)가 접합된 접합 구조체(SS)가 형성될 수 있다. 이 경우, 상기 상부 웨이퍼(700W)의 상기 제1 면(700WS1) 및 상기 제1 웨이퍼(300W)의 상기 제2 면(300WS2)은 서로 접하여 경계(boundary, B)를 이룰 수 있다. 상기 상부 웨이퍼(700W)와 상기 제1 웨이퍼(300W) 사이의 상기 경계(B)는 상기 제1 칩 패드들(310) 사이, 및 상기 제2 칩 패드들(710) 사이에서 무기 절연 물질(일 예로, 실리콘 산화물)을 포함할 수 있다.
상기 접합 구조체(SS)가 형성된 후, 제1 범프들(360)이 상기 제1 웨이퍼(300W)의 상기 제1 면(300WS1) 상에 형성될 수 있다. 상기 복수의 제1 반도체 칩들(300)의 각각의 상기 관통 전극들(330)은 상기 제1 범프들(360) 중 대응하는 제1 범프들(360)에 각각 연결될 수 있다.
상기 접합 구조체(SS)가 쏘잉 공정(SP)에 의해 복수의 칩 스택들(CS)로 분리될 수 있다. 상기 제1 웨이퍼(300W)는 상기 쏘잉 공정(SP)에 의해 상기 복수의 제1 반도체 칩들(300)로 분리될 수 있고, 상기 상부 웨이퍼(700W)는 상기 쏘잉 공정(SP)에 의해 상기 복수의 상부 반도체 칩들(700)로 분리될 수 있다. 상기 칩 스택들(CS)의 각각은 상기 제1 반도체 칩들(300)의 각각, 상기 상부 반도체 칩들(700)의 각각, 및 상기 제1 반도체 칩들(300)의 각각 상에 형성된 대응하는 제1 범프들(360)을 포함할 수 있다.
도 1 및 도 12를 다시 참조하면, 상기 칩 스택들(CS) 중 대응하는 칩 스택(CS)이 기판(100) 상에 제공될 수 있다. 상기 대응하는 칩 스택(CS)은 대응하는 제1 범프들(360)이 제1 기판 패드들(110) 중 대응하는 제1 기판 패드들(110)에 각각 접촉하도록 상기 기판(100) 상에 실장될 수 있다. 제2 반도체 칩(200)이 상기 기판(100) 상에 실장될 수 있고, 상기 기판(100), 상기 제2 반도체 칩(200) 및 상기 대응하는 칩 스택(CS)은 반도체 패키지(1200)를 구성할 수 있다. 일부 실시예들에 따르면, 도 13 및 도 14를 참조하여 설명한 바와 같이, 더미 반도체 칩(600)이 상기 기판(100) 상에 부착될 수 있고, 상기 기판(100), 상기 제2 반도체 칩(200), 상기 대응하는 칩 스택(CS), 및 상기 더미 반도체 칩(600)은 반도체 패키지(1300)를 구성할 수 있다.
도 17은 본 발명의 일부 실시예들에 따른 반도체 패키지(1400)의 평면도이다.
도 17을 참조하면, 기판(100) 상에 제1 반도체 칩(300) 및 복수의 제2 반도체 칩들(200)이 배치될 수 있다. 상기 복수의 제2 반도체 칩들(200)의 각각은 상기 제1 반도체 칩(300)으로부터 옆으로 이격될 수 있다. 본 실시예들에 따른 반도체 패키지(1400)는 상기 제2 반도체 칩들(200)의 개수, 및 상기 제1 및 제2 반도체 칩들(300, 200)의 평면적 배치를 제외하고, 도 1 내지 도 4, 도 12 내지 도 14를 참조하여 설명한 반도체 패키지들(1000, 1100, 1200, 1300)과 실질적으로 동일하게 구성될 수 있다.
도 18은 본 발명의 일부 실시예들에 따른 반도체 패키지(1500)의 평면도이다. 도 19는 도 18의 I-I'에 따른 단면도이다. 설명의 간소화를 위해, 도 1 및 도 2를 참조하여 설명한 반도체 패키지(1000)와 차이점을 주로 설명한다.
도 18 및 도 19를 참조하면, 기판(100) 상에 제1 반도체 칩(300a), 제2 반도체 칩(200), 및 제3 반도체 칩(300b)이 배치될 수 있다. 일부 실시예들에 따르면, 상기 제1 반도체 칩(300a) 및 상기 제3 반도체 칩(300b)의 각각은 상기 제2 반도체 칩(200)으로부터 옆으로 이격될 수 있다. 상기 기판(100) 및 상기 제2 반도체 칩(200)은 도 1 및 도 2를 참조하여 설명한 상기 기판(100) 및 상기 제2 반도체 칩(200)과 실질적으로 동일하다.
더미 칩(400)이 상기 제1 반도체 칩(300a) 상에 적층될 수 있고, 상부 반도체 칩(700)이 상기 제3 반도체 칩(300b) 상에 적층될 수 있다. 상기 제1 반도체 칩(300a)과 상기 더미 칩(400)은 이들 사이에 개재되는 절연층(500)에 의해 직접 접합(direct-bonding)될 수 있다. 상기 제1 반도체 칩(300a) 및 상기 더미 칩(400)은 도 1 및 도 2를 참조하여 설명한 상기 제1 반도체 칩(300) 및 상기 더미 칩(400)과 실질적으로 동일하다. 상기 제3 반도체 칩(300b)과 상기 상부 반도체 칩(700)은 상기 제3 반도체 칩(300b)의 제1 칩 패드들(310) 및 상기 상부 반도체 칩(700)의 제2 칩 패드들(710)에 의해 직접 접합(direct-bonding)될 수 있다. 상기 제3 반도체 칩(300b) 및 상기 상부 반도체 칩(700)은 도 1 및 도 12를 참조하여 설명한 상기 제1 반도체 칩(300) 및 상기 상부 반도체 칩(700)과 실질적으로 동일하다.
본 실시예들에 따르면, 상기 제1 반도체 칩(300a), 상기 제1 반도체 칩(300a) 상에 적층된 상기 더미 칩(400), 상기 제2 반도체 칩(200), 상기 제3 반도체 칩(300b), 및 상기 제3 반도체 칩(300b) 상에 적층된 상기 상부 반도체 칩(700)은 단일 기판(100) 상에 실장되어 하나의 반도체 패키지(1500)를 구성할 수 있다.
도 20은 본 발명의 일부 실시예들에 따른 반도체 패키지(1600)의 단면도이다. 설명의 간소화를 위해, 도 1 및 도 2를 참조하여 설명한 반도체 패키지(1000)와 차이점을 주로 설명한다.
도 20을 참조하면, 제1 기판(900) 상에 제2 기판(100)이 배치될 수 있다.
상기 제1 기판(900)은 일 예로, 인쇄회로기판일 수 있다. 상기 제1 기판(900)은 도전 패드들(910)을 포함할 수 있고, 상기 도전 패드들(910)은 상기 제1 기판(900)의 상면(900U)에 인접하게 배치될 수 있다. 외부 단자들(915)이 상기 제1 기판(900)의 하면(900L) 상에 배치될 수 있고, 상기 도전 패드들(910)은 상기 제1 기판(900) 내 내부 배선들을 통해 상기 외부 단자들(915)에 전기적으로 연결될 수 있다.
상기 제2 기판(100)은 상기 제1 기판(900)의 상면(900U) 상에 배치될 수 있다. 상기 제2 기판(100)은 도 1 및 도 2를 참조하여 설명한 상기 기판(100)과 실질적으로 동일하다. 상기 제2 기판(100)은 하부 범프들(130)에 의해 상기 제1 기판(900)에 전기적으로 연결될 수 있다. 상기 하부 범프들(130)은 상기 도전 패드들(910)에 각각 연결될 수 있다. 하부 언더필막(920)이 상기 제1 기판(900)과 상기 제2 기판(100) 사이에 제공될 수 있고, 상기 하부 범프들(130)을 덮을 수 있다. 상기 하부 언더필막(920)은 절연성 수지를 포함할 수 있다.
상기 제2 기판(100) 상에 제1 반도체 칩(300) 및 제2 반도체 칩(200)이 배치될 수 있다. 상기 제1 반도체 칩(300) 및 상기 제2 반도체 칩(200)은 도 1 및 도 2를 참조하여 설명한 상기 제1 반도체 칩(300) 및 상기 제2 반도체 칩(200)과 실질적으로 동일하다. 상기 제1 반도체 칩(300)은 제1 범프들(360)을 통해 상기 제2 기판(100)에 전기적으로 연결될 수 있고, 상기 제2 반도체 칩(200)은 제2 범프들(260)을 통해 상기 제2 기판(100)에 전기적으로 연결될 수 있다.
상부 언더필막(930)이 상기 제1 반도체 칩(300)과 상기 제2 기판(100) 사이에 제공되어 상기 제1 범프들(360)을 덮을 수 있고, 상기 제2 반도체 칩(200)과 상기 제2 기판(100) 사이에 제공되어 상기 제2 범프들(260)을 덮을 수 있다. 상기 상부 언더필막(930)은 절연성 수지를 포함할 수 있다.
일부 실시예들에 따르면, 더미 칩(400)이 상기 제1 반도체 칩(300) 상에 적층될 수 있다. 상기 제1 반도체 칩(300) 및 상기 더미 칩(400)은 절연층(500)에 의해 직접 접합(direct-bonding)될 수 있다. 상기 제1 반도체 칩(300) 및 상기 더미 칩(400)은 도 1 및 도 2를 참조하여 설명한 상기 제1 반도체 칩(300) 및 상기 더미 칩(400)과 실질적으로 동일하다. 다른 실시예들에 따르면, 도 3 내지 도 4, 도 12 내지 도 14를 참조하여 설명한 복수의 칩들이 상기 제2 기판(100) 상에 실장될 수 있다.
방열 구조체(960)가 상기 제1 기판(900) 상에 배치될 수 있고, 상기 제2 기판(100), 상기 제1 및 제2 반도체 칩들(300, 200), 및 상기 더미 칩(400)을 덮을 수 있다. 상기 방열 구조체(960)는 열전도성 물질을 포함할 수 있다. 상기 열전도성 물질은 금속(예를 들어, 구리 및/또는 알루미늄 등) 또는 탄소 함유 물질(예를 들어, 그래핀, 그라파이트, 및/또는 탄소 나노튜브 등)을 포함할 수 있다. 일 예로, 상기 방열 구조체(960)는 단일 금속층 또는 적층된 복수의 금속층들을 포함할 수 있다. 다른 예로, 상기 방열 구조체(960)는 히트 싱크(heat sink) 또는 히트파이프(heatpipe)를 포함할 수 있다. 또 다른 예로, 상기 방열 구조체(960)는 수냉(water cooling) 방식을 이용할 수도 있다.
열 전도층들(950)이 상기 더미 칩(400) 및 상기 제2 반도체 칩(200)의 상면들 상에 배치될 수 있다. 상기 열 전도층들(950)은 상기 더미 칩(400)의 상면과 상기 방열 구조체(960) 사이, 및 상기 제2 반도체 칩(200)의 상면과 상기 방열 구조체(960) 사이에 개재될 수 있다. 상기 열 전도층들(950)은 열 인터페이스 물질(Thermal interface material, TIM)을 포함할 수 있다. 열 인터페이스 물질은 일 예로, 폴리머 및 열전도성 입자들을 포함할 수 있다. 상기 열전도성 입자들은 폴리머 내에 분산될 수 있다. 상기 제1 및 제2 반도체 칩들(300, 200)로부터 발생된 열은 상기 열 전도층들(950)을 통해 상기 방열 구조체(960)로 전달될 수 있다.
본 발명의 개념에 따르면, 상기 제1 반도체 칩(300) 상에 상기 더미 칩(400) 또는 상기 상부 반도체 칩(700)이 적층될 수 있다. 이 경우, 상기 제1 반도체 칩(300)의 상면과 상기 제2 반도체 칩(200)의 상면의 높이 차이가 상기 더미 칩(400) 또는 상기 상부 반도체 칩(700)에 의해 보상될 수 있고, 이에 따라, 상기 열 전도층들(950)의 형성이 용이할 수 있다.
상기 제1 반도체 칩(300)은 무기 절연 물질을 포함하는 절연층(500)에 의해 상기 더미 칩(400)과 직접 접합(direct-bonding)되거나, 칩 패드들의 직접 접합에 의해 상기 상부 반도체 칩(700)과 직접 접합(direct-bonding)될 수 있다. 이 경우, 상기 제1 반도체 칩(300)은 웨이퍼 레벨 본딩(wafer-level bonding) 공정을 통해 상기 더미 칩(400) 또는 상기 상부 반도체 칩(700)과 용이하게 접합될 수 있다. 더하여, 상기 절연층(500)의 물질 및 상기 칩 패드들의 배치로 인해, 상기 제1 반도체 칩(300)으로부터 발생되는 열의 방출이 용이할 수 있다
따라서, 복수의 반도체 칩들의 실장이 용이하고 방열 특성이 개선된 반도체 패키지가 제공될 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.

Claims (20)

  1. 기판 상의 제1 반도체 칩;
    상기 기판 상에 배치되고 상기 제1 반도체 칩으로부터 옆으로 이격되는 제2 반도체 칩;
    상기 제1 반도체 칩 상에 적층된 더미 칩; 및
    상기 제1 반도체 칩과 상기 더미 칩 사이의 절연층을 포함하되,
    상기 제1 반도체 칩의 상면의 높이는 상기 제2 반도체 칩의 상면의 높이보다 낮고,
    상기 절연층은 무기 절연 물질을 포함하는 반도체 패키지.
  2. 청구항 1에 있어서,
    상기 제1 반도체 칩의 두께는 상기 제2 반도체 칩의 두께보다 작은 반도체 패키지.
  3. 청구항 1에 있어서,
    상기 제1 반도체 칩과 상기 제2 반도체 칩은 이종 반도체 칩들인 반도체 패키지.
  4. 청구항 1에 있어서,
    상기 제2 반도체 칩은 상기 기판의 상면에 수직한 방향으로 적층된 복수의 서브 반도체 칩들을 포함하고,
    상기 제1 반도체 칩의 상기 상면의 높이는 상기 서브 반도체 칩들 중 최상층의 서브 반도체 칩의 상면의 높이보다 낮은 반도체 패키지.
  5. 청구항 4에 있어서,
    상기 제2 반도체 칩은 상기 서브 반도체 칩들을 관통하는 관통 전극들을 포함하는 반도체 패키지.
  6. 청구항 4에 있어서,
    상기 서브 반도체 칩들은 복수의 메모리 칩들을 포함하는 반도체 패키지.
  7. 청구항 1에 있어서,
    상기 절연층은 상기 제1 반도체 칩의 상기 상면 상에 배치되고, 상기 제1 반도체 칩의 하면은 상기 기판에 인접하되,
    상기 제1 반도체 칩은 상기 제1 반도체 칩의 상기 하면에 인접하는 회로층을 포함하는 반도체 패키지.
  8. 청구항 7에 있어서,
    상기 더미 칩은 회로층을 포함하지 않는 반도체 기판인 반도체 패키지.
  9. 청구항 1에 있어서,
    상기 절연층은 실리콘 산화물, 실리콘 질화물, 및 실리콘 카본 질화물 중 적어도 하나를 포함하는 반도체 패키지.
  10. 청구항 1에 있어서,
    상기 제1 반도체 칩의 하면과 상기 기판 사이에 배치되어 상기 기판과 상기 제1 반도체 칩을 연결하는 제1 범프들; 및
    상기 제2 반도체 칩의 하면과 상기 기판 사이에 배치되어 상기 기판과 상기 제2 반도체 칩을 연결하는 제2 범프들을 더 포함하되,
    상기 절연층은 상기 제1 반도체 칩의 상기 상면 상에 배치되는 반도체 패키지.
  11. 청구항 1에 있어서,
    상기 기판은 인터포저 기판인 반도체 패키지.
  12. 청구항 1에 있어서,
    상기 기판 상에 배치되고 상기 제1 및 제2 반도체 칩들로부터 옆으로 이격되는 더미 반도체 칩을 더 포함하는 반도체 패키지
  13. 청구항 1에 있어서,
    상기 기판 상에 배치되고 상기 제1 및 제2 반도체 칩들로부터 옆으로 이격되는 제3 반도체 칩; 및
    상기 제3 반도체 칩 상에 적층된 상부 반도체 칩을 더 포함하되,
    상기 제3 반도체 칩의 상면의 높이는 상기 제2 반도체 칩의 상기 상면의 높이보다 낮은 반도체 패키지.
  14. 청구항 13에 있어서,
    상기 상부 반도체 칩은 상기 상부 반도체 칩의 하면이 상기 제3 반도체 칩의 상기 상면과 마주하도록 배치되고,
    상기 제3 반도체 칩은 상기 제3 반도체 칩의 상기 상면에 인접하는 제1 칩 패드들을 포함하고, 상기 상부 반도체 칩은 상기 상부 반도체 칩의 상기 하면에 인접하는 제2 칩 패드들을 포함하되,
    상기 제1 칩 패드들은 상기 제2 칩 패드들에 직접 연결되는 반도체 패키지.
  15. 청구항 14에 있어서,
    상기 제3 반도체 칩은 그 내부를 관통하는 관통 전극들을 포함하고,
    상기 관통 전극들은 상기 제1 칩 패드들 중 대응하는 제1 칩 패드들에 각각 연결되는 반도체 패키지.
  16. 청구항 15에 있어서,
    상기 제1 칩 패드들 중 적어도 하나는 상기 관통 전극들로부터 전기적으로 분리된 반도체 패키지.
  17. 청구항 14에 있어서,
    상기 상부 반도체 칩은 상기 상부 반도체 칩의 상기 하면에 인접하는 회로층을 포함하는 반도체 패키지.
  18. 제1 기판 상에 배치되고 상기 제1 기판에 전기적으로 연결되는 제2 기판;
    상기 제2 기판 상의 제1 반도체 칩;
    상기 제2 기판 상에 배치되고 상기 제1 반도체 칩으로부터 옆으로 이격되는 제2 반도체 칩;
    상기 제1 반도체 칩 상에 적층된 더미 칩; 및
    상기 제1 반도체 칩과 상기 더미 칩 사이의 절연층을 포함하되,
    상기 제1 반도체 칩의 상면의 높이는 상기 제2 반도체 칩의 상면의 높이보다 낮고,
    상기 절연층은 무기 절연 물질을 포함하는 반도체 패키지.
  19. 청구항 18에 있어서,
    상기 제1 기판 상에 배치되고, 상기 제2 기판, 상기 제1 및 제2 반도체 칩들, 및 상기 더미 칩을 덮는 방열 구조체; 및
    상기 더미 칩의 상면과 상기 방열 구조체 사이, 및 상기 제2 반도체 칩의 상기 상면과 상기 방열 구조체 사이에 개재되는 열 전도층을 더 포함하는 반도체 패키지.
  20. 청구항 18에 있어서,
    상기 더미 칩의 상기 상면 및 상기 제2 반도체 칩의 상기 상면은 상기 제2 기판으로부터 실질적으로 동일한 높이에 있는 반도체 패키지.
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