JP4569913B2 - メモリモジュール - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、メモリモジュールにおいて分岐配線（スタブ）に起因する伝送信号の反射を抑える技術に関し、高速アクセス対応のメモリモジュールに適用して有効な技術に関するものである。
【０００２】
【従来の技術】
メモリモジュール向けの小振幅インタフェースとしてＳＳＴＬ（Stub Series Terminated Transceiver Logic）がある。ＳＳＴＬについては、例えば、１９９９年３月、電子情報通信学会発行、英文論文誌VOL.E82−C，N0.3，Yasuhiro KONISHI他著，「Interface Technologies for Memories and ASICs-Review and Future Direction」に記載されている。
【０００３】
ＳＳＴＬによるメモリシステムは主にマザーボードに実装されたメモリコントローラ、信号配線、コネクタ及びメモリモジュールから構成されている。メモリモジュールはモジュール基板の両面に夫々ｍ個のメモリチップを有し、ｍ個単位で各メモリチップのデータ端子はモジュールデータ端子に接続され、各メモリチップのアドレス端子などのアクセス制御データ端子は夫々対応するモジュールアクセス制御端子に接続される。前記信号配線の片端はメモリコントローラの信号端子に接続され、他端は所定の電圧に終端されている。前記信号配線には複数のメモリモジュールがコネクタを介して並列に接続されている。ここでメモリチップのデータ端子の数をｎ、各メモリモジュールの片面に搭載されているメモリチップの数をｍとすると、本メモリシステムはｍ×ｎのデータ信号配線を有しており、１回のアクセスにおいては、メモリコントローラが発生するチップセレクト信号により複数のメモリモジュールの内の１枚の片面に搭載されているｍ個のメモリチップが選択される。前記信号配線の終端は終端抵抗を介して終端電圧に接続されている。またメモリコントローラとコネクタを結ぶ信号配線にはメモリコントローラ用スタブ抵抗が直列接続されている。
【０００４】
ここで、メモリモジュールのモジュール端子とメモリチップの端子とを結ぶモジュール配線はマザーボードの信号配線からコネクタを介して分岐した配線を構成する。これらのモジュール配線にはスタブ抵抗が配置されている。これらのスタブ抵抗は信号配線における信号反射を緩和するための整合負荷としての役目をもっている。一般に配線の分岐点では特性インピーダンスに不整合が生じ、それを緩和するためのスタブ抵抗が必要となる。配線の特性インピーダンスをＺ０、スタブ配線の特性インピーダンスをＺｓ０とすると、スタブ抵抗の抵抗値としてはＺｓ０−Ｚ０／２が適当である。しかしながら、スタブ抵抗の抵抗値を大きくすると抵抗による電圧降下が大きくなり、これによってアドレスやデータ等の信号電圧が減衰して、メモリ動作に誤りを生ずる虞がある。そうだからといって、信号電圧の減衰を避けるためにスタブ抵抗の抵抗値を小さく抑えると、逆に信号反射が顕在化し、信号波形が乱れ、同じく誤動作の虞を生ずる。動作が高速化されて信号周波数が高くされるに従い、そしてスタブ抵抗によって対策しようとする分岐配線が長いほど、受信端における信号波形の乱れが大きくなる。
【０００５】
一方、別のメモリシステムとして、マザーボード上でメモリコントローラに接続された信号配線に複数のメモリモジュールをコネクタを介して直列に接続する形式がある。メモリモジュールには複数のメモリチップがモジュールデータ信号配線を介して一筆書き配線径路で接続されている。このメモリシステムではメモリ素子のデータ信号端子数をｎとすると、メモリモジュールの片面に搭載されているメモリ素子の数ｍに拘わらず、ｎのモジュールデータ信号配線を有し、１回のアクセスでは複数のメモリチップの内の１個のメモリチップが選択される。
【０００６】
【発明が解決しようとする課題】
上記別のメモリシステムにおいて、マザーボードの信号配線に対して全てのメモリモジュールが直列に接続されており、メモリモジュール内のモジュール信号配線は一列に並んだメモリチップ全てに直列接続され、メモリモジュールの長辺方向に沿って敷設される。したがって、前記ＳＳＴＬのようにマザーボード上の信号配線に対してメモリモジュールは殆ど分岐配線を形成せず、分岐配線で生じる不所望な信号反射による波形の乱れといった問題は少ない。
【０００７】
しかしながら、信号配線の長さが増大し、メモリコントローラから最遠端のメモリチップへの信号伝播時間が長くなり、アクセス時間の遅延が大きくなることが本発明者によって明らかにされた。
【０００８】
以上のように、ＳＳＴＬ形式ではメモリモジュールのモジュール配線がメモリシステム上で分岐配線を構成する事になり、これによる信号反射による誤動作を生じ、メモリ動作の高速化を制限することになるという問題があり、また、メモリチップを直列的に接続する形式のメモリモジュールでは前記ＳＳＴＬのような信号配線の分岐がほとんど存在しないので分岐配線による問題は少ないが、メモリモジュール内の信号配線が長くなることによってアクセス時間が遅延し、一層の高速アクセスに対応できなくなる虞のあることが本発明者によって明らかにされた。
【０００９】
本願発明者は本願発明を完成した後、以下の公知例を認識した。特開平５−２３４３５５号公報、特開平６−１５００８５号公報には、メモリモジュールの両方の長辺部分にコネクタを設け、複数のメモリモジュールを縦続接続できるようにした発明が開示される。但し、それらにはメモリモジュール内部の配線構造が開示されていない。特開平７−３３４４１５号公報には拡張用メモリモジュールを縦続接続可能とする拡張用コネクタを有するメモリモジュールを開示する。特開平７−２６１８９２号公報には、メモリモジュールに入り口コネクタと出口コネクタを設け、その間をメモリモジュール上のメモリバスで接続し、当該メモリバスにメモリ素子を直列に接続して、不所望な信号反射を抑えるようにした発明が開示される。しかしながら、前記第１乃至第３の公知例は縦続接続可能なメモリモジュールの技術を提供するに過ぎず、第４の公知例はメモリモジュール上のメモリバスに複数のメモリ素子を直列形態に接続する方式を示すに過ぎず、何れの公知例も本願発明に至る着想を与えるものではない。
【００１０】
本発明の目的は、信号反射による信号波形の乱れを抑えて信号伝送の信頼性を向上させることができると共に、アクセス時間の増大を抑制することができるメモリモジュールを提供することにある。
【００１１】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１３】
〔１〕メモリモジュールは、モジュール基板と、前記モジュール基板に搭載され、夫々複数のチップデータ端子を有する複数個のメモリチップとを備える。前記モジュール基板は前記複数のメモリチップにおける夫々のチップデータ端子に対応して個別に設けられた複数のモジュールデータ端子対と、前記複数個のモジュールデータ端子対の間を夫々接続する複数のモジュールデータ配線とを有する。
前記複数のモジュールデータ配線は、夫々対応する前記チップデータ端子に接続され、メモリアクセスデータバスとして利用可能に構成される。
【００１４】
上記メモリモジュールでは、メモリモジュール上のモジュールデータ配線がメモリアクセスデータバスを構成するから、複数個のメモリモジュールを並列させたメモリシステムでは各メモリモジュールのモジュールデータ配線が一連に接続され、個々のモジュールデータ配線は、メモリシステムのマザーボード上のデータバスに対する分岐配線を構成しない。したがって、メモリシステムのマザーボード上のデータバスに対する分岐に起因するような信号反射を生じない。更に、個々のメモリモジュール上においてチップデータ端子は直接前記モジュールデータ配線に接続するから、モジュールデータ配線に対する分岐に起因するような信号反射も生じない。そして、メモリモジュールは、メモリアクセスデータバスのバス幅に応じたビット数の並列アクセスが保証されている。これにより、アクセス時間の増大を抑制しながら、信号反射による信号波形の乱れを抑えて信号伝送の信頼性を向上させることが可能になる。
【００１５】
前記複数のモジュールデータ配線を単一のメモリアクセスデータバスと見なす上記観点は、前記複数のメモリチップが並列的にチップ選択制御される、という観点で把握することも可能である。
【００１６】
モジュールデータ端子対やモジュールデータ配線の具体的な態様としては、種々の態様を採用してよい。第１は、前記複数のメモリチップがモジュール基板の長手方向に沿って配列されるとき、前記モジュールデータ端子対はモジュール基板のメモリチップ搭載面における一方の長辺部分と他方の長辺部分とに配置してよい。換言すると、前記モジュールデータ配線を、モジュール基板のメモリチップ搭載面における一方の長辺部分から他方の長辺部分に向けて延在させればよい。更に別の観点では、複数のモジュールデータ配線はモジュール基板の短辺の長さに大凡等しい長さを有するものと把握してよい。これにより、モジュールデータ配線の配線長は必然的に短くなり、配線の寄生容量や配線抵抗が小さくなる。
【００１７】
第２に、前記複数のメモリチップがモジュール基板の長手方向に沿って配列されるとき、前記モジュールデータ端子対は共にモジュール基板の一方の長辺部分に配置してよい。具体的には、前記モジュールデータ配線は同一配線層に往復形成されて対応するモジュールデータ端子対に接続される。また、前記モジュールデータ配線は配線層間孔を介して導通された相互に異なる配線層に形成されて対応するモジュールデータ端子対に接続される。
【００１８】
第３に、前記メモリチップをモジュール基板の両面に搭載してメモリモジュールを構成してよい。
【００１９】
〔２〕メモリモジュールは、モジュール基板と、前記モジュール基板の長手方向に沿って搭載され、夫々複数のチップデータ端子及び複数のチップアドレス端子を有する複数のメモリチップとを備える。前記モジュール基板は前記複数のメモリチップにおける夫々のチップデータ端子に対応して個別に設けられた複数のモジュールデータ端子対と、前記複数のメモリチップに共通のモジュールアドレス端子対と、前記複数のモジュールデータ端子対を夫々直線状に接続する複数のモジュールデータ配線と、前記モジュールアドレス端子対を直線状に接続すると共に交差方向に延在して複数のメモリチップのチップアドレス端子に共通接続するモジュールアドレス配線とを有する。前記複数のモジュールデータ配線は夫々対応する前記チップデータ端子に接続される。
【００２０】
この手段によれば、上記同様、アクセス時間の増大を抑制しながら、信号反射による信号波形の乱れを抑えて信号伝送の信頼性を向上させることが可能になる。特に、モジュールデータ配線と共にモジュールアドレスアドレス配線の配線長短縮に寄与する。
【００２１】
前記モジュールアドレス配線はモジュールアドレス端子対を結合する直線状の配線部分に対して交差方向に延在して複数個メモリチップのチップアドレス端子にアドレス信号を分配するから、前記モジュールアドレス配線にアドレスバッファ回路を介在させ、モジュールアドレス端子対を直線状に接続すると共に前記アドレスバッファ回路の入力端子に接続する第１のモジュールアドレス配線と、前記アドレスバッファ回路の出力端子から複数のチップアドレス端子に共通接続され前記第１のモジュールアドレス配線と交差方向に配置される第２のモジュールアドレス配線とに分けて前記モジュールアドレス配線を構成すれば、モジュールアドレス配線上に無視し得ないインピーダンス不整合点が形成されるのを抑制可能になる。要するに、第１のモジュールアドレス配線上からは第２のモジュールアドレス配線への分岐が見えなくなる。
【００２２】
前記第２のモジュールアドレス配線に対しては、その特性インピーダンスを有する抵抗素子を介して終端電圧端子に接続してよい。これにより、第２のモジュールアドレス配線の端が整合終端されるので、当該配線において信号反射による波形の乱れを抑えることが可能になる。
【００２３】
前記データ端子を少なくとも隣接する端子相互間でモジュールデータ配線の延在方向にずらして配置し、同様に、前記アドレス端子を少なくとも隣接する端子相互間でモジュールアドレス配線の延在方向にずらして配置してよい。チップデータ端子とモジュールデータ配線とのコンタクト、そしてチップアドレス端子とモジュールアドレス配線とのコンタクトが形成し易くなる。
【００２４】
〔３〕前記モジュールデータ配線それ自体に分岐のないことを積極的に表明しようとするなら、前記モジュールデータ配線は一筆書き可能な配線径路を有するものであると把握してよい。
【００２５】
実際の信号反射を考慮すれば、大凡以下の条件を満足すれば不所望な信号反射を生じない。すなわち、前記モジュールデータ配線は一筆書き可能な第１の配線径路とこの第１の配線径路から分岐して前記モジュールデータ端子に接続する第２の配線径路とを有し、前記第２の配線径路の配線径路長は、正常動作を保証すべき信号の状態遷移時間に比べて当該信号が前記第２の配線径路を往復する時間の方が短くなるように設定される。
【００２６】
〔４〕メモリモジュールにおいて、メモリチップの縦横に多数配置されたチップ接続端子とモジュール配線との接続を比較的容易に実現する手段として以下の手段を採用してよい。すなわち、メモリモジュールは、モジュール基板と、前記モジュール基板の長手方向に沿って搭載され、夫々複数のチップ接続端子を有する複数のメモリチップとを備える。前記モジュール基板は前記複数のメモリチップのチップ接続端子に対応して設けられた複数のモジュール接続端子と、前記モジュール接続端子と前記チップ接続端子とを接続するモジュール配線とを有する。
前記モジュール配線は直線状に配置された複数個のチップ接続端子の内の所定のチップ接続端子を迂回して他の所定のチップ接続端子に接続されて成る。
【００２７】
【発明の実施の形態】
《第１のメモリモジュール》
図１は本発明による第１のメモリモジュールの平面図、図２は側面図である。
図１及び図２に示されるメモリモジュール１は、エポキシ樹脂等で成るような概略長方形状のモジュール基板１０の表裏に、複数個のメモリチップ１１、コマンド・アドレスバッファチップ１２、及びＰＬＬチップ１３が夫々実装される。
【００２８】
メモリモジュール１は、モジュール内の配線として、モジュール基板１０の短辺方向に、モジュールデータ配線１５、モジュールコマンド・アドレス配線１６、モジュールクロック配線１７を有し、モジュール基板１０の長辺方向に、モジュールコマンド・アドレス分配配線１９、及びモジュールクロック分配配線２０を有する。モジュールコマンド・アドレス分配配線１９及びモジュールクロック分配配線２０には終端抵抗２２，２３が設けられている。終端抵抗２２，２３はモジュールコマンド・アドレス分配配線１９、モジュールクロック分配配線２０の末端を終端電源に終端しており、接続されている配線の特性インピーダンスもしくは実効的な特性インピーダンスの抵抗値を有している。それら配線１５，１６，１７，１９，２０はモジュール基板１０の表裏に同等に形成されている。尚、メモリモジュール上のマーク２８はメモリモジュール１をコネクタに装着する際、メモリモジュール１の装着方向を指示するものである。
【００２９】
メモリモジュール１はモジュール外部端子として、モジュール基板１０の対向する長辺部分にモジュールデータ端子対２４Ｒ，２４Ｌ、モジュールコマンド・アドレス端子対２５Ｒ，２５Ｌ、及びモジュールクロック端子対２６Ｒ，２６Ｌを有する。それらモジュール外部端子２４Ｒ，２４Ｌ，２５Ｒ，２５Ｌ，２６Ｒ，２６Ｌはモジュール基板１０の表裏に同等に形成されている。
【００３０】
前記モジュールデータ配線１５は左右の対応するモジュールデータ端子対２４Ｒ，２４Ｌを接続する。そしてモジュールデータ配線１５の途中に、メモリチップ１１のメモリデータ端子Ｄｍが接続される。メモリチップ１１は例えば回路基板実装用のバンプ電極をアレイ状に有するフリップチップ（若しくはフリップチップ型半導体集積回路）である。メモリデータ端子Ｄｍは例えばフリップチップの半田バンプ電極とされる。メモリチップ１１においてそのようなメモリデータ端子Ｄｍには○印が付されている。
【００３１】
前記モジュールコマンド・アドレス配線１６は左右の対応するモジュールコマンド・アドレス端子対２５Ｒ，２５Ｌを接続する。そしてモジュールコマンド・アドレス配線１６の途中に、コマンド・アドレスバッファチップ１２のバッファコマンド・アドレス入力端子ＣＡｉが接続される。例えばコマンド・アドレスバッファチップ１２も前記フリップチップであり、前記バッファコマンド・アドレス入力端子ＣＡｉは半田バンプ電極とされ、コマンド・アドレスバッファチップ１２においてそのようなバッファコマンド・アドレス入力端子ＣＡｉは○印が付されている。
【００３２】
前記モジュールクロック配線１７は左右の対応するモジュールクロック端子対２６Ｒ，２６Ｌを接続する。そしてモジュールクロック配線１７の途中に、ＰＬＬチップ１３のＰＬＬクロック入力端子ＣＬｉが接続される。例えばＰＬＬチップ１３はフリップチップであり、ＰＬＬクロック入力端子ＣＬｉは半田バンプ電極とされ、ＰＬＬチップ１３においてそのようなＰＬＬクロック入力端子ＣＬｉは○印が付されている。
【００３３】
前記モジュールコマンド・アドレス分配配線１９はモジュール基板１０の長辺方向に沿って敷設され、その中間部分が前記コマンド・アドレスバッファチップ１２のバッファコマンド・アドレス出力端子ＣＡｊに接続される。同様にモジュールクロック分配配線２０はモジュール基板１０の長辺方向に沿って敷設され、その中間部分がＰＬＬクロック出力端子ＣＬｊに接続される。前記バッファコマンド・アドレス出力端子ＣＡｊ及びＰＬＬクロック出力端子ＣＬｊは三角形で示された出力バッファの出力端子が接続されているようにシンボリックに表示されている。
【００３４】
前記メモリチップ１１のコマンド・アドレス入力用のメモリコマンド・アドレス端子（図示せず）は前記モジュールコマンド・アドレス分配配線１９に接続され、また、前記メモリチップ１１のクロック入力用のメモリクロック端子（図示せず）及びバッファチップ１２のクロック入力用のバッファクロック端子（図示せず）は前記モジュールクロック分配配線２０に接続される。メモリチップ１１及びバッファチップ１２はＰＬＬチップ１３からモジュールクロック分配配線２０を介して供給されるクロック信号に同期して、メモリ動作及びラッチ動作が可能にされる。
【００３５】
なお、図１では前記メモリコマンド・アドレス端子、メモリクロック端子、バッファクロック端子、及びチップ電源端子は明示的に図示していない。また、図１において動作電源用のモジュール電源端子は符号２０２Ｌ，２０２Ｒで示される。
【００３６】
図３には前記メモリモジュール１におけるメモリチップに関する布線の例が示される。モジュール基板１０は、表裏夫々について第１層（表層）及び第２層（内層）の２層配線構造を有し、第１層の配線は実線で示し、第２層の配線は破線で示す。図において○印はメモリチップのバンプ電極のような外部端子、●印は配線層のヴィア（層間孔）である。図のメモリチップはシンクロナスＤＲＡＭを一例とするものであり、Ａ０〜Ａ１３はアドレス、Ｄ０〜１５はデータ、ＣＬＫ，／ＣＬＫは２相クロックである。ＣＫＥはクロックイネーブル、ＤＭＬ，ＤＭＵはデータマスク、／ＣＳはチップ選択、／ＲＡＳはロウアドレスストローブ、／ＣＡＳはカラムアドレスストローブ、／ＷＥはライトイネーブル、ＤＱＳＬ，ＤＱＳＵはデータストローブ、のアクセス制御信号若しくはコマンド信号である。図３に示されるＶＣＣＱ，ＶＳＳＱ，ＶＣＣ，ＶＳＳ，ＶＳＳＱは電源端子である。
【００３７】
モジュールコマンド・アドレス分配配線１９及びモジュールクロック分配配線２０はモジュール基板１０上のモジュールデータ配線１５に直交する形で布線される。図３より明かなように、それぞれの信号配線１９，２０はメモリチップ１１の対応端子と一筆書き可能な配線径路を介して接続される。この一筆書き配線径路によれば、モジュールコマンド・アドレス分配配線１９及びモジュールクロック分配配線２０それ自体に分岐のないことは明らかである。
【００３８】
不所望な信号反射の抑制という観点からすれば、前記一筆書き径路は最適であるが、全ての配線分岐を否定するものではない。大凡以下の条件を満足すれば不所望な信号反射を生じない。すなわち、Ｄ０，Ｄ１等のためのモジュールデータ配線１５はモジュール基板１０の第２層の配線層に形成されており、ヴィア（層間孔）を介してメモリチップ１１のメモリデータ端子Ｄｍに接続するとき、ヴィアの部分が僅かに分岐部を形成する。したがって、モジュールデータ配線１５は一筆書き可能な第１の配線径路になるがこの第１の配線径路から分岐してメモリデータ端子Ｄｍに接続するヴィアの部分が第２の配線径路を構成することになる。このとき、前記第２の配線径路の配線径路長は、例えば正常動作を保証すべき信号の状態遷移時間に比べて当該信号が前記第２の配線径路を往復する時間の方が短くなるように設定されていればよい。要するは、信号反射の点で無視し得るほど信号径路の短い分岐部分は実質的に一筆書き配線径路の一部と見なし得てもよい。
【００３９】
図３のＤ０，Ｄ１のように前記メモリデータ端子を少なくとも隣接する端子相互間でモジュールデータ配線の延在方向にずらして配置すると、メモリデータ端子Ｄｍとモジュールデータ配線１５とのコンタクトが形成し易くなる。
【００４０】
図４は本発明に係るメモリモジュール１を有するメモリシステムの平面図、図５にはメモリシステムの正面図である。
【００４１】
同図に示されるメモリシステムは、特に制限されないが、マザーボード１０１にメモリコントローラ１０２、コネクタ１０４Ａ，１０４Ｂ、終端抵抗１０５、１０６、信号配線１０７、電源配線１０８、終端電圧電源配線１０９を有し、コネクタ１０４Ａ，１０４Ｂに、例えば前記メモリモジュール１が装着されて構成される。
【００４２】
前記信号配線１０７は、図４に例示されるデータ信号配線１１２、アドレス・コマンド信号配線１１３、クロック信号配線１１７から構成されている。前述のように一つのメモリモジュール１の同一の面に搭載されているメモリチップ１１のメモリアドレス・コマンド入力端子とアドレス・コマンドバッファチップ１２のアドレス・コマンド信号出力端子はそれぞれモジュールアドレス・コマンド分配配線１９によって接続されており、メモリモジュール１上のメモリチップ１１はアドレス・コマンド信号を前記アドレス・コマンドバッファチップ１２からモジュールアドレス・コマンド分配配線１９を介して受取る。また、一つのメモリモジュール１の同一の面に搭載されているメモリチップ１１のクロック入力端子とアドレス・コマンドバッファチップ１２のクロック入力端子とＰＬＬチップ１３のクロック出力端子はそれぞれクロック分配配線２０によって接続されており、メモリチップ１１とアドレス・コマンドバッファチップ１２はクロック信号をＰＬＬチップ１３からクロック分配配線２０を介して受取る。
【００４３】
図４に例示されるように、複数個のメモリモジュール１はマザーボード１０１上で平行に配置され、メモリモジュール１は左右のコネクタ１０４によって相互に直列形態で接続される。図５に例示されるように、コネクタ１０４Ａ，１０４Ｂはマザーボード１０１からメモリモジュール１に電源を供給するための電源配線１０８を持ち、また隣り合うメモリモジュールの信号端子間を接続する信号配線１０７（１１２，１１３，１１７）を持っている。マザーボード上で信号配線１０７はメモリコントローラ１０２の下を通り、複数のメモリモジュール１１内をコネクタ１４を介して通過し、その両端あるいは少なくとも片側の端には前記終端抵抗１０５、１０６を介して終端電圧電源配線１０９において所定の電圧ＶＴＴに終端されている。
【００４４】
図５に示されるように、前記メモリコントローラ１０２の信号端子はメモリコントローラ１０２の下においてメモリコントローラ１０２の下を通過する信号配線１０７に接続している。図４のように、メモリモジュール１上のメモリチップ１１のデータ端子はメモリモジュール１を通過するデータ信号配線１１２に接続している。なおアドレス・コマンド信号配線１１３及びクロック信号配線１１７に対してはメモリコントローラ１０２側の終端抵抗１１４は無くてもよい。メモリモジュール１上のアドレス・コマンドバッファ１２のアドレス・コマンド入力端子はメモリモジュール１を通過するアドレス・コマンド信号配線１１３にそれぞれ接続している。ここでメモリチップ１１のデータ端子数をｎ、メモリモジュール１の片面に搭載されているメモリチップ１１の数をｍとすると、図４のメモリシステムはｍ×ｎのデータ信号配線１１２を有しており、１回のアクセスにおいてはメモリコントローラ１０２が発生するコマンド信号のうちのチップセレクト信号により複数のメモリモジュールの内の一つのメモリモジュールの片面に搭載されているｍ個のメモリチップ１１が選択されるようになっている。
【００４５】
図６は図４及び図５のメモリシステムの概略的な等価回路図であり、特に１本のデータ信号配線系を示している。このデータ信号配線系を回路的に見ると、主に終端電源１０９、終端抵抗１０５，１０６、マザーボードのデータ信号配線１１２、コネクタ１０４Ａ，１０４Ｂ、メモリモジュール１のモジュールデータ配線１５が直列に接続されている。ここでマザーボード１０１のデータ信号配線１１２及びメモリモジュールのモジュールデータ配線１５の全体の長さは数１０ｍｍとなるので、回路的には伝送線として扱われる。そしてマザーボード１０１のデータ信号配線１１２の終端抵抗１０５側の片端にはメモリコントローラ１０２のメモリコントローラＩ／Ｏ端子１２８があり、メモリコントローラ１０２の出力回路１２３の出力容量及びメモリコントローラ１０２の入力回路１２４の入力容量等がメモリコントローラＩ／Ｏ負荷容量１２５として見えている。また同様に各メモリモジュール１のデータ信号配線１５の途中にはメモリチップ１１のデータ端子（Ｉ／Ｏ端子）１２９があり、メモリチップ１１の出力回路１２０の出力容量及び入力回路１２１の入力容量等がメモリＩ／Ｏ負荷容量１２２として見えている。メモリコントローラ出力回路１２３及びメモリチップ１１の出力回路１２０において回路方式はプッシュプル型、オープンドレイン型などが考えられるがここでは特に問わない。また、特に図示はしないが、例えばスルーレートを制御する機構や、出力インピーダンスを制御する機構があってもよい。このデータ信号配線系において両側が終端抵抗で終端されているのは、メモリコントローラ出力回路１２３からメモリチップ１１の入力回路１２１へ伝送される信号とメモリチップ１１の出力回路１２０からメモリコントローラ入力回路１２４へ伝送される信号の両方に対して反射を防ぐ事が目的である。従って、メモリコントローラ１０２のアドレス出力やコマンド出力のような一方向のみの信号伝達径路に対しては遠端にだけ終端抵抗を配置してよく、前述のように、図４の終端抵抗１１４は省略しても差し支えない。
【００４６】
図７はコネクタ１０４Ａ，１０４Ｂのデータ配線部分を概略的に示す縦断面図である。コネクタ１０４Ａは一方の側面に１条の水平溝を有し、この水平溝の内面の上面及び下面にコネクタ端子列１３０が形成されている。コネクタ端子列１３０はコネクタ端子毎にコネクタ内配線１３５を介してデータ信号配線１１２の対応配線に接続される。コネクタ１０４Ｂは両側面に夫々１条の水平溝を有し、この水平溝の内面の上面及び下面にコネクタ端子列１３１，１３２が形成されている。ここのコネクタ端子列１３１の端子とコネクタ端子列１３２の端子とは対応端子同士がコネクタ内配線１３３，１３４によって直列に接続されている。
【００４７】
図８はコネクタ１０４Ａ，１０４Ｂの電源配線部分を概略的に示す縦断面図である。マザーボード１０１には電源配線１０８が設けられ、前記電源配線１０８には、コネクタ端子列１３０に含まれる電源コネクタ端子がコネクタ内配線１３７を介して接続され、コネクタ端子列１３１に含まれる電源コネクタ端子がコネクタ内配線１３８を介して接続され、コネクタ端子列１３２に含まれる電源コネクタ端子がコネクタ内配線１３９を介して接続される。電源に関しても図７の接続を採用する事は可能であるが、図８の接続形態を採用した方がメモリチップ１１などに対する電源供給が安定化する。前記コマンド・アドレス配線１１３に関しても電源配線１３６と同じようにコネクタ１０４Ａ，１０４Ｂのコネクタ端子列１３０，１３１，１３２に接続してもよい。
【００４８】
図９はコネクタ１０４Ａ，１０４Ｂに上記メモリモジュール１を装着する際の斜視図である。前記コネクタ１０４Ａ，１０４Ｂに上記メモリモジュール１を装着するには、図９のように、メモリモジュール１の端子列がコネクタ１０４Ａ，１０４Ｂの端子列１３０，１３１に挿入するように差し込む。このときコネクタのマーク１４０はメモリモジュール１の面の向きや方向を指示するためのもので、メモリモジュール１の装着方向指示マーク２８とコネクタのマーク１４０が最も近づくようにメモリモジュール１の面と方向を合わせる。
【００４９】
図１０はコネクタ１０４Ａ，１０４Ｂに上記メモリモジュール１を装着した時の断面図である。図１０では便宜上、メモリモジュール１の上側のメモリチップに接続する径路を信号径路とし、メモリモジュール１の下側のメモリチップに接続する径路を電源径路としている。データ信号径路はコネクタ１０４Ａ，１０４Ｂ及びメモリモジュール１を分岐せずに通過する配線径路とされる。また各メモリモジュール１の電源配線もマザーボード１０１の電源配線１０８とそれぞれ装着されているコネクタ１０４Ａ，１０４Ｂを介して接続されるので、十分な電力供給を実現でき、電源の電圧降下を防止する事ができる。
【００５０】
上記メモリモジュールによれば以下の作用効果を得ることができる。上記メモリモジュール１によれば、図４より明らかなように、メモリモジュール１上のモジュールデータ配線１５は、マザーボード１０１上のデータ信号配線１１２と共にメモリアクセスデータバスを構成するから、複数個のメモリモジュール１を直列させたメモリシステムでは、各メモリモジュール１のモジュールデータ配線１５が一連に接続され、個々のモジュールデータ配線１５は、メモリシステムのマザーボード１０１上のデータ信号配線１１２に対する分岐配線を構成しない。したがって、メモリシステムのマザーボード１０１上のデータ信号配線１１２に対する分岐に起因するような信号反射を生じない。例えば、図１１及び図１２のＳＳＴＬインタフェースを有する比較例に係るメモリシステムの場合には、マザーボード上のバスに対してメモリモジュールは分岐接続されているから、各分岐毎にスタブ抵抗を配置して不所望な信号反射に対処しようとしている。このため比較例ではマザーボード上のバスそれ自体の遅延成分が大きくなって高速動作が妨げられてしまう。図１のメモリモジュールを用いたメモリシステムではマザーボード上の信号配線の不所望な負荷は大きくならず、信号反射を阻止する構成が高速動作を妨げることはない。
【００５１】
更に、個々のメモリモジュール１上において、メモリチップ１１のデータ端子Ｄｍは直接前記モジュールデータ配線１５に接続するから、モジュールデータ配線１５に対する分岐に起因するような信号反射も生じない。
【００５２】
そして、メモリモジュール１は、メモリアクセスデータバスのバス幅に応じたビット数の並列アクセスが保証されている。これにより、アクセス時間の増大を抑制しながら、信号反射による信号波形の乱れを抑えて信号伝送の信頼性を向上させることが可能になる。図１３及び図１４に示される比較例の場合にはメモリモジュール上で複数のメモリチップはモジュール内データバスを共有し、メモリモジュールはシリアルバスに直列的に接続され、当該メモリモジュールはシリアルバスに分岐接続されていないから分岐に起因する信号反射は実質的に生じないが、バスが長くなって配線負荷が増大するために、高速アクセスには限界がある。
【００５３】
モジュールデータ端子対２４ｌ、２４Ｒやモジュールデータ配線１５の態様として、前記複数のメモリチップ１１がモジュール基板１０の長手方向に沿って配列されるとき、前記モジュールデータ端子対２４Ｌ，２４Ｒはモジュール基板１０のメモリチップ搭載面における一方の長辺部分と他方の長辺部分とに配置する。換言すると、前記モジュールデータ配線１５を、モジュール基板１０のメモリチップ搭載面における一方の長辺部分から他方の長辺部分に向けて延在させる。
これにより、モジュールデータ配線１５の配線長は必然的に短くなり、配線の寄生容量や配線抵抗が小さくなる。
【００５４】
モジュールデータ配線１５をモジュール基板１０の短辺方向に直線状に敷設し、モジュールコマンド・アドレス配線１６，２０を概略十文字に敷設するから、モジュールデータ配線と共にモジュールコマンド・アドレス配線の配線長短縮に最適である。
【００５５】
また、モジュールアドレス端子対２５Ｒ、２５Ｌを結合する前記モジュールコマンド・アドレス配線１６は、コマンド・アドレスバッファチップ１２を介してコマンド・アドレス分配配線１９と分離されているから、モジュールコマンド・アドレス配線１６上に無視し得ないインピーダンス不整合点が形成されることも阻止可能である。
【００５６】
前記モジュールコマンド・アドレス分配配線１９配線に対しては、その特性インピーダンスを有する抵抗素子２２，２３で終端することによって、モジュールコマンド・アドレス配線１９の端が整合終端され、当該配線１９において信号反射による波形の乱れを極力抑えることが可能になる。
【００５７】
ここで、上記メモリモジュール１を採用したメモリシステムにおけるデータ信号波形のシミュレーション結果を説明する。
【００５８】
先ず、比較例として、図１５には図１１の形式のメモリシステムにおけるＳＳＴＬのシミュレーション回路が示される。図１６の（Ａ）には図１５のシミュレーション回路におけるライト時のＳＳＴＬ信号波形シミュレーションの結果が示される。図１６の（Ｂ）には図１５のシミュレーション回路におけるリード時のＳＳＴＬ信号波形シミュレーションの結果が示される。図１１のような回路形式のＳＳＴＬでは高速動作や分岐配線が長い場合には受信端の信号波形に乱れが生じる場合がある。
【００５９】
図１７には図４で説明したようなメモリシステムのデータ信号に関するシミュレーション回路が例示される。ここで、ライト動作シミュレーションの時、ドライバ２０１０はメモリコントローラ１０２にあり、リード動作シミュレーションの場合は各メモリモジュールにあるとする。ドライバ２０１０は出力抵抗２００９を有するプッシュプル型出力回路を想定している。ここでは出力抵抗を５０Ωとしている。また終端抵抗Ｒｔはデータ信号配線の実効的特性インピーダンスとほぼ同じ値にしている。メモリコントローラ側の終端抵抗５５Ωはメモリコントローラと近端メモリモジュールの間の伝送線の特性インピーダンスとほぼ同じ値にしている。
【００６０】
図１８の（Ａ）は図１７のシミュレーション回路（図４で説明したメモリシステム）におけるライト動作のシミュレーション結果である。メモリチップに入力されるデータ信号ｂＱＲ０〜３（２００１〜２００４）を見ると、比較例である図１６の（Ａ）に示されるライト動作のシミュレーション結果におけるメモリチップに入力されるデータ信号ｂＱＲ０〜３（２１０１〜２１０４）と比べて波形の乱れが小さい事がわかる。図１８の（Ｂ）は図１７のシミュレーション回路（図４で説明したメモリシステム）におけるリード動作のシミュレーション結果である。図中ＤＱＲＳＩＮ１〜ＤＱＲＳＩＮ４は夫々メモリチップのデータ信号ｂＱＲ０〜３（２００１〜２００４）を出力させた時にそれぞれメモリコントローラに入力されるデータ信号ＤＱＲＳＩＮ１〜４（２００６）である。図１６の（Ｂ）の比較例に係るメモリシステムのリード動作のシミュレーション結果におけるメモリチップで入力されるデータ信号ＤＱＲＳＩＮ１〜４（２１０６）と比べると、波形の乱れが小さい事がわかる。出力抵抗を１５Ωにした系においても同様に良好な波形が得られる。この場合には消費電力は増えるが論理振幅を大きくできる効果がある。
【００６１】
《第２のメモリモジュール》
図１９には本発明に係る第２のメモリモジュールの断面が示される。図１９の（Ａ）は１バンク形式のメモリモジュールにおけるデータ信号配線に関する断面図である。本メモリモジュール２においてモジュールデータ端子対２４Ｌ，２４Ｒはモジュール基板１０の一方の長辺部分に沿って両面に配置される。モジュールデータ配線１５は貫通孔２００を介してモジュールデータ端子対２４Ｒ，２４Ｌを接続している。モジュールデータ配線１５は第１のメモリモジュール１と同じように一筆書きの配線径路をもち、モジュールデータ配線１５とメモリチップ１１のチップデータ端子Ｄｍとの間には前記ヴィア（層間孔）によって形成されるような実質的に無視し得るほど小さな分岐を生じている。この分岐部分は前述より明らかな如く不所望な信号反射の要因にはならない。
【００６２】
図１９の（Ｂ）は２バンク形式のメモリモジュールの場合における信号配線に関する断面図である。図１９の（Ａ）のメモリモジュール２では１本のモジュールデータ配線１５はモジュール１０の片面に設置されている一つのメモリチップ１１のメモリデータ端子Ｄｍに接続されているのに対し、図１９の（Ｂ）のメモリモジュールでは、１本のモジュールデータ配線１５はモジュール基板１０の両面に設置されているメモリチップ１１，１１のメモリデータ端子Ｄｍ，Ｄｍに一筆書き接続されている。
【００６３】
図１９の（Ｃ）はメモリモジュール２の電源配線に関する断面図である。モジュール電源配線２０１は、メモリチップ１１のチップ電源端子Ｄｐに配線されているが、一筆書き配線径路で接続する必要はなく、モジュール電源端子２０２Ｌ、２０２Ｒから夫々分岐する如く延在されている。なおモジュールコマンド・アドレス配線１６やモジュールクロック配線１７はモジュール電源配線２０１と同様に扱ってもよいし、図１のようにモジュールデータ配線１５と同様に扱ってもよい。
【００６４】
図２０の（Ａ）は第２のメモリモジュール２のためのコネクタ２１０を信号配線に着目して示す。コネクタ２１０は一条の垂直溝を有し、垂直溝の左右内面にコネクタ端子列が紙面の表裏方向に形成され、図では代表してコネクタ端子２１１，２１２が示されている。マザーボード上のデータ信号配線１１２はコネクタ端子２１１、２１２に接続され、そこでで分断されている。
【００６５】
図２０の（Ｂ）は第２のメモリモジュール２のためのコネクタ２１０を電源配線に着目して示す。電源用のコネクタ端子として代表的に示されたコネクタ端子２１３，２１４は、電源配線１０８から分岐された分岐配線２１５，２１６に夫々接続されており、電源配線１０８は途中で電気的に分断されていない。
【００６６】
図２１の（Ａ）にはメモリモジュール２を装着したメモリシステムの断面が信号配線に関して示される。同図に示されるメモリシステムにおいて、メモリモジュール２がコネクタ２１０に装着されると、コネクタ２１０で分断されたデータ信号配線１１２が、メモリモジュール２のモジュールデータ配線１５を介して繋がる。
【００６７】
図２１の（Ｂ）にはメモリモジュール２を装着したメモリシステムの断面が電源配線に関して示される。本メモリシステムにおいてはメモリモジュール２がコネクタ２１０に装着されると、メモリモジュール２のモジュール電源端子がコネクタ２１０の電源コネクタ端子２１３，２１４を介してマザーボード１０１の電源配線１０８に接続する。尚、前記コマンド・アドレス信号配線１１３は、図２０の（Ｂ）の電源配線１０８と同じように、マザーボード１０１のコマンド・アドレス信号線１１３からコネクタ２１０を介してメモリモジュール２に接続してもよいし、もちろん図２１の（Ｂ）のように接続してもよい。
【００６８】
第２のメモリモジュール２によっても、上記同様に、不所望な信号反射の原因になる分岐を作らず、配線長の増大を招くことなく、マザーボード１０１のデータ信号配線にメモリチップを電気的に接続させることがができる。
【００６９】
《第３のメモリモジュール》
図２２は本発明に係る第３のメモリモジュールの平面図である。同図に示されるメモリモジュール３において、モジュールデータ端子対２４Ｌ，２４Ｒはモジュール基板１０の同じ面の同じ辺で隣り合うように配置され、当該端子対２４Ｌ，２４Ｒは往復的に敷設されたモジュールデータ配線１５によって結合され、そのモジュールデータ配線１５の途中で一つのメモリチップ１１のメモリデータ端子Ｄｍに一筆書き接続されている。
【００７０】
図２３は第３のメモリモジュール３をコネクタで接続する形態を例示する。図２３の（Ａ）は図２２のモジュールデータ端子２４Ｌの位置での縦断面を想定し、図２３の（Ｂ）は図２２のモジュールデータ端子２４Ｒの位置での縦断面を想定している。図２３の（Ａ）においてデータ信号配線１１２はマザーボード１０１からコネクタ３００のデータコネクタ端子３０１Ｌ及びモジュールデータ端子２４Ｌを介してメモリモジュール３のモジュールデータ配線１５に接続される。
前記モジュールデータ配線１５はモジュール基板１０上で径路が折り返され、図２３の（Ｂ）に例示されるように、その隣のモジュールデータ端子２４Ｒに至り、コネクタ３００のデータコネクタ端子３０１Ｒからマザーボード１０１のデータ信号配線１１２に導通する。マザーボード１０１上の電源配線１０８との接続態様については特に図示はしないが、図２１の（Ｂ）と同様に、マザーボード１０１の電源配線１０８からコネクタを介してメモリモジュール３のモジュール電源端子に接続すればよい。
【００７１】
第３のメモリモジュール３によっても、上記同様に、分岐を作ることなくまた配線長の増大を招くことなくデータ信号配線にメモリチップを接続する事ができる。
【００７２】
《ダミーメモリモジュール》
図２４には第１のメモリモジュール１と共に利用可能なダミーメモリモジュール１Ａの平面図、図２５にはダミーメモリモジュールの側面図が示される。同図に示されるダミーメモリモジュール１Ａは図１のメモリモジュール１に対してメモリチップ１１、コマンド・アドレスバッファチップ１２、ＰＬＬチップ１３、モジュールコマンド・アドレス分配配線１９、モジュールクロック分配配線２０、終端抵抗２２，２３を省略した構成を備える。換言すれば、ダミーメモリモジュール１Ａは、モジュール基板１０に、２４Ｌ、２５Ｒで代表されるモジュール端子対、モジュールデータ配線１５、モジュールコマンド・アドレス配線１６、及びモジュールクロック配線１７を有する。図２４に示されるダミーメモリモジュール１Ａは図５及び図４で説明したメモリシステムにおいて、メモリモジュール１の代わりにコネクタ１０４にＡ，１０４Ｂに装着して利用すれば、信号線１１２，１１３，１１７の経路に分岐を作ることなくまた配線長の増大を招くことなく、メモリシステムのメモリ容量を変更することが可能になる。
【００７３】
特に図示はしないが、ダミーメモリモジュール１Ａ上の配線１５，１６，１７にチップ１１，１２，１３の入力容量を再現したダミー容量を設ければ、実効的特性インピーダンスを乱さず、波形の乱れを更に抑える事が可能になる。
【００７４】
図２６は第２のメモリモジュール２と共に利用可能なダミーメモリモジュール２Ａを示し、（Ａ）はａ−ａ断面図、（Ｂ）は拡大表面図、（Ｃ）は拡大裏面図である。図２６のダミーメモリモジュール２Ａは、図１９に示されるメモリモジュール２に対してメモリチップ１１等のデバイスが搭載されていない構成を有する。要するに、モジュール基板１０の表裏に２４Ｌ，２５Ｒで代表されるモジュール端子対、１５で代表されるモジュール配線、モジュール配線の貫通孔２００によって構成されている。図２１のメモリシステムにおいてメモリモジュール２の代わりに前記ダミーメモリモジュール２Ａを用いれば、分岐を作ることなく、また配線長の増大を招くことなく、メモリシステムのメモリ容量を変更する事が可能になる。
【００７５】
図２７には第３のメモリモジュール３と共に利用可能なダミーメモリモジュール３Ａが示される。同図に示されるメモリモジュール３Ａは、図２２に示されるメモリモジュール３に対してメモリチップ１１等のデバイスが搭載されていない構成を有する。要するに、モジュール基板１０の表面に２４Ｌ，２５Ｒで代表されるモジュール端子対、１５で代表されるモジュール配線が設けられて構成されている。第３のメモリモジュール３の代わりにダミーメモリモジュール３Ａを用いれば、分岐を作ることなく、また配線長の増大を招くことなく、メモリシステムのメモリ容量を変更する事が可能になる。
【００７６】
《終端用メモリモジュール》
図２８は第１のメモリモジュール１に終端抵抗を搭載して成る終端用のメモリモジュール１Ｂを示し、（Ａ）は部分平面図、（Ｂ）は側面図である。図２８に示されるメモリモジュール１Ｂは、図１のモジュール端子対２４Ｌ，２４Ｒ等の一方のモジュール端子２４Ｒ等を取り除き、残りのモジュール端子２４Ｌなどに接続されたモジュールデータ配線１５などに終端抵抗１０６Ａを接続し、この終端抵抗１０６Ａに終端電源端子３０を接続して構成される。図２８の（Ｂ）に示されるようにモジュール基板１０の裏面側も同様に構成される。
【００７７】
図２９は図２４のダミーメモリモジュール１Ａに対応される終端用のダミーメモリモジュール１Ｃを示す。図２４のダミーメモリモジュールに対してモジュール端子対２４Ｌ，２４Ｒ等の一方のモジュール端子２４Ｒ等を取り除き、残りのモジュール端子２４Ｌなどに接続されたモジュールデータ配線１５などに終端抵抗１０６Ａを接続し、この終端抵抗１０６Ａに終端電源端子３０を接続して構成される。
【００７８】
図４のメモリシステムにおいて前記メモリモジュール１の代わりに図２８に示されるメモリモジュール１Ｂ又は図２９に示されるメモリモジュール１Ｃを用いれば、マザーボード１０１上の終端抵抗１０６を使うことなく、マザーボード１０１上の信号配線１１２、１１３、１１７をメモリモジュール上で終端できる。
【００７９】
図３０は図１９の（Ａ）に示されるメモリモジュール２に終端抵抗を搭載して成る終端用のメモリモジュール２Ｂを示し、（Ａ）はａ−ａ断面図、（Ｂ）は拡大表面図、（Ｃ）は拡大裏面図である。図３０に示されるメモリモジュール２Ｂは、図１９のモジュール端子対２４Ｌ，２４Ｒ等の一方のモジュール端子２４Ｒ等を取り除き、残りのモジュール端子２４Ｌなどに接続されたモジュールデータ配線１５などに終端抵抗１０６Ａを接続し、この終端抵抗１０６Ａに終端電源端子３０を接続して構成される。
【００８０】
図２１のメモリシステムにおいてメモリモジュール２の代わりに前記終端用メモリモジュール２Ｂを利用すれば、マザーボード１０１上の終端抵抗１０６を使うことなく、信号配線１１２をメモリモジュール上で終端する事が可能となる。
別の信号配線１１３，１１７についても同様の構成を採用する事が可能である。
【００８１】
図３１は図２２に示されるメモリモジュール３に終端抵抗を搭載して成る終端用のメモリモジュール３Ｂを示す。図３１に示されるメモリモジュール３Ｂは、図２２のモジュール端子対２４Ｌ，２４Ｒ等の一方のモジュール端子２４Ｒ等を取り除き、残りのモジュール端子２４Ｌなどに接続されたモジュールデータ配線１５などに終端抵抗１０６Ａを接続し、この終端抵抗１０６Ａに終端電源端子３０を接続して構成される。図２２に示されるメモリモジュール３の代わりに前記終端用メモリモジュール３Ｂを利用すれば、マザーボード１０１上の終端抵抗１０６を使うことなく、信号配線１１２などをメモリモジュール上で終端する事が可能となる。
【００８２】
《コネクタのその他の形態》
図３２及び図３３には図７及び図８の前記コネクタ１０４Ａ，１０４Ｂの別の形態が例示される。図３２はデータ信号線１１２に接続する部分を断面で４示し、図３３は電源線１０８に接続する部分を断面で示す。コマンド、アドレス信号線１１３、クロック信号線１１７に接続する部分は例えば図３３のように構成される。
【００８３】
要するに、図３２、図３３の構成は図７、図８のコネクタ１０４Ａ，１０４Ｂを上下２分割で着脱可能に構成して、メモリモジュール１、１Ａ，１Ｂの装着を容易化したものである。
【００８４】
即ち、コネクタ１０４Ａを１０４Ａａと１０４Ａｂに２分割し、分割片１０４Ａａの底面には凸条に形成された１条のコネクタ端子部１０４Ａｐが設けられ、分割片１０４Ａｂの上面には凹条に形成された１条のコネクタ端子部１０４Ａｇが設けられる。同様に、分割片１０４Ｂａの底面には凸条に形成された２条のコネクタ端子部１０４Ｂｐ１，１０４Ｂｐ２が設けられ、分割片１０４Ｂｂの上面には凹条に形成された２条のコネクタ端子部１０４Ｂｂ１，１０４Ｂｇ２が設けられる。
【００８５】
図３２において、前記コネクタ端子部１０４Ａｐ、１０４Ａｇのデータ信号線１１２に対応する部分では、コネクタ内蔵配線１３５ａ，１３５ｂによってデータ信号配線１１２がコネクタ端子列１３０の対応端子に導通可能にされる。また、図３３において、前記コネクタ端子部１０４Ａｐ、１０４Ａｇの電源配線１０８に対応する部分ではコネクタ内蔵配線１３７ａ，１３７ｂによって電源配線１０８がコネクタ端子列１３０の対応端子に導通可能にされる。コマンド・アドレス信号配線１１３、クロック信号線１１７に接続するコネクタ１０４Ａａ，１０４Ａｂの部分も図３３の場合と同様にされる。
【００８６】
更に、図３２に示されるようにコネクタ１０４Ｂの分割片１０４Ｂａにおけるコネクタ端子列１３１と１３２のデータ信号線１１２に対応する対応端子はコネクタ内蔵配線１３３，１３４によって相互に導通され、実質的に図７と同様に構成される。また、図３３において、前記コネクタ端子部１０４Ｂｐ１、１０４Ｂｇ１の電源配線１０８に対応する部分ではコネクタ内蔵配線１３８ａ，１３８ｂによって電源配線１０８がコネクタ端子列１３１の対応端子に導通可能にされる。同様に、前記コネクタ端子部１０４Ｂｐ２、１０４Ｂｇ２の電源配線１０８に対応する部分ではコネクタ内蔵配線１３９ａ，１３９ｂによって電源配線１０８がコネクタ端子列１３２の対応端子に導通可能にされる。コマンド・アドレス信号配線１１３、クロック信号線１１７に接続するコネクタ１０４Ｂａ，１０４Ｂｂの部分も図３３の場合と同様にされる。
【００８７】
図３２及び図３３のコネクタを用いたメモリシステムにメモリモジュールを装着する作業は次の通りである。例えば、メモリモジュール１の左右のモジュール端子にコネクタ分割片１０４Ａａのコネクタ端子列１３０とコネクタ分割片１０４Ｂａのコネクタ端子列１３１を結合する。続けて次のメモリモジュール１の左右のモジュール端子にコネクタ分割片１０４Ｂａのコネクタ端子列１３２とコネクタ分割片１０４Ｂａのコネクタ端子列１３１を結合する。このようにして、必要な数のメモリモジュールを横に直列に結合した後、メモリモジュールに結合されたコネクタ分割片１０４Ａａのコネクタ端子１０４Ａｐを対応するコネクタ分割片１０４Ａｂのコネクタ端子１０４Ａｇに結合すると共に、メモリモジュールに結合されたコネクタ分割片１０４Ｂａのコネクタ端子１０４Ｂｐ１，１０４Ｂｐ２を対応するコネクタ分割片１０４Ｂｂのコネクタ端子１０４Ｂｇ１，１０４Ｂｇ２に結合する。これにより、メモリモジュールの設置作業に必要となる空間がメモリシステムの上方空間のみとなるので、メモリシステムの周囲に他の装置を設置したり、メモリシステムを壁で囲まれた場所に設置する事ができる。
【００８８】
図３４にはコネクタの機能を一部備えたメモリモジュールの例が示される。同図に示されるメモリモジュール１Ｃは、図１のメモリモジュール１に、図３３のコネクタ端子列１３２に相当する機能を持つコネクタ端子列１３２Ｅと前記コネクタ端子部１０４Ｂｐ２に相当する機能を持つコネクタ端子部１０４ＢｐＥとを付加して構成される。コネクタ端子列１３２Ｅはモジュールデータ配線１５に接続され、コネクタ端子部１０４ＢｐＥはモジュール電源配線、モジュールコマンド・アドレス配線１６、及びモジュールクロック配線１７に接続される。前記コネクタ端子部１０４ＢｐＥに対応してマザーボード１０１にはコネクタ１０４Ｂが配置される。図３４の構成を採用することにより、メモリモジュール設置作業において図３２及び図３３の構成に比べてメモリモジュールをマザーボードに接続する作業量を低減できる。更にメモリシステムの部品点数も削減でき、メモリシステムの低コスト化に寄与することも可能であると考えられる。
【００８９】
図３５はメモリモジュール１に適用可能な別の形態のコネクタをデータ信号線１１２に接続する部分の断面で示す。コネクタ１５４，１５５，１５６は、夫々上向きの凹溝に形成されたコネクタ端子１５４Ａ，１５５Ａ，１５６Ａを有し、メモリモジュール１を起立させて支持することができる。コネクタ１５７は下向きの凹溝に形成されたコネクタ端子１５７Ａ，１５７Ｂを有し、起立された一対のメモリモジュール１に挿入される。マザーボード１０１上データ信号配線１１２は、コネクタ内配線１５４ａ，１５４ｂを介してコネクタ端子１５４Ａに、コネクタ内配線１５５ａ，１５５ｂを介してコネクタ端子１５５Ａに、コネクタ内配線１５６ａ，１５６ｂを介してコネクタ端子１５６Ａに、コネクタ内配線１５７ａ，１５７ｂを介してコネクタ端子１５７Ａ、１５７Ｂに、夫々結合する。したがって、コネクタ１５４，１５５，１５７にメモリモジュール１を装着すると、配線１５４ａ，１５７ａ，１５６ａが夫々データ信号線１１２に導通し、配線１５４ｂ，１５７ｂ，１５６ｂが夫々データ信号線１１２に導通する。メモリモジュール１は分岐を有すること無くデータ信号配線１１２に導通可能になる。
【００９０】
図３６はメモリモジュール１に適用可能な更に別の形態のコネクタをデータ信号線１１２に接続する部分の断面で示す。コネクタ１６４は上向きの凹溝に形成されたコネクタ端子１６４Ａを有し、コネクタ１６５は上向きの凹溝に形成されたコネクタ端子１６５Ａ，１６５Ｂを有し、メモリモジュール１を起立させて支持することができる。コネクタ１６６は下向きの凹溝に形成されたコネクタ端子１６６Ａ，１６６Ｂを有し、起立された一対のメモリモジュール１に挿入される。マザーボード１０１上のデータ信号配線１１２は、コネクタ内配線１６４ａ，１６４ｂを介してコネクタ端子１６４Ａに接続する。コネクタ端子１６５Ａと１６５Ｂはコネクタ内配線１６５ａ，１６５ｂを介して相互に結合する。コネクタ端子１６６Ａと１６６Ｂはコネクタ内配線１６６ａ，１６６ｂを介して相互に結合する。したがって、コネクタ１６４，１６５，１６７にメモリモジュール１を装着すると、配線１６４ａ，１６６ａ，１６５ａが夫々データ信号線１１２に導通し、配線１６４ｂ，１６６ｂ，１６５ｂが夫々データ信号線１１２に導通する。メモリモジュール１は分岐を有すること無くデータ信号配線１１２に導通可能になる。
【００９１】
図３７は図３６のコネクタにおける電源配線部分の断面を示す。マザーボード１０１上の電源配線１０８は、途中で分岐してコネクタ内配線１６４ｃ、１６５ｃを介して対応するコネクタ端子１６４Ａ、１６５Ａの電源用端子に接続する。
【００９２】
図３８には図３６及び図３７のコネクタにメモリモジュールを搭載した状態が示される。このコネクタ１６４〜１６６を用いれば、分岐を作ることなく、また配線長の増大を招くことなく、データ信号配線にメモリ素子を接続するメモリシステムをマザーボード上に小占有面積で形成できる。図３５のコネクタ１５４〜１５７を用いても同じである。また、コマンド・アドレス信号配線１１３、クロック信号配線１１７の接続に関しても図３５又は図３６のコネクタを用いればよい。
【００９３】
《メモリモジュールのその他の形態》
図３９の（Ａ）斜視図、（Ｂ）側面図にはメモリモジュールの更に別の形態が示される。同図に示されるメモリモジュール１Ｃは前記メモリモジュール１に対して、データ端子対２４Ｌ，２４Ｒに代表されるモジュール端子対１７０Ｌ，１７０Ｒがモジュール基板１０に対して直交する向きに形成されている点が相異される。
【００９４】
図４０には図３９のメモリモジュールを搭載したメモリシステムの一例が示される。マザーボード１０１上のコネクタとして、特に制限されないが、図３６のコネクタ１６４、１６５が用いられている。図３５のコネクタ１５４、１５５、１５６などを用いてもよい。図３６のコネクタ１６６、図３５のコネクタ１５７などが不用になり、また、メモリモジュールの設置作業に必要となる空間がメモリシステムの上方のみとなるので、メモリシステムの周囲に他の装置を設置したり、メモリシステムを壁で囲まれた場所に設置する事ができる。
【００９５】
図４１及び図４２にはメモリモジュールの更に別の例が示される。同図に示されるメモリモジュール１Ｄは前記メモリモジュール１の一方の面の構成のみをモジュール基板１０に形成し、全体を樹脂などのパッケージ１８０で封止し、モジュール端子１７０Ｒ，１７０Ｌをリード端子としてパッケージ１８０から外部に引き出して構成される。パッケージには設置方向を支持するマーク１８１が付されている。このメモリモジュール１Ｄはパッケージ１８０によりメモリチップ１１などの半導体チップが保護されているので、取扱いの際に半導体チップが破壊され難い。また、外部の水分やほこりの影響を受け難く、耐久性が向上する。尚、パッケージによる封止構造は前記その他の構成を有するメモリモジュールにも当然適用可能である。
【００９６】
図４３にはメモリモジュールの更にその他の形態が示される。図４３に示されるメモリモジュール１Ｅは、基板裏面に端子１９０、１９１を有する。またモジュール基板１０の内部にはモジュール基板１０の裏面の配線が通る貫通孔１９２を有している。モジュールデータ信号配線１５は図４３の（Ｃ）に示すように端子１９０及び１９１を結び、その途中、モジュール基板１０の表面でメモリチップ１１に実質的な一筆書き配線経路で接続される。また電源配線２０１は図４３の（Ｄ）に示されるように一筆書き配線経路による接続でなくてよい。尚、コマンド・アドレスレジスタバッファチップ１２へのモジュールコマンド・アドレス配線１６やＰＬＬチップ１３へのモジュールクロック配線１７に関しても、データ信号配線１５と同様に、或いは電源配線２０１と同様に構成してよい。
【００９７】
図４４は図４３のメモリモジュール１Ｅを用いたメモリシステムのデータ信号配線部分の断面図を示し、図４５は図４３のメモリモジュール１Ｅを用いたメモリシステムの電源配線部分の断面図を示す。同図に示すように、端子の高さに段差が設けられ、図中隣り合うメモリモジュール１Ｅの端子を接続する端子間隔ＩＴがメモリモジュールの幅ＷＭより小さくなっているコネクタ１９５が採用される。また、データ信号配線１１２は隣り合うメモリモジュール１Ｅの信号端子を接続するコネクタの信号端子の間に分岐することなく配線されている。電源配線１０８は途中で分岐してメモリモジュール１Ｅに接続されている。図４３のメモリモジュール１Ｅはデータ信号配線１１２に分岐を持たず、また隣り合うメモリモジュール１Ｅの端子を接続する端子の間隔ＩＴがメモリモジュール１Ｅの幅ＷＭより小さくなっているので、配線長を極力短くデータ信号配線１１２にメモリチップ１１を接続するメモリシステムを実現できる。
【００９８】
図４６にはモジュールデータ配線の別の敷設態様が示される。すなわち、メモリモジュール１Ｆは、モジュール基板１０と、前記モジュール基板１０の長手方向に沿って搭載され、夫々複数のチップ接続端子を有する複数のメモリチップとを備える。図４６にはチップ接続端子としてチップデータ端子Ｄｍが例示される。前記モジュール基板１０は前記複数のメモリチップ１１のチップデータ端子Ｄｍに対応して設けられた複数のモジュール接続端子２４Ｌ，２４Ｒと、前記モジュール接続端子と前記チップ接続端子とを接続するモジュールデータ配線１５とを有する。前記モジュールデータ配線１５は直線状に配置された複数個のチップデータ端子Ｄｍの内の所定のチップデータ端子Ｄｍを迂回して他の所定のチップデータ端子Ｄｍに接続される。このメモリモジュール１Ｆによれば、メモリチップ１１の縦横に多数配置されたチップデータ接続端子Ｄｍとモジュールデータ配線１５との接続を比較的容易に実現することを可能にする。
【００９９】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１００】
例えば、メモリチップはシンクロナスＤＲＡＭに限定されず、その他の記憶形式のメモリであってもよい。また、メモリモジュールは以上で説明のコネクタ以外の構成のコネクタを利用してメモリシステムを実現してよい。
【０１０１】
本発明に係るメモリモジュールは、パーソナル・コンピュータ、ワークステーション、或いはサーバといった、大容量メモリを必要とするコンピュータシステムに利用して特に有効である。
【０１０２】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【０１０３】
すなわち、信号反射による信号波形の乱れを抑えて信号伝送の信頼性を向上させることができると共に、アクセス時間の増大を抑制することができるメモリモジュールを提供することができる。
【０１０４】
また、本発明のメモリモジュールをコンピュータシステムに適用すれば、メモリシステムの周波数を向上しても、信号波形が乱れることなく、またレーテンシも抑えて高速データ伝送する事が可能となるので、コンピュータシステムによるデータ処理速度を向上する事ができる。
【図面の簡単な説明】
【図１】本発明による第１のメモリモジュールの平面図である。
【図２】本発明による第１のメモリモジュールの側面図である。
【図３】図１のメモリモジュールにおけるメモリチップに関する布線の例を示す説明図である。
【図４】図１のメモリモジュールを有するメモリシステムの平面図である。
【図５】図１のメモリモジュールを有するメモリシステムの正面図である。
【図６】図４のメモリシステムの概略的な等価回路図である。
【図７】図１のメモリモジュールに適用可能なコネクタのデータ配線部分の概略縦断面図である。
【図８】図１のメモリモジュールに適用可能なコネクタの電源配線部分の概略縦断面図である。
【図９】図１のメモリモジュールに適用可能なコネクタにメモリモジュールを装着する際の斜視図である。
【図１０】図１のメモリモジュールに適用可能なコネクタのにメモリモジュールを装着した状態の断面図である。
【図１１】ＳＳＴＬインタフェースを有する比較例に係るメモリシステムの斜視図である。
【図１２】図１１の比較例に係るメモリシステムの等価回路図である。
【図１３】メモリチップをシリアル接続したメモリモジュールを直列的に接続した比較例に係るメモリシステムの斜視図である。
【図１４】図１３の比較例に係るメモリシステムの等価回路図である。
【図１５】図１１の形式のメモリシステムにおけるＳＳＴＬのシミュレーション回路図である。
【図１６】図１５のシミュレーション回路におけるライト時とリード時のＳＳＴＬ信号波形シミュレーション結果を示す説明図である。
【図１７】図４で説明したようなメモリシステムのデータ信号に関するシミュレーション回路図である。
【図１８】図１７のシミュレーション回路におけるライト動作とリード動作のシミュレーション結果を示す説明図である。
【図１９】本発明に係る第２のメモリモジュールに関する断面図である。
【図２０】第２のメモリモジュールに適用可能なコネクタの説明図である。
【図２１】第２のメモリモジュールを装着したメモリシステムの断面図である。
【図２２】本発明に係る第３のメモリモジュールの平面図である。
【図２３】第３のメモリモジュールをコネクタで接続する形態を例示する断面図である。
【図２４】第１のメモリモジュールと共に利用可能なダミーメモリモジュールの平面図である。
【図２５】図２４のダミーメモリモジュールの側面図である。
【図２６】第２のメモリモジュールと共に利用可能なダミーメモリモジュールの説明図である。
【図２７】第３のメモリモジュールと共に利用可能なダミーメモリモジュールの平面図である。
【図２８】第１のメモリモジュールに終端抵抗を搭載して成る終端用のメモリモジュールの説明図である。
【図２９】図２４のダミーメモリモジュールに対応される終端用のダミーメモリモジュールの説明図である。
【図３０】図１９の（Ａ）に示されるメモリモジュールに終端抵抗を搭載して成る終端用のメモリモジュールの説明図である。
【図３１】図２２に示されるメモリモジュールに終端抵抗を搭載して成る終端用のメモリモジュールの説明図である。
【図３２】図７及び図８のコネクタに関する別の形態をデータ信号線部分に着目して示す断面図である。
【図３３】図７及び図８のコネクタに関する別の形態を電源配線部分に着目して示す断面図である。
【図３４】コネクタの機能を一部備えたメモリモジュールを例示する断面図である。
【図３５】メモリモジュールに適用可能な別の形態のコネクタをデータ信号線部分に着目して示す断面図である。
【図３６】メモリモジュールに適用可能な更に別の形態のコネクタをデータ信号線部分に着目して示す断面図である。
【図３７】図３６のコネクタにおける電源配線部分に着目した断面図である。
【図３８】図３６及び図３７のコネクタにメモリモジュールを搭載した状態を示す断面図である。
【図３９】下向きのモジュール端子対を備えたメモリモジュールの更に別の形態を示す斜視図である。
【図４０】図３９のメモリモジュールを搭載したメモリシステムの一例を示す段面図である。
【図４１】パッケージによる封止構造を有するメモリモジュールの平面図である。
【図４２】図４１のメモリモジュール側面図である。
【図４３】モジュール基板の中央部にモジュール端子を有するメモリモジュールの説明図である。
【図４４】図４３のメモリモジュールを用いたメモリシステムのデータ信号配線部分に着目した断面図である。
【図４５】図４３のメモリモジュールを用いたメモリシステムの電源配線部分に着目した断面図である。
【図４６】メモリモジュールのモジュールデータ配線の別の敷設態様を示す平面図である。
【符号の説明】
１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ、１Ｆ メモリモジュール
２、２Ａ、２Ｂ メモリモジュール
３、３Ａ、３Ｂ メモリモジュール
１０ モジュール基板
１１ メモリチップ
１２ コマンド・アドレスバッファチップ
１３ ＰＬＬチップ
１５ モジュールデータ配線
１６ モジュールコマンド・アドレス配線
１７ モジュールクロック配線
１９ モジュールコマンド・アドレス分配配線
２０ モジュールクロック分配配線
２４Ｌ，２４Ｒ データ端子対
２５Ｌ，２５Ｒ コマンド・アドレス端子対
２６Ｌ，２６Ｒ クロック端子対
１０１ マザーボード
１０４Ａ，１０４３Ｂ コネクタ
１０８ 電源配線
１１２ データ信号配線
１１３ コマンド・アドレス信号配線
１１７ クロック信号配線
【発明の属する技術分野】
本発明は、メモリモジュールにおいて分岐配線（スタブ）に起因する伝送信号の反射を抑える技術に関し、高速アクセス対応のメモリモジュールに適用して有効な技術に関するものである。
【０００２】
【従来の技術】
メモリモジュール向けの小振幅インタフェースとしてＳＳＴＬ（Stub Series Terminated Transceiver Logic）がある。ＳＳＴＬについては、例えば、１９９９年３月、電子情報通信学会発行、英文論文誌VOL.E82−C，N0.3，Yasuhiro KONISHI他著，「Interface Technologies for Memories and ASICs-Review and Future Direction」に記載されている。
【０００３】
ＳＳＴＬによるメモリシステムは主にマザーボードに実装されたメモリコントローラ、信号配線、コネクタ及びメモリモジュールから構成されている。メモリモジュールはモジュール基板の両面に夫々ｍ個のメモリチップを有し、ｍ個単位で各メモリチップのデータ端子はモジュールデータ端子に接続され、各メモリチップのアドレス端子などのアクセス制御データ端子は夫々対応するモジュールアクセス制御端子に接続される。前記信号配線の片端はメモリコントローラの信号端子に接続され、他端は所定の電圧に終端されている。前記信号配線には複数のメモリモジュールがコネクタを介して並列に接続されている。ここでメモリチップのデータ端子の数をｎ、各メモリモジュールの片面に搭載されているメモリチップの数をｍとすると、本メモリシステムはｍ×ｎのデータ信号配線を有しており、１回のアクセスにおいては、メモリコントローラが発生するチップセレクト信号により複数のメモリモジュールの内の１枚の片面に搭載されているｍ個のメモリチップが選択される。前記信号配線の終端は終端抵抗を介して終端電圧に接続されている。またメモリコントローラとコネクタを結ぶ信号配線にはメモリコントローラ用スタブ抵抗が直列接続されている。
【０００４】
ここで、メモリモジュールのモジュール端子とメモリチップの端子とを結ぶモジュール配線はマザーボードの信号配線からコネクタを介して分岐した配線を構成する。これらのモジュール配線にはスタブ抵抗が配置されている。これらのスタブ抵抗は信号配線における信号反射を緩和するための整合負荷としての役目をもっている。一般に配線の分岐点では特性インピーダンスに不整合が生じ、それを緩和するためのスタブ抵抗が必要となる。配線の特性インピーダンスをＺ０、スタブ配線の特性インピーダンスをＺｓ０とすると、スタブ抵抗の抵抗値としてはＺｓ０−Ｚ０／２が適当である。しかしながら、スタブ抵抗の抵抗値を大きくすると抵抗による電圧降下が大きくなり、これによってアドレスやデータ等の信号電圧が減衰して、メモリ動作に誤りを生ずる虞がある。そうだからといって、信号電圧の減衰を避けるためにスタブ抵抗の抵抗値を小さく抑えると、逆に信号反射が顕在化し、信号波形が乱れ、同じく誤動作の虞を生ずる。動作が高速化されて信号周波数が高くされるに従い、そしてスタブ抵抗によって対策しようとする分岐配線が長いほど、受信端における信号波形の乱れが大きくなる。
【０００５】
一方、別のメモリシステムとして、マザーボード上でメモリコントローラに接続された信号配線に複数のメモリモジュールをコネクタを介して直列に接続する形式がある。メモリモジュールには複数のメモリチップがモジュールデータ信号配線を介して一筆書き配線径路で接続されている。このメモリシステムではメモリ素子のデータ信号端子数をｎとすると、メモリモジュールの片面に搭載されているメモリ素子の数ｍに拘わらず、ｎのモジュールデータ信号配線を有し、１回のアクセスでは複数のメモリチップの内の１個のメモリチップが選択される。
【０００６】
【発明が解決しようとする課題】
上記別のメモリシステムにおいて、マザーボードの信号配線に対して全てのメモリモジュールが直列に接続されており、メモリモジュール内のモジュール信号配線は一列に並んだメモリチップ全てに直列接続され、メモリモジュールの長辺方向に沿って敷設される。したがって、前記ＳＳＴＬのようにマザーボード上の信号配線に対してメモリモジュールは殆ど分岐配線を形成せず、分岐配線で生じる不所望な信号反射による波形の乱れといった問題は少ない。
【０００７】
しかしながら、信号配線の長さが増大し、メモリコントローラから最遠端のメモリチップへの信号伝播時間が長くなり、アクセス時間の遅延が大きくなることが本発明者によって明らかにされた。
【０００８】
以上のように、ＳＳＴＬ形式ではメモリモジュールのモジュール配線がメモリシステム上で分岐配線を構成する事になり、これによる信号反射による誤動作を生じ、メモリ動作の高速化を制限することになるという問題があり、また、メモリチップを直列的に接続する形式のメモリモジュールでは前記ＳＳＴＬのような信号配線の分岐がほとんど存在しないので分岐配線による問題は少ないが、メモリモジュール内の信号配線が長くなることによってアクセス時間が遅延し、一層の高速アクセスに対応できなくなる虞のあることが本発明者によって明らかにされた。
【０００９】
本願発明者は本願発明を完成した後、以下の公知例を認識した。特開平５−２３４３５５号公報、特開平６−１５００８５号公報には、メモリモジュールの両方の長辺部分にコネクタを設け、複数のメモリモジュールを縦続接続できるようにした発明が開示される。但し、それらにはメモリモジュール内部の配線構造が開示されていない。特開平７−３３４４１５号公報には拡張用メモリモジュールを縦続接続可能とする拡張用コネクタを有するメモリモジュールを開示する。特開平７−２６１８９２号公報には、メモリモジュールに入り口コネクタと出口コネクタを設け、その間をメモリモジュール上のメモリバスで接続し、当該メモリバスにメモリ素子を直列に接続して、不所望な信号反射を抑えるようにした発明が開示される。しかしながら、前記第１乃至第３の公知例は縦続接続可能なメモリモジュールの技術を提供するに過ぎず、第４の公知例はメモリモジュール上のメモリバスに複数のメモリ素子を直列形態に接続する方式を示すに過ぎず、何れの公知例も本願発明に至る着想を与えるものではない。
【００１０】
本発明の目的は、信号反射による信号波形の乱れを抑えて信号伝送の信頼性を向上させることができると共に、アクセス時間の増大を抑制することができるメモリモジュールを提供することにある。
【００１１】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１３】
〔１〕メモリモジュールは、モジュール基板と、前記モジュール基板に搭載され、夫々複数のチップデータ端子を有する複数個のメモリチップとを備える。前記モジュール基板は前記複数のメモリチップにおける夫々のチップデータ端子に対応して個別に設けられた複数のモジュールデータ端子対と、前記複数個のモジュールデータ端子対の間を夫々接続する複数のモジュールデータ配線とを有する。
前記複数のモジュールデータ配線は、夫々対応する前記チップデータ端子に接続され、メモリアクセスデータバスとして利用可能に構成される。
【００１４】
上記メモリモジュールでは、メモリモジュール上のモジュールデータ配線がメモリアクセスデータバスを構成するから、複数個のメモリモジュールを並列させたメモリシステムでは各メモリモジュールのモジュールデータ配線が一連に接続され、個々のモジュールデータ配線は、メモリシステムのマザーボード上のデータバスに対する分岐配線を構成しない。したがって、メモリシステムのマザーボード上のデータバスに対する分岐に起因するような信号反射を生じない。更に、個々のメモリモジュール上においてチップデータ端子は直接前記モジュールデータ配線に接続するから、モジュールデータ配線に対する分岐に起因するような信号反射も生じない。そして、メモリモジュールは、メモリアクセスデータバスのバス幅に応じたビット数の並列アクセスが保証されている。これにより、アクセス時間の増大を抑制しながら、信号反射による信号波形の乱れを抑えて信号伝送の信頼性を向上させることが可能になる。
【００１５】
前記複数のモジュールデータ配線を単一のメモリアクセスデータバスと見なす上記観点は、前記複数のメモリチップが並列的にチップ選択制御される、という観点で把握することも可能である。
【００１６】
モジュールデータ端子対やモジュールデータ配線の具体的な態様としては、種々の態様を採用してよい。第１は、前記複数のメモリチップがモジュール基板の長手方向に沿って配列されるとき、前記モジュールデータ端子対はモジュール基板のメモリチップ搭載面における一方の長辺部分と他方の長辺部分とに配置してよい。換言すると、前記モジュールデータ配線を、モジュール基板のメモリチップ搭載面における一方の長辺部分から他方の長辺部分に向けて延在させればよい。更に別の観点では、複数のモジュールデータ配線はモジュール基板の短辺の長さに大凡等しい長さを有するものと把握してよい。これにより、モジュールデータ配線の配線長は必然的に短くなり、配線の寄生容量や配線抵抗が小さくなる。
【００１７】
第２に、前記複数のメモリチップがモジュール基板の長手方向に沿って配列されるとき、前記モジュールデータ端子対は共にモジュール基板の一方の長辺部分に配置してよい。具体的には、前記モジュールデータ配線は同一配線層に往復形成されて対応するモジュールデータ端子対に接続される。また、前記モジュールデータ配線は配線層間孔を介して導通された相互に異なる配線層に形成されて対応するモジュールデータ端子対に接続される。
【００１８】
第３に、前記メモリチップをモジュール基板の両面に搭載してメモリモジュールを構成してよい。
【００１９】
〔２〕メモリモジュールは、モジュール基板と、前記モジュール基板の長手方向に沿って搭載され、夫々複数のチップデータ端子及び複数のチップアドレス端子を有する複数のメモリチップとを備える。前記モジュール基板は前記複数のメモリチップにおける夫々のチップデータ端子に対応して個別に設けられた複数のモジュールデータ端子対と、前記複数のメモリチップに共通のモジュールアドレス端子対と、前記複数のモジュールデータ端子対を夫々直線状に接続する複数のモジュールデータ配線と、前記モジュールアドレス端子対を直線状に接続すると共に交差方向に延在して複数のメモリチップのチップアドレス端子に共通接続するモジュールアドレス配線とを有する。前記複数のモジュールデータ配線は夫々対応する前記チップデータ端子に接続される。
【００２０】
この手段によれば、上記同様、アクセス時間の増大を抑制しながら、信号反射による信号波形の乱れを抑えて信号伝送の信頼性を向上させることが可能になる。特に、モジュールデータ配線と共にモジュールアドレスアドレス配線の配線長短縮に寄与する。
【００２１】
前記モジュールアドレス配線はモジュールアドレス端子対を結合する直線状の配線部分に対して交差方向に延在して複数個メモリチップのチップアドレス端子にアドレス信号を分配するから、前記モジュールアドレス配線にアドレスバッファ回路を介在させ、モジュールアドレス端子対を直線状に接続すると共に前記アドレスバッファ回路の入力端子に接続する第１のモジュールアドレス配線と、前記アドレスバッファ回路の出力端子から複数のチップアドレス端子に共通接続され前記第１のモジュールアドレス配線と交差方向に配置される第２のモジュールアドレス配線とに分けて前記モジュールアドレス配線を構成すれば、モジュールアドレス配線上に無視し得ないインピーダンス不整合点が形成されるのを抑制可能になる。要するに、第１のモジュールアドレス配線上からは第２のモジュールアドレス配線への分岐が見えなくなる。
【００２２】
前記第２のモジュールアドレス配線に対しては、その特性インピーダンスを有する抵抗素子を介して終端電圧端子に接続してよい。これにより、第２のモジュールアドレス配線の端が整合終端されるので、当該配線において信号反射による波形の乱れを抑えることが可能になる。
【００２３】
前記データ端子を少なくとも隣接する端子相互間でモジュールデータ配線の延在方向にずらして配置し、同様に、前記アドレス端子を少なくとも隣接する端子相互間でモジュールアドレス配線の延在方向にずらして配置してよい。チップデータ端子とモジュールデータ配線とのコンタクト、そしてチップアドレス端子とモジュールアドレス配線とのコンタクトが形成し易くなる。
【００２４】
〔３〕前記モジュールデータ配線それ自体に分岐のないことを積極的に表明しようとするなら、前記モジュールデータ配線は一筆書き可能な配線径路を有するものであると把握してよい。
【００２５】
実際の信号反射を考慮すれば、大凡以下の条件を満足すれば不所望な信号反射を生じない。すなわち、前記モジュールデータ配線は一筆書き可能な第１の配線径路とこの第１の配線径路から分岐して前記モジュールデータ端子に接続する第２の配線径路とを有し、前記第２の配線径路の配線径路長は、正常動作を保証すべき信号の状態遷移時間に比べて当該信号が前記第２の配線径路を往復する時間の方が短くなるように設定される。
【００２６】
〔４〕メモリモジュールにおいて、メモリチップの縦横に多数配置されたチップ接続端子とモジュール配線との接続を比較的容易に実現する手段として以下の手段を採用してよい。すなわち、メモリモジュールは、モジュール基板と、前記モジュール基板の長手方向に沿って搭載され、夫々複数のチップ接続端子を有する複数のメモリチップとを備える。前記モジュール基板は前記複数のメモリチップのチップ接続端子に対応して設けられた複数のモジュール接続端子と、前記モジュール接続端子と前記チップ接続端子とを接続するモジュール配線とを有する。
前記モジュール配線は直線状に配置された複数個のチップ接続端子の内の所定のチップ接続端子を迂回して他の所定のチップ接続端子に接続されて成る。
【００２７】
【発明の実施の形態】
《第１のメモリモジュール》
図１は本発明による第１のメモリモジュールの平面図、図２は側面図である。
図１及び図２に示されるメモリモジュール１は、エポキシ樹脂等で成るような概略長方形状のモジュール基板１０の表裏に、複数個のメモリチップ１１、コマンド・アドレスバッファチップ１２、及びＰＬＬチップ１３が夫々実装される。
【００２８】
メモリモジュール１は、モジュール内の配線として、モジュール基板１０の短辺方向に、モジュールデータ配線１５、モジュールコマンド・アドレス配線１６、モジュールクロック配線１７を有し、モジュール基板１０の長辺方向に、モジュールコマンド・アドレス分配配線１９、及びモジュールクロック分配配線２０を有する。モジュールコマンド・アドレス分配配線１９及びモジュールクロック分配配線２０には終端抵抗２２，２３が設けられている。終端抵抗２２，２３はモジュールコマンド・アドレス分配配線１９、モジュールクロック分配配線２０の末端を終端電源に終端しており、接続されている配線の特性インピーダンスもしくは実効的な特性インピーダンスの抵抗値を有している。それら配線１５，１６，１７，１９，２０はモジュール基板１０の表裏に同等に形成されている。尚、メモリモジュール上のマーク２８はメモリモジュール１をコネクタに装着する際、メモリモジュール１の装着方向を指示するものである。
【００２９】
メモリモジュール１はモジュール外部端子として、モジュール基板１０の対向する長辺部分にモジュールデータ端子対２４Ｒ，２４Ｌ、モジュールコマンド・アドレス端子対２５Ｒ，２５Ｌ、及びモジュールクロック端子対２６Ｒ，２６Ｌを有する。それらモジュール外部端子２４Ｒ，２４Ｌ，２５Ｒ，２５Ｌ，２６Ｒ，２６Ｌはモジュール基板１０の表裏に同等に形成されている。
【００３０】
前記モジュールデータ配線１５は左右の対応するモジュールデータ端子対２４Ｒ，２４Ｌを接続する。そしてモジュールデータ配線１５の途中に、メモリチップ１１のメモリデータ端子Ｄｍが接続される。メモリチップ１１は例えば回路基板実装用のバンプ電極をアレイ状に有するフリップチップ（若しくはフリップチップ型半導体集積回路）である。メモリデータ端子Ｄｍは例えばフリップチップの半田バンプ電極とされる。メモリチップ１１においてそのようなメモリデータ端子Ｄｍには○印が付されている。
【００３１】
前記モジュールコマンド・アドレス配線１６は左右の対応するモジュールコマンド・アドレス端子対２５Ｒ，２５Ｌを接続する。そしてモジュールコマンド・アドレス配線１６の途中に、コマンド・アドレスバッファチップ１２のバッファコマンド・アドレス入力端子ＣＡｉが接続される。例えばコマンド・アドレスバッファチップ１２も前記フリップチップであり、前記バッファコマンド・アドレス入力端子ＣＡｉは半田バンプ電極とされ、コマンド・アドレスバッファチップ１２においてそのようなバッファコマンド・アドレス入力端子ＣＡｉは○印が付されている。
【００３２】
前記モジュールクロック配線１７は左右の対応するモジュールクロック端子対２６Ｒ，２６Ｌを接続する。そしてモジュールクロック配線１７の途中に、ＰＬＬチップ１３のＰＬＬクロック入力端子ＣＬｉが接続される。例えばＰＬＬチップ１３はフリップチップであり、ＰＬＬクロック入力端子ＣＬｉは半田バンプ電極とされ、ＰＬＬチップ１３においてそのようなＰＬＬクロック入力端子ＣＬｉは○印が付されている。
【００３３】
前記モジュールコマンド・アドレス分配配線１９はモジュール基板１０の長辺方向に沿って敷設され、その中間部分が前記コマンド・アドレスバッファチップ１２のバッファコマンド・アドレス出力端子ＣＡｊに接続される。同様にモジュールクロック分配配線２０はモジュール基板１０の長辺方向に沿って敷設され、その中間部分がＰＬＬクロック出力端子ＣＬｊに接続される。前記バッファコマンド・アドレス出力端子ＣＡｊ及びＰＬＬクロック出力端子ＣＬｊは三角形で示された出力バッファの出力端子が接続されているようにシンボリックに表示されている。
【００３４】
前記メモリチップ１１のコマンド・アドレス入力用のメモリコマンド・アドレス端子（図示せず）は前記モジュールコマンド・アドレス分配配線１９に接続され、また、前記メモリチップ１１のクロック入力用のメモリクロック端子（図示せず）及びバッファチップ１２のクロック入力用のバッファクロック端子（図示せず）は前記モジュールクロック分配配線２０に接続される。メモリチップ１１及びバッファチップ１２はＰＬＬチップ１３からモジュールクロック分配配線２０を介して供給されるクロック信号に同期して、メモリ動作及びラッチ動作が可能にされる。
【００３５】
なお、図１では前記メモリコマンド・アドレス端子、メモリクロック端子、バッファクロック端子、及びチップ電源端子は明示的に図示していない。また、図１において動作電源用のモジュール電源端子は符号２０２Ｌ，２０２Ｒで示される。
【００３６】
図３には前記メモリモジュール１におけるメモリチップに関する布線の例が示される。モジュール基板１０は、表裏夫々について第１層（表層）及び第２層（内層）の２層配線構造を有し、第１層の配線は実線で示し、第２層の配線は破線で示す。図において○印はメモリチップのバンプ電極のような外部端子、●印は配線層のヴィア（層間孔）である。図のメモリチップはシンクロナスＤＲＡＭを一例とするものであり、Ａ０〜Ａ１３はアドレス、Ｄ０〜１５はデータ、ＣＬＫ，／ＣＬＫは２相クロックである。ＣＫＥはクロックイネーブル、ＤＭＬ，ＤＭＵはデータマスク、／ＣＳはチップ選択、／ＲＡＳはロウアドレスストローブ、／ＣＡＳはカラムアドレスストローブ、／ＷＥはライトイネーブル、ＤＱＳＬ，ＤＱＳＵはデータストローブ、のアクセス制御信号若しくはコマンド信号である。図３に示されるＶＣＣＱ，ＶＳＳＱ，ＶＣＣ，ＶＳＳ，ＶＳＳＱは電源端子である。
【００３７】
モジュールコマンド・アドレス分配配線１９及びモジュールクロック分配配線２０はモジュール基板１０上のモジュールデータ配線１５に直交する形で布線される。図３より明かなように、それぞれの信号配線１９，２０はメモリチップ１１の対応端子と一筆書き可能な配線径路を介して接続される。この一筆書き配線径路によれば、モジュールコマンド・アドレス分配配線１９及びモジュールクロック分配配線２０それ自体に分岐のないことは明らかである。
【００３８】
不所望な信号反射の抑制という観点からすれば、前記一筆書き径路は最適であるが、全ての配線分岐を否定するものではない。大凡以下の条件を満足すれば不所望な信号反射を生じない。すなわち、Ｄ０，Ｄ１等のためのモジュールデータ配線１５はモジュール基板１０の第２層の配線層に形成されており、ヴィア（層間孔）を介してメモリチップ１１のメモリデータ端子Ｄｍに接続するとき、ヴィアの部分が僅かに分岐部を形成する。したがって、モジュールデータ配線１５は一筆書き可能な第１の配線径路になるがこの第１の配線径路から分岐してメモリデータ端子Ｄｍに接続するヴィアの部分が第２の配線径路を構成することになる。このとき、前記第２の配線径路の配線径路長は、例えば正常動作を保証すべき信号の状態遷移時間に比べて当該信号が前記第２の配線径路を往復する時間の方が短くなるように設定されていればよい。要するは、信号反射の点で無視し得るほど信号径路の短い分岐部分は実質的に一筆書き配線径路の一部と見なし得てもよい。
【００３９】
図３のＤ０，Ｄ１のように前記メモリデータ端子を少なくとも隣接する端子相互間でモジュールデータ配線の延在方向にずらして配置すると、メモリデータ端子Ｄｍとモジュールデータ配線１５とのコンタクトが形成し易くなる。
【００４０】
図４は本発明に係るメモリモジュール１を有するメモリシステムの平面図、図５にはメモリシステムの正面図である。
【００４１】
同図に示されるメモリシステムは、特に制限されないが、マザーボード１０１にメモリコントローラ１０２、コネクタ１０４Ａ，１０４Ｂ、終端抵抗１０５、１０６、信号配線１０７、電源配線１０８、終端電圧電源配線１０９を有し、コネクタ１０４Ａ，１０４Ｂに、例えば前記メモリモジュール１が装着されて構成される。
【００４２】
前記信号配線１０７は、図４に例示されるデータ信号配線１１２、アドレス・コマンド信号配線１１３、クロック信号配線１１７から構成されている。前述のように一つのメモリモジュール１の同一の面に搭載されているメモリチップ１１のメモリアドレス・コマンド入力端子とアドレス・コマンドバッファチップ１２のアドレス・コマンド信号出力端子はそれぞれモジュールアドレス・コマンド分配配線１９によって接続されており、メモリモジュール１上のメモリチップ１１はアドレス・コマンド信号を前記アドレス・コマンドバッファチップ１２からモジュールアドレス・コマンド分配配線１９を介して受取る。また、一つのメモリモジュール１の同一の面に搭載されているメモリチップ１１のクロック入力端子とアドレス・コマンドバッファチップ１２のクロック入力端子とＰＬＬチップ１３のクロック出力端子はそれぞれクロック分配配線２０によって接続されており、メモリチップ１１とアドレス・コマンドバッファチップ１２はクロック信号をＰＬＬチップ１３からクロック分配配線２０を介して受取る。
【００４３】
図４に例示されるように、複数個のメモリモジュール１はマザーボード１０１上で平行に配置され、メモリモジュール１は左右のコネクタ１０４によって相互に直列形態で接続される。図５に例示されるように、コネクタ１０４Ａ，１０４Ｂはマザーボード１０１からメモリモジュール１に電源を供給するための電源配線１０８を持ち、また隣り合うメモリモジュールの信号端子間を接続する信号配線１０７（１１２，１１３，１１７）を持っている。マザーボード上で信号配線１０７はメモリコントローラ１０２の下を通り、複数のメモリモジュール１１内をコネクタ１４を介して通過し、その両端あるいは少なくとも片側の端には前記終端抵抗１０５、１０６を介して終端電圧電源配線１０９において所定の電圧ＶＴＴに終端されている。
【００４４】
図５に示されるように、前記メモリコントローラ１０２の信号端子はメモリコントローラ１０２の下においてメモリコントローラ１０２の下を通過する信号配線１０７に接続している。図４のように、メモリモジュール１上のメモリチップ１１のデータ端子はメモリモジュール１を通過するデータ信号配線１１２に接続している。なおアドレス・コマンド信号配線１１３及びクロック信号配線１１７に対してはメモリコントローラ１０２側の終端抵抗１１４は無くてもよい。メモリモジュール１上のアドレス・コマンドバッファ１２のアドレス・コマンド入力端子はメモリモジュール１を通過するアドレス・コマンド信号配線１１３にそれぞれ接続している。ここでメモリチップ１１のデータ端子数をｎ、メモリモジュール１の片面に搭載されているメモリチップ１１の数をｍとすると、図４のメモリシステムはｍ×ｎのデータ信号配線１１２を有しており、１回のアクセスにおいてはメモリコントローラ１０２が発生するコマンド信号のうちのチップセレクト信号により複数のメモリモジュールの内の一つのメモリモジュールの片面に搭載されているｍ個のメモリチップ１１が選択されるようになっている。
【００４５】
図６は図４及び図５のメモリシステムの概略的な等価回路図であり、特に１本のデータ信号配線系を示している。このデータ信号配線系を回路的に見ると、主に終端電源１０９、終端抵抗１０５，１０６、マザーボードのデータ信号配線１１２、コネクタ１０４Ａ，１０４Ｂ、メモリモジュール１のモジュールデータ配線１５が直列に接続されている。ここでマザーボード１０１のデータ信号配線１１２及びメモリモジュールのモジュールデータ配線１５の全体の長さは数１０ｍｍとなるので、回路的には伝送線として扱われる。そしてマザーボード１０１のデータ信号配線１１２の終端抵抗１０５側の片端にはメモリコントローラ１０２のメモリコントローラＩ／Ｏ端子１２８があり、メモリコントローラ１０２の出力回路１２３の出力容量及びメモリコントローラ１０２の入力回路１２４の入力容量等がメモリコントローラＩ／Ｏ負荷容量１２５として見えている。また同様に各メモリモジュール１のデータ信号配線１５の途中にはメモリチップ１１のデータ端子（Ｉ／Ｏ端子）１２９があり、メモリチップ１１の出力回路１２０の出力容量及び入力回路１２１の入力容量等がメモリＩ／Ｏ負荷容量１２２として見えている。メモリコントローラ出力回路１２３及びメモリチップ１１の出力回路１２０において回路方式はプッシュプル型、オープンドレイン型などが考えられるがここでは特に問わない。また、特に図示はしないが、例えばスルーレートを制御する機構や、出力インピーダンスを制御する機構があってもよい。このデータ信号配線系において両側が終端抵抗で終端されているのは、メモリコントローラ出力回路１２３からメモリチップ１１の入力回路１２１へ伝送される信号とメモリチップ１１の出力回路１２０からメモリコントローラ入力回路１２４へ伝送される信号の両方に対して反射を防ぐ事が目的である。従って、メモリコントローラ１０２のアドレス出力やコマンド出力のような一方向のみの信号伝達径路に対しては遠端にだけ終端抵抗を配置してよく、前述のように、図４の終端抵抗１１４は省略しても差し支えない。
【００４６】
図７はコネクタ１０４Ａ，１０４Ｂのデータ配線部分を概略的に示す縦断面図である。コネクタ１０４Ａは一方の側面に１条の水平溝を有し、この水平溝の内面の上面及び下面にコネクタ端子列１３０が形成されている。コネクタ端子列１３０はコネクタ端子毎にコネクタ内配線１３５を介してデータ信号配線１１２の対応配線に接続される。コネクタ１０４Ｂは両側面に夫々１条の水平溝を有し、この水平溝の内面の上面及び下面にコネクタ端子列１３１，１３２が形成されている。ここのコネクタ端子列１３１の端子とコネクタ端子列１３２の端子とは対応端子同士がコネクタ内配線１３３，１３４によって直列に接続されている。
【００４７】
図８はコネクタ１０４Ａ，１０４Ｂの電源配線部分を概略的に示す縦断面図である。マザーボード１０１には電源配線１０８が設けられ、前記電源配線１０８には、コネクタ端子列１３０に含まれる電源コネクタ端子がコネクタ内配線１３７を介して接続され、コネクタ端子列１３１に含まれる電源コネクタ端子がコネクタ内配線１３８を介して接続され、コネクタ端子列１３２に含まれる電源コネクタ端子がコネクタ内配線１３９を介して接続される。電源に関しても図７の接続を採用する事は可能であるが、図８の接続形態を採用した方がメモリチップ１１などに対する電源供給が安定化する。前記コマンド・アドレス配線１１３に関しても電源配線１３６と同じようにコネクタ１０４Ａ，１０４Ｂのコネクタ端子列１３０，１３１，１３２に接続してもよい。
【００４８】
図９はコネクタ１０４Ａ，１０４Ｂに上記メモリモジュール１を装着する際の斜視図である。前記コネクタ１０４Ａ，１０４Ｂに上記メモリモジュール１を装着するには、図９のように、メモリモジュール１の端子列がコネクタ１０４Ａ，１０４Ｂの端子列１３０，１３１に挿入するように差し込む。このときコネクタのマーク１４０はメモリモジュール１の面の向きや方向を指示するためのもので、メモリモジュール１の装着方向指示マーク２８とコネクタのマーク１４０が最も近づくようにメモリモジュール１の面と方向を合わせる。
【００４９】
図１０はコネクタ１０４Ａ，１０４Ｂに上記メモリモジュール１を装着した時の断面図である。図１０では便宜上、メモリモジュール１の上側のメモリチップに接続する径路を信号径路とし、メモリモジュール１の下側のメモリチップに接続する径路を電源径路としている。データ信号径路はコネクタ１０４Ａ，１０４Ｂ及びメモリモジュール１を分岐せずに通過する配線径路とされる。また各メモリモジュール１の電源配線もマザーボード１０１の電源配線１０８とそれぞれ装着されているコネクタ１０４Ａ，１０４Ｂを介して接続されるので、十分な電力供給を実現でき、電源の電圧降下を防止する事ができる。
【００５０】
上記メモリモジュールによれば以下の作用効果を得ることができる。上記メモリモジュール１によれば、図４より明らかなように、メモリモジュール１上のモジュールデータ配線１５は、マザーボード１０１上のデータ信号配線１１２と共にメモリアクセスデータバスを構成するから、複数個のメモリモジュール１を直列させたメモリシステムでは、各メモリモジュール１のモジュールデータ配線１５が一連に接続され、個々のモジュールデータ配線１５は、メモリシステムのマザーボード１０１上のデータ信号配線１１２に対する分岐配線を構成しない。したがって、メモリシステムのマザーボード１０１上のデータ信号配線１１２に対する分岐に起因するような信号反射を生じない。例えば、図１１及び図１２のＳＳＴＬインタフェースを有する比較例に係るメモリシステムの場合には、マザーボード上のバスに対してメモリモジュールは分岐接続されているから、各分岐毎にスタブ抵抗を配置して不所望な信号反射に対処しようとしている。このため比較例ではマザーボード上のバスそれ自体の遅延成分が大きくなって高速動作が妨げられてしまう。図１のメモリモジュールを用いたメモリシステムではマザーボード上の信号配線の不所望な負荷は大きくならず、信号反射を阻止する構成が高速動作を妨げることはない。
【００５１】
更に、個々のメモリモジュール１上において、メモリチップ１１のデータ端子Ｄｍは直接前記モジュールデータ配線１５に接続するから、モジュールデータ配線１５に対する分岐に起因するような信号反射も生じない。
【００５２】
そして、メモリモジュール１は、メモリアクセスデータバスのバス幅に応じたビット数の並列アクセスが保証されている。これにより、アクセス時間の増大を抑制しながら、信号反射による信号波形の乱れを抑えて信号伝送の信頼性を向上させることが可能になる。図１３及び図１４に示される比較例の場合にはメモリモジュール上で複数のメモリチップはモジュール内データバスを共有し、メモリモジュールはシリアルバスに直列的に接続され、当該メモリモジュールはシリアルバスに分岐接続されていないから分岐に起因する信号反射は実質的に生じないが、バスが長くなって配線負荷が増大するために、高速アクセスには限界がある。
【００５３】
モジュールデータ端子対２４ｌ、２４Ｒやモジュールデータ配線１５の態様として、前記複数のメモリチップ１１がモジュール基板１０の長手方向に沿って配列されるとき、前記モジュールデータ端子対２４Ｌ，２４Ｒはモジュール基板１０のメモリチップ搭載面における一方の長辺部分と他方の長辺部分とに配置する。換言すると、前記モジュールデータ配線１５を、モジュール基板１０のメモリチップ搭載面における一方の長辺部分から他方の長辺部分に向けて延在させる。
これにより、モジュールデータ配線１５の配線長は必然的に短くなり、配線の寄生容量や配線抵抗が小さくなる。
【００５４】
モジュールデータ配線１５をモジュール基板１０の短辺方向に直線状に敷設し、モジュールコマンド・アドレス配線１６，２０を概略十文字に敷設するから、モジュールデータ配線と共にモジュールコマンド・アドレス配線の配線長短縮に最適である。
【００５５】
また、モジュールアドレス端子対２５Ｒ、２５Ｌを結合する前記モジュールコマンド・アドレス配線１６は、コマンド・アドレスバッファチップ１２を介してコマンド・アドレス分配配線１９と分離されているから、モジュールコマンド・アドレス配線１６上に無視し得ないインピーダンス不整合点が形成されることも阻止可能である。
【００５６】
前記モジュールコマンド・アドレス分配配線１９配線に対しては、その特性インピーダンスを有する抵抗素子２２，２３で終端することによって、モジュールコマンド・アドレス配線１９の端が整合終端され、当該配線１９において信号反射による波形の乱れを極力抑えることが可能になる。
【００５７】
ここで、上記メモリモジュール１を採用したメモリシステムにおけるデータ信号波形のシミュレーション結果を説明する。
【００５８】
先ず、比較例として、図１５には図１１の形式のメモリシステムにおけるＳＳＴＬのシミュレーション回路が示される。図１６の（Ａ）には図１５のシミュレーション回路におけるライト時のＳＳＴＬ信号波形シミュレーションの結果が示される。図１６の（Ｂ）には図１５のシミュレーション回路におけるリード時のＳＳＴＬ信号波形シミュレーションの結果が示される。図１１のような回路形式のＳＳＴＬでは高速動作や分岐配線が長い場合には受信端の信号波形に乱れが生じる場合がある。
【００５９】
図１７には図４で説明したようなメモリシステムのデータ信号に関するシミュレーション回路が例示される。ここで、ライト動作シミュレーションの時、ドライバ２０１０はメモリコントローラ１０２にあり、リード動作シミュレーションの場合は各メモリモジュールにあるとする。ドライバ２０１０は出力抵抗２００９を有するプッシュプル型出力回路を想定している。ここでは出力抵抗を５０Ωとしている。また終端抵抗Ｒｔはデータ信号配線の実効的特性インピーダンスとほぼ同じ値にしている。メモリコントローラ側の終端抵抗５５Ωはメモリコントローラと近端メモリモジュールの間の伝送線の特性インピーダンスとほぼ同じ値にしている。
【００６０】
図１８の（Ａ）は図１７のシミュレーション回路（図４で説明したメモリシステム）におけるライト動作のシミュレーション結果である。メモリチップに入力されるデータ信号ｂＱＲ０〜３（２００１〜２００４）を見ると、比較例である図１６の（Ａ）に示されるライト動作のシミュレーション結果におけるメモリチップに入力されるデータ信号ｂＱＲ０〜３（２１０１〜２１０４）と比べて波形の乱れが小さい事がわかる。図１８の（Ｂ）は図１７のシミュレーション回路（図４で説明したメモリシステム）におけるリード動作のシミュレーション結果である。図中ＤＱＲＳＩＮ１〜ＤＱＲＳＩＮ４は夫々メモリチップのデータ信号ｂＱＲ０〜３（２００１〜２００４）を出力させた時にそれぞれメモリコントローラに入力されるデータ信号ＤＱＲＳＩＮ１〜４（２００６）である。図１６の（Ｂ）の比較例に係るメモリシステムのリード動作のシミュレーション結果におけるメモリチップで入力されるデータ信号ＤＱＲＳＩＮ１〜４（２１０６）と比べると、波形の乱れが小さい事がわかる。出力抵抗を１５Ωにした系においても同様に良好な波形が得られる。この場合には消費電力は増えるが論理振幅を大きくできる効果がある。
【００６１】
《第２のメモリモジュール》
図１９には本発明に係る第２のメモリモジュールの断面が示される。図１９の（Ａ）は１バンク形式のメモリモジュールにおけるデータ信号配線に関する断面図である。本メモリモジュール２においてモジュールデータ端子対２４Ｌ，２４Ｒはモジュール基板１０の一方の長辺部分に沿って両面に配置される。モジュールデータ配線１５は貫通孔２００を介してモジュールデータ端子対２４Ｒ，２４Ｌを接続している。モジュールデータ配線１５は第１のメモリモジュール１と同じように一筆書きの配線径路をもち、モジュールデータ配線１５とメモリチップ１１のチップデータ端子Ｄｍとの間には前記ヴィア（層間孔）によって形成されるような実質的に無視し得るほど小さな分岐を生じている。この分岐部分は前述より明らかな如く不所望な信号反射の要因にはならない。
【００６２】
図１９の（Ｂ）は２バンク形式のメモリモジュールの場合における信号配線に関する断面図である。図１９の（Ａ）のメモリモジュール２では１本のモジュールデータ配線１５はモジュール１０の片面に設置されている一つのメモリチップ１１のメモリデータ端子Ｄｍに接続されているのに対し、図１９の（Ｂ）のメモリモジュールでは、１本のモジュールデータ配線１５はモジュール基板１０の両面に設置されているメモリチップ１１，１１のメモリデータ端子Ｄｍ，Ｄｍに一筆書き接続されている。
【００６３】
図１９の（Ｃ）はメモリモジュール２の電源配線に関する断面図である。モジュール電源配線２０１は、メモリチップ１１のチップ電源端子Ｄｐに配線されているが、一筆書き配線径路で接続する必要はなく、モジュール電源端子２０２Ｌ、２０２Ｒから夫々分岐する如く延在されている。なおモジュールコマンド・アドレス配線１６やモジュールクロック配線１７はモジュール電源配線２０１と同様に扱ってもよいし、図１のようにモジュールデータ配線１５と同様に扱ってもよい。
【００６４】
図２０の（Ａ）は第２のメモリモジュール２のためのコネクタ２１０を信号配線に着目して示す。コネクタ２１０は一条の垂直溝を有し、垂直溝の左右内面にコネクタ端子列が紙面の表裏方向に形成され、図では代表してコネクタ端子２１１，２１２が示されている。マザーボード上のデータ信号配線１１２はコネクタ端子２１１、２１２に接続され、そこでで分断されている。
【００６５】
図２０の（Ｂ）は第２のメモリモジュール２のためのコネクタ２１０を電源配線に着目して示す。電源用のコネクタ端子として代表的に示されたコネクタ端子２１３，２１４は、電源配線１０８から分岐された分岐配線２１５，２１６に夫々接続されており、電源配線１０８は途中で電気的に分断されていない。
【００６６】
図２１の（Ａ）にはメモリモジュール２を装着したメモリシステムの断面が信号配線に関して示される。同図に示されるメモリシステムにおいて、メモリモジュール２がコネクタ２１０に装着されると、コネクタ２１０で分断されたデータ信号配線１１２が、メモリモジュール２のモジュールデータ配線１５を介して繋がる。
【００６７】
図２１の（Ｂ）にはメモリモジュール２を装着したメモリシステムの断面が電源配線に関して示される。本メモリシステムにおいてはメモリモジュール２がコネクタ２１０に装着されると、メモリモジュール２のモジュール電源端子がコネクタ２１０の電源コネクタ端子２１３，２１４を介してマザーボード１０１の電源配線１０８に接続する。尚、前記コマンド・アドレス信号配線１１３は、図２０の（Ｂ）の電源配線１０８と同じように、マザーボード１０１のコマンド・アドレス信号線１１３からコネクタ２１０を介してメモリモジュール２に接続してもよいし、もちろん図２１の（Ｂ）のように接続してもよい。
【００６８】
第２のメモリモジュール２によっても、上記同様に、不所望な信号反射の原因になる分岐を作らず、配線長の増大を招くことなく、マザーボード１０１のデータ信号配線にメモリチップを電気的に接続させることがができる。
【００６９】
《第３のメモリモジュール》
図２２は本発明に係る第３のメモリモジュールの平面図である。同図に示されるメモリモジュール３において、モジュールデータ端子対２４Ｌ，２４Ｒはモジュール基板１０の同じ面の同じ辺で隣り合うように配置され、当該端子対２４Ｌ，２４Ｒは往復的に敷設されたモジュールデータ配線１５によって結合され、そのモジュールデータ配線１５の途中で一つのメモリチップ１１のメモリデータ端子Ｄｍに一筆書き接続されている。
【００７０】
図２３は第３のメモリモジュール３をコネクタで接続する形態を例示する。図２３の（Ａ）は図２２のモジュールデータ端子２４Ｌの位置での縦断面を想定し、図２３の（Ｂ）は図２２のモジュールデータ端子２４Ｒの位置での縦断面を想定している。図２３の（Ａ）においてデータ信号配線１１２はマザーボード１０１からコネクタ３００のデータコネクタ端子３０１Ｌ及びモジュールデータ端子２４Ｌを介してメモリモジュール３のモジュールデータ配線１５に接続される。
前記モジュールデータ配線１５はモジュール基板１０上で径路が折り返され、図２３の（Ｂ）に例示されるように、その隣のモジュールデータ端子２４Ｒに至り、コネクタ３００のデータコネクタ端子３０１Ｒからマザーボード１０１のデータ信号配線１１２に導通する。マザーボード１０１上の電源配線１０８との接続態様については特に図示はしないが、図２１の（Ｂ）と同様に、マザーボード１０１の電源配線１０８からコネクタを介してメモリモジュール３のモジュール電源端子に接続すればよい。
【００７１】
第３のメモリモジュール３によっても、上記同様に、分岐を作ることなくまた配線長の増大を招くことなくデータ信号配線にメモリチップを接続する事ができる。
【００７２】
《ダミーメモリモジュール》
図２４には第１のメモリモジュール１と共に利用可能なダミーメモリモジュール１Ａの平面図、図２５にはダミーメモリモジュールの側面図が示される。同図に示されるダミーメモリモジュール１Ａは図１のメモリモジュール１に対してメモリチップ１１、コマンド・アドレスバッファチップ１２、ＰＬＬチップ１３、モジュールコマンド・アドレス分配配線１９、モジュールクロック分配配線２０、終端抵抗２２，２３を省略した構成を備える。換言すれば、ダミーメモリモジュール１Ａは、モジュール基板１０に、２４Ｌ、２５Ｒで代表されるモジュール端子対、モジュールデータ配線１５、モジュールコマンド・アドレス配線１６、及びモジュールクロック配線１７を有する。図２４に示されるダミーメモリモジュール１Ａは図５及び図４で説明したメモリシステムにおいて、メモリモジュール１の代わりにコネクタ１０４にＡ，１０４Ｂに装着して利用すれば、信号線１１２，１１３，１１７の経路に分岐を作ることなくまた配線長の増大を招くことなく、メモリシステムのメモリ容量を変更することが可能になる。
【００７３】
特に図示はしないが、ダミーメモリモジュール１Ａ上の配線１５，１６，１７にチップ１１，１２，１３の入力容量を再現したダミー容量を設ければ、実効的特性インピーダンスを乱さず、波形の乱れを更に抑える事が可能になる。
【００７４】
図２６は第２のメモリモジュール２と共に利用可能なダミーメモリモジュール２Ａを示し、（Ａ）はａ−ａ断面図、（Ｂ）は拡大表面図、（Ｃ）は拡大裏面図である。図２６のダミーメモリモジュール２Ａは、図１９に示されるメモリモジュール２に対してメモリチップ１１等のデバイスが搭載されていない構成を有する。要するに、モジュール基板１０の表裏に２４Ｌ，２５Ｒで代表されるモジュール端子対、１５で代表されるモジュール配線、モジュール配線の貫通孔２００によって構成されている。図２１のメモリシステムにおいてメモリモジュール２の代わりに前記ダミーメモリモジュール２Ａを用いれば、分岐を作ることなく、また配線長の増大を招くことなく、メモリシステムのメモリ容量を変更する事が可能になる。
【００７５】
図２７には第３のメモリモジュール３と共に利用可能なダミーメモリモジュール３Ａが示される。同図に示されるメモリモジュール３Ａは、図２２に示されるメモリモジュール３に対してメモリチップ１１等のデバイスが搭載されていない構成を有する。要するに、モジュール基板１０の表面に２４Ｌ，２５Ｒで代表されるモジュール端子対、１５で代表されるモジュール配線が設けられて構成されている。第３のメモリモジュール３の代わりにダミーメモリモジュール３Ａを用いれば、分岐を作ることなく、また配線長の増大を招くことなく、メモリシステムのメモリ容量を変更する事が可能になる。
【００７６】
《終端用メモリモジュール》
図２８は第１のメモリモジュール１に終端抵抗を搭載して成る終端用のメモリモジュール１Ｂを示し、（Ａ）は部分平面図、（Ｂ）は側面図である。図２８に示されるメモリモジュール１Ｂは、図１のモジュール端子対２４Ｌ，２４Ｒ等の一方のモジュール端子２４Ｒ等を取り除き、残りのモジュール端子２４Ｌなどに接続されたモジュールデータ配線１５などに終端抵抗１０６Ａを接続し、この終端抵抗１０６Ａに終端電源端子３０を接続して構成される。図２８の（Ｂ）に示されるようにモジュール基板１０の裏面側も同様に構成される。
【００７７】
図２９は図２４のダミーメモリモジュール１Ａに対応される終端用のダミーメモリモジュール１Ｃを示す。図２４のダミーメモリモジュールに対してモジュール端子対２４Ｌ，２４Ｒ等の一方のモジュール端子２４Ｒ等を取り除き、残りのモジュール端子２４Ｌなどに接続されたモジュールデータ配線１５などに終端抵抗１０６Ａを接続し、この終端抵抗１０６Ａに終端電源端子３０を接続して構成される。
【００７８】
図４のメモリシステムにおいて前記メモリモジュール１の代わりに図２８に示されるメモリモジュール１Ｂ又は図２９に示されるメモリモジュール１Ｃを用いれば、マザーボード１０１上の終端抵抗１０６を使うことなく、マザーボード１０１上の信号配線１１２、１１３、１１７をメモリモジュール上で終端できる。
【００７９】
図３０は図１９の（Ａ）に示されるメモリモジュール２に終端抵抗を搭載して成る終端用のメモリモジュール２Ｂを示し、（Ａ）はａ−ａ断面図、（Ｂ）は拡大表面図、（Ｃ）は拡大裏面図である。図３０に示されるメモリモジュール２Ｂは、図１９のモジュール端子対２４Ｌ，２４Ｒ等の一方のモジュール端子２４Ｒ等を取り除き、残りのモジュール端子２４Ｌなどに接続されたモジュールデータ配線１５などに終端抵抗１０６Ａを接続し、この終端抵抗１０６Ａに終端電源端子３０を接続して構成される。
【００８０】
図２１のメモリシステムにおいてメモリモジュール２の代わりに前記終端用メモリモジュール２Ｂを利用すれば、マザーボード１０１上の終端抵抗１０６を使うことなく、信号配線１１２をメモリモジュール上で終端する事が可能となる。
別の信号配線１１３，１１７についても同様の構成を採用する事が可能である。
【００８１】
図３１は図２２に示されるメモリモジュール３に終端抵抗を搭載して成る終端用のメモリモジュール３Ｂを示す。図３１に示されるメモリモジュール３Ｂは、図２２のモジュール端子対２４Ｌ，２４Ｒ等の一方のモジュール端子２４Ｒ等を取り除き、残りのモジュール端子２４Ｌなどに接続されたモジュールデータ配線１５などに終端抵抗１０６Ａを接続し、この終端抵抗１０６Ａに終端電源端子３０を接続して構成される。図２２に示されるメモリモジュール３の代わりに前記終端用メモリモジュール３Ｂを利用すれば、マザーボード１０１上の終端抵抗１０６を使うことなく、信号配線１１２などをメモリモジュール上で終端する事が可能となる。
【００８２】
《コネクタのその他の形態》
図３２及び図３３には図７及び図８の前記コネクタ１０４Ａ，１０４Ｂの別の形態が例示される。図３２はデータ信号線１１２に接続する部分を断面で４示し、図３３は電源線１０８に接続する部分を断面で示す。コマンド、アドレス信号線１１３、クロック信号線１１７に接続する部分は例えば図３３のように構成される。
【００８３】
要するに、図３２、図３３の構成は図７、図８のコネクタ１０４Ａ，１０４Ｂを上下２分割で着脱可能に構成して、メモリモジュール１、１Ａ，１Ｂの装着を容易化したものである。
【００８４】
即ち、コネクタ１０４Ａを１０４Ａａと１０４Ａｂに２分割し、分割片１０４Ａａの底面には凸条に形成された１条のコネクタ端子部１０４Ａｐが設けられ、分割片１０４Ａｂの上面には凹条に形成された１条のコネクタ端子部１０４Ａｇが設けられる。同様に、分割片１０４Ｂａの底面には凸条に形成された２条のコネクタ端子部１０４Ｂｐ１，１０４Ｂｐ２が設けられ、分割片１０４Ｂｂの上面には凹条に形成された２条のコネクタ端子部１０４Ｂｂ１，１０４Ｂｇ２が設けられる。
【００８５】
図３２において、前記コネクタ端子部１０４Ａｐ、１０４Ａｇのデータ信号線１１２に対応する部分では、コネクタ内蔵配線１３５ａ，１３５ｂによってデータ信号配線１１２がコネクタ端子列１３０の対応端子に導通可能にされる。また、図３３において、前記コネクタ端子部１０４Ａｐ、１０４Ａｇの電源配線１０８に対応する部分ではコネクタ内蔵配線１３７ａ，１３７ｂによって電源配線１０８がコネクタ端子列１３０の対応端子に導通可能にされる。コマンド・アドレス信号配線１１３、クロック信号線１１７に接続するコネクタ１０４Ａａ，１０４Ａｂの部分も図３３の場合と同様にされる。
【００８６】
更に、図３２に示されるようにコネクタ１０４Ｂの分割片１０４Ｂａにおけるコネクタ端子列１３１と１３２のデータ信号線１１２に対応する対応端子はコネクタ内蔵配線１３３，１３４によって相互に導通され、実質的に図７と同様に構成される。また、図３３において、前記コネクタ端子部１０４Ｂｐ１、１０４Ｂｇ１の電源配線１０８に対応する部分ではコネクタ内蔵配線１３８ａ，１３８ｂによって電源配線１０８がコネクタ端子列１３１の対応端子に導通可能にされる。同様に、前記コネクタ端子部１０４Ｂｐ２、１０４Ｂｇ２の電源配線１０８に対応する部分ではコネクタ内蔵配線１３９ａ，１３９ｂによって電源配線１０８がコネクタ端子列１３２の対応端子に導通可能にされる。コマンド・アドレス信号配線１１３、クロック信号線１１７に接続するコネクタ１０４Ｂａ，１０４Ｂｂの部分も図３３の場合と同様にされる。
【００８７】
図３２及び図３３のコネクタを用いたメモリシステムにメモリモジュールを装着する作業は次の通りである。例えば、メモリモジュール１の左右のモジュール端子にコネクタ分割片１０４Ａａのコネクタ端子列１３０とコネクタ分割片１０４Ｂａのコネクタ端子列１３１を結合する。続けて次のメモリモジュール１の左右のモジュール端子にコネクタ分割片１０４Ｂａのコネクタ端子列１３２とコネクタ分割片１０４Ｂａのコネクタ端子列１３１を結合する。このようにして、必要な数のメモリモジュールを横に直列に結合した後、メモリモジュールに結合されたコネクタ分割片１０４Ａａのコネクタ端子１０４Ａｐを対応するコネクタ分割片１０４Ａｂのコネクタ端子１０４Ａｇに結合すると共に、メモリモジュールに結合されたコネクタ分割片１０４Ｂａのコネクタ端子１０４Ｂｐ１，１０４Ｂｐ２を対応するコネクタ分割片１０４Ｂｂのコネクタ端子１０４Ｂｇ１，１０４Ｂｇ２に結合する。これにより、メモリモジュールの設置作業に必要となる空間がメモリシステムの上方空間のみとなるので、メモリシステムの周囲に他の装置を設置したり、メモリシステムを壁で囲まれた場所に設置する事ができる。
【００８８】
図３４にはコネクタの機能を一部備えたメモリモジュールの例が示される。同図に示されるメモリモジュール１Ｃは、図１のメモリモジュール１に、図３３のコネクタ端子列１３２に相当する機能を持つコネクタ端子列１３２Ｅと前記コネクタ端子部１０４Ｂｐ２に相当する機能を持つコネクタ端子部１０４ＢｐＥとを付加して構成される。コネクタ端子列１３２Ｅはモジュールデータ配線１５に接続され、コネクタ端子部１０４ＢｐＥはモジュール電源配線、モジュールコマンド・アドレス配線１６、及びモジュールクロック配線１７に接続される。前記コネクタ端子部１０４ＢｐＥに対応してマザーボード１０１にはコネクタ１０４Ｂが配置される。図３４の構成を採用することにより、メモリモジュール設置作業において図３２及び図３３の構成に比べてメモリモジュールをマザーボードに接続する作業量を低減できる。更にメモリシステムの部品点数も削減でき、メモリシステムの低コスト化に寄与することも可能であると考えられる。
【００８９】
図３５はメモリモジュール１に適用可能な別の形態のコネクタをデータ信号線１１２に接続する部分の断面で示す。コネクタ１５４，１５５，１５６は、夫々上向きの凹溝に形成されたコネクタ端子１５４Ａ，１５５Ａ，１５６Ａを有し、メモリモジュール１を起立させて支持することができる。コネクタ１５７は下向きの凹溝に形成されたコネクタ端子１５７Ａ，１５７Ｂを有し、起立された一対のメモリモジュール１に挿入される。マザーボード１０１上データ信号配線１１２は、コネクタ内配線１５４ａ，１５４ｂを介してコネクタ端子１５４Ａに、コネクタ内配線１５５ａ，１５５ｂを介してコネクタ端子１５５Ａに、コネクタ内配線１５６ａ，１５６ｂを介してコネクタ端子１５６Ａに、コネクタ内配線１５７ａ，１５７ｂを介してコネクタ端子１５７Ａ、１５７Ｂに、夫々結合する。したがって、コネクタ１５４，１５５，１５７にメモリモジュール１を装着すると、配線１５４ａ，１５７ａ，１５６ａが夫々データ信号線１１２に導通し、配線１５４ｂ，１５７ｂ，１５６ｂが夫々データ信号線１１２に導通する。メモリモジュール１は分岐を有すること無くデータ信号配線１１２に導通可能になる。
【００９０】
図３６はメモリモジュール１に適用可能な更に別の形態のコネクタをデータ信号線１１２に接続する部分の断面で示す。コネクタ１６４は上向きの凹溝に形成されたコネクタ端子１６４Ａを有し、コネクタ１６５は上向きの凹溝に形成されたコネクタ端子１６５Ａ，１６５Ｂを有し、メモリモジュール１を起立させて支持することができる。コネクタ１６６は下向きの凹溝に形成されたコネクタ端子１６６Ａ，１６６Ｂを有し、起立された一対のメモリモジュール１に挿入される。マザーボード１０１上のデータ信号配線１１２は、コネクタ内配線１６４ａ，１６４ｂを介してコネクタ端子１６４Ａに接続する。コネクタ端子１６５Ａと１６５Ｂはコネクタ内配線１６５ａ，１６５ｂを介して相互に結合する。コネクタ端子１６６Ａと１６６Ｂはコネクタ内配線１６６ａ，１６６ｂを介して相互に結合する。したがって、コネクタ１６４，１６５，１６７にメモリモジュール１を装着すると、配線１６４ａ，１６６ａ，１６５ａが夫々データ信号線１１２に導通し、配線１６４ｂ，１６６ｂ，１６５ｂが夫々データ信号線１１２に導通する。メモリモジュール１は分岐を有すること無くデータ信号配線１１２に導通可能になる。
【００９１】
図３７は図３６のコネクタにおける電源配線部分の断面を示す。マザーボード１０１上の電源配線１０８は、途中で分岐してコネクタ内配線１６４ｃ、１６５ｃを介して対応するコネクタ端子１６４Ａ、１６５Ａの電源用端子に接続する。
【００９２】
図３８には図３６及び図３７のコネクタにメモリモジュールを搭載した状態が示される。このコネクタ１６４〜１６６を用いれば、分岐を作ることなく、また配線長の増大を招くことなく、データ信号配線にメモリ素子を接続するメモリシステムをマザーボード上に小占有面積で形成できる。図３５のコネクタ１５４〜１５７を用いても同じである。また、コマンド・アドレス信号配線１１３、クロック信号配線１１７の接続に関しても図３５又は図３６のコネクタを用いればよい。
【００９３】
《メモリモジュールのその他の形態》
図３９の（Ａ）斜視図、（Ｂ）側面図にはメモリモジュールの更に別の形態が示される。同図に示されるメモリモジュール１Ｃは前記メモリモジュール１に対して、データ端子対２４Ｌ，２４Ｒに代表されるモジュール端子対１７０Ｌ，１７０Ｒがモジュール基板１０に対して直交する向きに形成されている点が相異される。
【００９４】
図４０には図３９のメモリモジュールを搭載したメモリシステムの一例が示される。マザーボード１０１上のコネクタとして、特に制限されないが、図３６のコネクタ１６４、１６５が用いられている。図３５のコネクタ１５４、１５５、１５６などを用いてもよい。図３６のコネクタ１６６、図３５のコネクタ１５７などが不用になり、また、メモリモジュールの設置作業に必要となる空間がメモリシステムの上方のみとなるので、メモリシステムの周囲に他の装置を設置したり、メモリシステムを壁で囲まれた場所に設置する事ができる。
【００９５】
図４１及び図４２にはメモリモジュールの更に別の例が示される。同図に示されるメモリモジュール１Ｄは前記メモリモジュール１の一方の面の構成のみをモジュール基板１０に形成し、全体を樹脂などのパッケージ１８０で封止し、モジュール端子１７０Ｒ，１７０Ｌをリード端子としてパッケージ１８０から外部に引き出して構成される。パッケージには設置方向を支持するマーク１８１が付されている。このメモリモジュール１Ｄはパッケージ１８０によりメモリチップ１１などの半導体チップが保護されているので、取扱いの際に半導体チップが破壊され難い。また、外部の水分やほこりの影響を受け難く、耐久性が向上する。尚、パッケージによる封止構造は前記その他の構成を有するメモリモジュールにも当然適用可能である。
【００９６】
図４３にはメモリモジュールの更にその他の形態が示される。図４３に示されるメモリモジュール１Ｅは、基板裏面に端子１９０、１９１を有する。またモジュール基板１０の内部にはモジュール基板１０の裏面の配線が通る貫通孔１９２を有している。モジュールデータ信号配線１５は図４３の（Ｃ）に示すように端子１９０及び１９１を結び、その途中、モジュール基板１０の表面でメモリチップ１１に実質的な一筆書き配線経路で接続される。また電源配線２０１は図４３の（Ｄ）に示されるように一筆書き配線経路による接続でなくてよい。尚、コマンド・アドレスレジスタバッファチップ１２へのモジュールコマンド・アドレス配線１６やＰＬＬチップ１３へのモジュールクロック配線１７に関しても、データ信号配線１５と同様に、或いは電源配線２０１と同様に構成してよい。
【００９７】
図４４は図４３のメモリモジュール１Ｅを用いたメモリシステムのデータ信号配線部分の断面図を示し、図４５は図４３のメモリモジュール１Ｅを用いたメモリシステムの電源配線部分の断面図を示す。同図に示すように、端子の高さに段差が設けられ、図中隣り合うメモリモジュール１Ｅの端子を接続する端子間隔ＩＴがメモリモジュールの幅ＷＭより小さくなっているコネクタ１９５が採用される。また、データ信号配線１１２は隣り合うメモリモジュール１Ｅの信号端子を接続するコネクタの信号端子の間に分岐することなく配線されている。電源配線１０８は途中で分岐してメモリモジュール１Ｅに接続されている。図４３のメモリモジュール１Ｅはデータ信号配線１１２に分岐を持たず、また隣り合うメモリモジュール１Ｅの端子を接続する端子の間隔ＩＴがメモリモジュール１Ｅの幅ＷＭより小さくなっているので、配線長を極力短くデータ信号配線１１２にメモリチップ１１を接続するメモリシステムを実現できる。
【００９８】
図４６にはモジュールデータ配線の別の敷設態様が示される。すなわち、メモリモジュール１Ｆは、モジュール基板１０と、前記モジュール基板１０の長手方向に沿って搭載され、夫々複数のチップ接続端子を有する複数のメモリチップとを備える。図４６にはチップ接続端子としてチップデータ端子Ｄｍが例示される。前記モジュール基板１０は前記複数のメモリチップ１１のチップデータ端子Ｄｍに対応して設けられた複数のモジュール接続端子２４Ｌ，２４Ｒと、前記モジュール接続端子と前記チップ接続端子とを接続するモジュールデータ配線１５とを有する。前記モジュールデータ配線１５は直線状に配置された複数個のチップデータ端子Ｄｍの内の所定のチップデータ端子Ｄｍを迂回して他の所定のチップデータ端子Ｄｍに接続される。このメモリモジュール１Ｆによれば、メモリチップ１１の縦横に多数配置されたチップデータ接続端子Ｄｍとモジュールデータ配線１５との接続を比較的容易に実現することを可能にする。
【００９９】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１００】
例えば、メモリチップはシンクロナスＤＲＡＭに限定されず、その他の記憶形式のメモリであってもよい。また、メモリモジュールは以上で説明のコネクタ以外の構成のコネクタを利用してメモリシステムを実現してよい。
【０１０１】
本発明に係るメモリモジュールは、パーソナル・コンピュータ、ワークステーション、或いはサーバといった、大容量メモリを必要とするコンピュータシステムに利用して特に有効である。
【０１０２】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【０１０３】
すなわち、信号反射による信号波形の乱れを抑えて信号伝送の信頼性を向上させることができると共に、アクセス時間の増大を抑制することができるメモリモジュールを提供することができる。
【０１０４】
また、本発明のメモリモジュールをコンピュータシステムに適用すれば、メモリシステムの周波数を向上しても、信号波形が乱れることなく、またレーテンシも抑えて高速データ伝送する事が可能となるので、コンピュータシステムによるデータ処理速度を向上する事ができる。
【図面の簡単な説明】
【図１】本発明による第１のメモリモジュールの平面図である。
【図２】本発明による第１のメモリモジュールの側面図である。
【図３】図１のメモリモジュールにおけるメモリチップに関する布線の例を示す説明図である。
【図４】図１のメモリモジュールを有するメモリシステムの平面図である。
【図５】図１のメモリモジュールを有するメモリシステムの正面図である。
【図６】図４のメモリシステムの概略的な等価回路図である。
【図７】図１のメモリモジュールに適用可能なコネクタのデータ配線部分の概略縦断面図である。
【図８】図１のメモリモジュールに適用可能なコネクタの電源配線部分の概略縦断面図である。
【図９】図１のメモリモジュールに適用可能なコネクタにメモリモジュールを装着する際の斜視図である。
【図１０】図１のメモリモジュールに適用可能なコネクタのにメモリモジュールを装着した状態の断面図である。
【図１１】ＳＳＴＬインタフェースを有する比較例に係るメモリシステムの斜視図である。
【図１２】図１１の比較例に係るメモリシステムの等価回路図である。
【図１３】メモリチップをシリアル接続したメモリモジュールを直列的に接続した比較例に係るメモリシステムの斜視図である。
【図１４】図１３の比較例に係るメモリシステムの等価回路図である。
【図１５】図１１の形式のメモリシステムにおけるＳＳＴＬのシミュレーション回路図である。
【図１６】図１５のシミュレーション回路におけるライト時とリード時のＳＳＴＬ信号波形シミュレーション結果を示す説明図である。
【図１７】図４で説明したようなメモリシステムのデータ信号に関するシミュレーション回路図である。
【図１８】図１７のシミュレーション回路におけるライト動作とリード動作のシミュレーション結果を示す説明図である。
【図１９】本発明に係る第２のメモリモジュールに関する断面図である。
【図２０】第２のメモリモジュールに適用可能なコネクタの説明図である。
【図２１】第２のメモリモジュールを装着したメモリシステムの断面図である。
【図２２】本発明に係る第３のメモリモジュールの平面図である。
【図２３】第３のメモリモジュールをコネクタで接続する形態を例示する断面図である。
【図２４】第１のメモリモジュールと共に利用可能なダミーメモリモジュールの平面図である。
【図２５】図２４のダミーメモリモジュールの側面図である。
【図２６】第２のメモリモジュールと共に利用可能なダミーメモリモジュールの説明図である。
【図２７】第３のメモリモジュールと共に利用可能なダミーメモリモジュールの平面図である。
【図２８】第１のメモリモジュールに終端抵抗を搭載して成る終端用のメモリモジュールの説明図である。
【図２９】図２４のダミーメモリモジュールに対応される終端用のダミーメモリモジュールの説明図である。
【図３０】図１９の（Ａ）に示されるメモリモジュールに終端抵抗を搭載して成る終端用のメモリモジュールの説明図である。
【図３１】図２２に示されるメモリモジュールに終端抵抗を搭載して成る終端用のメモリモジュールの説明図である。
【図３２】図７及び図８のコネクタに関する別の形態をデータ信号線部分に着目して示す断面図である。
【図３３】図７及び図８のコネクタに関する別の形態を電源配線部分に着目して示す断面図である。
【図３４】コネクタの機能を一部備えたメモリモジュールを例示する断面図である。
【図３５】メモリモジュールに適用可能な別の形態のコネクタをデータ信号線部分に着目して示す断面図である。
【図３６】メモリモジュールに適用可能な更に別の形態のコネクタをデータ信号線部分に着目して示す断面図である。
【図３７】図３６のコネクタにおける電源配線部分に着目した断面図である。
【図３８】図３６及び図３７のコネクタにメモリモジュールを搭載した状態を示す断面図である。
【図３９】下向きのモジュール端子対を備えたメモリモジュールの更に別の形態を示す斜視図である。
【図４０】図３９のメモリモジュールを搭載したメモリシステムの一例を示す段面図である。
【図４１】パッケージによる封止構造を有するメモリモジュールの平面図である。
【図４２】図４１のメモリモジュール側面図である。
【図４３】モジュール基板の中央部にモジュール端子を有するメモリモジュールの説明図である。
【図４４】図４３のメモリモジュールを用いたメモリシステムのデータ信号配線部分に着目した断面図である。
【図４５】図４３のメモリモジュールを用いたメモリシステムの電源配線部分に着目した断面図である。
【図４６】メモリモジュールのモジュールデータ配線の別の敷設態様を示す平面図である。
【符号の説明】
１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ、１Ｆ メモリモジュール
２、２Ａ、２Ｂ メモリモジュール
３、３Ａ、３Ｂ メモリモジュール
１０ モジュール基板
１１ メモリチップ
１２ コマンド・アドレスバッファチップ
１３ ＰＬＬチップ
１５ モジュールデータ配線
１６ モジュールコマンド・アドレス配線
１７ モジュールクロック配線
１９ モジュールコマンド・アドレス分配配線
２０ モジュールクロック分配配線
２４Ｌ，２４Ｒ データ端子対
２５Ｌ，２５Ｒ コマンド・アドレス端子対
２６Ｌ，２６Ｒ クロック端子対
１０１ マザーボード
１０４Ａ，１０４３Ｂ コネクタ
１０８ 電源配線
１１２ データ信号配線
１１３ コマンド・アドレス信号配線
１１７ クロック信号配線
Claims (13)
- モジュール基板と、前記モジュール基板に搭載され、夫々複数のチップデータ端子を有する複数個のメモリチップであってモジュール基板の長手方向に沿って配列される複数のメモリチップとを備え、
前記モジュール基板は前記複数のメモリチップにおける夫々のチップデータ端子に対応して個別に設けられた複数のモジュールデータ端子対であってモジュール基板のメモリチップ搭載面における一方の長辺部分と他方の長辺部分とに配置されて成るモジュール端子対と、前記複数個のモジュールデータ端子対の間を夫々接続する複数のモジュールデータ配線であって夫々対応する前記チップデータ端子に接続された複数のモジュールデータ配線とを有することを特徴とするメモリモジュール。 - モジュール基板と、前記モジュール基板に搭載され、夫々複数のチップデータ端子を有する複数個のメモリチップであってモジュール基板の長手方向に沿って配列される複数のメモリチップとを備え、
前記モジュール基板は前記複数のメモリチップにおける夫々のチップデータ端子に対応して個別に設けられた複数のモジュールデータ端子対と、前記複数個のモジュールデータ端子対の間を夫々接続する複数のモジュールデータ配線であってモジュール基板のメモリチップ搭載面における一方の長辺部分から他方の長辺部分に向けて延在されて成る複数のモジュールデータ配線とを有することを特徴とするメモリモジュール。 - モジュール基板と、前記モジュール基板に搭載され、夫々複数のチップデータ端子を有する複数個のメモリチップとを備え、
前記モジュール基板は前記複数のメモリチップにおける夫々のチップデータ端子に対応して個別に設けられた複数のモジュールデータ端子対と、前記複数個のモジュールデータ端子対の間を夫々接続すると共に夫々対応する前記チップデータ端子に接続される複数のモジュールデータ配線であって同一配線層に往復形成されて対応するモジュールデータ端子対に接続されて成る複数のモジュールデータ配線とを有することを特徴とするメモリモジュール。 - 前記複数のメモリチップはモジュール基板の長手方向に沿って配列され、前記モジュールデータ端子対は共にモジュール基板の一方の長辺部分に配置されて成るものであることを特徴とする請求項３記載のメモリモジュール。
- 前記メモリチップはモジュール基板の両面に搭載されて成るものであることを特徴とする請求項３または４記載のメモリモジュール。
- 前記複数のメモリチップは複数のチップアドレス端子を夫々備え、
前記モジュール基板は前記複数のメモリチップに共通のモジュールアドレス端子対と、前記モジュールアドレス端子対を直線状に接続すると共に交差方向に延在して複数のメモリチップのチップアドレス端子に共通接続するモジュールアドレス配線とを有することを特徴とする請求項１乃至５の何れか１項記載のメモリモジュール。 - 前記モジュールアドレス配線に介在されたアドレスバッファ回路を有し、
前記モジュールアドレス配線は、モジュールアドレス端子対を直線状に接続すると共に前記アドレスバッファ回路の入力端子に接続する第１のモジュールアドレス配線と、前記アドレスバッファ回路の出力端子から複数のメモリチップのチップアドレス端子に共通接続され、前記第１のモジュールアドレス配線と交差方向に配置される第２のモジュールアドレス配線とから成るものであることを特徴とする請求項６記載のメモリモジュール。 - 前記第２のモジュールアドレス配線は、その特性インピーダンスを有する抵抗素子を介して終端電圧端子に接続されて成るものであることを特徴とする請求項７記載のメモリモジュール。
- 前記チップデータ端子は少なくとも隣接する端子相互間でモジュールデータ配線の延在方向にずらされて配置されて成るものであることを特徴とする請求項６乃至８の何れか１項記載のメモリモジュール。
- モジュール基板と、前記モジュール基板の長辺に沿って搭載され、夫々複数のチップデータ端子を有する複数個のメモリチップとを備え、
前記モジュール基板は前記複数のメモリチップにおける夫々のチップデータ端子に対応して個別に設けられた複数のモジュールデータ端子対と、前記複数個のモジュールデータ端子対の間を夫々接続する複数のモジュールデータ配線とを有し、
前記複数のモジュールデータ配線は夫々対応する前記チップデータ端子に接続され、モジュール基板の短辺の長さに大凡等しい長さを有して成るものであることを特徴とするメモリモジュール。 - 前記モジュールデータ配線は一筆書き可能な配線径路を有して成るものであることを特徴とする請求項１乃至１０の何れか１項記載のメモリモジュール。
- 前記モジュールデータ配線は一筆書き可能な第１の配線径路とこの第１の配線径路から分岐してチップデータ端子に接続する第２の配線径路とを有し、前記第２の配線径路の配線径路長は、正常動作を保証すべき信号の状態遷移時間に比べて当該信号が前記第２の配線径路を往復する時間の方が短くなるように設定されて成るものであることを特徴とする請求項１乃至１０の何れか１項記載のメモリモジュール。
- モジュール基板と、前記モジュール基板に搭載され、夫々複数のチップデータ端子を有する複数個のメモリチップとを備え、
前記モジュール基板は前記複数のメモリチップにおける夫々のチップデータ端子に対応して個別に設けられた複数のモジュールデータ端子対と、前記複数個のモジュールデータ端子対の間を夫々接続する複数のモジュールデータ配線とを有し、
前記複数のモジュールデータ配線は夫々対応する前記チップデータ端子に接続され、
前記モジュールデータ配線は一筆書き可能な第１の配線径路とこの第１の配線径路から分岐してチップデータ端子に接続する第２の配線径路とを有し、前記第２の配線径路の配線径路長は、正常動作を保証すべき信号の状態遷移時間に比べて当該信号が前記第２の配線径路を往復する時間の方が短くなるように設定されて成ることを特徴とするメモリモジュール。
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| JP2003173317A (ja) * | 2001-12-05 | 2003-06-20 | Elpida Memory Inc | アンバッファメモリシステム |
| US7010637B2 (en) * | 2002-05-02 | 2006-03-07 | Intel Corporation | Single-ended memory interface system |
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| DE10343525B4 (de) * | 2002-09-27 | 2011-06-16 | Qimonda Ag | Verfahren zum Betreiben von Halbleiterbausteinen, Steuervorrichtung für Halbleiterbausteine und Anordnung zum Betreiben von Speicherbausteinen |
| KR100459730B1 (ko) * | 2002-12-02 | 2004-12-03 | 삼성전자주식회사 | 핀의 기생 부하를 최소화시키는 멀티 칩 패키지 |
| US7015570B2 (en) * | 2002-12-09 | 2006-03-21 | International Business Machines Corp. | Electronic substrate with inboard terminal array, perimeter terminal array and exterior terminal array on a second surface and module and system including the substrate |
| US20040201968A1 (en) * | 2003-04-09 | 2004-10-14 | Eric Tafolla | Multi-bank memory module |
| JP4419049B2 (ja) | 2003-04-21 | 2010-02-24 | エルピーダメモリ株式会社 | メモリモジュール及びメモリシステム |
| JP4723178B2 (ja) * | 2003-10-28 | 2011-07-13 | エルピーダメモリ株式会社 | メモリシステム及びメモリモジュール |
| JP4741226B2 (ja) * | 2003-12-25 | 2011-08-03 | 株式会社日立製作所 | 半導体メモリモジュール、およびメモリシステム |
| US7389375B2 (en) * | 2004-07-30 | 2008-06-17 | International Business Machines Corporation | System, method and storage medium for a multi-mode memory buffer device |
| US7296129B2 (en) * | 2004-07-30 | 2007-11-13 | International Business Machines Corporation | System, method and storage medium for providing a serialized memory interface with a bus repeater |
| US7512762B2 (en) | 2004-10-29 | 2009-03-31 | International Business Machines Corporation | System, method and storage medium for a memory subsystem with positional read data latency |
| US7299313B2 (en) * | 2004-10-29 | 2007-11-20 | International Business Machines Corporation | System, method and storage medium for a memory subsystem command interface |
| US7277988B2 (en) * | 2004-10-29 | 2007-10-02 | International Business Machines Corporation | System, method and storage medium for providing data caching and data compression in a memory subsystem |
| US7395476B2 (en) * | 2004-10-29 | 2008-07-01 | International Business Machines Corporation | System, method and storage medium for providing a high speed test interface to a memory subsystem |
| US7356737B2 (en) * | 2004-10-29 | 2008-04-08 | International Business Machines Corporation | System, method and storage medium for testing a memory module |
| US7305574B2 (en) | 2004-10-29 | 2007-12-04 | International Business Machines Corporation | System, method and storage medium for bus calibration in a memory subsystem |
| US7331010B2 (en) | 2004-10-29 | 2008-02-12 | International Business Machines Corporation | System, method and storage medium for providing fault detection and correction in a memory subsystem |
| KR100761755B1 (ko) * | 2005-02-28 | 2007-09-28 | 삼성전자주식회사 | 입출력 비트구조를 조절할 수 있는 반도체 메모리 장치 |
| US7785659B2 (en) * | 2005-03-22 | 2010-08-31 | Fujifilm Corporation | Method of manufacturing an orientation film using aerosol deposition on a seed substrate |
| US8619452B2 (en) | 2005-09-02 | 2013-12-31 | Google Inc. | Methods and apparatus of stacking DRAMs |
| US8397013B1 (en) | 2006-10-05 | 2013-03-12 | Google Inc. | Hybrid memory module |
| US8438328B2 (en) * | 2008-02-21 | 2013-05-07 | Google Inc. | Emulation of abstracted DIMMs using abstracted DRAMs |
| US8335894B1 (en) | 2008-07-25 | 2012-12-18 | Google Inc. | Configurable memory system with interface circuit |
| US8244971B2 (en) | 2006-07-31 | 2012-08-14 | Google Inc. | Memory circuit system and method |
| US8796830B1 (en) | 2006-09-01 | 2014-08-05 | Google Inc. | Stackable low-profile lead frame package |
| US8359187B2 (en) | 2005-06-24 | 2013-01-22 | Google Inc. | Simulating a different number of memory circuit devices |
| US8169233B2 (en) | 2009-06-09 | 2012-05-01 | Google Inc. | Programming of DIMM termination resistance values |
| US7609567B2 (en) | 2005-06-24 | 2009-10-27 | Metaram, Inc. | System and method for simulating an aspect of a memory circuit |
| US8130560B1 (en) | 2006-11-13 | 2012-03-06 | Google Inc. | Multi-rank partial width memory modules |
| US9507739B2 (en) | 2005-06-24 | 2016-11-29 | Google Inc. | Configurable memory circuit system and method |
| US8386722B1 (en) | 2008-06-23 | 2013-02-26 | Google Inc. | Stacked DIMM memory interface |
| US9542352B2 (en) | 2006-02-09 | 2017-01-10 | Google Inc. | System and method for reducing command scheduling constraints of memory circuits |
| US7386656B2 (en) * | 2006-07-31 | 2008-06-10 | Metaram, Inc. | Interface circuit system and method for performing power management operations in conjunction with only a portion of a memory circuit |
| US8055833B2 (en) | 2006-10-05 | 2011-11-08 | Google Inc. | System and method for increasing capacity, performance, and flexibility of flash storage |
| US8060774B2 (en) | 2005-06-24 | 2011-11-15 | Google Inc. | Memory systems and memory modules |
| US8077535B2 (en) | 2006-07-31 | 2011-12-13 | Google Inc. | Memory refresh apparatus and method |
| US8111566B1 (en) | 2007-11-16 | 2012-02-07 | Google, Inc. | Optimal channel design for memory devices for providing a high-speed memory interface |
| US9171585B2 (en) | 2005-06-24 | 2015-10-27 | Google Inc. | Configurable memory circuit system and method |
| US8089795B2 (en) | 2006-02-09 | 2012-01-03 | Google Inc. | Memory module with memory stack and interface with enhanced capabilities |
| US8081474B1 (en) | 2007-12-18 | 2011-12-20 | Google Inc. | Embossed heat spreader |
| US20080082763A1 (en) | 2006-10-02 | 2008-04-03 | Metaram, Inc. | Apparatus and method for power management of memory circuits by a system or component thereof |
| US20080028136A1 (en) | 2006-07-31 | 2008-01-31 | Schakel Keith R | Method and apparatus for refresh management of memory modules |
| US8327104B2 (en) | 2006-07-31 | 2012-12-04 | Google Inc. | Adjusting the timing of signals associated with a memory system |
| US10013371B2 (en) | 2005-06-24 | 2018-07-03 | Google Llc | Configurable memory circuit system and method |
| US8041881B2 (en) | 2006-07-31 | 2011-10-18 | Google Inc. | Memory device with emulated characteristics |
| US7478259B2 (en) * | 2005-10-31 | 2009-01-13 | International Business Machines Corporation | System, method and storage medium for deriving clocks in a memory system |
| US7685392B2 (en) | 2005-11-28 | 2010-03-23 | International Business Machines Corporation | Providing indeterminate read data latency in a memory system |
| DE102005060081B4 (de) | 2005-12-15 | 2007-08-30 | Infineon Technologies Ag | Elektronisches Bauteil mit zumindest einer Leiterplatte und mit einer Mehrzahl gleichartiger Halbleiterbausteine und Verfahren |
| US9632929B2 (en) | 2006-02-09 | 2017-04-25 | Google Inc. | Translating an address associated with a command communicated between a system and memory circuits |
| US7389381B1 (en) | 2006-04-05 | 2008-06-17 | Co Ramon S | Branching memory-bus module with multiple downlink ports to standard fully-buffered memory modules |
| US7636813B2 (en) * | 2006-05-22 | 2009-12-22 | International Business Machines Corporation | Systems and methods for providing remote pre-fetch buffers |
| US7584336B2 (en) * | 2006-06-08 | 2009-09-01 | International Business Machines Corporation | Systems and methods for providing data modification operations in memory subsystems |
| US7669086B2 (en) | 2006-08-02 | 2010-02-23 | International Business Machines Corporation | Systems and methods for providing collision detection in a memory system |
| US7581073B2 (en) * | 2006-08-09 | 2009-08-25 | International Business Machines Corporation | Systems and methods for providing distributed autonomous power management in a memory system |
| US7966469B2 (en) * | 2006-08-14 | 2011-06-21 | Qimonda Ag | Memory system and method for operating a memory system |
| US7477522B2 (en) * | 2006-10-23 | 2009-01-13 | International Business Machines Corporation | High density high reliability memory module with a fault tolerant address and command bus |
| US7870459B2 (en) | 2006-10-23 | 2011-01-11 | International Business Machines Corporation | High density high reliability memory module with power gating and a fault tolerant address and command bus |
| US7721140B2 (en) | 2007-01-02 | 2010-05-18 | International Business Machines Corporation | Systems and methods for improving serviceability of a memory system |
| US7839712B2 (en) * | 2007-08-03 | 2010-11-23 | Qimonda Ag | Semiconductor memory arrangement |
| US8399973B2 (en) * | 2007-12-20 | 2013-03-19 | Mosaid Technologies Incorporated | Data storage and stackable configurations |
| WO2010114687A1 (en) * | 2009-03-30 | 2010-10-07 | Megica Corporation | Integrated circuit chip using top post-passivation technology and bottom structure technology |
| JP2010282511A (ja) * | 2009-06-05 | 2010-12-16 | Elpida Memory Inc | メモリモジュール及びこれを備えるメモリシステム |
| DE102011080705A1 (de) * | 2011-08-09 | 2013-02-14 | Osram Ag | Verbindungselement für ein Multichipmodul und Multichipmodul |
| US8987787B2 (en) * | 2012-04-10 | 2015-03-24 | Macronix International Co., Ltd. | Semiconductor structure and method for manufacturing the same |
| US9716327B2 (en) * | 2012-09-28 | 2017-07-25 | Intel Corporation | System, circuit module, and circuit module connector |
| JP2014157535A (ja) * | 2013-02-18 | 2014-08-28 | Micron Technology Inc | 半導体装置およびメモリモジュール |
| US20140312475A1 (en) * | 2013-04-19 | 2014-10-23 | Lsi Corporation | Die reuse in electrical circuits |
| JP6200236B2 (ja) | 2013-08-09 | 2017-09-20 | ルネサスエレクトロニクス株式会社 | 電子装置 |
| JP6543129B2 (ja) * | 2015-07-29 | 2019-07-10 | ルネサスエレクトロニクス株式会社 | 電子装置 |
| TWD189067S (zh) * | 2017-02-17 | 2018-03-11 | 三星電子股份有限公司 | 固態硬碟儲存裝置 |
| TWD189070S (zh) * | 2017-02-17 | 2018-03-11 | 三星電子股份有限公司 | 固態硬碟儲存裝置 |
| TWD189065S (zh) * | 2017-02-17 | 2018-03-11 | 三星電子股份有限公司 | 固態硬碟儲存裝置 |
| TWD189066S (zh) * | 2017-02-17 | 2018-03-11 | 三星電子股份有限公司 | 固態硬碟儲存裝置 |
| TWD189071S (zh) * | 2017-02-17 | 2018-03-11 | 三星電子股份有限公司 | 固態硬碟儲存裝置 |
| TWD189068S (zh) * | 2017-02-17 | 2018-03-11 | 三星電子股份有限公司 | 固態硬碟儲存裝置 |
| TWD190983S (zh) * | 2017-02-17 | 2018-06-11 | 三星電子股份有限公司 | 固態硬碟儲存裝置 |
| TWD189069S (zh) * | 2017-02-17 | 2018-03-11 | 三星電子股份有限公司 | 固態硬碟儲存裝置 |
| USD868069S1 (en) * | 2017-06-29 | 2019-11-26 | V-Color Technology Inc. | Memory device |
| TWM562483U (zh) * | 2018-03-20 | 2018-06-21 | 全何科技股份有限公司 | 假性記憶體電路板 |
| USD869469S1 (en) * | 2018-04-09 | 2019-12-10 | Samsung Electronics Co., Ltd. | SSD storage device |
| USD869470S1 (en) * | 2018-04-09 | 2019-12-10 | Samsung Electronics Co., Ltd. | SSD storage device |
| USD897345S1 (en) * | 2018-12-07 | 2020-09-29 | Sung-Yu Chen | Double-data-rate SDRAM card |
| USD954061S1 (en) * | 2018-12-07 | 2022-06-07 | Sung-Yu Chen | Double-data-rate SDRAM card |
| KR20200085985A (ko) | 2019-01-07 | 2020-07-16 | 삼성전자주식회사 | 다중 모드 전송선 및 그것을 포함하는 스토리지 장치 |
| CN113692112B (zh) * | 2021-08-30 | 2023-03-24 | 维沃移动通信有限公司 | 电路板和电路板的制作方法 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2865170B2 (ja) * | 1988-07-06 | 1999-03-08 | 三菱電機株式会社 | 電子回路装置 |
| AU628547B2 (en) * | 1989-05-19 | 1992-09-17 | Compaq Computer Corporation | Modular computer memory circuit board |
| JPH05234355A (ja) | 1992-01-31 | 1993-09-10 | Nec Corp | 縦続接続型メモリモジュール |
| JPH06150085A (ja) * | 1992-11-13 | 1994-05-31 | Sony Corp | Ｉｃメモリーカード |
| US5530623A (en) * | 1993-11-19 | 1996-06-25 | Ncr Corporation | High speed memory packaging scheme |
| JP3438375B2 (ja) * | 1994-02-15 | 2003-08-18 | 株式会社日立製作所 | 信号伝送装置及び信号受信モジュール |
| JPH07261892A (ja) * | 1994-03-17 | 1995-10-13 | Fujitsu Ltd | 高速動作メモリ・モジュールを備えたメモリ |
| JPH07334415A (ja) | 1994-06-02 | 1995-12-22 | Melco:Kk | メモリモジュール |
| JPH10173122A (ja) * | 1996-12-06 | 1998-06-26 | Mitsubishi Electric Corp | メモリモジュール |
| US6097883A (en) * | 1997-07-08 | 2000-08-01 | International Business Machines Corporation | Dual state memory card having combined and single circuit operation |
| US6108228A (en) * | 1997-12-02 | 2000-08-22 | Micron Technology, Inc. | Quad in-line memory module |
| US6111757A (en) * | 1998-01-16 | 2000-08-29 | International Business Machines Corp. | SIMM/DIMM memory module |
| JPH11251539A (ja) * | 1998-03-06 | 1999-09-17 | Mitsubishi Electric Corp | 回路モジュール |
| US6388886B1 (en) * | 2000-05-08 | 2002-05-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory module and module system |
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