KR20200085985A - 다중 모드 전송선 및 그것을 포함하는 스토리지 장치 - Google Patents

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KR20200085985A
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vias
waveguide
blind
transmission line
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변진도
이선규
김현진
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Abstract

본 발명의 실시 예에 따른 다중 모드 전송선은, 제 1 도전층, 상기 제 1 도전층의 상부에 형성되는 제 2 도전층, 제 1 방향으로 연장되며 상기 제 1 도전층 및 상기 제 2 도전층에 수직 방향으로 접하도록 형성되는 제 1 도파관 측벽, 상기 제 1 도파관 측벽과 평행한 방향으로 연장되며, 상기 제 1 도전층 및 상기 제 2 도전층과 수직 방향으로 접하는 제 2 도파관 측벽, 상기 제 1 도전층과 상기 제 2 도전층의 사이에, 그리고 상기 제 2 도파관 측벽과 상기 제 2 도파관 측벽의 사이에 형성되는 적어도 하나의 스트립 라인, 그리고 상기 제 1 도전층과 상기 제 2 도전층 중 어느 하나에만 연결되거나, 상기 제 1 도파관 측벽과 상기 제 2 도파관 측벽 중 어느 하나에만 연결되도록 형성되는 블라인드 도전체를 포함한다.

Description

다중 모드 전송선 및 그것을 포함하는 스토리지 장치{MULTI-MODE TRANSMISSION LINE AND STORAGE DEVICE COMPRISING THE SAME}
본 발명은 반도체 장치에 관한 것으로, 좀 더 구체적으로는 다중 모드 전송선 및 그것을 포함하는 스토리지 장치에 관한 것이다.
낮은 소비 전력과 높은 대여폭을 갖는 고성능의 반도체 장치에 대한 요구가 날로 증가하고 있다. 저전력 및 고대역폭의 메모리 장치를 구현하기 위하여 다양한 인터페이스 방식이 모색되고 있다. 예를 들면, 칩-대-칩(Chip to Chip) 데이터 전송을 위해서 무선 주파수(RF) 신호를 사용하는 다중화 기술이 적용될 수 있다. 이러한 다중화를 위해서는 무선 주파수(RF) 신호의 전송에 적합한 기판집적 도파관(Substrate-Integrated Waveguide: 이하, SIW)이 사용될 수 있다.
기판집적 도파관(SIW)은 스트립 라인(Strip line)과 함께 사용하여 다중 모드 전송선(Multi-mode Transmission Line)로 구현될 수 있다. 다중 모드 전송선의 구현을 통해서 인터페이스의 저손실 및 광대역화가 가능하다. 하지만, 기판집적 도파관(SIW)을 통해서 전송 가능한 신호의 주파수는 도파관의 너비에 반비례한다. 따라서, 반도체 장치가 포함되는 시스템의 동작 주파수 대역에서 기판집적 도파관(SIW)을 통한 신호 전송을 위해서는, 기판집적 도파관의 너비가 상대적으로 커야 한다. 이러한 요구 사항은 면적 축소를 통한 경박 단소화를 요구와는 상충하게 된다. 더불어, 스트립 라인들간의 커플링이나 간섭도 여전히 다중 모드 전송 방식에서 해결해야 하는 문제로 대두되고 있는 실정이다.
본 발명의 목적은 기판집적 도파관(SIW)과 스트립 라인을 사용하는 다중 모드 전송선에서 스트립 라인간 누화를 억제하고, 도파관의 동작 주파수를 하향할 수 있는 전송선 및 그것을 포함하는 스토리지 장치를 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 다중 모드 전송선은, 제 1 도전층, 상기 제 1 도전층의 상부에 형성되는 제 2 도전층, 제 1 방향으로 연장되며 상기 제 1 도전층 및 상기 제 2 도전층에 수직 방향으로 접하도록 형성되는 제 1 도파관 측벽, 상기 제 1 도파관 측벽과 평행한 방향으로 연장되며, 상기 제 1 도전층 및 상기 제 2 도전층과 수직 방향으로 접하는 제 2 도파관 측벽, 상기 제 1 도전층과 상기 제 2 도전층의 사이에, 그리고 상기 제 2 도파관 측벽과 상기 제 2 도파관 측벽의 사이에 형성되는 적어도 하나의 스트립 라인, 그리고 상기 제 1 도전층과 상기 제 2 도전층 중 어느 하나에만 연결되거나, 상기 제 1 도파관 측벽과 상기 제 2 도파관 측벽 중 어느 하나에만 연결되도록 형성되는 블라인드 도전체를 포함한다.
상기 목적을 달성하기 위한 본 발명의 다중 모드 전송선은, 기판, 상기 기판 내부에서 상부 도전층과 하부 도전층을 수직 방향으로 관통하는 적어도 2개 열로 배열되는 복수의 관통 비아들을 포함하는 기판집적 도파관, 그리고 상기 기판집적 도파관 내부에서 상기 기판집적 도파관의 진행 방향으로 연장되는 적어도 하나의 스트립 라인을 포함하되, 상기 기판집적 도파관은 상기 하부 도전층, 상기 상부 도전층, 그리고 상기 2개 열의 관통 비아들로 형성되는 도파관 측벽들 중 적어도 하나와 접하며, 상기 기판집적 도파관의 내부로 연장되는 블라인드 도전체를 포함한다.
상기 목적을 달성하기 위한 본 발명의 스토리지 장치는, 불휘발성 메모리 장치, 상기 불휘발성 메모리 장치와 다중 모드로 통신을 수행하는 스토리지 컨트롤러, 그리고 상기 스토리지 컨트롤러와 상기 불휘발성 메모리 장치 사이에서 상기 다중 모드로 신호를 전달하는 다중 모드 전송선을 포함하되, 상기 다중 모드 전송선은, 상부 도전층과 하부 도전층을 수직 방향으로 관통하는 적어도 2개 열로 배열되는 복수의 관통 비아들을 포함하는 기판집적 도파관, 그리고 상기 기판집적 도파관 내부에서 상기 기판집적 도파관의 진행 방향으로 연장되는 적어도 하나의 스트립 라인을 포함하되, 상기 기판집적 도파관은 상기 하부 도전층, 상기 상부 도전층, 그리고 상기 2개 열의 관통 비아들로 형성되는 도파관 측벽들 중 적어도 하나와 접하며, 상기 기판집적 도파관의 내부로 연장되는 블라인드 도전체를 포함한다.
이상과 같은 본 발명의 실시 예에 따르면, 기판집적 도파관(SIW)과 스트립 라인을 사용하는 다중 모드 전송선의 TE 모드의 동작 주파수를 하향시킬 수 있고, TEM 모드에서 발생하는 누화(Cross Talk)를 효과적으로 차단할 수 있다. 따라서, 저장 장치나 다양한 반도체 디바이스들을 포함하는 시스템에서 요구되는 면적의 증가없이 효과적으로 와이드 입출력(Wide I/O) 인터페이스를 구현할 수 있다.
도 1은 본 발명의 실시 예에 따른 스토리지 장치를 보여주는 블록도이다.
도 2는 도 1에 도시된 스토리지 컨트롤러와 불휘발성 메모리 장치들을 연결하는 다중 모드 전송선을 예시적으로 보여주는 입체도이다.
도 3은 본 발명의 실시 예에 따른 다중 모드 전송선을 사용하는 스토리지 장치의 다른 예를 보여주는 단면도이다.
도 4는 본 발명의 일 실시 예에 따른 폴딩된 기판집적 도파관을 포함하는 다중 모드 전송선의 단면을 보여주는 도면이다.
도 5는 도 4의 다중 모드 전송선의 3차원 형태를 보여주기 위한 도면이다.
도 6은 도 5의 다중 모드 전송선을 상측에서 바라본 평면도이다.
도 7은 본 발명의 폴딩된 기판집적 도파관(FSIW)의 유효 너비의 증가 효과를 도식적으로 보여주는 도면이다.
도 8은 본 발멸의 다중 모드 전송선의 주파수 특성을 보여주는 도면이다.
도 9는 본 발명의 제 2 실시 예에 따른 다중 모드 전송선의 형태를 간략하게 보여주는 단면도이다.
도 10은 본 발명의 제 3 실시 예에 따른 다중 모드 전송선의 형태를 간략하게 보여주는 단면도이다.
도 11은 본 발명의 제 4 실시 예에 따른 다중 모드 전송선의 형태를 간략하게 보여주는 단면도이다.
도 12는 도 11의 다중 모드 전송선의 3차원 형태를 보여주는 도면이다.
도 13은 본 발명의 제 5 실시 예에 따른 다중 모드 전송선의 형태를 간략하게 보여주는 단면도이다.
도 14는 본 발명의 제 6 실시 예에 따른 다중 모드 전송선의 형태를 간략하게 보여주는 단면도이다.
도 15는 본 발명의 제 7 실시 예에 따른 다중 모드 전송선의 형태를 간략하게 보여주는 단면도이다.
도 16은 제 8 실시 예에 따른 다중 모드 전송선을 간략하게 보여주는 단면도이다.
도 17은 제 9 실시 예에 따른 다중 모드 전송선을 간략하게 보여주는 단면도이다.
도 18은 본 발명의 다중 모드 전송선에서의 이점을 설명하는 평면도이다.
도 19는 본 발명의 다중 모드 전송선에서의 또 다른 이점을 설명하는 평면도이다.
도 20은 본 발명의 다른 적용 예를 보여주는 도면이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
이하에서는, 와이드 입출력(Wide I/O) 인터페이스를 구비하는 반도체 장치의 예로 불휘발성 메모리 장치 또는 스토리지 장치가 사용될 것이다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 1은 본 발명의 실시 예에 따른 스토리지 장치를 보여주는 블록도이다. 도 1을 참조하면, 스토리지 장치(100)는 호스트와의 인터페이싱을 제공하기 위한 스토리지 컨트롤러(110)와 복수의 불휘발성 메모리 장치들(120, 130), 그리고 버퍼 메모리(140)를 포함할 수 있다. 스토리지 컨트롤러(110)와 복수의 불휘발성 메모리 장치들(120, 130) 사이에는 데이터의 교환을 위해 제공되는 채널들(CH1, CH2)이 제공될 것이다. 더불어, 스토리지 컨트롤러(110)와 버퍼 메모리(140) 사이에도 버퍼링 데이터를 전송하기 위한 채널(CH3)이 각각 제공된다.
스토리지 컨트롤러(110)는 복수의 불휘발성 메모리 장치들(120, 130)을 제어하도록 구성될 수 있다. 예를 들어, 스토리지 컨트롤러(110)는 외부 또는 호스트의 요청에 따라 복수의 불휘발성 메모리 장치들(120, 130)에 데이터를 기입한다. 그리고 스토리지 컨트롤러(110)는 외부 또는 호스트의 요청에 따라 복수의 불휘발성 메모리 장치들(120, 130)에 저장된 데이터를 독출할 수 있다. 복수의 불휘발성 메모리 장치들(120, 130)로의 접근을 위하여, 스토리지 컨트롤러(110)는 명령어, 어드레스, 그리고 제어 신호를 복수의 불휘발성 메모리 장치들(120, 130)에 제공할 수 있다. 스토리지 컨트롤러(110)는 호스트(Host)가 요청한 데이터를 읽거나 쓰기 위해서 복수의 불휘발성 메모리 장치들(120, 130)에 접근할 것이다.
특히, 불휘발성 메모리 장치들(120)은 본 발명의 다중 모드 전송선으로 구성되는 제 1 채널(CH1)을 통해서 스토리지 컨트롤러(110)와 데이터를 교환할 수 있다. 불휘발성 메모리 장치들(130)은 제 2 채널(CH2)을 통해서 스토리지 컨트롤러(110)와 데이터를 교환할 수 있다. 제 2 채널(CH2)도 무선 주파수(RF) 대역의 신호와 기저대역의 신호를 각각 독립적으로 전송할 수 있는 다중 모드 전송선으로 구성될 수 있다. 제 1 채널(CH1) 또는 제 2 채널(CH2)은 스토리지 컨트롤러(110)와 불휘발성 메모리 장치들(120, 130) 중 일부와 RF 대역의 다중화된 신호를 전달하는 기판집적 도파관(SIW)을 포함할 수 있다. 더불어, 제 1 채널(CH1)또는 제 2 채널(CH2)은 스토리지 컨트롤러(110)와 불휘발성 메모리 장치들(120, 130) 중 일부와 신호를 전달하는 스트립 라인(Strip line)을 포함할 수 있다.
버퍼 메모리(140)는 제 3 채널(CH3)을 통해서 스토리지 컨트롤러(110)와 데이터를 교환할 수 있다. 제 3 채널(CH3)도 와이드 입출력(Wide I/O) 인터페이스를 지원하기 위한 다중 모드 전송선으로 구성될 수 있다.
여기서, 제 1 내지 제 3 채널(CH1~CH3) 중에서 일부만 와이드 입출력 인터페이스를 구현하기 위한 다중 모드 전송선으로 형성될 수도 있음은 잘 이해될 것이다. 더불어, 제 1 채널(CH1 )및 제 2 채널(CH2)은 서로 분리된 기판집적 도파관(SIW)으로 구현될 수 있다. 또는, 제 1 채널(CH1 )및 제 2 채널(CH2)은 하나의 기판집적 도파관(SIW)과 채널 단위로 배열되는 복수의 스트립 라인을 포함하는 다중 모드 전송선으로 구현될 수 있다. 다중 모드 전송선은 스트립 라인들을 차폐시킬 수 있는 블라인드 도전체(Blind conductor)를 포함한다. 즉, 스트립 라인들은 블라인드 도전체를 사이에 두고 형성될 수 있다. 이러한 다중 모드 전송선의 구현 예들은 후술하는 도면을 통해서 상세히 설명될 것이다.
본 발명의 다중 모드 전송선을 사용하는 스토리지 장치(100)는 좁은 면적을 사용하고도 기판집적 도파관(SIW)의 동작 주파수 대역을 하향시킬 수 있다. 더불어, 스트립 라인들 간의 차폐를 효과적으로 제공하여 스트립 라인들 간에 발생하는 누화나 간섭의 억제가 가능하다.
도 2는 도 1에 도시된 스토리지 컨트롤러와 불휘발성 메모리 장치들을 연결하는 다중 모드 전송선을 예시적으로 보여주는 입체도이다. 도 2를 참조하면, 스토리지 컨트롤러(110)와 불휘발성 메모리 장치들(120)은 PCB 기판(170)에 형성되는 다중 모드 전송선(150)을 통해서 데이터를 교환할 수 있다.
스토리지 컨트롤러(110)는 다중 모드 전송선(150)을 통해서 불휘발성 메모리 장치들(120)과의 통신을 수행할 수 있다. 불휘발성 메모리 장치들(120)은 예를 들면, 실리콘 관통 비아(Through Silicon Via: 이하, TSV)를 통해서 연결된 적층된 복수의 불휘발성 메모리 칩들로 구성될 수 있다. 그리고 각각의 불휘발성 메모리 칩들은 다중 모드 전송선(150)에 포함되는 기판집적 도파관(SIW) 또는 스트립 라인을 통해서 스토리지 컨트롤러(110)와 데이터를 교환한다.
다중 모드 전송선(150)은 PCB 기판(170)의 내부에 형성될 수 있다. 예를 들면, 다중 모드 전송선(150)은 하부 도전층과 상부 도전층을 연결하는 복수의 비아(Via)들을 사용하여 형성되는 기판집적 도파관(SIW)과, 기판집적 도파관 내부에서 z-방향으로 연장되는 적어도 하나의 스트립 라인을 포함할 수 있다. 본 발명의 기판집적 도파관(SIW)의 하부 도전층 또는 상부 도전층은 금속 박막으로 구성될 수 있을 것이다. 그리고 기판집적 도파관(SIW)을 형성하기 위한 복수의 비아들은 z-방향으로 규칙적인 간격을 두고 배열될 수 있다. 여기서, 도파관 측벽(Waveguide wall)을 형성하기 위한 비아들은 형성 가능하다면 금속 격벽으로도 제공될 수 있음은 잘 이해될 것이다.
특히, 본 발명의 실시 예에 따른 기판집적 도파관(SIW)은 도파관의 유효 너비(즉, x-방향의 유효 폭)를 증가시키기 위한 블라인드 도전체를 포함할 수 있다. 블라인드 도전체는 비아들과 같은 방향으로 형성되지만 비아의 길이보다 짧게 형성될 수 있다. 또는, 블라인드 도전체는 기판집적 도파관(SIW)의 도파관 측벽(Waveguide wall)에서 도파관 내부로 돌출하는 블라인드 도전층(Blind conductive layer)으로 형성될 수도 있다. 예시적으로, 블라인드 도전체는 복수의 블라인드 비아(Blind Via)들을 포함할 수 있다. 여기서, 블라인드 비아들은 도파관 측벽(Waveguide side wall)을 형성하기 위한 관통 비아들과 동일한 간격으로 배열될 수 있다. 다만, 블라인드 비아들은 상부 도전층과 하부 도전층 중 어느 하나의 도전층에만 연결된다. 상술한 블라인드 비아들은 갖는 기판집적 도파관(SIW)의 구조는 유효 너비의 증가를 제공하기 때문에 이하에서는 폴딩된 기판집적 도파관(Folded SIW: FSIW)이라 칭하기로 한다. 더불어, 블라인드 비아들은 기판집적 도파관(SIW) 내부에 형성된 스트립 라인들을 전자기적으로 차폐 또는 분리할 수 있다.
상술한 폴딩된 기판집적 도파관(FSIW)에 형성되는 적어도 하나의 블라인드 비아(Blind Via) 또는 적어도 하나의 블라인드 도전층에 의해서 도파관의 유효 너비(Effective Width)는 증가하게 된다. 도파관의 유효 너비가 증가하면, 기판집적 도파관(SIW)을 통해서 전송되는 RF 대역 신호의 동작 주파수가 하향될 수 있다. 블라인드 도전체를 통한 폴딩된 기판집적 도파관(SIW)의 동작 주파수가 하향될 수 있기 때문에 기판집적 도파관(SIW)의 실제 폭을 그만큼 줄일 수 있다. 따라서, 다중 모드 전송선(150)의 폭 또는 사이즈를 줄일 수 있어, 소형화 또는 광대역화를 용이하게 구현할 수 있다. 또한, 복수의 블라인드 도전체를 통한 스트립 라인들 사이에 발생하는 커플링이나 간섭을 효과적으로 차단할 수 있어, 전달되는 신호에 대한 신호대 잡음비(SNR)도 높일 수 있다.
여기서, 다중 모드 전송선(150)의 단면 구조는 사각형 형태로 제공될 수도 있지만, 본 발명은 여기에 국한되지 않는다. 즉, 폴딩된 기판집적 도파관(FSIW)의 단면은 원형일 수도 있고, 목적에 따라 다양한 형태로 변형될 수 있을 것이다. 더불어, 다중 모드 전송선(150)을 형성하기 위한 폴딩된 기판집적 도파관(FSIW)은 PCB 기판(170)의 상부 도전층과 하부 도전층을 사용하여 형성될 수도 있지만, 폴딩된 기판집적 도파관(FSIW)의 상부 도전층과 하부 도전층은 PCB 기판(170)의 내부에 위치하는 임의의 도전층을 사용하여 형성될 수도 있다.
도 3은 본 발명의 실시 예에 따른 다중 모드 전송선을 사용하는 스토리지 장치의 다른 예를 보여주는 단면도이다. 도 3을 참조하면, 스토리지 장치(100)는 상부 패키지(170), 하부 패키지(180), 그리고 패키지 기판(190)을 포함할 수 있다.
상부 패키지(170)에는 UFS 컨트롤러(131)와 적층된 복수의 불휘발성 메모리 장치들(132~139)이 포함될 수 있다. UFS 컨트롤러(131)는 실질적으로 도 1의 스토리지 컨트롤러(110)의 기능을 수행할 것이다. UFS 컨트롤러(131)와 적층된 복수의 불휘발성 메모리 장치들(132~139)은 하부 패키지(180)를 통해서 제공되는 실리콘 인터포저(Si Interposer)를 통해서 칩-대-칩(Chip-to-Chip) 통신을 수행할 수 있을 것이다. 상부 패키지(170)는 하부에 형성되는 외부 단자(예를 들면, 솔더 볼)에 의해서 하부 패키지(180)에 연결될 수 있다.
하부 패키지(180)는 상부 패키지(170)의 실리콘 인터포저(Si Interposer)로 제공될 수 있다. 더불어, 하부 패키지(180)에는 별도의 칩들(182, 184)이 추가적으로 탑재될 수도 있을 것이다. 예를 들면, 하부 패키지(180)에는 AS-NAND나 신경망 엔진과 같은 추가적인 칩들이 탑재될 수 있다. 본 발명의 실시 예에 따르면, 하부 패키지(180)에 포함되는 칩-대-칩(Chip-to-Chip) 통신을 위한 다중 모드 전송선(150)이 포함될 수 있다. 본 발명의 다중 모드 전송선(150)을 통해서 와이드 입출력(Wide I/O) 인터페이스를 제공할 수 있다. 그리고 본 발명의 실시 예에 따른 다중 모드 전송선(150)을 통해 실리콘 인터포저의 회로 선폭을 줄이고도 신호 라인 간의 누화 억제 및 RF 대역의 동작 주파수 하향이 가능하다.
다중 모드 전송선(150)은 실리콘 인터포저를 포함하는 하부 패키지(180)에 하나의 층에서 또는 복수의 층에서 형성될 수 있다. 예를 들면, 다중 모드 전송선(150)은 UFS 컨트롤러(131)와 불휘발성 메모리 장치(132~139)을 연결하는 채널에 사용되거나, 칩들(182 또는 184)과 USF 컨트롤러(131)를 연결하는 채널에 사용될 수도 있다. 하지만, 본 발명의 다중 모드 전송선(150)은 와이드 입출력 인터페이스가 필요한 전송선이라면 어디에도 적용될 수 있음은 잘 이해될 것이다.
다중 모드 전송선(150)은 기판집적 도파관(SIW)과, 기판집적 도파관(SIW) 내부에서 연장되는 적어도 하나의 스트립 라인을 포함할 수 있다. 본 발명의 기판집적 도파관(SIW)의 실리콘 인터포저 내부에 형성되는 금속층과 실리콘 비아들을 통해서 구성될 수 있다. 기판집적 도파관(SIW)을 형성하기 위한 복수의 실리콘 비아들은 규칙적인 간격으로 배열될 수 있다. 여기서, 앞서 설명한 바와 같이 도파관 측벽(Waveguide side wall)을 형성하기 위한 실리콘 비아들은 금속 격벽으로도 형성될 수 있을 것이다.
더불어, 본 발명의 실시 예에 따른 기판집적 도파관(SIW)은 도파관의 유효 너비(즉, x-방향의 유효 폭)를 증가시키기 위한 적어도 하나의 블라인드 도전체를 포함할 수 있다. 블라인드 도전체는 비아들과 같은 방향으로 형성되지만 비아의 길이보다 짧게 형성되는 블라인드 비아(Blind via) 또는, 기판집적 도파관(SIW)의 도파관 측벽(Waveguide wall)에서 도파관 내부로 돌출하는 블라인드 도전층(Blind conductive layer)을 포함할 수 있다. 블라인드 도전체가 복수의 블라인드 비아(Blind Via)들로 제공되는 경우, 블라인드 비아들은 도파관 측벽을 형성하기 위한 관통 비아들과 동일한 간격으로 배열될 수 있다. 다만, 블라인드 비아들은 상부 도전층과 하부 도전층 중 어느 하나의 도전층에만 연결되어, 폴딩된 기판집적 도파관(FSIW)을 형성한다. 블라인드 비아들은 기판집적 도파관(SIW) 내부에 형성된 스트립 라인들을 전자기적으로 차폐 또는 분리할 수 있다.
이상에서 설명된 다중 모드 전송선(150)이 실리콘 인터포저에 사용될 수 있음이 설명되었으나, 본 발명은 여기에 국한되지 않는다. 본 발명의 폴딩된 기판집적 도파관(FSIW)은 신호의 전송이 발생하는 다양한 전송선들에 적용될 수 있다.
도 4는 본 발명의 일 실시 예에 따른 폴딩된 기판집적 도파관을 포함하는 다중 모드 전송선의 단면을 보여주는 도면이다. 도 4를 참조하면, 본 발명의 다중 모드 전송선(150a)은 블라인드 비아들(155, 156, 157)로 형성되는 블라인드 도전체를 갖는다. 다중 모드 전송선(150a)은 하부 도전층(151)과 상부 도전층(152), 도파관 측벽을 형성하는 관통 비아들(153, 154), 블라인드 비아들(155, 156, 157), 그리고 복수의 스트립 라인들(158a, 158b, 158c, 158d)을 포함할 수 있다.
다중 모드 전송선(150a)은 기판의 내부에 형성될 수 있다. 여기서, 기판은 칩들간 전기적인 연결을 제공하기 위한 PCB 기판이나, 실리콘 인터포저, 싱글 칩 내에서의 실리콘 기판, 그리고 칩들이나 다바이스들 상호간의 데이터 전송을 위해제공되는 연성 인쇄회로기판(FPCB)일 수 있다. 본 발명의 다중 모드 전송선(150a)이 형성되는 기판은 여기의 개시에만 국한되지 않으며 와이드 입출력 인터페이스가 적용될 수 있는 시스템에서 다양한 응용이 가능하다. 하지만, 설명의 편의를 위해 PCB 기판에 본 발명의 다중 모드 전송선(150a)이 형성되는 예를 통해서 본 발명의 이점을 설명하기로 한다.
다중 모드 전송선(150a)은 기판에 형성되는 임의의 도전층들 사이에 형성될 수 있다. 예컨대, 하부 도전층(151)과 상부 도전층(152) 사이에 다중 모드 전송선(150a)이 형성될 수 있다. 다중 모드 전송선(150a)은 폴딩된 기판집적 도파관(FSIW)과 복수의 스트립 라인들(158a, 158b, 158c, 158d)로 구성된다. 폴딩된 기판집적 도파관(FSIW)은 하부 도전층(151)과 상부 도전층(152), 그리고 하부 도전층(151)과 상부 도전층(152) 모두에 연결되는 복수의 관통 비아들(153, 154)을 포함한다. 특히, 폴딩된 기판집적 도파관(FSIW)은 하부 도전층(151)과 상부 도전층(152) 어느 하나에만 연결되는 블라인드(Blind) 비아들(155, 156, 157)을 포함할 수 있다. 폴딩된 기판집적 도파관(FSIW)은 접지되거나 특정 전원 전압 레벨로 유지될 수 있다.
관통 비아들(153, 154)은 각각 도파관 너비(a1)만큼 x-방향으로 이격되어 형성될 것이다. 도시된 관통 비아들(153, 154)은 xy 평면의 단면에 나타난 형상에 해당하며, 지면에 후면 또는 전면 방향으로 규칙적인 간격으로 배열되도록 형성될 것이다. 즉, 도파관 측벽(Waveguide side wall)의 일측을 형성하기 위해 관통 비아(153) 측에는 도파관의 진행 방향으로 배열되는 복수의 관통 비아들이 형성될 것이다. 마찬가지로, 도파관 측벽의 타측을 형성하기 위해 관통 비아(154) 측에는 도파관의 진행 방향으로 배열되는 복수의 관통 비아들이 형성될 것이다.
폴딩된 기판집적 도파관(FSIW)을 제공하기 위한 블라인드 비아들(155, 156, 157)도 실질적으로 관통 비아들(153, 154)과 동일한 간격으로 형성될 것이다. 하지만, 블라인드 비아(155)는 하부 도전층(151)에만 연결된다. 즉, 블라인드 비아(155)는 하부 도전층(151)을 관통하여 연결되고 상부 도전층(152)을 관통하지는 않는다. 블라인드 비아(155)와 동일한 형태의 블아인드 비아(Blind Via)들이 도파관 측벽을 구성하는 관통 비아들(153, 154)과 동일한 간격으로 지면 앞쪽이나 뒤쪽으로 형성될 것이다. 블라인드 비아(156)는 상부 도전층(151)만을 관통하여 연결된다. 즉, 블라인드 비아(156)는 하부 도전층(151)에는 미치지 못하는 형태로 형성된다. 상부 도전층(152)만을 관통하는 블라인드 비아(156)와 동일한 형태의 블아인드 비아(Blind Via)들이 일정한 간격으로 지면 앞쪽이나 뒤쪽으로 형성될 것이다. 블라인드 비아(157)는 하부 도전층(151)만을 관통하여 연결된다. 블라인드 비아(157)는 좌측의 블라인드 비아(155)와 동일한 형태로 형성될 수 있다. 더불어, 블라인드 비아(157)와 동일한 형태의 블라인드 비아(Blind Via)들이 일정한 간격으로 지면 앞쪽이나 뒤쪽으로 형성될 것이다.
블라인드 비아들(155, 156, 157)에 의해서 형성되는 폴딩된 기판집적 도파관(FSIW)의 유효 도파관 너비(a')는 물리적인 도파관 너비(a1)보다 크게 된다. 즉, 도파관을 따라 전파되는 TE 파가 영향을 받는 도파관의 너비는 물리적인 도파관 너비(a1)가 아닌 유효 도파관 너비(a')에 대응한다. 일반적으로 구형 도파관의 차단 주파수(fc)는 아래 수학식 1과 같이 표현할 수 있다.
Figure pat00001
여기서, c는 광속, a는 도파관의 너비를 나타낸다.
블라인드 비아들(155, 156, 157)이 존재하지 않는 경우의 일반적인 구형 도파관의 차단 주파수(fc)는 도파관 너비에 반비례한다. 즉, 블라인드 비아들(155, 156, 157)이 존재하지 않는 경우, 도파관의 차단 주파수(fc)는 c/(2a1)로 계산될 것이다. 반면, 블라인드 비아들(155, 156, 157)이 포함되는 폴딩된 기판집적 도파관(FSIW)의 차단 주파수(fc)는 c/(2a')로 나타낼 수 있다. 여기서, 도파관의 유효 너비(a')는 물리적인 너비(a1)보다 크기 때문에, 폴딩된 기판집적 도파관(FSIW)의 차단 주파수(fc)는 하향될 수 있음을 알 수 있다.
더불어, 블라인드 비아들(155, 156, 157)에 의해서 복수의 스트립 라인들(158a, 158b, 158c, 158d) 상호 간의 차폐 효과를 제공할 수 있다. 즉, 블라인드 비아들(155, 156, 157)에 의해서 복수의 스트립 라인들(158a, 158b, 158c, 158d) 간의 누화(Cross talk)나 간섭이 차단될 수 있다. 스트립 라인(158a)은 블라인드 비아(155)와는 이격 거리(b1)만큼의 분리되어 형성될 것이다. 그리고 스트립 라인(158a)과 관통 비아(153)과의 거리도 블라인드 비아(155)와의 거리만큼 또는 다른 이격 거리를 갖도록 형성될 수 있다. 블라인드 비아들(155, 156, 157)과 복수의 스트립 라인들(158a, 158b, 158c, 158d)은 바람직하게는 동일한 이격 거리(b1)를 갖도록 형성될 수 있다. 이격 거리(b1)는 스트립 라인들(158a, 158b, 158c, 158d) 간의 누화 억제의 효율을 고려하여 결정될 수 있을 것이다. 하지만, 다양한 목적에 따라 블라인드 비아들(155, 156, 157)과 복수의 스트립 라인들(158a, 158b, 158c, 158d)의 이격 거리는 변경될 수 있음은 잘 이해될 것이다.
누화나 간섭의 억제에 의해서 스트립 라인들을 통해서 전송되는 신호의 신호대 잡음비(SNR) 향상이 가능하다. 여기서, 복수의 스트립 라인들(158a, 158b, 158c, 158d) 각각은 하나의 채널에 포함되는 데이터 라인들(DQ lines) 세트일 수 있다. 또는, 복수의 스트립 라인들(158a, 158b, 158c, 158d) 각각은 서로 다른 채널에 포함되는 데이터 라인들일 수 있다.
일 실시 예에 따른 다중 모드 전송선(150a)에서는 폴딩된 기판집적 도파관(FSIW)을 형성하기 위한 블라인드 비아들(155, 156, 157)이 3개 위치에 배열되는 것으로 설명되었으나 본 발명은 여기에 국한되지 않는다. 폴딩된 기판집적 도파관(FSIW)의 단면도에서 블라인드 비아들(155, 156, 157)은 필요에 따라 증가될 수 있으며 감소할 수도 있다. 더불어, 다중 모드 전송선(150a)의 구조에서 복수의 스트립 라인들(158a, 158b, 158c, 158d)이 하부 도전층(151)과 상부 도전층(152) 사이의 공간에서 중간 위치에 형성되는 것으로 설명되었으나, 본 발명은 여기에 국한되지 않는다. 예를 들면, 복수의 스트립 라인들(158a, 158b, 158c, 158d)은 하부 도전층(151)에 더 근접한 위치, 또는 상부 도전층(152)에 더 근접하는 위치에 형성될 수 있을 것이다. 또는, 복수의 스트립 라인들(158a, 158b, 158c, 158d)은 서로 다른 금속 층을 사용하여 x-축 방향으로 지그재그 형태로 배열될 수도 있을 것이다.
도 5는 도 4의 다중 모드 전송선의 3차원 형태를 보여주기 위한 도면이다. 도 5를 참조하면, 다중 모드 전송선(150a)은 폴딩된 기판집적 도파관(FSIW)과 복수의 스트립 라인들(158a, 158b, 158c, 158d)을 포함한다. 폴딩된 기판집적 도파관(FSIW)은 하부 도전층(151)과 상부 도전층(152), 좌측 도파관 측벽을 형성하기 위한 관통 비아들(V30~V42), 우측 도파관 측벽을 형성하기 위한 관통 비아들(V80~V92), 그리고 블라인드 비아들(V60~V72, 155, 157)을 포함한다. 여기서, 블라인드 비아들(155, 157)도 블라인드 비아들(V60~V72)과 위치만 다를 뿐, 동일한 형태로 형성될 것이다.
폴딩된 기판집적 도파관(FSIW)을 형성하기 위한 좌측 도파관 측벽은 관통 비아들(V30~V42)이 제공한다. 폴딩된 기판집적 도파관(FSIW)을 형성하기 위한 우측 도파관 측벽은 관통 비아들(V80~V92)에 의해서 제공된다. 관통 비아들(V30~V42, V80~92)은 도파관의 진행 방향인 z-방향으로 규칙적으로 배열될 것이다. 블라인드 비아들(V60~V72)은 관통 비아들(V30~V42, V80~92)보다 길이가 짧고, 상부 도전층(152)만을 관통한다는 점을 빼면, 관통 비아들(V30~V42, V80~92)과 같이 z-방향으로 일정한 간격으로 배열될 수 있다. 도시되지는 않았지만, 하부 도전층(152)을 관통하는 블라인드 비아들(155, 157) 각각의 z-방향으로도 동일한 크기의 블라인드 비아들이 일정한 간격으로 배열될 것이다.
도 6은 도 5의 다중 모드 전송선을 상측에서 바라본 평면도이다. 도 6을 참조하면, 다중 모드 전송선(150a)은 폴딩된 기판집적 도파관(FSIW)과 복수의 스트립 라인들(158a, 158b, 158c, 158d)을 포함한다. 폴딩된 기판집적 도파관(FSIW)을 형성하기 위해 도파관 측벽을 구성하는 관통 비아들(V30~V38, V80~V88)과 블라인드 비아들(V10~V18, V20~V28, V60~V68)이 제공된다. 여기서, 상부 도전층(152)을 관통하는 관통 비아들(V30~V38, V80~V88)과 블라인드 비아들(V60~V68)의 단면은 실선 형태로 도시하였다. 그리고 상부 도전층(152)을 관통하지 않는 블라인드 비아들(V10~18, V20~V28)의 단면은 점선 형태로 도시하였다. 그리고 상부 도전층(152)의 하부에 위치하는 복수의 스트립 라인들(158a, 158b, 158c, 158d)도 점선으로 도시하였다.
관통 비아들(V30~V38, V80~V88)이 형성하는 도파관 측벽간의 간격(a1)은 폴딩된 기판집적 도파관(FSIW)의 물리적 너비에 대응한다. 하지만, 도파관의 차단 주파수(fc)는 c/(2a1)이 아닌 블라인드 비아들(V10~V18, V20~V28, V60~V68)의 존재에 의해 c/(2a')로 제공된다. 왜냐하면, 도파관의 유효 너비(a')가 블라인드 비아들(V10~V18, V20~V28, V60~V68)에 의해서 물리적 너비(a1)보다 증가하기 때문이다. 따라서, 폴딩된 기판집적 도파관(FSIW)의 차단 주파수(fc)는 하향될 수 있다.
그리고 동일 열에 포함되는 인접한 관통 비아들은 각각 중심간 거리(Sp) 간격으로 주기적으로 배열된다. 도파관 측벽(Side wall)을 형성하기 위한 관통 비아들(V30~V38, V80~V88) 각각의 중심간 거리(Sp)는 동작 주파수의 도파관내 파장의 1/10 정도로 설정될 수 있다. 관통 비아들(V30~V38, V80~V88) 각각의 중심간 거리(Sp)는 도파관 내의 전계 누설을 효과적으로 차단할 수 있는 값으로 설정될 수 있다. 더불어, 관통 비아들(V30~V38, V80~V88)은 각각 도파관 측벽에 1열로 배열되는 것으로 설명되었으나 본 발명은 여기에 국한되지 않는다. 예를 들면, 관통 비아들(V30~V38) 및 관통 비아들(V80~V88)은 2열 이상으로 배열될 수도 있을 것이다.
블라인드 비아들(V10~V18, V20~V28, V60~V68)도 도시된 바와 같이 관통 비아들(V30~V38, V80~V88)과 동일한 비아 간격를 갖도록 형성될 수 있다. 하지만, 본 발명은 여기에 국한되지 않는다. 블라인드 비아들(V10~V18, V20~V28, V60~V68)의 비아들간 간격은 관통 비아들(V30~V38, V80~V88)과 다른 값을 갖도록 설정될 수 있을 것이다.
도 7은 본 발명의 폴딩된 기판집적 도파관(FSIW)의 유효 너비의 증가 효과를 도식적으로 보여주는 도면이다. 도 7을 참조하면, 폴딩된 기판집적 도파관(FSIW)의 내부에서 형성되는 자계면의 형태는 곡선(P1)으로 모델링될 수 있다.
블라인드 비아들(155, 156, 157)에 의해서 실질적으로 폴딩된 기판집적 도파관(FSIW)을 전파하는 전계의 형태는 일반적인 구형 도파관에서 나타나는 형태와는 다르게 나타난다. 그리고 폴딩된 기판집적 도파관(FSIW) 내부의 수평 방향으로 형성되는 자계면의 단면은 도시된 곡선(P1)면과 같이 나타날 수 있다. 이러한 블라인드 비아들(155, 156, 157)이 제공하는 효과에 따라 폴딩된 기판집적 도파관(FSIW)의 유효 너비(a')는 물리적인 너비(a1)보다 커질 수 있을 것이다.
도 8은 본 발명의 다중 모드 전송선의 주파수 특성을 보여주는 도면이다. 도 8을 참조하면, 본 발명의 다중 모드 전송선에 포함되는 스트립 라인들의 신호 전파를 위한 TEM 모드, 폴딩된 기판집적 도파관(FSIW) 및 일반적인 기판집적 도파관(SIW)의 TE 모드의 주파수 대역에 따른 전달 특성을 보여준다.
스트립 라인들을 통해서 전파되는 TEM 모드의 경우, 주파수(f1)보다 낮은 대역에서 신호 전송이 가능하다. 하지만, TEM 모드의 경우, 주파수(f1)보다 높은 대역의 신호에 대해서는 급격히 전달 특성이 감소함을 알 수 있다.
일반적인 구형의 기판집적 도파관(SIW)에서 전달되는 신호의 주파수별 전달 특성은 곡선(TE)로 나타날 수 있다. 이 경우, 제 2 차단 주파수(fc2)로 나타난다. 일반적인 구형의 기판집적 도파관(SIW)에서의 전달되는 무선 주파수(RF) 신호의 동작 주파수는 적어도 제 2 차단 주파수(fc2)보다 높아야 함을 의미한다. 따라서, 일반적인 구형의 기판집적 도파관(SIW)을 사용하는 시스템에서는 신호를 전송하기 위한 동작 주파수가 제한되는 문제가 있다.
본 발명의 폴딩된 기판집적 도파관(FSIW)에서의 전달 특성 곡선(TE')을 살펴보면, 도파관의 유효 너비의 증가에 따라 제 1 차단 주파수(fc1)는 상대적으로 낮아진다. 폴딩된 기판집적 도파관(FSIW)의 경우, 일반적인 구형의 기판집적 도파관(SIW)을 사용하는 경우보다 차단 주파수는 'Δf'만큼 낮아질 수 있다. 따라서, 본 발명의 다중 모드 전송선에 적용되는 폴딩된 기판집적 도파관(FSIW)에 의해 신호를 전송하기 위한 동작 주파수의 하향이 용이하다.
도 9는 본 발명의 제 2 실시 예에 따른 다중 모드 전송선의 형태를 간략하게 보여주는 단면도이다. 도 9를 참조하면, 제 2 실시 예에 따른 다중 모드 전송선(150b)은 하부 도전층(151)과 상부 도전층(152), 도파관 측벽을 형성하는 관통 비아들(153, 154), 블라인드 비아들(155, 156, 157), 그리고 복수의 스트립 라인들(158a, 158b, 158c, 158d)을 포함할 수 있다.
제 2 실시 예에 따른 다중 모드 전송선(150b)은 앞서 설명된 도 4의 다중 모드 전송선(150a)와 유사한 형태를 갖는다. 하지만, 다중 모드 전송선(150b)의 도파관 너비(a2)는 다중 모드 전송선(150a)의 도파관 너비(a1)보다 감소된 형태로 제공될 수 있다. 여기서, 도파관 너비(a2)의 감소에 따른 차단 주파수(fc)의 증가가 발생할 수 있다. 하지만, 블라인드 비아들(155, 156, 157)을 통해 확보한 유효 너비에 의해서 실질적으로 폴딩된 기판집적 도파관(FSIW)의 차단 주파수의 증가는 보상될 수 있다. 따라서, 도 4의 다중 모드 전송선(150a)에 비해 전송선의 사이즈 축소가 더 높은 우선순위를 갖는 시스템 설계에서 다중 모드 전송선(150b)이 사용될 수 있다.
도 10은 본 발명의 제 3 실시 예에 따른 다중 모드 전송선의 형태를 간략하게 보여주는 단면도이다. 도 10을 참조하면, 제 3 실시 예에 따른 다중 모드 전송선(150c)은 스트립 라인들을 통해서 전송되는 신호의 속성에 따라 스트립 라인들의 배열 위치를 조정할 수 있다.
다중 모드 전송선(150c)은 하부 도전층(151)과 상부 도전층(152), 도파관 측벽을 형성하는 관통 비아들(153, 154), 블라인드 비아들(155, 156, 157), 그리고 복수의 스트립 라인들(158a, 158b, 158c, 158d, 158e)을 포함할 수 있다. 다중 모드 전송선(150c)을 구성하는 폴딩된 기판집적 도파관(FSIW)은 도 4의 그것과 실질적으로 동일하게 형성될 수 있다. 하지만, TEM 모드로 신호를 전송하는 복수의 스트립 라인들(158a, 158b, 158c, 158d, 158e)은 신호 속성에 따라 그룹화되어 배치될 수 있다. 예를 들면, 스트립 라인들(158a, 158b)은 하나의 채널 내에서 스트로브 신호 세트(DQS, /DQS)를 전송하는 라인들일 수 있다. 스트로브 신호 세트(DQS, /DQS) 각각은 서로 상보적인 신호 세트이다. 따라서, 스트립 라인들(158a, 158b)에 전송되는 스트로브 신호 세트(DQS, /DQS)는 상호간의 영향을 고려할 필요가 없다. 이와 같이, 커플링이나 간섭을 고려할 필요가 없는 스트립 라인들(158a, 158b)은 하나의 그룹으로 묶어서 배열할 수 있다. 즉, 커플링이나 간섭을 고려할 필요가 없는 스트립 라인들(158a, 158b)은 블라인드 도전체에 의해서 차폐되지 않도록 배치될 수 있다. 결과적으로, 커플링이나 간섭을 고려할 필요가 없는 스트립 라인들(158a, 158b)은 하나의 공간에 위치하며, 스트립 라인들(158a, 158b) 사이의 공간에는 블라인드 비아나 블라인드 도전층이 존재하지 않도록 형성될 수 있다. 스트립 라인들(158a, 158b)은 서로 다른 금속 층의 메탈 라인들을 사용하여 형성될 수 있을 것이다.
반면, 데이터 신호(DQ0, DQ1, DQn-1)를 전송하는 스트립 라인들(158c, 158d, 158e)은 블라인드 비아들(156, 157)을 사용하여 차폐 또는 이격될 수 있다. 더불어, 데이터 신호(DQ0)를 전송하는 스트립 라인(158c)은 블라인드 비아(155)를 통해서 스트로브 신호 세트(DQS, /DQS)를 전송하는 스트립 라인들(158a, 158b)과 차폐 또는 이격시킬 수 있다.
이상의 도 10에 설명된 실시 예에 따르면, 다중 모드 전송선(150c)을 구성하는 폴딩된 기판집적 도파관(FSIW)의 폭을 좀더 줄일 수 있는 이점을 제공한다.
도 11은 본 발명의 제 4 실시 예에 따른 다중 모드 전송선의 형태를 간략하게 보여주는 단면도이다. 도 11을 참조하면, 제 4 실시 예에 따른 다중 모드 전송선(150d)은 블라인드 도전체로서 종 방향(x-방향)으로 연장되는 블라인드 도전층(159)을 사용하여 스트립 라인들(158a, 158b)을 차폐 또는 이격시킬 수 있다.
다중 모드 전송선(150d)은 하부 도전층(151)과 상부 도전층(152), 도파관 측벽을 형성하는 관통 비아들(153, 154), 스트립 라인들(158a, 158b), 그리고 블라인드 도전층(159)을 포함한다. 스트립 라인들(158a, 158b)은 서로 다른 금속 층의 메탈 라인을 사용하여 형성될 수 있다. 더불어, 블라인드 도전층(159)은 스트립 라인들(158a, 158b) 각각의 금속 층 사이에 형성되는 메탈 라인들이나 도전막을 이용하여 제공될 수 있다.
스트립 라인들(158a, 158b)을 서로 다른 금속 층에 위치하며 y-방향으로 배열되는 메탈 라인들을 사용하여 형성하는 경우, 폴딩된 기판집적 도파관(FSIW)의 너비를 보다 쉽게 줄일 수 있다. 즉, 폴딩된 기판집적 도파관(FSIW)의 관통 비아들(153, 154) 간의 간격에 대응하는 도파관 너비(a3)를 용이하게 줄일 수 있다. 이 실시 예에서 도파관 너비(a3)는 감소하지만, 스트립 라인들(158a, 158b) 및 블라인드 도전층(159)을 형성하기 위한 도파관의 높이(h1)의 증가가 수반된다. 하지만, 블라인드 도전층(159)의 형성에 의해 도파관의 유효 너비는 증가될 수 있다.
따라서, 도파관 너비(a2)는 감소하더라도 실질적으로 증가하는 도파관의 유효 너비에 의해 차단 주파수(fc)는 감소될 수 있을 것이다. 이러한 구조는 폴딩된 기판집적 도파관(FSIW)의 너비가 제한된 구조에서 스트립 라인들 간의 간섭을 효과적으로 억제하면서도 폴딩된 기판집적 도파관(FSIW)의 동작 주파수 하향이 가능하다.
도 12는 도 11의 다중 모드 전송선의 3차원 형태를 보여주기 위한 도면이다. 도 12를 참조하면, 다중 모드 전송선(150d)은 폴딩된 기판집적 도파관(FSIW)과 스트립 라인들(158a, 158b)을 포함한다. 폴딩된 기판집적 도파관(FSIW)은 하부 도전층(151)과 상부 도전층(152), 좌측 도파관 측벽을 형성하기 위한 관통 비아들(V10~V19), 우측 도파관 측벽을 형성하기 위한 관통 비아들(V40~V49), 블라인드 도전층(159)을 포함한다.
폴딩된 기판집적 도파관(FSIW)을 형성하기 위한 좌측 도파관 측벽은 관통 비아들(V10~V19)을 통해서 제공된다. 폴딩된 기판집적 도파관(FSIW)을 형성하기 위한 우측 도파관 측벽은 관통 비아들(V40~V49)을 통해서 제공된다. 관통 비아들(V10~V19, V40~V49)은 도파관의 진행 방향인 z-방향으로 특정 간격을 가지고 주기적으로 배열될 것이다. 블라인드 도전층(159)은 스트립 라인들(158a, 158b)을 형성하는 금속 층들 사이에 형성될 수 있다. 블라인드 도전층(159)의 일측은 관통 비아들(V10~V19)에 의해서 관통된다. 따라서, 관통 비아들(V10~V19)에 의해서 블라인드 도전층(159)의 일측은 폴딩된 기판집적 도파관(FSIW)의 측벽을 형성하게 될 것이다. 반면, 블라인드 도전층(159)은 관통 비아들(V40~V49)이 형성하는 도파관 측벽과는 분리된다. 즉, 관통 비아들(V40~V49)은 블라인드 도전층(159)을 관통하지는 않는다.
상술한 형태의 다중 모드 전송선(150d)에 따르면, 폴딩된 기판집적 도파관(FSIW)의 너비가 제한된 구조에서 스트립 라인들 간의 간섭을 효과적으로 억제하면서도 폴딩된 기판집적 도파관(FSIW)의 동작 주파수 하향시킬 수 있다. 즉, 다중 모드 전송선(150d)의 구조는 폴딩된 기판집적 도파관(FSIW)의 물리적 너비(a3)를 추가적으로 감소시키고도 도파관의 유효 너비를 증가시킬 수 있는 수단을 제공한다.
도 13은 본 발명의 제 5 실시 예에 따른 다중 모드 전송선의 형태를 간략하게 보여주는 단면도이다. 도 13을 참조하면, 제 5 실시 예에 따른 다중 모드 전송선(150e)은 전송되는 신호의 속성에 따라 스트립 라인들의 배열 위치를 그룹화할 수 있다.
다중 모드 전송선(150e)은 하부 도전층(151)과 상부 도전층(152), 도파관 측벽을 형성하는 관통 비아들(153, 154), 복수의 스트립 라인들(158a, 158b, 158c), 그리고 블라인드 도전층(159)을 포함할 수 있다. 다중 모드 전송선(150e)을 구성하는 폴딩된 기판집적 도파관(FSIW)은 도 11의 그것과 실질적으로 동일하게 형성될 수 있다. 하지만, TEM 모드로 신호를 전송하는 복수의 스트립 라인들(158a, 158b, 158c)은 신호 속성에 따라 그룹화되고, 특정 그룹의 스트립 라인들(158a, 158b)은 블라인드 도전층(159)에 의한 차폐에서 배제될 수 있다. 예를 들면, 스트립 라인들(158a, 158b)은 하나의 채널 내에서 스트로브 신호 세트(DQS, /DQS)를 전송하는 라인들일 수 있다. 스트로브 신호 세트(DQS, /DQS) 각각은 서로 상보적인 신호 세트이다. 커플링이나 간섭을 고려할 필요가 없는 스트립 라인들(158a, 158b)은 하나의 그룹으로 묶어서 배열할 수 있다. 즉, 커플링이나 간섭을 고려할 필요가 없는 스트립 라인들(158a, 158b)은 블라인드 도전층에 의해서 차폐되지 않도록 배치될 수 있다. 결과적으로, 커플링이나 간섭을 고려할 필요가 없는 스트립 라인들(158a, 158b)은 하나의 공간에 위치하며, 스트립 라인들(158a, 158b) 사이의 공간에는 블라인드 비아나 블라인드 도전층이 존재하지 않도록 형성될 수 있다. 스트립 라인들(158a, 158b)은 서로 다른 금속 층의 메탈들을 사용하여 형성될 수 있을 것이다.
반면, 데이터 신호(DQ)를 전송하는 스트립 라인(158c)은 블라인드 도전층(159)을 사용하여 스트립 라인들(158a, 158b)과 차폐될 수 있다. 여기서, 블라인드 도전층(159)의 일측에 그룹 단위로 배열되는 신호 라인 세트는 스트로브 신호 세트(DQS, /DQS)에만 국한되지 않는다. 상보적인 신호 레벨을 전송하는 신호 라인 세트의 경우 스트립 라인들(158a, 158b)과 같이 그룹화될 수 있을 것이다.
도 14는 본 발명의 제 6 실시 예에 따른 다중 모드 전송선의 형태를 간략하게 보여주는 단면도이다. 도 14를 참조하면, 제 6 실시 예에 따른 다중 모드 전송선(150f)은 종 방향(x-방향)으로 연장되는 복수의 블라인드 도전층(159a, 159b)을 사용하여 스트립 라인들(158a, 158b, 158c)을 차폐 또는 이격시킬 수 있다.
다중 모드 전송선(150f)은 하부 도전층(151)과 상부 도전층(152), 도파관 측벽을 형성하는 관통 비아들(153, 154), 스트립 라인들(158a, 158b, 158c), 그리고 블라인드 도전층들(159a, 159b)을 포함한다. 스트립 라인들(158a, 158b, 158c)은 서로 다른 금속 층의 메탈 라인을 사용하여 형성될 수 있다. 더불어, 블라인드 도전층들(159a, 159b)은 스트립 라인들(158a, 158b, 158c)이 위치하는 금속 층들 사이에 형성되는 도전층이나 메탈 라인들을 이용하여 제공될 수 있다.
스트립 라인들(158a, 158b, 158c)이 관통 비아들(153, 154) 각각으로부터 중심 거리에서 횡 방향(y-방향)으로 일정한 간격을 갖도록 형성되는 것으로 도시되었다. 하지만, 본 발명은 여기에 국한되지 않는다. 스트립 라인들(158a, 158b, 158c)은 관통 비아(153)와 관통 비아(154) 중 어느 하나에 더 근접하는 형태로 형성될 수 있다. 또는, 스트립 라인들(158a, 158b, 158c)은 횡 방향(y-방향)에 대해 지그재그 형태로 배열될 수 있을 것이다.
블라인드 도전층들(159a, 159b)은 폴딩된 기판집적 도파관(FSIW)의 측벽을 형성하는 관통 비아들(153, 154) 중 어느 하나와 접속된다. 예를 들면, 블라인드 도전층(159a)은 관통 비아(153)에 의해서 관통되고, 관통 비아(154)와는 이격된다. 반면, 블라인드 도전층(159b)은 관통 비아(154)에 의해서 관통되고, 관통 비아(153)와는 이격된다.
제 6 실시 예에 따른 다중 모드 전송선(150f)은 스트립 라인들(158a, 158b, 158c)은 횡 방향(y-방향)으로 일렬로 배열된다. 따라서, 스트립 라인들(158a, 158b, 158c)을 분리하기 위한 블라인드 도전층들(159a, 159b)이 지그재그 형태로 스트립 라인들(158a, 158b, 158c) 사이에 형성될 수 있다. 이러한 구조는 폴딩된 기판집적 도파관(FSIW)의 유효 너비는 일정하게 유지하거나 증가시키면서도 폴딩된 기판집적 도파관(FSIW)의 물리적 너비(a4)는 실질적으로 감소시킬 수 있는 수단을 제공한다. 물론, 폴딩된 기판집적 도파관(FSIW)의 높이(h2)는 증가할 수 있을 것이다.
도 15는 본 발명의 제 7 실시 예에 따른 다중 모드 전송선의 형태를 간략하게 보여주는 단면도이다. 도 15를 참조하면, 제 7 실시 예에 따른 다중 모드 전송선(150g)은 종 방향(x-방향)으로 연장되는 복수의 블라인드 도전층(159a, 159b)을 사용하여 스트립 라인들(158a, 158b, 158c, 158d)을 차폐 또는 이격시킬 수 있다. 더불어, 스트립 라인들(158a, 158b, 158c, 158d)을 통해서 전송되는 채널 신호의 속성에 따라 스트립 라인들의 배열 위치가 그룹화될 수 있다.
다중 모드 전송선(150g)은 하부 도전층(151)과 상부 도전층(152), 도파관 측벽을 형성하는 관통 비아들(153a, 153b, 154a, 154b), 복수의 스트립 라인들(158a, 158b, 158c, 158d), 그리고 블라인드 도전층들(159a, 159b)을 포함할 수 있다. 다중 모드 전송선(150g)을 구성하는 폴딩된 기판집적 도파관(FSIW)은 도 14의 그것과 실질적으로 동일하게 형성될 수 있다. 하지만, TEM 모드로 신호를 전송하는 복수의 스트립 라인들(158a, 158b, 158c, 158d)은 신호 속성에 따라 그룹화되고, 특정 그룹의 스트립 라인들(158c, 158d)은 차폐없이 배열될 수 있다.
예를 들면, 스트립 라인들(158c, 158d)은 하나의 채널 내에서 스트로브 신호 세트(DQS, /DQS)를 전송하는 라인들일 수 있다. 스트로브 신호 세트(DQS, /DQS)들과 같이 커플링이나 간섭을 고려할 필요가 없는 신호를 전송하는 스트립 라인들(158c, 158d)은 하나의 그룹으로 묶고, 블라인드 도전층에 의한 차폐없이 배열될 수 있다. 즉, 커플링이나 간섭을 고려할 필요가 없는 스트립 라인들(158c, 158d)은 블라인드 도전층에 의해서 차폐되지 않도록 배치될 수 있다. 결과적으로, 커플링이나 간섭을 고려할 필요가 없는 스트립 라인들(158c, 158d)은 하나의 공간에 위치하며, 스트립 라인들(158c, 158d) 사이의 공간에는 블라인드 비아나 블라인드 도전층이 존재하지 않도록 형성될 수 있다.
반면, 데이터 신호(DQm, DQn)를 전송하는 스트립 라인들은(158a, 158b)은 블라인드 도전층(159a, 159b)을 사용하여 차폐될 수 있다. 여기서, 그룹 단위로 배열되는 신호 라인 세트는 스트로브 신호 세트(DQS, /DQS)에만 국한되지 않는다. 상보적인 신호 레벨을 전송하는 신호 라인 세트의 경우 스트립 라인들(158c, 158d)과 같이 그룹화될 수 있을 것이다.
도 16은 제 8 실시 예에 따른 다중 모드 전송선을 간략하게 보여주는 단면도이다. 도 16을 참조하면, 제 8 실시 예에 따른 다중 모드 전송선(150h)은 횡 방향(y-방향)으로 형성되는 블라인드 비아들(155a, 156a)과 종 방향(x-방향)으로 연장되는 블라인드 도전층(159)을 사용하여 스트립 라인들(158a~158l)을 차폐 또는 이격시킬 수 있다.
다중 모드 전송선(150h)은 하부 도전층(151)과 상부 도전층(152), 도파관 측벽을 형성하는 관통 비아들(153a, 153b, 154), 복수의 스트립 라인들(158a~158l), 블라인드 비아들(155a, 156a), 그리고 블라인드 도전층(159)을 포함할 수 있다. 다중 모드 전송선(150h)을 구성하는 폴딩된 기판집적 도파관(FSIW)은 횡 방향(y-방향)으로 형성되는 블라인드 비아들(155a, 156a)과 종 방향(x-방향)으로 형성되는 블라인드 도전층(159)을 모두 포함할 수 있다. 그리고 블라인드 비아들(155a, 156a)과 블라인드 도전층(159)은 복수의 스트립 라인들(158a~158l)을 채널들 단위로 분리시킬 수 있다. 즉, 블라인드 비아들(155a, 156a)과 블라인드 도전층(159)이 복수의 스트립 라인들(158a~158l)을 채널 단위로 분리시켜 채널간 간섭을 억제시킬 수 있다.
더불어, 폴딩된 기판집적 도파관(FSIW)의 유효 너비는 횡 방향(y-방향)의 블라인드 비아들(155a, 156a)과 종 방향(x-방향)의 블라인드 도전층(159) 각각에 의하여 확장될 수 있다. 따라서, 폴딩된 기판집적 도파관(FSIW)을 통해서 전송되는 TE 모드 전송 신호의 RF 주파수의 하향이 가능하다.
도 17은 제 9 실시 예에 따른 다중 모드 전송선을 간략하게 보여주는 단면도이다. 도 17을 참조하면, 제 9 실시 예에 따른 다중 모드 전송선(150i)은 복수의 스트립 라인들 각각을 분리하기 위한 블라인드 비아들(155a~155c, 156a~156c, 157a~157b)과 블라인드 도전층(159)을 포함할 수 있다.
다중 모드 전송선(150i)을 구성하는 폴딩된 기판집적 도파관(FSIW)은 블라인드 비아들(155a~155c, 156a~156c, 157a~157b)과 블라인드 도전층(159)을 사용하여 복수의 스트립 라인들을 라인들 단위로 차폐시킬 수 있다. 따라서, 다중 모드 전송선(150i)의스트립 라인간 간섭 억제 효과는 도 16의 다중 모드 전송선(150h)에 비해서 높아질 수 있다. 더불어, 각 채널 단위의 스트립 라인들 중에서 상호 차폐가 불필요한 신호를 전송하는 스트립 라인은 동일한 열에 배열할 수 있다.
예를 들면, 제 1 채널(CH1)에 포함되는 스트립 라인들 중에서 스트로브 신호 세트(DQS, /DQS)를 전송하는 라인들은 커플링이나 간섭의 영향을 고려할 필요가 없다. 커플링이나 간섭을 고려할 필요가 없는 신호를 전송하는 스트립 라인들은 하나의 그룹으로 묶고, 블라인드 도전층이나 블라인드 비아들에 의한 차폐없이 배열될 수 있다. 즉, 커플링이나 간섭을 고려할 필요가 없는 각 채널들의 스트립 라인들은 블라인드 도전체에 의해서 차폐되지 않도록 배치될 수 있다. 결과적으로, 커플링이나 간섭을 고려할 필요가 없는 스트립 라인들은 하나의 공간에 위치하며, 스트립 라인들 사이의 공간에는 블라인드 비아나 블라인드 도전층이 존재하지 않도록 형성될 수 있다.
반면, 제 1 채널(CH1)에 포함되는 스트립 라인들 중에서도 데이터 신호(DQx)를 전송하는 스트립 라인들은 블라인드 비아들(156b, 157a)을 사용하여 서로 차폐시킬 수 있다. 제 1 채널(CH1)과 동일한 방식으로 제 2 내지 제 4 채널(CH2~CH4)에 포함되는 스트립 라인들도 배열 및 차폐될 수 있다. 여기서, 그룹 단위로 배열되는 신호 라인 세트는 스트로브 신호 세트(DQS, /DQS)에만 국한되지 않는다. 상보적인 신호 레벨을 전송하는 신호 라인 세트의 경우 그룹화시켜 차폐없이 배열될 수 있을 것이다.
도 18은 본 발명의 다중 모드 전송선에서의 이점을 설명하는 평면도이다. 도 18을 참조하면, 본 발명의 폴딩된 기판집적 도파관(FSIW)은 관통 비아들(V30~V38, V80~V88)을 사용하여 도파관 측벽을 형성하기 때문에 스트립 라인들의 분기나 방향 전환이 용이하다.
예를 들면, 폴딩된 기판집적 도파관(FSIW) 내부로 z-방향으로 인입된 스트립 라인(158d)은 x-방향으로 방향을 전환하여 관통 비아들(V83, V84) 사이로 인출될 수 있다. 이것이 가능한 이유는, 스트립 라인(158d)의 폭(Ws)이 관통 비아들(V83, V84) 사이의 간격(Dv)보다 작기 때문이다. 더불어, 폴딩된 기판집적 도파관(FSIW) 내부로 z-방향으로 인입된 스트립 라인(158c)은 x-방향으로 형성되는 스트립 라인(158e)로 분기될 수 있다. 스트립 라인(158e)은 관통 비아들(V85, V86) 사이를 지나, 폴딩된 기판집적 도파관(FSIW)의 외부로 인출될 수 있다.
또한, 폴딩된 기판집적 도파관(FSIW) 내부로 z-방향으로 인입된 스트립 라인(158b)은 x-방향으로 방향을 전환하여 관통 비아들(V34, V35) 사이로 인출될 수 있다. 하지만, 스트립 라인(158a)과는 교차하지 않도록 스트립 라인(158b)은 스트립 라인(158a)과는 다른 금속 층의 메탈 라인으로 형성할 수 있다.
본 발명의 다중 모드 전송선은 관통 비아를 사용하여 도파관 측벽을 형성하는 폴딩된 기판집적 도파관(FSIW)을 포함한다. 따라서, 도파관 내부로 인입된 스트립 라인들이 방향을 전환하여 도파관의 진행 방향과 수직 방향으로 인출될 수 있다. 이러한 구조에 따라 본 발명의 다중 모드 전송선을 포함하는 장치나 시스템의 설계시에 폴딩된 기판집적 도파관(FSIW)을 포함하고 있음에도 높은 라우팅(Routing) 자유도를 제공할 수 있다.
도 19는 본 발명의 다중 모드 전송선에서의 또 다른 이점을 설명하는 평면도이다. 도 19를 참조하면, 본 발명의 폴딩된 기판집적 도파관(FSIW)은 관통 비아들(V30~V38, V80~V88)을 사용하여 도파관 측벽을 형성하기 때문에 스트립 라인(158f)이 폴딩된 기판집적 도파관(FSIW)을 관통하도록 라우팅(Routing)될 수 있다.
폴딩된 기판집적 도파관(FSIW) 내부로는 다중 모드 전송선을 구성하는 z-방향으로 인입된 스트립 라인들(158a, 158b, 158c, 158d)이 배치될 수 있다. 더불어, 다중 모드 전송선과 연관되지 않은 x-방향으로 연장되는 스트립 라인(158f)이 폴딩된 기판집적 도파관(FSIW)을 관통하여 지나갈 수 있다. 이러한 특징은 스트립 라인(158f)의 폭(Ws)이 관통 비아들(V83-V84, V33-V34) 및 블라인드 비아들(V13-V14, V23-V24, V63-V64) 사이의 간격(Dv)보다 작기 때문에 가능하다. 또한, 폴딩된 기판집적 도파관(FSIW)을 x-방향으로 관통하는 스트립 라인(158f)이 스트립 라인들(158a, 158b, 158c, 158d)과는 다른 금속 층에 위치할 수 있기 때문이다.
본 발명의 폴딩된 기판집적 도파관(FSIW)의 측벽 구조에 의해서 복잡한 신호 라인들을 포함하는 시스템 설계시에도 높은 라우팅(Routing) 자유도를 제공할 수 있다.
도 20은 본 발명의 다른 실시 예를 보여주는 도면이다. 도 20을 참조하면, 본 발명의 폴딩된 기판집적 도파관(FSIW)을 포함하는 다중 모드 전송선(250)은 장치들 또는 시스템 사이에 제공되는 연성 인쇄 회로 기판(230, FPCB)에도 적용될 수 있다.
제 1 장치(210)와 제 2 장치(220)는 시스템(200)의 특성에 따라 FPCB(230)에 형성되는 다중 모드 전송선(250)을 통해서 통신을 수행한다. 즉, 제 1 장치(210)와 제 2 장치(220)는 일반적인 인쇄 회로 기판으로는 전기적 연결이 곤란한 구조를 가질 수 있다. 따라서, 제 1 장치(210)와 제 2 장치(220)의 통신을 위해 FPCB(230) 내부에 형성되는 다중 모드 전송선(250)을 통해서 와이드 입출력 인터페이스가 구성될 수 있다. 여기서, 다중 모드 전송선(250)은 도 1 내지 도 19에서 설명된 실시 예들 중 적어도 하나의 구조를 가질 수 있다.
더불어, 본 발명의 다중 모드 전송선이 형성되는 기판의 예로 PCB, FPCB, 실리콘 인터포저(Silicon interposer)와 같은 오프-칩(Off-chip) 패키지 구성을 예로 들어 설명되었으나 본 발명은 여기에 국한되지 않는다. 즉, 본 발명의 다중 모드 전송선은 웨이퍼상 또는 하나의 칩 내에서 실리콘 기판에 형성되는 온-칩(On-Chip) 구성으로도 구현될 수 있다.
이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 제 1 도전층;
    상기 제 1 도전층의 상부에 형성되는 제 2 도전층;
    제 1 방향으로 연장되며 상기 제 1 도전층 및 상기 제 2 도전층과 수직 방향으로 접하도록 형성되는 제 1 도파관 측벽;
    상기 제 1 도파관 측벽과 평행한 방향으로 연장되며, 상기 제 1 도전층 및 상기 제 2 도전층과 수직 방향으로 접하는 제 2 도파관 측벽;
    상기 제 1 도전층과 상기 제 2 도전층의 사이에, 그리고 상기 제 2 도파관 측벽과 상기 제 2 도파관 측벽의 사이에 형성되는 적어도 하나의 스트립 라인; 그리고
    상기 제 1 도전층과 상기 제 2 도전층 중 어느 하나에 연결되거나, 상기 제 1 도파관 측벽과 상기 제 2 도파관 측벽 중 어느 하나에 연결되는 블라인드 도전체를 포함하는 다중 모드 전송선.
  2. 제 1 항에 있어서,
    상기 적어도 하나의 스트립 라인은 전기적으로 분리된 제 1 스트립 라인과 제 2 스트립 라인을 포함하며, 상기 제 1 스트립 라인과 상기 제 2 스트립 라인은 상기 블라인드 도전체에 의해서 전자기적으로 차폐되는 다중 모드 전송선.
  3. 제 1 항에 있어서,
    상기 제 1 도파관 측벽은 상기 제 1 도전층 및 상기 제 2 도전층을 관통하며, 상기 제 1 방향으로 배열되는 제 1 관통 비아들을 포함하고,
    상기 제 2 도파관 측벽은 상기 제 1 도전층 및 상기 제 2 도전층을 관통하며, 상기 제 1 방향으로 배열되는 제 2 관통 비아들을 포함하는 다중 모드 전송선.
  4. 제 3 항에 있어서,
    상기 제 1 관통 비아들의 제 1 비아 간격 또는 상기 제 2 관통 비아들 제 2 비아 간격은 상기 제 1 도전층 및 상기 제 2 도전층 내부를 진행하는 무선 주파수 신호 파장의 1/10 이하로 형성되는 다중 모드 전송선.
  5. 제 3 항에 있어서,
    상기 블라인드 도전체는 상기 제 1 도전층과 상기 제 2 도전층 중 어느 하나를 관통하며, 상기 제 1 관통 비아들 또는 상기 제 2 관통 비아들보다 짧게 형성되는 복수의 블라인드 비아들을 포함하는 다중 모드 전송선.
  6. 제 3 항에 있어서,
    상기 블라인드 도전체는, 상기 제 1 도파관 측벽 또는 상기 제 2 도파관 측벽 중 어느 하나에 연결되는 도전막으로 형성되는 다중 모드 전송선.
  7. 제 1 항에 있어서,
    상기 적어도 하나의 스트립 라인은 전기적으로 분리된 복수의 스트립 라인들을 포함하고, 상기 복수의 스트립 라인들 중 제 1 스트립 라인과 제 2 스트립 라인은 상기 블라인드 도전체에 의한 차폐없이 형성되되, 상기 제 1 스트립 라인과 제 2 스트립 라인 각각은 서로 상보적인 신호 레벨을 갖는 데이터 스트로브 신호 세트를 전송하는 다중 모드 전송선.
  8. 제 1 항에 있어서,
    상기 적어도 하나의 스트립 라인은 복수의 채널들 각각에 대응하는 신호를 전송하며, 상기 블라인드 도전체는 상기 복수의 채널들 단위로 차폐를 제공하는 다중 모드 전송선.
  9. 기판;
    상기 기판 내부에서 상부 도전층과 하부 도전층을 수직 방향으로 관통하는 적어도 2개 열로 배열되는 복수의 관통 비아들을 포함하는 기판집적 도파관; 그리고
    상기 기판집적 도파관 내부에서 상기 기판집적 도파관의 진행 방향으로 연장되는 적어도 하나의 스트립 라인을 포함하되,
    상기 기판집적 도파관은 상기 하부 도전층, 상기 상부 도전층, 그리고 2개 열로 배열되는 상기 복수의 관통 비아들로 형성되는 도파관 측벽들 중 적어도 하나와 접하며, 상기 기판집적 도파관의 내부로 연장되는 블라인드 도전체를 포함하는 다중 모드 전송선.
  10. 제 9 항에 있어서,
    상기 복수의 관통 비아들은:
    상기 하부 도전층 및 상기 상부 도전층을 관통하며, 일정 간격으로 상기 기판집적 도파관의 진행 방향으로 배열되는 제 1 관통 비아들; 그리고
    상기 하부 도전층 및 상기 상부 도전층을 관통하며, 상기 일정 간격으로 상기 제 1 관통 비아들과 평행한 방향으로 배열되는 제 2 관통 비아들을 포함하는 다중 모드 전송선.
  11. 제 10 항에 있어서,
    상기 블라인드 도전체는 상기 하부 도전층과 상기 상부 도전층 중 어느 하나를 관통하며, 상기 제 1 관통 비아들 또는 상기 제 2 관통 비아들보다 짧게 형성되는 복수의 블라인드 비아들을 포함하는 다중 모드 전송선.
  12. 제 11 항에 있어서,
    상기 복수의 블라인드 비아들은 상기 일정 간격으로 상기 제 1 관통 비아들 또는 상기 제 2 관통 비아들과 평행한 방향으로 배열되는 다중 모드 전송선.
  13. 제 11 항에 있어서,
    상기 적어도 하나의 스트립 라인은 각각 서로 다른 신호를 전송하는 제 1 스트립 라인 및 제 2 스트립 라인을 포함하며,
    상기 복수의 블라인드 비아들은 상기 제 1 스트립 라인과 상기 제 2 스트립 라인 사이에 배열되는 다중 모드 전송선.
  14. 제 10 항에 있어서,
    상기 블라인드 도전체는 상기 제 1 관통 비아들과 상기 제 2 관통 비아들 중 어느 하나의 관통 비아들에 의해서 관통되며, 상기 하부 도전층 또는 상기 상부 도전층과 평행하게 형성되는 블라인드 도전막을 포함하는 다중 모드 전송선.
  15. 제 9 항에 있어서,
    상기 기판은 인쇄 회로 기판, 연성 인쇄 회로 기판, 그리고 실리콘 기판 중 적어도 하나를 포함하는 다중 모드 전송선.
  16. 불휘발성 메모리 장치;
    상기 불휘발성 메모리 장치와 다중 모드로 통신을 수행하는 스토리지 컨트롤러; 그리고
    상기 스토리지 컨트롤러와 상기 불휘발성 메모리 장치 사이에서 상기 다중 모드로 신호를 전달하는 다중 모드 전송선을 포함하되,
    상기 다중 모드 전송선은:
    상부 도전층과 하부 도전층을 수직 방향으로 관통하는 적어도 2개 열로 배열되는 복수의 관통 비아들을 포함하는 기판집적 도파관; 그리고
    상기 기판집적 도파관 내부에서 상기 기판집적 도파관의 진행 방향으로 연장되는 적어도 하나의 스트립 라인을 포함하되,
    상기 기판집적 도파관은 상기 하부 도전층, 상기 상부 도전층, 그리고 2개 열로 배열되는 상기 복수의 관통 비아들로 형성되는 도파관 측벽들 중 적어도 하나와 접하며, 상기 기판집적 도파관의 내부로 연장되는 블라인드 도전체를 포함하는 스토리지 장치.
  17. 제 16 항에 있어서,
    상기 복수의 관통 비아들은:
    상기 하부 도전층 및 상기 상부 도전층을 관통하며, 각각 일정 간격으로 상기 기판집적 도파관의 진행 방향으로 배열되는 제 1 관통 비아들; 그리고
    상기 하부 도전층 및 상기 상부 도전층을 관통하며, 각각 상기 일정 간격으로 상기 제 1 관통 비아들과 평행한 방향으로 배열되는 제 2 관통 비아들을 포함하는 스토리지 장치.
  18. 제 17 항에 있어서,
    상기 블라인드 도전체는 상기 하부 도전층과 상기 상부 도전층 중 어느 하나를 관통하며, 상기 제 1 관통 비아들 또는 상기 제 2 관통 비아들보다 짧게 형성되는 복수의 블라인드 비아들을 포함하는 스토리지 장치.
  19. 제 18 항에 있어서,
    상기 적어도 하나의 스트립 라인은 각각 서로 다른 신호를 전송하는 제 1 스트립 라인 및 제 2 스트립 라인을 포함하며,
    상기 복수의 블라인드 비아들은 상기 제 1 스트립 라인과 상기 제 2 스트립 라인 사이에 배열되는 스토리지 장치.
  20. 제 17 항에 있어서,
    상기 블라인드 도전체는 상기 제 1 관통 비아들과 상기 제 2 관통 비아들 중 어느 하나의 관통 비아들에 의해서 관통되며, 상기 하부 도전층 또는 상기 상부 도전층과 평행하게 형성되는 블라인드 도전막을 포함하는 스토리지 장치.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11742277B2 (en) * 2018-08-14 2023-08-29 Rambus Inc. Packaged integrated device having memory buffer integrated circuit asymmetrically positioned on substrate
WO2023282042A1 (ja) * 2021-07-05 2023-01-12 株式会社村田製作所 電子部品

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10261841A (ja) 1997-03-19 1998-09-29 Toshiba Corp 光集積回路
JP3732952B2 (ja) 1998-05-28 2006-01-11 京セラ株式会社 高周波伝送線路の接続方法
JP4569913B2 (ja) 2000-03-10 2010-10-27 エルピーダメモリ株式会社 メモリモジュール
US6803252B2 (en) 2001-11-21 2004-10-12 Sierra Monolithics, Inc. Single and multiple layer packaging of high-speed/high-density ICs
JP3891918B2 (ja) 2002-10-29 2007-03-14 Ｔｄｋ株式会社 高周波モジュール
US7016198B2 (en) * 2003-04-08 2006-03-21 Lexmark International, Inc. Printed circuit board having outer power planes
CN100508275C (zh) 2006-06-16 2009-07-01 南京理工大学 小型化折叠式衬底集成波导
CA2656534A1 (en) 2008-02-19 2009-08-19 The Royal Institution For The Advancement Of Learning/Mcgill University High-speed bandpass serial data link
CN101615711A (zh) 2009-06-10 2009-12-30 东南大学 折叠半模基片集成波导
FR2953651B1 (fr) 2009-12-07 2012-01-20 Eads Defence & Security Sys Dispositif de transition hyperfrequence entre une ligne a micro-ruban et un guide d'onde rectangulaire
US9240619B2 (en) 2011-04-28 2016-01-19 Texas Instruments Incorporated Differential transmission line pairs using a coupling orthogonalization approach to reduce cross-talk
JP5948844B2 (ja) 2011-12-14 2016-07-06 ソニー株式会社 導波路およびこれを備えたインターポーザ基板ならびにモジュールおよび電子機器
JP2014120710A (ja) 2012-12-19 2014-06-30 Nippon Telegr & Teleph Corp <Ntt> 多層高周波伝送線路およびその製造方法
WO2015173946A1 (ja) 2014-05-16 2015-11-19 株式会社日立製作所 ストレージシステム及び信号伝送方法
US9755290B2 (en) 2014-06-13 2017-09-05 City University Of Hong Kong Electromagnetic wave mode transducer
CN105226359A (zh) 2014-07-09 2016-01-06 上海交通大学 方同轴基片集成波导互连结构
US9531085B2 (en) 2015-01-22 2016-12-27 Huawei Technologies Co., Ltd. Multi-mode feed network for antenna array
JP6048633B1 (ja) 2015-04-09 2016-12-21 株式会社村田製作所 複合伝送線路および電子機器
DE112015006967T5 (de) 2015-09-25 2019-03-14 Intel Corporation Mikroelektronische Gehäusekommunikation unter Verwendung von durch Wellenleiter verbundenenFunkschnittstellen
KR101892866B1 (ko) 2017-08-23 2018-08-28 한양대학교 산학협력단 기판 집적 도파관 혼 안테나
US11264687B2 (en) * 2018-04-03 2022-03-01 Intel Corporation Microelectronic assemblies comprising a package substrate portion integrated with a substrate integrated waveguide filter
CN108777343B (zh) 2018-05-28 2024-01-30 东南大学 基片集成波导传输结构、天线结构及连接方法

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