CN105826300A - 半导体器件 - Google Patents

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Abstract

本发明涉及一种半导体器件。为了提高在半导体芯片之间耦合的内插板的信号传输可靠性。参考电位布线和参考电位布线设置在内插板的第一布线层中设置的信号布线的两个相邻侧。而且，参考电位布线和参考电位布线设置在内插板的第二布线层中设置的信号布线的两个相邻侧。而且，信号布线和信号布线在平面图中彼此交叉。第一布线层的参考电位布线以及第二布线层的参考电位布线在它们的交叉部的周边处彼此耦合。

Description

半导体器件
相关申请交叉引用
将2015年1月26日提交的日本专利申请No.2015-012482的公开内容，包括说明书、附图和摘要整体并入本文作为参考。
技术领域
本发明涉及一种半导体器件，并且例如涉及一种当应用于其中诸如半导体芯片的多个半导体部件通过内插板(interposer)彼此电耦合的半导体器件时有效的技术。
背景技术
在日本未审专利申请公布No.2010-538358(专利文献1)，日本未审专利公布No.2013-138177(专利文献2)，日本专利公布No.2014-11169(专利文献3)，美国专利No.8653676(专利文献4)，以及日本未审专利公布No.2014-11284(专利文献5)的每一个中已经描述了其中多个半导体芯片通过内插板彼此电耦合的半导体器件。
而且，日本未审专利公布No.2008-153542(专利文献6)中已经描述了其中交替设置信号布线和接地布线的多层布线基板。
[现有技术文献]
[专利文献]
[专利文献1]日本未审专利申请公布No.2010-538358
[专利文献2]日本未审专利公布No.2013-138177
[专利文献3]日本未审专利公布No.2014-11169
[专利文献4]美国专利No.8653676
[专利文献5]日本未审专利公布No.2014-11284
[专利文献6]日本未审专利公布No.2008-153542
发明内容
已知多个半导体部件经由内插板彼此电耦合的技术。形成于布线基板或内插板中的多个布线中的每一个的宽度都受到布线厚度的宽深比的限制。因此，当内插板安装在用作半导体封装的基材的布线基板上时，内插板的各个布线通过比布线基板薄的布线材料形成，因此能提高内插板中形成的布线的布线密度。此外，当多个布线层设置在内插板中时，可进一步增加在半导体部件之间耦合的布线的数量。但是当内插板的布线的布线密度增大时从信号传输的可靠性观点来看会产生问题。
将从本说明书和附图的说明使其他问题和新颖特征显而易见。
根据本发明一个方面的半导体器件具备第一半导体芯片和第二半导体芯片，第一半导体芯片和第二半导体芯片安装在内插板上并通过内插板彼此电耦合，内插板安装布线基板上。此外，内插板具有的第一布线层和第二布线层设置有彼此电隔离的第一信号布线和第二信号布线。而且，参考电位布线分别形成在第一信号布线和第二信号布线的两个相邻侧。此外，设置在第一布线层中的第一信号布线以及设置在第二布线层中的第二信号布线在平面图中彼此交叉。第一布线层的参考电位布线以及第二布线层的参考电位布线在它们的交叉部的周边处耦合。
根据本发明的一个方面，可提高半导体器件的可靠性。
附图说明
图1是根据一个实施例的半导体器件的顶视图；
图2是图1中所示的半导体器件的底视图；
图3是沿图1的线A–A截取的截面图
图4是示出当图1至3中所示的半导体器件安装在安装基板上时的电路构造实例的说明图；
图5是图3中的部分A的放大截面图；
图6是图3中所示的相邻半导体芯片之间的区域的周边的放大截面图；
图7是图1中的部分B的平面图；
图8是以进一步放大的方式示出其中形成图7中所示的多个布线的区域的部分的放大平面图；
图9是沿图8的线A–A截取的放大截面图；
图10是示出对应于相对图8的变型的半导体器件具有的内插板的布线结构的放大平面图；
图11是沿图10的线A–A截取的放大截面图；
图12是示出对应于相对图7的变型的半导体器件具有的内插板的布线结构的放大平面图；
图13是以进一步放大的方式示出其中形成图12中所示的多个布线的区域的部分的放大平面图；
图14是沿图13的线A–A截取的放大截面图；
图15是示出对应于相对图7的变型的半导体器件具有的内插板的布线结构的放大平面图；
图16是以进一步放大的方式示出其中形成图15中所示的多个布线的区域的部分的放大平面图；
图17是沿图16的线A–A截取的放大截面图；以及
图18是示出其中不包括图16中所示的参考电位布线的状态的放大平面图。
具体实施方式
(本申请中的说明方式，基本术语以及用途的说明)
在本申请中，出于方便，如果必要，则以下实施例中每一个都将通过分成多个部分等进行说明。但是，除非特别明确示出，否则它们决不是彼此独立分隔。无论说明之前还是说明之后，单个实例的每个部分，其中一个是另一个的局部细节或另一个的某些或全部的变型等。而且，作为一般规则，将省略相同部分的重复说明。除非特别明确示出，否则实施例中的相应部件不是必需的，除部件的数目被理论限制且上下文显然不是这样的情况之外。
类似地，当提及各个实施例等的说明中的材料、组分等时，除非特别明确示出且除非上下文中明显排除另一部件之外，否则“X包括A”的表述等不排除包括除A之外的组分的情况。例如，如果表述涉及到成分，则其是指“X包括作为主要成分的A”等。毋容质疑的是，例如，“硅构件”等不限于纯硅，而还可包括由包含SiGe合金或另一类型的硅作为主要成分的多组分合金以及其他添加剂等等制成的构件。此外，除非另外说明，特别是除明确说明之外，否则镀金、Cu层、镀镍等不仅包括纯构件，而且还相应包括包含金、Cu、镍等作为主要成分的构件。
而且，即使当涉及特定数值或量时，除非特别明确示出且理论上限于该特定数值，且除非上下文说明之外，其也可以是超过特定数值的数值或小于特定数值的数值。
在实施例的相应附图中，相同或相似的部分由相同或相似的符号或参考数字表示，且原则上将不再重复其说明。
此外，在附图中，当它们变得复杂或以空白清楚区分时，存在阴影等即使在截面图中也被省略的情况。在这方面，如果从说明等中显而易见，则例如即使在平面中封闭的孔的情况下也省略背景的轮廓。而且，即使不在截面中，阴影或点图图案也可应用以清晰示出非空白或清晰表示区域的边界。
(实施例1)
将利用具有通过内插板而彼此电耦合的多个半导体部件的半导体器件作为一个实例说明本实施例，即多个半导体芯片安装至所谓硅内插板，其中多个布线层形成在硅基板中的实施例。具体来说，通过采用与本实施例相同方式进行说明的半导体器件具有利用存储器电路形成的存储器芯片，以及利用用于控制存储器芯片的控制电路以及算术处理电路形成的逻辑芯片。此外，存储器芯片和逻辑芯片经由硅内插板电耦合，且系统形成在一个封装中。因此，具有形成在一个封装中的系统的半导体器件被称为SiP(系统级封装)。而且，具备一个封装中的多个半导体芯片的半导体器件被称为MCM(多芯片模块)。
<半导体器件的概要>
首先将采用图1至4说明根据本实施例的半导体器件的结构的概要。图1是根据本实施例的半导体器件的顶视图，且图2是图1中所示的半导体器件的底视图。而且，图3是沿图1的线A–A截取的截面图。而且，图4是示出当图1至3中所示的半导体器件安装在安装基板上时的电路构造实例的说明图。
顺便提及，图2和3中示出其中减少端子数量以易于观察的实施例。但是，对于端子数量来说，除图2和3中所示的实施例之外还可以涉及各种变型。例如，图2中所示的焊球11的数量可增加而大于图2中所示的数量。此外，形成于相应布线层中的多个布线13中的一个说明性地示出于图3中以易于观察。而且，在图4中所示的实例中，说明性地示出半导体器件PKG1具有的大量传输路径中的典型传输路径。
如图1和3中所示，根据本实施例的半导体器件PKG1具有布线基板(封装基板)10、安装在布线基板10上的内插板(中继基板)20A、以及安装在内插板20A上的多个半导体芯片30。半导体芯片30并排安装在内插板20A上。
此外，如图2中所示，对应于外部端子的多个焊球(外部端子、电极、外部电极)11在布线基板10的作为半导体器件PKG1的安装表面的下表面10b上布置成矩阵(阵列形式、矩阵形式)。各个焊球11都耦合至焊台(land)(外部端子、电极、外部电极)12(参考图3)。
如半导体器件PKG1中，其中多个外部端子(焊球11、焊台12)以矩阵形式布置在安装表面侧的半导体器件被称为区域阵列型半导体器件。这是优选的，因为区域阵列型半导体器件PKG1可有效利用布线基板10的安装表面(下表面10b)侧作为外部端子的布置空间，即使外部端子的数量增加，也能抑制半导体器件PKG1的安装面积的增加。即，其中外部端子的数量增加的具有高功能和高集成度的半导体器件PKG1可以以空间节省的方式安装。
而且，如图3中所示，布线基板10具有其上经由介于其间的内插板20A而安装半导体芯片30的上表面(表面、芯片安装表面)10t，位于上表面10t的相反侧的下表面(表面、安装表面)10b，以及布置在上表面10t以及下表面10b之间的侧表面10s。而且，如图1中所示，布线基板10在平面图中采取矩形外形。
而且，如图3中所示，内插板20A具有其上安装半导体芯片(半导体部件)30的上表面(表面、芯片安装表面)20t，位于上表面10t的相反侧的下表面(表面、安装表面)20b，以及布置在上表面20t和下表面20b之间的侧表面20s。而且，如图1中所示，假设内插板20A在平面图中是矩形外形。
而且，如图3中所示，各个半导体芯片30都具有正表面(主表面、上表面)30t，位于正表面30t的相反侧的背表面(主表面、下表面)30b，以及位于正表面30t和背表面30b之间的侧表面30s。此外，如图1中所示，各个半导体芯片30在平面图中采取矩形外形。
在图1和3中所示的实例中，其中一个半导体芯片30是具备存储器电路的存储器芯片30A，且另一个是具有控制存储器电路的控制电路的逻辑芯片30B。而且，在图1和3中所示的实例中，存储器芯片30A和逻辑芯片30B分别直接耦合至内插板20A。换言之，基板和另外的芯片部件没有介于存储器芯片30A和内插板20A之间以及逻辑芯片30B和内插板20A之间。
而且，如图4中所示，根据本实施例的半导体器件PKG1具备通过在逻辑芯片30B和存储器芯片30A之间传输信号而操作的系统。存储器芯片30A具有存储与逻辑芯片30B通信的数据的主存储电路(存储器电路)。而且，逻辑芯片30B具备控制存储器芯片30A的主存储电路的操作的控制电路。而且，逻辑芯片30B具备对输入至其的数据信号执行算术处理的算术处理电路。在图4中，诸如算术处理电路、控制电路等的主电路示出为作为一个实例的一个核心电路(主电路)CORE1。但是核心电路CORE1中包括的电路可包括除上述之外的电路。例如，存储容量小于存储器芯片30A的主存储电路的辅助存储电路(存储器电路)，例如主要在其中存储数据的缓冲存储器等可形成在逻辑芯片30B中。
此外，逻辑芯片30B形成有外部接口电路(输入/输出电路、外部输入/输出电路)IF1，其执行与外部器件40的信号的输入/输出。在逻辑芯片30B和外部器件40之间传输各个信号的信号线SIG耦合至外部接口电路IF1。而且，外部接口电路IF1甚至耦合至核心电路CORE1，且核心电路CORE1能将各个信号通过外部接口电路IF1传输至外部器件40。
而且，逻辑芯片30B形成有内部接口电路(输入/输出电路、内部输入/输出电路)IF2，其执行与内部器件(例如存储器芯片30A)的信号的输入/输出。传输数据信号的数据线(信号线)DQ，以及传输诸如地址信号、命令信号等的用于控制数据信号的控制信号线(信号线)CMD耦合至内部接口电路IF2。数据线DQ和控制信号线CMD分别耦合至存储器芯片30A的内部接口电路IF2。
另外，逻辑芯片30B具备电源电路DRV1，其供应用于驱动核心电路CORE1以及输入/输出电路的电位。在图4中所示的实例中，供应电源电位的电源线VD1，以及供应参考电位的参考电位线VS1耦合至电源电路DRV1。在图4中所示的实例中，用于驱动核心电路CORE1以及输入/输出电路的电位从半导体器件PKG1外部设置的电源50经由电源电路DRV1供应至各个电路。
顺便提及，虽然图4中示出其中电源线VD1以及参考电位线VS1的对耦合至逻辑芯片30B的实例，但是供应至逻辑芯片30B的电位不限于上述两种类型。例如，电源电路DRV1可包括供应用于驱动逻辑芯片30B的外部接口电路IF1的电压的外部接口电源电路，以及供应用于驱动逻辑芯片30B的核心电路CORE1的电压的核心电源电路。此外，电源电路DRV1可包括供应用于驱动逻辑芯片30B的内部接口电路IF2的电压的内部接口电源电路。在这种情况下，供应彼此不同的多个电源电位的多个电源线VD1耦合至逻辑芯片30B。
此外，供应至图4中所示的参考电位线VS1的电位例如是接地电位。但是因为通过彼此不同的第一电位和第二电位之间的差定义驱动电压，因此供应至参考电位线VS1的电位可以是除接地电位之外的电位。
如在逻辑芯片30B中，通过共同形成某一器件的操作所需的电路获得的器件或者一个半导体芯片30中的一个系统被称为SoC(片上系统)。但是如果图4中所示的主存储电路形成在逻辑芯片30B中，则该系统可由一片逻辑芯片30B构成。但是，主存储电路的所需容量根据进行操作的器件或系统而改变。因此，可通过在不同于逻辑芯片30B的半导体芯片30(即存储器芯片30A)中形成主存储电路而提高逻辑芯片30B的多功能性。此外，取决于主存储电路的所需存储容量，通过耦合多片存储器芯片30A来提高用于系统中包括的存储电路的容量的设计的自由度。
而且，在图4中所示的实例中，存储器芯片30A具备主存储电路。在图4中，主存储电路示出为存储器芯片30A的核心电路(主电路)CORE2。但是，除主存储电路之外的电路可包括在核心电路CORE2中包括的电路中。
此外，存储器芯片30A形成有内部接口电路(内部输入/输出电路)IF2，其执行与内部器件(例如逻辑芯片30B)的信号的输入/输出。
而且，存储器芯片30A具备电源电路(驱动电路)DRV2，其供应用于驱动核心电路CORE2的电位。在图4中所示的实例中，供应电源电位的电源线VD2，以及供应参考电位的参考电位线VS1耦合至电源DRV2。在图4中所示的实例中，供应至电源线VD1的电源电位、供应至电源线VD2的电源电位，以及供应至电源线VD3的电源电位分别从半导体器件PKG1的外部设置的电源50供应。
顺便提及，图4示出其中电源线VD2以及参考电位线VS1的对耦合至存储器芯片30A的实例。此外，在图4中所示的实例中，逻辑芯片30B以及存储器芯片30A通过供应用于驱动内部接口电路IF2的电源电位的电源线VD3以及参考电位线VS2分别电耦合。但是，对于用于将各个电位供应至存储器芯片30A的系统来说，涉及除上述之外的各种变型。例如，用于驱动逻辑芯片30B的内部接口电路IF2的电源电位，以及用于驱动存储器芯片30A的内部接口电路IF2的电源电位可分别独立供应。
而且，在图4中所示的实例中，除数据线DQ和控制信号线CMD之外，参考电位线VS2包括在电耦合逻辑芯片30B和存储器芯片30A的多个传输路径中。参考电位线VS2例如作为用于传输通过数据线DQ传输的数据信号的参考信号的路径(返回电流路径)。例如，接地电位供应至参考电位线VS2而作为参考电位。当接地电位分别供应至参考电位线VS2以及参考电位线VS1时，参考电位线VS2以及参考电位线VS1优选耦合以稳定电位。因此，如图4中以虚线所示，优选参考电位线VS2以及参考电位线VS1在内插板20A中彼此耦合。但是，如果传输路径中的电位波动可被降低，则用于参考的参考电位线VS2可供应有除接地电位之外的电位。例如，用于输入/输出电源电路的电源电位可用作用于参考的参考电位。
此外，在图4中所示的实例中，将电源电位供应至存储器芯片30A的电源线VD2，以及将参考电位供应至存储器芯片30A的参考电位线VS1分别在不经由逻辑芯片30B的情况下耦合至存储器芯片30A。对于相对于图4的变型来说，电源线VD1和参考电位线VS2可经由逻辑芯片30B耦合至存储器芯片30A。
<各个部件的构造>
以下将顺序说明构成图1至4中所示的半导体器件PKG1的主要部件。图5是图3中的部分A的放大截面图。而且，图6是图3中所示的相邻半导体芯片之间的区域的周边的放大截面图。
图1至5中所示的布线基板10是具备用于在半导体器件PKG1和安装基板60(参考图4)之间提供电信号和电位的传输路径的基板。布线基板10具有多个布线层(图3中所示的实例中为八层)，其电耦合上表面10t侧以及下表面10b侧。设置在相应布线层中的多个布线13由用于布线13之间以及相邻布线层之间绝缘的绝缘层14覆盖。
图3中所示的布线基板10具有依次层叠的多个绝缘层14。中间绝缘层14例如是芯层(芯材)，其中诸如环氧树脂等的树脂材料浸入诸如玻璃纤维等的纤维材料中。此外，分别形成在芯层的上表面和下表面处的绝缘层14例如通过内建法形成。但是，对于相对于图3的变型来说，可采用不具有作为芯层的绝缘层14的所谓的无芯基板。
而且，布线基板10具有过孔布线15，其设置在相应布线层之间且为在厚度方向上耦合层叠的布线层的层间导电路径。而且，多个结合焊盘(端子、芯片安装表面侧端子、电极)16形成在布线基板10的上表面10t中。顺便提及，设置在布线基板10中包括的布线层的最上层布线层(顶表面10t侧的布线层)处的布线13分别与结合焊盘16一体形成。换言之，各个结合焊盘16可被考虑为布线13的一部分。而且，当认为结合焊盘16和布线13彼此不同时，从绝缘膜17暴露的一部分以及由绝缘膜17覆盖的一部分可分别被定义为位于布线基板10的上表面10t处的结合焊盘16和布线13。
另一方面，多个焊台(端子、焊料耦合焊盘)12形成在布线基板10的下表面10b处。焊球11分别耦合至焊台12。图4中所示的安装基板60以及半导体器件PKG1两者都经由图3中所示的焊球11电耦合。即，焊球11分别作为半导体器件PKG1的外部耦合端子。
这些焊球11和焊台12通过布线基板10的布线13分别电耦合至上表面10t侧的结合焊盘16。顺便提及，设置在布线基板10中包括的布线层的最下层布线层(底表面10b侧的布线层)处的布线13分别与焊台12一体形成。换言之，各个焊台12可被认为是布线13的一部分。而且，当认为焊台12和布线13彼此不同时，从绝缘膜17暴露的部分，以及由绝缘膜17覆盖的部分可被分别定义为位于布线基板10的下表面10b处的焊台12和布线13。
而且，对于相对于图3的变型来说，还存在使各个焊台12本身用作外部耦合端子的情况。在这种情况下，焊球11没有耦合至焊台12，且各个焊台12在布线基板10的下表面10b处从绝缘膜17暴露。而且，对于相对于图3的另一变型来说，还存在替代球形焊球11而耦合薄的焊料膜并用作外部耦合端子的情况。或者，还存在例如通过电镀法形成的金(Au)膜形成在暴露表面并用作外部耦合端子的情况。而且，外部耦合端子还可形成为插针形(杆状)。
而且，布线基板10的上表面10t以及下表面10b由绝缘膜(阻焊膜)17覆盖。形成在布线基板10的上表面10t中的布线13由绝缘膜17覆盖。开口形成在绝缘膜17中。至少一些(结合区)结合焊盘16在开口处从绝缘膜17暴露。此外，形成在布线基板10的下表面10b中的布线13由绝缘膜17覆盖。开口形成在绝缘膜17中，且至少一些(具有焊球11的接点部)焊台12在开口处从绝缘膜17暴露。
而且，如图5中所示，半导体器件PKG1具备安装在布线基板10上的内插板20A。内插板20A是介于布线基板10和半导体芯片30之间的中继基板。在本实施例中，内插板20A具有包括主表面21t的硅基板(基材)21，以及布置在主表面21t上的多个布线层M1、M2和M3。假设形成有多个表面电极25的层作为如图5中所示的布线层M4，则在图5中所示的实例中，四层布线层彼此层叠。布线层M1、M2和M3分别形成有多个布线(导体图案)。布线22由绝缘层23覆盖，绝缘层23在布线22之间以及相邻布线层之间绝缘。绝缘层23是例如由诸如氧化硅(SiO)的半导体材料的氧化物构成的无机绝缘层。
另外，多个表面电极(电极焊盘、端子)25形成在内插板20A的布线层M3上。各个表面电极25的一部分都在内插板20A的上表面20t处从对应于保护绝缘膜的钝化膜26暴露。随后，表面电极25通过耦合至表面电极25的暴露部分的凸块电极35电耦合至半导体芯片30的电极(表面电极、焊盘)33。
而且，多个背表面电极(电极、焊盘、端子)27形成在内插板20A的下表面20b上。背表面电极27暴露在内插板20A的下表面20b，下表面20b位于硅基板21的主表面21t的相反侧。随后，背表面电极27分别通过耦合至背表面电极27的凸块电极28电耦合至布线基板10的结合焊盘16。
而且，内插板20A具备在其厚度方向上(从主表面21t和下表面20b中的一个朝向另一个的方向)贯穿硅基板21的多个贯穿电极24。各个贯穿电极24都是例如通过在形成为在其厚度方向上贯穿硅基板21的通孔中嵌入诸如铜(Cu)的导体而形成的导电路径。各个贯穿电极24都具有耦合至背表面电极27的一端以及耦合至布线层M1的布线22的另一端。即，内插板20A的表面电极25及其背表面电极27分别经由布线22和贯穿电极24电耦合。
同时，布线图案的布线宽度设定为通过布线厚度的宽深比定义的某一程度的尺寸。例如，当构成布线图案的金属膜的厚度较厚时，布线图案的宽度可仅在对应于金属膜的厚度的范围内变窄。在本实施例中，内插板20A中形成的各个布线22的厚度都薄于布线基板10中形成的各个布线13的厚度。因此，与布线基板10的布线13相比，可提高内插板20A中形成的布线22的布线密度。
特别地，本实施例的内插板20A如图5中所示具有硅基板(基材)21并具有其中布线层M1、M2和M3层叠在硅基板21的主表面21t上的结构。因此，当布线22形成在半导体基板上时，可通过采用类似于形成半导体晶片中的布线的工艺的工艺而提高布线密度。
当采用形成半导体晶片中的布线的工艺时，各个布线层的厚度以及布线层之间的距离也减小。例如，图5和6中所示的各个布线层M1、M2和M3的厚度，即各个布线22的厚度薄于布线基板10的各个布线13的厚度。在图5和6中，布线13的厚度变成布线22的厚度的两倍以下，以在一个附图中描述布线基板10的布线13以及内插板20A的布线22。但是，各个布线13的厚度约为布线22的上述厚度值的几倍至几十倍。
而且，布线层M1、M2和M3之间的分隔距离，以及硅基板21的主表面21t和布线层M1之间的分隔距离小于布线22的厚度。布线层M1、M2和M3之间的分隔距离，以及硅基板21的主表面21t和布线层M1之间的分隔距离约为布线层M1、M2和M3中形成的各个布线22的厚度的一半。顺便提及，形成有表面电极25的最上层布线层M4和布线层M3之间的分隔距离大于布线层M1、M2和M3之间的分隔距离。例如，布线层M4和布线层M3之间的分隔距离与布线22的厚度相同。
因此，因为与布线基板10相比，内插板20A的布线密度可提高，因此内插板20A在增加半导体芯片30之间耦合的信号传输路径的数量时特别有效。特别地，如本实施例的图4中所示的实例，布线基板10中形成的布线13的数量(参考图3)可通过提供增加逻辑芯片30B和存储器芯片30A之间耦合的信号传输路径的数量的内插板20A而减少。
顺便提及，在本实施例中，广泛用于半导体晶片的制造工艺中的硅基板21用作基材。因此，图5中所示的硅基板21形成有作为基本材料(主要成分)的为半导体材料的硅。而且，对于用于半导体芯片的制造中的半导体基板的通常做法是形成p型或n型导电特性的杂质元素掺杂进入作为基本材料的半导体材料中。因此，当用于一般用途的半导体晶片用作硅基板21时，构成p型或n型导电特性的杂质元素包括在硅基板21中。
但是各种变型可适用于本实施例的硅基板21。例如，对于半导体基板来说，除硅之外的半导体材料可用作基本材料。此外，其中在半导体材料中未掺杂杂质元素的半导体也可用作半导体基板。
而且，如图6中所示，半导体器件PKG1具备安装在内插板20A的上表面20t上的多个半导体芯片30。各个半导体芯片30具有包括主表面31t的硅基板(基材)31，以及设置在主表面31t上的布线层32。顺便提及，虽然出于易于观察而在图5和6中示出一个布线层32，但是例如，厚度薄于内插板20A的布线层M1、M2和M3的多个布线层层叠为图5和6中所示的布线层32。而且，虽然出于易于观察而省略了说明，但是各个布线层32形成有多个布线。而且，布线由绝缘布线之间以及相邻布线层之间的绝缘层覆盖。绝缘层是例如由诸如氧化硅(SiO)的半导体材料的氧化物构成的无机绝缘层。
而且，诸如晶体管元件或二极管元件等的多个半导体元件形成在各个半导体芯片30具有的硅基板31的主表面31t上。半导体元件通过布线层32的布线分别电耦合至形成在表面30t侧的多个电极33。
另外，在本实施例中，各个半导体芯片30在表面30t和内插板20A的上表面20t彼此相对的状态下安装在内插板20A的上表面20t上。这种安装系统被称为面向下安装系统或倒装连接系统。在倒装连接系统中，各个半导体芯片30和内插板20A都如下电耦合。
多个电极(表面电极、焊盘、端子)33形成在各个半导体芯片30的布线层32上。各个电极33的一部分在半导体芯片30的表面30t处从对应于保护绝缘膜的钝化膜34暴露。随后，各个电极33通过耦合至电极33的暴露部分的凸块电极35电耦合至内插板20A的表面电极25。
而且，在本实施例中，如图4中所示，耦合至存储器芯片30A的传输路径中的一些没有耦合至布线基板10且通过内插板20A耦合至逻辑芯片30B。在图4中所示的实例中，数据线DQ和控制信号线CMD与布线基板10电隔离。另一方面，在耦合至存储器芯片30A的传输路径中，供应用于驱动存储器芯片30A中的各个电路的电源电位的电源线VD2，以及参考电位线VS1电耦合至布线基板10。顺便提及，电耦合逻辑芯片30B和存储器芯片30A的传输路径中的用于信号线的参考的参考电位线VS2可与布线基板10隔开。
<内插板的布线结构的细节>
以下将给出与电耦合如图4中所示的逻辑芯片30B和存储器芯片30A的信号传输路径的细节有关的说明。
对于SiP型半导体器件的典型实例来说，如本实施例中那样，可涉及逻辑芯片30B和存储器芯片30A安装在一个封装中的构造。为了提高这种构造的SiP型半导体器件的性能，需要提高耦合逻辑芯片30B和存储器芯片30A的信号传输路径的传输速率的技术。例如，在图4中所示的信号传输路径中，多个数据线DQ中每一个都设计为以1Gbps(1千兆位每秒)以上的传输速率传输数据信号。为了提高各个信号传输路径的传输速率，需要增加每单位时间的传输次数(以下描述为高时钟化)。
而且，作为提高逻辑芯片30B和存储器芯片30A之间的信号传输速率的另一方法，已知使内部接口的数据总线宽度变大以提高一次传输的数据量的方法(以下描述为总线宽度扩展)。而且，存在将上述总线宽度扩展以及高时钟化彼此结合应用的方法。在这种情况下，需要大量高速信号传输路径。因此，对于本实施例来说，通过内插板20A电耦合逻辑芯片30B以及存储器芯片30A的方法是有效的，其能实现高于布线基板10的布线密度。
例如，图4中所示的存储器芯片30A是所谓的具有512位以上的数据总线宽度的宽I/O存储器。详细来说，存储器芯片30A例如具备四个信道，各对应其中数据总线宽度为128位的信道。计算用于四个信道的总的总线宽度，结果是512位。而且，使得各个信道的每单位时间传输次数高时钟化，并且因此例如致使每个信道为1Gbps以上。
但是已经发现当逻辑芯片30B和存储器芯片30A通过布线密度高的中继基板中形成的大量信号布线彼此电耦合时，从信号传输可靠性方面来看存在问题。
首先，当利用内插板增加传输路径数量时，内插板中形成的各个布线的宽度变窄且其厚度变薄。例如，图6中所示的布线22的厚度约为1μm至1.2μm，且内插板具有的布线层M1、M2和M3之间的分隔距离约为布线22厚度的一半。
因此，当中继基板中包括的各个布线22的宽度和厚度变小时，构成信号电流的返回电流路径的布线的宽度和厚度，换言之，供应有用于参考的参考电位的布线也变小。在这种情况下，关注的是用于参考的参考电位值变得不稳定。
例如，当相邻的信号传输路径分别采用数值不同的参考电位作为参考时，参考电位线会受到流过各个信号传输路径的电流的影响。在这种情况下，参考电位线不作为理想的返回电流路径。相反地，关注的是参考电位线作为噪声传播路径。
因此，虽然提高了布线密度的各个布线22的宽度和厚度变小，但是需要稳定用于参考的参考电位的值。
因此，本申请的发明人已经审视了用于稳定内插板中形成的各个参考电位线的电位的技术而作为提高信号传输可靠性的测量的一部分并已经发现本实施例的构造。
即，在本实施例中，通过电耦合沿多个点处的信号布线形成的参考电位布线而稳定参考电位值。将在下文利用附图对其细节进行说明。
图7是图1中的部分B的平面图。而且，图8是以进一步放大的方式示出其中形成多个图7中所示的布线的区域的一部分的放大平面图。而且，图9是沿图8的线A–A截取的放大截面图。
顺便提及，在图7中，图9中所示的布线层M3的各个布线由单点划线示出，且布线层M2的各个布线由虚线示出，从而示出了电耦合存储器芯片30A和逻辑芯片30B的布线的一个布局实例。而且，图7中典型地示出布线布局的图像。因此，对于布线22的数量、弯曲部的数量等来说，涉及除图7中所示的实施例之外的各种变型。而且，在图7中，介于并排设置的存储器芯片30A和逻辑芯片30B之间的区域22A的范围由双点划线示出。
而且，在图8中，用于信号传输的各个布线以及用于参考电位的各个布线以彼此不同的图案显示以便容易识别它们。而且，在图8中，图9中所示的布线层M3中形成的各个布线以实线示出，且图9中所示的布线层M2中形成的各个布线以虚线示出，以便显示不同布线层中形成的布线之间的平面位置关系。
而且，图9是截面图，但是根据传输目标类型附以不同图案，以便识别由布线22构造的传输路径类型。此外，在图9中，通过虚线示出表面电极25以说明布线层M4是用于形成表面电极25的层。
如图7中所示，在内插板20A中形成的布线22中，电耦合存储器芯片30A以及逻辑芯片30B的布线22主要形成在介于存储器芯片30A和逻辑芯片30B之间的区域22A中。区域22A是其中存储器芯片30A和逻辑芯片30B在平面图中以最短距离耦合的区域。因此，可通过区域22A中提供的布线22电耦合存储器芯片30A以及逻辑芯片30B而缩短半导体芯片之间的传输路径距离。虽然将在下文说明内插板20A的布线结构，但是特别是除了说明了其为有关设置在除区域22A之外处的布线的说明之外，其为介于存储器芯片30A和逻辑芯片30B之间的区域22A中的布线结构的说明。
而且，如图9中所示，本实施例的内插板20A具有的布线层M2具备信号布线(数据信号布线)22DQ1。而且，布线层M3设置有信号布线22DQ2。参考电位布线22VS1以及参考电位布线22VS2设置在信号布线22DQ1的两个相邻侧。而且，参考电位布线22VS3以及参考电位布线22VS4设置在信号布线22DQ2的两个相邻侧。而且，如图8中所示，信号布线22DQ1以及信号布线22DQ2在平面图中彼此交叉，且布线层M2的参考电位布线22VS1和22VS2以及布线层M3的参考电位布线22VS3和22VS4在它们交叉部的周边彼此耦合。
图8和9中所示的布线结构可如下更详细表示：如图9中所示，内插板26A具有包括布线层M2以及层叠在布线层M2上的布线层M3的多个布线层M1、M2和M3。而且，布线层M2具有从存储器芯片30A(参考图7)以及逻辑芯片30B(参考图7)中的一个延伸至其另一个的参考电位布线22VS1，以及沿参考电位布线22VS1延伸的参考电位布线22VS2。而且，布线层M2具有在参考电位布线22VS1和参考电位布线22VS2之间沿参考电位布线22VS1以及参考电位布线22VS2延伸的信号布线22DQ1。
而且，布线层M3具有从存储器芯片30A以及逻辑芯片30B中的一个延伸至其另一个的参考电位布线22VS3，以及沿参考电位布线22VS3延伸的参考电位布线22VS4。此外，布线层M3具有与信号线22DQ1电隔离并在参考电位布线22VS3以及参考电位布线22VS4之间沿参考电位布线22VS3以及参考电位布线22VS4延伸的信号布线22DQ2。
而且，参考电位布线22VS1通过过孔布线(耦合部)VI1耦合至参考电位布线22VS3且通过过孔布线(耦合部)VI2耦合至参考电位布线22VS4。而且，如图8中所示，参考电位布线22VS1具有在平面图中在过孔布线VI1和过孔布线VI2之间与信号布线22DQ2交叉的交叉部CR1。
而且，参考电位布线22VS2通过过孔布线(耦合部)VI3耦合至参考电位布线22VS3且通过过孔布线(耦合部)VI4耦合至参考电位布线22VS4。而且，如图8中所示，参考电位布线22VS2具有在平面图中过孔布线VI3和过孔布线VI4之间与信号布线22DQ2交叉的交叉部CR2。
而且，可如下表示过孔布线VI1、VI2、VI3以及VI4和参考电位布线22VS1、22VS2、22VS3以及22VS4之间的耦合关系：
参考电位布线22VS3通过过孔布线VI1耦合至参考电位布线22VS1且通过过孔布线VI3耦合至参考电位布线22VS2。而且，如图8中所示，参考电位布线22VS3具有在平面图中在过孔布线VI1和过孔布线VI3之间与信号布线22DQ1交叉的交叉部CR3。
而且，参考电位布线22VS4通过过孔布线VI2耦合至参考电位布线22VS1且通过过孔布线VI4耦合至参考电位布线22VS2。而且，如图8中所示，参考电位布线22VS4具有在平面图中在过孔布线VI2和过孔布线VI4之间与信号布线22DQ1交叉的交叉部CR4。
如在本实施例中，当构成信号的返回电流路径的用于参考电位供应的各个布线沿信号布线设置时，与参考电位供应至被称为所谓的接地平面的各个片状导体图案的情况相比，可减少布线层的数量。
而且，如在本实施例中，用于参考的参考电位值可通过将沿信号布线延伸的参考电位布线22VS1、22VS2、22VS3和22VS4彼此耦合而稳定。而且，利用用于参考的参考电位值的稳定，各个参考电位布线的电位难以收到信号电流的影响。因此能屏蔽由通过各个信号线的电流流动而产生的电磁波。
而且，在本实施例中，信号线包括：信号布线(控制信号布线)22CMD(参考图9)，通过其在第一频带中传输信号；以及信号布线22DQ1和22DQ2，通过其在高于第一频带的第二频带中传输信号。例如，在图4中所示的实例中，用于控制通过控制信号线CMD传输的诸如地址信号、命令信号等的数据信号在小于或等于通过数据线DQ传输的数据信号的频率的一半的频率下传输。因此，当由信号传输路径采用的频带不同时，优选对其上在相对高频带中执行信号传输的信号布线22DQ1和22DQ2执行优先措施。
而且，如图7中所示，电耦合存储器芯片30A和逻辑芯片30B的各个布线22具有沿X方向延伸的延伸部以及相对于X方向倾斜的倾斜部，它们都从存储器芯片30A和逻辑芯片30B中的一个导向至其另一个。如图8中所示，过孔布线VI1、VI2、VI3和VI4分别耦合至参考电位布线22VS1、22VS2、22VS3和22VS4中相对于X方向倾斜的倾斜部。
因此，过孔布线VI1、VI2、VI3和VI4分别耦合至用于参考电位布线22VS1、22VS2、22VS3和22VS4的所有路径中相对于X方向倾斜的倾斜部，以能使耦合过孔布线VI1、VI2、VI3和VI4的部分处的参考电位布线22VS1、22VS2、22VS3和22VS4的布线宽度被加厚为超过延伸部。因为如图8中所示，布线被布置为以便沿与X方向交叉的Y方向彼此邻接，因此如果使沿X方向延伸的各个部分的布线宽度即使在耦合过孔布线VI1、VI2、VI3和VI4的部分的布线宽度增加的情况下变薄，则可提高布线密度。而且，因为将参考电位布线22VS1、22VS2、22VS3和22VS4彼此电耦合的路径的截面积通过使将过孔布线VI1、VI2、VI3和VI4彼此耦合的部分的布线宽度变厚而变大，因此可使参考电位易于稳定。
而且，如图9中所示，在本实施例中，在频率比用于数据信号的频带低的频带中传输信号所通过的信号布线22CMD包括在内插板20A中形成的布线中。因为低频信号通过各个信号布线22CMD传输，因此与信号布线22DQ1和22DQ2相比，信号布线22CMD难以受到噪声影响。但是，当信号布线22CMD以及信号布线22DQ1和22DQ2在厚度方向上重叠时，需要考虑信号布线22CMD产生的噪声。因此，如图9中所示，信号布线22CMD优选形成在设置在与布线层M2和M3的位置不同的位置处的布线层M1中。而且，各个信号布线22CMD优选沿参考电位布线22VS1、22VS2、22VS3和22VS4的延伸方向形成在从厚度方向上观察时与任一参考电位布线22VS1、22VS2、22VS3和22VS4重叠的位置处。因此，因为用于供应参考电位的布线介于各个信号布线22DQ1和22DQ2以及信号布线22CMD之间，因此可降低噪声影响。
顺便提及，虽然省略了说明，但是参考电位布线可进一步形成在图9中所示的布线层M3中。而且，参考电位的值可进一步通过电耦合参考电位布线以及参考电位布线22VS1、22VS2、22VS3和22VS4而稳定。
而且，虽然信号布线22DQ1和22DQ2，以及参考电位布线22VS1、22VS2、22VS3和22VS4分别相交的部分在图8中以放大形式示出，但是如图7中所示，布线22分别在多个点处弯曲且分别与相对于X方向倾斜的倾斜部处的不同布线22交叉。
即，图8中所示的各个参考电位布线22VS1、22VS2、22VS3和22VS4与除了参考电位布线22VS1、22VS2、22VS3和22VS4之外的参考电位布线交叉。随后，形成在不同布线层中的参考电位布线在彼此交叉的各个部分处经由过孔布线电耦合。在这种情况下，可在参考电位布线彼此耦合的各个耦合部处稳定参考电位。因此，例如，当图7中所示的存储器芯片30A以及逻辑芯片30B之间的距离分开，且各个布线22的距离变长时，用于参考电位的整个传输路径的电位可通过在根据各个布线22的距离的多个点处将参考电位布线彼此耦合而稳定。
<变型例1>
以下将对有关本实施例的变型例进行说明。首先，对于变型例1，将对有关应用于信号传输路径以传输差分信号的实施例进行说明。图8中所示的实例已经通过所谓应用于用于单端信号的信号传输路径的实施例进行了说明，以便有助于技术观念的理解。但是如将在下文说明的，上述技术适用于信号传输路径以传输差分信号。图10是示出对应于与图8有关的变型例的半导体器件具有的内插板的布线结构的放大平面图。而且，图11是沿图10的线A–A截取的放大截面图。
顺便提及，在图10中，用于信号传输布线以及参考电位布线的布线分别以不同图案示出，以便容易辨认它们。而且，在图10中，为了示出不同布线层中形成的布线之间的平面位置关系，图11中所示的布线层M3中形成的布线由实线表示，且布线层M2中形成的布线由虚线表示。
而且，图11是截面图，但是根据传输目标的类型附以不同图案，以便识别由多个布线22构成的传输路径类型。而且，在图11中，通过虚线示出表面电极25以说明布线层M4是用于形成各个表面电极25的层。
图10和11中所示的半导体器件PKG2具有的内插板20B与图7中所示的内插板20B的不同在于用于两个单元的信号布线分别设置在参考电位布线之间。图10中所示的内插板20B的布线结构如下：
内插板20B具有包括布线层M2(参考图11)，以及层叠在布线层M2上的布线层M3(参考图11)的布线层M1、M2和M3(参考图11)。而且，布线层M2具有从存储器芯片30A(参考图7)和逻辑芯片30B(参考图7)中的一个延伸至其另一个的参考电位布线22VS1，以及沿参考电位布线22VS1延伸的参考电位布线22VS2。而且，布线层M3具有从存储器芯片30A和逻辑芯片30B中的一个延伸至其另一个的参考电位布线22VS3，以及沿参考电位布线22VS3延伸的参考电位布线22VS4。随后，参考电位布线22VS1通过过孔布线(耦合部)VI1耦合至参考电位布线22VS3，并且通过过孔布线(耦合部)VI2耦合至参考电位布线22VS4。而且，参考电位布线22VS2通过过孔布线(耦合部)VI3耦合至参考电位布线22VS3，并且通过过孔布线(耦合部)VI4耦合至参考电位布线22VS4。上述构造类似于图8和9中所示的内插板20A。
但是内插板20B不同于图8以及图8中所示的内插板20A之处在于以下点。首先，布线层M2具有在参考电位布线22VS1和参考电位布线22VS2之间沿参考电位布线22VS1和参考电位布线22VS2延伸的信号布线(差分信号布线)22DS1以及信号布线(差分信号布线)22DS3。信号布线22DS1以及差分信号布线22DS3构成传输第一差分信号的差分信号对。
而且，布线层M3具有与信号布线22DS1电隔离，并且在参考电位布线22VS3和参考电位布线22VS4之间沿参考电位布线22VS3和参考电位布线22VS4延伸的信号布线(差分信号布线)22DS2以及信号布线(差分信号布线)22DS4。信号布线22DS2以及差分信号布线22DS4构成传输第二差分信号的差分信号对。
而且，如图10中所示，参考电位布线22VS1具有在平面图中在过孔布线VI1和过孔布线VI2之间与信号布线22DS2以及信号布线22DS4交叉的交叉部CR1。而且，参考电位布线22VS2具有在平面图中在过孔布线VI3和过孔布线VI4之间与信号布线22DS2以及信号布线22DS4交叉的交叉部CR2。而且，参考电位布线22VS3具有在平面图中在过孔布线VI1和过孔布线VI3之间与信号布线22DS1以及信号布线22DS3交叉的交叉部CR3。此外，参考电位布线22VS4具有在平面图中在过孔布线VI2和过孔布线VI4之间与信号布线22DS1以及信号布线22DS3交叉的交叉部CR4。
如图10和11中所示的变型例中，当设置在参考电位布线之间的信号布线是差分信号布线时，需要将各个差分对参考的参考电位值布置为相同值。根据本变型例，因为参考电位布线22VS1和参考电位布线22VS2在多个点电耦合，因此易于将参考电位布线22VS1的电位以及参考电位布线22VS2的电位布置为相同电位。即，易于将构成差分对的各个信号布线22DS1以及信号布线22DS3参考的参考电位值布置为相同值。因此能提高各个差分信号的信号传输可靠性。
<变型例2>
以下，作为变型例2，将对有关其中在不同布线层中形成的信号线被设置为以便不彼此交叉的实施例进行说明。图8中所示的实例以及上述变型例1分别已经描述了其中在多个布线层中形成的参考电位布线通过彼此交叉来经由过孔布线电耦合，从而实现参考电位的稳定性。但是如果在布线层中形成的参考电位布线中的至少一些被设置为以便在厚度方向上重叠，则参考电位布线可在它们的重叠部处电耦合。在本变型例中，将对有关其中多个参考电位布线中的一些在厚度方向上重叠的实施例进行说明。
图12是示出对应于有关图7的变型例的半导体器件具有的内插板的布线结构的放大平面图。而且，图13是以进一步放大的形式示出其中形成图12中所示的多个布线的区域的一部分的放大平面图。而且，图14是沿图13的线A–A截取的放大截面图。
顺便提及，在图12中，图9中所示的布线层M3的布线被说明为示出用于电耦合存储器芯片30A和逻辑芯片30B的布线的布局实例。而且，在图12和13中，信号传输布线和参考电位布线分别附以不同图案示出，从而容易识别它们。在图12中，信号布线22分别由单点划线表示，并且厚的参考电位布线22分别附以图案。在图13中，参考电位布线以点图案示出，并且在信号布线中，信号布线22DS3、22DS4、22DS5、22DS6通过阴影示出。而且，图12中典型地示出布线布局的图像。因此，对于布线22的数量、弯曲部的数量等来说，涉及除图12中所示实施例之外的各种变型。而且，介于并排设置的存储器芯片30A和逻辑芯片30B之间的区域22A的范围由双点划线示出。
而且，在图13中，图9中所示的布线层M3中形成的各个布线由实线示出，且图9中所示的布线层M2中形成的各个布线由虚线示出，以便示出不同布线层中形成的布线之间的平面位置关系。
而且，图14是截面图，但是根据传输目标的类型而附以不同图案，以便识别由布线22构造的传输路径类型。此外，在图14中，表面电极25由虚线示出以说明布线层M4是用于形成表面电极25的层。
根据本变型例的半导体器件PKG3具有的内插板20C具有包括布线层M2(参考图14)，以及层叠在布线层M2上的布线层M3(参考图14)的布线层M1、M2和M3(参考图14)。而且，布线层M2具有从存储器芯片30A(参考图12)和逻辑芯片30B(参考图12)中的一个延伸至其另一个的参考电位布线22VS1，以及沿参考电位布线22VS1延伸的参考电位布线22VS2。而且，布线层M2具有在参考电位布线22VS1以及参考电位布线22VS2之间沿参考电位布线22VS1和参考电位布线22VS2延伸的信号布线(差分信号布线)22DS1以及信号布线(差分信号布线)22DS2。
而且，布线层M3(参考图14)具有与信号布线22DS1以及信号布线22DS2电隔离且沿参考电位布线22VS1延伸的信号布线(差分信号布线)22DS3以及信号布线(差分信号布线)22DS4。而且，布线层M3具有与信号布线22DS1以及信号布线22DS2电隔离且沿参考电位布线22VS2延伸的信号布线(差分信号布线)22DS5以及信号布线(差分信号布线)22DS6。此外，布线层M3具有设置在信号布线22DS3以及信号布线22DS5之间并沿信号布线22DS1以及信号布线22DS2延伸的参考电位布线22VS3。
而且，参考电位布线22VS3通过过孔布线(耦合部)VI1耦合至参考电位布线22VS1并通过过孔布线(耦合部)VI2耦合至参考电位布线22VS2。而且，如图13中所示，参考电位布线22VS1、参考电位布线22VS2以及参考电位布线22VS3分别在与直接穿过过孔布线VI1和过孔布线VI2的虚拟线VL1重叠的区域中弯曲。
换言之，参考电位布线22VS1、参考电位布线22VS2以及参考电位布线22VS3分别弯曲。在与线性联接它们的弯曲部的虚拟线VL1重叠的区域中，参考电位布线22VS3相对于彼此叠加在参考电位布线22VS1以及参考电位布线22VS2上。随后，参考电位布线22VS3在参考电位布线22VS3和参考电位布线22VS1彼此重叠的部分处通过过孔布线VI1耦合至参考电位布线22VS1。而且，参考电位布线22VS3在参考电位布线22VS3和参考电位布线22VS2彼此重叠的部分处通过过孔布线VI2耦合至参考电位布线22VS2。
因此，根据本变型例，参考布线中的一些被设置为以便通过分别在参考电位布线和信号布线处形成弯曲部而在厚度方向上重叠。此外，不同布线层中形成的参考电位布线通过采用在厚度方向上重叠的部分彼此电耦合。而且，如图13中所示，布线分别弯曲的部分，换言之，设置作为耦合部分的过孔布线的部分在平面图中线性地布置，由此能以高密度布置布线。
而且，根据本变型例，如图12和13中所示，参考电位布线以及用于信号传输的布线没有彼此交叉。因此，可以使参考电位布线设置在信号布线的上层或下层，且信号布线和参考电位布线保持在厚度方向上叠加的状态的方式，对布线进行布局。
在图14中所示的实例中，在介于存储器芯片30A(参考图12)和逻辑芯片30B(参考图12)之间的区域22A(参考图12)中，信号布线22DS1以及信号布线22DS2，以及参考电位布线22VS3设置在它们在厚度方向上重叠的位置处。而且，在区域22A中，信号布线22DS3以及信号布线22DS4，以及参考电位布线22VS2设置在它们在厚度方向上重叠的位置处。而且，在区域22A中，信号布线22DS1以及信号布线22DS2，以及参考电位布线22VS3设置在它们在厚度方向上重叠的位置处。
如在本变型例中，当参考电位布线大多数信号传输路径处设置在信号布线的上层或下层处时，可屏蔽由通过各个信号传输路径的电流流动产生的电磁波。例如，在图14中所示的实例中，信号布线22CMD在其在厚度方向上与布线层M3中形成的信号布线22DS3重叠的位置处形成在布线层M1中。但是，参考电位布线22VS1设置在信号布线22DS3以及信号布线22CMD之间以由此能降低不同信号通过其传输的信号传输路径之间串扰的影响。
而且，在图14中所示的实例的情况下，参考电位布线设置在构成各个差分对的信号布线对的两个相邻侧。例如，参考电位布线22VS1以及参考电位布线22VS2设置在构造差分对的信号布线22DS1和信号布线22DS2的两个相邻侧。因为参考电位布线22VS1和参考电位布线22VS2如上所述彼此电耦合，因此可稳定电位。因此，可通过参考电位布线22VS1、22VS2以及22VS3屏蔽由通过各个信号布线22DS1和信号布线22DS2的信号电流的流动产生的电磁波。
顺便提及，如在图14中所示的实例中，在另一布线层M1存在于布线层M2和硅基板21之间的情况下，如果参考电位布线22VS5在其与信号布线22DS1和信号布线22DS2在厚度方向上重叠的位置处设置在布线层M1中，则进一步提高屏蔽效果。例如，图14中所示的参考电位布线22VS5的平面形状与图13中所示的参考电位布线22VS3的形状相同。因此，在区域22A(参考图12)中，整个信号布线22DS1和信号布线22DS2都置于夹在参考电位布线22VS3和参考电位布线22VS5之间的状态下。因此，通过参考电位布线22VS1、22VS2、22VS3以及22VS5屏蔽由通过各个信号布线22DS1和信号布线22DS2的信号电流的流动产生的电磁波。
根据如上所述的本变型例，能稳定围绕信号布线22DS1和信号布线22DS2布置的各个参考电位布线的电位。因此，即使在其他信号布线22DS5和22DS3等布置在信号布线22DS1和信号布线22DS2附近时，也可降低信号传输路径之间的串扰噪声。换言之，根据本变型例，因为可降低信号传输路径之间的串扰噪声，因此可以高密度形成多个信号传输路径。
顺便提及，本变型例已经描述了通过其传输不同信号的信号传输路径，作为其中在布线层中形成的参考电位布线中的一些被设置为以便在厚度方向上重叠，且参考电位布线在重叠部电耦合的实施例的实例。但是本变型例可应用于单端信号的所谓的信号传输路径，例如采用图7至图9进行说明的。在应用于单端信号的情况下，虽然省略了说明，但是除了图14中所示的布线的信号布线22DS2、信号布线22DS4以及信号布线22DS6之外可应用本变型例。而且，作为与图14有关的另一变型例，单端信号可在与图14中所示的半导体器件PKG3相同的结构中利用各个信号布线22DS1至22DS6传输。
(实施例2)
上述实施例1已经说明了通过将沿信号传输路径设置的参考电位布线彼此电耦合并稳定各个参考电位的值而提高各个信号传输路径的可靠性的技术。本实施例将说明在平面图中使多个信号布线彼此交叉以由此降低多个信号传输路径之间的串扰噪声的技术。
顺便提及，下文将要说明的根据本实施例的半导体器件PKG4与上述实施例1中说明的半导体器件PKG1、PKG2以及PKG3的不同在于内插板20D的布线结构。但是，因为除了内插板20D的布线结构之外的部分类似于上述实施例1中说明的半导体器件PKG1、PKG2以及PKG3，因此将省略它们的重复说明。
图15是示出对应于有关图7的变型例的半导体器件具有的内插板的布线结构的放大平面图。而且，图16是以进一步放大的形式示出其中形成图15中所示的多个布线的区域的一部分的放大平面图。而且，图17是沿图16的线A–A截取的放大截面图。而且，图18是示出其中排除图16中所示的参考电位布线的状态的放大平面图。图18说明其中排除图16中所示的参考电位布线的状态，从而以易于观察的方式示出信号布线之间的平面位置关系。
顺便提及，在图15中，为了示出用于电耦合存储器芯片30A和逻辑芯片30B的布线的布局实例，图17中所示的布线层M2中的布线由虚线表示且图17中所示的布线层M1中的布线由单点划线表示。此外，图15中典型地示出布线布局的图像。因此，对于布线22的数量、弯曲部的数量等来说，除图7中所示的实施例之外，还涉及各种变型。而且，在图15中，夹在并排设置的存储器芯片30A和逻辑芯片30B之间的区域22A的范围由双点划线示出。
而且，在图16中，用于信号传输的各个布线以及用于参考电位的各个布线以彼此不同的图案示出，以便使其容易被识别。而且，在图16和18中，图17中所示的布线层M2中形成的各个布线由实线示出，且图17中所示的布线层M1中形成的各个布线由虚线示出，以便示出不同布线层中形成的布线之间的平面位置关系。
而且，图17是截面图，但是根据传输目标类型附以不同图案，以便识别由布线22构造的传输路径类型。此外，在图17中，表面电极25由虚线示出以表示布线层M3是用于形成表面电极25的层。
根据本实施例的半导体器件PGK4具有的内插板20D包括布线层M1(参考图17)，以及层叠在布线层M1上的布线层M2(参考图17)。布线层M1设置有电耦合存储器芯片30A(参考图15)以及逻辑芯片30B(参考图15)的信号布线(数据信号布线)22DQ1。而且，布线层M2设置有电耦合存储器芯片30A和逻辑芯片30B且与信号布线22DQ1电隔离的信号布线(控制信号布线)22CMD1以及信号布线(控制信号布线)22CMD2。此外，如图16和18中所示，信号布线22DQ1在平面图中与信号布线22CMD1和信号布线22CMD2交叉。
根据本申请发明人的审视，已经发现因为如图18中所示，信号布线22DQ1被设置为以与信号布线22CMD1和信号布线22CMD2交叉，因此可降低串扰噪声对信号布线22DQ1的影响。将在下文说明其原因。顺便提及，不同信号传输路径之间的串扰噪声对多个传输路径有影响。但是为了易于理解，信号布线22DQ1以及信号布线22CMD1和信号布线22CMD2将分别在下文描述为受害布线和加害布线。换言之，将对有关由流过信号布线22DQ1上的各个信号布线22CMD1和信号布线22CMD2的信号电流造成的串扰噪声的影响进行说明。
布线之间的串扰噪声的影响例如发生在以下情况下。首先假设电位低的低电平信号或电位高于低电平信号的高电平信号流过各个受害布线和加害布线。例如，当高电平信号流过加害布线，而低电平信号流过受害布线(例如图18中所示的信号布线22DQ1)时，受害布线受到加害布线的电位的影响。即，受害布线受到串扰噪声的影响。例如，当加害布线以及受害布线延伸以便并行时，串扰噪声对受害布线的影响的概率最大为1/4。
此时，布线之间的串扰噪声的影响程度与布线之间距离成反比变大。即，受害布线和加害布线之间的分隔距离越小，串扰噪声影响越大。而且，当两种不同的传输路径延伸以便并行时，布线之间串扰影响程度与两布线之间并行距离成正比变大。即，布线之间并行距离越大，串扰噪声影响越大。因此，为了在提高布线密度时降低受害布线上的串扰噪声影响，需要缩短受害布线和加害布线之间的并行距离。
这里，如图18中所示，在本实施例中，信号布线22DQ1被设置为以便使信号布线22CMD1和信号布线22CMD2交叉。因此，信号布线22DQ1具有与信号布线22CMD1并行的部分，以及与信号布线22CMD2并行的部分。随后，例如，低电平信号流过信号布线22DQ1，以及高电平信号流过信号布线22CMD1和信号布线22CMD2的概率是1/8。因此，与信号布线22DQ1与信号布线22CMD1和信号布线22CMD2中任一并行延伸的情况相比，串扰噪声影响最大的概率变成一半。
而且，在图18中，虽然为两个，但是当与受害布线交叉的加害布线的数量进一步增加时，串扰噪声影响最大的概率进一步降低。即，可通过增加与受害布线交叉的加害布线的数量而降低串扰噪声的影响。
而且，根据本申请发明人的审视，当存在用于信号传输的频率不同的信号布线时，频率相对较高的信号布线易受串扰噪声的影响。例如，在图18中所示的实例中，各个信号布线(数据信号布线)22DQ1、22DQ2和22DQ3的信号传输频率高于各个信号布线(控制信号布线)22CMD1和22CMD2的信号传输频率。因此，各个信号布线22DQ1、22DQ2和22DQ3优选布置为与加害布线交叉。
但是，当提高布线密度时，同一布线层M2(参考图17)中形成的信号布线22DQ1、22DQ2和22DQ3之间的分隔距离变小。但是在本实施例中，如图16中所示，参考电位布线22VS分别形成在信号布线22DQ1、22DQ2和22DQ3之间。因此，能通过各个参考电位布线的屏蔽效果降低信号布线22DQ1、22DQ2和22DQ3之间的相互的串扰噪声。
但是，鉴于降低布线层M1中形成的信号布线22CMD1和22CMD2以及布线层M2中形成的信号布线22DQ1、22DQ2和22DQ3之间的串扰噪声，没有形成图16中所示的参考电位布线22VS。
而且，在采用图15至18说明的实例中，用于高频的数据信号的各个传输路径设置在布线层M2中，并且低频的控制信号布线设置在布线层M1中。但是根据信号传输路径数量存在各种变型。
例如，当进一步增加传输数据信号的信号布线数量时，用于数据信号的信号布线可同时形成在布线层M1和布线层M2中。或者，另一布线层可加入图17中所示的布线层M2和M3之间，且数据信号布线可设置在加入的布线层中。
而且，在采用图16和18说明的实例中，为了简化，布线层M2中形成的各个布线具有Y方向上弯曲的部分。另一方面，布线层M1中形成的各个布线不在Y方向上弯曲。但是，本实施例中说明的技术旨在通过将受害布线布置为以便与加害布线交叉来缩短一个受害布线和一个加害布线并行的距离。因此，受害布线和加害布线中的至少一个可在Y方向上弯曲。因此，例如，图18中所示的各个信号布线22CMD1和22CMD2可具有在Y方向弯曲的部分。
虽然已经基于优选实施例在上文具体说明了本发明人提出的发明，但是本发明不限于上述实施例。毋容质疑的是在不脱离其主旨的范围内可进行各种改变。
例如，在上述实施例中，已经描述了采用硅内插板作为内插板的实施例，其中布线层形成在硅基板21上。硅内插板具有容易提高布线密度的优点，因为如上述实施例1中所述，可采用类似于在半导体晶片中形成布线的工艺的工艺。
近来已经发展减薄其中多个布线层经由有机绝缘层层叠的多层树脂基板的技术。即使在多层树脂基板中，接近硅内插板的布线层的布线宽度、厚度或层间绝缘膜的厚度已经可以实现。因此，上述实施例中说明的技术也可应用于具有多层树脂基板的内插板。
而且，例如，虽然已经在实施例中分别说明了的各种变型例，但是各个变型例可在不脱离其主旨的范围内彼此组合应用。
例如，图7中所示的半导体器件PKG1构造为其中实施例1中所述的技术和实施例2中所述的技术结合应用的实施例。即，如图7中所示，布线22中除信号布线22DQ1和信号布线22DQ2之外，还包括形成在不同于用于信号布线22DQ1的布线层中的信号布线22DQ3。而且，如图7中所示，信号布线22DQ1具有与信号布线22DQ2交叉的交叉部CR5，以及与信号布线22DQ3交叉的交叉部CR6。因此，因为信号布线22DQ1在信号布线22DQ2附近与信号布线22DQ2并行的距离，以及信号布线22DQ1在信号布线22DQ3附近与信号布线22DQ3并行的距离变短，因此可降低串扰噪声。

Claims (15)

1.一种半导体器件，包括：
布线基板；
内插板，所述内插板安装在所述布线基板的第一表面上；
第一半导体芯片，所述第一半导体芯片安装在所述内插板上；以及
第二半导体芯片，所述第二半导体芯片与所述第一半导体芯片并排地安装在所述内插板上，并且控制所述第一半导体芯片，
其中，所述内插板具有多个布线层，所述多个布线层包括第一布线层和层叠在所述第一布线层上的第二布线层，
其中，所述第一半导体芯片和所述第二半导体芯片通过形成在所述内插板的所述布线层中的多个布线电耦合，
其中，所述布线包括：
第一参考电位布线，所述第一参考电位布线形成在所述第一布线层中，并且从所述第一半导体芯片和所述第二半导体芯片中的一个延伸至所述第一半导体芯片和所述第二半导体芯片中的另一个，
第二参考电位布线，所述第二参考电位布线形成在所述第一布线层中，并且沿所述第一参考电位布线延伸，
第一信号布线，所述第一信号布线形成在所述第一布线层中，并且在所述第一参考电位布线和所述第二参考电位布线之间沿所述第一参考电位布线和所述第二参考电位布线延伸，
第三参考电位布线，所述第三参考电位布线形成在所述第二布线层中，并且从所述第一半导体芯片和所述第二半导体芯片中的一个延伸至所述第一半导体芯片和所述第二半导体芯片中的另一个，
第四参考电位布线，所述第四参考电位布线形成在所述第二布线层中，并且沿所述第三参考电位布线延伸，以及
第二信号布线，所述第二信号布线形成所述第二布线层中，并且与所述第一信号布线电隔离，并且在所述第三参考电位布线和所述第四参考电位布线之间沿所述第三参考电位布线和所述第四参考电位布线延伸，
其中，所述第一参考电位布线通过第一耦合部耦合至所述第三参考电位布线，并且通过第二耦合部耦合至所述第四参考电位布线，并且具有在平面图中在所述第一耦合部和所述第二耦合部之间与所述第二信号布线交叉的第一交叉部，并且
其中，所述第二参考电位布线通过第三耦合部耦合至所述第三参考电位布线，并且通过第四耦合部耦合至所述第四参考电位布线，并且具有在平面图中在所述第三耦合部和所述第四耦合部之间与所述第一信号布线交叉的第二交叉部。
2.根据权利要求1所述的半导体器件，
其中，所述布线中的每一个具有第一部分和第二部分，所述第一部分沿从所述第一半导体芯片和所述第二半导体芯片中的一个至所述第一半导体芯片和所述第二半导体芯片中的另一个的第一方向延伸，所述第二部分相对于所述第一方向倾斜并且布线宽度比所述第一部分厚，并且
其中，所述第一耦合部、所述第二耦合部、所述第三耦合部以及所述第四耦合部分别耦合至所述布线的所述第二部分。
3.根据权利要求1所述的半导体器件，
其中，所述布线包括在第一频带中传输信号的信号布线，以及在高于所述第一频带的第二频带中传输信号的信号布线，并且
其中，所述第一信号布线和所述第二信号布线在所述第二频带中传输信号。
4.根据权利要求3所述的半导体器件，其中，所述内插板具有与所述第一布线层和所述第二布线层不同的第三布线层，并且
其中，在所述第三布线层中，在厚度方向上与所述第一参考电位布线、所述第二参考电位布线、所述第三参考电位布线和所述第四参考电位布线中的任一个重叠的位置处，沿所述第一参考电位布线、所述第二参考电位布线、所述第三参考电位布线和所述第四参考电位布线中的任一个的延伸方向，形成在所述第一频带中传输信号的所述信号布线。
5.根据权利要求1所述的半导体器件，其中，电耦合所述第一半导体芯片和所述第二半导体芯片的所述布线包括与所述第一参考电位布线、所述第二参考电位布线、所述第三参考电位布线和所述第四参考电位布线不同的多个第五参考电位布线，并且
其中，所述第一参考电位布线、所述第二参考电位布线、所述第三参考电位布线和所述第四参考电位布线分别电耦合至所述第五参考电位布线。
6.根据权利要求1所述的半导体器件，
其中，所述布线包括第三信号布线，所述第三信号布线形成在除所述第一布线层之外的布线层中，并且与所述第一信号布线和所述第二信号布线电隔离，并且
其中，在平面图中，所述第一信号布线具有与所述第二信号布线交叉的第一交叉部，以及与所述第三信号布线交叉的第二交叉部。
7.根据权利要求1所述的半导体器件，
其中，所述布线包括第三信号布线和第四信号布线，所述第三信号布线形成在所述第一布线层中并且在所述第一参考电位布线和所述第二参考电位布线之间沿所述第一信号布线延伸，所述第四信号布线形成在所述第二布线层中并且与所述第一信号布线和所述第二信号布线电隔离，并且所述第四信号布线在所述第三参考电位布线和所述第四参考电位布线之间沿所述第二信号布线延伸，
其中，所述第一参考电位布线具有在平面图中在所述第一耦合部和所述第二耦合部之间与所述第二信号布线和所述第四信号布线交叉的所述第一交叉部，
其中，所述第二参考电位布线具有在平面图中在所述第三耦合部和所述第四耦合部之间与所述第一信号布线和所述第三信号布线交叉的所述第二交叉部，
其中，所述第一信号布线和所述第三信号布线构成传输第一差分信号的第一差分对，并且
其中，所述第二信号布线和所述第四信号布线构成传输第二差分信号的第二差分对。
8.根据权利要求1所述的半导体器件，其中，所述内插板具有利用半导体材料作为基本材料的基材，并且
其中，所述布线层层叠在所述基材的主表面上。
9.一种半导体器件，包括：
布线基板；
内插板，所述内插板安装在所述布线基板的第一表面上；
第一半导体芯片，所述第一半导体芯片安装在所述内插板上；以及
第二半导体芯片，所述第二半导体芯片与所述第一半导体芯片并排地安装在所述内插板上，并且控制所述第一半导体芯片，
其中，所述内插板具有多个布线层，所述多个布线层包括第一布线层、和层叠在所述第一布线层上的第二布线层，
其中，所述第一半导体芯片和所述第二半导体芯片通过形成在所述内插板的所述布线层中的多个布线电耦合，
其中，所述第一布线层包括：
第一参考电位布线，所述第一参考电位布线从所述第一半导体芯片和所述第二半导体芯片中的一个延伸至所述第一半导体芯片和所述第二半导体芯片中的另一个，
第二参考电位布线，所述第二参考电位布线沿所述第一参考电位布线延伸，
第一信号布线，所述第一信号布线在所述第一参考电位布线和所述第二参考电位布线之间沿所述第一参考电位布线和所述第二参考电位布线延伸，
其中，所述第二布线层包括：
第二信号布线，所述第二信号布线与所述第一信号布线电隔离，并且沿所述第一参考电位布线延伸，
第三信号布线，所述第三信号布线与所述第一信号布线和所述第二信号布线电隔离，并且沿所述第二参考电位布线延伸，以及
第三参考电位布线，所述第三参考电位布线设置在所述第二信号布线和所述第三信号布线之间，并且沿所述第一信号布线延伸，
其中，所述第三参考电位布线在厚度方向上与所述第一参考电位布线重叠的位置处，通过第一耦合部耦合至所述第一参考电位布线，并且在厚度方向上与所述第二参考电位布线重叠的位置处，通过第二耦合部耦合至所述第二参考电位布线，并且
其中，所述第一参考电位布线、所述第二参考电位布线和所述第三参考电位布线分别在与线性穿过所述第一耦合部和所述第二耦合部的第一虚拟线重叠的区域中弯曲。
10.根据权利要求9所述的半导体器件，其中，在夹在所述第一半导体芯片和所述第二半导体芯片之间的第一区域中，所述第一信号布线和所述第三参考电位布线设置在厚度方向上彼此重叠的位置处，所述第二信号布线和所述第一参考电位布线设置在厚度方向上彼此重叠的位置处，并且所述第三信号布线和所述第二参考电位布线设置在厚度方向上彼此重叠的位置处。
11.根据权利要求9所述的半导体器件，
其中，设置在所述第一布线层下面的层处的第三布线层被包括在所述内插板具有的所述布线层中，并且
其中，在夹在所述第一半导体芯片和所述第二半导体芯片之间的第一区域中的所述第三布线层中，沿所述第一信号布线延伸的第四参考电位布线设置在厚度方向上与所述第一信号布线重叠的位置处。
12.根据权利要求9所述的半导体器件，
其中，所述布线包括：
第四信号布线，所述第四信号布线形成在所述第一布线层中，并且在所述第一参考电位布线和所述第二参考电位布线之间沿所述第一信号布线延伸，
第五信号布线，所述第五信号布线形成在所述第二布线层中，并且沿所述第二信号布线和所述第一参考电位布线延伸，以及
第六信号布线，所述第六信号布线形成在所述第二布线层中，并且沿所述第三信号布线和所述第二参考电位布线延伸，
其中，所述第一信号布线和所述第四信号布线构成传输第一差分信号的第一差分对，
其中，所述第二信号布线和所述第五信号布线构成传输第二差分信号的第二差分对，并且
其中，所述第三信号布线和所述第四信号布线构成传输第三差分信号的第三差分对。
13.一种半导体器件，包括：
布线基板；
内插板，所述内插板安装在所述布线基板的第一表面上；
第一半导体芯片，所述第一半导体芯片安装在所述内插板上；
第二半导体芯片，所述第二半导体芯片与所述第一半导体芯片并排地安装在所述内插板上，并且控制所述第一半导体芯片；以及
多个外部端子，所述多个外部端子形成在所述布线基板的所述第一表面的相反侧的第二表面上，
其中，所述内插板具有多个布线层，所述多个布线层包括第一布线层和层叠在所述第一布线层上的第二布线层，
其中，所述第二布线层具有第一布线，所述第一布线电耦合所述第一半导体芯片和所述第二半导体芯片，
其中，所述第一布线层具有：
第二布线，所述第二布线电耦合所述第一半导体芯片和所述第二半导体芯片，并且与所述第一布线电隔离，以及
第三布线，所述第三布线电耦合所述第一半导体芯片和所述第二半导体芯片，并且与所述第一布线和所述第二布线电隔离，并且
其中，所述第一布线在平面图中与所述第二布线和所述第三布线交叉。
14.根据权利要求13所述的半导体器件，其中，第一信号以第一频率传输至所述第一布线，并且第二信号以低于所述第一频率的第二频率传输至所述第二布线和所述第三布线中的每一个。
15.根据权利要求14所述的半导体器件，
其中，所述第二布线层具有多个所述第一布线，所述多个第一布线电耦合所述第一半导体芯片和所述第二半导体芯片，并且
其中，参考电位布线分别设置在所述第一布线之间。
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