JP5852929B2 - インターポーザ、プリント基板及び半導体装置 - Google Patents

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Description

本発明は、インターポーザ、プリント基板及び半導体装置に関する。
本技術分野の背景技術として、特開２００１−３２６２９８（特許文献１）がある。これには、「動作周波数が高い高性能ＬＳＩの電源ノイズを低減させるのに有効な低インダクタンス且つ大容量であって、しかも、低コストで信頼性が高いキャパシタを内蔵したインターポーザを実現」する手段が記載されている（要約参照）。
特開２００１−３２６２９８
特許文献１には、キャパシタ内蔵インターポーザ及びその製造方法に関して記載があり、インターポーザの表面と裏面との間を貫通して形成された電源ビア、グランド・ビア、信号ビア等の複数のスルー・ビアと、スルー・ビアのピッチ間に形成され高誘電率材、電源電極面、グランド電極面が前記表面と略直交する方向に延在するキャパシタとをもつセラミックインターポーザによって解決している。
しかしながら、Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ（ＳｉＰ）のような多数のＬＳＩを実装することが主流となりつつある現状の高密度半導体ＬＳＩでこのようなインターポーザを取り扱うには以下の課題がある。１つは、高速化・高密度化に伴う伝播ノイズの広帯域な低減が必要であることである。また、１つは、部品内蔵技術はコスト増のため、低コスト化が課題となることである。そこで、本発明の目的は、ＳｉＰのような複数ＬＳＩを搭載したパッケージ・基板でも伝播ノイズを低減し、低コスト且つ高密度な実装を実現するインターポーザ、プリント基板及び半導体装置を提供することである。
上記課題を解決するために、例えば特許請求の範囲に記載の構成を採用する。
本願は上記課題を解決する手段を複数含んでいるが、その一例を挙げるならば、複数の半導体ＬＳＩの間に挿入されるインターポーザであって、前記インターポーザは、電源端子、ＧＮＤ端子及び信号端子からなり、コンデンサを内蔵した端子構造と、前記複数の半導体ＬＳＩ間のノイズ伝播を抑制するノイズフィルタ構造と、を有することを特徴とする構成をとるものである。
本発明によれば、ＳｉＰのような複数ＬＳＩを搭載した高密度パッケージ・基板でも伝播ノイズを低減し、低コスト且つ高密度な実装を実現するインターポーザ、プリント基板及び半導体装置を提供することができる。
上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。
第一の実施の形態に係る半導体装置の構成図の例である。 本発明のインターポーザの簡易等価回路である。 本発明のインターポーザの上面図および下面図である。 本発明のインターポーザの断面図である。 本発明のインターポーザのノイズフィルタ部を拡大した上面図および下面図である。 本発明のインターポーザの鳥瞰図である。 本発明のインターポーザの第二の実施例である。 本発明のインターポーザの第三の実施例である。 本発明のノイズフィルタ部のフィルタ特性を表した図である。
以下、実施例について図面を用いて説明する。
なお、実施例を説明するための全図において、同一部には原則として同一の符号を付し、繰り返しの説明は省略する。
本実施例では、Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ(ＳｉＰ)における本発明のインターポーザの適用例を説明する。
図１は、本実施例の半導体装置の構成図の例である。 半導体装置には、複数の半導体ＬＳＩを実装したプリント回路基板(ＰＣＢ)７を有し、図１はその一部分を描画している。図１では、ＰＣＢ７上に複数のＬＳＩを搭載したパッケージであるＳｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ(ＳｉＰ)６がＢＧＡ半田ボール５ｂを介して実装されている。
図１ではＳｉＰ６に３つの半導体ＬＳＩ ２ａ、２ｂ、２Ｃが搭載されており、ＳｉＰ６と２つのＬＳＩ２ａ、２ｂの間には、電源のノイズを低減させるためにコンデンサを内蔵したインターポーザ１が挿入されている。一般的に、ＬＳＩ内の回路とコンデンサを近づけて配置することが電源ノイズを低減するために効果的であることは知られており、部品内蔵技術でチップのより近くに実装しようというのが近年の技術トレンドである。図１のように複数のＬＳＩが実装されているパッケージあるいはＰＣＢと複数ＬＳＩの間にインターポーザを挿入することで、高コストとなる部品内蔵技術の適用範囲を最小限にとどめる事ができるので、パッケージやＰＣＢ全体に適用する場合に比べて低コストな低雑音構造を実現できる。
本実施例のように、複数のＬＳＩが実装されているパッケージあるいはＰＣＢと複数ＬＳＩの間にインターポーザを挿入する場合には、高速化・高密度化に伴う伝播ノイズの広帯域な低減が必要であることであり、また、部品内蔵技術のコスト増加のため、低コスト化が課題となる。上記課題を解決する本発明のインターポーザの構成を以下に説明する。
図２は、本発明のインターポーザを簡易等価回路で表現した図である。端子の種類として信号（Ｓ）、電源（Ｖ１，Ｖ２）、グランド（Ｇ）の三種があり、信号（Ｓ）は、インターポーザの層方向の上面から下面へ直接接続され、電源（Ｖ）とグランド（Ｇ）の間において、直下の低インピーダンス部にはコンデンサ、隣接する異種チップ用電源端子間にはノイズフィルタ部があり、そこにはインダクタンスが直列に入っている。
これにより、電源（Ｖ）−グランド（Ｇ）間の上下方向は容量（Ｃ）により高周波で低インピーダンスとなり、横方向はＬＣフィルタにより高周波ノイズが遮蔽される。なお、容量のインピーダンスは周波数に反比例するため、周波数が高いほど低インピーダンスとなる。また、ＬＣフィルタは２π（L/C）0.5で決まるカットオフ周波数以下では信号を通すが、それ以上では信号を通さないフィルタとなる。一方、信号（Ｓ）はインターポーザ１の層方向上下に繋がれており、他のピンとは一切電気的に接続されていないため、他の影響を受けにくい構造となっている。
図３にインターポーザの上面図と下面図を表し、図４にインターポーザの断面図を示す。ここでは、Ｔｏｐ層にグランド、Ｂｏｔｔｏｍ層に電源を割り当てた場合のレイアウトを示す。この例では、２つのＬＳＩを隣接して配置する場合のインターポーザを示しているが、２つ以上であればいくつでもよく、レイアウトもこのパターンを個数に合わせて変更すればよい。
本実施例のパターンの特徴は、左右に低インピーダンス部、中央にノイズフィルタ部を有する点である。低インピーダンス部はＴｏｐ層及びＢｏｔｔｏｍ層に所定の間隔で配置されたＢＧＡボール電極を有し、Ｔｏｐ層及びＢｏｔｔｏｍ層の対応するＢＧＡボール電極間はＶＩＡ８ａを介して接続されている。
Ｔｏｐ層にはＢＧＡボール電極の間にグランド配線パターン１０ｂとグランド配線パターン１０ｂに接続されたコンデンサ実装電極１２ａを有している。また、Ｂｏｔｔｏｍ層には、電源配線パターン１１ａがＴｏｐ層のグランド配線パターン１０ｂと対応するようにしてＢＧＡボール電極間に配線されている。この電源配線パターン１１ａはＶＩＡ８ａを介してＴｏｐ層のコンデンサ実装電極１２ａと接続されている。コンデンサ３ａは図４のようにＴｏｐ層側に内蔵されているものである。
また、ノイズフィルタ部は、Ｔｏｐ層はベタのグランドパターン１０ａ、Ｂｏｔｔｏｍ層は電源用の矩形パターン１１ｂが規則的に敷き詰められている。この周期的なパターンの中央にコンデンサ実装用電極１２ｂが配置され、図４の３ｂのようにＢｏｔｔｏｍ側にコンデンサが内蔵されている。また矩形のパターンの上下左右には、図３の１３ａ、１３ｂに示す位置にチップインダクタンスが実装されて、インダクタを介して矩形の電源パターン間の電気的な接続を構成している。チップインダクタンスの実装は、図4の4ａに示すとおり、Ｂｏｔｔｏｍ側に内蔵されている。
次にフィルタ部の拡大図を図５に示す。
図５のフィルタ部の基本的な構造は、一般的なＥＢＧ構造を基本としている。一般的なＥＢＧ構造では、電源とグランドの２層構造において、グランドはベタ面、電源に特殊な周期構造を有している。この特殊構造とは、メタルパッチと呼ばれる大きい正方形と複数のメタルパッチ間を接続する小サイズのメタルブランチと呼ばれる構造からなる。
大きいメタルパッチはグランドと平行平板を形成し、電気的に容量性を有し、高周波では低インピーダンス構造となる。一方、メタルブランチと呼ばれる小サイズのメタルパッチ間の接続配線は電気的にインダクタンス性を有し、高周波で高インピーダンス構造となる。この構造では、特定の周波数に対して帯域阻止フィルタの機能を持たせることが出来るが、その中心周波数はこのメタルパッチの容量とメタルブランチのインダクタンスの値で決まり、両者の積の平方根に反比例する。そのため、両者を大きくするほどより低い周波数までカバーできる構造となる
図９に本発明のノイズフィルタ効果を示す。電源パターンにおけるフィルタ構造として、Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ Ｂａｎｄ Ｇａｐ(ＥＢＧ)構造があるが、配線パターンで構成するＥＢＧのフィルタ特性はパターンサイズでその帯域阻止フィルタの周波数が決まるため、ＧＨｚ超の高周波領域でしか有効とならない。
他方、本発明のように部品を内蔵させることで、数十ＭＨｚ帯といった中周波帯まで‐６０ｄＢ以下という優秀なフィルタ特性を実現することができる。チップ部品として０４０２や０６０３といった小サイズの部品を利用すれば、わずか数ｍｍ程度の空間で、高いフィルタ能力を有するパッケージを提供できる。
なお、低インピーダンス部との関係性としては、低インピーダンス部は直上のＬＳＩのインピーダンスを低減することに特化した構造であることに対し、本構造は伝播を抑えることに特化した構造である。
これら２つを併せ持つことで、特にアナログデジタル混載パッケージのような比較的大きい電圧を扱う回路（デジタル）とノイズに対する感度が高い回路（アナログ）を近接したときに起こるミックスドシグナルノイズ問題に対して、より大きな効果が得られる。なぜならば、デジタル回路にとって誤動作の問題とならないような小さいノイズでも、アナログ回路にとっては誤動作に繋がることがあるため、それぞれのＬＳＩのノイズを下げるだけでなく、伝播を下げるということを同時に満たすことが重用である。
図６に本発明のインターポーザの低インピーダンス部の鳥瞰図の拡大図を示す。Ｔｏｐ層側が半導体ＬＳＩ実装面、Ｂｏｔｔｏｍ層側がＳｉＰパッケージまたはＰＣＢへの実装面である。図６の４端子の組み合わせが基本構造となる。信号、電源、グランドのボール配置が常に決まっているような半導体ＬＳＩ（たとえば、ＤＲＡＭのようなＪＥＤＥＣ標準でパッケージのボール配置が決まっているもの）については、予めグランドボール電極９aはＴｏｐ層のグランド配線パターン１０ａに接続し、電源ボール電極９ｂは、Ｂｏｔｔｏｍ層の電源配線パターン１１ａに接続したパターン設計をすればよい。信号ボール電極９ｃはどこにも繋がず、Ｔｏｐ‐Ｂｏｔｔｏｍ間を直接ＶＩＡで繋ぐだけでよい。
このような構成をとることにより様々な電源、グランド、信号ピン配置の対象に対して同じインターポーザを利用することができ、製造時に量産による低コスト化という効果を得ることができる。
以上のことから、本発明によれば、ＳｉＰのような複数ＬＳＩを搭載した高密度パッケージ・基板でも伝播ノイズを低減し、低コスト且つ高密度な実装を実現するインターポーザ、プリント基板及び半導体装置を提供することができる。
図７に本発明の実施例２におけるインターポーザの構成を示す。
実施例２では、実施例１で説明した図６に記載の配線パターンのパッケージを作成しておき、その後、対象の信号種類に応じて、グランド配線パターン１０ａや電源配線パターン１１ａに電気的にショートさせることで、電極に電源・信号・グランドといった特性を与えたものである。
具体的には、インターポーザが有する低インピーダンス部においては、電源端子１つ、ＧＮＤ端子１つ、信号端子２つの４端子を１組とした矩形パターンが格子状に配されており、１組の矩形パターンにおいては、電源端子及びＧＮＤ端子が対角線上に配置され、２つの信号端子が他の対角線上に配される構成をとっている。
電源、ＧＮＤ及び信号端子はインターポーザのＴｏｐ層及びＢｏｔｔｏｍ層において対応するＢＧＡボール電極を有し、それぞれの対応するＢＧＡボール電極間はＶＩＡ８ａを介して接続されている。ＧＮＤ配線パターン１０ａ及び電源配線パターン１１ａは実施例１と同様に電源端子及びＧＮＤ端子の間に配線されている。
そして、電源端子はＢｏｔｔｏｍ層に配線された電源配線パターン１１ａとＢｏｔｔｏｍ層で半田ショート１４ｂによって接続されている。また、ＧＮＤ端子はＴｏｐ層に配線されたグランド配線パターン１０ａとＴｏｐ層で半田ショート１４ａによって接続されている。さらに、Ｔｏｐ層にはコンデンサ３ａが内蔵され、コンデンサ３ａはコンデンサ実装電極１２ａと接続され、コンデンサ実装電極１２ａはＶｉａを介してＢｏｔｔｏｍ層の電源配線パターン１１ａと接続されている。
このような構成をとることにより、電源・グランドは低雑音構造に接続し信号は直接的に上下に接続する効果を得ることができ、電源ノイズを低減しつつ信号の特性を劣化させないという効果を得ることができる。本発明の利点は、同じボールピッチの半導体ＬＳＩであり、パッケージサイズ（ボール数）が同じものであれば、多数のＬＳＩについて同一のインターポーザを使いまわすことが出来る点である。これによる量産効果で、インターポーザの低コスト化が可能となる。
以上のことから、本発明によれば、ＳｉＰのような複数ＬＳＩを搭載した高密度パッケージ・基板でも伝播ノイズを低減し、低コスト且つ高密度な実装を実現するインターポーザ、プリント基板及び半導体装置を提供することができる。
図８に本発明の実施例３におけるインターポーザの構成を示す。
実施例３では、Ｔｏｐ層、Ｂｏｔｔｏｍ層でグランド、電源パターンにＢＧＡボール電極を繋いでおき、後で１５ａのような切込みを入れて分離することで、各電極に特性を与えることである。こちらの方法でも、汎用的なボール配置でのインターポーザの開発が可能となり、低コスト化に繋がる。
なお、本明細書では、容量やインダクタンスを持たせるための構造としてチップ部品を内蔵する手法を記載したが、例えば薄膜高誘電体の利用によるコンデンサ構造や、配線パターンによりスパイラルインダクタを構成することによる方法を用いて、同様の効果を得てもよい。
１ インターポーザ
２ａ、２ｂ 半導体ＬＳＩ
３ａ、３ｂ、３ｃ チップコンデンサ
４ａ、４ｂ チップインダクタ
５ａ、５ｂ ＢＧＡ(Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ)半田ボール
６ パッケージ基板
７ プリント回路基板
８ａ、８ｂ、８ｃ スルーホール
９ａ、９ｂ、９ｃ ＢＧＡボール電極
１０ａ、１０ｂ、 グランドプレーン、グランド配線
１１ａ、１１ｂ、 電源プレーン、電源配線
１２ａ、１２ｂ、 チップコンデンサ実装電極
１３ａ、 チップインダクタ実装電極
１４ａ、１４ｂ 半田ショート
１５ａ、１５ｂ パターン分離切り込み

Claims (6)

  1. 複数の半導体ＬＳＩの間に挿入されるインターポーザであって、
    前記インターポーザは、電源端子、ＧＮＤ端子及び信号端子からなり、コンデンサを内蔵した端子構造と、
    前記複数の半導体ＬＳＩ間のノイズ伝播を抑制するノイズフィルタ構造と、を有し、
    前記ノイズフィルタ構造は、インターポーザ基板に内層に用いた薄膜高誘電体材料により形成されたキャパシタと配線パターンで形成された、前記端子構造よりも高いインダクタンスを有する構造であることを特徴とするインターポーザ。
  2. 複数の半導体ＬＳＩの間に挿入されるインターポーザであって、
    前記インターポーザは、電源端子、ＧＮＤ端子及び信号端子からなり、コンデンサを内蔵した端子構造と、
    前記複数の半導体ＬＳＩ間のノイズ伝播を抑制するノイズフィルタ構造と、を有し、
    前記ノイズフィルタ構造は、コンデンサにより高周波でインピーダンスが低くなる構造とインダクタにより高周波でインピーダンスが高くなる構造を周期的に繰り返すパターンを持たせていることを特徴とするインターポーザ。
  3. 複数の半導体ＬＳＩの間に挿入されるインターポーザであって、
    前記インターポーザは、上端層、下端層、 および前記上端層と下端層の間をつなぐＶＩＡを有し、該上端層には電源端子とＧＮＤ端子が配置され、
    前記上端層には前記電源端子と前記ＧＮＤ端子の間にＧＮＤ配線パターンが設けられ、前記下端層には前記ＧＮＤ配線パターンと対向するように電源配線パターンが設けられており、
    前記上端層において前記ＧＮＤ端子は前記ＧＮＤ配線パターンと電気的に接続され、前記下端層において前記電源端子は前記電源パターンと電気的に接続されたことを特徴とするインターポーザ。
  4. 請求項３に記載のインターポーザであって、
    前記上端層には、前記下端層に形成された電源配線パターンからＶＩＡを介して接続されたチップコンデンサ実装電極を有し、該チップコンデンサ実装電極にその一端が、前記ＧＮＤ配線パターンにその他端が配置されたチップコンデンサを有することを特徴とするインターポーザ。
  5. 半導体ＬＳＩを複数搭載するプリント基板であって、
    前記半導体ＬＳＩと接続された請求項１〜４のいずれか１項に記載のインターポーザを有することを特徴とするプリント基板。
  6. 半導体ＬＳＩを複数搭載する半導体装置であって、
    前記半導体ＬＳＩと接続された請求項１〜４のいずれか１項に記載のインターポーザを有することを特徴とする半導体装置。
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Publication number Priority date Publication date Assignee Title
US11854985B2 (en) 2020-09-04 2023-12-26 Samsung Electronics Co., Ltd. Semiconductor package and method of manufacturing the same

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3164888A1 (en) * 2014-07-03 2017-05-10 Qualcomm Incorporated High quality factor filter implemented in wafer level packaging (wlp) integrated device
JP2016119375A (ja) * 2014-12-19 2016-06-30 ホシデン株式会社 光電変換モジュール及びアクティブ光ケーブル
US9917026B2 (en) 2014-12-24 2018-03-13 Renesas Electronics Corporation Semiconductor device
JP6429647B2 (ja) 2015-01-26 2018-11-28 ルネサスエレクトロニクス株式会社 半導体装置
JP6553531B2 (ja) * 2016-03-08 2019-07-31 ルネサスエレクトロニクス株式会社 半導体装置
WO2017179583A1 (ja) * 2016-04-14 2017-10-19 株式会社村田製作所 複合部品内蔵回路基板、及び、複合部品
CN109817610A (zh) * 2017-11-21 2019-05-28 环旭电子股份有限公司 半导体封装装置
WO2019123995A1 (ja) * 2017-12-20 2019-06-27 株式会社村田製作所 電子部品

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4811082A (en) * 1986-11-12 1989-03-07 International Business Machines Corporation High performance integrated circuit packaging structure
JPH0582717A (ja) * 1991-09-24 1993-04-02 Toshiba Corp 半導体集積回路装置
JP3205138B2 (ja) * 1992-09-09 2001-09-04 株式会社日立製作所 電子回路装置
JP3178437B2 (ja) * 1998-11-13 2001-06-18 日本電気株式会社 半導体装置
JP3925032B2 (ja) * 2000-03-14 2007-06-06 富士ゼロックス株式会社 プリント配線基板
JP4545889B2 (ja) * 2000-06-09 2010-09-15 富士通株式会社 回路基板及びその製造方法並びに半導体装置
US6867493B2 (en) * 2000-11-15 2005-03-15 Skyworks Solutions, Inc. Structure and method for fabrication of a leadless multi-die carrier
CN101401206B (zh) * 2006-03-29 2011-04-13 京瓷株式会社 电路组件和无线通信设备、以及电路组件的制造方法
JP5511119B2 (ja) * 2006-04-14 2014-06-04 株式会社リキッド・デザイン・システムズ インターポーザ及び半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11854985B2 (en) 2020-09-04 2023-12-26 Samsung Electronics Co., Ltd. Semiconductor package and method of manufacturing the same

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