JP3178437B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体チップ上に
形成された電源配線やグランド配線上のノイズを吸収す
るためのバイパスコンデンサを備えた半導体装置に関す
る。

【０００２】

【従来の技術】従来、例えば画像処理用ＬＳＩのよう
に、ディジタル処理部とアナログ処理部とが同一基板上
に混載されたＬＳＩ（以下、「デジアナ混載ＬＳＩ」と
記す）がある。この種のＬＳＩでは、ディジタル部での
スイッチングノイズの発生が著しく、このディジタル処
理部で発生したノイズがアナログ部に侵入すると、アナ
ログ処理部が誤動作する。

【０００３】例えば、ＣＲＴを駆動する機能を有する画
像処理用ＬＳＩは、ディジタル処理したデータをＤ／Ａ
変換してアナログ信号を生成し、これをＣＲＴに出力す
るように構成されるが、ディジタル処理部において発生
したノイズがアナログ処理部に侵入すると、Ｄ／Ａ変換
を正常に行うことができなくなる。

【０００４】また、例えばハードディスク装置のサーボ
制御に用いられるリードチャネル用のＬＳＩでは、アナ
ログ処理の後にディジタル処理が行われるものとなって
おり、同様にディジタル処理部で発生したノイズがアナ
ログ処理部の誤動作を誘発する場合がある。したがっ
て、この種のＬＳＩでは、ディジタル部で発生するノイ
ズを有効に抑制する必要がある。

【０００５】ところで、ディジタル部とアナログ部とを
有するデジアナ混載ＬＳＩでは、図１３に例示するよう
に、例えばアナログ部７００および７０２の電源８００
とロジック部７０１の電源８０１は異なった仕様になっ
ている場合が多く、この電源仕様の相違によりディジタ
ル部とアナログ部とで電源配線が分離されているのが通
例である。このため、ディジタル部で発生したノイズは
主として基板を介してアナログ部に伝搬する。

【０００６】そこで、この種のＬＳＩでは、ディジタル
部からアナログ部へのノイズの伝搬を抑制する対策とし
て、ディジタル部とアナログ部の間にガードリングを設
けて基板電位を安定させる手法や、ディジタル部とアナ
ログ部の間に酸化物などの絶縁物が埋め込まれたトレン
チを形成する手法などが用られている。

【０００７】また、この対策のみによっては基板の深部
を伝搬するノイズを有効に抑制することができない場合
がある。この場合、上述の対策に加えて、高抵抗基板を
採用することによりノイズの伝搬経路の電気的抵抗を高
め、これにより基板深部を伝搬するノイズを抑制してい
る。

【０００８】これに対して、従来から電源配線やグラン
ド配線を介して伝達するスイッチングノイズを抑制する
手法として、図１４に示すように、電源配線８０１とグ
ランド配線８０２との間にバイパスコンデンサ９００を
設け、これにより回路ブロック７０１が発生するノイズ
を吸収し、電源配線やグランド配線の電位を安定化させ
る手法が知られている。

【０００９】このバイパスコンデンサ９００は、図１５
に示すように、下部電極９０１と誘電体膜９０２と上部
電極９０３からなり、下部電極はプラグ９０４を介して
グランド配線８０２に接続され、上部電極はプラグ９０
５を介して電源配線８０１に接続されている。すなわ
ち、この従来技術では、バイパスコンデンサ９００は、
電源配線とグランド配線との間に直接的に接続されたも
のとなっている。

【００１０】

【発明が解決しようとする課題】ところで、近年、ＬＳ
Ｉの処理速度の高速化に伴い、動作クロック周波数が高
くなる傾向にある。例えば、上述の画像処理用のデジア
ナ混載ＬＳＩでは、ディジタル部の動作周波数が５００
ＭＨｚ（ＶＤＤ＝１．８Ｖ）程度に達し、アナログ部で
もその動作周波数は１００ＭＨｚ（ＶＤＤ＝２．５Ｖ）
程度に達する。

【００１１】しかしながら、このように動作周波数が高
くなると、トランジスタがスイッチングする際に発生す
るノイズ量も増加し、上述の従来技術にかかるノイズ対
策のみによっては有効にノイズを抑制することが困難と
なる。特に、動作周波数が高周波領域に達すると、電源
配線やグランド配線を伝搬するノイズの周波数も高周波
領域に上昇し、これらの配線の残留インダクタンスが顕
在化する。

【００１２】この結果、この残留インダクタンスとノイ
ズ吸収用のバイパスコンデンサとからＬＣ直列共振回路
が形成され、図１６に実線で示すように、高周波領域に
おいて共振現象が発生し、挿入損失が低下する。このた
め、高周波領域でのノイズが顕著となり、各回路ブロッ
クの誤動作を誘発することとなる。特に、デジアナ混載
ＬＳＩでは、アナログ部の動作に致命的な影響を与え
る。なお、図１６において、点線が示す特性は、残留イ
ンダクタンスが存在しない場合を示す。

【００１３】このように、高速で動作するＬＳＩでは、
電源配線やグランド配線のインダクタンスが顕在化する
ことに起因して高周波領域で発生するノイズを有効に抑
制することが重要な課題となっている。

【００１４】この発明は、上記事情に鑑みてなされたも
ので、高周波領域において電源配線またはグランド配線
を伝搬するノイズを有効に抑制し、安定的に動作するこ
とのできる半導体装置を提供することを目的とする。

【００１５】

【課題を解決するための手段】上記課題を解決達成する
ため、この発明は以下の構成を有する。すなわち、請求
項１に係る発明は、電源配線またはグランド配線のいず
れかの配線を伝搬するノイズを吸収するためのバイパス
コンデンサを半導体チップ上に有し、前記バイパスコン
デンサの一方の電極は、前記電源配線またはグランド配
線のいずれかの配線に接続され、前記バイパスコンデン
サの他方の電極は、電流密度が小さくなるように形成さ
れた複数のプラグを介して前記半導体チップの基板（半
導体基板）に接続されて該基板の電位にバイアスされた
ことを特徴とする。

【００１６】この発明によれば、バイパスコンデンサの
他方の電極は、半導体チップの基板を介してバイアスさ
れ、基板電位が供給される外部端子と基板を介して接続
される。ここで、基板内部では電流経路が分散されて電
流密度が小さくなる。これにより、バイパスコンデンサ
の他方の電極に付随するインダクタンスが小さくなり、
これらバイパスコンデンサとインダクタンスにより形成
されるＬＣ直列共振回路の共振周波数が高い方に移動す
る。従って、共振現象を起こさない周波数領域が高域側
に拡大され、半導体装置の動作周波数が上昇しても、こ
のバイパスコンデンサが接続された電源配線またはグラ
ンド配線のいずれかの配線上のノイズが抑制される。

【００１７】また、請求項２に係る発明は、電源配線を
伝搬するノイズを吸収するためのバイパスコンデンサを
半導体チップ上に有し、前記バイパスコンデンサは、前
記半導体チップの基板上に絶縁層を介して形成された第
１の配線層からなる下部電極と、前記下部電極上に形成
された誘電体膜と、前記誘電体膜を挟んで前記下部電極
と対向するように形成された第２の配線層からなる上部
電極とを含み、前記下部電極または前記上部電極の一方
は前記電源配線を形成し、その他方は前記半導体チップ
の基板に接続されて該基板の電位にバイアスされたこと
を特徴とする。

【００１８】この発明によれば、下部電極または上部電
極の他方は半導体チップの基板を介してバイアスされ、
基板電位が供給される外部端子と基板を介して接続され
る。ここで、基板内部での電流経路は三次元的な広がり
を有するので、基板内部では電流経路が分散され、電流
密度が小さくなる。これにより、バイパスコンデンサに
付随するインダクタンスが小さくなり、これらバイパス
コンデンサとインダクタンスにより形成されるＬＣ直列
共振回路の共振周波数が高い方に移動する。したがっ
て、共振現象を起こさない周波数領域が高域側に拡大さ
れ、上部電極に接続される電源配線上のノイズの周波数
が上昇しても、電源配線上のノイズが抑制される。

【００１９】また、請求項３に係る発明は、グランド配
線を伝搬するノイズを吸収するためのバイパスコンデン
サを半導体チップ上に有し、前記バイパスコンデンサ
は、前記半導体チップの基板上に絶縁層を介して形成さ
れた第１の配線層からなる下部電極と、前記下部電極上
に形成された誘電体膜と、前記誘電体膜を挟んで前記下
部電極と対向するように形成された第２の配線層からな
る上部電極とを含み、前記下部電極または前記上部電極
の一方は前記グランド配線を形成し、その他方は前記半
導体チップの基板に接続されて該基板の電位にバイアス
されたことを特徴とする。

【００２０】この発明によれば、下部電極または上部電
極の他方は、半導体チップの基板を介してバイアスさ
れ、基板電位が供給される外部端子と基板を介して接続
される。ここで、基板内部での電流経路は三次元的な広
がりを有するので、基板内部では電流経路が分散され、
電流密度が小さくなる。これにより、バイパスコンデン
サに付随するインダクタンスが小さくなり、これらバイ
パスコンデンサとインダクタンスにより形成されるＬＣ
直列共振回路の共振周波数が高い方に移動する。従っ
て、共振を起こさない周波数領域が高域側に拡大され、
上部電極に接続されるグランド配線上のノイズの周波数
が上昇しても、グランド配線上のノイズが抑制される。

【００２１】また、請求項４に係る発明は、アナログ回
路とディジタル回路とが同一の半導体チップ上に形成さ
れた半導体装置において、電源配線またはグランド配線
のいずれかの配線を伝搬するノイズを吸収するためのバ
イパスコンデンサを半導体チップ上に有し、前記バイパ
スコンデンサの一方の電極は、前記電源配線またはグラ
ンド配線のいずれかの配線に接続され、前記バイパスコ
ンデンサの他方の電極は、電流密度が小さくなるように
形成された複数のプラグを介して前記半導体チップの基
板に接続されて該基板の電位にバイアスされたことを特
徴とする。

【００２２】この発明によれば、バイパスコンデンサの
他方の電極は、半導体チップの基板を介してバイアスさ
れ、基板電位が供給される外部端子と基板を介して接続
される。ここで、基板内部では電流経路が分散されて電
流密度が小さくなる。これにより、バイパスコンデンサ
の他方の電極に付随するインダクタンスが小さくなり、
これらバイパスコンデンサとインダクタンスにより形成
されるＬＣ直列共振回路の共振周波数が高い方に移動す
る。従って、共振を起こさない周波数領域が高域側に拡
大され、アナログ回路またはディジタル回路の動作周波
数が上昇しても、このバイパスコンデンサが接続された
電源配線またはグランド配線のいずれかの配線上のノイ
ズが抑制される。

【００２３】また、請求項５に係る発明は、前記バイパ
スコンデンサは、前記半導体チップの基板上に絶縁層を
介して形成された第１の配線層からなる下部電極と、前
記下部電極上に形成された誘電体膜と、前記誘電体膜を
挟んで前記下部電極と対向するように形成された第２の
配線層からなる上部電極とを含み、前記下部電極または
前記上部電極の一方は前記電源配線を形成し、その他方
は前記半導体チップの基板に接続されたことを特徴とす
る。

【００２４】この発明によれば、下部電極または上部電
極の他方は、基板電位が供給される外部端子と基板を介
して接続される。これにより、バイパスコンデンサに付
随するインダクタンスが小さくなり、これらバイパスコ
ンデンサとインダクタンスにより形成されるＬＣ直列共
振回路の共振周波数が高い方に移動する。従って、電源
配線上のノイズの周波数が上昇しても、このノイズの発
生が抑制され、アナログ回路部とディジタル回路部との
間のノイズの伝搬が抑制される。

【００２５】また、請求項６に係る発明は、前記バイパ
スコンデンサは、前記半導体チップの基板上に絶縁層を
介して形成された第１の配線層からなる下部電極と、前
記下部電極上に形成された誘電体膜と、前記誘電体膜を
挟んで前記下部電極と対向するように形成された第２の
配線層からなる上部電極とを含み、前記下部電極または
前記上部電極の一方は前記グランド配線を形成し、その
他方は前記半導体チップの基板に接続されたことを特徴
とする。

【００２６】この発明によれば、下部電極または上部電
極の他方は、基板電位が供給される外部端子と基板を介
して接続される。これにより、バイパスコンデンサに付
随するインダクタンスが小さくなり、これらバイパスコ
ンデンサとインダクタンスにより形成されるＬＣ直列共
振回路の共振周波数が高い方に移動する。従って、グラ
ンド配線上のノイズの周波数が上昇しても、このノイズ
の発生が抑制され、アナログ回路部とディジタル回路部
との間のノイズの伝搬が抑制される。

【００２７】また、この発明に関連する他の発明は、ア
ナログ回路とディジタル回路とが同一の半導体チップ上
に形成された半導体装置において、前記ディジタル回路
の電源配線とグランド配線との間にノイズを吸収するた
めのバイパスコンデンサを設けたことを特徴とする。

【００２８】この関連発明によれば、ディジタル回路部
の電源配線またはグランド配線の電位が安定化され、デ
ィジタル回路部が発生するノイズが抑制される。したが
って、ディジタル回路部の動作周波数が上昇しても、デ
ィジタル回路部からアナログ回路部に伝搬するノイズが
抑制され、アナログ回路部の動作が安定化される。

【００２９】また、請求項７に係る発明は、前記半導体
チップの基板は、その裏面から所定の電位にバイアスさ
れたことを特徴とする。この発明によれば、半導体チッ
プの基板の裏面が所定の電位にバイアスされるので、バ
イパスコンデンサとの電流経路は基板の厚さ方向に形成
される。したがって、半導体基板全体にわたって基板電
位が安定化されると共に電流経路が短くなり、バイパス
コンデンサの電極の電位が安定化される。したがって、
バイパスコンデンサによりノイズを有効に吸収すること
が可能となる。

【００３０】

【発明の実施の形態】最初に、この発明の原理を説明す
る。この発明は、電源配線やグランド配線上のノイズを
吸収するためのバイパスコンデンサとその電極に付随す
る残留インダクタンスとから形成されるＬＣ直列共振回
路の共振周波数を移動させることにより、共振現象を招
くことなく、高周波領域でのノイズを有効に抑制するも
のである。

【００３１】ここで、図１１に示すように、ＬＣ直列共
振回路の共振周波数ｆ０は、電源やグランドの配線長Ｌ
（残留インダクタンスに対応）の増加に伴って低下す
る。また、図１２に示すように、この共振周波数ｆ０
は、バイパスコンデンサの容量Ｃの増加によっても低下
する。ノイズ吸収の観点からすれば、バイパスコンデン
サの容量Ｃは大きい方が好ましく、また、共振周波数の
観点からすれば、容量Ｃおよび配線長Ｌは小さい方が好
ましい。したがって、ノイズ吸収および共振周波数の双
方の観点からの要求を満足するためには、配線長Ｌを短
くして残留インダクタンスを小さくすればよい。

【００３２】この発明は、この点に着目するものであっ
て、ノイズ吸収用のバイパスコンデンサの電極を基板に
接続し、基板を介してバイパスコンデンサの電極をバイ
アスすることにより、バイパスコンデンサの電極に付随
するインダクタンス（残留インダクタンス）を低減さ
せ、これにより共振周波数を高域側に移動させて、高周
波領域での電源またはグランド配線上のノイズを有効に
抑制するものである。

【００３３】以下、図面を参照して、この発明の実施の
形態を詳細に説明する。なお、各図において、共通する
要素には同一符号を付し、その説明を適宜省略する。

【００３４】実施の形態１．図１に、この実施の形態１
にかかる半導体装置を構成する半導体チップ１０の概略
を示す。この半導体チップ１０は、ｐ型の半導体基板２
０上にアナログ回路部３０とディジタル回路部４０とが
形成されたデジアナ混載型のＬＳＩである。アナログ回
路部３０とディジタル回路部４０との間は電源グランド
配線が分離されていて別々に設けられている。

【００３５】すなわち、アナログ回路部３０に対して
は、電源配線ＶＤＤ３０およびグランド配線ＧＮＤ３０
が設けられ、またディジタル回路部４０に対しては、電
源配線ＶＤＤ４０およびグランド配線ＧＮＤ４０が設け
られている。アナログ回路部３０の電源電圧ＶＤＤ３０
は例えば３．０Ｖ〜５．０Ｖに設定され、ディジタル回
路部４０の電源電圧ＶＤＤ４０は例えば１．８Ｖ〜２．
５Ｖに設定される。

【００３６】また、アナログ回路部３０とディジタル回
路部４０との間には、グランド電位に固定されたＰ型拡
散層からなるガードリング５０が形成され、基板表面近
傍の電位をグランド電位に固定している。これにより、
半導体基板２０を介してディジタル回路部４０からアナ
ログ回路部３０に伝搬するノイズを抑制する。

【００３７】図２（ａ）に、ディジタル回路部４０と、
電源配線ＶＤＤ４０と、グランド配線ＧＮＤ４０の配置
例を示す。同図に示すように、電源配線ＶＤＤ４０とグ
ランド配線ＧＮＤ４０は平行するように形成され、これ
らの配線の間にはディジタル回路部４０が形成される。
このディジタル回路部４０は、電源配線ＶＤＤ４０およ
びグランド配線ＧＮＤ４０を介してそれぞれ電源電位お
よびグランド電位が供給され、信号配線４０ａを介して
入力された信号に基づき動作し、その出力信号を配線４
０ｂに現すものとなっている。

【００３８】また、電源配線ＶＤＤ４０の領域には、こ
の実施の形態１にかかる半導体装置の特徴部をなす電源
ノイズ吸収用のバイパスコンデンサ６０が形成される。
図２（ｂ）に、このバイパスコンデンサ６０、電源配線
ＶＤＤ４０、グランド配線ＧＮＤ４０、および半導体基
板２０の間の電気的な接続関係を示す。同図に示すよう
に、バイパスコンデンサ６０は、電源配線ＶＤＤ４０と
半導体基板２０との間に接続される。

【００３９】ここで、この実施形態１では、半導体基板
２０は、その裏面からグランド電位（所定の電位）にバ
イアスされている。また、ディジタル回路部４０のグラ
ンド配線ＧＮＤ４０にも半導体基板２０と同様にグラン
ド電位が供給されるが、後述するように、この実施の形
態１では、グランド配線ＧＮＤ４０はバイパスコンデン
サ６０と配線層を介して直接的には接続されていない。

【００４０】図３に、このバイパスコンデンサ６０の基
本構造を示す。ｐ型の半導体基板２０の主面には、Ｐ型
拡散層２１が形成された後、絶縁層２４、第１配線層２
６、誘電体膜２７、第２配線層２８が順次積層されて形
成される。第１配線層２６はバイパスコンデンサ６０の
下部電極を構成し、第２配線層２８は、その上部電極を
構成する。また、この第２配線層２８（上部電極）は電
源配線ＶＤＤ４０をも構成する。すなわち、電源配線Ｖ
ＤＤ４０はバイパスコンデンサ６０の上部電極を兼ねて
いる。

【００４１】下部電極（第１配線層２６）と半導体基板
２０との間は、プラグ２５およびＰ型拡散層２１を介し
て電気的に接続される。プラグ２５は、その数を多く
し、しかも密に形成するのが好ましい。これにより、後
述するように各プラグの電流密度が小さくなり、プラグ
部分での残留インダクタンスを見かけ上小さくすること
ができる。

【００４２】このように、バイパスコンデンサ６０は、
第１配線層２６と第２配線層２８との間に形成される層
間容量を利用するものであって、その上部電極は電源配
線ＶＤＤ４０に接続され、その下部電極は半導体基板２
０に接続されている。なお、第１配線層２６および第２
配線層２８は、例えばアルミニウム、銅、タングステ
ン、金などの金属、或いはポリシリコンを素材として形
成される。また、誘電体膜２７は、例えば窒化膜やプラ
ズマ酸化膜を素材として形成される。

【００４３】ここで、図２に示すディジタル回路部４０
としてＣＭＯＳインバータを構成する場合を例とし、図
４に具体的なレイアウト例を示す。同図に示す例では、
Ｎウェル（ＮＷ）内に、ｐ型トランジスタのソース・ド
レイン領域となるＰ型拡散層２１と、Ｎウェルを電源電
位にバイアスするためのＮ型拡散層２２とが形成され
る。また、Ｐウェル（ＰＷ）内には、ｎ型トランジスタ
のソース・ドレイン領域となるＮ型拡散層２２と、Ｐウ
ェルをグランド電位にバイアスするためのＰ型拡散層２
１とが形成される。

【００４４】トランジスタのゲートとなる例えばポリシ
リコンからなる配線層２３は、ｐ型トランジスタのソー
ス・ドレイン領域となるＰ型拡散層２１と、ｎ型トラン
ジスタのソース・ドレイン領域となるＮ型拡散層２２と
を横切るように形成される。電源配線ＶＤＤ４０を形成
する第２配線層２８は、ｐ型トランジスタのソースとな
るＰ型拡散層２１に接続され、グランド配線ＧＮＤ４０
を形成する第１配線層２６は、ｎ型トランジスタのソー
スとなるＮ型拡散層２２に接続される。ｐ型トランジス
タのドレインとなるＰ型拡散層２１と、ｎ型トランジス
タのドレインとなるＮ型拡散層２２は、出力信号用の配
線を形成する第１配線層２６に共通に接続される。

【００４５】また、電源配線ＶＤＤ４０をなす第２配線
層の領域には、この下層側にバイパスコンデンサ６０の
下部電極を形成する第１配線層２６が形成され、プラグ
２５、Ｐ型拡散層２１を介して半導体基板２０に電気的
に接続されている。以上のように、ＣＭＯＳインバータ
（ディジタル回路部４０）とバイパスコンデンサ６０と
が形成されている。

【００４６】図５に、図４のＡ−Ａ断面図を示す。同図
に示すように、電源配線ＶＤＤ４０をなす第２配線層２
８の下層側に誘電体膜２７を挟んで第１配線層２６が形
成される。そして、この第１配線層２６はプラグ２５お
よびＰ型拡散層２１を介して半導体基板２０に接続され
る。すなわち、前述の図３に示すバイパスコンデンサ６
０が、電源配線ＶＤＤ４０と半導体基板２０との間に形
成される。

【００４７】ここで、バイパスコンデンサ６０の下部電
極（第１配線層２６）は半導体基板２０に接続される
が、この下部電極は、同じ第１の配線層２６から形成さ
れるグランド配線ＧＮＤ４０と分断されており、第１配
線層２６を介して直接的には接続されていない。ただ
し、これら下部電極とグランド配線は半導体基板２０を
介して間接的に接続される。

【００４８】また、図示しないが、この実施の形態１で
は、半導体チップ１０（すなわち半導体基板２０）が固
定されるパッケージのフレーム（図示なし）をグランド
端子に接続し、前述のように、半導体基板２０は、その
裏面からグランド電位にバイアスされるものとなってい
る。

【００４９】以下、この実施の形態１にかかる半導体装
置の動作について、バイパスコンデンサ６０に着目して
説明する。この実施の形態にかかる半導体装置の電源端
子とグランド端子（図示なし）に、それぞれ電源電位と
グランド電位を印加すると、図５に示す電源配線ＶＤＤ
４０（第２配線層２８）に電源電位が供給され、グラン
ド配線ＧＮＤ４０（第１配線層２６）にグランド電位が
供給される。また、半導体基板２０はその裏面からグラ
ンド電位にバイアスされているので、バイパスコンデン
サ６０の下部電極（第１配線層２６）は、プラグ２５、
Ｐ型拡散層２１、および半導体基板２０を介してグラン
ド電位にバイアスされる。

【００５０】図２（ｂ）に示すディジタル回路部４０が
動作すると、その動作周波数に応じて電源配線ＶＤＤ４
０にスイッチングノイズが現れ、電源電位が揺らぐ。デ
ィジタル回路部４０の動作周波数が上昇すると、電源配
線ＶＤＤ４０上のノイズの周波数も上昇し、バイパスコ
ンデンサ６０と直列接続される残留インダクタンスが顕
在化する。具体的には、図５に示す電源配線ＶＤＤ４０
をなす第２配線層２８の残留インダクタンスと、プラグ
２５および半導体基板２０の残留インダクタンスが顕在
化する。この結果、バイパスコンデンサ６０と残留イン
ダクタンスとによりＬＣ直列共振回路が形成される。

【００５１】ここで、バイパスコンデンサ６０の下部電
極（第１配線層２６）は、複数のプラグ２５を介して半
導体基板２０に接続されている。このため、半導体基板
２０とバイパスコンデンサ６０との間の電流は複数のプ
ラグ２５に分散され、従って各プラグ２５の電流密度が
小さく抑えられる。しかもプラグ２５の長さは極めて短
い。このため、プラグ２５での残留インダクタンスは極
めて小さくなる。

【００５２】また、半導体基板２０は、その裏面からグ
ランド電位にバイアスされているため、バイパスコンデ
ンサ６０を充放電するための電流経路は、半導体基板２
０の厚さ方向に形成される。このため、電流は半導体基
板２０の内部で分散され、この半導体基板２０自体の残
留インダクタンスが小さくなる。これにより、バイパス
コンデンサ６０の下部電極に付随する残留インダクタン
スは小さなものとなる。

【００５３】したがって、バイパスコンデンサ６０に対
して直列接続される残留インダクタンスは、電源配線Ｖ
ＤＤ４０（第２配線層２８）の残留インダクタンスのみ
に抑えられる。この結果、図６に示すように、電源配線
とグランド配線との間にバイパスコンデンサが設けられ
た従来装置の特性（破線）と比較して、この実施の形態
にかかる特性（実線）は、バイパスコンデンサ６０と残
留インダクタンスとにより形成されるＬＣ直列共振回路
の共振周波数が高い方に移動したものとなる。よって、
共振現象を伴わない周波数領域が高域側に拡大され、電
源配線上のノイズが高周波領域においても有効に抑制さ
れる。なお、図６において、点線が示す特性は、残留イ
ンダクタンスが存在しない場合を示す。

【００５４】この実施の形態１によれば、ディジタル回
路部４０のグランド配線ＧＮＤ４０が配線層を介してバ
イパスコンデンサ６０とは直接的に接続されていないの
で、電源配線ＶＤＤ４０上のノイズがバイパスコンデン
サ６０を介してグランド配線ＧＮＤ４０上に直接的に現
れることがない。従ってグランド配線ＧＮＤ４０の電位
をも安定化させることができる。

【００５５】なお、この実施の形態１では、半導体基板
２０と電源配線ＶＤＤ４０との間にバイパスコンデンサ
６０を設けるものとしたが、図７に示すように、半導体
基板２０とグランド配線ＧＮＤ４０との間にバイパスコ
ンデンサ６０Ａを設けるものとしてもよい。これによ
り、グランド配線ＧＮＤ４０上のノイズがバイパスコン
デンサを介して電源配線ＶＤＤ４０に伝達することな
く、グランド配線上のノイズを抑制することができる。

【００５６】また、このバイパスコンデンサ６０Ａは、
例えば電源配線ＶＤＤ４０とグランド配線ＧＮＤ４０の
配線層を入れ替えることにより、前述のバイパスコンデ
ンサ６０と同様に形成することができる。また、この場
合、バイパスコンデンサ６０の電極の配線層を入れ替え
るものとしてもよい。

【００５７】また、この実施の形態１では、バイパスコ
ンデンサ６０が半導体基板２０に接続されるため、半導
体基板２０の電位がノイズにより揺らぐ場合がある。こ
の電位の揺らぎが周辺の回路の動作に影響を及ぼすよう
であれば、この回路近傍の基板の電位をグランド配線Ｇ
ＮＤ４０の電位に固定するようにしてもよい。

【００５８】実施の形態２．以下、実施の形態２につい
て、図８および図９を参照して説明する。この実施の形
態２において、半導体基板２００はｎ型基板であり、こ
の半導体基板２００はその裏面から電源電位（所定の電
位）にバイアスされている。なお、この実施の形態２で
は、前述の第１配線層２６は、電源配線および信号配線
として使用され、第２配線層２８はグランド配線として
使用される。

【００５９】図８に、この実施の形態２にかかるノイズ
吸収用のバイパスコンデンサ６００の接続形態を示す。
同図に示すように、バイパスコンデンサ６００は、グラ
ンド配線ＧＮＤ４０と電源電圧にバイアスされた半導体
基板２００との間に接続される。電源配線ＶＤＤ４０と
バイパスコンデンサ６００との間は、配線層を介して直
接的には接続されていない。

【００６０】図９に、バイパスコンデンサ６００周辺の
断面構造の一例を示す。同図に示すように、グランド配
線ＧＮＤ４０をなす第２配線層２８の下層側に、誘電体
膜２７を挟んで下部電極をなす第１配線層２６が形成さ
れる。この第１配線層２６はプラグ２５およびＮ型拡散
層２２を介して半導体基板２００に接続される。

【００６１】すなわち、グランド配線ＧＮＤ４０をなす
第２配線層２８を上部電極とし、誘電体膜２７を挟んで
上部電極に対向する第１配線層２６を下部電極とするバ
イパスコンデンサ６００が形成される。すなわち、この
バイパスコンデンサ６００は、図８に示すように、グラ
ンド配線ＧＮＤ４０と半導体基板２００との間に接続さ
れるように形成される。

【００６２】以下、この実施の形態２にかかる半導体装
置の動作について、バイパスコンデンサ６００に着目し
て説明する。この実施の形態２では、半導体基板２００
は電源電位にバイアスされるので、バイパスコンデンサ
６００の下部電極（第１配線層２６）は、プラグ２５、
Ｎ型拡散層２２、および半導体基板２００を介して電源
電位にバイアスされる。

【００６３】したがって、前述の実施の形態１と同様
に、バイパスコンデンサ６００の下部電極の残留インダ
クタンスが低減され、この残留インダクタンスとバイパ
スコンデンサ６００とにより形成されるＬＣ直列共振回
路の共振周波数が高い方に移動する。よって、共振現象
を伴わない周波数領域が高域側に拡大され、グランド配
線上のノイズが抑制される。

【００６４】この実施の形態２によれば、電源配線ＶＤ
Ｄ４０はバイパスコンデンサ６００と配線層を介して直
接的には接続されていないので、グランド配線ＧＮＤ４
０上のノイズが電源配線ＶＤＤ４０上に直接的に現れる
ことがない。したがって、電源配線ＶＤＤ４０の電位を
も安定化させることができる。

【００６５】なお、この実施の形態２では、半導体基板
２００とグランド配線ＧＮＤ４０との間にバイパスコン
デンサ６００を設けるものとしたが、図１０に示すよう
に、半導体基板２００と電源配線ＶＤＤ４０との間にバ
イパスコンデンサ６００Ａを設けるものとしてもよい。
これにより、電源配線ＶＤＤ４０上のノイズがバイパス
コンデンサ６００Ａを介してグランド配線側に伝達する
ことなく、電源配線上のノイズを抑制することができ
る。

【００６６】なお、このバイパスコンデンサ６００Ａ
は、例えば電源配線ＶＤＤ４０とグランド配線ＧＮＤ４
０の配線層を入れ替えることにより、前述のバイパスコ
ンデンサ６００と同様に形成することができる。また、
バイパスコンデンサ６００の電極の配線層を入れ替える
ものとしてもよい。

【００６７】また、この実施の形態２では、バイパスコ
ンデンサ６００を介してノイズが半導体基板２００に伝
達するため、半導体基板２００の電位がノイズにより揺
らぐ場合がある。この電位の揺らぎが周辺の回路の動作
に影響を及ぼすようであれば、この回路近傍の基板の電
位を電源配線ＶＤＤ４０の電位に固定するようにしても
よい。

【００６８】以上、実施の形態を説明したが、この発明
は、この実施の形態に限られるものではなく、発明の要
旨を逸脱しない範囲の設計変更等があっても本発明に含
まれる。例えば、上述の各実施の形態では、半導体基板
の裏面側からこの基板をバイアスするものとしたが、半
導体基板と同電位のグランド配線または電源配線を半導
体基板に接続して、半導体基板の表面側からこの基板を
バイアスすることも可能である。

【００６９】この場合、半導体基板をバイアスするため
の電位が印加されるチップ上のパッド電極を、グランド
用パッド電極（または電源用パッド電極）とは別に設
け、これらの間のノイズの干渉を回避するようにしても
よい。また、裏面側からのバイアスと表面側からのバイ
アスを併用してもよい。

【００７０】また、半導体基板とグランド配線（または
電源配線）とを接続した場合、グランド配線（または電
源配線）の残留インダクタンスがバイパスコンデンサの
電極に付随することとなるが、バイパスコンデンサの充
放電電流は、半導体基板とグランド配線（または電源配
線）とに分散されるので、バイパスコンデンサの残留イ
ンダクタンスが低減され、共振周波数を高域側に移動さ
せることができる。

【００７１】また、上述の各実施の形態では、基板電位
と同電位となるグランド配線または電源配線と、バイパ
スコンデンサの電極とを配線層を介して直接的に接続し
ないものとしたが、配線層により接続してもよい。この
場合、配線層の寄生抵抗が適切に介在することにより、
バイパスコンデンサの充放電電流が、半導体基板と、グ
ランド配線または電源配線とに分散され、バイパスコン
デンサの残留インダクタンスが低減される。

【００７２】また、上述の各実施の形態では、ディジタ
ル回路部にノイズ吸収用のバイパスコンデンサを設ける
ものとしたが、アナログ回路部に設けてもよく、さらに
は双方の回路部に設けてもよい。また、アナログ回路部
とディジタル回路部との間に、基板電位を安定化させる
ためのガードリングを設けるものとしたが、必ずしもこ
れを設ける必要はなく、必要に応じて適宜設ければよ
い。

【００７３】さらに、上述の各実施の形態では、高周波
領域で残留インダクタンスが顕在化する半導体装置（デ
ジアナ混載ＬＳＩ）を例として説明したが、この発明
は、高周波領域で動作する半導体装置に限ることなく、
グランド配線や電源配線の残留インダクタンスが顕在化
する周波数領域で動作するいかなる種類の半導体装置に
ついても適用可能である。また、残留インダクタンスが
顕在化しない領域で動作する半導体装置にこの発明を適
用しても、グランド配線や電源配線上のノイズを有効に
抑制する効果を得ることができる。

【００７４】さらにまた、上述の各実施の形態では、図
５または図９に示すように、誘電体膜２７を全面にわた
って形成するものとしたが、下部電極（第１配線層２
６）と上部電極（第２配線層２８）との層間にのみ誘電
体膜２７を選択的に形成するものとしてもよい。

【００７５】また、図５および図９に示す構造におい
て、バイパスコンデンサの容量を大きくするためには、
誘電体膜２７の膜厚を薄くすればよい。この場合、誘電
体膜２７により図示しない信号配線と電源配線またはグ
ランド配線との間を絶縁するものとすれば、信号配線に
寄生する容量も増え、信号の伝搬速度に影響を与えるお
それがある。

【００７６】そこで、この場合、例えば３層配線構造を
採用し、第２配線層により上部電極を形成した後に、通
常の層間絶縁膜（例えば膜厚５００ｎｍ）を全面に形成
し、この層間絶縁膜上に第３配線層を形成する。そし
て、第１および第３配線層を用いて、信号配線、電源配
線、およびグランド配線を形成する。これにより、バイ
パスコンデンサ以外の領域では、配線層の層間に通常の
層間絶縁膜が存在するので、信号配線に寄生する容量を
抑制でき、信号の伝搬速度に影響を与える影響を回避す
ることができる。

【００７７】

【発明の効果】以上説明したように、この発明によれば
以下の効果を得ることができる。すなわち、請求項１に
かかる発明によれば、バイパスコンデンサの一方の電極
を電源配線またはグランド配線のいずれかの配線に接続
し、他方の電極を半導体チップの基板に接続して該基板
の電位にバイアスしたので、バイパスコンデンサに付随
する残留インダクタンスが小さくなり、バイパスコンデ
ンサとインダクタンスにより形成されるＬＣ直列共振回
路の共振周波数が高い方に移動する。従って、共振を起
こさない周波数領域が高域側に拡大されるので、高周波
領域において電源配線またはグランド配線を伝搬するノ
イズが有効に抑制され、安定的な動作を実現することが
できる。

【００７８】また、請求項２にかかる発明によれば、ノ
イズを吸収するためのバイパスコンデンサの上部電極ま
たは下部電極の一方を電源配線に接続し、他方を半導体
チップの基板に接続して該基板の電位にバイアスしたの
で、電源配線上のノイズの周波数が上昇しても、このノ
イズの発生が抑制される。

【００７９】また、請求項３にかかる発明によれば、ノ
イズを吸収するためのバイパスコンデンサの上部電極ま
たは下部電極の一方をグランド配線に接続し、他方を半
導体チップの基板に接続して該基板の電位にバイアスし
たので、グランド配線上のノイズの周波数が上昇して
も、このノイズの発生が抑制される。

【００８０】また、請求項４にかかる発明によれば、ア
ナログ回路とディジタル回路とが同一の半導体チップ上
に形成された半導体装置において、バイパスコンデンサ
の一方の電極を電源配線またはグランド配線のいずれか
の配線に接続し、他方の電極を半導体チップの基板に接
続して該基板の電位にバイアスしたので、バイパスコン
デンサに付随する残留インダクタンスが小さくなる結
果、バイパスコンデンサとインダクタンスにより形成さ
れるＬＣ直列共振回路の共振周波数が高い方に移動す
る。従って、共振を起こさない周波数領域が高域側に拡
大され、高周波領域でのノイズを有効に抑制し、アナロ
グ回路とディジタル回路とが安定的に動作することがで
きる。

【００８１】また、請求項５にかかる発明によれば、ア
ナログ回路とディジタル回路とが同一の半導体チップ上
に形成された半導体装置において、ノイズを吸収するた
めのバイパスコンデンサの上部電極または下部電極の一
方を電源配線に接続し、他方を半導体チップの基板に接
続して該基板の電位にバイアスしたので、電源配線上の
ノイズの周波数が上昇しても、このノイズの発生が抑制
され、アナログ回路部とディジタル回路部との間のノイ
ズの伝搬が抑制される。

【００８２】また、請求項６にかかる発明によれば、ア
ナログ回路とディジタル回路とが同一の半導体チップ上
に形成された半導体装置において、ノイズを吸収するた
めのバイパスコンデンサの上部電極または下部電極の一
方をグランド配線に接続し、他方を半導体チップの基板
に接続して該基板の電位にバイアスしたので、グランド
配線上のノイズの周波数が上昇しても、このノイズの発
生が抑制され、アナログ回路部とディジタル回路部との
間のノイズの伝搬が抑制される。

【００８３】

【００８４】また、請求項７にかかる発明によれば、半
導体チップの基板を、その裏面から所定の電位にバイア
スしたので、基板全体にわたって基板電位が安定化され
ると共にバイパスコンデンサを充放電するためのの電流
経路が短くなり、バイパスコンデンサの電極の電位が安
定化される。したがって、ノイズを有効に吸収し、抑制
することができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１にかかる半導体チッ
プの概略構成を説明するための図である。

【図２】 この発明の実施の形態１にかかるディジタル
回路部とその周辺部との関係を説明するための図であ
る。

【図３】 この発明の実施の形態１にかかるバイパスコ
ンデンサの基本構造を説明するための断面図である。

【図４】 この発明の実施の形態１にかかるディジタル
回路部およびその周辺のパターンレイアウトの一例を説
明するための図である。

【図５】 この発明の実施の形態１にかかるディジタル
回路部およびバイパスコンデンサの断面図である。

【図６】 この発明の実施の形態１にかかるバイパスコ
ンデンサの作用を説明するための特性図（挿入損失−周
波数特性）である。

【図７】 この発明の実施の形態１に関連するバイパス
コンデンサの他の接続関係を説明するための図である。

【図８】 この発明の実施の形態２にかかるバイパスコ
ンデンサの接続形態を説明するための図である。

【図９】 この発明の実施の形態２にかかるディジタル
回路部およびバイパスコンデンサの断面図である。

【図１０】 この発明の実施の形態２に関連するバイパ
スコンデンサの他の接続形態を説明するための図であ
る。

【図１１】 この発明の原理を説明するための特性図
（共振周波数−配線長特性）である。

【図１２】 この発明の原理を説明するための特性図
（共振周波数−容量特性）である。

【図１３】 アナログ部とディジタル部とが混載された
ＬＳＩの構成例を示す図である。

【図１４】 従来技術にかかる電源ノイズ吸収用のバイ
パスコンデンサの接続形態を説明するための図である。

【図１５】 従来技術にかかる電源ノイズ吸収用のバイ
パスコンデンサの断面図である。

【図１６】 従来技術にかかるバイパスコンデンサの作
用を説明するための特性図（挿入損失−周波数特性）で
ある。

【符号の説明】

１０…半導体チップ、２０，２００…半導体基板、２１
…Ｐ型拡散層、２２…Ｎ型拡散層、２３…ゲート、２４
…絶縁層、２５…プラグ、２６…第１配線層、２７…誘
電体膜、２８…第２配線層、３０…アナログ回路部、４
０…ディジタル回路部、５０…ガードリング、６０，６
０Ａ，６００，６００Ａ…バイパスコンデンサ、ＶＤＤ
４０…電源配線、ＧＮＤ４０…グランド配線、ＮＷ…Ｎ
ウェル、ＰＷ…Ｐウェル。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/04 H01L 21/822

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 電源配線またはグランド配線のいずれか
   の配線を伝搬するノイズを吸収するためのバイパスコン
   デンサを半導体チップ上に有し、 前記バイパスコンデンサの一方の電極は、前記電源配線
   またはグランド配線のいずれかの配線に接続され、 前記バイパスコンデンサの他方の電極は、電流密度が小
   さくなるように形成された複数のプラグを介して前記半
   導体チップの基板に接続されて該基板の電位にバイアス
   されたことを特徴とする半導体装置。
2. 【請求項２】 電源配線を伝搬するノイズを吸収するた
   めのバイパスコンデンサを半導体チップ上に有し、 前記バイパスコンデンサは、 前記半導体チップの基板上に絶縁層を介して形成された
   第１の配線層からなる下部電極と、 前記下部電極上に形成された誘電体膜と、 前記誘電体膜を挟んで前記下部電極と対向するように形
   成された第２の配線層からなる上部電極とを含み、 前記下部電極または前記上部電極の一方は前記電源配線
   を形成し、その他方は前記半導体チップの基板に接続さ
   れて該基板の電位にバイアスされたことを特徴とする半
   導体装置。
3. 【請求項３】 グランド配線を伝搬するノイズを吸収す
   るためのバイパスコンデンサを半導体チップ上に有し、 前記バイパスコンデンサは、 前記半導体チップの基板上に絶縁層を介して形成された
   第１の配線層からなる下部電極と、 前記下部電極上に形成された誘電体膜と、 前記誘電体膜を挟んで前記下部電極と対向するように形
   成された第２の配線層からなる上部電極とを含み、 前記下部電極または前記上部電極の一方は前記グランド
   配線を形成し、その他方は前記半導体チップの基板に接
   続されて該基板の電位にバイアスされたことを特徴とす
   る半導体装置。
4. 【請求項４】 アナログ回路とディジタル回路とが同一
   の半導体チップ上に形成された半導体装置において、 電源配線またはグランド配線のいずれかの配線を伝搬す
   るノイズを吸収するためのバイパスコンデンサを半導体
   チップ上に有し、 前記バイパスコンデンサの一方の電極は、前記電源配線
   またはグランド配線のいずれかの配線に接続され、 前記バイパスコンデンサの他方の電極は、電流密度が小
   さくなるように形成された複数のプラグを介して前記半
   導体チップの基板に接続されて該基板の電位にバイアス
   されたことを特徴とする半導体装置。
5. 【請求項５】 前記バイパスコンデンサは、 前記半導体チップの基板上に絶縁層を介して形成された
   第１の配線層からなる下部電極と、 前記下部電極上に形成された誘電体膜と、 前記誘電体膜を挟んで前記下部電極と対向するように形
   成された第２の配線層からなる上部電極とを含み、 前記下部電極または前記上部電極の一方は前記電源配線
   を形成し、その他方は前記半導体チップの基板に接続さ
   れたことを特徴とする請求項４に記載された半導体装
   置。
6. 【請求項６】 前記バイパスコンデンサは、 前記半導体チップの基板上に絶縁層を介して形成された
   第１の配線層からなる下部電極と、 前記下部電極上に形成された誘電体膜と、 前記誘電体膜を挟んで前記下部電極と対向するように形
   成された第２の配線層からなる上部電極とを含み、 前記下部電極または前記上部電極の一方は前記グランド
   配線を形成し、その他方は前記半導体チップの基板に接
   続されたことを特徴とする請求項４に記載された半導体
   装置。
7. 【請求項７】 前記半導体チップの基板は、その裏面か
   ら所定の電位にバイアスされたことを特徴とする請求項
   １ないし６のいずれかに記載された半導体装置。