JPH05152291A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH05152291A JPH05152291A JP3316977A JP31697791A JPH05152291A JP H05152291 A JPH05152291 A JP H05152291A JP 3316977 A JP3316977 A JP 3316977A JP 31697791 A JP31697791 A JP 31697791A JP H05152291 A JPH05152291 A JP H05152291A
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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Abstract
(57)【要約】
【目的】 高速動作するデジタル回路を含む半導体集積
回路装置からの高周波輻射ノイズを防止する。 【構成】 半導体集積回路装置５００の所定の回路部分
５０１、５０２および信号線５１０、５１１、５１２、
５１４および５５２を覆うように多層配線構造の最上層
において導電性の層５０６、５０７および５０８を設け
るとともに、この最上層導電層５０６、５０７および５
０８を固定電位に接続する。 【効果】 この最上層導電層を高周波輻射ノイズ発生源
となる領域上のみに形成することにより、この高周波輻
射ノイズ発生源からの輻射ノイズを効果的に吸収するこ
とができるとともに、この最上層の残りの領域を他の配
線層に利用することができる。
回路装置からの高周波輻射ノイズを防止する。 【構成】 半導体集積回路装置５００の所定の回路部分
５０１、５０２および信号線５１０、５１１、５１２、
５１４および５５２を覆うように多層配線構造の最上層
において導電性の層５０６、５０７および５０８を設け
るとともに、この最上層導電層５０６、５０７および５
０８を固定電位に接続する。 【効果】 この最上層導電層を高周波輻射ノイズ発生源
となる領域上のみに形成することにより、この高周波輻
射ノイズ発生源からの輻射ノイズを効果的に吸収するこ
とができるとともに、この最上層の残りの領域を他の配
線層に利用することができる。
Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路装置に
関し、特に、高速で動作するデジタル回路を内蔵する半
導体集積回路装置における高周波輻射ノイズを抑制する
ための構成に関する。
関し、特に、高速で動作するデジタル回路を内蔵する半
導体集積回路装置における高周波輻射ノイズを抑制する
ための構成に関する。
【０００２】
【従来の技術】論理演算装置、算術演算装置、記憶装
置、信号変換装置（アナログ−デジタル変換回路等）な
どのあらゆる分野において半導体集積回路装置が用いら
れている。
置、信号変換装置（アナログ−デジタル変換回路等）な
どのあらゆる分野において半導体集積回路装置が用いら
れている。
【０００３】図６は、一般的な半導体集積回路装置の機
能的構成を示すブロック図である。図６において、半導
体集積回路装置１００は、外部からの信号を受けて内部
信号を生成する入力回路１０１と、入力回路１０１から
の内部信号に従って所定の処理を実行する内部回路１０
２と、内部回路１０２からの処理結果を示す内部信号を
受けて外部へ伝達されるべき外部信号を生成する出力回
路１０３を含む。入力回路１０１は、与えられた外部信
号をバッファ処理する入力バッファ回路などを含む。内
部回路１０２は、半導体集積回路装置１００の種類によ
って決定される機能を備える。この内部回路１０２は、
どのような機能を実現するものであってもよく、信号を
デジタル的に処理するデジタル回路を含むものであれば
よい。出力回路１０３は、内部回路１０２からの信号を
バッファ処理して装置外部へ出力する出力バッファ回路
などを含む。
能的構成を示すブロック図である。図６において、半導
体集積回路装置１００は、外部からの信号を受けて内部
信号を生成する入力回路１０１と、入力回路１０１から
の内部信号に従って所定の処理を実行する内部回路１０
２と、内部回路１０２からの処理結果を示す内部信号を
受けて外部へ伝達されるべき外部信号を生成する出力回
路１０３を含む。入力回路１０１は、与えられた外部信
号をバッファ処理する入力バッファ回路などを含む。内
部回路１０２は、半導体集積回路装置１００の種類によ
って決定される機能を備える。この内部回路１０２は、
どのような機能を実現するものであってもよく、信号を
デジタル的に処理するデジタル回路を含むものであれば
よい。出力回路１０３は、内部回路１０２からの信号を
バッファ処理して装置外部へ出力する出力バッファ回路
などを含む。
【０００４】半導体集積回路装置においては１つの回路
が複数の回路を駆動する図７に示すような構成がとられ
ることが多い。図７において、ドライブ回路２０１は、
入力信号ＶＩに従って３つの機能回路２０２ａ，２０２
ｂおよび２０２ｃを駆動する。このようなドライブ回路
２０１の例としては、半導体記憶装置において外部ロウ
アドレスストローブ信号またはチップセレクト信号の外
部クロック信号から内部クロック信号を生成し、アドレ
スバッファ、およびアドレスデコーダ等へこの内部クロ
ック信号を伝達するクロックバッファがある。また、ク
ロック同期型の半導体集積回路装置においてシステムク
ロックから内部クロックを生成し、各回路へ伝達するク
ロックバッファを考えることもできる。
が複数の回路を駆動する図７に示すような構成がとられ
ることが多い。図７において、ドライブ回路２０１は、
入力信号ＶＩに従って３つの機能回路２０２ａ，２０２
ｂおよび２０２ｃを駆動する。このようなドライブ回路
２０１の例としては、半導体記憶装置において外部ロウ
アドレスストローブ信号またはチップセレクト信号の外
部クロック信号から内部クロック信号を生成し、アドレ
スバッファ、およびアドレスデコーダ等へこの内部クロ
ック信号を伝達するクロックバッファがある。また、ク
ロック同期型の半導体集積回路装置においてシステムク
ロックから内部クロックを生成し、各回路へ伝達するク
ロックバッファを考えることもできる。
【０００５】さらに、このようなドライブ回路として
は、このようなクロックバッファではなく、内部回路１
０２内において、内部信号に従って複数の内部機能回路
を駆動する回路を考えることもできる。さらに、ドライ
ブ回路２０１が出力回路１０３に含まれている場合、そ
の出力負荷回路が複数個存在する場合も考えることがで
きる。
は、このようなクロックバッファではなく、内部回路１
０２内において、内部信号に従って複数の内部機能回路
を駆動する回路を考えることもできる。さらに、ドライ
ブ回路２０１が出力回路１０３に含まれている場合、そ
の出力負荷回路が複数個存在する場合も考えることがで
きる。
【０００６】このような図７に示す構成の場合、ドライ
ブ回路２０１は、その出力の、機能回路２０２ａ〜２０
２ｃの有する入力インピーダンスとともにこの信号線２
０４に付随する寄生インピーダンス２０３を高速で駆動
する必要がある。このため、ドライブ回路２０１には大
きな駆動能力（電流供給／放出能力）が要求される。こ
のようなドライブ回路には、一般にインバータバッファ
回路が用いられる。
ブ回路２０１は、その出力の、機能回路２０２ａ〜２０
２ｃの有する入力インピーダンスとともにこの信号線２
０４に付随する寄生インピーダンス２０３を高速で駆動
する必要がある。このため、ドライブ回路２０１には大
きな駆動能力（電流供給／放出能力）が要求される。こ
のようなドライブ回路には、一般にインバータバッファ
回路が用いられる。
【０００７】図８は従来の半導体集積回路装置における
ＣＭＯＳインバータ回路の断面構造を示す図であり、図
９はこの図８に示す回路の平面配置を示す図である。
ＣＭＯＳインバータ回路の断面構造を示す図であり、図
９はこの図８に示す回路の平面配置を示す図である。
【０００８】半導体集積回路（以下、インバータバッフ
ァ回路と称す）は、ｐＭＯＳトランジスタ（ｐチャネル
絶縁ゲート型電界効果トランジスタ）およびｎＭＯＳト
ランジスタ（ｎチャネル絶縁ゲート型電界効果トランジ
スタ）領域を含む。ｐＭＯＳトランジスタ領域は、たと
えばシリコンからなるＰ型半導体基板１ａの表面に形成
されるＮ型ウェル１ｂと、Ｎ型ウェル１ｂの表面に形成
される高不純物濃度のＰ＋型不純物領域２ａおよび２ｂ
と、この不純物領域２ａおよび２ｂ間のチャネル領域上
にゲート絶縁膜１５ａを介して形成されるたとえばポリ
シリコンからなるゲート電極層４ａと、不純物領域２ａ
に接続されるソース電極取出層となるたとえばアルミニ
ウムからなるソース電極配線層５と、不純物領域２ｂに
接続されるたとえばアルミニウムから構成されるドレイ
ン電極配線層６を含む。不純物領域２ａはｐＭＯＳトラ
ンジスタのソース電極を形成し、不純物領域２ｂはｐＭ
ＯＳトランジスタのドレイン電極を形成する。電極配線
層５は動作電源電位ＶＣＣに接続される。
ァ回路と称す）は、ｐＭＯＳトランジスタ（ｐチャネル
絶縁ゲート型電界効果トランジスタ）およびｎＭＯＳト
ランジスタ（ｎチャネル絶縁ゲート型電界効果トランジ
スタ）領域を含む。ｐＭＯＳトランジスタ領域は、たと
えばシリコンからなるＰ型半導体基板１ａの表面に形成
されるＮ型ウェル１ｂと、Ｎ型ウェル１ｂの表面に形成
される高不純物濃度のＰ＋型不純物領域２ａおよび２ｂ
と、この不純物領域２ａおよび２ｂ間のチャネル領域上
にゲート絶縁膜１５ａを介して形成されるたとえばポリ
シリコンからなるゲート電極層４ａと、不純物領域２ａ
に接続されるソース電極取出層となるたとえばアルミニ
ウムからなるソース電極配線層５と、不純物領域２ｂに
接続されるたとえばアルミニウムから構成されるドレイ
ン電極配線層６を含む。不純物領域２ａはｐＭＯＳトラ
ンジスタのソース電極を形成し、不純物領域２ｂはｐＭ
ＯＳトランジスタのドレイン電極を形成する。電極配線
層５は動作電源電位ＶＣＣに接続される。
【０００９】ｎＭＯＳトランジスタは、Ｐ型半導体基板
１ａの表面に形成される高不純物濃度のＮ＋型不純物領
域３ａおよび３ｂと、不純物領域３ａおよび３ｂの間の
チャネル領域上にゲート絶縁膜１５ｂを介して形成され
るたとえばポリシリコンからなるゲート電極層４ｂと、
不純物領域３ａに接続される電極配線層６と、不純物領
域３ｂに接続されるたとえばアルミニウムからなる電極
配線層７を含む。不純物領域３ａはｎＭＯＳトランジス
タのドレイン電極を形成し、不純物領域３ｂはｎＭＯＳ
トランジスタのソース電極を形成する。
１ａの表面に形成される高不純物濃度のＮ＋型不純物領
域３ａおよび３ｂと、不純物領域３ａおよび３ｂの間の
チャネル領域上にゲート絶縁膜１５ｂを介して形成され
るたとえばポリシリコンからなるゲート電極層４ｂと、
不純物領域３ａに接続される電極配線層６と、不純物領
域３ｂに接続されるたとえばアルミニウムからなる電極
配線層７を含む。不純物領域３ａはｎＭＯＳトランジス
タのドレイン電極を形成し、不純物領域３ｂはｎＭＯＳ
トランジスタのソース電極を形成する。
【００１０】電極配線層７は他方電源電位（たとえば接
地電位）ＶＳＳに接続される。電極配線層６は、ｐＭＯ
Ｓトランジスタのドレイン電極を形成する不純物領域２
ｂとｎＭＯＳトランジスタのドレイン電極を形成する不
純物領域３ａとを接続し、出力線を形成する。
地電位）ＶＳＳに接続される。電極配線層６は、ｐＭＯ
Ｓトランジスタのドレイン電極を形成する不純物領域２
ｂとｎＭＯＳトランジスタのドレイン電極を形成する不
純物領域３ａとを接続し、出力線を形成する。
【００１１】電極配線層５、６および７は絶縁膜１６ａ
および１６ｂにより分離される。図９において、ｐＭＯ
Ｓトランジスタのソース電極（不純物領域）２ａはコン
タクト孔１０ａを介してソース電極配線層５に接続さ
れ、ドレイン電極（不純物領域）２ｂはコンタクト孔１
０ｂを介して電極配線層６に接続される。ｎＭＯＳトラ
ンジスタのドレイン電極３ａはコンタクト孔１１ａを介
して電極配線層６に接続され、ドレイン電極（不純物領
域）３ｂはコンタクト孔１１ｂを介して電極配線層７に
接続される。ｐＭＯＳトランジスタのゲート電極層４ａ
とｎＭＯＳトランジスタのゲート電極層４ｂはコンタク
ト孔１３ａおよび１３ｂを介して配線層１２に接続され
る。この配線層１２は入力線を形成する。
および１６ｂにより分離される。図９において、ｐＭＯ
Ｓトランジスタのソース電極（不純物領域）２ａはコン
タクト孔１０ａを介してソース電極配線層５に接続さ
れ、ドレイン電極（不純物領域）２ｂはコンタクト孔１
０ｂを介して電極配線層６に接続される。ｎＭＯＳトラ
ンジスタのドレイン電極３ａはコンタクト孔１１ａを介
して電極配線層６に接続され、ドレイン電極（不純物領
域）３ｂはコンタクト孔１１ｂを介して電極配線層７に
接続される。ｐＭＯＳトランジスタのゲート電極層４ａ
とｎＭＯＳトランジスタのゲート電極層４ｂはコンタク
ト孔１３ａおよび１３ｂを介して配線層１２に接続され
る。この配線層１２は入力線を形成する。
【００１２】図１０は図８および図９に示すインバータ
バッファ回路の電気的等価回路を示す図である。図１０
においてインバータバッファ回路は、そのソースが電源
線２４に接続され、そのドレインが出力線２６に接続さ
れ、そのゲートが入力線２７に接続されるｐチャネルＭ
ＯＳトランジスタ２１と、そのドレインが出力線２６に
接続され、そのソースが接地線２５に接続され、そのゲ
ートが入力線２７に接続されるｎチャネルＭＯＳトラン
ジスタを含む。
バッファ回路の電気的等価回路を示す図である。図１０
においてインバータバッファ回路は、そのソースが電源
線２４に接続され、そのドレインが出力線２６に接続さ
れ、そのゲートが入力線２７に接続されるｐチャネルＭ
ＯＳトランジスタ２１と、そのドレインが出力線２６に
接続され、そのソースが接地線２５に接続され、そのゲ
ートが入力線２７に接続されるｎチャネルＭＯＳトラン
ジスタを含む。
【００１３】この図１０に示すインバータバッファ回路
の構成を図８および図９に示す構造と対応付けると、電
源線２４は、電極配線層５に接続し、出力線２６は電極
配線層６に接続し、接地線２５は電極配線層７に接続
し、入力線２７は電極配線層１２に接続する。
の構成を図８および図９に示す構造と対応付けると、電
源線２４は、電極配線層５に接続し、出力線２６は電極
配線層６に接続し、接地線２５は電極配線層７に接続
し、入力線２７は電極配線層１２に接続する。
【００１４】このようなインバータバッファ回路におい
ては、出力線２６には、次段の回路の入力インピーダン
スおよび出力線２６の浮遊容量などに起因する寄生容量
２３が付随する。
ては、出力線２６には、次段の回路の入力インピーダン
スおよび出力線２６の浮遊容量などに起因する寄生容量
２３が付随する。
【００１５】図１１は図１０に示すインバータバッファ
回路の動作を示す信号波形図である。この図８ないし図
１０に示すインバータバッファ回路は、入力線２７に与
えられる入力信号Ｖｉｎがローレベルのときにはこのｐ
ＭＯＳトランジスタ２１がオン状態、ｎＭＯＳトランジ
スタ２２がオフ状態となる。この場合、出力線２６はｐ
ＭＯＳトランジスタ２１を介して電源電位ＶＣＣまで充
電され、その出力Ｖｏｕｔはハイレベルとなる。
回路の動作を示す信号波形図である。この図８ないし図
１０に示すインバータバッファ回路は、入力線２７に与
えられる入力信号Ｖｉｎがローレベルのときにはこのｐ
ＭＯＳトランジスタ２１がオン状態、ｎＭＯＳトランジ
スタ２２がオフ状態となる。この場合、出力線２６はｐ
ＭＯＳトランジスタ２１を介して電源電位ＶＣＣまで充
電され、その出力Ｖｏｕｔはハイレベルとなる。
【００１６】一方、入力信号Ｖｉｎがハイレベルの場
合、ｐＭＯＳトランジスタ２１がオフ状態、ｎＭＯＳト
ランジスタ２２がオン状態となる。この場合、出力線２
６はｎＭＯＳトランジスタ２２を介して接地電位ＶＳＳ
まで放電される。これにより出力信号Ｖｏｕｔはローレ
ベルとなる。
合、ｐＭＯＳトランジスタ２１がオフ状態、ｎＭＯＳト
ランジスタ２２がオン状態となる。この場合、出力線２
６はｎＭＯＳトランジスタ２２を介して接地電位ＶＳＳ
まで放電される。これにより出力信号Ｖｏｕｔはローレ
ベルとなる。
【００１７】出力線２６の充放電は寄生容量２３の充放
電と等価である。通常、半導体集積回路装置において
は、図８ないし図１０に示すようなインバータバッファ
回路をドライブ回路として用いる。このため、通常この
ようなインバータバッファ回路はこの出力負荷（寄生容
量２３等）を高速で充放電するために大きな駆動能力を
有している。これにより集積回路装置の高速動作が行な
われている。
電と等価である。通常、半導体集積回路装置において
は、図８ないし図１０に示すようなインバータバッファ
回路をドライブ回路として用いる。このため、通常この
ようなインバータバッファ回路はこの出力負荷（寄生容
量２３等）を高速で充放電するために大きな駆動能力を
有している。これにより集積回路装置の高速動作が行な
われている。
【００１８】
【発明が解決しようとする課題】半導体集積回路装置は
その動作速度がますます高速化されてきている。このよ
うな高速動作する半導体集積回路装置においては、イン
バータバッファ回路は高速でその出力線２６（寄生容量
２３）を充放電する。出力線２６の充放電が高速で行な
われると、出力線２６には急激な電流が流れるため、こ
の出力線には高周波電流が生じることになり、高周波輻
射ノイズが発生する。出力線２６がたとえば周波数Ｆで
充放電されている場合、この輻射ノイズはその高調波成
分を含むことになり、より高周波のノイズが発生する。
このようなノイズは、電源線、信号線（出力線２６；特
に出力バッファ回路の場合）または図８において形成さ
れた保護膜９を介して半導体集積回路装置表面より外部
に放射される。特に、ドライブ回路などにおいては、そ
の大きな出力負荷を高速で駆動するため、その駆動力は
十分大きくとられており、このため高速動作する集積回
路装置においては、このようなドライブ回路から大きな
ノイズが発生する。このような高周波輻射ノイズは電磁
波ノイズと呼ばれており、他の電子装置（機器）の誤動
作を引起す原因となる。このような高周波輻射ノイズを
防止する構成は半導体集積回路装置自体には設けられて
いない。
その動作速度がますます高速化されてきている。このよ
うな高速動作する半導体集積回路装置においては、イン
バータバッファ回路は高速でその出力線２６（寄生容量
２３）を充放電する。出力線２６の充放電が高速で行な
われると、出力線２６には急激な電流が流れるため、こ
の出力線には高周波電流が生じることになり、高周波輻
射ノイズが発生する。出力線２６がたとえば周波数Ｆで
充放電されている場合、この輻射ノイズはその高調波成
分を含むことになり、より高周波のノイズが発生する。
このようなノイズは、電源線、信号線（出力線２６；特
に出力バッファ回路の場合）または図８において形成さ
れた保護膜９を介して半導体集積回路装置表面より外部
に放射される。特に、ドライブ回路などにおいては、そ
の大きな出力負荷を高速で駆動するため、その駆動力は
十分大きくとられており、このため高速動作する集積回
路装置においては、このようなドライブ回路から大きな
ノイズが発生する。このような高周波輻射ノイズは電磁
波ノイズと呼ばれており、他の電子装置（機器）の誤動
作を引起す原因となる。このような高周波輻射ノイズを
防止する構成は半導体集積回路装置自体には設けられて
いない。
【００１９】このような高周波輻射ノイズの影響を防止
するために、一般に、図１２に示すように、半導体集積
回路装置１００を収納する筐体内部にアルミニウムなど
の導電性の被膜２００を設け、この導電性被膜を接地す
る構成がとられる。これにより半導体集積回路装置１０
０からの高周波輻射ノイズが外部の他の電子装置（機
器）へ影響を及ぼさないようにされる。ここで図１２に
おていは、半導体集積回路装置１００はボード３００上
に配置されている状態が示される。
するために、一般に、図１２に示すように、半導体集積
回路装置１００を収納する筐体内部にアルミニウムなど
の導電性の被膜２００を設け、この導電性被膜を接地す
る構成がとられる。これにより半導体集積回路装置１０
０からの高周波輻射ノイズが外部の他の電子装置（機
器）へ影響を及ぼさないようにされる。ここで図１２に
おていは、半導体集積回路装置１００はボード３００上
に配置されている状態が示される。
【００２０】しかしながらこのような図１２に示すよう
に筐体内部に接地された導電性被膜を設ける場合、ボー
ド３００におけるごく一部の半導体集積回路装置のみが
ノイズを発生する場合においても筐体内部をすべて導電
性被膜２００で覆うため、不必要にその集積回路装置の
外装を導電性にしなければならず、不経済であるという
問題が生じる。
に筐体内部に接地された導電性被膜を設ける場合、ボー
ド３００におけるごく一部の半導体集積回路装置のみが
ノイズを発生する場合においても筐体内部をすべて導電
性被膜２００で覆うため、不必要にその集積回路装置の
外装を導電性にしなければならず、不経済であるという
問題が生じる。
【００２１】また図１３に示すように、半導体集積回路
装置を収納する筐体３５０には、その内部を冷却するた
め通風口３６０が設けられる。このような通風口３６０
を導電性被膜で完全に覆うと、その内部を冷却すること
ができなくなる。このため通風口３６０における導電性
被膜に対してはその冷却効果を損わずかつ高周波輻射ノ
イズが筐体３５０から外部へ漏れ出さないようにするた
めに複雑な工夫を要している。しかし、完全にその高周
波輻射ノイズが通風口３６０から筐体３５０の外部へ漏
れ出るのを防止するのは困難である。
装置を収納する筐体３５０には、その内部を冷却するた
め通風口３６０が設けられる。このような通風口３６０
を導電性被膜で完全に覆うと、その内部を冷却すること
ができなくなる。このため通風口３６０における導電性
被膜に対してはその冷却効果を損わずかつ高周波輻射ノ
イズが筐体３５０から外部へ漏れ出さないようにするた
めに複雑な工夫を要している。しかし、完全にその高周
波輻射ノイズが通風口３６０から筐体３５０の外部へ漏
れ出るのを防止するのは困難である。
【００２２】また、図１４に示すように、半導体集積回
路装置１００において、高周波輻射ノイズが生じやすい
可能性のある集積回路４６０に接続される端子にＥＭＩ
（電磁波ノイズ）フィルタ４５０を設けることにより、
この信号線からの高周波輻射ノイズの発生を抑制するこ
とが行なわれる場合もある。このような高周波輻射ノイ
ズが発生しやすい集積回路４６０は、高周波動作しかつ
大きな駆動能力を有するドライブ回路等である。このた
め予めその出力高周波輻射ノイズが発生しやすい端子は
見当をつけることが可能である。ここで図１４において
は機能回路ブロック４６５は、高速動作をするデジタル
回路ではあるものの、それほど駆動能力は大きくなく、
その高周波輻射ノイズは無視してもよいかまたは端子に
直接接続されていない回路を示す。
路装置１００において、高周波輻射ノイズが生じやすい
可能性のある集積回路４６０に接続される端子にＥＭＩ
（電磁波ノイズ）フィルタ４５０を設けることにより、
この信号線からの高周波輻射ノイズの発生を抑制するこ
とが行なわれる場合もある。このような高周波輻射ノイ
ズが発生しやすい集積回路４６０は、高周波動作しかつ
大きな駆動能力を有するドライブ回路等である。このた
め予めその出力高周波輻射ノイズが発生しやすい端子は
見当をつけることが可能である。ここで図１４において
は機能回路ブロック４６５は、高速動作をするデジタル
回路ではあるものの、それほど駆動能力は大きくなく、
その高周波輻射ノイズは無視してもよいかまたは端子に
直接接続されていない回路を示す。
【００２３】この図１４に示すような対策を講じた場
合、ＥＭＩフィルタ４５０は各端子に外付される。この
ＥＭＩフィルタ４５０は、図１５に示すように、コイル
Ｌ１およびＬ２とコンデンサＣとからなるフィルタ回路
の構成を備える。このコイルは、通常大きな面積を必要
とするため、集積回路装置１００の外部にこのようなＥ
ＭＩフィルタ４５０を設けた場合、ボード上に高密度に
半導体集積回路装置を実装することができなくなり、実
装効率が悪化する。またこの図１４に示す構成の場合、
端子から発生する高周波輻射ノイズは抑制することが可
能ではあるものの、集積回路装置１００の内部から保護
膜９を介して外部へ輻射される高周波輻射ノイズに対し
てはそれほど効果的ではない。
合、ＥＭＩフィルタ４５０は各端子に外付される。この
ＥＭＩフィルタ４５０は、図１５に示すように、コイル
Ｌ１およびＬ２とコンデンサＣとからなるフィルタ回路
の構成を備える。このコイルは、通常大きな面積を必要
とするため、集積回路装置１００の外部にこのようなＥ
ＭＩフィルタ４５０を設けた場合、ボード上に高密度に
半導体集積回路装置を実装することができなくなり、実
装効率が悪化する。またこの図１４に示す構成の場合、
端子から発生する高周波輻射ノイズは抑制することが可
能ではあるものの、集積回路装置１００の内部から保護
膜９を介して外部へ輻射される高周波輻射ノイズに対し
てはそれほど効果的ではない。
【００２４】半導体集積回路装置自体に高周波輻射ノイ
ズ防止機能を持たせるために、図８に示す構造におい
て、保護膜９上に集積回路装置全面にわたって電磁シー
ルド用の導電層を形成することも考えられる。しかしな
がら、半導体集積回路装置が多層構造となった場合、こ
のような保護膜９上にさらに電磁シールド用の導電層を
設けることは、半導体集積回路装置の高さがさらに高く
なり、集積回路装置が大型化するという問題をもたら
す。また、このような電磁シールド層を最上層に設けた
場合、この半導体集積回路装置全面にわたって形成され
た導電層は電磁シールド層としてのみしか利用すること
ができず回路素子接続配線としては利用できないため、
配線効率が悪いという問題が生じる。
ズ防止機能を持たせるために、図８に示す構造におい
て、保護膜９上に集積回路装置全面にわたって電磁シー
ルド用の導電層を形成することも考えられる。しかしな
がら、半導体集積回路装置が多層構造となった場合、こ
のような保護膜９上にさらに電磁シールド用の導電層を
設けることは、半導体集積回路装置の高さがさらに高く
なり、集積回路装置が大型化するという問題をもたら
す。また、このような電磁シールド層を最上層に設けた
場合、この半導体集積回路装置全面にわたって形成され
た導電層は電磁シールド層としてのみしか利用すること
ができず回路素子接続配線としては利用できないため、
配線効率が悪いという問題が生じる。
【００２５】それゆえ、この発明の目的は高周波輻射ノ
イズを容易かつ確実にその配線効率を低減することなく
防止することのできる半導体集積回路装置を提供するこ
とである。
イズを容易かつ確実にその配線効率を低減することなく
防止することのできる半導体集積回路装置を提供するこ
とである。
【００２６】
【課題を解決するための手段】この発明に係る半導体集
積回路装置は、多層配線構造の最上層において、所定の
回路部分および信号線領域上のみを覆うように形成され
かつ固定電位に接続された導電層を備える。
積回路装置は、多層配線構造の最上層において、所定の
回路部分および信号線領域上のみを覆うように形成され
かつ固定電位に接続された導電層を備える。
【００２７】
【作用】最上層の導電層は、所定の回路部分または信号
線から発生する高周波輻射ノイズを吸収し、それにより
高周波輻射ノイズが集積回路装置外部へ放射されるのを
防止する。
線から発生する高周波輻射ノイズを吸収し、それにより
高周波輻射ノイズが集積回路装置外部へ放射されるのを
防止する。
【００２８】
【実施例】図１はこの発明の一実施例である半導体集積
回路装置の構成を示す図である。図１において、半導体
集積回路装置５００は、装置（半導体チップ）の外周に
沿って配置されるパッド５５０、５５１、５５２および
５５３を含む。パッド５５０は集積回路装置に接地電位
ＶＳＳを与える。パッド５５１は、半導体集積回路５０
１へ入力信号を伝達する。パッド５５２は、半導体集積
回路５０２からの信号を装置外部へ出力する。パッド５
５３は半導体集積回路５０５と信号の入出力を行なう。
回路装置の構成を示す図である。図１において、半導体
集積回路装置５００は、装置（半導体チップ）の外周に
沿って配置されるパッド５５０、５５１、５５２および
５５３を含む。パッド５５０は集積回路装置に接地電位
ＶＳＳを与える。パッド５５１は、半導体集積回路５０
１へ入力信号を伝達する。パッド５５２は、半導体集積
回路５０２からの信号を装置外部へ出力する。パッド５
５３は半導体集積回路５０５と信号の入出力を行なう。
【００２９】この半導体集積回路装置５００はさらに、
内部回路としての半導体集積回路５０３および５０４を
含む。半導体集積回路５０１は入力回路であり、外部か
らの信号をパッド５５１を介して受けてバッファ処理、
または所定の論理処理などを実行する。半導体集積回路
５０２は出力回路であり、図１に示す構成においては、
半導体集積回路５０４からの信号を信号５１３を介して
受け、所定のバッファ処理または論理処理を施した後、
出力信号を信号線５１４およびパッド５５２を介して装
置外部へ伝達する。
内部回路としての半導体集積回路５０３および５０４を
含む。半導体集積回路５０１は入力回路であり、外部か
らの信号をパッド５５１を介して受けてバッファ処理、
または所定の論理処理などを実行する。半導体集積回路
５０２は出力回路であり、図１に示す構成においては、
半導体集積回路５０４からの信号を信号５１３を介して
受け、所定のバッファ処理または論理処理を施した後、
出力信号を信号線５１４およびパッド５５２を介して装
置外部へ伝達する。
【００３０】半導体集積回路５０５はパッド５５３を介
して信号の入出力をするとともに所定のバッファ処理、
論理処理などの動作を実行する。半導体集積回路５０３
は内部回路の１つであり、半導体集積回路５０１から信
号線５１１を介して信号を受け、所望の論理処理を施し
た後、信号線５０８を介して半導体集積回路５０４へ信
号を伝達する。半導体集積回路５０４は、半導体集積回
路５０１および５０３から信号線５１０および５０８を
介して信号を受け、所望の論理処理等の予め定められた
処理動作を実行した後信号線５１３を介して半導体集積
回路５０２へ伝達する。この半導体集積回路５０４はま
た半導体集積回路５０５と信号の授受を行なう。
して信号の入出力をするとともに所定のバッファ処理、
論理処理などの動作を実行する。半導体集積回路５０３
は内部回路の１つであり、半導体集積回路５０１から信
号線５１１を介して信号を受け、所望の論理処理を施し
た後、信号線５０８を介して半導体集積回路５０４へ信
号を伝達する。半導体集積回路５０４は、半導体集積回
路５０１および５０３から信号線５１０および５０８を
介して信号を受け、所望の論理処理等の予め定められた
処理動作を実行した後信号線５１３を介して半導体集積
回路５０２へ伝達する。この半導体集積回路５０４はま
た半導体集積回路５０５と信号の授受を行なう。
【００３１】この半導体集積回路装置５００は、多層配
線構造を有しており（この多層配線構造について後に説
明する）、その最上層において、半導体集積回路５０１
および信号線５１０および５１１を覆うように形成され
た導電層５０６と、半導体集積回路５０２とこの半導体
集積回路５０２に接続される信号線５１４とパッド５５
２を覆うように形成された最上層導電層５０７と、半導
体集積回路５０３と半導体集積回路５０３との間に形成
される信号線５１２を覆うように形成される最上層導電
層５０８を含む。この最上層導電層５０６、５０７およ
び５０８はたとえばアルミニウムなどの低抵抗の金属導
電層により形成される。この最上層導電層５０６、５０
７および５０８はパッド５５０へ与えられる接地電位を
受ける低インピーダンスの接地線５６０に電気的に接続
される。この接地線５６０と最上層導電層５０６，５０
８および５０７とは同一層の導電層であってもよく、ま
た異なる配線層であってもよい。この導電層５０６、５
０７および５０８が半導体集積回路装置における最上層
の導電層であればよい。
線構造を有しており（この多層配線構造について後に説
明する）、その最上層において、半導体集積回路５０１
および信号線５１０および５１１を覆うように形成され
た導電層５０６と、半導体集積回路５０２とこの半導体
集積回路５０２に接続される信号線５１４とパッド５５
２を覆うように形成された最上層導電層５０７と、半導
体集積回路５０３と半導体集積回路５０３との間に形成
される信号線５１２を覆うように形成される最上層導電
層５０８を含む。この最上層導電層５０６、５０７およ
び５０８はたとえばアルミニウムなどの低抵抗の金属導
電層により形成される。この最上層導電層５０６、５０
７および５０８はパッド５５０へ与えられる接地電位を
受ける低インピーダンスの接地線５６０に電気的に接続
される。この接地線５６０と最上層導電層５０６，５０
８および５０７とは同一層の導電層であってもよく、ま
た異なる配線層であってもよい。この導電層５０６、５
０７および５０８が半導体集積回路装置における最上層
の導電層であればよい。
【００３２】この図１に示す半導体集積回路装置の構成
の場合、半導体集積回路５０１、５０３および５０２は
高速で動作しており、その信号線５１０，５１１および
５０８ならびに５１４を高速で充放電している。この半
導体集積回路５０１、５０２および５０３は大きな出力
負荷を高速で駆動しており、このため信号線５１０、５
１１、５１２および５１４ならびに集積回路５０１、５
０２および５０３内部において高周波輻射ノイズが発生
する。このような信号線５１０、５１１、５１２および
５１４と集積回路５０１、５０２および５０３上にこれ
らを覆うように導電層５０６、５０７および５０８を設
ける。これらの導電層５０６、５０７および５０８は低
インピーダンスの接地線５６０へ接続される。これによ
り半導体集積回路装置５００において発生した高周波輻
射ノイズは効果的にこれらの導電層５０６、５０７およ
び５０８で吸収され、装置外部へ高周波輻射ノイズが放
出されることはない。
の場合、半導体集積回路５０１、５０３および５０２は
高速で動作しており、その信号線５１０，５１１および
５０８ならびに５１４を高速で充放電している。この半
導体集積回路５０１、５０２および５０３は大きな出力
負荷を高速で駆動しており、このため信号線５１０、５
１１、５１２および５１４ならびに集積回路５０１、５
０２および５０３内部において高周波輻射ノイズが発生
する。このような信号線５１０、５１１、５１２および
５１４と集積回路５０１、５０２および５０３上にこれ
らを覆うように導電層５０６、５０７および５０８を設
ける。これらの導電層５０６、５０７および５０８は低
インピーダンスの接地線５６０へ接続される。これによ
り半導体集積回路装置５００において発生した高周波輻
射ノイズは効果的にこれらの導電層５０６、５０７およ
び５０８で吸収され、装置外部へ高周波輻射ノイズが放
出されることはない。
【００３３】この半導体集積回路５０１、５０２および
５０３の実行する機能はいずれであってもよく、比較的
大きな出力負荷を高速で駆動するドライバ回路などのよ
うな機能を備えるものであればよい。すなわち、これら
の集積回路５０１、５０２および５０３に要求される条
件は、高速でスイッチング動作を行なうデジタル回路を
含んでおり、大きな駆動能力を有しておりかつその出力
線を高速で充放電していることである。このような高周
波輻射ノイズ発生源となる信号線および集積回路は、そ
の回路動作の解析により容易に見出すことができる。
５０３の実行する機能はいずれであってもよく、比較的
大きな出力負荷を高速で駆動するドライバ回路などのよ
うな機能を備えるものであればよい。すなわち、これら
の集積回路５０１、５０２および５０３に要求される条
件は、高速でスイッチング動作を行なうデジタル回路を
含んでおり、大きな駆動能力を有しておりかつその出力
線を高速で充放電していることである。このような高周
波輻射ノイズ発生源となる信号線および集積回路は、そ
の回路動作の解析により容易に見出すことができる。
【００３４】図１に示す半導体集積回路装置５００のよ
うに、最上層において、所望の領域にのみ高周波輻射ノ
イズ吸収用の導電層を設けることにより、他の最上層配
線層と同一工程で製造することができ、これらの配線の
レイアウトに悪影響を及ぼすことなく効果的に半導体集
積回路装置５００における高周波輻射ノイズを防止する
ことができる。
うに、最上層において、所望の領域にのみ高周波輻射ノ
イズ吸収用の導電層を設けることにより、他の最上層配
線層と同一工程で製造することができ、これらの配線の
レイアウトに悪影響を及ぼすことなく効果的に半導体集
積回路装置５００における高周波輻射ノイズを防止する
ことができる。
【００３５】図２および図３は高周波輻射ノイズ発生源
となるドライバ回路の構成の一例を示す図であり、ドラ
イバ回路としてＣＭＯＳインバータバッファ回路の場合
が示される。この図２および図３に示す断面構造および
平面配置図は図８および図９に示す従来のインバータバ
ッファ回路の構成に対応するものであり、対応する部分
には同一の参照番号を付す。
となるドライバ回路の構成の一例を示す図であり、ドラ
イバ回路としてＣＭＯＳインバータバッファ回路の場合
が示される。この図２および図３に示す断面構造および
平面配置図は図８および図９に示す従来のインバータバ
ッファ回路の構成に対応するものであり、対応する部分
には同一の参照番号を付す。
【００３６】図２において、第１層導電層（電極配線層
５、６および７）上に層間絶縁膜９０を介して最上層の
導電層７００が形成される。この導電層７００は、図に
は明確に示さないが接地線へ接続される。この最上層導
電層７００上に保護膜９が形成され、外部からの湿気、
機械的ダメージなどからの半導体集積回路装置を保護す
る。この最上層導電層７００はｐチャネルＭＯＳトラン
ジスタおよびｎチャネルＭＯＳトランジスタを覆うよう
に形成されるとともに、その出力線６をも覆うように形
成される。
５、６および７）上に層間絶縁膜９０を介して最上層の
導電層７００が形成される。この導電層７００は、図に
は明確に示さないが接地線へ接続される。この最上層導
電層７００上に保護膜９が形成され、外部からの湿気、
機械的ダメージなどからの半導体集積回路装置を保護す
る。この最上層導電層７００はｐチャネルＭＯＳトラン
ジスタおよびｎチャネルＭＯＳトランジスタを覆うよう
に形成されるとともに、その出力線６をも覆うように形
成される。
【００３７】この図３に示すように、最上層導電層７０
０は、ｐＭＯＳトランジスタおよびｎＭＯＳトランジス
タ領域を覆うのみならず、出力線となる電極配線層６を
も完全に覆っている。導電層７００は、その入力線とな
る導電層１２は完全には覆っていない。これは、高速の
スイッチング動作をインバータバッファ回路が実行した
ときに、高速で電流が流れるのはトランジスタおよび出
力信号線のみであり、これらの領域において高周波輻射
ノイズが発生する傾向が強いためである。このため、入
力線となる導電層１２においては完全には導電層７００
は覆うように形成されてはいない。
０は、ｐＭＯＳトランジスタおよびｎＭＯＳトランジス
タ領域を覆うのみならず、出力線となる電極配線層６を
も完全に覆っている。導電層７００は、その入力線とな
る導電層１２は完全には覆っていない。これは、高速の
スイッチング動作をインバータバッファ回路が実行した
ときに、高速で電流が流れるのはトランジスタおよび出
力信号線のみであり、これらの領域において高周波輻射
ノイズが発生する傾向が強いためである。このため、入
力線となる導電層１２においては完全には導電層７００
は覆うように形成されてはいない。
【００３８】この図２および図３に示すように、ドライ
バ回路などのように大きな駆動力を有し、高速で大きな
出力負荷を駆動する回路構成においては、強い高周波輻
射ノイズが発生するため、これらの領域を覆うように導
電層７００を最上層に設け、これを接地電位などの固定
電位に接続することにより、これらの領域からの高周波
輻射ノイズを完全に吸収することが可能となる。
バ回路などのように大きな駆動力を有し、高速で大きな
出力負荷を駆動する回路構成においては、強い高周波輻
射ノイズが発生するため、これらの領域を覆うように導
電層７００を最上層に設け、これを接地電位などの固定
電位に接続することにより、これらの領域からの高周波
輻射ノイズを完全に吸収することが可能となる。
【００３９】図４は図２および図３に示すインバータバ
ッファ回路の電気的等価回路を示す図である。この図４
に示す等価回路に明らかに示されるように、導電層７０
０はｐＭＯＳトランジスタ２１およびｎＭＯＳトランジ
スタ２２のみならず出力ノードＶｏｕｔをも覆ってい
る。最上層導電層７００は接地線２５に接続される。こ
れによりこのトランジスタ２１および２２および出力線
２６および出力ノードＶｏｕｔから発生する高周波輻射
ノイズを完全に吸収することができ、半導体集積回路装
置表面から外部へ高周波輻射ノイズが放射されるのを防
止することができる。
ッファ回路の電気的等価回路を示す図である。この図４
に示す等価回路に明らかに示されるように、導電層７０
０はｐＭＯＳトランジスタ２１およびｎＭＯＳトランジ
スタ２２のみならず出力ノードＶｏｕｔをも覆ってい
る。最上層導電層７００は接地線２５に接続される。こ
れによりこのトランジスタ２１および２２および出力線
２６および出力ノードＶｏｕｔから発生する高周波輻射
ノイズを完全に吸収することができ、半導体集積回路装
置表面から外部へ高周波輻射ノイズが放射されるのを防
止することができる。
【００４０】図５はこの発明の他の実施例である半導体
集積回路装置の構成を示す図である。図１ないし図４に
示す構成においては、最上層の導電層７００は接地線２
５または５６０に接続されている。この場合、図５に示
すように、この最上層導電層はインピーダンスの低い電
源線５６５へ接続されてもよい。この電源線５６５はそ
の線幅が太く、低インピーダンスであり、パッド５５５
ａおよび５５５ｂを介して外部からの動作電源電圧を供
給される。このパッド５５５ａとパッド５５５ｂは配線
５７１で接続される別々のパッドであってもよく、同一
のパッドであってもよい。パッド５５５ｂには電源線５
６０が接続される。この電源線５６０は通常アルミニウ
ムなどの低抵抗金属材料で形成される、最上層に設けら
れることが多い。この場合、その電源配線の幅が十分に
太くかつ最上層に形成するレイアウトが可能であれば、
この電源線５６０を用いてその下に高周波発生源となる
回路５８０を配置するレイアウトを用いれば、この電源
線５６０を高周波輻射ノイズを吸収する層として利用す
ることができる。
集積回路装置の構成を示す図である。図１ないし図４に
示す構成においては、最上層の導電層７００は接地線２
５または５６０に接続されている。この場合、図５に示
すように、この最上層導電層はインピーダンスの低い電
源線５６５へ接続されてもよい。この電源線５６５はそ
の線幅が太く、低インピーダンスであり、パッド５５５
ａおよび５５５ｂを介して外部からの動作電源電圧を供
給される。このパッド５５５ａとパッド５５５ｂは配線
５７１で接続される別々のパッドであってもよく、同一
のパッドであってもよい。パッド５５５ｂには電源線５
６０が接続される。この電源線５６０は通常アルミニウ
ムなどの低抵抗金属材料で形成される、最上層に設けら
れることが多い。この場合、その電源配線の幅が十分に
太くかつ最上層に形成するレイアウトが可能であれば、
この電源線５６０を用いてその下に高周波発生源となる
回路５８０を配置するレイアウトを用いれば、この電源
線５６０を高周波輻射ノイズを吸収する層として利用す
ることができる。
【００４１】またこの最上層導電層７００は、所定の基
準電位を伝達する低インピーダンスの基準電位伝達線５
７０に信号線５７５を介して接続されてもよい。この信
号線５７５はコンタクトホールそのものであってもよ
い。この基準電位伝達線５７０は低インピーダンスであ
り、かつ固定された特定の電位を有していればよい。こ
のような基準電位伝達線としては、ダイナミック型ラン
ダム・アクセス・メモリにおいてメモリセルに含まれる
キャパシタのセルプレートに供給されるプレート電圧供
給線を考えることができる。
準電位を伝達する低インピーダンスの基準電位伝達線５
７０に信号線５７５を介して接続されてもよい。この信
号線５７５はコンタクトホールそのものであってもよ
い。この基準電位伝達線５７０は低インピーダンスであ
り、かつ固定された特定の電位を有していればよい。こ
のような基準電位伝達線としては、ダイナミック型ラン
ダム・アクセス・メモリにおいてメモリセルに含まれる
キャパシタのセルプレートに供給されるプレート電圧供
給線を考えることができる。
【００４２】また、この半導体集積回路装置がＥＣＬ
（エミッタカップルドロジック）インタフェースを有す
るＣＭＯＳ（相補ＭＯＳ）集積回路装置またはＢｉＣＭ
ＯＳ集積回路装置の場合、この基準電位伝達線５７０
は、ＥＣＬレベルの入力信号のハイレベルおよびローレ
ベルを識別するための基準電位伝達線であってもよい。
（エミッタカップルドロジック）インタフェースを有す
るＣＭＯＳ（相補ＭＯＳ）集積回路装置またはＢｉＣＭ
ＯＳ集積回路装置の場合、この基準電位伝達線５７０
は、ＥＣＬレベルの入力信号のハイレベルおよびローレ
ベルを識別するための基準電位伝達線であってもよい。
【００４３】さらにこのような基準電位伝達線５７０が
伝達する基準電位は、半導体集積回路装置内部において
所望の判定基準を与えるための電位であればよく、内部
で発生されてもよく、また外部から与えられてもよい。
いずれにしても、この最上層導電層７００は、低インピ
ーダンスで固定された電位に接続される信号線またはパ
ッドに接続されていれば高周波輻射ノイズを吸収する機
能を備えることができる。
伝達する基準電位は、半導体集積回路装置内部において
所望の判定基準を与えるための電位であればよく、内部
で発生されてもよく、また外部から与えられてもよい。
いずれにしても、この最上層導電層７００は、低インピ
ーダンスで固定された電位に接続される信号線またはパ
ッドに接続されていれば高周波輻射ノイズを吸収する機
能を備えることができる。
【００４４】また図５に示すように、所定の領域にのみ
導電層７００を形成するため、最上層に電源線５６０と
高周波輻射ノイズ吸収用の導電層７００とを同層の配線
層を用いて形成することも可能となり、電源線などの他
の配線のレイアウトに対する悪影響を及ぼすことは極め
て少なくなる。
導電層７００を形成するため、最上層に電源線５６０と
高周波輻射ノイズ吸収用の導電層７００とを同層の配線
層を用いて形成することも可能となり、電源線などの他
の配線のレイアウトに対する悪影響を及ぼすことは極め
て少なくなる。
【００４５】なお上述の構成においてはドライバ回路の
一例として、ｐＭＯＳトランジスタとｎＭＯＳトランジ
スタからなるＣＭＯＳインバータバッファ回路を示し
た。しかしながら、ｎＭＯＳトランジスタのみからなる
ドライブ回路、またはｐＭＯＳトランジスタのみからの
ドライブ回路であってもよい。また、この半導体集積回
路は、図２および図３に示すものとその導電性が異なり
Ｎ型半導体基板上に形成されてもよく、またＰ型ウェル
領域内に形成される構成であってもよく、またＮ型ウェ
ル領域とＰ型ウェル領域両者を含む構成であってもよ
い。
一例として、ｐＭＯＳトランジスタとｎＭＯＳトランジ
スタからなるＣＭＯＳインバータバッファ回路を示し
た。しかしながら、ｎＭＯＳトランジスタのみからなる
ドライブ回路、またはｐＭＯＳトランジスタのみからの
ドライブ回路であってもよい。また、この半導体集積回
路は、図２および図３に示すものとその導電性が異なり
Ｎ型半導体基板上に形成されてもよく、またＰ型ウェル
領域内に形成される構成であってもよく、またＮ型ウェ
ル領域とＰ型ウェル領域両者を含む構成であってもよ
い。
【００４６】高周波輻射ノイズ発生源の回路は、インバ
ータバッファなどのドライブ回路に限定されず、高速で
スイッチング動作する回路であればよい。
ータバッファなどのドライブ回路に限定されず、高速で
スイッチング動作する回路であればよい。
【００４７】また半導体集積回路装置としては、ＭＯＳ
トランジスタとバイポーラトランジスタとの両者を含む
ＢｉＭＯＳ型またはＢｉＣＭＯＳ型半導体集積回路装置
であってもよく、デジタル回路を含み、かつ高速でスイ
ッチング動作をする回路構成を含んでいればよい。
トランジスタとバイポーラトランジスタとの両者を含む
ＢｉＭＯＳ型またはＢｉＣＭＯＳ型半導体集積回路装置
であってもよく、デジタル回路を含み、かつ高速でスイ
ッチング動作をする回路構成を含んでいればよい。
【００４８】
【発明の効果】以上のようにこの発明によれば、半導体
集積回路装置の最上層導電層において、所定の回路部分
または信号線の領域のみを覆うように形成されかつ固定
電位に接続された導電層を形成したため、この集積回路
装置から発生する高周波輻射ノイズをこの導電層で吸収
することが可能となり、半導体集積回路装置から発生す
る高周波輻射ノイズを確実にかつ容易に防止することが
できる。
集積回路装置の最上層導電層において、所定の回路部分
または信号線の領域のみを覆うように形成されかつ固定
電位に接続された導電層を形成したため、この集積回路
装置から発生する高周波輻射ノイズをこの導電層で吸収
することが可能となり、半導体集積回路装置から発生す
る高周波輻射ノイズを確実にかつ容易に防止することが
できる。
【００４９】またこのような半導体集積回路装置自体が
高周波輻射ノイズシールド機能を内蔵するため、システ
ム構成において高周波輻射ノイズに対する対策を極めて
容易に行なうことができる。
高周波輻射ノイズシールド機能を内蔵するため、システ
ム構成において高周波輻射ノイズに対する対策を極めて
容易に行なうことができる。
【図１】この発明の一実施例である半導体集積回路装置
の全体構成を示す図である。
の全体構成を示す図である。
【図２】この発明の一実施例である半導体集積回路装置
の要部の断面構造を示す図である。
の要部の断面構造を示す図である。
【図３】図２に示す半導体集積回路の平面配置を示す図
である。
である。
【図４】図２および図３に示す半導体集積回路の電気的
等価回路を示す図である。
等価回路を示す図である。
【図５】この発明の他の実施例である半導体集積回路装
置の構成を示す図である。
置の構成を示す図である。
【図６】一般的な半導体集積回路装置の機能的構成を示
す図である。
す図である。
【図７】半導体集積回路装置における高周波輻射ノイズ
発生源となる回路の構成の一例を示す図である。
発生源となる回路の構成の一例を示す図である。
【図８】従来の半導体集積回路装置の要部の構成を示す
図である。
図である。
【図９】図８に示す半導体集積回路の平面レイアウトを
示す図である。
示す図である。
【図１０】図８および図９に示す半導体集積回路の電気
的等価回路を示す図である。
的等価回路を示す図である。
【図１１】図１０に示す半導体集積回路の動作を示す信
号波形図である。
号波形図である。
【図１２】従来の高周波輻射ノイズを防止する方法を示
す図である。
す図である。
【図１３】図１２に示す従来方法の問題点を説明するた
めの図である。
めの図である。
【図１４】従来の半導体集積回路装置における高周波輻
射ノイズ発生防止の他の構成を示す図である。
射ノイズ発生防止の他の構成を示す図である。
【図１５】図１４に示される電磁波ノイズフィルタの構
成を示す図である。
成を示す図である。
５００ 半導体集積回路装置 ５０１ 半導体集積回路 ５０２ 半導体集積回路 ５０３ 半導体集積回路 ５０６ 最上層導電層 ５０７ 最上層導電層 ５０８ 最上層導電層 ５１１ 信号線 ５１２ 信号線 ５１４ 信号線 ５５０ 接地電位用パッド ５５２ パッド ５６０ 接地線 ７００ 最上層導電層 ５５５ 電源電位用パッド ５６５ 電源線 ５７０ 基準電位伝達線
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年５月１２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正内容】
【００３１】この半導体集積回路装置５００は、多層配
線構造を有しており（この多層配線構造については後に
説明する）、その最上層において、半導体集積回路５０
１および信号線５１０および５１１を覆うように形成さ
れた導電層５０６と、半導体集積回路５０２とこの半導
体集積回路５０２に接続される信号線５１４を覆うよう
に形成された最上層導電層５０７と、半導体集積回路５
０３と半導体集積回路５０３との間に形成される信号線
５１２を覆うように形成される最上層導電層５０８を含
む。この最上層導電層５０６、５０７および５０８はた
とえばアルミニウムなどの低抵抗の金属導電層により形
成される。この最上層導電層５０６、５０７および５０
８はパッド５５０へ与えられる接地電位を受ける低イン
ピーダンスの接地線５６０に電気的に接続される。この
接地線５６０と最上層導電層５０６、５０８および５０
７とは同一層の導電層であってもよく、また異なる配線
層であってもよい。この導電層５０６、５０７および５
０８が半導体集積回路装置における最上層の導電層であ
ればよい。
線構造を有しており（この多層配線構造については後に
説明する）、その最上層において、半導体集積回路５０
１および信号線５１０および５１１を覆うように形成さ
れた導電層５０６と、半導体集積回路５０２とこの半導
体集積回路５０２に接続される信号線５１４を覆うよう
に形成された最上層導電層５０７と、半導体集積回路５
０３と半導体集積回路５０３との間に形成される信号線
５１２を覆うように形成される最上層導電層５０８を含
む。この最上層導電層５０６、５０７および５０８はた
とえばアルミニウムなどの低抵抗の金属導電層により形
成される。この最上層導電層５０６、５０７および５０
８はパッド５５０へ与えられる接地電位を受ける低イン
ピーダンスの接地線５６０に電気的に接続される。この
接地線５６０と最上層導電層５０６、５０８および５０
７とは同一層の導電層であってもよく、また異なる配線
層であってもよい。この導電層５０６、５０７および５
０８が半導体集積回路装置における最上層の導電層であ
ればよい。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
Claims (1)
- 【請求項１】 多層配線構造を有する半導体集積回路装
置であって、 所定の回路部分または信号線上領域のみを覆うように形
成されかつ固定電位に接続される前記多層配線の最上層
に形成された導電層を備える、半導体集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3316977A JPH05152291A (ja) | 1991-11-29 | 1991-11-29 | 半導体集積回路装置 |
| DE4225617A DE4225617C2 (de) | 1991-11-29 | 1992-08-03 | Integrierte Halbleiterschaltung mit Abschirmung gegen elektromagnetische Abstrahlung (Strahlungsrauschen) |
| KR1019920022166A KR930011244A (ko) | 1991-11-29 | 1992-11-24 | 반도체 집적 회로장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3316977A JPH05152291A (ja) | 1991-11-29 | 1991-11-29 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05152291A true JPH05152291A (ja) | 1993-06-18 |
Family
ID=18083047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3316977A Withdrawn JPH05152291A (ja) | 1991-11-29 | 1991-11-29 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH05152291A (ja) |
| KR (1) | KR930011244A (ja) |
| DE (1) | DE4225617C2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5969420A (en) * | 1994-01-20 | 1999-10-19 | Mitsubushi Denki Kabushiki Kaisha | Semiconductor device comprising a plurality of interconnection patterns |
| JP2005093887A (ja) * | 2003-09-19 | 2005-04-07 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2013131758A (ja) * | 2011-12-21 | 2013-07-04 | Power Integrations Inc | 半導体装置 |
| JP2014157970A (ja) * | 2013-02-18 | 2014-08-28 | Denso Corp | 半導体集積回路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3438803B2 (ja) * | 1996-07-05 | 2003-08-18 | 富士通株式会社 | 電源ノイズ除去方法及び半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5050238A (en) * | 1988-07-12 | 1991-09-17 | Sanyo Electric Co., Ltd. | Shielded front end receiver circuit with IF amplifier on an IC |
-
1991
- 1991-11-29 JP JP3316977A patent/JPH05152291A/ja not_active Withdrawn
-
1992
- 1992-08-03 DE DE4225617A patent/DE4225617C2/de not_active Expired - Fee Related
- 1992-11-24 KR KR1019920022166A patent/KR930011244A/ko not_active Application Discontinuation
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5969420A (en) * | 1994-01-20 | 1999-10-19 | Mitsubushi Denki Kabushiki Kaisha | Semiconductor device comprising a plurality of interconnection patterns |
| US6404056B1 (en) | 1994-01-20 | 2002-06-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit |
| JP2005093887A (ja) * | 2003-09-19 | 2005-04-07 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2013131758A (ja) * | 2011-12-21 | 2013-07-04 | Power Integrations Inc | 半導体装置 |
| US10002957B2 (en) | 2011-12-21 | 2018-06-19 | Power Integrations, Inc. | Shield wrap for a heterostructure field effect transistor |
| US10199488B2 (en) | 2011-12-21 | 2019-02-05 | Power Integrations, Inc. | Shield wrap for a heterostructure field effect transistor |
| JP2014157970A (ja) * | 2013-02-18 | 2014-08-28 | Denso Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE4225617C2 (de) | 1996-12-05 |
| DE4225617A1 (de) | 1993-06-03 |
| KR930011244A (ko) | 1993-06-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990204 |