JP2014157970A - 半導体集積回路 - Google Patents

Abstract

【課題】アース用配線を用いて内部回路へのノイズの侵入を抑制し得る半導体集積回路を提供する。
【解決手段】内部回路２２に接続されることなく表面層の外縁側に配置されるアース用配線２６が設けられており、このアース用配線２６の一部であるアース用ＰＡＤ２７と、当該アース用ＰＡＤ２７よりも一層内側に配置されて内部回路２２に接続されるキャパシタ構成用配線２８との間には、キャパシタ構成用配線２８に接続される導体部３１と絶縁層３０の一部とが配置される。
【選択図】図２

Description

本発明は、半導体基板上に複数の配線層が絶縁層を介して積層される多層配線構造を有する半導体集積回路に関するものである。

従来、半導体基板上に複数の配線層が絶縁層を介して積層される多層配線構造を有する半導体集積回路におけるノイズ対策として、例えば、下記特許文献１に開示される半導体集積回路が知られている。この半導体集積回路では、外部接続用のパッドと論理回路を構成するＭＯＳのゲートに接続される導電層との間に絶縁層を介在させることでキャパシタを構成している。そして、外部接続用のパッドに伝達された信号中の高周波雑音成分（ノイズ）が上記キャパシタを介して接地電位ＧＮＤにバイパスされることで、内部の論理回路へのノイズの侵入が抑制される。

特開平１１−２９７９３７号公報

しかしながら、上述のように構成されるバイパス用のキャパシタの容量は、配線層間に介在する絶縁層の厚みが厚くなるほど小さくなるため、配線層間を薄くできない半導体集積回路では、ノイズを十分に抑制できないという問題がある。

本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、アース用配線を用いて内部回路へのノイズの侵入を抑制し得る半導体集積回路を提供することにある。

上記目的を達成するため、特許請求の範囲の請求項１に記載の発明は、半導体基板（２１）上に複数の配線層が絶縁層を介して積層される多層配線構造を有する半導体集積回路（２０，２０ａ〜２０ｄ）であって、内部回路（２２）と、前記内部回路に接続されることなく表面層の外縁側に配置されるアース用配線（２６）と、を備え、前記アース用配線の一部（２７，２７ａ，２７ｂ）と当該アース用配線の一部よりも一層内側に配置されて前記内部回路に接続される配線層の一部（２８，２８ａ，２８ｂ，７１ａ，７１ｂ，７２ａ，７２ｂ）との間には、前記アース用配線の一部および前記配線層の一部のいずれか一方に接続される導体部（３１，３１ａ，３１ｂ，３３，３４，７３ａ〜７３ｄ）と前記絶縁層の一部（３０，７４ａ〜７４ｄ）とが配置されることを特徴とする。
なお、特許請求の範囲および上記手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

請求項１の発明では、内部回路に接続されることなく表面層の外縁側に配置されるアース用配線が設けられており、このアース用配線の一部と、当該アース用配線の一部よりも一層内側に配置されて内部回路に接続される配線層の一部（以下、キャパシタ構成用配線ともいう）との間には、アース用配線の一部およびキャパシタ構成用配線のいずれか一方に接続される導体部と絶縁層の一部とが配置される。

これにより、アース用配線の一部とキャパシタ構成用配線との間に導体部および絶縁層の一部が介在して構成されるキャパシタは、アース用配線の一部とキャパシタ構成用配線との間に単に絶縁層が介在して構成されるキャパシタと比較して、導体部の厚み分だけキャパシタを構成する両電極間の距離を短くできる。すなわち、キャパシタの容量を大きくすることができる。このため、配線層間を薄くできない半導体集積回路であっても、アース用配線を用いて内部回路へのノイズの侵入を抑制することができる。特に、アース用配線は、表面層の外縁側に配置されるため、当該アース用配線を流れるノイズが内部回路に影響を及ぼすことを抑制することができる。

第１実施形態に係る半導体集積回路の概略構成を示すブロック図である。 図２（Ａ）は、半導体集積回路の電源用ＰＡＤ近傍を上方から見た上面図であり、図２（Ｂ）は、図２（Ａ）の２Ｂ−２Ｂ線相当の切断面による断面図である。 第１実施形態におけるキャパシタの製造工程の一部を説明するための断面図である。 第１実施形態におけるキャパシタの製造工程の一部を説明するための断面図である。 第１実施形態の第１変形例に係る半導体集積回路の概略構成を示すブロック図である。 図６（Ａ）は、第２実施形態に係る半導体集積回路の電源用ＰＡＤ近傍を上方から見た上面図であり、図６（Ｂ）は、図６（Ａ）の６Ｂ−６Ｂ線相当の切断面による断面図である。 第２実施形態におけるキャパシタの製造工程の一部を説明するための断面図である。 第２実施形態におけるキャパシタの製造工程の一部を説明するための断面図である。 図９（Ａ）は、第３実施形態に係る半導体集積回路の電源用ＰＡＤおよびＧＮＤ用ＰＡＤ近傍を上方から見た上面図であり、図９（Ｂ）は、図９（Ａ）の９Ｂ−９Ｂ線相当の切断面による断面図である。 図９の半導体集積回路の一部の回路モデルを示す説明図である。 第１経路および第２経路におけるインピーダンス特性を示す説明図である。 ボンディングワイヤを介して半導体集積回路のアース用配線を外部接続した状態を示す説明図である。 図１２の接続状態での回路モデルを示す説明図である。 Ｌ成分の低減により変化するインピーダンス特性を示す説明図である。 第３実施形態に係る半導体集積回路の外部接続状態を示す説明図である。 電源用ＰＡＤおよびアース用ＰＡＤ間に複数のキャパシタを形成した半導体集積回路の概略構成を示すブロック図である。 図１６の半導体集積回路の各キャパシタ近傍を示す一部断面図である。

［第１実施形態］
以下、本発明の半導体集積回路を具現化した第１実施形態について、図面を参照して説明する。図１は、第１実施形態に係る半導体集積回路２０の概略構成を示すブロック図である。図２（Ａ）は、半導体集積回路２０の電源用ＰＡＤ２３近傍を上方から見た上面図であり、図２（Ｂ）は、図２（Ａ）の２Ｂ−２Ｂ線相当の切断面による断面図である。

本第１実施形態に係る半導体集積回路２０は、半導体基板２１上にさらに複数の配線層が絶縁層を介して積層される多層配線構造を有する回路であって、例えば、車両に搭載される車載機器に制御用の回路として採用されている。この車載機器には、他の車載機器等と通信するための信号線、バッテリからの電力供給を受けるための電源線やＧＮＤ線を含むワイヤハーネスが配設されている。

図１に示すように、半導体集積回路２０は、当該車載機器の全体制御を司る内部回路２２を備えており、この内部回路２２には、表面層に配置される電源用ＰＡＤ（端子）２３、信号用ＰＡＤ（端子）２４、ＧＮＤ用ＰＡＤ（端子）２５などの外部接続用の端子が、表面層または内層に配置される所定の配線層からなる配線を介してそれぞれ電気的に接続されている。なお、図１では、便宜上、複数の信号用ＰＡＤのうち１つの信号用ＰＡＤ２４のみ図示している。また、半導体集積回路２０には、内部回路２２だけでなく、他の機能を有する回路も形成することができる。なお、電源用ＰＡＤ２３は、「電源用配線の一部」の一例に相当し、ＧＮＤ用ＰＡＤ２５は、「接地用配線の一部」の一例に相当し、信号用ＰＡＤ２４は、「信号用配線の一部」の一例に相当し得る。

図２（Ａ）に示すように、半導体集積回路２０は、ＧＮＤ用の配線とは別に形成されるアース用配線２６を備えており、このアース用配線２６は、内部回路２２に接続されることなく表面層の外縁側に配置されている。電源用ＰＡＤ２３の近傍の表面層には、アース用配線２６に電気的に接続されるアース用ＰＡＤ２７が電源用ＰＡＤ２３から絶縁されて配置されている。

図２（Ｂ）に示すように、電源用ＰＡＤ２３の一層内層側にその一部が配置される配線層は、電源用配線に接続されるキャパシタ構成用配線２８として構成され、このキャパシタ構成用配線２８は、電源用ＰＡＤ２３に対して層間配線（スルーホール）２９を介して電気的に接続されている。キャパシタ構成用配線２８は、アース用ＰＡＤ２７の下方まで延出しており、このキャパシタ構成用配線２８上には、絶縁層３０を介してアース用ＰＡＤ２７と対向する導体部３１が電気的に接続されるように配置されている。

これにより、キャパシタ構成用配線２８および導体部３１とアース用ＰＡＤ２７との間に絶縁層３０を介在させたアース用のキャパシタ３２が構成される。このように構成されるキャパシタ３２は、導体部３１がない場合と比較して、導体部３１の厚み分だけ当該キャパシタ３２を構成する両電極（２７，３１）間の距離が短くなっている。

キャパシタ３２は、そのキャパシタ構成用配線２８が電源用配線に接続されているため、電源用ＰＡＤ２３を介して伝達されたノイズ成分が、キャパシタ３２によりアース用配線２６にバイパスされる。すなわち、キャパシタ３２は、電源用ＰＡＤ２３を介して伝達されたノイズ成分を除去または低減するように機能する。

次に、上述のように構成される半導体集積回路２０のうち、キャパシタ３２を形成する製造工程について、図３および図４を用いて詳細に説明する。なお、図３（Ａ）〜（Ｅ）および図４（Ａ）〜（Ｄ）は、キャパシタ３２の製造工程を説明するための断面図である。
まず、半導体集積回路２０のうち表面層の一層内層側に位置する配線層よりも下層側を構成する半導体基板２１を用意する。この半導体基板２１は、内部回路２２等を構成するための基板であり、例えば、シリコン基板上に複数の配線層が絶縁層を介して積層され形成されている。

次に、図３（Ａ）に示すように、キャパシタ構成用配線２８を構成するための配線層４１を半導体基板２１上に生成した後、さらに、図３（Ｂ）に示すように、絶縁層４２を表面側に生成する。続いて、図３（Ｃ）に示すように、導体部３１を構成するための凹部４３を、絶縁層４２にエッチング等して形成し、図３（Ｄ）に示すように、この凹部４３を埋めるように導体層４４を生成する。

次に、図３（Ｅ）に示すように、導体層４４により形成される導体部３１の高さが所定の高さとなるように、導体層４４および絶縁層４２の表面側の一部を除去した後、図４（Ａ）に示すように、アース用配線２６および導体部３１間に介在する絶縁層３０を構成するための絶縁層４５を表面側に形成する。この絶縁層４５は、成層後に表面側を除去することで所定の厚さに薄膜化することができる。

続いて、図４（Ｂ）に示すように、層間配線２９を構成するための凹部４６を、絶縁層４５および絶縁層４２にエッチング等して形成し、図４（Ｃ）に示すように、この凹部４６を埋めるように配線層４７を生成する。

そして、電源用ＰＡＤ２３、信号用ＰＡＤ２４、ＧＮＤ用ＰＡＤ２５、アース用ＰＡＤ２７およびアース用配線２６等を構成するための配線層４７の部分上にマスキングをして不要な配線層４７の部分を除去する。次に、図４（Ｄ）に示すように、各ＰＡＤ等の配線間に絶縁層４８を形成する。これにより、図２（Ｂ）に示すようなキャパシタ３２の生成が完了する。

以上説明したように、本実施形態に係る半導体集積回路２０では、内部回路２２に接続されることなく表面層の外縁側に配置されるアース用配線２６が設けられており、このアース用配線２６の一部であるアース用ＰＡＤ２７と、当該アース用ＰＡＤ２７よりも一層内側に配置されて内部回路２２に接続されるキャパシタ構成用配線２８との間には、キャパシタ構成用配線２８に接続される導体部３１と絶縁層３０の一部とが配置される。導体部３１および絶縁層３０の一部は、キャパシタ構成用配線２８の上に導体部３１を形成するための導体層４４を形成して表面側を除去した後に当該導体部３１の上に絶縁層３０の一部を形成するための絶縁層４５を形成して表面側を除去することで形成される。

これにより、アース用ＰＡＤ２７とキャパシタ構成用配線２８との間に導体部３１および絶縁層３０の一部が介在して構成されるキャパシタ３２は、アース用ＰＡＤ２７とキャパシタ構成用配線２８との間に単に絶縁層が介在して構成されるキャパシタと比較して、導体部３１の厚み分だけキャパシタ３２を構成する両電極間の距離を短くできる。すなわち、キャパシタ３２の容量を大きくすることができる。このため、配線層間を薄くできない半導体集積回路であっても、アース用配線２６を用いて内部回路２２へのノイズの侵入を抑制することができる。特に、アース用配線２６は、表面層の外縁側に配置されるため、当該アース用配線２６を流れるノイズが内部回路２２に影響を及ぼすことを抑制することができる。

なお、キャパシタ３２は、キャパシタ構成用配線２８が電源用ＰＡＤ２３に接続されることで、当該電源用ＰＡＤ２３を介して伝達されたノイズ成分を除去するように形成されることに限らず、キャパシタ構成用配線２８が信号用ＰＡＤ２４（またはＧＮＤ用ＰＡＤ２５）に接続されることで、当該信号用ＰＡＤ２４（またはＧＮＤ用ＰＡＤ２５）を介して伝達されたノイズ成分を除去または低減するように形成されてもよい。

図５は、第１実施形態の第１変形例に係る半導体集積回路２０ａの概略構成を示すブロック図である。
車載機器等ではワイヤハーネスが長くなるため他の車載機器等からの影響を受けやすく、ワイヤハーネスに高周波の高電界が作用等すると、信号線、電源線やＧＮＤ線に同時にノイズが伝達される場合がある。そこで、本第１実施形態の第１変形例として、図５に示すように、電源用ＰＡＤ２３だけでなく、信号用ＰＡＤ２４およびＧＮＤ用ＰＡＤ２５のそれぞれに対しても、キャパシタ３２と同様に、キャパシタ３２ａ，３２ｂを形成してもよい。また、キャパシタ３２を、電源用ＰＡＤ２３、信号用ＰＡＤ２４およびＧＮＤ用ＰＡＤ２５のいずれか２つに形成してもよい。このように、キャパシタ３２を複数の箇所に形成することで、信号線、電源線やＧＮＤ線等に同時に伝達されるノイズであっても抑制することができる。

［第２実施形態］
次に、本発明の半導体集積回路を具現化した第２実施形態について、図面を参照して説明する。図６（Ａ）は、第２実施形態に係る半導体集積回路２０ｂの電源用ＰＡＤ２３近傍を上方から見た上面図であり、図６（Ｂ）は、図６（Ａ）の６Ｂ−６Ｂ線相当の切断面による断面図である。図７（Ａ）〜（Ｅ）および図８（Ａ）〜（Ｅ）は、第２実施形態におけるキャパシタ３５の製造工程を説明するための断面図である。

本第２実施形態に係る半導体集積回路２０ｂは、キャパシタの容量を大きくするため、アース用ＰＡＤ２７とキャパシタ構成用配線２８との間に複数の導体部が設けられる点が、上記第１実施形態に係る半導体集積回路と主に異なる。したがって、第１実施形態の半導体集積回路と実質的に同一の構成部分には、同一符号を付し、その説明を省略する。

図６（Ａ），（Ｂ）に示すように、半導体集積回路２０ｂは、上述した半導体集積回路２０に対して、導体部３１に代えて、複数の導体部を備えるように構成されている。これら複数の導体部は、所定の距離だけ離れるように略四角柱状に形成されており、アース用ＰＡＤ２７に接続されて下方に延出する導体部３３と、キャパシタ構成用配線２８に接続されて上方に延出する導体部３４とに区分けされる。

各導体部３３はその下端面にて狭小の絶縁層３０を介してキャパシタ構成用配線２８にそれぞれ対向し、各導体部３４はその上端面にて狭小の絶縁層３０を介してアース用ＰＡＤ２７にそれぞれ対向している。さらに、各導体部３３と各導体部３４とは、配線層に沿う方向（図６（Ｂ）の左右方向）にて互いに狭小の絶縁層３０を介してそれぞれの側面にて近接して対向している。これにより、キャパシタ構成用配線２８および各導体部３４とアース用ＰＡＤ２７および各導体部３３との間に絶縁層３０を介在させたアース用のキャパシタ３５が構成される。

なお、図６（Ａ）に示す例では、導体部３３および導体部３４が、基板面に直交する方向から見て２行×７列となるように交互に配置されているが、これに限らず、ｍ行ｎ列に配置されてもよいし、例えば、より多くの導体部を配置するために、各導体部が正六角形状の頂点を構成するように配置されてもよい。

次に、上述のように構成されるキャパシタ３５を形成する製造工程について、図７および図８を用いて詳細に説明する。
まず、上記第１実施形態と同様に、半導体基板２１を用意し、図７（Ａ）に示すように、キャパシタ構成用配線２８を構成するための配線層４１を半導体基板２１上に生成した後、さらに、図７（Ｂ）に示すように、絶縁層４２を表面側に生成する。続いて、図７（Ｃ）に示すように、各導体部３３を構成するための複数の凹部４３ａを、絶縁層４２にエッチング等してそれぞれ形成し、図７（Ｄ）に示すように、各凹部４３ａを埋めるように導体層４４を生成する。

次に、図７（Ｅ）に示すように、導体層４４により形成される各導体部３４の高さがそれぞれ所定の高さとなるように、導体層４４および絶縁層４２の表面側の一部を除去した後、図８（Ａ）に示すように、アース用配線２６および各導体部３４間に介在する狭小の絶縁層３０を構成するための絶縁層４５を表面側に形成する。この絶縁層４５は、成層後に表面側を除去することで所定の厚さに薄膜化することができる。

そして、図８（Ｂ）に示すように、各導体部３３を構成するための複数の凹部４６ａを、絶縁層４５および絶縁層４２にエッチング等して形成する。続いて、図８（Ｃ）に示すように、層間配線２９を構成するための凹部４６を、絶縁層４５および絶縁層４２にエッチング等して形成し、図８（Ｄ）に示すように、各凹部４６ａおよび凹部４６を埋めるように配線層４７を生成する。

そして、電源用ＰＡＤ２３、信号用ＰＡＤ２４、ＧＮＤ用ＰＡＤ２５、アース用ＰＡＤ２７およびアース用配線２６等を構成するための配線層４７の部分上にマスキングをして不要な配線層４７の部分を除去する。次に、図８（Ｅ）に示すように、各ＰＡＤ等の配線間に絶縁層４８を形成する。これにより、図６（Ｂ）に示すようなキャパシタ３５の生成が完了する。

以上説明したように、本実施形態に係る半導体集積回路２０ｂでは、アース用ＰＡＤ２７とキャパシタ構成用配線２８との間には、導体部として、アース用ＰＡＤ２７に接続される複数の導体部３３（第１の導体部）とキャパシタ構成用配線２８に接続される複数の導体部３４（第２の導体部）とが、配線層に沿う方向にて絶縁層３０の一部を介して近接して対向するように配置される。

これにより、各導体部３３と各導体部３４を用いて構成されるキャパシタ３５は、上記キャパシタ３２と比較して対向する導体同士の対向面積が大きくなるため、キャパシタの容量を大きくすることができる。すなわち、アース用ＰＡＤ２７とキャパシタ構成用配線２８との間に密集して配置される導体部３３，３４の個数を多くするほど、キャパシタの容量を大きくすることができる。

なお、本実施形態における導体部３３や導体部３４等の特徴的構成は、他の実施形態・変形例に適用されてもよい。

［第３実施形態］
次に、本発明の半導体集積回路を具現化した第３実施形態について、図面を参照して説明する。図９（Ａ）は、第３実施形態に係る半導体集積回路２０ｃの電源用ＰＡＤ２３およびＧＮＤ用ＰＡＤ２５近傍を上方から見た上面図であり、図９（Ｂ）は、図９（Ａ）の９Ｂ−９Ｂ線相当の切断面による断面図である。図１０は、図９の半導体集積回路２０ｃの一部の回路モデルを示す説明図である。図１１は、第１経路Ｌ１および第２経路Ｌ２におけるインピーダンス特性を示す説明図である。

本第３実施形態に係る半導体集積回路２０ｃは、内部回路２２等を静電気放電（Electro Static Discharge：ＥＳＤ）から保護する保護回路として保護ダイオードが採用されるとともにこの保護ダイオードの静電気放電保護機能を阻害しないように２つのキャパシタが構成される点が、上記第１実施形態に係る半導体集積回路と主に異なる。したがって、第１実施形態の半導体集積回路と実質的に同一の構成部分には、同一符号を付し、その説明を省略する。

図９（Ａ），（Ｂ）に示すように、半導体集積回路２０ｃは、内部回路２２等の静電気放電保護回路として機能する保護ダイオード５０を備えている。この保護ダイオード５０は、Ｐ型の半導体層（Ｐ−ｓｕｂ５１）の表層に形成されるＰ−ＷＥＬＬ５２の表層にＮ型拡散層５３およびＰ型拡散層５４が離間して設けられることで形成される。Ｎ型拡散層５３は、配線層および層間配線が積層されてなる導体層５５を介して電源用ＰＡＤ２３に接続され、Ｐ型拡散層５４は、配線層および層間配線が積層されてなる導体層５６を介してＧＮＤ用ＰＡＤ２５に接続されている。なお、Ｐ−ｓｕｂ５１の表層のうちＰ−ＷＥＬＬ５２の周囲には、素子分離層５７が形成されている。

また、電源用ＰＡＤ２３の一層内層側にその一部が配置される第１キャパシタ構成用配線２８ａは、当該電源用ＰＡＤ２３に層間配線２９ａを介して電気的に接続されており、他の一部が第１アース用ＰＡＤ２７ａの下方まで延出している。この第１キャパシタ構成用配線２８ａ上に導体部３１ａが配置されることで、第１キャパシタ構成用配線２８ａおよび導体部３１ａと第１アース用ＰＡＤ２７ａとの間に絶縁層３０を介在させたアース用の第１キャパシタ３６ａが構成される。

また、ＧＮＤ用ＰＡＤ２５の一層内層側にその一部が配置される第２キャパシタ構成用配線２８ｂは、当該ＧＮＤ用ＰＡＤ２５に層間配線２９ｂを介して電気的に接続されており、他の一部が第２アース用ＰＡＤ２７ｂの下方まで延出している。この第２キャパシタ構成用配線２８ｂ上に導体部３１ｂが配置されることで、第２キャパシタ構成用配線２８ｂおよび導体部３１ｂと第２アース用ＰＡＤ２７ｂとの間に絶縁層３０を介在させたアース用の第２キャパシタ３６ｂが構成される。なお、両キャパシタ３６ａ，３６ｂは、上記キャパシタ３２と同様の製造工程により形成することができる。

このため、図１０に示すように、半導体集積回路２０ｃでは、電源用ＰＡＤ２３およびＧＮＤ用ＰＡＤ２５間にてノイズを除去・低減するための経路が、保護ダイオード５０を経由する第１経路Ｌ１と、両キャパシタ３６ａ，３６ｂを経由する第２経路Ｌ２との２つの経路が形成されることとなる。

このように２つの経路Ｌ１，Ｌ２が形成される場合、両キャパシタ３６ａ，３６ｂの構成およびノイズの周波数によっては、保護ダイオード５０が機能せずに静電気放電が内部回路２２等に印加されてしまう場合がある。発生したノイズの周波数での第１経路Ｌ１の合成インピーダンスが第２経路Ｌ２の合成インピーダンスよりも大きくなると、ノイズの少なくとも一部が第１経路Ｌ１でなく第２経路Ｌ２を流れてしまい、保護ダイオード５０が十分に機能しなくなるからである。

そこで、本実施形態では、保護ダイオード５０の保護対象となる高周波のサージノイズの周波数にて、第１経路Ｌ１の合成インピーダンスが第２経路Ｌ２の合成インピーダンスよりも小さくなるように、導体部３１ａおよび導体部３１ｂ等を形成する。これにより、高周波のサージノイズに対して保護ダイオード５０が先に機能して当該サージノイズを除去・低減することができる。なお、本実施形態では、保護対象となるノイズの周波数として、例えば、１ＧＨｚ以上が想定されている。

以下、保護対象となるノイズの周波数にて保護ダイオード５０が機能するために必要な導体部３１ａおよび導体部３１ｂ等の構成について、図１１を用いて詳細に説明する。なお、図１１では、一点鎖線にて第１経路Ｌ１のインピーダンス特性を示し、実線にて第２経路Ｌ２のインピーダンス特性を示す。

保護ダイオード５０の容量をＣｄ、両キャパシタ３６ａ，３６ｂの容量をＣｐｖ，Ｃｐｇとし、保護ダイオード５０の配線関連の配線抵抗をＲｄ１、Ｒｄ２、両キャパシタ３６ａ，３６ｂの配線関連の配線抵抗をＲｃｖ，Ｒｃｇとする。保護ダイオード５０の容量Ｃｄは、両キャパシタ３６ａ，３６ｂの容量Ｃｐｖ，Ｃｐｇよりも大きいために、ノイズの周波数が小さい領域（保護対象外の周波数領域）では、第１経路Ｌ１の合成インピーダンスが第２経路Ｌ２の合成インピーダンスよりも大きくなる。なお、通常、周波数の増加に応じて合成インピーダンスが配線抵抗まで下がると、周波数がさらに増加しても合成インピーダンスは変化しない。

一方、第２経路Ｌ２では、電源線（またはＧＮＤ線）−絶縁層間の配線を調整することでその抵抗値を任意に設定できることから、本実施形態では、配線抵抗Ｒｃｖ＋Ｒｃｇが配線抵抗Ｒｄ１＋Ｒｄ２よりも大きくなるように設定されている。そうすると、図１１に示すように、第２経路Ｌ２の合成インピーダンスが配線抵抗Ｒｃｖ＋Ｒｃｇまで下がった周波数では、周波数が大きくなるほど第１経路Ｌ１の合成インピーダンスと第２経路Ｌ２の合成インピーダンスとの差が小さくなる。そして、ある周波数（図１１にて符号ｆｏにて示す）にて両合成インピーダンスが等しくなり、この周波数ｆｏよりも大きな周波数では、第１経路Ｌ１の合成インピーダンスが第２経路Ｌ２の合成インピーダンスよりも小さくなる。

このため、周波数ｆｏよりも小さな周波数のノイズは、第２経路Ｌ２に流れやすくなり、周波数ｆｏよりも大きな周波数のノイズは、第１経路Ｌ１に流れやすくなる。そうすると、周波数ｆｏを保護ダイオード５０の保護対象となるノイズの周波数よりも小さくすることで、保護対象となるノイズの周波数にて保護ダイオード５０が適切に機能することとなる。

そこで、本実施形態では、周波数ｆｏを小さくするために、配線抵抗Ｒｃｖ＋Ｒｃｇが大きくなるように導体部３１ａおよび導体部３１ｂ等を形成する。具体的には、例えば、導体部３１ａや導体部３１ｂをその抵抗が大きくなるように形成するか、両キャパシタ構成用配線２８ａ，２８ｂ等の第２経路Ｌ２を構成する配線の少なくとも一部の線幅を狭くするか配線長を長くすることで、配線抵抗Ｒｃｖ＋Ｒｃｇを大きくする。

このように、高周波のサージノイズの周波数にて第１経路Ｌ１の合成インピーダンスが第２経路Ｌ２の合成インピーダンスよりも小さくなるように、導体部３１ａおよび導体部３１ｂ等を形成することで、サージノイズに対して保護ダイオード５０が先に機能して当該サージノイズを除去・低減することができる。すなわち、保護ダイオード５０の静電気放電保護機能を阻害しないようにキャパシタ３６ａ，３６ｂを構成することができる。

次に、上述のように構成される半導体集積回路２０ｃの外部接続について、図１２〜図１５を用いて説明する。図１２は、ボンディングワイヤ６３ａを介して半導体集積回路２０ｃのアース用配線２６を外部接続した状態を示す説明図である。図１３は、図１２の接続状態での回路モデルを示す説明図である。図１４は、Ｌ成分の低減により変化するインピーダンス特性を示す説明図である。図１５は、第３実施形態に係る半導体集積回路２０ｃの外部接続状態を示す説明図である。

本実施形態に係る半導体集積回路２０ｃは、車載機器の外郭を構成するケースに収容されて、各ＰＡＤが所定のボンディングＰＡＤにボンディングワイヤを介して接続される。例えば、電源用ＰＡＤ２３は、電源用ボンディングＰＡＤ６１にボンディングワイヤ６１ａを介して接続され、ＧＮＤ用ＰＡＤ２５は、ＧＮＤボンディングＰＡＤ６２にボンディングワイヤ６２ａを介して接続される。

このとき、図１２に示すように、アース用配線２６とアース用ボンディングＰＡＤ６３とをボンディングワイヤ６３ａを介して接続すると、図１３に示すように、アース用配線２６とアース用ボンディングＰＡＤ６３との間にボンディングワイヤ６３ａに起因するＬ成分（インダクタンス成分）Ｌｂが介在することとなる。同様に、電源用ＰＡＤ２３と電源用ボンディングＰＡＤ６１との間にボンディングワイヤ６１ａに起因するＬ成分Ｌｖが介在し、ＧＮＤ用ＰＡＤ２５とＧＮＤボンディングＰＡＤ６２との間にボンディングワイヤ６２ａに起因するＬ成分Ｌｇが介在する。なお、アース用ボンディングＰＡＤ６３は、例えば、半導体集積回路２０ｃの近傍に配置されてアース用として機能する金属面により構成される。

Ｌ成分は、高い周波数ほどインピーダンスが増加するため、Ｌ成分Ｌｂが大きい場合には、高周波のノイズの侵入時にアース側での合成インピーダンスが大きくなり、ノイズを十分に低減できない可能性がある。

そこで、本実施形態では、Ｌ成分Ｌｂが小さくなるようにアース用配線２６を接地する。これにより、図１４に示すように、共振点がΔｆだけ高周波側へ移動し、高周波のノイズの侵入時におけるアース側での合成インピーダンスが小さくなる。その結果、ノイズがアース側に流れやすくなり、電源用ＰＡＤ２３等へのノイズの侵入を確実に除去・低減することができる。なお、図１４では、周波数の増加に伴い合成インピーダンスが低下する範囲が容量成分に起因する周波数範囲を示し、周波数に係わらず合成インピーダンスが一定となる範囲が抵抗成分に起因する周波数範囲を示し、周波数の増加に伴い合成インピーダンスが増加する範囲がインダクタンス成分（Ｌ成分）に起因する周波数範囲を示している。また、図１４では、図１２に例示する接続状態での合成インピーダンスを二点鎖線にて図示している。

Ｌ成分Ｌｂを小さくするための具体的な構成としては、例えば、図１５に例示するように、半導体集積回路２０ｃを、そのアース用配線２６の一部が金属筐体の内面６４に直接接触するように当該筐体内に収容する。これにより、Ｌ成分Ｌｂを０または極力小さくでき、ノイズをアース側へ流れやすくすることができる。なお、アース用配線２６の一部を半導体集積回路２０ｃの周囲に配置されてアース用として機能する金属導体に直接接触させても、Ｌ成分Ｌｂが０または極力小さくなり、ノイズをアース側へ流れやすくすることができる。

なお、アース用配線２６の一部を、金属筐体の内面６４または金属導体に直接接触させる構成は、他の実施形態・変形例に適用されてもよい。

なお、本発明は上記各実施形態に限定されるものではなく、例えば、以下のように具体化してもよい。
（１）図１６は、電源用ＰＡＤ２３およびアース用ＰＡＤ２７間に複数のキャパシタ７０ａ〜７０ｄを形成した半導体集積回路２０ｄの概略構成を示すブロック図である。図１７は、図１６の半導体集積回路２０ｄの各キャパシタ７０ａ〜７０ｄ近傍を示す一部断面図である。
アース用ＰＡＤ２７と各ＰＡＤ２３〜２５との間には、１つのキャパシタを設けることに限らず、容量を大きくするために複数のキャパシタを並列して設けることができる。例えば、図１６に示す半導体集積回路２０ｄのように、電源用ＰＡＤ２３およびアース用ＰＡＤ２７間に４つのキャパシタ７０ａ〜７０ｄを設けることができる。

具体的には、図１７に示すように、電源用ＰＡＤ２３の下方に層間配線および配線層が複数積層されてなる導体層７１を形成して電気的に接続するとともに、アース用ＰＡＤ２７の下方に層間配線および配線層が複数積層されてなる導体層７２を形成して電気的に接続する。導体層７１を構成する各配線層のうちの２つは、キャパシタ構成用配線７１ａ，７１ｂとして導体層７２に近づく方向に延出するように形成されている。また、導体層７２を構成する各配線層のうちの２つは、キャパシタ構成用配線７２ａ，７２ｂとして導体層７１に近づく方向に延出するように形成されている。

そして、キャパシタ構成用配線７１ａ上には、絶縁層３０の一部である絶縁層７４ａを介してアース用ＰＡＤ２７と対向する導体部７３ａが電気的に接続されるように配置されている。また、キャパシタ構成用配線７２ａ上には、絶縁層３０の一部である絶縁層７４ｂを介してキャパシタ構成用配線７１ａと対向する導体部７３ｂが電気的に接続されるように配置されている。また、キャパシタ構成用配線７１ｂ上には、絶縁層３０の一部である絶縁層７４ｃを介してキャパシタ構成用配線７２ａと対向する導体部７３ｃが電気的に接続されるように配置されている。また、キャパシタ構成用配線７２ｂ上には、絶縁層３０の一部である絶縁層７４ｄを介してキャパシタ構成用配線７１ｂと対向する導体部７３ｄが電気的に接続されるように配置されている。

このため、キャパシタ構成用配線７１ａおよび導体部７３ａとアース用ＰＡＤ２７との間に絶縁層７４ａを介在させたキャパシタ７０ａが構成される。また、キャパシタ構成用配線７２ａおよび導体部７３ｂとキャパシタ構成用配線７１ａとの間に絶縁層７４ｂを介在させたキャパシタ７０ｂが構成される。また、キャパシタ構成用配線７１ｂおよび導体部７３ｃとキャパシタ構成用配線７２ａとの間に絶縁層７４ｃを介在させたキャパシタ７０ｃが構成される。また、キャパシタ構成用配線７２ｂおよび導体部７３ｄとキャパシタ構成用配線７１ｂとの間に絶縁層７４ｄを介在させたキャパシタ７０ｄが構成される。

これにより、電源用ＰＡＤ２３およびアース用ＰＡＤ２７間に、４つのキャパシタ７０ａ〜７０ｄを設けることができる。特に、導体部７３ａおよび絶縁層７４ａは、上記第１実施形態と同様に、キャパシタ構成用配線７１ａの上に導体部７３ａを形成するための導体層を形成して表面側を除去した後に、当該導体部７３ａの上に絶縁層７４ａを形成するための絶縁層を形成して表面側を除去することで形成することができる。他の導体部７３ｂ〜７３ｄおよび絶縁層７４ｂ〜７４ｄについても同様に形成することができる。

（２）本発明に係る半導体集積回路２０，２０ａ〜２０ｄは、車両に搭載される車載機器の制御用回路に採用されることに限らず、ノイズを低減する必要がある回路に採用することができる。

２０，２０ａ〜２０ｄ…半導体集積回路 ２２…内部回路
２３…電源用ＰＡＤ ２４…信号用ＰＡＤ ２５…ＧＮＤ用ＰＡＤ
２６…アース用配線
２７，２７ａ，２７ｂ…アース用ＰＡＤ（アース用配線の一部）
２８，２８ａ，２８ｂ，７１ａ，７１ｂ，７２ａ，７２ｂ…キャパシタ構成用配線
３０，７４ａ〜７４ｄ…絶縁層
３１，３１ａ，３１ｂ，７３ａ〜７３ｄ…導体部
３３…導体部（第１の導体部） ３４…導体部（第２の導体部）
３２，３２ａ，３２ｂ，３５，３６ａ，３６ｂ，７０ａ〜７０ｄ…キャパシタ
５０…保護ダイオード
Ｌ１…第１経路 Ｌ２…第２経路

Claims (5)

1. 半導体基板（２１）上に複数の配線層が絶縁層を介して積層される多層配線構造を有する半導体集積回路（２０，２０ａ〜２０ｄ）であって、
   内部回路（２２）と、
   前記内部回路に接続されることなく表面層の外縁側に配置されるアース用配線（２６）と、
   を備え、
   前記アース用配線の一部（２７，２７ａ，２７ｂ）と当該アース用配線の一部よりも一層内側に配置されて前記内部回路に接続される配線層の一部（２８，２８ａ，２８ｂ，７１ａ，７１ｂ，７２ａ，７２ｂ）との間には、前記アース用配線の一部および前記配線層の一部のいずれか一方に接続される導体部（３１，３１ａ，３１ｂ，３３，３４，７３ａ〜７３ｄ）と前記絶縁層の一部（３０，７４ａ〜７４ｄ）とが配置されることを特徴とする半導体集積回路。
2. 前記配線層の一部は、電源用配線の一部（２３）、接地用配線の一部（２５）、信号用配線の一部（２４）の少なくともいずれか２つであることを特徴とする請求項１に記載の半導体集積回路。
3. 前記内部回路の保護回路として機能する保護ダイオード（５０）を備え、
   前記配線層の一部は、前記保護ダイオードが接続される電源用配線の一部（２３）と接地用配線の一部（２５）との２つであって、
   前記保護ダイオードの保護対象となるノイズの周波数にて、前記保護ダイオードを経由して前記電源用配線の一部と前記接地用配線の一部とを結ぶ経路（Ｌ１）の合成インピーダンスが、前記アース用配線および前記導体部を経由して前記電源用配線の一部と前記接地用配線の一部とを結ぶ経路（Ｌ２）の合成インピーダンスよりも小さくなるように形成されることを特徴とする請求項１または２に記載の半導体集積回路。
4. 前記アース用配線の一部と前記配線層の一部との間には、前記導体部として、前記アース用配線の一部に接続される複数の第１の導体部（３３）と前記配線層の一部に接続される複数の第２の導体部（３４）とが、前記配線層に沿う方向にて前記絶縁層の一部を介して近接して対向するように配置されることを特徴とする請求項１〜３のいずれか一項に記載の半導体集積回路。
5. 前記アース用配線は、当該半導体集積回路の周囲に配置されてアース用として機能する金属導体（６４）に直接接触するように形成されることを特徴とする請求項１〜４のいずれか一項に記載の半導体集積回路。

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