JP2010135391A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

Info

Publication number
JP2010135391A
JP2010135391A JP2008307493A JP2008307493A JP2010135391A JP 2010135391 A JP2010135391 A JP 2010135391A JP 2008307493 A JP2008307493 A JP 2008307493A JP 2008307493 A JP2008307493 A JP 2008307493A JP 2010135391 A JP2010135391 A JP 2010135391A
Authority
JP
Grant status
Application
Patent type
Prior art keywords
electrode
semiconductor device
electrostatic discharge
circuit
discharge protection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008307493A
Other languages
English (en)
Inventor
浩之 ▲高▼宮
Takayuki Saiki
Shinya Sato
Hiroyuki Takamiya
慎也 佐藤
隆行 齊木
Original Assignee
Seiko Epson Corp
セイコーエプソン株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date

Links

Images

Classifications

    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657Stacked arrangements of devices
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481Internal lead connections, e.g. via connections, feedthrough structures
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/58Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60Protection against electrostatic charges or discharges, e.g. Faraday shields
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06513Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06527Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06541Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203Particular design considerations for integrated circuits
    • H01L27/0248Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Abstract

【課題】回路素子の静電破壊を抑制できる、貫通電極を用いた半導体装置及び半導体装置の製造方法を提供すること。
【解決手段】複数の半導体基板を積層して含む半導体装置であって、半導体基板のうち所与の半導体基板を貫通し、半導体装置の外部端子と電気的に接続する貫通電極53と、所与の半導体基板に設けられた回路素子13と、静電放電保護回路42とを含み、静電放電保護回路42と貫通電極53との配線抵抗が、回路素子13と貫通電極53との配線抵抗よりも小さく構成する。静電放電保護回路42が、所与の半導体基板において、貫通電極53から最も小さい配線抵抗で接続されていてもよい。
【選択図】図5

Description

本発明は、半導体装置及び半導体装置の製造方法等に関する。

電子機器の小型化により、電子機器内部に実装される半導体装置等の電子部品の実装スペースが制限されつつある。このため、半導体装置等の電子部品の小型化が求められている。

半導体装置を小型化する方法として、半導体基板(半導体チップ)を積層して半導体装置を構成する方法が提案されている。この方法は、同様の機能を有する半導体チップ同士又は異なる機能を有する半導体チップ同士を積層し、各半導体チップ間を配線接続することにより、半導体チップの高密度実装を図る方法である。

そして、各半導体チップ間を配線接続するための方法として、半導体チップに貫通電極(半導体チップを貫通した配線電極)を設け、これにより各半導体チップ間を配線接続する方法が提案されている。
特開2007−49103号公報

貫通電極が半導体装置の外部端子と電気的に接続している場合、外部端子を介して入力された静電気により、半導体チップ上の回路素子が静電破壊される可能性がある。そのため、静電気により入力される電荷の放電経路となる静電放電(ESD; Electro-Static Discharge)保護回路を設けることが通常である。

貫通電極を用いることにより、半導体チップ上から外部端子への取り出し場所の自由度が大きくなる。そのため、静電放電保護回路の配置も、貫通電極の配置に応じた配慮をすることが好ましい。

本発明は、以上のような技術的課題に鑑みてなされたものである。本発明の幾つかの態様によれば、回路素子の静電破壊を抑制できる、貫通電極を用いた半導体装置及び半導体装置の製造方法を提供できる。

(1)本発明に係る半導体装置は、
複数の半導体基板を積層して含む半導体装置であって、
前記半導体基板のうち所与の半導体基板を貫通し、前記半導体装置の外部端子と電気的に接続する貫通電極と、
前記所与の半導体基板に設けられた回路素子と、静電放電保護回路とを含み、
前記静電放電保護回路と前記貫通電極との配線抵抗が、前記回路素子と前記貫通電極との配線抵抗よりも小さいことを特徴とする。

本発明によれば、静電放電保護回路と貫通電極との配線抵抗が、回路素子と貫通電極との配線抵抗よりも小さいため、静電放電による電荷は、静電放電保護回路に流れやすい。そのため、回路素子の静電破壊を抑制できる、貫通電極を用いた半導体装置を実現することができる。

(2)この半導体装置は、
前記静電放電保護回路が、前記所与の半導体基板において、前記貫通電極から最も小さい配線抵抗で接続されていてもよい。

(3)本発明に係る半導体装置は、
複数の半導体基板を積層して含む半導体装置であって、
前記半導体基板のうち所与の半導体基板を貫通し、前記半導体装置の外部端子と電気的に接続する貫通電極と、
前記所与の半導体基板に設けられた回路素子と、静電放電保護回路とを含み、
前記静電放電保護回路と前記貫通電極との配線長が、前記回路素子と前記貫通電極との配線長よりも短いことを特徴とする。

本発明によれば、静電放電保護回路と貫通電極との配線長が、回路素子と貫通電極との配線長よりも短いため、静電放電による電荷は、静電放電保護回路に流れやすい。そのため、回路素子の静電破壊を抑制できる、貫通電極を用いた半導体装置を実現することができる。

(4)この半導体装置は、
前記静電放電保護回路が、前記所与の半導体基板において、前記貫通電極から最も短い配線長で接続されていてもよい。

(5)この半導体装置は、
前記貫通電極は、前記静電放電保護回路を構成する素子の一部を貫通していてもよい。

(6)本発明に係る半導体装置の製造方法は、
複数の半導体基板を積層し、
前記半導体基板のうち所与の半導体基板を貫通し、前記半導体装置の外部端子と電気的に接続する貫通電極と、
前記所与の半導体基板に設けられた回路素子と、静電放電保護回路とを含む半導体装置の製造方法であって、
前記静電放電保護回路と前記貫通電極との配線抵抗が、前記回路素子と前記貫通電極との配線抵抗よりも小さくなるように配置配線情報を決定し、前記配置配線情報に基づいて前記半導体装置を製造することを特徴とする。

(7)本発明に係る半導体装置の製造方法は、
複数の半導体基板を積層し、
前記半導体基板のうち所与の半導体基板を貫通し、前記半導体装置の外部端子と電気的に接続する貫通電極と、
前記所与の半導体基板に設けられた回路素子と、静電放電保護回路とを含む半導体装置の製造方法であって、
前記静電放電保護回路と前記貫通電極との配線長が、前記回路素子と前記貫通電極との配線長よりも短くなるように配置配線情報を決定し、前記配置配線情報に基づいて前記半導体装置を製造することを特徴とする。

(8)この半導体装置の製造方法は、
前記貫通電極と前記静電放電保護回路との配置関係を規定した設計セルを用意し、前記設計セルの配置を決定することにより、前記配置配線情報を決定してもよい。

以下、本発明を適用した実施の形態について図面を参照して説明する。ただし、本発明は以下の実施の形態に限定されるものではない。また、本発明は、以下の内容を自由に組み合わせたものを含むものとする。

1.半導体装置
図1は、本実施の形態に係る半導体装置の内部構造を説明するための模式図である。なお、本実施の形態に係る半導体装置は、図1に示す他に、外部端子VDD、VSS、Pin1、Pin2を含んでいる。

本実施の形態に係る半導体装置1は、複数の半導体基板を積層して含む。図1に示す例では、半導体基板10、20を積層した構成を示している。

半導体基板10は、半導体層11と配線層12を含んで構成されている。半導体層11は、トランジスタ等の回路素子が形成される層であり、例えばSi等を含んだ半導体で構成される。配線層12は、半導体層11に形成された回路素子や、貫通電極(詳細は後述)を、相互に電気的に接続するための配線が形成される層である。配線には、例えばAlやCu等の金属が用いられる。

同様に、半導体基板20は、半導体層21と配線層22を含んで構成されている。

半導体基板10は、半導体層11に内部回路13を有している。また、半導体基板20は、半導体層21に内部回路23を有している。内部回路13、23は、複数の回路素子(トランジスタ等)から構成される回路である。

半導体基板10は、半導体層11に静電放電保護回路41、42を有している。静電放電保護回路41、42は、図示しない外部端子から入力された静電気による電荷の放電経路となる回路であり、内部回路13を静電破壊から保護するために設けられている。

同様に、半導体基板20は、半導体層21に静電放電保護回路43、44を有している。静電放電保護回路43、44は、図示しない外部端子から入力された静電気による電荷の放電経路となる回路であり、内部回路23を静電破壊から保護するために設けられている。

本実施の形態に係る半導体装置は、貫通電極51、52、53を含む。貫通電極51、52、53は、半導体基板20を貫通し、図示しない外部端子と電気的に接続する。貫通電極51、52、53の直径は、例えば30〜50μm程度としてもよい。

貫通電極51は、半導体基板20を貫通し、外部端子VDDと電気的に接続する。貫通電極52は、半導体基板20を貫通し、外部端子VSSと電気的に接続する。貫通電極53は、半導体基板20を貫通し、外部端子Pin1と電気的に接続する。

本実施の形態に係る半導体装置は、電極54を含む。電極54は、半導体基板20を外部端子Pin2と電気的に接続する。なお、電極54は半導体基板20を貫通する構成ではない。

貫通電極は、半導体基板を積層した後に形成してもよい。また、図2に示す貫通電極の構成の一例を説明するための模式図のように、貫通電極は、半導体基板ごとに50a、50bのように分離して形成し、半導体基板を積層することにより電気的に接続されるように構成してもよい。

なお、半導体基板10の配線層12と半導体基板20の半導体層21とは、接着剤81で接着されていてもよい。

図3は、本実施の形態に係る半導体装置の回路図である。外部端子VDDは、正電位に接続される電源端子として機能し、外部端子VSSは接地電位に接続される接地端子として機能する。また、外部端子Pin1は内部回路13の入力端子又は出力端子として機能し、外部端子Pin2は内部回路23の入力端子又は出力端子として機能する。

外部端子VDDと電気的に接続する貫通電極51は、配線層12で内部回路13及び静電放電保護回路41と、配線層22で内部回路23及び静電放電保護回路43と、それぞれ電気的に接続されている。

外部端子VSSと電気的に接続する貫通電極52は、配線層12で内部回路13及び静電放電保護回路41、42と、配線層22で内部回路23及び静電放電保護回路43、44と、それぞれ電気的に接続されている。

外部端子Pin1と電気的に接続する貫通電極53は、配線層12で内部回路13及び静電放電保護回路42と、それぞれ電気的に接続されている。

外部端子Pin2と電気的に接続する電極54は、配線層22で内部回路23及び静電放電保護回路44と、それぞれ電気的に接続されている。

図4(A)及び図4(B)は、本実施の形態に係る半導体装置の断面構造を説明するための模式図である。図4(A)は、パッケージ基板70上に、図1を用いて説明した半導体基板10、20を積層した構成をフェースアップで設置し、モールド樹脂71でモールドした構成の一例である。図4(B)は、パッケージ基板70上に、図1を用いて説明した半導体基板10、20を積層した構成をフェースダウンで設置し、モールド樹脂71でモールドした構成の一例である。

図4(A)に示す例において、パッケージ基板70には、外部端子VDD、VSS、Pin1、Pin2が設けられており、パッケージ基板70内部の配線とボンディングワイヤーを介して貫通電極51と外部端子VDD、貫通電極52と外部端子VSS、貫通電極53と外部端子Pin1、電極54と外部端子Pin2とがそれぞれ電気的に接続されている。

図4(B)に示す例において、パッケージ基板70には、外部端子VDD、VSS、Pin1、Pin2が設けられており、パッケージ基板70内部の配線を介して貫通電極51と外部端子VDD、貫通電極52と外部端子VSS、貫通電極53と外部端子Pin1、電極54と外部端子Pin2とがそれぞれ電気的に接続されている。

図5は、貫通電極と静電放電保護回路及び内部回路との配置関係の一例を示す平面図である。図5においては、貫通電極53と静電放電保護回路42及び内部回路13との配置関係を示している。貫通電極53と静電放電保護回路42及び内部回路13との間は、配線60により電気的に接続している。

図6は、静電放電保護回路42の断面構造を説明するための模式図である。本実施の形態においては、静電放電保護回路は、ggNMOS(grounded-gate NMOS)で構成されている。図5は、図4のa〜a’におけるggNMOSの断面図である。

図5及び図6に示すggNMOSは、P−well101内のP拡散領域102で囲まれた領域内に、ソースとなるN拡散領域103、104と、ドレインとなるN拡散領域105が形成されている。

P−Well101、P拡散領域102、N拡散領域103〜105上にはシリコン酸化膜110が形成されている。シリコン酸化膜110内には、N拡散領域103とN拡散領域105をまたぐように、ゲートとなるポリシリコン層106が、N拡散領域104とN拡散領域105をまたぐように、ゲートとなるポリシリコン層107が形成されている。

シリコン酸化膜110上には、配線60、108、109が形成されている。配線60は、コンタクトホールを通じてN拡散領域105と電気的に接続している。配線108は、コンタクトホールを通じてP拡散領域102及びN拡散領域103と電気的に接続している。配線109は、コンタクトホールを通じてP拡散領域102及びN拡散領域104と電気的に接続している。

また、P拡散領域102、N拡散領域103、104、105、ポリシリコン層106、107、配線108、109は、接地電位に電気的に接続している。

図5において、静電放電保護回路42と貫通電極53との配線長Da(例えば、貫通電極53から静電放電保護回路42が有する保護素子の最寄りの接続点であるコンタクトホール110までの配線の長さ)は、回路素子(内部回路)13と貫通電極53との配線長Dbよりも短い。図5に示す例のように、同一経路上に静電放電保護回路42と回路素子(内部回路)13がある場合には、配線長が短い方が、配線抵抗が小さい。したがって、静電放電による電荷は、回路素子(内部回路)13よりも静電放電保護回路42に流れやすい。そのため、回路素子(内部回路)13の静電破壊を抑制できる。

また、図5に示す例のように、静電放電保護回路42が、貫通電極53から最も小さい配線抵抗で接続される回路であれば、静電放電による電荷は、他の回路素子(内部回路)13よりも静電放電保護回路42に流れやすい。そのため、回路素子(内部回路)13の静電破壊を抑制できる。

なお、図5に示す例のように、同一経路上に静電放電保護回路42と回路素子(内部回路)13がある場合には、静電放電保護回路42が、貫通電極53から最も短い配線長で接続される回路であれば、静電放電による電荷は、他の回路素子(内部回路)13よりも静電放電保護回路42に流れやすい。そのため、回路素子(内部回路)13の静電破壊を抑制できる。

〔変形例1〕
図7は、貫通電極と静電放電保護回路及び内部回路との配置関係の他の一例を示す平面図である。

図7において、静電放電保護回路42と貫通電極53との配線長Daは、回路素子(内部回路)13と貫通電極53との配線長Dbよりも短い。図7に示す例のように、配線幅が同一である場合には、配線長が短い方が、配線抵抗が小さい。したがって、静電放電による電荷は、回路素子(内部回路)13よりも静電放電保護回路42に流れやすい。そのため、回路素子(内部回路)13の静電破壊を抑制できる。

また、図7に示す例のように、静電放電保護回路42が、貫通電極53から最も小さい配線抵抗で接続される回路であれば、静電放電による電荷は、他の回路素子(内部回路)13よりも静電放電保護回路42に流れやすい。そのため、回路素子(内部回路)13の静電破壊を抑制できる。

なお、図7に示す例のように、配線幅が同一である場合には、静電放電保護回路42が、貫通電極53から最も短い配線長で接続される回路であれば、静電放電による電荷は、他の回路素子(内部回路)13よりも静電放電保護回路42に流れやすい。そのため、回路素子(内部回路)13の静電破壊を抑制できる。

〔変形例2〕
図8は、貫通電極と静電放電保護回路及び内部回路との配置関係の他の一例を示す平面図である。図9は、貫通電極と静電放電保護回路の断面構造を説明するための模式図である。図9は、図8のx〜x’における断面図である。図8及び図9に示す例は、貫通電極が、静電放電保護回路を構成する素子の一部を貫通している例である。

図8及び図9に示す例では、N拡散領域105を貫通するように貫通電極53が形成されている。したがって、静電放電保護回路42と貫通電極53との配線長Daは0とみなすことができる。よって、図8に示す例においても、静電放電保護回路42と貫通電極53との配線長Daは、回路素子(内部回路)13と貫通電極53との配線長Dbよりも短い。

図8及び図9に示す例では、静電放電保護回路42が、貫通電極53から最も小さい配線抵抗で接続される回路となる。したがって、静電放電による電荷は、他の回路素子(内部回路)13よりも静電放電保護回路42に流れやすい。そのため、回路素子(内部回路)13の静電破壊を抑制できる。

2.半導体装置の製造方法
図1〜図9を用いて説明した半導体装置は、静電放電保護回路42と貫通電極53との配線抵抗が、回路素子13と貫通電極53との配線抵抗よりも小さくなるように配置配線情報を決定し、配置配線情報に基づいて半導体装置を製造することにより実現することができる。

また、静電放電保護回路42と貫通電極53との配線長が、回路素子13と貫通電極53との配線長よりも短くなるように配置配線情報を決定し、配置配線情報に基づいて半導体装置を製造することにより実現することができる。

貫通電極53と静電放電保護回路42との配置関係を規定した設計セルを用意し、設計セルの配置を決定することにより、配置配線情報を決定してもよい。

図10(A)及び図10(B)は、レイアウトソフトで用いる設計セルの一例を示す平面図である。図10(A)は、貫通電極53と静電放電保護回路42とが重ならない位置に配置されている場合の設計セル200を、図10(B)は、静電放電保護回路42のN拡散領域を貫通するように貫通電極53が形成されている場合の設計セル201を示す。

貫通電極53と静電放電保護回路42との配置関係を規定した設計セルを予め用意しておくことにより、静電放電保護回路42と貫通電極53との配線抵抗が、回路素子13と貫通電極53との配線抵抗よりも小さくなるように配置配線情報を決定したり、静電放電保護回路42と貫通電極53との配線長が、回路素子13と貫通電極53との配線長よりも短くなるように配置配線情報を決定したりすることが容易となる。

図11は、配置配線情報を決定する手法の一例を示すフローチャートである。なお、図11に示す例では、例えば設計セル200と設計セル201のように、設計セルの種類が複数ある場合について説明する。

まず、半導体基板上における貫通電極の位置座標を決定する(ステップS100)。次に、その位置座標において使用する設計セルを決定する(ステップS102)。例えば、設計セル200と設計セル201のいずれを使用するかを決定する。次に、ステップS100で決定した貫通電極の位置座標に基づいて、ステップS102で決定した設計セルの配置を決定する(ステップS104)。ステップS104では、設計セルを所与の角度だけ回転させる等をして、設計セルの配置を決定する。

図11を用いて説明した配置配線情報を決定する手法は、例えば自動配置配線ソフトウェアにおいて利用してもよい。

なお、本発明は本実施の形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。

本発明は、実施の形態で説明した構成と実質的に同一の構成(例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成)を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。

例えば、本実施の形態においては、外部端子VDD、VSS、Pin1、Pin2を含む例について説明したが、他の入力端子や出力端子、制御端子等の外部端子を含んでもよい。

また、静電放電保護回路が複数の保護素子から構成され、複数の保護素子が異なる接続点で接続されている場合には、貫通電極から最寄りの接続点までの配線の長さを配線長としてもよい。

本実施の形態に係る半導体装置の内部構造を説明するための模式図。 貫通電極の構成の一例を説明するための模式図。 本実施の形態に係る半導体装置の回路図。 図4(A)及び図4(B)は、本実施の形態に係る半導体装置の断面構造を説明するための模式図。 貫通電極と静電放電保護回路及び内部回路との配置関係の一例を示す平面図。 静電放電保護回路の断面構造を説明するための模式図。 貫通電極と静電放電保護回路及び内部回路との配置関係の他の一例を示す平面図。 貫通電極と静電放電保護回路及び内部回路との配置関係の他の一例を示す平面図。 貫通電極と静電放電保護回路の断面構造を説明するための模式図。 図10(A)及び図10(B)は、設計セルの一例を示す平面図。 配置配線情報を決定する手法の一例を示すフローチャート。

符号の説明

10 半導体基板、11 半導体層、12 配線層、13 内部回路、20 半導体基板、21 半導体層、22 配線層、23 内部回路、41〜44 静電放電保護回路、51〜53 貫通電極、54 電極、60 配線、70 パッケージ基板、71 モールド樹脂、81 接着材、101 P−well、102 P拡散領域、103,104 N拡散領域(ソース)、105 N拡散領域(ドレイン)、106,107 ポリシリコン層(ゲート)、108,109 配線、110 コンタクトホール、200,201 設計セル、VDD,VSS,Pin1,Pin2 外部端子

Claims (8)

  1. 複数の半導体基板を積層して含む半導体装置であって、
    前記半導体基板のうち所与の半導体基板を貫通し、前記半導体装置の外部端子と電気的に接続する貫通電極と、
    前記所与の半導体基板に設けられた回路素子と、静電放電保護回路とを含み、
    前記静電放電保護回路と前記貫通電極との配線抵抗が、前記回路素子と前記貫通電極との配線抵抗よりも小さいことを特徴とする半導体装置。
  2. 請求項1に記載の半導体装置において、
    前記静電放電保護回路が、前記所与の半導体基板において、前記貫通電極から最も小さい配線抵抗で接続されることを特徴とする半導体装置。
  3. 複数の半導体基板を積層して含む半導体装置であって、
    前記半導体基板のうち所与の半導体基板を貫通し、前記半導体装置の外部端子と電気的に接続する貫通電極と、
    前記所与の半導体基板に設けられた回路素子と、静電放電保護回路とを含み、
    前記静電放電保護回路と前記貫通電極との配線長が、前記回路素子と前記貫通電極との配線長よりも短いことを特徴とする半導体装置。
  4. 請求項3に記載の半導体装置において、
    前記静電放電保護回路が、前記所与の半導体基板において、前記貫通電極から最も短い配線長で接続されることを特徴とする半導体装置。
  5. 請求項1乃至4のいずれかに記載の半導体装置において、
    前記貫通電極は、前記静電放電保護回路を構成する素子の一部を貫通していることを特徴とする半導体装置。
  6. 複数の半導体基板を積層し、
    前記半導体基板のうち所与の半導体基板を貫通し、前記半導体装置の外部端子と電気的に接続する貫通電極と、
    前記所与の半導体基板に設けられた回路素子と、静電放電保護回路とを含む半導体装置の製造方法であって、
    前記静電放電保護回路と前記貫通電極との配線抵抗が、前記回路素子と前記貫通電極との配線抵抗よりも小さくなるように配置配線情報を決定し、前記配置配線情報に基づいて前記半導体装置を製造することを特徴とする半導体装置の製造方法。
  7. 複数の半導体基板を積層し、
    前記半導体基板のうち所与の半導体基板を貫通し、前記半導体装置の外部端子と電気的に接続する貫通電極と、
    前記所与の半導体基板に設けられた回路素子と、静電放電保護回路とを含む半導体装置の製造方法であって、
    前記静電放電保護回路と前記貫通電極との配線長が、前記回路素子と前記貫通電極との配線長よりも短くなるように配置配線情報を決定し、前記配置配線情報に基づいて前記半導体装置を製造することを特徴とする半導体装置の製造方法。
  8. 請求項6及び7のいずれかに記載の半導体装置の製造方法において、
    前記貫通電極と前記静電放電保護回路との配置関係を規定した設計セルを用意し、前記設計セルの配置を決定することにより、前記配置配線情報を決定することを特徴とする半導体装置の製造方法。
JP2008307493A 2008-12-02 2008-12-02 半導体装置及び半導体装置の製造方法 Pending JP2010135391A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008307493A JP2010135391A (ja) 2008-12-02 2008-12-02 半導体装置及び半導体装置の製造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008307493A JP2010135391A (ja) 2008-12-02 2008-12-02 半導体装置及び半導体装置の製造方法
US12627510 US8247841B2 (en) 2008-12-02 2009-11-30 Semiconductor device and method for manufacturing semiconductor device

Publications (1)

Publication Number Publication Date
JP2010135391A true true JP2010135391A (ja) 2010-06-17

Family

ID=42222016

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008307493A Pending JP2010135391A (ja) 2008-12-02 2008-12-02 半導体装置及び半導体装置の製造方法

Country Status (2)

Country Link
US (1) US8247841B2 (ja)
JP (1) JP2010135391A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014131007A (ja) * 2012-11-28 2014-07-10 Renesas Electronics Corp 半導体集積回路
WO2014203803A1 (ja) * 2013-06-21 2014-12-24 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
JP2015500992A (ja) * 2011-12-05 2015-01-08 アドバンスド マイクロセンサーズ コーポレーション 磁界検知装置及び方法
JP2018014524A (ja) * 2012-11-28 2018-01-25 ルネサスエレクトロニクス株式会社 半導体集積回路

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2969818A1 (fr) * 2010-12-22 2012-06-29 St Microelectronics Sa Structure tridimensionnelle intégrée
US8816383B2 (en) * 2012-07-06 2014-08-26 Invensas Corporation High performance light emitting diode with vias

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5886756A (en) * 1981-11-18 1983-05-24 Nec Corp Semiconductor device
JPH0586216A (ja) * 1991-09-27 1993-04-06 Tonen Chem Corp 多孔性プラスチツクフイルムの製造方法
JP2002170929A (ja) * 2000-11-29 2002-06-14 Fujitsu Ltd 半導体装置
JP2006019352A (ja) * 2004-06-30 2006-01-19 Nec Electronics Corp 半導体装置
JP2007294746A (ja) * 2006-04-26 2007-11-08 Matsushita Electric Ind Co Ltd 半導体パッケージ及び半導体パッケージの製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6034514Y2 (ja) 1982-08-06 1985-10-15
US6495442B1 (en) * 2000-10-18 2002-12-17 Magic Corporation Post passivation interconnection schemes on top of the IC chips
US6727533B2 (en) 2000-11-29 2004-04-27 Fujitsu Limited Semiconductor apparatus having a large-size bus connection
JPWO2005086216A1 (ja) 2004-03-09 2008-01-24 独立行政法人科学技術振興機構 半導体素子及び半導体素子の製造方法
US7218492B2 (en) * 2004-09-17 2007-05-15 Electronic Polymers, Inc. Devices and systems for electrostatic discharge suppression
JP2007049103A (ja) 2005-08-05 2007-02-22 Zycube:Kk 半導体チップおよびその製造方法、ならびに半導体装置
US8253230B2 (en) * 2008-05-15 2012-08-28 Micron Technology, Inc. Disabling electrical connections using pass-through 3D interconnects and associated systems and methods
US8035224B2 (en) * 2008-11-14 2011-10-11 Infineon Technologies Ag Semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5886756A (en) * 1981-11-18 1983-05-24 Nec Corp Semiconductor device
JPH0586216A (ja) * 1991-09-27 1993-04-06 Tonen Chem Corp 多孔性プラスチツクフイルムの製造方法
JP2002170929A (ja) * 2000-11-29 2002-06-14 Fujitsu Ltd 半導体装置
JP2006019352A (ja) * 2004-06-30 2006-01-19 Nec Electronics Corp 半導体装置
JP2007294746A (ja) * 2006-04-26 2007-11-08 Matsushita Electric Ind Co Ltd 半導体パッケージ及び半導体パッケージの製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015500992A (ja) * 2011-12-05 2015-01-08 アドバンスド マイクロセンサーズ コーポレーション 磁界検知装置及び方法
JP2014131007A (ja) * 2012-11-28 2014-07-10 Renesas Electronics Corp 半導体集積回路
US8994110B2 (en) 2012-11-28 2015-03-31 Renesas Electronics Corporation Semiconductor integrated circuit with TSV bumps
US9305891B2 (en) 2012-11-28 2016-04-05 Renesas Electronics Corporation Semiconductor integrated circuit with TSV bumps
JP2018014524A (ja) * 2012-11-28 2018-01-25 ルネサスエレクトロニクス株式会社 半導体集積回路
WO2014203803A1 (ja) * 2013-06-21 2014-12-24 ピーエスフォー ルクスコ エスエイアールエル 半導体装置

Also Published As

Publication number Publication date Type
US20100133678A1 (en) 2010-06-03 application
US8247841B2 (en) 2012-08-21 grant

Similar Documents

Publication Publication Date Title
US7280329B2 (en) Integrated circuit device having input/output electrostatic discharge protection cell equipped with electrostatic discharge protection element and power clamp
US6031257A (en) Semiconductor integrated circuit device
US6927156B2 (en) Apparatus and method extending flip-chip pad structures for wirebonding on low-k dielectric silicon
US7598617B2 (en) Stack package utilizing through vias and re-distribution lines
US6489689B2 (en) Semiconductor device
US7074696B1 (en) Semiconductor circuit module and method for fabricating semiconductor circuit modules
US7304373B2 (en) Power distribution within a folded flex package method and apparatus
US20100237386A1 (en) Electrostatic discharge structure for 3-dimensional integrated circuit through-silicon via device
US7763964B2 (en) Semiconductor device and semiconductor module using the same
US7205613B2 (en) Insulating substrate for IC packages having integral ESD protection
US6717270B1 (en) Integrated circuit die I/O cells
US5703747A (en) Multichip semiconductor structures with interchip electrostatic discharge protection, and fabrication methods therefore
US20060231938A1 (en) Structure for stacking an integrated circuit on another integrated circuit
US6858885B2 (en) Semiconductor apparatus and protection circuit
US20080197491A1 (en) Semiconductor device and method for producing the same
US20050161835A1 (en) Semiconductor integrated circuit having connection pads over active elements
US20040017008A1 (en) Semiconductor device
US20090008758A1 (en) Use of discrete conductive layer in semiconductor device to re-route bonding wires for semiconductor device package
US20060273463A1 (en) Semiconductor device and mounting structure thereof
US20070080442A1 (en) Semiconductor module having a coupling substrate, and methods for its production
JP2007194444A (ja) 積層型半導体装置
WO2012023394A1 (ja) Esd保護デバイス
US20070057357A1 (en) System in package (SIP) structure
US6992356B2 (en) Semiconductor device
JP2005210106A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100329

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20101201

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110105

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110222

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20111019