JP3584693B2

JP3584693B2 - 半導体集積回路

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Publication number: JP3584693B2
Application number: JP23992197A
Authority: JP
Inventors: 浩司市川; 秀昭石原; 裕志藤井; 前鶴田
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1996-09-18
Filing date: 1997-09-04
Publication date: 2004-11-04
Anticipated expiration: 2017-09-04
Also published as: JPH10150148A

Description

【０００１】
【発明の属する技術分野】
本発明は、例えばＣＰＵ、メモリといった電子回路を、その機能ブロック毎に半導体基板上に形成した半導体集積回路に関し、詳しくは、これら各機能ブロックの動作によって生じる電源ノイズが外部に漏れるのを防止するのに好適な半導体集積回路に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】
一般に、半導体集積回路（以下、単にＩＣともいう）は、図７（ａ）に示すように、電子回路を機能単位で構成した複数の機能ブロック５２（図では１個のみを示す）と、各機能ブロック５２に対して外部から電源供給及び信号入出力を行なうための複数のパッド部５４と、各パット部５４と各機能ブロック５２とを接続する電源供給及び信号入出力用の配線５６（図では電源配線のみを示す）とを、半導体基板５８に形成し、これをＩＣパッケージ内に収納することにより作製される。
【０００３】
また、半導体基板５８内の各機能ブロック５２に対して、外部から電源供給及び信号の入出力を行なえるようにするために、各パッド部５６は、ボンディングワイヤ６０を介して、ＩＣの入出力端子となるリードフレーム６２（図は電源供給用のみを示す）に接続される。
【０００４】
そして、こうしたＩＣを、プリント配線基板等に組付けて他の回路と共に使用する際には、通常、電源供給用のリードフレーム６２間に、バイパスコンデンサＣｏが外付けされる。これは、ＩＣに供給される電源変動を抑えて、内部回路の誤動作を防止するためである。
【０００５】
しかし、このように半導体集積回路に外付けされるバイパスコンデンサＣｏでは、半導体集積回路外部での電源変動はある程度抑えることができるものの、半導体集積回路内部で生じる電源変動は抑えることができず、この電源変動に伴い生じる内部回路の誤動作，ノイズの発生といった問題については解決することはできなかった。
【０００６】
つまり、ＩＣ内では、内部回路を構成するトランジスタのオン・オフ過渡時に生じる電流変化によって、電源配線の電位（電源電位）が変動する。例えば、図８に示すように、内部回路がクロック信号に同期して動作する場合、電源電位は、そのクロック信号に同期して、クロック信号の立上がり及び立下がり時に変動する。そして、この電源電位の変動は、電源ノイズとなり、クロック信号の周波数（内部回路の動作周波数）の数百倍から数千倍の周波数帯域まで影響を及ぼす。
【０００７】
これに対して、ＩＣに外付けされるバイパスコンデンサＣｏの等価回路は、図７（ｂ）に示す如く、キャパシタンス成分、インダクタンス成分、リアクタンス成分からなり、高周波域ではキャパシタンス成分ではなく、インダクタンス成分が支配的になり、インピーダンスが高くなってしまう。この結果、ＩＣに外付けしたバイパスコンデンサＣｏでは、ＩＣの内部回路の動作によって生じる電源ノイズを充分吸収することができない。
【０００８】
一方、バイパスコンデンサＣｏに周波数特性がよい（つまりインダクタンス成分の小さい）コンデンサを使用すれば、ＩＣから外部の電源ラインに漏れ出す電源ノイズを吸収できるが、リードフレーム６２やボンディングワイヤ６０にはインダクタンス成分が存在し、高周波ノイズに対するインピーダンスが高くなるため、バイパスコンデンサＣｏによってＩＣ内で発生した電源ノイズを吸収することはできない。この結果、ＩＣ内で発生した電源ノイズは、信号入出力用のパッド部から外部に漏れ出すようになり、ＩＣが高周波ノイズの発生源となってしまうことになる。
【０００９】
つまり、図９（ａ）、（ｂ）に示す如く、一般に、ＩＣにおいては、入力用のパッド部５４ａ，出力用のパッド部５４ｂには、夫々、正の電源配線側に設けられたハイサイドスイッチ（図ではｐチャネルのＭＯＳＦＥＴ）Ｔｉｎ１，Ｔｏｕｔ１と、負の電源配線側に設けられたローサイドスイッチ（図ではｎチャネルのＭＯＳＦＥＴ）Ｔｉｎ２，Ｔｏｕｔ２とからなる入・出力回路が設けられることから、電源配線に重畳された高周波ノイズは、入・出力回路において各スイッチを構成するトランジスタの寄生容量ｃによって、各パット部５４ａ，５４ｂから外部に漏れ出してしまうのである。
【００１０】
また、ＩＣ内で発生した電源ノイズは、ＩＣを構成する各機能ブロックの動作にも影響を与え、各機能ブロックが誤動作してしまうことがある。特に、アナログ回路とデジタル回路とを混載したＩＣでは、デジタル回路部分のスイッチング動作によって生じた電源ノイズがアナログ回路の動作に影響を与えることになるため、ＩＣの特性の劣化が避けられない。
【００１１】
従って、こうした問題を解決するには、ＩＣ内で電源電位の変動を抑える必要がある。
一方、特開昭６０−１６１６５５号公報には、ＩＣ内の電源配線を一方の電極とし、この電源配線に沿って形成した拡散層を他方の電極として、正負の電源配線間に容量を持たせ、バイパスコンデンサの一部を構成することが提案されている。そして、この提案の装置によれば、ＩＣ内の電源配線に直接バイパスコンデンサを設けることができるので、電源電位の変動（つまり電源ノイズ）を、ある程度抑えることができる。
【００１２】
しかし、この提案の装置のように、ＩＣ内の電源配線に沿って単にバイパスコンデンサを設けただけでは、ＩＣ内での電源ノイズを確実に防止することはできず、ＩＣから外部に高周波ノイズが漏れ出すとか、ＩＣ内の回路が誤動作するといった上記問題を十分に解決することはできない。
【００１３】
つまり、既述したように、ＩＣにおいては、一般に、ＣＰＵブロック、発振回路ブロック、メモリブロック、入出力インタフェイスブロック等、多くの機能ブロックが、それぞれ分散して半導体基板上に配置される。そして、これら各機能ブロックは、夫々、電源ノイズの発生源となる。このため、ＩＣ内の電源配線に沿った位置にバイパスコンデンサを形成しただけでは、電源ノイズが生じた機能ブロックからみれば容量は分布定数的に分散していることになり、結局、電源配線のインピーダンスが影響するため、電源ノイズを十分に吸収することができない。従って、このような場合、ある機能ブロックで発生した電源ノイズが、電源配線或は信号配線を介して、他の機能ブロックに入力され、この機能ブロックの動作に影響を与えることになる。
【００１４】
また、電源配線に設けるバイパスコンデンサの容量を充分大きくすれば、電源ノイズの発生を抑えることができるが、この場合、電源ノイズのレベルに必要な容量を得るためには電源配線のインピーダンスの影響を考慮して容量を増やす必要がある。従って、必要以上の容量を形成しなければならず、これによって欠陥の発生率が高まり、バイパスコンデンサの容量を大きくするには、歩留りが悪くなる。
【００１５】
即ち、ＩＣの信頼性を確保しつつ、電源配線にバイパスコンデンサを設けて、電源ノイズを低減するには、必要な場所に必要な容量のコンデンサを設ける必要があり、上記提案の装置のように、ただ漫然とバイパスコンデンサを設けただけでは実現できない。
【００１６】
本発明は、こうした問題に鑑みなされたもので、複数の機能ブロックを内蔵した半導体集積回路において、半導体集積回路の信頼性を低下させることなく、半導体集積回路内で発生する電源ノイズを確実に抑制できるようにすることを目的とする。
【００１７】
【課題を解決するための手段】
かかる目的を達成するためになされた請求項１に記載の発明は、電子回路を機能単位で構成した複数の機能ブロックと各機能ブロックに電源供給するための電源配線と各機能ブロックに信号を入出力するための信号配線とを半導体基板に形成してなる半導体集積回路において、各機能ブロック毎に、電源配線に接続されるバイパスコンデンサを設けると共に、このバイパスコンデンサを、機能ブロックの近傍又はその内部に電源配線とは異なる電極を用いて形成し、しかも、そのバイパスコンデンサの容量値には、当該機能ブロックの電流特性に応じて、当該機能ブロックにて生じる電流変化をＩ、この電流変化によって生じる電圧変動の単位時間当たりの許容値をｄＶ／ｄｔ、としたとき、「Ｉ＝Ｃｘ・ｄＶ／ｄｔ」を満足し得る容量値Ｃｘ以上の値を設定してなることを特徴とする。
【００１８】
従って、本発明（請求項１）の半導体集積回路によれば、バイパスコンデンサを各機能ブロックの近傍又は内部にて、電源配線とは異なる電極を用いて設けているため、電源ノイズ発生源である機能ブロックに対して配線インピーダンスを極力抑えた状態にてバイパスコンデンサを接続することができる。これにより、各機能ブロックにて生じた電源ノイズを確実に吸収することができる。
【００１９】
このため、各機能ブロックから電源配線或は信号配線を通って他の機能ブロックに電源ノイズ（高周波ノイズ）が入力されることはなく、各機能ブロックは、電源ノイズの影響を受けることなく、常に正常動作することができる。また、このように各機能ブロックから電源ノイズが出力されることがないので、電源配線或は信号配線を介してＩＣから外部に高周波ノイズが漏れ出すこともない。従って、本発明によれば、高周波ノイズを発生することなく、且つ安定した動作特性を有する半導体集積回路を実現できる。
【００２０】
また、各機能ブロック毎に設けられるバイパスコンデンサの容量は、各機能ブロックの動作によって生じる電源ノイズを吸収するのに要する容量に制限されることから、この容量が不必要に大きくなって、半導体集積回路の信頼性が低下するのも防止できる。
【００２１】
つまり、既述したように、半導体集積回路において、電源配線を一方の電極としてコンデンサを形成する場合には、必要以上に容量を形成しなければならず、不良品が発生し易くなる。しかし、本発明では、インピーダンスを極力抑えた状態にてバイパスコンデンサを機能ブロックに接続できるため、バイパスコンデンサの容量が不必要に大きくなって、不良品の発生率が増加するのを防止できる。
そして、特に、本発明において、各機能ブロック毎に設けられるバイパスコンデンサの容量値には、機能ブロックの電流特性に応じて、機能ブロックにて生じる電流変化をＩ、この電流変化によって生じる電圧変動の単位時間当たりの許容値をｄＶ／ｄｔ、としたとき、「Ｉ＝Ｃｘ・ｄＶ／ｄｔ」を満足し得る容量値Ｃｘ以上の値が設定されることから、バイパスコンデンサの容量値を、必要最小限に抑えることができる。
【００２２】
従って、本発明によれば、高周波ノイズを発生することなく常に安定して動作する半導体集積回路を、歩留りを低下させることなく生産できることになり、こうした半導体集積回路の生産性を向上することもできる。
次に、請求項２に記載の発明では、バイパスコンデンサを、各機能ブロック間の配線領域に設けている。各機能ブロック間の配線領域下には、ＭＯＳトランジスタやＲＯＭ等の半導体素子は形成されず、素子を形成する上では空き領域となる。そして、この空き領域にバイパスコンデンサを形成するようにしているため、集積回路としての面積をほとんど増加させることなくバイパスコンデンサを設けることができる。また、空き領域を利用するために、配置位置、大きさを自由に設定できる。
【００２３】
即ち、半導体基板に形成された電源配線にバイパスコンデンサを接続するには、上記従来公報に開示された装置のように、電源配線に沿って拡散層を形成することにより、電源配線を電極とするバイパスコンデンサを構成することもできる。しかし、このようにバイパスコンデンサを拡散層にて構成した場合、バイパスコンデンサは、半導体基板において、電源配線が形成された電源配線領域にしか構成することができず、バイパスコンデンサの配置位置が制限されてしまう。
【００２４】
また、この場合、通常の電源配線領域だけで必要な容量を確保するのは困難であり、本発明のように、バイパスコンデンサの容量を各機能ブロックの電流特性に応じて設定するには、電源配線領域を増やして、その容量を確保しなければならないことが考えられる。そしてこのように電源配線領域を増やすには、半導体基板の面積を大きくする必要があり、半導体集積回路の大型化・コストアップを招く。
【００２５】
つまり、上記従来公報に開示された装置のようにバイパスコンデンサを拡散層にて構成した場合には、必要な容量のバイパスコンデンサを必要な場所に構成することが難しく、回路設計上の自由度が小さいのである。
これに対して、本発明（請求項２）では、バイパスコンデンサを、配線領域に形成していることから、バイパスコンデンサの配置位置を自由に選択することが可能になり、その容量を確保するために、半導体基板の面積を大きくする必要がない。
【００２６】
従って、本発明によれば、半導体集積回路内の各機能ブロック毎に、必要な容量のバイパスコンデンサを、必要な場所に容易に構成することができるようになり、回路設計上の自由度を向上できる。
なお、このようにバイパスコンデンサを配線領域に形成するには、請求項３に記載のように、バイアスコンデンサを２層のポリシリコン層にて構成すればよい。そして、このようにすれば、バイパスコンデンサを拡散層にて構成した場合に比べて、バイパスコンデンサの配置位置及びその容量を設定する際の自由度を高めることができ、設計時の作業性を向上することもできる。また、容量を確保するために電源配線領域を増やす必要もないため、半導体基板の大型化，延いてはＩＣのコストアップを招くこともない。
次に、請求項４及び請求項５に記載の発明では、バイパスコンデンサが設けられる機能ブロックには、発振回路ブロックあるいは入出力インタフェイスブロックが含まれる。本願発明者らの測定によると、これらの機能ブロックによる電源ノイズがかなり大きいことがわかった。従って、これらの機能ブロックにバイパスコンデンサを設けることで確実に電源ノイズの放出を防止することができる。
【００２７】
【発明の実施の形態】
以下に本発明の実施例を図面と共に説明する。
まず図１は、本実施例の半導体集積回路（ＩＣ）の半導体基板２の構成を表わす説明図である。
【００２８】
図１に示すように、半導体基板２には、所定の信号処理機能を有する４種類の機能ブロック（例えば、ＣＰＵブロック、発振回路ブロック、メモリブロック、入出力インタフェイスブロック）４ａ，４ｂ，４ｃ，４ｄが、夫々、分散して形成されると共に、これら各機能ブロック４ａ〜４ｄに電源を供給するための正・負の電源配線６ａ，６ｂ、各機能ブロック４ａ〜４ｄに制御信号やデータ信号等の各種信号を入出力するための多数の信号配線８、電源配線６ａ，６ｂに外部から電源を供給するための電源供給用のパッド部１０ａ，１０ｂ、及び、各信号配線８に外部から信号を入出力するための信号入出力用の多数のパッド部１２（図では１個のみを示す）が形成されている。
【００２９】
尚、これら各パッド部１０ａ，１０ｂ，１２には、図７に示した従来のＩＣと同様、図示しないボンディングワイヤを介して、夫々、ＩＣの電源端子及び信号の入出力端子となるリードフレームに接続される。
また、本実施例では、各機能ブロック４ａ〜４ｄの近傍又はその内部に位置する電源配線６ａ，６ｂ間に、夫々、各機能ブロック４ａ〜４ｄの電流特性に応じて設定された容量を有するバイパスコンデンサＣａ，Ｃｂ，Ｃｃ，Ｃｄが設けられている。
【００３０】
このバイパスコンデンサＣａ〜Ｃｄは、図２に示すように、半導体基板２の各機能ブロック４ａ〜４ｂの近傍又はその内部の半導体基板２上に、２層の多結晶珪素層（ポリシリコン層）２１，２２を形成することにより構成されている。
即ち、図２は、半導体基板２として、ｎ⁻ 型単結晶シリコン基板を用い、その基板２に、Ｐ⁻ 型ウエル２４，一対のｎ^＋型拡散層２５を形成すると共に、酸化膜２６を積層し、その上にゲートとなるポリシリコン層２７及び酸化膜２８を形成することにより構成したｎチャネルＭＯＳＦＥＴと共に、半導体基板２上にバイパスコンデンサＣａ〜Ｃｄを構成した場合の半導体基板２の断面図を表わす。そして、この図２に示す如く、各バイパスコンデンサＣａ〜Ｃｄは、半導体基板２上に形成された酸化膜２６の上に、一方のコンデンサ電極となるポリシリコン層２２を形成し、更にその上に酸化膜２９を形成した後、他方のコンデンサ電極となるポリシリコン層２１を形成することにより構成され、これらコンデンサ電極を構成するポリシリコン層２１，２２は、絶縁層３０を介して、その上部に形成されたアルミニウム層からなる正負の電源配線６ａ，６ｂに接続される。
【００３１】
尚、図２において、電源配線６ａ，６ｂの上部には絶縁層３０を介してアルミニウム層からなる信号配線８が形成されている。また、電源配線６ａ，６ｂと同じ位置に形成された他のアルミニウム層は、ＦＥＴのドレイン及びソースに接続された機能ブロック内の信号配線３２を表わす。
【００３２】
また、バイパスコンデンサＣａ〜Ｃｄは、図２に示すポリシリコン層２１ａ及びｎ^＋型半導体層２２ｂからなる、所謂ＭＯＳ容量にて形成するようにしてもよい。尚、ポリシリコン層２１ａと対向する電極となるｎ^＋型半導体層はＲＯＭ（ＲｅａｄＯｎｌｙＭｅｍｏｒｙ）を形成するためのイオン注入と同時に形成することができる。
【００３３】
次に、上記各バイパスコンデンサＣａ〜Ｃｄの容量は、対応する機能ブロック４ａ〜４ｄ毎に、以下のように設定される。
即ち、各機能ブロック４ａ〜４ｄは、クロック信号に同期して動作するため、各機能ブロック４ａ〜４ｄ近傍の電源配線６ａ，６ｂ間では、その動作に同期して電圧降下が生じ、図８に示したように、電源電位が規定の電位より下降する。これは各機能ブロック４ａ〜４ｄがクロック信号に同期して動作したときに、クロック信号の変異点で電流が集中的に消費されるためであり、この電流変化が電源ノイズ（高周波ノイズ）の発生源となる。従って、この電流変化によるノイズを低減するためには、バイパスコンデンサＣａ〜Ｃｄの容量を、各機能ブロック４ａ〜４ｄで消費される電流量を供給できる容量値にすればよい。つまり、各バイパスコンデンサＣａ〜Ｃｄは、容量値をＣｘ，電源電圧をＶとすれば、電源電圧の変動時に、「Ｉ＝Ｃｘ・ｄＶ／ｄｔ」の電流を各機能ブロック４ａ〜４ｄに供給できる。そこで、本実施例では、回路設計時に、各機能ブロック４ａ〜４ｄで消費される電流を見積り、この電流変化によって生じる電圧変動を抑制するのに必要な容量値を算出し、各バイパスコンデンサＣａ〜Ｃｄをこの容量値に設定している。
【００３４】
なお、バイパスコンデンサＣａ〜Ｃｄは、この容量値を確保するために、各機能ブロック４ａ〜４ｄ近傍又はその内部の電源配線６ａ，６ｂ間に形成した複数のコンデンサにて構成され、これら各コンデンサの合成容量にて、必要な容量値を確保している。
【００３５】
また、本願発明者らが調べたところ、機能ブロックとして発振回路ブロックと入出力インタフェイスブロックは、特に電圧変動が大きく、電源ノイズレベルが大きいことが判明した。従って、発振回路ブロックと入出力インタフェイスブロックとにバイパスコンデンサを設けるようにすれば、かなりの電源ノイズを抑制することができる。
【００３６】
以上説明したように、本実施例の半導体集積回路においては、半導体基板２に形成される機能ブロック４ａ〜４ｄ毎に、その機能ブロック４ａ〜４ｄの電流特性に応じた容量値を有するバイパスコンデンサＣａ〜Ｃｄを設けるようにしている。このため、各機能ブロック４ａ〜４ｄの動作によって生じる周期的な電流変化によって、電源配線６ａ，６ｂに電源ノイズが発生するのを防止でき、この電源ノイズによって他の機能ブロックが誤動作するのを防止できる。
【００３７】
つまり、図３（ａ）に示す如く、電源配線を一方の電極として電源配線に沿うようにバイパスコンデンサを形成した場合には、容量は分布定数的に分散しており、電源配線のインピーダンス成分も大きく寄与するようになるため、単純に容量だけを考慮してバイパスコンデンサを形成した場合には、電源ノイズを十分に抑制することができない。従って、各機能ブロックの電流変化によって生じるノイズが電源配線６ａ，６ｂに漏れ出し、他の機能ブロックの動作に影響を与えるが、本実施例によれば、図３（ｂ）に示す如く、バイパスコンデンサを電源配線とは異なる電極にて形成し、しかも各機能ブロックの近傍またはその内部に設けるようにしているため、インピーダンス成分を極力抑えることができる。従って、各機能ブロックの電流変化によって生じたノイズが、バイパスコンデンサＣａ〜Ｃｄによって十分吸収されることから、各機能ブロックから電源配線６ａ，６ｂに漏れ出すノイズを抑制することができ、この電源ノイズによって他の機能ブロックが誤動作するのを防止できる。
【００３８】
また、このように電源配線６ａ，６ｂに発生する電源ノイズを抑制できることから、電源配線６ａ，６ｂから、ボンディングワイヤ，リードフレームを介して外部に漏れ出す電源ノイズを抑制することもできる。
例えば、図４は、バイパスコンデンサを設けた本実施例のＩＣと、バイパスコンデンサを設けていない従来のＩＣとを夫々動作させて、その電源供給用のリードフレーム間に発生した７６ＭＨｚから１０８ＭＨｚまでの周波数帯のノイズを、スペクトラムアナライザにて測定した結果を表わしているが、図４（ａ）に示す如く、コンデンサ無しの従来のＩＣにおいては、ノイズのピークが−５１．５ｄＢｍとなっているのに対し、コンデンサを設けた本実施例のＩＣにおいては、ノイズのピークが−６５．８ｄＢｍとなり、各機能ブロック毎に設けたバイパスコンデンサによって、ＩＣ内の電源配線から外部に出力されるノイズを１４ｄＢ以上も低減できることが判る。
【００３９】
尚、図４において、ノイズは２ＭＨｚ周期で大きくなっているが、これは、ＩＣの動作クロックが４ＭＨｚであり、クロック信号の立上がり及び立下がりタイミング（周波数２ＭＨｚ）に同期して、その周波数の整数倍のノイズが発生しているためである。
【００４０】
また、本実施例によれば、電源配線６ａ，６ｂに発生する電源ノイズを抑制できることから、ＩＣの信号入出力端子から外部に漏れ出す高周波ノイズを抑制することもできる。例えば、図５は、バイパスコンデンサを設けた本実施例のＩＣと、バイパスコンデンサを設けていない従来のＩＣとを夫々動作させて、ＩＣの信号入力端子，信号出力端子，電源端子から出力されるノイズレベル測定した結果を表わしているが、この測定結果からも、本実施例のように、ＩＣ内の各機能ブロック毎にバイパスコンデンサを設けることによって、ＩＣの電源端子から外部に出力される高周波ノイズを抑制できるだけでなく、信号入出力用の端子から出力される高周波ノイズを抑制できることが判る。
【００４１】
一方、ＩＣ内に設けるバイパスコンデンサの総容量値とノイズレベルとの関係を測定したところ、図６に示すような測定結果が得られた。この測定結果から判るように、容量が小さい場合には、少しの容量変化によってノイズレベルが大きく変化し、容量が大きくなるほど、容量変化に対するノイズレベルの変化割合が小さくなる。この測定結果から、バイパスコンデンサの容量値には最適値があり、その容量値に設定すれば、必要最小限の容量値にて、ノイズを最適に抑制できることが判る。
【００４２】
そして、本実施例では、各機能ブロック毎に設けるバイパスコンデンサの容量を、各機能ブロックにて消費される電流特性に応じて設定していることから、各機能ブロックの動作によって生じる電源ノイズを低減するためのバイパスコンデンサの容量が不必要に大きくなることはない。従って、半導体基板に形成するバイパスコンデンサの数を必要最小限に抑えることができ、バイパスコンデンサにおけるリーク電流の発生を抑制して、ＩＣの生産性及び信頼性を向上できる。
【００４３】
また、このように本実施例では、バイパスコンデンサＣａ〜Ｃｄを２層のポリシリコン層２１，２２にて構成しているので、バイパスコンデンサＣａ〜Ｃｄを、半導体基板上の電源配線領域に限らず、信号配線領域にも構成することができる。従って、バイパスコンデンサＣａ〜Ｃｄを拡散層にて構成した場合に比べて、バイパスコンデンサＣａ〜Ｃｄの配置位置及びその容量を設定する際の自由度を高めることができ、設計時の作業性を向上することもできる。また、容量を確保するために、電源配線領域を増やす必要もないため、半導体基板の大型化，延いてはＩＣのコストアップを招くこともない。
【００４４】
以上、本発明の一実施例について説明したが、本発明は上記実施例に限定されるものではなく、種々の態様を採ることができる。
例えば、上記実施例では、バイパスコンデンサＣａ〜Ｃｄを、２層のポリシリコン層２１，２２で構成するものとして説明したが、例えば、バイパスコンデンサＣａ〜Ｃｄの一部を拡散層にて構成し、その拡散層にて構成したコンデンサと、２層のポリシリコン層にて構成したコンデンサとの合成容量にて、バイパスコンデンサＣａ〜Ｃｄを実現するようにしてもよい。
【００４５】
また上記実施例では、半導体基板２に４個の機能ブロックを形成したＩＣについて説明したが、本発明は、複数の機能ブロックを備えたＩＣであれば、上記実施例と同様に適用して、同様の効果を得ることができる。
【図面の簡単な説明】
【図１】実施例の半導体集積回路（ＩＣ）の半導体基板の構成を表わす説明図である。
【図２】実施例の半導体基板に形成されたバイパスコンデンサの構成を説明する説明図である。
【図３】実施例のバイパスコンデンサによるノイズ低減効果を説明する説明図である。
【図４】ＩＣの電源端子から外部に漏れ出すノイズレベルを測定した測定結果を表わすグラフである。
【図５】ＩＣの電源端子，入力端子及び出力端子から外部に漏れ出すノイズレベルを測定した測定結果を表わすグラフである。
【図６】ＩＣに設けるバイパスコンデンサの総容量とノイズとの関係を測定した測定結果を表わすグラフである。
【図７】従来のＩＣの構成及びそのＩＣの電源端子に外付けされるバイパスコンデンサの等価回路を表わす説明図である。
【図８】ＩＣの電源配線に生じるノイズを説明する説明図である。
【図９】ＩＣの入出力端子から電源ノイズが出力される理由を説明する説明図である。
【符号の説明】
２…半導体基板４ａ〜４ｄ…機能ブロック６ａ，６ｂ…電源配線
８…信号配線１０ａ，１０ｂ，１２…パッド部
Ｃａ〜Ｃｄ…バイパスコンデンサ２１，２２…ポリシリコン層

Claims

電子回路を機能単位で構成した複数の機能ブロックと各機能ブロックに電源供給するための電源配線と各機能ブロックに信号を入出力するための信号配線とを半導体基板に形成してなる半導体集積回路において、
前記各機能ブロック毎に、電源配線に接続されるバイパスコンデンサを設けると共に、該バイパスコンデンサを、当該機能ブロックの近傍又はその内部に、前記電源配線とは異なる電極を用いて形成し、しかも、該バイパスコンデンサの容量値Ｃには、当該機能ブロックの電流特性に応じて、
当該機能ブロックにて生じる電流変化をＩ、この電流変化によって生じる電圧変動の単位時間当たりの許容値をｄＶ／ｄｔ、としたとき、「Ｉ＝Ｃｘ・ｄＶ／ｄｔ」を満足し得る容量値Ｃｘ以上の値を設定してなることを特徴とする半導体集積回路。