JP2003142591A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Abstract
(57)【要約】
【課題】 不要輻射ノイズの発生を防止した半導体集積
回路装置を提供すること。 【解決手段】 回路ブロック４乃至６と電源供給端子Ｖ
ｄｄ及びグランド端子Ｇｎｄとの間における電源配線２
とグランド配線３との間に第２のバイパスコンデンサ１
１を接続している。それによって、マイコン１内部で発
生した充放電電流は帰還経路Ｒによって回路ブロック４
乃至６側に帰還されるため、充放電電流が不要輻射ノイ
ズとなって電源供給端子Ｖｄｄ及びグランド端子Ｇｎｄ
からマイコン１の外部に伝搬することを防止できる。
回路装置を提供すること。 【解決手段】 回路ブロック４乃至６と電源供給端子Ｖ
ｄｄ及びグランド端子Ｇｎｄとの間における電源配線２
とグランド配線３との間に第２のバイパスコンデンサ１
１を接続している。それによって、マイコン１内部で発
生した充放電電流は帰還経路Ｒによって回路ブロック４
乃至６側に帰還されるため、充放電電流が不要輻射ノイ
ズとなって電源供給端子Ｖｄｄ及びグランド端子Ｇｎｄ
からマイコン１の外部に伝搬することを防止できる。
Description
【０００１】
【発明の属する技術分野】本発明は、それぞれ独立の電
源配線とグランド配線を有する複数の回路ブロックと、
電源配線及びグランド配線と接続され複数の回路ブロッ
クに対して共通の電源電位及びグランド電位を供給する
外部端子とを備えた半導体集積回路装置に関するもの
で、詳しくは、その不要輻射ノイズの発生防止に関す
る。
源配線とグランド配線を有する複数の回路ブロックと、
電源配線及びグランド配線と接続され複数の回路ブロッ
クに対して共通の電源電位及びグランド電位を供給する
外部端子とを備えた半導体集積回路装置に関するもの
で、詳しくは、その不要輻射ノイズの発生防止に関す
る。
【０００２】
【従来技術】この種の半導体集積回路装置として、半導
体基板上に、その内部にＣＰＵやＲＯＭ、ＲＡＭなどの
回路が設けられた回路ブロックが複数搭載されたワンチ
ップマイクロコンピュータ（マイコン）がある。
体基板上に、その内部にＣＰＵやＲＯＭ、ＲＡＭなどの
回路が設けられた回路ブロックが複数搭載されたワンチ
ップマイクロコンピュータ（マイコン）がある。
【０００３】例えば、ＣＰＵは、極めて多くのトランジ
スタによって構成されているため、これらトランジスタ
がクロック信号に同期してスイッチングを繰り返すこと
によって、マイコン内部において貫通電流が発生してし
まう。
スタによって構成されているため、これらトランジスタ
がクロック信号に同期してスイッチングを繰り返すこと
によって、マイコン内部において貫通電流が発生してし
まう。
【０００４】また、ＲＯＭやＲＡＭなども、内部にデコ
ーダバッファとして形成される大型のトランジスタを備
えているため、このトランジスタがクロック信号に同期
してスイッチングを繰り返すことによって、上記ＣＰＵ
と同様に、マイコン内部において貫通電流が発生してし
まう。
ーダバッファとして形成される大型のトランジスタを備
えているため、このトランジスタがクロック信号に同期
してスイッチングを繰り返すことによって、上記ＣＰＵ
と同様に、マイコン内部において貫通電流が発生してし
まう。
【０００５】このように、クロック信号に同期して貫通
電流が発生すると、電源やグランドのバウンス（電位の
変動）が生じ、これが不要輻射ノイズとなって外部端子
からマイコンの外部に伝搬してしまう。
電流が発生すると、電源やグランドのバウンス（電位の
変動）が生じ、これが不要輻射ノイズとなって外部端子
からマイコンの外部に伝搬してしまう。
【０００６】そこで、従来より不要輻射ノイズの発生を
防止するための対策として、各回路ブロックの内部にお
ける電源配線とグランド配線との間にそれぞれバイパス
コンデンサを配置することが行われる。
防止するための対策として、各回路ブロックの内部にお
ける電源配線とグランド配線との間にそれぞれバイパス
コンデンサを配置することが行われる。
【０００７】それによって、マイコン内部において発生
した貫通電流は、バイパスコンデンサを介した経路によ
って回路側に帰還されるため、不要輻射ノイズが外部端
子からマイコンの外部に伝搬することを阻止できる。
した貫通電流は、バイパスコンデンサを介した経路によ
って回路側に帰還されるため、不要輻射ノイズが外部端
子からマイコンの外部に伝搬することを阻止できる。
【０００８】
【発明が解決しようとする課題】しかしながら、不要輻
射ノイズの発生原因としては、上記従来技術で説明した
ような貫通電流の他に、ＣＰＵやＲＯＭ、ＲＡＭなどの
回路を構成しているトランジスタが電荷を充電及び放電
することによって生じる充放電電流がある。
射ノイズの発生原因としては、上記従来技術で説明した
ような貫通電流の他に、ＣＰＵやＲＯＭ、ＲＡＭなどの
回路を構成しているトランジスタが電荷を充電及び放電
することによって生じる充放電電流がある。
【０００９】回路ブロックの内部を貫通するように流れ
る貫通電流に対し、この充放電電流は、回路ブロック間
を循環するように流れる電流であるため、上記従来技術
では、充放電電流を回路ブロック側に帰還させることが
できず、充放電電流が不要輻射ノイズとなってマイコン
の外部端子から外部に伝搬してしまうという問題があ
る。
る貫通電流に対し、この充放電電流は、回路ブロック間
を循環するように流れる電流であるため、上記従来技術
では、充放電電流を回路ブロック側に帰還させることが
できず、充放電電流が不要輻射ノイズとなってマイコン
の外部端子から外部に伝搬してしまうという問題があ
る。
【００１０】そこで、本発明の目的は、上記問題点に鑑
み、不要輻射ノイズの発生を防止した半導体集積回路装
置を提供することにある。
み、不要輻射ノイズの発生を防止した半導体集積回路装
置を提供することにある。
【００１１】
【課題を解決するための手段】請求項１に記載の半導体
集積回路装置は、それぞれ独立の電源配線とグランド配
線を有する複数の回路ブロックと、電源配線及びグラン
ド配線と接続され複数の回路ブロックに対して共通の電
源電位及びグランド電位を供給する外部端子と、複数の
回路ブロックの内部における電源配線とグランド配線と
の間にそれぞれ設けられた第１のバイパスコンデンサと
を備えた半導体集積回路装置において、外部端子と複数
の回路ブロックとの間における電源配線とグランド配線
との間には第２のバイパスコンデンサが配置されている
ことを特徴としている。
集積回路装置は、それぞれ独立の電源配線とグランド配
線を有する複数の回路ブロックと、電源配線及びグラン
ド配線と接続され複数の回路ブロックに対して共通の電
源電位及びグランド電位を供給する外部端子と、複数の
回路ブロックの内部における電源配線とグランド配線と
の間にそれぞれ設けられた第１のバイパスコンデンサと
を備えた半導体集積回路装置において、外部端子と複数
の回路ブロックとの間における電源配線とグランド配線
との間には第２のバイパスコンデンサが配置されている
ことを特徴としている。
【００１２】請求項１に記載の発明によれば、外部端子
と複数の回路ブロックとの間における電源配線とグラン
ド配線との間に第２のバイパスコンデンサを配置してい
るため、それによって、半導体集積回路装置内部で発生
した充放電電流は第２のバイパスコンデンサによって回
路ブロック側に帰還され、充放電電流が不要輻射ノイズ
となって外部端子から半導体集積回路装置の外部に伝搬
することを防止できる。
と複数の回路ブロックとの間における電源配線とグラン
ド配線との間に第２のバイパスコンデンサを配置してい
るため、それによって、半導体集積回路装置内部で発生
した充放電電流は第２のバイパスコンデンサによって回
路ブロック側に帰還され、充放電電流が不要輻射ノイズ
となって外部端子から半導体集積回路装置の外部に伝搬
することを防止できる。
【００１３】請求項２に記載の半導体集積回路装置は、
第２のバイパスコンデンサは、外部端子よりも複数の回
路ブロック寄りに配置されていることを特徴としてい
る。
第２のバイパスコンデンサは、外部端子よりも複数の回
路ブロック寄りに配置されていることを特徴としてい
る。
【００１４】請求項２に記載の発明によれば、複数の回
路ブロック寄りに第２のバイパスコンデンサを配置して
いるため、それによって、複数の回路ブロックと第２の
バイパスコンデンサとの間の電源配線及びグランド配線
における配線インピーダンスを小さくすることができ、
より不要輻射ノイズが外部端子から半導体集積回路装置
の外部に伝搬することを防止できる。
路ブロック寄りに第２のバイパスコンデンサを配置して
いるため、それによって、複数の回路ブロックと第２の
バイパスコンデンサとの間の電源配線及びグランド配線
における配線インピーダンスを小さくすることができ、
より不要輻射ノイズが外部端子から半導体集積回路装置
の外部に伝搬することを防止できる。
【００１５】
【発明の実施の形態】以下、本発明をワンチップマイク
ロコンピュータ（マイコン）に適用した実施形態を、図
面に従って説明する。
ロコンピュータ（マイコン）に適用した実施形態を、図
面に従って説明する。
【００１６】（第１実施形態）図１に本発明の第１実施
形態に係るマイコン１内部における各回路ブロックの配
置の一例を示す。
形態に係るマイコン１内部における各回路ブロックの配
置の一例を示す。
【００１７】まず、この図１に示されるように、マイコ
ン１は、外部端子として共通の電源供給端子Ｖｄｄと共
通のグランド端子Ｇｎｄとを備えている。
ン１は、外部端子として共通の電源供給端子Ｖｄｄと共
通のグランド端子Ｇｎｄとを備えている。
【００１８】そして、これらの電源供給端子Ｖｄｄ、グ
ランド端子Ｇｎｄには、それぞれ電源配線２、グランド
配線３が接続されており、これら電源配線２とグランド
配線３との間には、３つの回路ブロック４、５、６が接
続されている。
ランド端子Ｇｎｄには、それぞれ電源配線２、グランド
配線３が接続されており、これら電源配線２とグランド
配線３との間には、３つの回路ブロック４、５、６が接
続されている。
【００１９】さらに、これら回路ブロック４乃至６の内
部においては、上記電源配線２、グランド配線３と接続
された電源配線２ｂ、グランド配線３ｂがそれぞれ設け
られており、これら電源配線２ｂとグランド配線３ｂと
の間には、３つの回路４ａ、５ａ、６ａが接続されてい
る。
部においては、上記電源配線２、グランド配線３と接続
された電源配線２ｂ、グランド配線３ｂがそれぞれ設け
られており、これら電源配線２ｂとグランド配線３ｂと
の間には、３つの回路４ａ、５ａ、６ａが接続されてい
る。
【００２０】これら回路４ａ乃至６ａは、所定の機能毎
に半導体回路によって形成された機能ブロックであり、
その機能を以下に説明する。
に半導体回路によって形成された機能ブロックであり、
その機能を以下に説明する。
【００２１】回路４ａは、例えば、ＲＯＭの機能を有す
るブロックである。尚、ＲＯＭとは、リード・オン・メ
モリのことであり、マイコン１の行うべき情報処理手順
であるところのプログラムや、定数または文字パターン
などが記憶されている。
るブロックである。尚、ＲＯＭとは、リード・オン・メ
モリのことであり、マイコン１の行うべき情報処理手順
であるところのプログラムや、定数または文字パターン
などが記憶されている。
【００２２】回路５ａは、例えば、ＲＡＭの機能を有す
るブロックである。尚、ＲＡＭとは、ランダム・アクセ
ス・メモリのことであり、マイコン１における一時記憶
用またはワークエリアとして用いられる。
るブロックである。尚、ＲＡＭとは、ランダム・アクセ
ス・メモリのことであり、マイコン１における一時記憶
用またはワークエリアとして用いられる。
【００２３】回路６ａは、例えば、ＣＰＵの機能を有す
るブロックである。尚、ＣＰＵとは、中央処理ユニット
のことであり、算術論理演算ユニットなどを内蔵し、上
記ＲＯＭに格納されたプログラムに従って一連の情報処
理などの制御動作を行う。
るブロックである。尚、ＣＰＵとは、中央処理ユニット
のことであり、算術論理演算ユニットなどを内蔵し、上
記ＲＯＭに格納されたプログラムに従って一連の情報処
理などの制御動作を行う。
【００２４】また、これらの回路４ａ乃至６ａの近傍に
おける電源配線２ｂとグランド配線３ｂとの間には、第
１のバイパスコンデンサ４ｂ、５ｂ、６ｂが接続されて
いる。
おける電源配線２ｂとグランド配線３ｂとの間には、第
１のバイパスコンデンサ４ｂ、５ｂ、６ｂが接続されて
いる。
【００２５】それによって、マイコン１の内部において
発生した貫通電流は、第１のバイパスコンデンサ４ｂ乃
至６ｂを介した経路によって回路４ａ乃至６ａ側に帰還
されるため、不要輻射ノイズが電源供給端子Ｖｄｄ及び
グランド端子Ｇｎｄからマイコン１の外部に伝搬するこ
とを阻止できる。
発生した貫通電流は、第１のバイパスコンデンサ４ｂ乃
至６ｂを介した経路によって回路４ａ乃至６ａ側に帰還
されるため、不要輻射ノイズが電源供給端子Ｖｄｄ及び
グランド端子Ｇｎｄからマイコン１の外部に伝搬するこ
とを阻止できる。
【００２６】尚、具体的には図示しないが、この第１の
バイパスコンデンサ４ｂ乃至６ｂは、電源配線２及びグ
ランド配線３がアルミニウムなどで形成されている場合
に、ポリシリコンをコンデンサ電極として、それらのコ
ンデンサ電極間に酸化膜を介することで形成されてい
る。
バイパスコンデンサ４ｂ乃至６ｂは、電源配線２及びグ
ランド配線３がアルミニウムなどで形成されている場合
に、ポリシリコンをコンデンサ電極として、それらのコ
ンデンサ電極間に酸化膜を介することで形成されてい
る。
【００２７】また、マイコン１の外部において、電源供
給端子Ｖｄｄとグランド端子Ｇｎｄとの間に、外付けの
バイパスコンデンサ１０を配置している。この外付けの
バイパスコンデンサ１０によって、マイコン１の外部で
生じる電源やグランドのバウンス（電位の変動）を抑制
することができる。
給端子Ｖｄｄとグランド端子Ｇｎｄとの間に、外付けの
バイパスコンデンサ１０を配置している。この外付けの
バイパスコンデンサ１０によって、マイコン１の外部で
生じる電源やグランドのバウンス（電位の変動）を抑制
することができる。
【００２８】ここで、本実施形態では、回路ブロック４
乃至６と電源供給端子Ｖｄｄ及びグランド端子Ｇｎｄと
の間における電源配線２とグランド配線３との間に第２
のバイパスコンデンサ１１を接続している。
乃至６と電源供給端子Ｖｄｄ及びグランド端子Ｇｎｄと
の間における電源配線２とグランド配線３との間に第２
のバイパスコンデンサ１１を接続している。
【００２９】それによって、マイコン１内部で発生した
充放電電流は帰還経路Ｒによって回路ブロック４乃至６
側に帰還されるため、充放電電流が不要輻射ノイズとな
って電源供給端子Ｖｄｄ及びグランド端子Ｇｎｄからマ
イコン１の外部に伝搬することを防止できる。
充放電電流は帰還経路Ｒによって回路ブロック４乃至６
側に帰還されるため、充放電電流が不要輻射ノイズとな
って電源供給端子Ｖｄｄ及びグランド端子Ｇｎｄからマ
イコン１の外部に伝搬することを防止できる。
【００３０】また、本実施形態では、第２のバイパスコ
ンデンサ１１は、電源供給端子Ｖｄｄ及びグランド端子
Ｇｎｄよりも回路ブロック４乃至６寄りに配置されてい
る。
ンデンサ１１は、電源供給端子Ｖｄｄ及びグランド端子
Ｇｎｄよりも回路ブロック４乃至６寄りに配置されてい
る。
【００３１】それによって、回路ブロック４乃至６と第
２のバイパスコンデンサ１１との間の電源配線２及びグ
ランド配線３における配線インピーダンスを小さくする
ことができ、より不要輻射ノイズが電源供給端子Ｖｄｄ
及びグランド端子Ｇｎｄからマイコン１の外部に伝搬す
ることを防止できる。
２のバイパスコンデンサ１１との間の電源配線２及びグ
ランド配線３における配線インピーダンスを小さくする
ことができ、より不要輻射ノイズが電源供給端子Ｖｄｄ
及びグランド端子Ｇｎｄからマイコン１の外部に伝搬す
ることを防止できる。
【００３２】（第２実施形態）図２に本発明の第２実施
形態に係るマイコン１内部における各回路ブロックの配
置の一例を示す。
形態に係るマイコン１内部における各回路ブロックの配
置の一例を示す。
【００３３】本実施形態のマイコン１の構成は、上記第
１実施形態とほぼ同様であるため、第１実施形態と同等
な構成については同様の符号を付し、異なる部分につい
てのみ説明する。
１実施形態とほぼ同様であるため、第１実施形態と同等
な構成については同様の符号を付し、異なる部分につい
てのみ説明する。
【００３４】まず、この図２に示されるように、電源配
線２、グランド配線３には、これら電源配線２、グラン
ド配線３から分岐した電源配線２ａ、グランド配線３ａ
が接続されており、これら電源配線２ａとグランド配線
３ａとの間には、３つの回路ブロック７、８、９が接続
されている。
線２、グランド配線３には、これら電源配線２、グラン
ド配線３から分岐した電源配線２ａ、グランド配線３ａ
が接続されており、これら電源配線２ａとグランド配線
３ａとの間には、３つの回路ブロック７、８、９が接続
されている。
【００３５】さらに、これら回路ブロック７乃至９の内
部においては、上記電源配線２ａ、グランド配線３ａと
接続された電源配線２ｂ、グランド配線３ｂがそれぞれ
設けられており、これら電源配線２ｂとグランド配線３
ｂとの間には、３つの回路７ａ、８ａ、９ａが接続され
ている。
部においては、上記電源配線２ａ、グランド配線３ａと
接続された電源配線２ｂ、グランド配線３ｂがそれぞれ
設けられており、これら電源配線２ｂとグランド配線３
ｂとの間には、３つの回路７ａ、８ａ、９ａが接続され
ている。
【００３６】これら回路７ａ乃至９ａは、所定の機能毎
に半導体回路によって形成された機能ブロックであり、
その機能を以下に説明する。
に半導体回路によって形成された機能ブロックであり、
その機能を以下に説明する。
【００３７】回路７ａは、例えば、Ｉ／Ｏ制御ロジック
の機能を有するブロックである。尚、Ｉ／Ｏとは、入出
力バッファのことであり、例えば、外部端子から吸収さ
れる入力データの取り込みを行う入力バッファと、外部
端子から送出される出力信号を形成するバッファと、上
記入力バッファによる入力モードまたは出力バッファに
よる出力モードの制御を行う制御レジスタから構成され
る。
の機能を有するブロックである。尚、Ｉ／Ｏとは、入出
力バッファのことであり、例えば、外部端子から吸収さ
れる入力データの取り込みを行う入力バッファと、外部
端子から送出される出力信号を形成するバッファと、上
記入力バッファによる入力モードまたは出力バッファに
よる出力モードの制御を行う制御レジスタから構成され
る。
【００３８】回路８ａは、例えば、ＣＰＧの機能を有す
るブロックである。尚、ＣＰＧとは、クロックパルス発
生回路のことであり、内部回路の動作に必要なクロック
パルスやタイマー回路などに利用される基準時間パルス
を発生させる。
るブロックである。尚、ＣＰＧとは、クロックパルス発
生回路のことであり、内部回路の動作に必要なクロック
パルスやタイマー回路などに利用される基準時間パルス
を発生させる。
【００３９】回路９ａは、例えば、ＳＣＩの機能を有す
るブロックである。尚、ＳＣＩとは、シリアル・コミニ
ュケーション・インターフェイスのことであり、シリア
ル通信をするためにデータの受け渡しを行う。
るブロックである。尚、ＳＣＩとは、シリアル・コミニ
ュケーション・インターフェイスのことであり、シリア
ル通信をするためにデータの受け渡しを行う。
【００４０】また、これらの回路７ａ乃至９ａの近傍に
おける電源配線２ｂとグランド配線３ｂとの間には、第
１のバイパスコンデンサ７ｂ、８ｂ、９ｂが接続されて
いる。
おける電源配線２ｂとグランド配線３ｂとの間には、第
１のバイパスコンデンサ７ｂ、８ｂ、９ｂが接続されて
いる。
【００４１】それによって、マイコン１の内部において
発生した貫通電流は、第１のバイパスコンデンサ７ｂ乃
至９ｂを介した経路によって回路７ａ乃至９ａ側に帰還
されるため、不要輻射ノイズが電源供給端子Ｖｄｄ及び
グランド端子Ｇｎｄからマイコン１の外部に伝搬するこ
とを阻止できる。
発生した貫通電流は、第１のバイパスコンデンサ７ｂ乃
至９ｂを介した経路によって回路７ａ乃至９ａ側に帰還
されるため、不要輻射ノイズが電源供給端子Ｖｄｄ及び
グランド端子Ｇｎｄからマイコン１の外部に伝搬するこ
とを阻止できる。
【００４２】尚、具体的には図示しないが、この第１の
バイパスコンデンサ７ｂ乃至９ｂは、電源配線２ａ及び
グランド配線３ａがアルミニウムなどで形成されている
場合に、ポリシリコンをコンデンサ電極として、それら
のコンデンサ電極間に酸化膜を介することで形成されて
いる。
バイパスコンデンサ７ｂ乃至９ｂは、電源配線２ａ及び
グランド配線３ａがアルミニウムなどで形成されている
場合に、ポリシリコンをコンデンサ電極として、それら
のコンデンサ電極間に酸化膜を介することで形成されて
いる。
【００４３】ここで、本実施形態では、回路ブロック４
乃至６に接続された電源配線２及びグランド配線３から
回路ブロック７乃至９に接続された電源配線２ａ及びグ
ランド配線３ａが分岐した点と電源供給端子Ｖｄｄ及び
グランド端子Ｇｎｄとの間における電源配線２とグラン
ド配線３との間に第２のバイパスコンデンサ１１を接続
している。
乃至６に接続された電源配線２及びグランド配線３から
回路ブロック７乃至９に接続された電源配線２ａ及びグ
ランド配線３ａが分岐した点と電源供給端子Ｖｄｄ及び
グランド端子Ｇｎｄとの間における電源配線２とグラン
ド配線３との間に第２のバイパスコンデンサ１１を接続
している。
【００４４】それによって、マイコン１内部で発生した
充放電電流は帰還経路Ｒによって回路ブロック４乃至９
側に帰還されるため、充放電電流が不要輻射ノイズとな
って電源供給端子Ｖｄｄ及びグランド端子Ｇｎｄからマ
イコン１の外部に伝搬することを防止できる。
充放電電流は帰還経路Ｒによって回路ブロック４乃至９
側に帰還されるため、充放電電流が不要輻射ノイズとな
って電源供給端子Ｖｄｄ及びグランド端子Ｇｎｄからマ
イコン１の外部に伝搬することを防止できる。
【００４５】また、本実施形態では、第２のバイパスコ
ンデンサ１１は、電源供給端子Ｖｄｄ及びグランド端子
Ｇｎｄよりも回路ブロック４乃至９寄りに配置されてい
る。
ンデンサ１１は、電源供給端子Ｖｄｄ及びグランド端子
Ｇｎｄよりも回路ブロック４乃至９寄りに配置されてい
る。
【００４６】それによって、回路ブロック４乃至９と第
２のバイパスコンデンサ１１との間の電源配線２、２ａ
及びグランド配線３、３ａにおける配線インピーダンス
を小さくすることができ、より不要輻射ノイズが電源供
給端子Ｖｄｄ及びグランド端子Ｇｎｄからマイコン１の
外部に伝搬することを防止できる。
２のバイパスコンデンサ１１との間の電源配線２、２ａ
及びグランド配線３、３ａにおける配線インピーダンス
を小さくすることができ、より不要輻射ノイズが電源供
給端子Ｖｄｄ及びグランド端子Ｇｎｄからマイコン１の
外部に伝搬することを防止できる。
【００４７】尚、本発明は、上記実施形態に限られるも
のではなく、様々な態様に適用可能である。
のではなく、様々な態様に適用可能である。
【００４８】例えば、上記各実施形態では、回路ブロッ
クを３つまたは６つ有した半導体集積回路装置について
説明したが、これに限られるものではなく、回路ブロッ
クを２つ以上設けた構成であれば適用可能である。
クを３つまたは６つ有した半導体集積回路装置について
説明したが、これに限られるものではなく、回路ブロッ
クを２つ以上設けた構成であれば適用可能である。
【００４９】また、上記各実施形態では、回路ブロック
の外部における電源配線及びグランド配線をそれぞれ１
つまたは２つ有した半導体集積回路装置について説明し
たが、これに限られるものではなく、電源配線及びグラ
ンド配線をそれぞれ３つ以上設けた構成についても適用
可能である。
の外部における電源配線及びグランド配線をそれぞれ１
つまたは２つ有した半導体集積回路装置について説明し
たが、これに限られるものではなく、電源配線及びグラ
ンド配線をそれぞれ３つ以上設けた構成についても適用
可能である。
【００５０】また、本実施形態では、本発明をマイクロ
コンピュータに適用した場合について説明したが、これ
に限られるものではなく、半導体基板上に複数の回路ブ
ロックが存在する集積回路装置であれば適用可能であ
る。
コンピュータに適用した場合について説明したが、これ
に限られるものではなく、半導体基板上に複数の回路ブ
ロックが存在する集積回路装置であれば適用可能であ
る。
【図１】本発明の第１実施形態に係るマイコン内部にお
ける各回路ブロックの配置の一例を示す図である。
ける各回路ブロックの配置の一例を示す図である。
【図２】本発明の第２実施形態に係るマイコン内部にお
ける各回路ブロックの配置の一例を示す
ける各回路ブロックの配置の一例を示す
１…マイクロコンピュータ（マイコン）、
２、２ａ、２ｂ…電源配線、
３、３ａ、３ｂ…グランド配線、
４〜９…回路ブロック、
４ａ〜９ａ…回路、
４ｂ〜９ｂ…第１のバイパスコンデンサ、
１０…外付けのバイパスコンデンサ、
１１…第２のバイパスコンデンサ、
Ｖｄｄ…電源供給端子、
Ｇｎｄ…グランド端子、
Ｒ…帰還経路。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 石原 秀昭
愛知県刈谷市昭和町１丁目１番地 株式会
社デンソー内
Ｆターム(参考） 5F038 BH03 BH11 CA03 CD02 CD08
CD14 DF04 DF05 EZ20
Claims (2)
- 【請求項１】 それぞれ独立の電源配線とグランド配線
を有する複数の回路ブロックと、前記電源配線及び前記
グランド配線と接続され前記複数の回路ブロックに対し
て共通の電源電位及びグランド電位を供給する外部端子
と、前記複数の回路ブロック内部における前記電源配線
と前記グランド配線との間にそれぞれ設けられた第１の
バイパスコンデンサとを備えた半導体集積回路装置にお
いて、 前記外部端子と前記複数の回路ブロックとの間における
前記電源配線と前記グランド配線との間には第２のバイ
パスコンデンサが配置されていることを特徴とする半導
体集積回路装置。 - 【請求項２】 前記第２のバイパスコンデンサは、前記
外部端子よりも前記複数の回路ブロック寄りに配置され
ていることを特徴とする請求項１に記載の半導体集積回
路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001343137A JP2003142591A (ja) | 2001-11-08 | 2001-11-08 | 半導体集積回路装置 |
| DE10251659A DE10251659A1 (de) | 2001-11-08 | 2002-11-06 | Integrierte Halbleiterschaltung |
| US10/289,049 US20030085757A1 (en) | 2001-11-08 | 2002-11-07 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001343137A JP2003142591A (ja) | 2001-11-08 | 2001-11-08 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003142591A true JP2003142591A (ja) | 2003-05-16 |
Family
ID=19156880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001343137A Pending JP2003142591A (ja) | 2001-11-08 | 2001-11-08 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20030085757A1 (ja) |
| JP (1) | JP2003142591A (ja) |
| DE (1) | DE10251659A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015083289A1 (ja) * | 2013-12-06 | 2015-06-11 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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-
2001
- 2001-11-08 JP JP2001343137A patent/JP2003142591A/ja active Pending
-
2002
- 2002-11-06 DE DE10251659A patent/DE10251659A1/de not_active Ceased
- 2002-11-07 US US10/289,049 patent/US20030085757A1/en not_active Abandoned
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Also Published As
| Publication number | Publication date |
|---|---|
| DE10251659A1 (de) | 2003-05-22 |
| US20030085757A1 (en) | 2003-05-08 |
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