JPH06309050A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06309050A JPH06309050A JP9942593A JP9942593A JPH06309050A JP H06309050 A JPH06309050 A JP H06309050A JP 9942593 A JP9942593 A JP 9942593A JP 9942593 A JP9942593 A JP 9942593A JP H06309050 A JPH06309050 A JP H06309050A
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Abstract
(57)【要約】
【目的】 内部回路の動作による電流変化が半導体チッ
プの外部へ伝播するのを抑えることによって電磁波の不
要な輻射の発生を防止し、プリント基板実装時の実装面
積を縮小し、且つ、高速動作を可能とする。 【構成】 半導体装置１０の半導体基板１２上には、内
部回路２２に電源電圧を供給する電源電圧供給ライン２
６に介設された定電流源素子２４と、内部回路２２に接
地電圧を供給する接地電圧供給ライン２８と電源電圧供
給ライン２６とに接続された容量手段３０とが形成され
ている。定電流源素子２４としては、ゲート端子とソー
ス端子とが短絡されたディプレッション型ＭＯＳトラン
ジスタが用いられる。
プの外部へ伝播するのを抑えることによって電磁波の不
要な輻射の発生を防止し、プリント基板実装時の実装面
積を縮小し、且つ、高速動作を可能とする。 【構成】 半導体装置１０の半導体基板１２上には、内
部回路２２に電源電圧を供給する電源電圧供給ライン２
６に介設された定電流源素子２４と、内部回路２２に接
地電圧を供給する接地電圧供給ライン２８と電源電圧供
給ライン２６とに接続された容量手段３０とが形成され
ている。定電流源素子２４としては、ゲート端子とソー
ス端子とが短絡されたディプレッション型ＭＯＳトラン
ジスタが用いられる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に、半導体基板上に定電流源素子又は電流制限素子と容
量手段とを形成することにより電源電圧の変動による電
源電流変化が外部へ伝播するのを抑えることができる半
導体装置に関するものである。
に、半導体基板上に定電流源素子又は電流制限素子と容
量手段とを形成することにより電源電圧の変動による電
源電流変化が外部へ伝播するのを抑えることができる半
導体装置に関するものである。
【０００２】
【従来の技術】従来の半導体装置においては、電源電圧
の変動による電源電流変化が外部へ伝播することを抑え
るために、半導体装置の電源電圧供給ピンと電源電圧供
給源との間に電流制限素子が設けられ且つ半導体装置の
電源電圧供給ピンと接地電圧端子との間に容量手段が設
けられているものが知られている。
の変動による電源電流変化が外部へ伝播することを抑え
るために、半導体装置の電源電圧供給ピンと電源電圧供
給源との間に電流制限素子が設けられ且つ半導体装置の
電源電圧供給ピンと接地電圧端子との間に容量手段が設
けられているものが知られている。
【０００３】図３は上記従来の半導体装置５０とその電
源電圧の変動による電源電流変化が半導体装置の外部へ
伝播することを抑えるための回路の構成を示しており、
図３において、半導体装置５０は半導体基板５２と電源
電圧供給ピン５４とリード５６とを備えており、半導体
基板５２上には電源電圧供給パッド５８が形成され電源
電圧供給パッド５８はリード５６により電源電圧供給ピ
ン５４と接続されている。また、半導体装置５０の外部
には、電源電圧供給源６０が設けられ、電源電圧供給源
６０と半導体装置５０の電源電圧供給ピン５４との間に
電流制限素子としてのコイル６２が設けられ、半導体装
置５０の電源電圧供給ピン５４と接地電圧端子６４との
間に容量手段６６が設けられている。
源電圧の変動による電源電流変化が半導体装置の外部へ
伝播することを抑えるための回路の構成を示しており、
図３において、半導体装置５０は半導体基板５２と電源
電圧供給ピン５４とリード５６とを備えており、半導体
基板５２上には電源電圧供給パッド５８が形成され電源
電圧供給パッド５８はリード５６により電源電圧供給ピ
ン５４と接続されている。また、半導体装置５０の外部
には、電源電圧供給源６０が設けられ、電源電圧供給源
６０と半導体装置５０の電源電圧供給ピン５４との間に
電流制限素子としてのコイル６２が設けられ、半導体装
置５０の電源電圧供給ピン５４と接地電圧端子６４との
間に容量手段６６が設けられている。
【０００４】以上のように構成された回路の動作につい
て説明する。
て説明する。
【０００５】図３において、半導体装置５０の動作によ
って消費される電流は容量手段６６により即時供給され
るため半導体装置５０は高速動作が可能となる反面、急
峻な電源電流変化が起こってしまう。しかし、容量手段
６６は電源電圧供給源６０によりコイル６２を通じて滑
らかに充電されるため、半導体装置５０の電源電圧供給
ピン５４と電源電圧供給源６０との間における電流変化
は小さく抑えられている。これにより、半導体装置５０
の動作によって生じる電源電流の高周波成分が半導体装
置５０の外部へ伝播することを抑え、半導体装置５０の
電源電圧供給ピン５４と電源電圧供給源６０との間にお
ける電磁波の不要な輻射を防ぐ。
って消費される電流は容量手段６６により即時供給され
るため半導体装置５０は高速動作が可能となる反面、急
峻な電源電流変化が起こってしまう。しかし、容量手段
６６は電源電圧供給源６０によりコイル６２を通じて滑
らかに充電されるため、半導体装置５０の電源電圧供給
ピン５４と電源電圧供給源６０との間における電流変化
は小さく抑えられている。これにより、半導体装置５０
の動作によって生じる電源電流の高周波成分が半導体装
置５０の外部へ伝播することを抑え、半導体装置５０の
電源電圧供給ピン５４と電源電圧供給源６０との間にお
ける電磁波の不要な輻射を防ぐ。
【０００６】
【発明が解決しようとする課題】ところが、上記従来の
回路においては、半導体装置５０の電源電圧供給ピン５
４と電源電圧供給源６０との間の配線上における図３に
示す容量手段６６の接続点Ａと、半導体基板５２上の電
源電圧供給パッド５８との間に、電源電圧供給ピン５４
と電源電圧供給パッド５８とを接続するリード５６が存
在しリード５６がコイル成分となるため、半導体装置５
０で消費される電流を容量手段６６により補うことを妨
げてしまうので半導体装置５０の動作速度の低下を招く
という問題点がある。また、高周波成分を含んだ電流が
リード５６及び半導体装置５０の電源電圧供給ピン５４
と上記接続点Ａと間の配線を流れるため、電磁波の不要
な輻射が発生するという問題点がある。さらに、半導体
装置５０の外部に電流制限素子を設けているが、プリン
ト基板実装時に半導体装置５０以外に上記電流制限素子
が必要となるため実装面積が増大するという問題点があ
る。
回路においては、半導体装置５０の電源電圧供給ピン５
４と電源電圧供給源６０との間の配線上における図３に
示す容量手段６６の接続点Ａと、半導体基板５２上の電
源電圧供給パッド５８との間に、電源電圧供給ピン５４
と電源電圧供給パッド５８とを接続するリード５６が存
在しリード５６がコイル成分となるため、半導体装置５
０で消費される電流を容量手段６６により補うことを妨
げてしまうので半導体装置５０の動作速度の低下を招く
という問題点がある。また、高周波成分を含んだ電流が
リード５６及び半導体装置５０の電源電圧供給ピン５４
と上記接続点Ａと間の配線を流れるため、電磁波の不要
な輻射が発生するという問題点がある。さらに、半導体
装置５０の外部に電流制限素子を設けているが、プリン
ト基板実装時に半導体装置５０以外に上記電流制限素子
が必要となるため実装面積が増大するという問題点があ
る。
【０００７】本発明は上記各問題点を一挙に解決し、電
磁波の不要な輻射の低減、実装面積の縮小及び高速化を
図ることを目的とする。
磁波の不要な輻射の低減、実装面積の縮小及び高速化を
図ることを目的とする。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
め、請求項１の発明は、半導体基板上に定電流源素子と
容量手段とを形成することにより、半導体装置の内部に
おける電源電圧の変動による電源電流変化が半導体装置
の外部へ伝播するのを抑えるものである。
め、請求項１の発明は、半導体基板上に定電流源素子と
容量手段とを形成することにより、半導体装置の内部に
おける電源電圧の変動による電源電流変化が半導体装置
の外部へ伝播するのを抑えるものである。
【０００９】具体的に請求項１の発明が講じた解決手段
は、半導体基板と該半導体基板上に形成された内部回路
とを備えた半導体装置を対象とし、上記半導体基板上に
は、上記内部回路に電源電圧を供給する電源電圧供給ラ
インと、該電源電圧供給ラインに介設された定電流源素
子と、上記内部回路に接地電圧を供給する接地電圧供給
ラインと、上記電源電圧供給ライン及び接地電圧供給ラ
インに接続され電荷を蓄積する容量手段とが形成されて
いる構成とするものである。
は、半導体基板と該半導体基板上に形成された内部回路
とを備えた半導体装置を対象とし、上記半導体基板上に
は、上記内部回路に電源電圧を供給する電源電圧供給ラ
インと、該電源電圧供給ラインに介設された定電流源素
子と、上記内部回路に接地電圧を供給する接地電圧供給
ラインと、上記電源電圧供給ライン及び接地電圧供給ラ
インに接続され電荷を蓄積する容量手段とが形成されて
いる構成とするものである。
【００１０】請求項２の発明は、請求項１の発明の構成
に、上記定電流源素子はディプレッション型ＭＯＳトラ
ンジスタであるという構成を付加するものである。
に、上記定電流源素子はディプレッション型ＭＯＳトラ
ンジスタであるという構成を付加するものである。
【００１１】上記の目的を達成するため、請求項３の発
明は、半導体基板上に電流制限素子と容量手段とを形成
することにより、半導体装置の内部における電源電圧の
変動による電源電流変化が半導体装置の外部へ伝播する
のを抑えるものである。
明は、半導体基板上に電流制限素子と容量手段とを形成
することにより、半導体装置の内部における電源電圧の
変動による電源電流変化が半導体装置の外部へ伝播する
のを抑えるものである。
【００１２】具体的に請求項３の発明が講じた解決手段
は、半導体基板と該半導体基板上に形成された内部回路
とを備えた半導体装置を対象とし、上記半導体基板上に
は、上記内部回路に電源電圧を供給する電源電圧供給ラ
インと、該電源電圧供給ラインに介設された電流制限素
子と、上記内部回路に接地電圧を供給する接地電圧供給
ラインと、上記電源電圧供給ライン及び接地電圧供給ラ
インに接続され電荷を蓄積する容量手段とが形成されて
いる構成とするものである。
は、半導体基板と該半導体基板上に形成された内部回路
とを備えた半導体装置を対象とし、上記半導体基板上に
は、上記内部回路に電源電圧を供給する電源電圧供給ラ
インと、該電源電圧供給ラインに介設された電流制限素
子と、上記内部回路に接地電圧を供給する接地電圧供給
ラインと、上記電源電圧供給ライン及び接地電圧供給ラ
インに接続され電荷を蓄積する容量手段とが形成されて
いる構成とするものである。
【００１３】請求項４の発明は、請求項３の発明の構成
に、上記電流制限素子はディプレッション型ＭＯＳトラ
ンジスタであるという構成を付加するものである。
に、上記電流制限素子はディプレッション型ＭＯＳトラ
ンジスタであるという構成を付加するものである。
【００１４】
【作用】請求項１又は請求項３の発明の構成により、半
導体装置は半導体基板上に形成された機能回路の全部又
は一部である内部回路を備えており、定電流源素子又は
電流制限素子が半導体基板上に上記内部回路と直列に形
成され容量手段が半導体基板上に上記内部回路と並列に
形成されている。このため、上記内部回路の動作により
電源電圧が変動しても、例えば、半導体基板上に形成さ
れる電源電圧供給パッドと電源電圧供給ピンとを接続す
るリードや、上記電源電圧供給ピンと半導体装置の外部
の電源電圧供給源とを結ぶ配線には電源電流の変化は伝
播されない。従って、半導体チップの外部における電磁
波の不要な輻射の発生を防止することができる。また、
半導体装置に定電流源素子又は電流制限素子と容量手段
とが内蔵されているためプリント基板実装時に半導体装
置以外の他の素子を必要としない。さらに、内部回路の
動作によって消費される電流は容量手段により半導体基
板上に形成された電源電圧供給ラインを通じて即時供給
されるため内部回路の高速動作が可能となる。
導体装置は半導体基板上に形成された機能回路の全部又
は一部である内部回路を備えており、定電流源素子又は
電流制限素子が半導体基板上に上記内部回路と直列に形
成され容量手段が半導体基板上に上記内部回路と並列に
形成されている。このため、上記内部回路の動作により
電源電圧が変動しても、例えば、半導体基板上に形成さ
れる電源電圧供給パッドと電源電圧供給ピンとを接続す
るリードや、上記電源電圧供給ピンと半導体装置の外部
の電源電圧供給源とを結ぶ配線には電源電流の変化は伝
播されない。従って、半導体チップの外部における電磁
波の不要な輻射の発生を防止することができる。また、
半導体装置に定電流源素子又は電流制限素子と容量手段
とが内蔵されているためプリント基板実装時に半導体装
置以外の他の素子を必要としない。さらに、内部回路の
動作によって消費される電流は容量手段により半導体基
板上に形成された電源電圧供給ラインを通じて即時供給
されるため内部回路の高速動作が可能となる。
【００１５】また、請求項２又は請求項４の発明の構成
により、定電流源素子又は電流制限素子としてディプレ
ッション型ＭＯＳトランジスタを用いることによって上
記半導体装置を簡単に実現することができる。
により、定電流源素子又は電流制限素子としてディプレ
ッション型ＭＯＳトランジスタを用いることによって上
記半導体装置を簡単に実現することができる。
【００１６】
【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。
しながら説明する。
【００１７】まず、上記実施例に係る半導体装置の構成
について説明する。
について説明する。
【００１８】図１は上記実施例に係る半導体装置１０の
構成を示すものであり、図１において、半導体装置１０
は、その内部に設けられた半導体基板１２と電源電圧供
給ピン１４と接地電圧供給ピン１６とリード１８，２０
とを備え、また、半導体基板１２上に形成された機能回
路の全部又は一部である内部回路２２を備えている。さ
らに、半導体基板１２上には、リード１８を介して電源
電圧供給ピン１４と接続された電源電圧供給パッド２３
と、定電流源素子２４と、内部回路２２と定電流源素子
２４とを接続し電源電圧供給ライン２６を構成する第１
の電源電圧供給ライン２６ａと、電源電圧供給パッド２
３と定電流源素子２４とを接続し電源電圧供給ライン２
６を構成する第２の電源電圧供給ライン２６ｂと、リー
ド２０を介して接地電圧供給ピン１６と接続された接地
電圧供給パッド２７と、接地電圧供給パッド２７と内部
回路２２とを接続し内部回路２２に接地電圧を供給する
接地電圧供給ライン２８と、第１の電源電圧供給ライン
２６ａと接地電圧供給ライン２８とに接続され電荷を蓄
積する容量手段３０とが形成されている。
構成を示すものであり、図１において、半導体装置１０
は、その内部に設けられた半導体基板１２と電源電圧供
給ピン１４と接地電圧供給ピン１６とリード１８，２０
とを備え、また、半導体基板１２上に形成された機能回
路の全部又は一部である内部回路２２を備えている。さ
らに、半導体基板１２上には、リード１８を介して電源
電圧供給ピン１４と接続された電源電圧供給パッド２３
と、定電流源素子２４と、内部回路２２と定電流源素子
２４とを接続し電源電圧供給ライン２６を構成する第１
の電源電圧供給ライン２６ａと、電源電圧供給パッド２
３と定電流源素子２４とを接続し電源電圧供給ライン２
６を構成する第２の電源電圧供給ライン２６ｂと、リー
ド２０を介して接地電圧供給ピン１６と接続された接地
電圧供給パッド２７と、接地電圧供給パッド２７と内部
回路２２とを接続し内部回路２２に接地電圧を供給する
接地電圧供給ライン２８と、第１の電源電圧供給ライン
２６ａと接地電圧供給ライン２８とに接続され電荷を蓄
積する容量手段３０とが形成されている。
【００１９】次に、以上のように構成された半導体装置
１０の動作について説明する。
１０の動作について説明する。
【００２０】半導体装置１０の半導体基板１２上におい
て、内部回路２２の動作により消費される電流は電源電
圧供給ライン２６と接地電圧供給ライン２８との間に形
成された容量手段３０により即時供給され、容量手段３
０には電源電圧供給パッド２３から電源電圧供給ライン
２６及び該電源電圧供給ライン２６に介設された定電流
源素子２４を通じて所定量の充電が行われる。容量手段
３０に内部回路２２の動作で消費される電荷量より大き
い電荷量が蓄えられるように、容量手段３０は高誘電体
物質を用いて形成される。これにより、小面積であって
も大容量である容量手段３０を実現できる。
て、内部回路２２の動作により消費される電流は電源電
圧供給ライン２６と接地電圧供給ライン２８との間に形
成された容量手段３０により即時供給され、容量手段３
０には電源電圧供給パッド２３から電源電圧供給ライン
２６及び該電源電圧供給ライン２６に介設された定電流
源素子２４を通じて所定量の充電が行われる。容量手段
３０に内部回路２２の動作で消費される電荷量より大き
い電荷量が蓄えられるように、容量手段３０は高誘電体
物質を用いて形成される。これにより、小面積であって
も大容量である容量手段３０を実現できる。
【００２１】以上のように、本実施例においては、半導
体装置１０は半導体基板１２上に形成された機能回路の
全部又は一部である内部回路を備えており、定電流源素
子２４が半導体基板１２上に内部回路２２と直列に形成
され容量手段３０が半導体基板１２上に内部回路２２と
並列に形成されている。このため、内部回路２２の動作
により電源電圧が変動しても、半導体基板１２上の電源
電圧供給パッド２３と電源電圧供給ピン１４とを接続す
るリード１８や、電源電圧供給ピン１４と半導体装置１
０の外部の電源電圧供給源とを結ぶ配線には電源電流の
変化は伝播されない。従って、半導体チップの外部にお
ける電磁波の不要な輻射の発生を防止することができ
る。また、半導体装置１０に定電流源素子２４及び容量
手段３０が内蔵されているためプリント基板実装時に半
導体装置１０以外の他の素子を必要としない。さらに、
内部回路２２の動作によって消費される電流は容量手段
３０により半導体基板１２上に形成された電源電圧供給
ライン２６を通じて即時供給されるため内部回路２２の
高速動作が可能となる。
体装置１０は半導体基板１２上に形成された機能回路の
全部又は一部である内部回路を備えており、定電流源素
子２４が半導体基板１２上に内部回路２２と直列に形成
され容量手段３０が半導体基板１２上に内部回路２２と
並列に形成されている。このため、内部回路２２の動作
により電源電圧が変動しても、半導体基板１２上の電源
電圧供給パッド２３と電源電圧供給ピン１４とを接続す
るリード１８や、電源電圧供給ピン１４と半導体装置１
０の外部の電源電圧供給源とを結ぶ配線には電源電流の
変化は伝播されない。従って、半導体チップの外部にお
ける電磁波の不要な輻射の発生を防止することができ
る。また、半導体装置１０に定電流源素子２４及び容量
手段３０が内蔵されているためプリント基板実装時に半
導体装置１０以外の他の素子を必要としない。さらに、
内部回路２２の動作によって消費される電流は容量手段
３０により半導体基板１２上に形成された電源電圧供給
ライン２６を通じて即時供給されるため内部回路２２の
高速動作が可能となる。
【００２２】なお、本実施例における定電流源素子に代
えて電流制限素子を用いても同様の効果を得ることが可
能である。
えて電流制限素子を用いても同様の効果を得ることが可
能である。
【００２３】次に、定電流源素子の一例について図面を
参照しながら説明する。
参照しながら説明する。
【００２４】図２は定電流源素子として用いられるディ
プレッション型ＭＯＳトランジスタを示しており、図２
において、ディプレッション型ＭＯＳトランジスタは、
そのゲート端子３２とソース端子３４とを短絡し、ソー
ス端子３４を図１に示す電源電圧供給ライン２６の内部
回路２２側の第１の電源電圧供給ライン２６ａに接続
し、且つ、ドレイン端子３６を図１に示す電源電圧供給
ライン２６の電源電圧供給パッド２３側の第２の電源電
圧供給ライン２６ｂに接続して用いられる。ディプレッ
ション型ＭＯＳトランジスタは、そのゲート端子３２と
ソース端子３４とを同一電圧にしておくことによって、
第１及び第２の電源電圧供給ライン間の電圧が大きい場
合即ちソース端子３４とドレイン端子３６との間の電圧
が大きい場合に定電流源素子として動作することが可能
となる。このように、ディプレッション型ＭＯＳトラン
ジスタを定電流源素子として用いることにより上記半導
体装置１０を簡単に実現することができる。
プレッション型ＭＯＳトランジスタを示しており、図２
において、ディプレッション型ＭＯＳトランジスタは、
そのゲート端子３２とソース端子３４とを短絡し、ソー
ス端子３４を図１に示す電源電圧供給ライン２６の内部
回路２２側の第１の電源電圧供給ライン２６ａに接続
し、且つ、ドレイン端子３６を図１に示す電源電圧供給
ライン２６の電源電圧供給パッド２３側の第２の電源電
圧供給ライン２６ｂに接続して用いられる。ディプレッ
ション型ＭＯＳトランジスタは、そのゲート端子３２と
ソース端子３４とを同一電圧にしておくことによって、
第１及び第２の電源電圧供給ライン間の電圧が大きい場
合即ちソース端子３４とドレイン端子３６との間の電圧
が大きい場合に定電流源素子として動作することが可能
となる。このように、ディプレッション型ＭＯＳトラン
ジスタを定電流源素子として用いることにより上記半導
体装置１０を簡単に実現することができる。
【００２５】また、ディプレッション型ＭＯＳトランジ
スタは、そのゲート端子３２とソース端子３４とを同一
電圧にしておくことによって、第１及び第２の電源電圧
供給ライン間の電圧が小さい場合即ちソース端子３４と
ドレイン端子３６との間の電圧が小さい場合に電流制限
素子として動作することが可能となる。従って、ディプ
レッション型ＭＯＳトランジスタは電流制限素子として
半導体基板上に形成することも可能である。
スタは、そのゲート端子３２とソース端子３４とを同一
電圧にしておくことによって、第１及び第２の電源電圧
供給ライン間の電圧が小さい場合即ちソース端子３４と
ドレイン端子３６との間の電圧が小さい場合に電流制限
素子として動作することが可能となる。従って、ディプ
レッション型ＭＯＳトランジスタは電流制限素子として
半導体基板上に形成することも可能である。
【００２６】
【発明の効果】以上説明したように、本発明に係る半導
体装置によると、半導体基板上に定電流源素子又は電流
制限素子と容量手段とが形成されているため、内部回路
の動作による電流変化が半導体チップの外部に伝播する
ことを抑えることができるので半導体チップの外部にお
ける電磁波の不要な輻射の発生を防止することができ
る。また、半導体装置に定電流源素子又は電流制限素子
と容量手段とが内蔵されているためプリント基板実装時
における実装面積を縮小することができる。さらに、内
部回路の動作によって消費される電流は容量手段により
半導体基板上に形成された電源電圧供給ラインを通じて
即時供給されるため内部回路の高速動作が可能となる。
このような半導体装置は、定電流源素子又は電流制限素
子としてディプレッション型ＭＯＳトランジスタを用い
ることによって簡単に実現することが可能である。
体装置によると、半導体基板上に定電流源素子又は電流
制限素子と容量手段とが形成されているため、内部回路
の動作による電流変化が半導体チップの外部に伝播する
ことを抑えることができるので半導体チップの外部にお
ける電磁波の不要な輻射の発生を防止することができ
る。また、半導体装置に定電流源素子又は電流制限素子
と容量手段とが内蔵されているためプリント基板実装時
における実装面積を縮小することができる。さらに、内
部回路の動作によって消費される電流は容量手段により
半導体基板上に形成された電源電圧供給ラインを通じて
即時供給されるため内部回路の高速動作が可能となる。
このような半導体装置は、定電流源素子又は電流制限素
子としてディプレッション型ＭＯＳトランジスタを用い
ることによって簡単に実現することが可能である。
【００２７】以上のように、本発明によると、電磁波の
不要な輻射を低減し半導体装置の外部における不要輻射
の発生を防止することができ、実装面積を縮小でき、且
つ、高速化が可能な優れた半導体装置を提供することが
できる。
不要な輻射を低減し半導体装置の外部における不要輻射
の発生を防止することができ、実装面積を縮小でき、且
つ、高速化が可能な優れた半導体装置を提供することが
できる。
【図１】本発明の一実施例に係る半導体装置を示すブロ
ック図である。
ック図である。
【図２】上記半導体装置の定電流源素子を示す図であ
る。
る。
【図３】従来の半導体装置を示すブロック図である。
１０ 半導体装置 １２ 半導体基板 ２２ 内部回路 ２４ 定電流源素子 ２６ 電源電圧供給ライン ２８ 接地電圧供給ライン ３０ 容量手段
Claims (4)
- 【請求項１】 半導体基板と該半導体基板上に形成され
た内部回路とを備えた半導体装置において、 上記半導体基板上には、上記内部回路に電源電圧を供給
する電源電圧供給ラインと、該電源電圧供給ラインに介
設された定電流源素子と、上記内部回路に接地電圧を供
給する接地電圧供給ラインと、上記電源電圧供給ライン
及び接地電圧供給ラインに接続され電荷を蓄積する容量
手段とが形成されていることを特徴とする半導体装置。 - 【請求項２】 上記定電流源素子はディプレッション型
ＭＯＳトランジスタであることを特徴とする請求項１記
載の半導体装置。 - 【請求項３】 半導体基板と該半導体基板上に形成され
た内部回路とを備えた半導体装置において、 上記半導体基板上には、上記内部回路に電源電圧を供給
する電源電圧供給ラインと、該電源電圧供給ラインに介
設された電流制限素子と、上記内部回路に接地電圧を供
給する接地電圧供給ラインと、上記電源電圧供給ライン
及び接地電圧供給ラインに接続され電荷を蓄積する容量
手段とが形成されていることを特徴とする半導体装置。 - 【請求項４】 上記電流制限素子はディプレッション型
ＭＯＳトランジスタであることを特徴とする請求項３記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9942593A JPH06309050A (ja) | 1993-04-26 | 1993-04-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9942593A JPH06309050A (ja) | 1993-04-26 | 1993-04-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06309050A true JPH06309050A (ja) | 1994-11-04 |
Family
ID=14247112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9942593A Withdrawn JPH06309050A (ja) | 1993-04-26 | 1993-04-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06309050A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6600181B2 (en) | 2000-06-21 | 2003-07-29 | Hitachi, Ltd. | Semiconductor integrated circuit and designing method thereof |
| JP2012168899A (ja) * | 2011-02-16 | 2012-09-06 | Seiko Instruments Inc | ボルテージレギュレータ |
| JP2012235468A (ja) * | 2011-05-06 | 2012-11-29 | Altera Corp | プリエンファシス電圧ジッターを減少させる装置および方法 |
-
1993
- 1993-04-26 JP JP9942593A patent/JPH06309050A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6600181B2 (en) | 2000-06-21 | 2003-07-29 | Hitachi, Ltd. | Semiconductor integrated circuit and designing method thereof |
| JP2012168899A (ja) * | 2011-02-16 | 2012-09-06 | Seiko Instruments Inc | ボルテージレギュレータ |
| JP2012235468A (ja) * | 2011-05-06 | 2012-11-29 | Altera Corp | プリエンファシス電圧ジッターを減少させる装置および方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000704 |