KR100669354B1

KR100669354B1 - 반도체 집적 회로의 패드 구조

Info

Publication number: KR100669354B1
Application number: KR1019990046116A
Authority: KR
Inventors: 김석진
Original assignee: 삼성전자주식회사
Priority date: 1999-10-22
Filing date: 1999-10-22
Publication date: 2007-01-16
Also published as: KR20010038226A

Abstract

본 발명에 따른 반도체 집적 회로의 패드는 복수의 메탈층들과 절연층들 그리고 복수 그룹의 비아들을 포함한다. 상기 패드는 상기 메탈층들 중 선택된 한 쌍의 메탈층들 상에 형성되는 커패시터를 포함하는 것이 특징이다. 상기 메탈층들은 도전 영역, 커패시터 영역으로 구분되며, 상기 도전 및 커패시터 영역들은 절연 영역으로 각각 분리된다. 이와 같이, 본 발명에 따른 반도체 집적 회로의 패드가 내부에 커패시터를 가짐으로써, 출력 구동 회로의 스위칭 동작에 의해 발생되는 동시 스위칭 노이즈에 의한 전원 라인들의 전압 변화가 방지됨에 따라 반도체 집적 회로의 오동작이 방지된다.

Description

반도체 집적 회로의 패드 구조{A PAD STRUCTURE OF SEMICONDUCTOR INTEGRATED CIRCUIT}

도 1은 일반적인 반도체 집적 회로의 출력 구동 회로의 등가 회로도;

도 2는 반도체 집적 회로에서 발생되는 동시 스위칭 노이즈를 보여주는 파형도;

도 3은 일반적인 출력 패드의 구조를 보여주는 사시도;

도 4는 도 2의 출력 패드의 구조를 보여주는 단면도;

도 5는 본 발명에 따른 출력 패드의 구조를 보여주는 사시도;

도 6은 도 5의 출력 패드의 구조를 보여주는 단면도 및;

도 7은 본 발명에 따른 출력 패드와 출력 구동 회로의 등가 회로도이다.

*도면의 주요 부분에 대한 부호의 설명*

10, 30, 50, 70, 100, 300, 500, 700 : 메탈층

20, 40, 60, 200, 400, 600 : 절연층

310, 410 : 도전 영역 320, 420 : 절연 영역

330, 430 : 커패시터 영역

본 발명은 반도체 집적 회로에 관한 것으로서, 더 구체적으로는 반도체 집적 회로의 패드 구조에 관한 것이다.

일반적인 반도체 집적 회로(semiconductor integrated circuit; 이하, IC라 칭함)는 다수의 내부 기능 회로들(internal function circuits)과 외부로부터 상기 회로들로 인가되는 전기적 신호들을 전달하기 위한 입력 패드들(input pads) 및 상기 회로들로부터 출력되는 전기적 신호들을 외부로 전달하기 위한 출력 패드들(output pads)을 구비한다. 그런데, 반도체 집적 회로(IC)의 내부 기능 회로들이 빠른 동작 속도를 가짐으로 인해서, 반도체 집적 회로(IC)에는 많은 노이즈들(noises)이 발생된다.

이런, 노이즈들 중 내부 기능 회로들 내의 스위치들이 동시에 턴-온(turn-on)이나 턴-오프(turn-off)되는 동안 발생되는 동시 스위칭 노이즈(simultaneous switching noise; 이하, SSN이라 칭함)는 반도체 집적 회로(IC)의 동작에 많은 영향을 미친다. 상기 동시 스위칭 노이즈(SSN)는 일반적으로 다수의 입력 버퍼들과 출력 버퍼들과 같은 내부 기능 회로들이 동시에 스위칭될 때 발생되는 노이즈로서, 반도체 집적 회로(IC) 내부의 전원 전압(VDD) 라인(power line)과 접지 전압(GND) 라인(ground line)의 전압 레벨이 급격하게 가변되는 현상을 보인다. 이와 같이, 전원 및 접지 전압 라인들의 전압 레벨이 가변되면, 반도체 집적 회로(IC) 내의 내부 기능 회로들이 오동작되어 결국 반도체 집적 회로(IC)가 오동작되는 문제점이 발생된다.

도 1 및 도 2를 참조하면, 상기 동시 스위칭 노이즈(SSN)는 출력 구동 회로(output driving circuit)를 구성하고 있는 MOS 트랜지스터들(P1, N1)이 스위칭됨으로써, 발생된다. 만약, MOS 트랜지스터(P1)가 턴-온되면, 전원 전압(VDD) 라인으로부터 출력 구동 회로의 출력 단자로 소정 양의 전하(charge)들이 전달된다. 이 전하들은 출력 단자의 로드 커패시터(Cload)를 충분히 챠지시켜야 하므로, 전원 전압(VDD) 라인의 전압 레벨은 도 2a와 같이 로드 커패시터(Cload)의 커패시턴스에 비례해서 낮아진다. 그리고, MOS 트랜지스터(N1)가 턴-온되면, 출력 구동 회로의 출력 단자의 로드 커패시터(Cload)에 챠지되어 있던 전하들이 접지 전압(GND) 라인으로 제공되므로, 접지 전압(GND)의 전압 레벨은 도 2b와 같이 상대적으로 높아진다.

이러한 과정에서, 고유 인덕턴스들(inherent inductors; L1, L2, L3)은 전원 전압(VDD)으로부터 출력 구동 회로의 출력 단자로 그리고 출력 단자로부터 접지 전압(GND)으로 제공되는 전하들의 흐름을 방해한다. 이로써, 전원 전압(VDD) 및 접지 전압(GND)의 전압 레벨은 다시 반전되고, 이러한 과정의 반복에 의해 전원 전압(VDD) 및 접지 전압(GND)의 전압 레벨은 요구되는 전압 레벨을 기준으로 스윙하게 된다. 이러한, 전원 전압(VDD) 및 접지 전압(GND) 라인들의 전압 레벨 변화를 감소시키기 위한 방법으로는 출력 구동 회로의 출력 단자에 가장 가까운 위치에 디커플링 커패시터(decoupling capacitor)를 형성시키는 것이다.

그러나, 반도체 집적 회로(IC)의 고집적화에 따라 칩 사이즈(chip size) 및 레이 아웃 면적(layout area)의 제약이 커짐으로써, 이러한 방법이 이용되지 못하 고, 최종적인 레이아웃 후 남아있는 공간에 디커플링 커패시터를 위치시키는 방법이 주로 이용된다. 이러한, 방법은 상기 동시 스위칭 노이즈(SSN)를 감소시키는 효과가 미비하여, 전원 전압(VDD) 및 접지 전압(GND) 라인들의 전압 레벨 변화를 감소시키는 효과가 줄어든다. 상기한 바와 같이, 전원 및 접지 전압(VDD, GND)의 전압 레벨의 변화는 반도체 집적 회로(IC) 내의 내부 기능 회로들의 오동작을 유발하고, 내부 기능 회로들의 오동작은 반도체 집적 회로 전체의 오동작을 일으키는 심각한 문제점이 발생된다.

본 발명의 목적은 전원 라인들의 전압 변화를 방지하는 반도체 집적 회로의 패드 구조를 제공하는 것이다.

(구성)

상술한 바와 같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 본 발명에 따른 반도체 집적 회로의 패드는 복수의 금속층들과, 상기 금속층들 사이에 각각 개재하도록 형성되는 복수의 절연층들 및, 상기 금속층들이 상호 전기적으로 연결되도록 상기 절연층들에 형성되는 복수의 비아들을 포함한다. 여기서, 상기 금속층들 중 상호 인접하게 형성된 한 쌍의 금속층들 각각은 상기 비아들이 연결되는 제 1 도전 영역과, 상기 비아들이 연결되는 영역 이외의 영역에 형성되는 제 2 도전 영역 및, 제 1 및 제 2 도전 영역들 사이에 형성되는 절연 영역을 포함한다. 또한, 상기 제 1 및 제 2 도전 영역들은 알루미늄 재질을 갖고 그리고 상기 각 절 연층은 옥사이드 재질을 갖는다. 그리고, 상기 각 제 2 도전 영역은 인접한 금속 패드들 간에 커패시터로서 기능하는 것을 특징으로 한다.

(작용)

이와 같은 장치에 의해서, 출력 패드에 디커플링 커패시터가 형성됨으로써, 전원 라인들의 전압 레벨의 변화가 현저히 감소된다.

(실시예)

이하, 본 발명의 바람직한 실시예에 따른 참조도면 도 3 내지 도 7에 의거하여 상세히 설명한다.

도 5를 참조하면, 본 발명에 따른 반도체 집적 회로의 패드는 메탈층들(100, 300, 500, 700), 절연층들(200, 400, 600) 및 비아들(210, 410, 610)을 포함한다. 상기 패드는 상기 메탈층들(100, 300, 500, 700) 중 한 쌍의 메탈층들(300, 500) 상에 커패시터가 형성되는 것이 특징이다. 상기 메탈층들(300, 500)은 도전 영역(310, 410), 커패시터 영역(330, 430)으로 구분되며, 상기 영역들(310, 330/410, 430)은 절연 영역(320/420)으로 각각 분리된다. 이와 같이, 본 발명에 따른 반도체 집적 회로의 패드가 내부에 디커플링 커패시터를 가짐으로써, 출력 구동 회로의 스위칭 동작에 의해 발생되는 동시 스위칭 노이즈(SSN)에 의한 전원 라인들의 전압 변화가 방지됨에 따라 반도체 집적 회로(IC)의 오동작이 방지된다.

도 3 및 도 4를 참조하면, 일반적인 반도체 집적 회로의 패드 즉, 출력 패드는 복수 층의 메탈층들(metal layers; 10, 30, 50, 70)과 복수 층의 절연층들(insulators; 20, 40, 60) 및 복수 그룹들의 비아(via; 21, 41, 61)로 구성된다. 상기 메탈층들(10, 30, 50, 70)은 상기 절연층들(20, 40, 60)을 사이에 두고 상기 비아들(21, 41, 61)로 각각 연결되어 있다.

도 5 및 도 6을 참조하면, 본 발명에 따른 반도체 집적 회로의 패드는 복수 층의 메탈층들(100, 300, 500, 700)과 복수 층의 절연층들(200, 400, 600) 및 복수 그룹들의 비아들(210, 410, 610)을 포함한다. 상기 메탈층들(100, 300, 500, 700)은 금속(예를 들어, 알루미늄 등) 재질을 가지며, 상기 절연층들(200, 400, 600)을 사이에 두고 반도체 기판(semiconductor substrate) 위에 형성된다. 상기 절연층들(200, 400, 600)은 유전{예를 들어, 옥사이드, IMD(inter metal dielectric material) 등} 재질을 가지며, 상기 메탈층들(M1, M2, ..., Mn-1, Mn)의 사이에 형성된다. 상기 비아들(VIA1, VIA2, ..., VIAn-2, VIAn-1)은 상기 절연층들(I1, I2, ..., In-2, In-1) 내부에 형성되며, 상기 메탈층들(100, 300, 500, 700)을 전기적으로 연결한다.

상기 메탈층들(100, 300, 500, 700) 중 선택된 한 쌍의 패드들(300, 500) 각각은 도전 영역(310, 410), 절연 영역(320, 420) 및 커패시터 영역(330, 430)을 포함한다. 상기 도전 영역(310, 410)은 상기 메탈층들(100, 300, 500, 700)과 동일한 재질의 물질(예를 들어, 알루미늄 등)로 형성되며, 상기 비아들(210, 410, 610)을 통해 상하의 메탈층들(100, 700)과 전기적으로 연결된다. 상기 절연 영역(320, 420)은 상기 절연층들(200, 400, 600)과 동일한 재질의 물질(예를 들어, 옥사이드 등)로 형성되며, 상기 도전 영역(310, 410)과 상기 커패시터 영역(330, 430)을 전기적으로 절연시킨다.

상기 커패시터 영역(330, 430)은 상기 메탈층들(100, 300, 500, 700)과 동일한 재질의 물질(예를 들어, 알루미늄 등)로 형성되며, 상기 절연 영역(320, 420)에 의해 상기 도전 영역(310, 410)과 분리된다. 또한, 상기 커패시터 영역(330)은 메탈 라인(도시되지 않음)을 통해 내부 전원 전압(VDD) 라인이나 내부 접지 전압(GND) 라인에 연결되며, 상기 커패시터 영역(430)은 메탈 라인을 통해 상기 커패시터 영역(330)과 상보적인 전원 라인에 연결된다. 이로써, 상기 커패시터 영역(330, 430)은 반도체 집적 회로의 전원 전압(VDD)과 접지 전압(GND) 라인들 사이의 디커플링 커패시터(Cdec)로서 동작된다.

도 7을 참조하면, 본 발명에 따른 패드 구조를 가지는 반도체 집적 회로의 등가 회로는 출력 구동 회로(P1, N1)의 출력 단자와 접지 전압(GND) 라인 사이에 로드 커패시터(Cload)가 연결되고 그리고 내부 전원 전압(VDD)과 내부 접지 전압(GND) 라인들 사이에 디커플링 커패시터(Cdec)가 연결되는 형태를 갖는다. 이와 같이, 반도체 집적 회로의 출력 패드에 디커플링 커패시터(Cdec)가 형성됨으로써, 다수의 스위치들이 동시에 스위칭되어 발생되는 동시 스위칭 노이즈(SSN)에 의한 전원 전압(VDD) 및 접지 전압(GND) 라인들의 전압 레벨의 변화는 감소된다.

예를 들어, 입력 신호(VIN)가 로우 레벨(low level)로 천이된다고 가정하면, 상기 출력 구동 회로의 MOS 트랜지스터(P1)는 턴-온되고 그리고 MOS 트랜지스터(N1)는 턴-오프된다. 상기 MOS 트랜지스터(P1)가 턴-온되면, 전원 전압(VDD) 라인에 챠지되어 있던 전하들이 MOS 트랜지스터(P1) 및 인덕터들(L1, L3)을 통해 출력 단자의 로드 커패시터(Cload)로 전달된다. 이때, 전원 전압(VDD) 라인과 접지 전압(GND) 라인 사이에 연결된 커패시터 즉 출력 패드에 형성된 디커플링 커패시터(Cdec)에 충전되어 있던 전하들 또한 MOS 트랜지스터(P1) 및 인덕터(L3)를 통해 로드 커패시터(Cload)로 전달된다.

그리고, 입력 신호(VIN)가 하이 레벨(high level)로 천이된다고 가정하면, 상기 출력 구동 회로의 MOS 트랜지스터(N1)는 턴-온되고 그리고 MOS 트랜지스터(P1)는 턴-오프된다. 상기 MOS 트랜지스터(N1)가 턴-온되면, 출력 단자의 로드 커패시터(Cload)에 챠지되어 있던 전하들은 MOS 트랜지스터(N1) 및 인덕터들(L2, L3)을 통해 접지 전압(GND) 라인으로 전달된다. 이때, 접지 전압(GND) 라인으로 공급되는 전하들은 상기 출력 패드에 형성된 디커플링 커패시터(Cdec)로 제공되어 충전된다.

이와 같이, 출력 구동 회로의 스위칭 동작시, 출력 단자로 공급되는 전하들이 디커플링 커패시터(Cdec)로부터 제공되고 그리고 접지 전압(GND) 라인으로 공급되는 전하들이 디커플링 커패시터(Cdec)에 충전됨으로써, 출력 구동 회로를 포함한 내부 기능 회로들의 스위칭 동작시 발생되는 동시 스위칭 노이즈(SSN)가 방지된다.

상기한 바와 같이, 본 발명에 따른 반도체 집적 회로의 패드는 내부 전원 전압(VDD) 및 접지 전압(GND) 라인들에 연결된 디커플링 커패시터를 내부에 가짐으로써, 내부 기능 회로들의 스위칭에 의해 발생되는 동시 스위칭 노이즈(SSN)가 방지되어, 반도체 집적 회로의 오동작이 방지된다.

이상에서, 본 발명에 따른 반도체 집적 회로의 패드 구조를 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며, 본 발명의 기술 적 사상을 벗어나지 않는 다양한 변화 및 변경이 가능함은 물론이다.

상술한 바와 같이, 출력 패드 내부에 디커플링 커패시터가 형성됨으로써, 전원 라인들의 전압 레벨의 변화가 현저히 감소되어, 동시 스위칭 노이즈에 의한 반도체 집적 회로의 오동작이 방지된다.

Claims

복수의 금속층들과;

상기 금속층들 사이에 각각 개재하도록 형성되는 복수의 절연층들 및;

상기 금속층들이 상호 전기적으로 연결되도록 상기 절연층들에 형성되는 복수의 비아들을 포함하고,

상기 금속층들 중 상호 인접하게 형성된 한 쌍의 금속층들 각각은,

상기 비아들이 연결되는 제 1 도전 영역과,

상기 비아들이 연결되는 영역 이외의 영역에 형성되는 제 2 도전 영역 및,

제 1 및 제 2 도전 영역들 사이에 형성되는 절연 영역을 포함하고,

상기 각 제 2 도전 영역은 인접한 금속 패드들 간에 커패시터로서 기능하는 반도체 집적 회로의 패드 구조.
제 1 항에 있어서,

상기 제 1 및 제 2 도전 영역들은 알루미늄 재질을 갖는 반도체 집적 회로의 패드 구조.
제 1 항에 있어서,

상기 각 절연층은 옥사이드 재질을 갖는 반도체 집적 회로의 패드 구조.
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