JP2011228645A - 半導体集積回路装置 - Google Patents

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Abstract

【課題】回路ブロックの面積を増大しないで容量セルを構成すること。
【解決手段】一対の拡散領域１５、１４を有する基板構造層１０と、一対の電源配線４１、４２を有する配線層４０と、第１電極２１、誘電体２２、第２電極２３が積層するとともに、基板構造層１０と配線層４０との間にて、スタンダードセルが配置されるスタンダードセル領域１の外枠に沿って枠状に形成される容量２０と、スタンダードセル領域１外において一方の電源配線４１と一方の拡散領域１５とを電気的に接続する第１基板コンタクト３１と、スタンダードセル領域１外において他方の電源配線４２と他方の拡散領域１４とを電気的に接続する第２基板コンタクト３２と、スタンダードセル領域１内において第１電極２１と他方の拡散領域１４とを電気的に接続する第１容量コンタクト３４と、スタンダードセル領域１内において第２電極２３と一方の電源配線４１とを電気的に接続する第２容量コンタクト３３と、を備える。
【選択図】図１

Description

本発明は、半導体集積回路装置に関し、特に、スタンダードセル内にデカップリングコンデンサを有する半導体集積回路装置に関する。
近年、デジタルカメラや携帯電話機は、扱うデータの量が増えているが、小型化の一途を辿っており、更なる小型化のためにＬＳＩ（Large Scale Integration）内にＤＲＡＭ（Dynamic Random Access Memory）容量を構成することにより、チップ全体の面積を縮小した製品が増加している。また、ＬＳＩの小型化に伴い、ＬＳＩの高速化の要求も強くなってきている。
しかし、ＬＳＩの高速化は動作周波数を高くすることであり、ＬＳＩの特定箇所においてクロック信号を有するフリップフロップ回路が多数配置されている場合、多数のフリップフロップ回路が同時に動作すると電源配線・グランド配線の電荷が急激にフリップフロップ回路に流れるため、電源配線・グランド配線の電荷が瞬間的に減少して、電源電圧変動が発生することがある。
このような電源電圧変動を抑制するために、ＬＳＩ内に、ゲート容量に電荷を貯める動作を有するスタンダードセル（ゲート容量型コンデンサセル）をあらかじめ配置したものがある。ゲート容量型コンデンサセルは、両電極に電源配線とグランド配線を接続することで、デカップリングコンデンサ（バイパスコンデンサ）を構成し、電源電圧変動を抑制する。
ところが、ゲート容量型コンデンサセルをＬＳＩ内に配置した場合、ＬＳＩの面積が増加してしまう。面積増加を抑えるために、近年、ゲート容量に電荷を貯める構成のゲート容量型コンデンサセルを使用せずにデカップリングコンデンサをＬＳＩ内に形成できる手法が望まれている。
ＬＳＩ内にデカップリングコンデンサ（バイパスコンデンサ）を形成する手法として、例えば、特許文献１では、膜厚の異なる第１の配線層と前記第２の配線層との積層配線を含む半導体チップのレイアウトパターンを設計し配置するレイアウトパターン形成工程と、前記レイアウトパターンからノイズを発生しやすい回路ブロックを抽出する工程と、前記回路ブロック上で、容量セルを配置可能であるか否かを判断する工程と、前記判断する工程で、配置可能であると判断された領域を容量配置領域として、前記回路ブロック上に、異なる電位の２つの電源線に接続する、第１の配線層と、第２の配線層との間に容量絶縁膜をはさむことで容量を配置する容量配置工程とを含み、容量配置領域では、前記回路ブロック上に、第１の配線層と、第２の配線層との間に容量絶縁膜をはさんだバイパスコンデンサを構成するとともに、前記半導体集積回路上の他の領域では直接積層されてポリサイド構造配線を構成するようにした半導体集積回路装置用パターン生成方法が開示されている。この半導体集積回路装置用パターン生成方法では、前記判断する工程で、配置不可能と判断されたときは、順次上層に向かって配置可能領域を探索するとされている。
特開２００９−３３１９４号公報（段落００５５）
特許文献１に記載の手法では、容量セルを配置するためにＬＳＩの面積が大きくなるという問題がある。その理由としては、ゲート容量型コンデンサセルを用いないで第１の配線層や第２の配線層において配線パターンが存在する層に容量セルを形成する手法では、容量配置領域の配線層が、他の領域（配線領域）の配線層とショートしない箇所でのみ配置できる。ショートする場合は、一つ上層で容量セルを形成できるか否かを判断していく。しかしながら、容量セルを形成しようとした領域において、全配線層の領域が埋め尽くされていて、当該領域に配線リソースが存在しない場合、容量セルを配置することができない。したがって、配線リソースは存在しないが、電源電圧変動の抑制のために、容量セルを特定の領域にどうしても配置する必要がある場合、空領域を作り配線リソースを確保したうえで、容量セルを配置することになるため、回路ブロックの面積増につながってしまう。
したがって、従来の手法では回路ブロックの面積を増大しないで容量を構成することができないおそれがあった。
本発明の第１の視点においては、半導体集積回路装置において、少なくとも所定の間隔をおいて配された一対の拡散領域を有する基板構造層と、少なくとも所定の間隔をおいて配されるとともに前記一対の拡散領域と重なるように配された一対の電源配線を有する配線層と、前記基板構造層側から順に第１電極、誘電体、第２電極が積層するとともに、前記基板構造層と前記配線層との間にて、少なくとも前記一対の電源配線の間におけるスタンダードセルが配置されるスタンダードセル領域の外枠に沿って当該外枠の内側に所定の幅で枠状に形成される容量と、前記スタンダードセル領域外において、前記一対の拡散領域のうち一方の電源配線と前記一対の拡散領域のうち一方の拡散領域とを電気的に接続する第１基板コンタクトと、前記スタンダードセル領域外において、前記一対の拡散領域のうち他方の電源配線と前記一対の拡散領域のうち他方の拡散領域とを電気的に接続する第２基板コンタクトと、前記スタンダードセル領域内において、前記第１電極と前記他方の拡散領域とを電気的に接続する第１容量コンタクトと、前記スタンダードセル領域内において、前記第２電極と前記一方の電源配線とを電気的に接続する第２容量コンタクトと、を備えることを特徴とする。
本発明の前記半導体集積回路装置においては、前記スタンダードセルは、ＤＲＡＭを混載するとともに、矩形の枠内に基板コンタクトないしウェルコンタクトが設けられていないタップレス型のスタンダードセルであることが好ましい。
本発明の前記半導体集積回路装置においては、前記容量の幅は、前記第１基板コンタクト及び前記第２基板コンタクトとショートしない幅に設定されていることが好ましい。
本発明の前記半導体集積回路装置においては、前記基板構造層は、前記容量の枠の内側の領域において所定の拡散領域を有し、前記他方の電源配線は、前記所定の拡散領域と重なる位置まで延在した引き出し部を有し、前記所定の拡散領域は、前記他方の電源配線の前記引き出し部と第３基板コンタクトを介して電気的に接続され、前記容量は、前記第３基板コンタクトが存在しない領域に拡張した部分を有することが好ましい。
本発明の前記半導体集積回路装置においては、前記容量は、前記一方の電源配線と重なる領域の辺から前記他方の電源配線側に延在した引き出し部を有することが好ましい。
本発明の前記半導体集積回路装置においては、前記容量の前記引き出し部は、前記他方の電源配線の前記引き出し部、及び前記第３基板コンタクトと重ならないように形成されていることが好ましい。
本発明の前記半導体集積回路装置においては、前記スタンダードセルは、前記スタンダードセル領域内において、前記一対の電源配線と前記基板構造層における構成部とを電気的に接続させる基板コンタクトを有さず、前記容量は、前記一方の電源配線と重なる領域の辺から延在するとともに前記他方の電源配線と重なる領域の辺に繋がった引き出し部を有することが好ましい。
本発明の前記半導体集積回路装置においては、前記スタンダードセルは、前記スタンダードセル領域内において、前記一対の電源配線と前記基板構造層における構成部とを電気的に接続させる基板コンタクトを有さず、前記容量は、前記スタンダードセル領域の全ての領域に形成されていることが好ましい。
本発明の第２の視点においては、半導体集積回路装置において、基板上にウェル及び拡散領域を有する基板構造層と、前記基板構造層から所定の間隔をおいて配された一対の電源配線を有するとともに、前記一対の電源配線間に入力側配線及び出力側配線を有する配線層と、基板上に論理回路を有するとともに、前記論理回路が前記一対の電源配線、前記入力側配線、及び前記出力側配線と電気的に接続されたスタンダードセルと、前記基板構造層と前記配線層との間に配されるとともに、前記一対の電源配線と重なる領域を含む前記一対の電源配線間の領域に配された１つ以上の容量と、を備え、前記容量は、前記一対の電源配線間、前記一対の電源配線のうち一方の電源配線と前記入力側配線との間、前記一対の電源配線のうち他方の電源配線と前記入力側配線との間、前記一方の電源配線と前記出力側配線又は任意の配線との間、前記他方の電源配線と前記出力側配線又は任意の配線との間、のうちいずれか１つ以上の間に電気的に接続されていることを特徴とする。
本発明の前記半導体集積回路装置においては、前記基板構造層は、前記一対の電源配線と重なる位置に配された一対の拡散領域を有し、前記容量は、前記スタンダードセルの外周に沿って枠状又はＵ字状に形成され、前記一対の電源配線の両方と重なる領域に配された第１容量を有し、前記一方の電源配線は、前記第１容量の外側の領域に配された第１基板コンタクトを介して前記一対の拡散領域のうち一方の拡散領域と電気的に接続され、前記他方の電源配線は、前記第１容量の外側の領域に配された第２基板コンタクトを介して前記一対の拡散領域のうち他方の拡散領域と電気的に接続され、前記第１容量は、一端が前記一方の電源配線と電気的に接続され、他端が前記他方の電源配線と電気的に接続されることが好ましい。
本発明の前記半導体集積回路装置においては、前記第１容量は、一端が容量コンタクト、前記一方の拡散領域、前記第１基板コンタクトを介して前記一方の電源配線と電気的に接続され、他端が容量コンタクトを介して前記他方の電源配線と電気的に接続されることが好ましい。
本発明の前記半導体集積回路装置においては、前記基板構造層は、前記一対の電源配線と重なる位置に配された一対の拡散領域を有し、前記容量は、前記スタンダードセルの外周に沿って枠状又はＵ字状に形成され、前記一対の電源配線の両方と重なる領域に配された第１容量を有し、前記一方の電源配線は、前記第１容量の外側の領域に配された第１基板コンタクトを介して前記一対の拡散領域のうち一方の拡散領域と電気的に接続され、前記他方の電源配線は、前記第１容量の外側の領域に配された第２基板コンタクトを介して前記一対の拡散領域のうち他方の拡散領域と電気的に接続され、前記第１容量は、一端が前記他方の電源配線と電気的に接続され、他端が前記一方の電源配線と電気的に接続されることが好ましい。
本発明の前記半導体集積回路装置においては、前記第１容量は、一端が容量コンタクト、前記他方の拡散領域、前記第２基板コンタクトを介して前記他方の電源配線と電気的に接続され、他端が容量コンタクトを介して前記一方の電源配線と電気的に接続されることが好ましい。
本発明の前記半導体集積回路装置においては、前記第１容量は、一定の幅に設定されていることが好ましい。
本発明の前記半導体集積回路装置においては、前記容量は、前記スタンダードセルの領域内に配された第２容量を有し、前記第２容量は、一端が前記一方の電源配線と電気的に接続され、他端が前記入力側配線又は前記出力側配線、若しくは、任意の配線と電気的に接続されることが好ましい。
本発明の前記半導体集積回路装置においては、前記第２容量は、一端が容量コンタクト、拡散領域、及び、基板コンタクトを介して前記一方の電源配線と電気的に接続され、他端が容量コンタクトを介して前記入力側配線又は前記出力側配線、若しくは、任意の配線と電気的に接続されることが好ましい。
本発明の前記半導体集積回路装置においては、前記容量は、前記スタンダードセルの領域内に配された第２容量を有し、前記第２容量は、一端が前記出力側配線又は前記入力側配線と電気的に接続され、他端が前記一方の電源配線と電気的に接続されることが好ましい。
本発明の前記半導体集積回路装置においては、前記第２容量は、一端が容量コンタクト、拡散領域、基板コンタクトを介して前記出力側配線と電気的に接続され、他端が容量コンタクトを介して前記一方の電源配線と電気的に接続されることが好ましい。
本発明の前記半導体集積回路装置においては、前記第２容量は、一端が容量コンタクト、ゲート電極、コンタクトを介して前記入力側配線と電気的に接続され、他端が容量コンタクトを介して前記一方の電源配線と電気的に接続されることが好ましい。
本発明の前記半導体集積回路装置においては、前記容量は、前記スタンダードセルの領域内に配された第３容量を有し、前記第３容量は、一端が前記他方の電源配線と電気的に接続され、他端が前記入力側配線又は前記出力側配線、若しくは、任意の配線と電気的に接続されることが好ましい。
本発明の前記半導体集積回路装置においては、前記第３容量は、一端が容量コンタクト、拡散領域、基板コンタクトを介して前記他方の電源配線と電気的に接続され、他端が容量コンタクトを介して前記入力側配線又は前記出力側配線、若しくは、任意の配線と電気的に接続されることが好ましい。
本発明の前記半導体集積回路装置においては、前記容量は、前記スタンダードセルの領域内に配された第３容量を有し、前記第３容量は、一端が前記出力側配線又は前記入力側配線と電気的に接続され、他端が前記他方の電源配線と電気的に接続されることが好ましい。
本発明の前記半導体集積回路装置においては、前記第３容量は、一端が容量コンタクト、拡散領域、基板コンタクトを介して前記出力側配線と電気的に接続され、他端が容量コンタクトを介して前記他方の電源配線と電気的に接続されることが好ましい。
本発明の前記半導体集積回路装置においては、前記第３容量は、一端が容量コンタクト、ゲート電極、コンタクトを介して前記入力側配線と電気的に接続され、他端が容量コンタクトを介して前記他方の電源配線と電気的に接続されることが好ましい。
本発明の前記半導体集積回路装置においては、前記基板構造層は、前記一対の電源配線と重なる位置に配された一対の拡散領域を有し、前記容量は、前記一方の電源配線と重なる領域、乃至、前記論理回路と重なる領域に配された第４容量を有し、前記一方の電源配線は、前記第４容量と重ならない領域に配された第１基板コンタクトを介して前記一対の拡散領域のうち一方の拡散領域と電気的に接続され、前記他方の電源配線は、第２基板コンタクトを介して前記一対の拡散領域のうち他方の拡散領域と電気的に接続され、前記第４容量は、一端が前記一方の電源配線と電気的に接続され、他端が前記出力側配線又は前記入力側配線、若しくは、任意の配線と電気的に接続されることが好ましい。
本発明の前記半導体集積回路装置においては、前記第４容量は、一端が容量コンタクト、前記一方の拡散領域、前記第１基板コンタクトを介して前記一方の電源配線と電気的に接続され、他端が容量コンタクトを介して前記出力側配線又は前記入力側配線、若しくは、任意の配線と電気的に接続されることが好ましい。
本発明の前記半導体集積回路装置においては、前記容量は、前記他方の電源配線と重なる領域、乃至、前記論理回路と重なる領域に配された第５容量を有し、前記他方の電源配線は、前記第５容量と重ならない領域に配された前記第２基板コンタクトを介して前記一対の拡散領域のうち他方の拡散領域と電気的に接続され、前記第５容量は、一端が前記他方の電源配線と電気的に接続され、他端が前記出力側配線又は前記入力側配線、若しくは、任意の配線と電気的に接続されることが好ましい。
本発明の前記半導体集積回路装置においては、前記第５容量は、一端が容量コンタクト、前記他方の拡散領域、前記第２基板コンタクトを介して前記他方の電源配線と電気的に接続され、他端が容量コンタクトを介して前記出力側配線又は前記入力側配線、若しくは、任意の配線と電気的に接続されることが好ましい。
本発明の前記半導体集積回路装置においては、前記容量は、前記一方の電源配線と重なる領域、乃至、前記論理回路と重なる領域に配された第４容量を有し、前記第４容量は、一端が前記出力側配線又は前記入力側配線と電気的に接続され、他端が前記一方の電源配線と電気的に接続されることが好ましい。
本発明の前記半導体集積回路装置においては、前記第４容量は、一端が容量コンタクト、拡散領域、基板コンタクトを介して前記出力側配線と電気的に接続され、他端が容量コンタクトを介して前記一方の電源配線と電気的に接続されることが好ましい。
本発明の前記半導体集積回路装置においては、前記第４容量は、一端が容量コンタクト、ゲート電極、コンタクトを介して前記入力側配線と電気的に接続され、他端が容量コンタクトを介して前記一方の電源配線と電気的に接続されることが好ましい。
本発明の前記半導体集積回路装置においては、前記容量は、前記他方の電源配線と重なる領域、乃至、前記論理回路と重なる領域に配された第５容量を有し、前記第５容量は、一端が前記出力側配線又は前記入力側配線と電気的に接続され、他端が前記他方の電源配線と電気的に接続されることが好ましい。
本発明の前記半導体集積回路装置においては、前記第５容量は、一端が容量コンタクト、拡散領域、基板コンタクトを介して前記出力側配線と電気的に接続され、他端が容量コンタクトを介して前記他方の電源配線と電気的に接続されることが好ましい。
本発明の前記半導体集積回路装置においては、前記第５容量は、一端が容量コンタクト、ゲート電極、コンタクトを介して前記入力側配線と電気的に接続され、他端が容量コンタクトを介して前記他方の電源配線と電気的に接続されることが好ましい。
本発明によれば、ＬＳＩの面積が増大しないでデカップリングコンデンサを構成できる。その理由としては、配線層と基板構造層との間に容量を配置することにより、電源電圧変動対策としてＬＳＩ内に配置していた従来のようなゲート容量型コンデンサセルが必要なくなり、配線層における一対の電源配線を避けて容量を配置する必要がなくなるからである。
また、本発明によれば、設計ＴＡＴ（Turn Around Time）を短縮できる。その理由としては、スタンダードセルを配置するだけでＬＳＩ内にデカップリングコンデンサとなる容量を配置できるので、容量を配置する場所を確認する必要がなくなり、設計時間の短縮になるからである。
本発明の実施例１に係る半導体集積回路装置におけるスタンダードセル領域及びその周辺の構造を模式的に示した平面図である。 本発明の実施例１に係る半導体集積回路装置におけるスタンダードセル領域及びその周辺の構造を模式的に示した図１の（ａ）Ａ−Ａ´間の断面図、（ｂ）Ｂ−Ｂ´間の断面図、（ｃ）Ｃ−Ｃ´間の断面図である。 本発明の実施例１に係る半導体集積回路装置におけるスタンダードセル領域及びその周辺の構造を模式的に示した斜視図である。 本発明の実施例２に係る半導体集積回路装置におけるスタンダードセル領域及びその周辺の構造を模式的に示した平面図である。 本発明の実施例２に係る半導体集積回路装置におけるスタンダードセル領域及びその周辺の構造を模式的に示した図４の（ａ）Ａ−Ａ´間の断面図、（ｂ）Ｂ−Ｂ´間の断面図、（ｃ）Ｃ−Ｃ´間の断面図である。 本発明の実施例２に係る半導体集積回路装置におけるスタンダードセル領域及びその周辺の構造を模式的に示した斜視図である。 本発明の実施例３に係る半導体集積回路装置の要部の構造を模式的に示した平面図である。 本発明の実施例３に係る半導体集積回路装置の要部の構造を模式的に示した図７の（ａ）Ａ−Ａ´間の断面図、（ｂ）Ｂ−Ｂ´間の断面図、（ｃ）Ｃ−Ｃ´間の断面図である。 本発明の実施例３に係る半導体集積回路装置の要部の構造を模式的に示した図７の（ｄ）Ｄ−Ｄ´間の断面図、（ｅ）Ｅ−Ｅ´間の断面図である。 本発明の実施例３に係る半導体集積回路装置の回路を模式的に示した図である。 本発明の実施例４に係る半導体集積回路装置の要部の構造を模式的に示した平面図である。 本発明の実施例４に係る半導体集積回路装置の要部の構造を模式的に示した図１１の（ａ）Ａ−Ａ´間の断面図、（ｂ）Ｂ−Ｂ´間の断面図、（ｃ）Ｃ−Ｃ´間の断面図である。 本発明の実施例４に係る半導体集積回路装置の回路を模式的に示した図である。 本発明の実施例５に係る半導体集積回路装置の要部の構造を模式的に示した平面図である。 本発明の実施例５に係る半導体集積回路装置の要部の構造を模式的に示した図１４の（ａ）Ａ−Ａ´間の断面図、（ｂ）Ｂ−Ｂ´間の断面図である。 本発明の実施例５に係る半導体集積回路装置の回路を模式的に示した図である。 本発明の実施例６に係る半導体集積回路装置の要部の構造を模式的に示した平面図である。 本発明の実施例６に係る半導体集積回路装置の回路を模式的に示した図である。 本発明の実施例７に係る半導体集積回路装置の要部の構造を模式的に示した平面図である。 本発明の実施例７に係る半導体集積回路装置の回路を模式的に示した図である。 本発明の実施例８に係る半導体集積回路装置の要部の構造を模式的に示した平面図である。 本発明の実施例８に係る半導体集積回路装置の回路を模式的に示した図である。 本発明の実施例９に係る半導体集積回路装置の要部の構造を模式的に示した平面図である。 本発明の実施例９に係る半導体集積回路装置の回路を模式的に示した図である。 本発明の実施例１０に係る半導体集積回路装置の要部の構造を模式的に示した平面図である。 本発明の実施例１０に係る半導体集積回路装置の回路を模式的に示した図である。 本発明の実施例１１に係る半導体集積回路装置の要部の構造を模式的に示した平面図である。 本発明の実施例１１に係る半導体集積回路装置の要部の構造を模式的に示した図２７の（ａ）Ａ−Ａ´間の断面図、（ｂ）Ｂ−Ｂ´間の断面図、（ｃ）Ｃ−Ｃ´間の断面図である。 本発明の実施例１１に係る半導体集積回路装置の要部の構造を模式的に示した図２７の（ｄ）Ｄ−Ｄ´間の断面図、（ｅ）Ｅ−Ｅ´間の断面図である。 本発明の実施例１１に係る半導体集積回路装置の回路を模式的に示した図である。 本発明の実施例１２に係る半導体集積回路装置の要部の構造を模式的に示した平面図である。 本発明の実施例１２に係る半導体集積回路装置の要部の構造を模式的に示した図３１の（ａ）Ａ−Ａ´間の断面図、（ｂ）Ｂ−Ｂ´間の断面図、（ｃ）Ｃ−Ｃ´間の断面図である。 本発明の実施例１２に係る半導体集積回路装置の回路を模式的に示した図である。 本発明の実施例１３に係る半導体集積回路装置の要部の構造を模式的に示した平面図である。 本発明の実施例１３に係る半導体集積回路装置の要部の構造を模式的に示した図３４の（ａ）Ａ−Ａ´間の断面図、（ｂ）Ｂ−Ｂ´間の断面図である。 本発明の実施例１３に係る半導体集積回路装置の回路を模式的に示した図である。 本発明の実施例１４に係る半導体集積回路装置の要部の構造を模式的に示した平面図である。 本発明の実施例１４に係る半導体集積回路装置の要部の構造を模式的に示した図３７の（ａ）Ａ−Ａ´間の断面図、（ｂ）Ｂ−Ｂ´間の断面図である。 本発明の実施例１４に係る半導体集積回路装置の回路を模式的に示した図である。 本発明の実施例１５に係る半導体集積回路装置の要部の構造を模式的に示した平面図である。 本発明の実施例１５に係る半導体集積回路装置の要部の構造を模式的に示した図４０の（ａ）Ａ−Ａ´間の断面図、（ｂ）Ｂ−Ｂ´間の断面図である。 本発明の実施例１５に係る半導体集積回路装置の回路を模式的に示した図である。 本発明の実施例１６に係る半導体集積回路装置の要部の構造を模式的に示した平面図である。 本発明の実施例１６に係る半導体集積回路装置の要部の構造を模式的に示した図４３の（ａ）Ａ−Ａ´間の断面図、（ｂ）Ｂ−Ｂ´間の断面図である。 本発明の実施例１６に係る半導体集積回路装置の回路を模式的に示した図である。
本発明の実施形態１に係る半導体集積回路装置では、少なくとも所定の間隔をおいて配された一対の拡散領域（図１、図２の１５、１４）を有する基板構造層（図１、図２の１０）と、少なくとも所定の間隔をおいて配されるとともに前記一対の拡散領域と重なるように配された一対の電源配線（図１、図２の４１、４２）を有する配線層（図１、図２の４０）と、前記基板構造層側から順に第１電極（図２の２１）、誘電体（図２の２２）、第２電極（図２の２３）が積層するとともに、前記基板構造層と前記配線層との間にて、少なくとも前記一対の電源配線の間におけるスタンダードセルが配置されるスタンダードセル領域（図１の１）の外枠に沿って当該外枠の内側に所定の幅で枠状に形成される容量（図１、図２の２０）と、前記スタンダードセル領域外において、前記一対の拡散領域のうち一方の電源配線（図１、図２の４１）と前記一対の拡散領域のうち一方の拡散領域（図１、図２の１５）とを電気的に接続する第１基板コンタクト（図１、図２の３１）と、前記スタンダードセル領域外において、前記一対の拡散領域のうち他方の電源配線（図１、図２の４２）と前記一対の拡散領域のうち他方の拡散領域（図１、図２の１４）とを電気的に接続する第２基板コンタクト（図１、図２の３２）と、前記スタンダードセル領域内において、前記第１電極と前記他方の拡散領域とを電気的に接続する第１容量コンタクト（図１、図２の３４）と、前記スタンダードセル領域内において、前記第２電極と前記一方の電源配線とを電気的に接続する第２容量コンタクト（図１、図２の３３）と、を備える。
本発明の実施形態２に係る半導体集積回路装置では、基板上にウェル（図７〜図９の１１、１２）及び拡散領域（図７〜図９の１３ａ、１３ｂ、１６ａ、１６ｂ）を有する基板構造層（図８、図９の１０）と、前記基板構造層から所定の間隔をおいて配された一対の電源配線（図７、図８の４１、４２）を有するとともに、前記一対の電源配線間に入力側配線（図７、図８の４３）及び出力側配線（図７、図９の４４）を有する配線層（図８、図９の４０）と、基板上に論理回路を有するとともに、前記論理回路が前記一対の電源配線、前記入力側配線、及び前記出力側配線と電気的に接続されたスタンダードセル（図７の６１、６２の組合せ）と、前記基板構造層と前記配線層との間に配されるとともに、前記一対の電源配線と重なる領域を含む前記一対の電源配線間の領域に配された１つ以上の容量（図７の２０、図１１、図１４、図１７、図１９、図２１、図２３、図２５、図３１の７０、７５、図２７の８０、８５、図３４、図３７、図４０、図４３の９０）と、を備え、前記容量は、前記一対の電源配線間、前記一対の電源配線のうち一方の電源配線と前記入力側配線との間、前記一対の電源配線のうち他方の電源配線と前記入力側配線との間、前記一方の電源配線と前記出力側配線又は任意の配線との間、前記他方の電源配線と前記出力側配線又は任意の配線との間、のうちいずれか１つ以上の間に電気的に接続されている。
なお、上記実施形態の記載において、（）内に付記した図面参照符号は、理解を助けるための例示であって、図示の形態に限定することを意図するものではない。
本発明の実施例１に係る半導体集積回路装置について図面を用いて説明する。図１は、本発明の実施例１に係る半導体集積回路装置におけるスタンダードセル領域及びその周辺の構造を模式的に示した平面図である。図２は、本発明の実施例１に係る半導体集積回路装置におけるスタンダードセル領域及びその周辺の構造を模式的に示した図１の（ａ）Ａ−Ａ´間の断面図、（ｂ）Ｂ−Ｂ´間の断面図、（ｃ）Ｃ−Ｃ´間の断面図である。図３は、本発明の実施例１に係る半導体集積回路装置におけるスタンダードセル領域及びその周辺の構造を模式的に示した斜視図である。
半導体集積回路装置は、基板構造層１０上に所定の間隔をおいて配線層４０を有する（図２参照）。半導体集積回路装置は、スタンダードセルが配置されるスタンダードセル領域１内の基板構造層１０と配線層４０との間に、スタンダードセル領域１の外枠（境界）に沿って当該外枠の内側に所定の幅で形成された枠状の容量２０が配置されている。
半導体集積回路装置は、基板構造層１０において、Ｙ軸方向に第１ウェル１１と第２ウェル１２とが隣接して並んで配置されている（図１参照）。半導体集積回路装置は、第１ウェル１１において、Ｘ軸方向に延在した第３拡散領域１５が配置されており、第３拡散領域１５よりも第２ウェル１２側に第１拡散領域１３が配置されている。半導体集積回路装置は、第２ウェル１２において、Ｘ軸方向に延在した第２拡散領域１４が配置されており、第２拡散領域１４よりも第１ウェル１１側に第４拡散領域１６が配置されている。半導体集積回路装置は、第２拡散領域１４及び第３拡散領域１５が所定の間隔をおいて略平行（平行を含む）に配置されている。
半導体集積回路装置は、配線層４０において第１電源配線４１及び第２電源配線４２が所定の間隔をおいて略平行（平行を含む）に配置されている（図１参照）。半導体集積回路装置は、Ｚ軸方向から見て、第１電源配線４１と第３拡散領域１５とが重なるように配されており、第２電源配線４２と第２拡散領域１４とが重なるように配されている。半導体集積回路装置は、第１電源配線４１、第２電源配線４２、第２拡散領域１４、及び第３拡散領域１５のそれぞれの一部がスタンダードセル領域１と重なるように配されている。
半導体集積回路装置は、第１電源配線４１と第２電源配線４２との間（第２拡散領域１４と第３拡散領域１５との間）の領域に、スタンダードセル領域１が配置されている（図１参照）。半導体集積回路装置は、スタンダードセル領域１外において、第１電源配線４１が第１基板コンタクト３１を介して第３拡散領域１５と電気的に接続されるとともに（図２（ａ）参照）、第２電源配線４２が第２基板コンタクト３２を介して第２拡散領域１４と電気的に接続されている（図２（ｂ）参照）。半導体集積回路装置は、容量２０と基板コンタクト３１、３２とがショートしないように容量２０の幅が設定されている。半導体集積回路装置は、容量２０において、第１電極２１側から順に、第１電極２１、誘電体２２、第２電極２３が積層した構造となっている（図２参照）。半導体集積回路装置は、スタンダードセル領域１内において、容量２０における第１電極２１が第１容量コンタクト３４を介して第３拡散領域１５と接続されるとともに（図２（ａ）、（ｃ）参照）、容量２０における第２電極２３が第２容量コンタクト３３を介して第２電源配線４２と接続されている（図２（ｂ）、（ｃ）参照）。半導体集積回路装置は、ＤＲＡＭを混載した装置とすることができ、容量２０をＤＲＡＭのキャパシタと同様な構造とすることができる。
ここで、スタンダードセルは、矩形の枠内に、トランジスタ及びキャパシタを構成する標準化された各種パターンを有するセルである。スタンダードセルは、設計装置（コンピュータ）で予め設定されている。図１に示すスタンダードセルは、矩形の枠内に基板コンタクトないしウェルコンタクトが設けられていないタップレス型のスタンダードセルである。タップレス型のスタンダードセルは、第１電源配線４１と第３拡散領域１５とを接続する第１基板コンタクト３１と、第２電源配線４２と第２拡散領域１４とを接続する第２基板コンタクト３２とが、スタンダードセル領域１内に存在しない構成である。
基板構造層１０は、基板（図示せず；半導体基板）上に形成されたウェル１１、１２、及び拡散領域１３、１４、１５、１６を有する構造層である。ウェル１１、１２、及び拡散領域１３、１４、１５、１６は、スタンダードセル領域１内のスタンダードセルの回路を実現する構造を成す。基板構造層１０では、Ｙ軸方向に第１ウェル１１と第２ウェル１２とが隣接して並んで配されており、第１ウェル１１と第２ウェル１２との接合部がＸ軸方向に沿って配されている。基板構造層１０では、第１ウェル１１と第２ウェル１２との接合部を跨ぐようにスタンダードセル領域１が設定されている。基板構造層１０では、Ｘ軸方向に延在した第３拡散領域１５が第１ウェル１１と接合しており、Ｘ軸方向に延在した第２拡散領域１４が第２ウェル１２と接合しており、第３拡散領域１５及び第２拡散領域１４の一部がスタンダードセル領域１内であって容量２０の一部（Ｘ軸方向に沿って配された部分）と重なるように配置されている。基板構造層１０では、第１ウェル１１における第３拡散領域１５よりも第２ウェル１２側の位置にて矩形状の第１拡散領域１３が第１ウェル１１と接合しており、第２ウェル１２における第２拡散領域１４よりも第１ウェル１１側の位置にて矩形状の第４拡散領域１６が第２ウェル１２と接合しており、第１拡散領域１３及び第４拡散領域１６がスタンダードセル領域１内であって容量２０と重ならないように配置されている。第３拡散領域１５は、第１拡散領域１３と分離して配されている。第２拡散領域１４は、第４拡散領域１６と分離して配されている。
第１ウェル１１と第２ウェル１２とは、互いに逆導電型である。第１ウェル１１には、第１電源配線４１から第１基板コンタクト３１及び第３拡散領域１５を通じて電位が供給される。第１ウェル１１は、第３拡散領域１５と同電位となる。第２ウェル１２は、第１ウェル１１とは逆導電型である。第２ウェル１２には、第２電源配線４２から第２基板コンタクト３２及び第２拡散領域１４を通じて電位が供給される。第２ウェル１２は、第２拡散領域１４と同電位となる。
第１拡散領域１３は、第１ウェル１１と逆導電型である。
第２拡散領域１４は、第２ウェル１２と同一導電型であって第２ウェル１２よりも不純物濃度が高い領域である。第２拡散領域１４は、スタンダードセル領域１外に配された第２基板コンタクト３２を介して第２電源配線４２と電気的に接続されている。よって、第２拡散領域１４は、第２電源配線４２と同電位となる。
第３拡散領域１５は、第１ウェル１１と同一導電型であって第１ウェル１１よりも不純物濃度が高い領域である。第３拡散領域１５は、スタンダードセル領域１外に配された第１基板コンタクト３１を介して第１電源配線４１と電気的に接続されており、スタンダードセル領域１内に配された第１容量コンタクト３４を介して第１電極２１と電気的に接続されている。よって、第３拡散領域１５は、第１電源配線４１と同電位となる。
第４拡散領域１６は、第２ウェル１２と逆導電型である。
配線層４０は、第１電源配線４１及び第２電源配線４２が配置された層である。配線層４０は、基板構造層１０上に所定の間隔をおいて配されている。
第１電源配線４１は、Ｘ軸方向に延在した導体であり、第１電源電位（例えば、ＶＤＤ電位）が印加される。第１電源配線４１は、Ｙ軸方向から見て第３拡散領域１５と略平行（平行を含む）に配されており（図２（ａ）参照）、Ｚ軸方向から見て第３拡散領域１５と重なるように配置されている（図１参照）。第１電源配線４１の一部は、スタンダードセル領域１内であって容量２０の一部（Ｘ軸方向に沿って配された部分）と重なる領域を通るように配置されている。第１電源配線４１は、スタンダードセル領域１外に配された第１基板コンタクト３１を介して第３拡散領域１５と電気的に接続されている。
第２電源配線４２は、Ｘ軸方向に延在した導体であり、第１電源電位と異なる第２電源電位（例えば、ＧＮＤ電位）が印加される。第２電源配線４２は、Ｙ軸方向から見て第２拡散領域１４と略平行（平行を含む）に配されており（図２（ｂ）参照）、Ｚ軸方向から見て第２拡散領域１４と重なるように配置されている（図１参照）。第２電源配線４２の一部は、スタンダードセル領域１内であって容量２０と重なる領域を通るように配置されている。第２電源配線４２は、スタンダードセル領域１外に配された第２基板コンタクト３２を介して第２拡散領域１４と電気的に接続されるとともに、スタンダードセル領域１内に配された第２容量コンタクト３３を介して第２電極２３と電気的に接続されている。
容量２０は、電荷を蓄えることにより情報を記憶することを目的とする容量（キャパシタ）と同様の容量であり、電源電圧変動を抑制するために用いられる。容量２０は、スタンダードセル領域１内の基板構造層１０と配線層４０との間に配置されており、スタンダードセル領域１の外枠（境界）に沿って当該外枠の内側に所定の幅で形成され、全体として枠状に形成されている。容量２０は、Ｚ軸方向から見て第１電源配線４１と第２電源配線４２との間（第３拡散領域１５と第２拡散領域１４との間）のスタンダードセル領域１内に配置されている。容量２０の幅は、スタンダードセル領域１外に配された基板コンタクト３１、３２とショートしないように設定されている。容量２０は、Ｚ軸方向の第１電極２１側から順に、平坦な第１電極２１、誘電体２２、第２電極２３が積層した構造となっている。第１電極２１、誘電体２２、及び第２電極２３は、それぞれ、ＸＹ平面に沿って平坦である。
第１電極２１は、導体よりなり、第１容量コンタクト３４、第３拡散領域１５、及び第１基板コンタクト３１を介して第１電源配線４１と電気的に接続されている。よって、第１電極２１は、第１電源配線４１と同電位となる。
誘電体２２は、直流電圧に対しては電気を通さない絶縁体としてふるまう材料よりなる。
第２電極２３は、導体よりなり、第２容量コンタクト３３を介して第２電源配線４２と電気的に接続されている。よって、第２電極２３は、第２電源配線４２と同電位となる。
第１基板コンタクト３１は、導体よりなり、スタンダードセル領域１外にて第１電源配線４１と第３拡散領域１５とを電気的に接続するコンタクトである。第２基板コンタクト３２は、導体よりなり、スタンダードセル領域１外にて第２電源配線４２と第２拡散領域１４とを電気的に接続するコンタクトである。
第１容量コンタクト３４は、導体よりなり、スタンダードセル領域１内にて第３拡散領域１５と第１電極２１とを電気的に接続するコンタクトである。第２容量コンタクト３３は、導体よりなり、スタンダードセル領域１内にて第２電源配線４２と第２電極２３とを電気的に接続するコンタクトである。
以上は、１つのスタンダードセル及びその周辺の構造を説明したが、容量２０を構成するのに必要な領域である配線層４０や基板構造層１０の領域は、全てのスタンダードセルに共通している構造であるため、以下に述べるようにスタンダードセルを組み合わせて用いることができる。
図１〜図３のスタンダードセルをＹ軸方向に隣接させて配置すると、各スタンダードセル領域１内の容量２０は、隣接するスタンダードセル領域１内の容量２０と接続された構造となる。つまり、第１電源配線４１又は／及び第２電源配線４２と重なる領域にて隣接する容量２０が繋がった構成となる。
同様に、図１〜図３のスタンダードセルをＸ座標方向に隣接させて配置する場合、基板コンタクト３１、３２の一部を省略することで、各スタンダードセル領域１内の容量２０は、隣接するスタンダードセル領域１内の容量２０と接続された構造とすることができる。つまり、容量２０が基板コンタクト３１、３２とショートしないように、隣接する容量２０同士が繋がる部分では基板コンタクト３１、３２を省略する必要がある。
なお、容量２０は、Ｚ軸方向に配線層４０と基板構造層１０の間に構成されており、スタンダードセルの回路を実現するために必要な電源配線４１、４２や信号配線（図示せず；容量２０の枠内の配置される配線）と異なる領域に配されるので、電源配線や信号配線と容量２０とがショートすることはない。また、第１電極２１と第２電極２３の接続する電源配線を相互に換えても容量２０を構成できることは言うまでも無い。つまり、第１電極２１が容量コンタクト（図示せず）、第２拡散領域１４、及び基板コンタクト３２を介して第２電源配線４２と電気的に接続され、第２電極２３が容量コンタクト（図示せず）を介して第１電源配線４１と電気的に接続されるようにすることができる。
実施例１によれば、以下のような効果を奏する。
第１の効果として、ＬＳＩの面積が増大しないでデカップリングコンデンサを構成できる。その理由としては、配線層４０と基板構造層１０との間に容量２０を配置することにより、電源電圧変動対策としてＬＳＩ内に配置していた従来のようなゲート容量型コンデンサセルが必要なくなり、配線層４０における第１電源配線４１及び第２電源配線４２を避けて容量２０を配置する必要がなくなるからである。
なお、実施例１では、容量２０をスタンダードセル領域１内の配線層４０と基板構造層１０との間に配置した構造としており、容量２０が配置される領域はスタンダードセルの回路に必要な電源配線・信号配線と異なる領域であるので、スタンダードセル領域１内の構造や、ＬＳＩ内の配線リソースに影響されることなく、容量２０をスタンダードセル領域１内に配置することができる。
第２の効果として、設計ＴＡＴ（Turn Around Time）を短縮できる。その理由としては、スタンダードセルを配置するだけでＬＳＩ内にデカップリングコンデンサとなる容量２０を配置できるので、容量２０を配置する場所を確認する必要がなくなり、設計時間の短縮になるからである。
本発明の実施例２に係る半導体集積回路装置について図面を用いて説明する。図４は、本発明の実施例２に係る半導体集積回路装置におけるスタンダードセル領域及びその周辺の構造を模式的に示した平面図である。図５は、本発明の実施例２に係る半導体集積回路装置におけるスタンダードセル領域及びその周辺の構造を模式的に示した図４の（ａ）Ａ−Ａ´間の断面図、（ｂ）Ｂ−Ｂ´間の断面図、（ｃ）Ｃ−Ｃ´間の断面図である。図６は、本発明の実施例２に係る半導体集積回路装置におけるスタンダードセル領域及びその周辺の構造を模式的に示した斜視図である。
実施例２は、実施例１の変形例であり、スタンダードセルの回路に必要な電源配線・信号配線と抵触しない限りにおいて、容量２０の枠内にも容量２０と繋がる部分（例えば、図４の引き出し部２０ａ）を形成したものである。なお、容量２０（第１電極２１、誘電体２２、第２電極２３）、第２電源配線４２、及び第３基板コンタクト３５以外の構成は、実施例１と同様である。
なお、実施例１（図１参照）で構成される容量２０はスタンダードセル領域１の外枠（境界）内の電源配線４１、４２の領域を含むＸ軸方向とＹ軸方向の内側方向に対して、それぞれ所定の幅を持ったもので構成されるが、容量２０の枠の内側に容量２０の部分を配置していないのは、スタンダードセル領域１内に回路を実現するための基板コンタクトの領域を確保するためである。ただし、いくつかのスタンダードセルで回路を実現するための基板コンタクトが配置されず、容量２０の枠の内側に容量２０の部分を構成可能な領域が存在する場合には、容量２０の枠の内側にも容量２０を配置することができる。以下、基板コンタクトが存在しない領域に容量２０を配置する例を説明する。
図４〜図６に示すように、実施例２では、スタンダードセル領域１内で回路を実現するための基板コンタクトが存在しない領域が、第１電源配線４１の下の辺からスタンダードセルの途中まで続いている場合、スタンダードセル内のＹ軸方向の途中まで容量２０と繋がった引き出し部２０ａ（引き出し部２１ａ、２２ａ、２３ａ）を配置する。なお、第２電源配線４２は、第４拡散領域１６と重なる領域まで延在した引き出し部４２ａを有し、引き出し部４２ａが第３基板コンタクト３５を介して第４拡散領域１６と電気的に接続されている。引き出し部２０ａは、引き出し部４２ａ及び第３基板コンタクトと重ならないように形成されている。
同様に、図４〜図６に示す第３基板コンタクト３５が存在しない場合、引き出し部２０ａの先端部をスタンダードセル内の第１ウェル１１と第２ウェル１２との接合部付近までではなく、容量２０における第２電源配線４２と重なる領域の辺までスタンダードセル内を縦断した容量２０を構成することができる。
また、図示していないが、スタンダードセル領域１内に基板コンタクトが全く存在しない場合、スタンダードセル領域１の全ての領域で容量２０を構成することができる。
実施例２によれば、実施例１と同様な効果を奏するとともに、スタンダードセル領域１内に回路を実現するための基板コンタクトが存在しない領域が存在する場合に、そのような領域にも容量２０を配置することにより、デカップリングコンデンサをＬＳＩ内にさらに増やすことが可能となり、電源電圧変動を抑制することができる。
本発明の実施例３に係る半導体集積回路装置について図面を用いて説明する。図７は、本発明の実施例３に係る半導体集積回路装置の要部の構造を模式的に示した平面図である。図８は、本発明の実施例３に係る半導体集積回路装置の要部の構造を模式的に示した図７の（ａ）Ａ−Ａ´間の断面図、（ｂ）Ｂ−Ｂ´間の断面図、（ｃ）Ｃ−Ｃ´間の断面図である。図９は、本発明の実施例３に係る半導体集積回路装置の要部の構造を模式的に示した図７の（ｄ）Ｄ−Ｄ´間の断面図、（ｅ）Ｅ−Ｅ´間の断面図である。図１０は、本発明の実施例３に係る半導体集積回路装置の回路を模式的に示した図である。
実施例３は、実施例１の変形例であり、ｐ型のＭＩＳ（Metal Insulator Semiconductor）トランジスタと、ｎ型のＭＩＳトランジスタとから構成されたＣＭＩＳ（Complementary MIS）インバータ（論理回路）によって論理ゲートを構成した半導体集積回路装置に適用したものである。なお、実施例３に係る半導体集積回路装置は、周知の方法を用いて製造することができる。
実施例３に係る半導体集積回路装置は、基板構造層１０上に所定の間隔をおいて配線層４０を有する（図８、図９参照）。半導体集積回路装置は、基板構造層１０と配線層４０との間に枠状の容量２０が配置されている。
基板構造層１０では、半導体基板（図示せず、例えば、単結晶シリコン）上にＹ軸方向に第１ウェル１１と第２ウェル１２とが隣接して並んで配置されている。第２ウェル１２は、第１ウェル１１とは逆導電型のウェルである。第１ウェル１１上には、Ｘ軸方向に延在した第３拡散領域１５が配置されており、第３拡散領域１５よりも第２ウェル１２側にてチャネルの両側にソース／ドレイン領域となる第１拡散領域１３ａ、１３ｂが配置されている。第３拡散領域１５は、第１ウェル１１よりも不純物濃度が高い同導電型の拡散領域である。第１拡散領域１３ａ、１３ｂは、第１ウェル１１とは逆導電型の拡散領域である。第２ウェル１２上には、Ｘ軸方向に延在した第２拡散領域１４が配置されており、第２拡散領域１４よりも第１ウェル１１側にてチャネルの両側にソース／ドレイン領域となる第４拡散領域１６ａ、１６ｂが配置されている。第２拡散領域１４は、第２ウェル１２よりも不純物濃度が高い同導電型の拡散領域である。第４拡散領域１６ａ、１６ｂは、第２ウェル１２とは逆導電型の拡散領域である。チャネルとなる部分を除くウェル１１、１２上の第１拡散領域１３ａ、１３ｂの周囲、第４拡散領域１６ａ、１６ｂの周囲、第２拡散領域１４の両側、及び、第３拡散領域１５の両側には、素子分離領域１８（例えば、ＳＴＩ、ＬＯＣＯＳ）が配置されれている。ウェル１１、１２、拡散領域１３、１４、１５、１６、及び素子分離領域１８を有する層は、基板構造層１０となる。
第１拡散領域１３ａ、１３ｂ間のチャネル上、及び、第４拡散領域１６ａ、１６ｂ間のチャネル上には、ゲート絶縁膜（図示せず）を介してゲート電極１７が配置されている。ゲート電極１７及び第１拡散領域１３ａ、１３ｂはＭＩＳトランジスタ６１を構成し、ゲート電極１７及び第４拡散領域１６ａ、１６ｂは別のＭＩＳトランジスタ６２を構成する。ゲート電極１７は、ＭＩＳトランジスタ６１とＭＩＳトランジスタ６２の共通のゲート電極であり、ウェル１１、１２の境界を跨いでＹ軸方向に延在した構成となっている。ＭＩＳトランジスタ６１とＭＩＳトランジスタ６２とは、極性が逆である。ＭＩＳトランジスタ６１とＭＩＳトランジスタ６２との組合せは、スタンダードセル６０を構成する（図１０参照）。
配線層４０は、基板構造層１０上に層間絶縁膜（図示せず）を介して配される。配線層４０には、第１電源配線４１及び第２電源配線４２が所定の間隔をおいて略平行（平行を含む）に配置されており、第１電源配線４１と第２電源配線４２との間の領域にて入力側配線４３及び出力側配線４４が互いに離間して配されている（図７参照）。第１電源配線４１と第２電源配線４２とは、互いに異なる電源電位に印加されており、一方の電源配線をＶＤＤ（正電位）とし、他方の電源配線をＧＮＤ（接地電位）とすることができる。第１電源配線４１は、Ｚ軸方向から見て、第３拡散領域１５と重なるように配されており、容量２０と重ならない部分にて１又は複数の第１基板コンタクト３１を介して第３拡散領域１５と電気的に接続されている（図８（ａ）参照）。第２電源配線４２は、Ｚ軸方向から見て、第２拡散領域１４と重なるように配されており、容量２０と重ならない部分にて１又は複数の第２基板コンタクト３２を介して第２拡散領域１４と電気的に接続されている（図８（ｂ）参照）。
第１電源配線４１は、第１拡散領域１３ａ上に向かって分岐した枝配線４１ｂを有する。枝配線４１ｂは、Ｚ軸方向から見て、第１拡散領域１３ａと重なった部分でコンタクト５１を介して第１拡散領域１３ａと電気的に接続されている（図９（ｄ）参照）。第２電源配線４２は、第４拡散領域１６ａ上に向かって分岐した枝配線４２ｂを有する。枝配線４２ｂは、Ｚ軸方向から見て、第４拡散領域１６ａと重なった部分でコンタクト５２を介して第４拡散領域１６ａと電気的に接続されている（図９（ｅ）参照）。入力側配線４３は、入力端子（図１０のｉｎ）に接続された配線であり、Ｚ軸方向から見て、ゲート電極１７と重った部分でコンタクト５３を介してゲート電極１７と電気的に接続されている（図８（ｃ）参照）。出力側配線４４は、出力端子（図１０のｏｕｔ）に接続された配線であり、Ｚ軸方向から見て、第１拡散領域１３ｂ及び第４拡散領域１６ｂと重った部分でそれぞれコンタクト５４、５５を介して第１拡散領域１３ｂ及び第４拡散領域１６ｂと電気的に接続されている（図９（ｄ）、（ｅ）参照）。以上のような接続関係により、ＭＩＳトランジスタ６１、６２が組み合わさったスタンダードセル６０は、ＣＭＩＳインバータを構成する（図１０参照）。
容量２０は、基板構造層１０と配線層４０との間に配された層間絶縁膜（図示せず）中に配される。容量２０は、Ｚ軸方向から見て、トランジスタ６１、６２が組み合わさったスタンダードセル６０の外周に沿って枠状（Ｕ字状でも可）に形成されており、第１電源配線４１と第３拡散領域１５とが重なる領域と第２電源配線４２と第２拡散領域１４とが重なる領域との間に配されている。容量２０は、第１電源配線４１及び第３拡散領域１５と重なる部分にも配され、第２電源配線４２と第２拡散領域１４とが重なる部分にも配されている。容量２０の外枠（境界）で囲まれた領域は、スタンダードセル領域１となる。容量２０は、基板構造層１０側から順に第１電極２１、誘電体２２、第２電極２３が積層した構造となっている（図８、図９参照）。第１電極２１は、Ｚ軸方向から見て、第３拡散領域１５と重なる部分にて１又は複数の第１容量コンタクト３４を介して第３拡散領域１５と電気的に接続されている（図８（ａ）、（ｃ）参照）。第２電極２３は、Ｚ軸方向から見て、第２電源配線４２と重なる部分にて１又は複数の第２容量コンタクト３３を介して第２電源配線４２と電気的に接続されている（図８（ｂ）、（ｃ）参照）。容量２０は、１つのスタンダードセル６０につき少なくとも１つ以上対応する（図１０参照）。
容量２０は、ＶＤＤとＧＮＤとの間に構成され、いわゆるデカップリングコンデンサ（バイパスコンデンサ）となり、トランジスタの高速スイッチング動作時に電源ノイズの発生を抑制することができる。容量２０は、容量２０に充電されていた電荷を電源ノイズが発生した瞬間に放電させることによって電源の値を補償する。また、電源ノイズの発生をできるだけ低減する点に関して、容量２０の容量を大きくすることが望ましい。容量２０は、Ｘ座標方向とＹ座標方向の内側方向に対してそれぞれ一定の幅を持ち、当該幅はスタンダードセル領域１内に回路を実現するために配置されている基板コンタクト３１、３２とショートしない幅とする。また、容量２０の容量を大きくするため、実施例２のような引き出し部（図４の２０ａ）を有する構成にしてもよい。
以上のような半導体集積回路装置のスタンダードセル６０は、ＶＤＤとＧＮＤとの間に複数個設けて用いられる（図１０参照）。各段には、スタンダードセル６０と容量２０とがセットになっている。クロック信号の制御に基づいて、第１段のスタンダードセル６０の入力端子（ｉｎ）に入力信号が入力されてＨＩＧＨレベルからＬＯＷレベルに変化した場合、ＭＩＳトランジスタ６１がオン状態となり、ＭＩＳトランジスタ６２がオフ状態となる。このため、オン状態のＭＩＳトランジスタ６１を通じてＶＤＤ電位が出力端子（ｏｕｔ）に向けて出力されるので、出力信号は、ＬＯＷレベルからＨＩＧＨレベルに反転する。この第１段のスタンダードセル６０の出力が第２段のスタンダードセル６０に入力される。
図１０では、容量２０はＶＤＤとＧＮＤとの間に設けられているので、容量２０には電荷が蓄積されている。この結果、ＭＩＳトランジスタ６１がオン状態となることによって出力にＶＤＤから出力に電流が流れた場合でも、容量２０が設けられているため、この容量２０に充電されていた電荷が瞬間的に放電され、電源ノイズの発生を低減することができる。
また、第１段のスタンダードセル２０で電源ノイズが発生した場合であっても、容量２０により、経路的に離れている第ｎ段のスタンダードセル２０に伝達する前に、その電源ノイズを除去することができる。また、電源が低電圧化した場合であっても、電源ノイズによる誤動作を防止することができる。
なお、実施例３では、スタンダードセル２０にインバータを例に説明したが、ＮＡＮＤゲート、ＮＯＲゲートなどの論理回路にも適用することができる。なお、論理回路については、公知の論理回路であるので、説明を省略する。
実施例３によれば、実施例１と同様に、ＬＳＩの面積が増大しないでデカップリングコンデンサを構成できるとともに、設計ＴＡＴを短縮できる。
本発明の実施例４に係る半導体集積回路装置について図面を用いて説明する。図１１は、本発明の実施例４に係る半導体集積回路装置の要部の構造を模式的に示した平面図である。図１２は、本発明の実施例４に係る半導体集積回路装置の要部の構造を模式的に示した図１１の（ａ）Ａ−Ａ´間の断面図、（ｂ）Ｂ−Ｂ´間の断面図、（ｃ）Ｃ−Ｃ´間の断面図である。図１３は、本発明の実施例４に係る半導体集積回路装置の回路を模式的に示した図である。
実施例４は、実施例３の変形例であり、第１電源配線４１（ＶＤＤ）と出力側配線４４（出力端子ｏｕｔ）との間に容量７０を追加するとともに、第２電源配線４２（ＧＮＤ）と出力側配線４４（出力端子ｏｕｔ）との間に容量７５を追加したしたものである。容量７０、７５に関する構成以外の構成については、実施例３と同様である。
容量７０、７５は、枠状の容量２０の内側の領域に配されている。容量７０は、容量２０の枠の内側における第１ウェル１１（ＭＩＳトランジスタ６１でも可）上に配されている。容量７５は、容量２０の枠の内側における第２ウェル１２（ＭＩＳトランジスタ６２でも可）上に配されている。容量７０、７５は、基板構造層１０と配線層４０との間に配されており、容量２０と同一層にある。容量２０、７０、７５は、互いに離間している。
容量７０は、容量２０と同様に、基板構造層１０側から順に第１電極７１、誘電体７２、第２電極７３が積層した構造となっている（図１２参照）。第１電極７１は、Ｚ軸方向から見て、第１拡散領域１３ａと重なる部分にて第３容量コンタクト３６を介して第１拡散領域１３ａと電気的に接続されている（図１２（ｂ）参照）。ゆえに、第１電極７１は、第３容量コンタクト３６、第１拡散領域１３ａ、コンタクト５１、及び枝配線４１ｂを介して第１電源配線４１と電気的に接続されている。第２電極７３は、Ｚ軸方向から見て、出力側配線４４と重なる部分にて第４容量コンタクト３７を介して出力側配線４４と電気的に接続されている（図１２（ｂ）参照）。なお、容量７０は、コンタクト５１、５３、５４と離間して配される。
容量７５は、容量２０と同様に、基板構造層１０側から順に第１電極７６、誘電体７７、第２電極７８が積層した構造となっている（図１２参照）。第１電極７６は、Ｚ軸方向から見て、第４拡散領域１６ａと重なる部分にて第５容量コンタクト３８を介して第４拡散領域１６ａと電気的に接続されている（図１２（ｃ）参照）。ゆえに、第１電極７６は、第５容量コンタクト３８、第４拡散領域１６ａ、コンタクト５２、及び枝配線４２ｂを介して第２電源配線４２と電気的に接続されている。第２電極７８は、Ｚ軸方向から見て、出力側配線４４と重なる部分にて第６容量コンタクト３９を介して出力側配線４４と電気的に接続されている（図１２（ｃ）参照）。なお、容量７５は、コンタクト５２、５３、５５と離間して配される。
なお、出力側配線４４は、容量コンタクト３７、３９を介して第２電極７３、７８と電気的に接続できるように形成されている。また、容量２０、７０、７５は、１つのスタンダードセル６０につき、それぞれ少なくとも１つ以上対応する（図１３参照）。
実施例４によれば、実施例３と同様な効果を奏するとともに、本来、値を保持することを目的とするＤＲＡＭ容量をスタンダードセル６０内の配線の容量７０、７５として用いることで充放電時間（τ＝ＲＣ）が増加し、バッファセルやコンデンサセルを配置する必要がなくなるため、ＬＳＩの面積の増加を抑制する効果がある。なお、従来技術は、ホールドタイミング保証を目的として遅延時間を加算するバッファセルやコンデンサセルを配置するためにＬＳＩの面積を大きくする必要があったが、実施例３によればその必要がない。
また、実施例４によれば、スタンダードセル領域１内に複数の容量７０、７５を設けることで、既存のセル配置には影響なく、増加したい遅延時間の微調整が可能となり、既存のセル配置および配線形状への影響を抑えることができるため、設計に要する時間の短縮効果も得られる。
本発明の実施例５に係る半導体集積回路装置について図面を用いて説明する。図１４は、本発明の実施例５に係る半導体集積回路装置の要部の構造を模式的に示した平面図である。図１５は、本発明の実施例５に係る半導体集積回路装置の要部の構造を模式的に示した図１４の（ａ）Ａ−Ａ´間の断面図、（ｂ）Ｂ−Ｂ´間の断面図である。図１６は、本発明の実施例５に係る半導体集積回路装置の回路を模式的に示した図である。
実施例５は、実施例４の変形例であり、第１電源配線４１と電気的に接続された容量７０を出力側配線４４と接続するのをやめるとともに、第２電源配線４２と電気的に接続された容量７５を出力側配線４４と接続するのをやめたものである。容量７０の第２電極７３は第４容量コンタクト３７を介して配線４５に電気的に接続されているが、配線４５の接続先は特に規定されていない（図１５（ａ）参照）。また、容量７５の第２電極７８は第６容量コンタクト３９を介して配線４６に電気的に接続されているが、配線４６の接続先は特に規定されていない（図１５（ｂ）参照）。配線４５、４６は、配線層４０に配され、他の配線４１〜４４と離間している。出力側配線４４は、配線４５、４６と抵触しないように形成されている。なお、配線４５は、第１電源配線４１に対して容量を確保したいところ（例えば、第２電源配線４２）に電気的に接続してもよい。配線４６は、第２電源配線４２に対して容量を確保したいところ（例えば、第１電源配線４１）に電気的に接続してもよい。配線４５、４６の接続先がない構成であってもよい。その他の構成は、実施例４と同様である。
実施例５によれば、実施例４と同様な効果を奏するとともに、容量７０、７５と電気的に接続された配線４５、４６の接続先を任意に選択することができるようになる。
本発明の実施例６に係る半導体集積回路装置について図面を用いて説明する。図１７は、本発明の実施例６に係る半導体集積回路装置の要部の構造を模式的に示した平面図である。図１８は、本発明の実施例６に係る半導体集積回路装置の回路を模式的に示した図である。
実施例６は、実施例４の変形例であり、第２電源配線４２と電気的に接続された容量７５のみを出力側配線４４と接続するのをやめたものである。容量７５の第２電極（図１５（ｂ）の７８に相当）は第６容量コンタクト３９を介して配線４６に電気的に接続されているが、配線４６の接続先は特に規定されていない。配線４６は、配線層４０に配され、他の配線４１〜４４と離間している。出力側配線４４は、配線４６と抵触しないように形成されている。なお、配線４６は、第２電源配線４２に対して容量を確保したいところ（例えば、第１電源配線４１）に電気的に接続してもよい。配線４６の接続先がない構成であってもよい。第１電源配線４１と出力側配線４４との間の容量７０は実施例４と同様である。その他の構成は、実施例４と同様である。
実施例６によれば、実施例４と同様な効果を奏するとともに、容量７５と電気的に接続された配線４６の接続先を任意に選択することができるようになる。
本発明の実施例７に係る半導体集積回路装置について図面を用いて説明する。図１９は、本発明の実施例７に係る半導体集積回路装置の要部の構造を模式的に示した平面図である。図２０は、本発明の実施例７に係る半導体集積回路装置の回路を模式的に示した図である。
実施例７は、実施例４の変形例であり、第１電源配線４１と電気的に接続された容量７０のみを出力側配線４４と接続するのをやめたものである。容量７０の第２電極（図１５（ａ）の７３に相当）は第４容量コンタクト３７を介して配線４５に電気的に接続されているが、配線４５の接続先は特に規定されていない。配線４５は、配線層４０に配され、他の配線４１〜４４と離間している。出力側配線４４は、配線４５と抵触しないように形成されている。なお、配線４５は、第１電源配線４１に対して容量を確保したいところ（例えば、第２電源配線４２）に電気的に接続してもよい。配線４６の接続先がない構成であってもよい。第２電源配線４２と出力側配線４４との間の容量７５は実施例４と同様である。その他の構成は、実施例４と同様である。
実施例７によれば、実施例４と同様な効果を奏するとともに、容量７０と電気的に接続された配線４５の接続先を任意に選択することができるようになる。
本発明の実施例８に係る半導体集積回路装置について図面を用いて説明する。図２１は、本発明の実施例８に係る半導体集積回路装置の要部の構造を模式的に示した平面図である。図２２は、本発明の実施例８に係る半導体集積回路装置の回路を模式的に示した図である。
実施例８は、実施例６の変形例であり、実施例６の容量（図１７の７５）、容量コンタクト（図１７の３８、３９）、及び配線（図１７の４６）を削除したものである。なお、第１電源配線４１と出力側配線４４との間の容量７０は実施例６と同様である。その他の構成は、実施例６と同様である。
実施例８によれば、実施例６で引用する実施例４と同様な効果を奏するとともに、不要な容量を削減することができる。
本発明の実施例９に係る半導体集積回路装置について図面を用いて説明する。図２３は、本発明の実施例９に係る半導体集積回路装置の要部の構造を模式的に示した平面図である。図２４は、本発明の実施例９に係る半導体集積回路装置の回路を模式的に示した図である。
実施例９は、実施例７の変形例であり、実施例７の容量（図１９の７０）、容量コンタクト（図１９の３６、３７）、及び配線（図１９の４５）を削除したものである。なお、第２電源配線４２と出力側配線４４との間の容量７５は実施例７と同様である。その他の構成は、実施例７と同様である。
実施例９によれば、実施例７で引用する実施例４と同様な効果を奏するとともに、不要な容量を削減することができる。
本発明の実施例１０に係る半導体集積回路装置について図面を用いて説明する。図２５は、本発明の実施例１０に係る半導体集積回路装置の要部の構造を模式的に示した平面図である。図２６は、本発明の実施例１０に係る半導体集積回路装置の回路を模式的に示した図である。
実施例１０は、実施例４の変形例であり、ＶＤＤ−ＧＮＤ間の容量が不要な場合には、実施例４のＶＤＤ−ＧＮＤ間の容量（図１１の２０）、及び容量コンタクト（図１１の３３、３４）を削除してもよい。なお、容量７０、７５は実施例４と同様である。その他の構成は、実施例４と同様である。なお、実施例５〜９においても、ＶＤＤ−ＧＮＤ間の容量が不要な場合には、ＶＤＤ−ＧＮＤ間の容量（図１４、図１７、図１９、図２１、図２３の２０）及び容量コンタクト（図１４、図１７、図１９、図２１、図２３の３３、３４）を削除してもよい。
実施例１０によれば、実施例４と同様な効果を奏するとともに、ＶＤＤ−ＧＮＤ間の容量が不要な場合には、ＶＤＤ−ＧＮＤ間の容量を削減することができる。
本発明の実施例１１に係る半導体集積回路装置について図面を用いて説明する。図２７は、本発明の実施例１１に係る半導体集積回路装置の要部の構造を模式的に示した平面図である。図２８は、本発明の実施例１１に係る半導体集積回路装置の要部の構造を模式的に示した図２７の（ａ）Ａ−Ａ´間の断面図、（ｂ）Ｂ−Ｂ´間の断面図、（ｃ）Ｃ−Ｃ´間の断面図である。図２９は、本発明の実施例１１に係る半導体集積回路装置の要部の構造を模式的に示した図２７の（ｄ）Ｄ−Ｄ´間の断面図、（ｅ）Ｅ−Ｅ´間の断面図である。図３０は、本発明の実施例１１に係る半導体集積回路装置の回路を模式的に示した図である。
実施例１１は、実施例１０の変形例であり、ＭＩＳトランジスタ６１（第１ウェル１１）上に配された容量８０（図２５の容量７０に対応）の第１電極８１と第１拡散領域１３ａとを容量コンタクトを介して電気的に接続するのをやめ、容量８０を第３拡散領域１５と第１電源配線４１とが重なる領域まで拡大し、容量８０の第１電極８１と第３拡散領域１５とを１又は複数の第１容量コンタクト３４を介して電気的に接続したものである（図２８（ａ）、（ｃ）参照）。また、ＭＩＳトランジスタ６２（第２ウェル１２上）上に配された容量８５（図２５の容量７５に対応）も同じく、容量８５の第１電極８６と第４拡散領域１６ａとを容量コンタクトを介して電気的に接続するのをやめ、容量８５を第２拡散領域１４と第２電源配線４２とが重なる領域まで拡大し、容量８５の第１電極８６と第２拡散領域１４とを１又は複数の第２容量コンタクト３３´を介して電気的に接続している（図２８（ｂ）、（ｃ）参照）。容量８０と容量８５とは、離間している。容量８０は、基板構造層１０側から順に第１電極８１、誘電体８２、第２電極８３が積層した構造となっている（図２８、図２９参照）。第２電極８３は、第４容量コンタクト３７を介して出力側配線４４と電気的に接続されている。また、容量８５は、基板構造層１０側から順に第１電極８６、誘電体８７、第２電極８８が積層した構造となっている（図２８、図２９参照）。第２電極８８は、第６容量コンタクト３９を介して出力側配線４４と電気的に接続されている。その他の構成は、実施例１０と同様である。
なお、容量８０の第１電極８１と第３拡散領域１５とを第１容量コンタクト３４を介して電気的に接続し、かつ、第２電極８３と出力側配線４４とを第４容量コンタクト３７を介して電気的に接続する代わりに、第１電極８１と第１拡散領域１３ｂとを容量コンタクト（図示せず）を介して電気的に接続し、かつ、第２電極８３と第１電源配線４１とを容量コンタクト（図示せず）を介して電気的に接続してもよい。容量８５についても同様に、第１電極８６と第２拡散領域１４とを第２容量コンタクト３３´を介して電気的に接続し、かつ、第２電極８８と出力側配線４４とを第６容量コンタクト３９を介して電気的に接続する代わりに、第１電極８６と第４拡散領域１６ｂとを容量コンタクト（図示せず）を介して電気的に接続し、かつ、第２電極８８と第２電源配線４２とを容量コンタクト（図示せず）を介して電気的に接続してもよい。
実施例１１によれば、実施例１０と同様な効果を奏するとともに、必要に応じて、ＶＤＤ−出力端子間の容量８０、及び、ＧＮＤ−出力端子間の容量８５のそれぞれの容量を拡大させることができる。
本発明の実施例１２に係る半導体集積回路装置について図面を用いて説明する。図３１は、本発明の実施例１２に係る半導体集積回路装置の要部の構造を模式的に示した平面図である。図３２は、本発明の実施例１２に係る半導体集積回路装置の要部の構造を模式的に示した図３１の（ａ）Ａ−Ａ´間の断面図、（ｂ）Ｂ−Ｂ´間の断面図、（ｃ）Ｃ−Ｃ´間の断面図である。図３３は、本発明の実施例１２に係る半導体集積回路装置の回路を模式的に示した図である。
実施例１２は、実施例４の変形例であり、容量７０をＶＤＤ−出力端子間ではなくＶＤＤ−入力端子間に設け、容量７５をＧＮＤ−出力端子間ではなくＧＮＤ−入力端子間に設けたものである。つまり、容量７０の第２電極７２と出力側配線４４とを容量コンタクトを介して電気的に接続するのをやめ、第２電極７２と入力側配線４３とを第４容量コンタクト３７´を介して電気的に接続し、容量７５の第２電極７７と出力側配線４４とを容量コンタクトを介して電気的に接続するのをやめ、第２電極７７と入力側配線４３とを第６容量コンタクト３９´を介して電気的に接続したものである（図３２（ａ）参照）。その他の構成は、実施例４と同様である。
実施例１２によれば、実施例４と同様な効果を奏する。
本発明の実施例１３に係る半導体集積回路装置について図面を用いて説明する。図３４は、本発明の実施例１３に係る半導体集積回路装置の要部の構造を模式的に示した平面図である。図３５は、本発明の実施例１３に係る半導体集積回路装置の要部の構造を模式的に示した図３４の（ａ）Ａ−Ａ´間の断面図、（ｂ）Ｂ−Ｂ´間の断面図である。図３６は、本発明の実施例１３に係る半導体集積回路装置の回路を模式的に示した図である。
実施例１３は、実施例３の変形例であり、枠状の容量２０の内側の領域にて、ＶＤＤ−入力端子間に設けられた容量９０を追加したものである。
容量９０は、容量２０の枠の内側の領域にて第１ウェル１１と第２ウェル１２との境界を跨いで配されており、ゲート電極１７上にも配されている。容量９０は、基板構造層１０と配線層４０との間に配されており、容量２０と同一層にある。容量２０、９０は、互いに離間している。容量９０は、Ｚ軸方向から見て、第１電源端子４１の枝配線４１ｂと重なる部分を有する。容量９０は、容量２０と同様に、基板構造層１０側から順に第１電極９１、誘電体９２、第２電極９３が積層した構造となっている（図３５参照）。第１電極９１は、Ｚ軸方向から見て、ゲート電極１７と重なる部分にて容量コンタクト５６を介してゲート電極１７と電気的に接続されている（図３５（ｂ）参照）。第２電極９３は、Ｚ軸方向から見て、第１電源配線４１の枝配線４１ｂと重なる部分にて容量コンタクト５７を介して枝配線４１ｂと電気的に接続されている（図３５（ａ）参照）。なお、容量９０は、コンタクト５１〜５５と離間して配される。
ゲート電極１７は、Ｚ軸方向から見て、容量９０及び拡散領域１３ａ、１３ｂ、１４、１５、１６ａ、１６ｂと重ならない領域まで引き出された部分を有し、当該引き出された部分にてコンタクト５３を介して入力側配線４３と電気的に接続されている。入力側配線４３は、コンタクト５３、ゲート電極１７、容量コンタクト５６を介して容量９０の第１電極９１と電気的に接続される。また、容量２０、９０は、１つのスタンダードセル６０につき、それぞれ１つ対応する（図３６参照）。その他の構成は、実施例３と同様である。
なお、容量９０の第１電極９１とゲート電極１７とを容量コンタクト５６を介して電気的に接続し、かつ、第２電極９３と第１電源配線４１の枝配線４１ｂとを容量コンタクト５７を介して電気的に接続する代わりに、第１電極９１と第１拡散領域１３ａとを容量コンタクト（図示せず）を介して電気的に接続し、入力側配線４３に容量９０と重なる部分を設け、かつ、第２電極９３と入力側配線４３とを容量コンタクト（図示せず）を介して電気的に接続してもよい。
実施例１３によれば、実施例３と同様な効果を奏するとともに、本来、値を保持することを目的とするＤＲＡＭ容量をスタンダードセル６０内の配線の容量９０として用いることで充放電時間（τ＝ＲＣ）が増加し、バッファセルやコンデンサセルを配置する必要がなくなるため、ＬＳＩの面積の増加を抑制する効果がある。
また、実施例１３によれば、スタンダードセル領域１内に複数の容量９０を設けることで、既存のセル配置には影響なく、増加したい遅延時間の微調整が可能となり、既存のセル配置および配線形状への影響を抑えることができるため、設計に要する時間の短縮効果も得られる。
本発明の実施例１４に係る半導体集積回路装置について図面を用いて説明する。図３７は、本発明の実施例１４に係る半導体集積回路装置の要部の構造を模式的に示した平面図である。図３８は、本発明の実施例１４に係る半導体集積回路装置の要部の構造を模式的に示した図３７の（ａ）Ａ−Ａ´間の断面図、（ｂ）Ｂ−Ｂ´間の断面図である。図３９は、本発明の実施例１４に係る半導体集積回路装置の回路を模式的に示した図である。
実施例１４は、実施例１３の変形例であり、容量９０をＶＤＤ−入力端子間に設ける代わりにＧＮＤ−入力端子間に設けたものである。つまり、第２電極９３と第１電源配線４１の枝配線４１ｂとを容量コンタクトを介して電気的に接続するのをやめ、容量９０に第２電源端子４２の枝配線４２ｂと重なる部分を設け、かつ、第２電極９３と第２電源端子４２の枝配線４２ｂとを容量コンタクト５８を介して電気的に接続している（図３８（ａ）参照）。その他の構成は、実施例１３と同様である。
なお、容量９０の第１電極９１とゲート電極１７とを容量コンタクト５６を介して電気的に接続し、かつ、第２電極９３と第２電源配線４２の枝配線４２ｂとを容量コンタクト５８を介して電気的に接続する代わりに、第１電極９１と第４拡散領域１６ａとを容量コンタクト（図示せず）を介して電気的に接続し、入力側配線４３に容量９０と重なる部分を設け、かつ、第２電極９３と入力側配線４３とを容量コンタクト（図示せず）を介して電気的に接続してもよい。
実施例１４によれば、実施例１３と同様な効果を奏する。
本発明の実施例１５に係る半導体集積回路装置について図面を用いて説明する。図４０は、本発明の実施例１５に係る半導体集積回路装置の要部の構造を模式的に示した平面図である。図４１は、本発明の実施例１５に係る半導体集積回路装置の要部の構造を模式的に示した図４０の（ａ）Ａ−Ａ´間の断面図、（ｂ）Ｂ−Ｂ´間の断面図である。図４２は、本発明の実施例１５に係る半導体集積回路装置の回路を模式的に示した図である。
実施例１５は、実施例１３の変形例であり、容量９０をＶＤＤ−入力端子間に設ける代わりにＶＤＤ−出力端子間に設けたものである。つまり、第１電極９１とゲート電極１７とを容量コンタクトを介して電気的に接続するのをやめるとともに、第２電極９３と第１電源配線４１の枝配線４１ｂとを容量コンタクトを介して電気的に接続するのをやめ、第１電極９１を第３容量コンタクト３６を介して第１拡散領域１３ａと電気的に接続し（図４１（ａ）参照）、容量９０と出力側端子４４とが重なる部分を設け、かつ、第２電極９３と出力側端子４４とを第６容量コンタクト３９を介して電気的に接続している（図４１（ｂ）参照）。その他の構成は、実施例１３と同様である。
なお、容量９０の第１電極９１と第１拡散領域１３ａとを第３容量コンタクト３６を介して電気的に接続し、かつ、第２電極９３と出力側配線４４とを第６容量コンタクト３９を介して電気的に接続する代わりに、第１電極９１と第４拡散領域１６ｂとを容量コンタクト（図示せず）を介して電気的に接続し、容量９０と第１電源配線４１の枝配線４１ｂとが重なる部分を設け、かつ、第２電極９３と枝配線４１ｂとを容量コンタクト（図示せず）を介して電気的に接続してもよい。
実施例１５によれば、実施例１３と同様な効果を奏する。
本発明の実施例１６に係る半導体集積回路装置について図面を用いて説明する。図４３は、本発明の実施例１６に係る半導体集積回路装置の要部の構造を模式的に示した平面図である。図４４は、本発明の実施例１６に係る半導体集積回路装置の要部の構造を模式的に示した図４３の（ａ）Ａ−Ａ´間の断面図、（ｂ）Ｂ−Ｂ´間の断面図である。図４５は、本発明の実施例１６に係る半導体集積回路装置の回路を模式的に示した図である。
実施例１６は、実施例１３の変形例であり、容量９０をＶＤＤ−入力端子間に設ける代わりにＧＮＤ−出力端子間に設けたものである。つまり、第１電極９１とゲート電極１７とを容量コンタクトを介して電気的に接続するのをやめるとともに、第２電極９３と第１電源配線４１の枝配線４１ｂとを容量コンタクトを介して電気的に接続するのをやめ、第１電極９１を第５容量コンタクト３８を介して第４拡散領域１６ａと電気的に接続し（図４４（ａ）参照）、容量９０と出力側端子４４とが重なる部分を設け、かつ、第２電極９３と出力側端子４４とを第４容量コンタクト３７を介して電気的に接続している（図４４（ｂ）参照）。その他の構成は、実施例１３と同様である。
なお、容量９０の第１電極９１と第４拡散領域１６ａとを第３容量コンタクト３８を介して電気的に接続し、かつ、第２電極９３と出力側配線４４とを第４容量コンタクト３７を介して電気的に接続する代わりに、容量９０と第２電源配線４２の枝配線４２ｂとが重なる部分を設け、第１電極９１と枝配線４２ｂとを容量コンタクト（図示せず）を介して電気的に接続し、かつ、第２電極９３と第１拡散領域１３ｂとを容量コンタクト（図示せず）を介して電気的に接続してもよい。
実施例１６によれば、実施例１３と同様な効果を奏する。
なお、本発明の全開示（請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
本願は、先の出願・特願２０１０−０８５６８６（出願日２０１０年４月２日）の優先権を主張し、その利益を享受するものであり、該先の出願に記載された特許請求の範囲の記載事項の解釈においては専ら先の出願日を基準日として該先の出願の全記載事項（特許請求の範囲、明細書、図面を含む）にのみ基づいて解釈されるべきものである。また、後の出願日を基準日とする特許請求の範囲の解釈は、後の出願日における明細書、図面の全記載事項に基づいて解釈するものとする。
１ スタンダードセル領域
１０ 基板構造層
１１ 第１ウェル
１２ 第２ウェル
１３、１３ａ、１３ｂ 第１拡散領域
１４ 第２拡散領域（他方の拡散領域）
１５ 第３拡散領域（一方の拡散領域）
１６、１６ａ、１６ｂ 第４拡散領域（所定の拡散領域）
１７ ゲート電極
１８ 素子分離領域
２０ 容量（第１容量）
２０ａ 引き出し部
２１ 第１電極
２１ａ 引き出し部
２２ 誘電体
２２ａ 引き出し部
２３ 第２電極
２３ａ 引き出し部
３１ 第１基板コンタクト
３２ 第２基板コンタクト
３３、３３´ 第２容量コンタクト
３４ 第１容量コンタクト
３５ 第３基板コンタクト
３６ 第３容量コンタクト
３７、３７´ 第４容量コンタクト
３８ 第５容量コンタクト
３９、３９´ 第６容量コンタクト
４０ 配線層
４１ 第１電源配線（一方の電源配線）
４１ｂ 枝配線
４２ 第２電源配線（他方の電源配線）
４２ａ 引き出し部
４２ｂ 枝配線
４３ 入力側配線
４４ 出力側配線
４５ 配線
４６ 配線
５１ コンタクト
５２ コンタクト
５３ コンタクト
５４ コンタクト
５５ コンタクト
５６ 容量コンタクト
５７ 容量コンタクト
５８ 容量コンタクト
６０ スタンダードセル
６１、６２ ＭＩＳトランジスタ
７０ 容量（第２容量）
７１ 第１電極
７２ 誘電体
７３ 第２電極
７５ 容量（第３容量）
７６ 第１電極
７７ 誘電体
７８ 第２電極
８０ 容量（第４容量）
８１ 第１電極
８２ 誘電体
８３ 第２電極
８５ 容量（第５容量）
８６ 第１電極
８７ 誘電体
８８ 第２電極
９０ 容量
９１ 第１電極
９２ 誘電体
９３ 第２電極

Claims (34)

  1. 少なくとも所定の間隔をおいて配された一対の拡散領域を有する基板構造層と、
    少なくとも所定の間隔をおいて配されるとともに前記一対の拡散領域と重なるように配された一対の電源配線を有する配線層と、
    前記基板構造層側から順に第１電極、誘電体、第２電極が積層するとともに、前記基板構造層と前記配線層との間にて、少なくとも前記一対の電源配線の間におけるスタンダードセルが配置されるスタンダードセル領域の外枠に沿って当該外枠の内側に所定の幅で枠状に形成される容量と、
    前記スタンダードセル領域外において、前記一対の拡散領域のうち一方の電源配線と前記一対の拡散領域のうち一方の拡散領域とを電気的に接続する第１基板コンタクトと、
    前記スタンダードセル領域外において、前記一対の拡散領域のうち他方の電源配線と前記一対の拡散領域のうち他方の拡散領域とを電気的に接続する第２基板コンタクトと、
    前記スタンダードセル領域内において、前記第１電極と前記他方の拡散領域とを電気的に接続する第１容量コンタクトと、
    前記スタンダードセル領域内において、前記第２電極と前記一方の電源配線とを電気的に接続する第２容量コンタクトと、
    を備えることを特徴とする半導体集積回路装置。
  2. 前記スタンダードセルは、ＤＲＡＭを混載するとともに、矩形の枠内に基板コンタクトないしウェルコンタクトが設けられていないタップレス型のスタンダードセルであることを特徴とする請求項１記載の半導体集積回路装置。
  3. 前記容量の幅は、前記第１基板コンタクト及び前記第２基板コンタクトとショートしない幅に設定されていることを特徴とする請求項１又は２記載の半導体集積回路装置。
  4. 前記基板構造層は、前記容量の枠の内側の領域において所定の拡散領域を有し、
    前記他方の電源配線は、前記所定の拡散領域と重なる位置まで延在した引き出し部を有し、
    前記所定の拡散領域は、前記他方の電源配線の前記引き出し部と第３基板コンタクトを介して電気的に接続され、
    前記容量は、前記第３基板コンタクトが存在しない領域に拡張した部分を有することを特徴とする請求項１乃至３のいずれか１つに記載の半導体集積回路装置。
  5. 前記容量は、前記一方の電源配線と重なる領域の辺から前記他方の電源配線側に延在した引き出し部を有することを特徴とする請求項４記載の半導体集積回路装置。
  6. 前記容量の前記引き出し部は、前記他方の電源配線の前記引き出し部、及び前記第３基板コンタクトと重ならないように形成されていることを特徴とする請求項５記載の半導体集積回路装置。
  7. 前記スタンダードセルは、前記スタンダードセル領域内において、前記一対の電源配線と前記基板構造層における構成部とを電気的に接続させる基板コンタクトを有さず、
    前記容量は、前記一方の電源配線と重なる領域の辺から延在するとともに前記他方の電源配線と重なる領域の辺に繋がった引き出し部を有することを特徴とする請求項１乃至３のいずれか１つに記載の半導体集積回路装置。
  8. 前記スタンダードセルは、前記スタンダードセル領域内において、前記一対の電源配線と前記基板構造層における構成部とを電気的に接続させる基板コンタクトを有さず、
    前記容量は、前記スタンダードセル領域の全ての領域に形成されていることを特徴とする請求項１乃至３のいずれか１つに記載の半導体集積回路装置。
  9. 基板上にウェル及び拡散領域を有する基板構造層と、
    前記基板構造層から所定の間隔をおいて配された一対の電源配線を有するとともに、前記一対の電源配線間に入力側配線及び出力側配線を有する配線層と、
    基板上に論理回路を有するとともに、前記論理回路が前記一対の電源配線、前記入力側配線、及び前記出力側配線と電気的に接続されたスタンダードセルと、
    前記基板構造層と前記配線層との間に配されるとともに、前記一対の電源配線と重なる領域を含む前記一対の電源配線間の領域に配された１つ以上の容量と、
    を備え、
    前記容量は、
    前記一対の電源配線間、
    前記一対の電源配線のうち一方の電源配線と前記入力側配線との間、
    前記一対の電源配線のうち他方の電源配線と前記入力側配線との間、
    前記一方の電源配線と前記出力側配線又は任意の配線との間、
    前記他方の電源配線と前記出力側配線又は任意の配線との間、
    のうちいずれか１つ以上の間に電気的に接続されていることを特徴とする半導体集積回路装置。
  10. 前記基板構造層は、前記一対の電源配線と重なる位置に配された一対の拡散領域を有し、
    前記容量は、前記スタンダードセルの外周に沿って枠状又はＵ字状に形成され、前記一対の電源配線の両方と重なる領域に配された第１容量を有し、
    前記一方の電源配線は、前記第１容量の外側の領域に配された第１基板コンタクトを介して前記一対の拡散領域のうち一方の拡散領域と電気的に接続され、
    前記他方の電源配線は、前記第１容量の外側の領域に配された第２基板コンタクトを介して前記一対の拡散領域のうち他方の拡散領域と電気的に接続され、
    前記第１容量は、一端が前記一方の電源配線と電気的に接続され、他端が前記他方の電源配線と電気的に接続されることを特徴とする請求項９記載の半導体集積回路装置。
  11. 前記第１容量は、一端が容量コンタクト、前記一方の拡散領域、前記第１基板コンタクトを介して前記一方の電源配線と電気的に接続され、他端が容量コンタクトを介して前記他方の電源配線と電気的に接続されることを特徴とする請求項１０記載の半導体集積回路装置。
  12. 前記基板構造層は、前記一対の電源配線と重なる位置に配された一対の拡散領域を有し、
    前記容量は、前記スタンダードセルの外周に沿って枠状又はＵ字状に形成され、前記一対の電源配線の両方と重なる領域に配された第１容量を有し、
    前記一方の電源配線は、前記第１容量の外側の領域に配された第１基板コンタクトを介して前記一対の拡散領域のうち一方の拡散領域と電気的に接続され、
    前記他方の電源配線は、前記第１容量の外側の領域に配された第２基板コンタクトを介して前記一対の拡散領域のうち他方の拡散領域と電気的に接続され、
    前記第１容量は、一端が前記他方の電源配線と電気的に接続され、他端が前記一方の電源配線と電気的に接続されることを特徴とする請求項９記載の半導体集積回路装置。
  13. 前記第１容量は、一端が容量コンタクト、前記他方の拡散領域、前記第２基板コンタクトを介して前記他方の電源配線と電気的に接続され、他端が容量コンタクトを介して前記一方の電源配線と電気的に接続されることを特徴とする請求項１２記載の半導体集積回路装置。
  14. 前記第１容量は、一定の幅に設定されていることを特徴とする請求項１０乃至１３のいずれか１つに記載の半導体集積回路装置。
  15. 前記容量は、前記スタンダードセルの領域内に配された第２容量を有し、
    前記第２容量は、一端が前記一方の電源配線と電気的に接続され、他端が前記入力側配線又は前記出力側配線、若しくは、任意の配線と電気的に接続されることを特徴とする請求項９乃至１４のいずれか１つに記載の半導体集積回路装置。
  16. 前記第２容量は、一端が容量コンタクト、拡散領域、及び、基板コンタクトを介して前記一方の電源配線と電気的に接続され、他端が容量コンタクトを介して前記入力側配線又は前記出力側配線、若しくは、任意の配線と電気的に接続されることを特徴とする請求項１５記載の半導体集積回路装置。
  17. 前記容量は、前記スタンダードセルの領域内に配された第２容量を有し、
    前記第２容量は、一端が前記出力側配線又は前記入力側配線と電気的に接続され、他端が前記一方の電源配線と電気的に接続されることを特徴とする請求項９乃至１４のいずれか１つに記載の半導体集積回路装置。
  18. 前記第２容量は、一端が容量コンタクト、拡散領域、基板コンタクトを介して前記出力側配線と電気的に接続され、他端が容量コンタクトを介して前記一方の電源配線と電気的に接続されることを特徴とする請求項１７記載の半導体集積回路装置。
  19. 前記第２容量は、一端が容量コンタクト、ゲート電極、コンタクトを介して前記入力側配線と電気的に接続され、他端が容量コンタクトを介して前記一方の電源配線と電気的に接続されることを特徴とする請求項１７記載の半導体集積回路装置。
  20. 前記容量は、前記スタンダードセルの領域内に配された第３容量を有し、
    前記第３容量は、一端が前記他方の電源配線と電気的に接続され、他端が前記入力側配線又は前記出力側配線、若しくは、任意の配線と電気的に接続されることを特徴とする請求項９乃至１９のいずれか１つに記載の半導体集積回路装置。
  21. 前記第３容量は、一端が容量コンタクト、拡散領域、基板コンタクトを介して前記他方の電源配線と電気的に接続され、他端が容量コンタクトを介して前記入力側配線又は前記出力側配線、若しくは、任意の配線と電気的に接続されることを特徴とする請求項２０記載の半導体集積回路装置。
  22. 前記容量は、前記スタンダードセルの領域内に配された第３容量を有し、
    前記第３容量は、一端が前記出力側配線又は前記入力側配線と電気的に接続され、他端が前記他方の電源配線と電気的に接続されることを特徴とする請求項９乃至１９のいずれか１つに記載の半導体集積回路装置。
  23. 前記第３容量は、一端が容量コンタクト、拡散領域、基板コンタクトを介して前記出力側配線と電気的に接続され、他端が容量コンタクトを介して前記他方の電源配線と電気的に接続されることを特徴とする請求項２２記載の半導体集積回路装置。
  24. 前記第３容量は、一端が容量コンタクト、ゲート電極、コンタクトを介して前記入力側配線と電気的に接続され、他端が容量コンタクトを介して前記他方の電源配線と電気的に接続されることを特徴とする請求項２２記載の半導体集積回路装置。
  25. 前記基板構造層は、前記一対の電源配線と重なる位置に配された一対の拡散領域を有し、
    前記容量は、前記一方の電源配線と重なる領域、乃至、前記論理回路と重なる領域に配された第４容量を有し、
    前記一方の電源配線は、前記第４容量と重ならない領域に配された第１基板コンタクトを介して前記一対の拡散領域のうち一方の拡散領域と電気的に接続され、
    前記他方の電源配線は、第２基板コンタクトを介して前記一対の拡散領域のうち他方の拡散領域と電気的に接続され、
    前記第４容量は、一端が前記一方の電源配線と電気的に接続され、他端が前記出力側配線又は前記入力側配線、若しくは、任意の配線と電気的に接続されることを特徴とする請求項９記載の半導体集積回路装置。
  26. 前記第４容量は、一端が容量コンタクト、前記一方の拡散領域、前記第１基板コンタクトを介して前記一方の電源配線と電気的に接続され、他端が容量コンタクトを介して前記出力側配線又は前記入力側配線、若しくは、任意の配線と電気的に接続されることを特徴とする請求項２５記載の半導体集積回路装置。
  27. 前記容量は、前記他方の電源配線と重なる領域、乃至、前記論理回路と重なる領域に配された第５容量を有し、
    前記他方の電源配線は、前記第５容量と重ならない領域に配された前記第２基板コンタクトを介して前記一対の拡散領域のうち他方の拡散領域と電気的に接続され、
    前記第５容量は、一端が前記他方の電源配線と電気的に接続され、他端が前記出力側配線又は前記入力側配線、若しくは、任意の配線と電気的に接続されることを特徴とする請求項９、２５及び２６のいずれか１つに記載の半導体集積回路装置。
  28. 前記第５容量は、一端が容量コンタクト、前記他方の拡散領域、前記第２基板コンタクトを介して前記他方の電源配線と電気的に接続され、他端が容量コンタクトを介して前記出力側配線又は前記入力側配線、若しくは、任意の配線と電気的に接続されることを特徴とする請求項２７記載の半導体集積回路装置。
  29. 前記容量は、前記一方の電源配線と重なる領域、乃至、前記論理回路と重なる領域に配された第４容量を有し、
    前記第４容量は、一端が前記出力側配線又は前記入力側配線と電気的に接続され、他端が前記一方の電源配線と電気的に接続されることを特徴とする請求項９記載の半導体集積回路装置。
  30. 前記第４容量は、一端が容量コンタクト、拡散領域、基板コンタクトを介して前記出力側配線と電気的に接続され、他端が容量コンタクトを介して前記一方の電源配線と電気的に接続されることを特徴とする請求項２９記載の半導体集積回路装置。
  31. 前記第４容量は、一端が容量コンタクト、ゲート電極、コンタクトを介して前記入力側配線と電気的に接続され、他端が容量コンタクトを介して前記一方の電源配線と電気的に接続されることを特徴とする請求項２９記載の半導体集積回路装置。
  32. 前記容量は、前記他方の電源配線と重なる領域、乃至、前記論理回路と重なる領域に配された第５容量を有し、
    前記第５容量は、一端が前記出力側配線又は前記入力側配線と電気的に接続され、他端が前記他方の電源配線と電気的に接続されることを特徴とする請求項９、２９乃至３１のいずれか１つに記載の半導体集積回路装置。
  33. 前記第５容量は、一端が容量コンタクト、拡散領域、基板コンタクトを介して前記出力側配線と電気的に接続され、他端が容量コンタクトを介して前記他方の電源配線と電気的に接続されることを特徴とする請求項３２記載の半導体集積回路装置。
  34. 前記第５容量は、一端が容量コンタクト、ゲート電極、コンタクトを介して前記入力側配線と電気的に接続され、他端が容量コンタクトを介して前記他方の電源配線と電気的に接続されることを特徴とする請求項３２記載の半導体集積回路装置。
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