JP2009033194A - 半導体集積回路装置、半導体集積回路装置用パターンの生成方法、半導体集積回路装置の製造方法、および半導体集積回路装置用パターン生成装置 - Google Patents

Abstract

【課題】有効に電源ノイズの吸収をはかり、回路の安定動作を実現することを目的とする。特にノイズ発生源のすぐ近くでノイズの吸収を行う。
【解決手段】少なくとも一つの回路ブロックを備えた半導体集積回路装置であって、前記回路ブロック上に第１の導体層１ａと、前記第１の導体層１ａ上に容量絶縁膜１ｃを介して形成された第２の導体層１ｂとを具備してなるバイパスコンデンサを具備し、前記バイパスコンデンサの前記第１及び第２の導体層の一方は基板電位を固定する基板コンタクトを介してグランド配線または電源配線の一方に接続され、他方は電源配線またはグランド配線の残る一方に接続される。
【選択図】図３

Description

本発明は、半導体集積回路装置、半導体集積回路装置の生成方法、半導体集積回路装置の製造方法および半導体集積回路装置の生成装置に係り、特に半導体集積回路装置のノイズ対策のためのバイパスコンデンサ、インダクタなどを具備した半導体集積回路装置およびそのパターン生成のための方法に関するものである。

コンピュータはいうまでもなく、携帯電話等の通信機器、一般家庭製品や玩具、自動車まで、ＬＳＩの利用範囲が拡大している。しかし、その一方で、これらの製品から生じる不要輻射（Electromagnetic Interference:EMI）がテレビ・ラジオ等の受信装置の電波障害や他システムの誤動作の原因として問題になっている。これらの問題に対して、フィルタリングやシールディングなど製品全体としての対策も施されているが、部品点数増大・コスト増大・製品上対策の難しさ等の観点より、ＬＳＩパッケージとしてのノイズ抑制が強く要請されている。

このような状況下、各製品においてＬＳＩはキーデバイスとして位置付けられており、製品の競争力確保のために、ＬＳＩの大規模化・高速化が要求されている。製品サイクルが短くなる中で、これらの要求に答えるためにはＬＳＩ設計の自動化が必須であり、現状の設計自動化技術導入の条件として同期設計を採用する必要が高まっている。基準クロックに同期して全回路が動作し、かつ大規模・高速のＬＳＩとなれば、その瞬時電流は非常に大きくなってしまうことになり、不要輻射の増大を引き起こすことになる。

このように、ＬＳＩの微細化及び、動作周波数の高速化に伴い、ノイズ対策が大きな問題となってきている。
一般に、セルベースの設計手法においては、電源電圧の変動を受けやすいセルの周辺にコンデンサセルを配置し、コンデンサの両電極にあたる端子を、電源配線とグランド配線に固定することでバイパスコンデンサを形成させる。これにより電源電圧の変動、また電源を介してノイズが伝播することを抑制している。

しかしながら、ラッチアップ対策として基本セルに隣接させてコンデンサセルを追加したのでは、チップ面積は増大の一途をたどる。

そこで、本出願人らは、チップ面積増大を防止すべく、パターンのレイアウト後に空き領域を検出し、空き領域の電源配線下に基板コンタクトを配置し、電源配線とグランド配線との間にセルをバイパスしたコンデンサを配置することにより、半導体集積回路装置の面積増大を抑制しつつも、ノイズ放射の低減、外部から侵入するノイズによる誤動作の低減を実現する方法を提案している（特許文献１）。
この方法により、半導体集積回路装置の面積増大を招くことなくノイズによる誤動作の低減を実現することができる。

特願２００２−２２９２１６号

ところでＣＭＯＳ論理回路がスイッチングするときに流れる電源電流が、パッケージのボンディングワイヤのインダクタを通過するときに電源ノイズが発生する。この電源ノイズは、デジタル回路において多く発生し、電磁不要輻射（ＥＭＩ）によって、他の機器に対して悪影響を及ぼす。更にアナログ／デジタル（Ａ／Ｄ）混在ＬＳＩにおいては、デジタル回路で発生したノイズは基板を通してアナログ回路へ伝わり、アナログ回路の性能に悪影響を及ぼすという問題がある。

このためレイアウト後の空き領域に必要容量のバイパスコンデンサを配置したとしても、そのバイパスコンデンサを配置する場所は、回路ブロックと回路ブロックとの間であり、バイパスコンデンサが回路ブロック内のノイズ源から遠いためにノイズ低減効果が十分でないという問題があった。

また、従来のバイパスコンデンサは、基板表面を占有することになり、回路ブロックに近接して設けようとすると、回路ブロックの占有面積の実質的増大は免れ得ない問題であった。
さらにまた、多層配線構造をもつ半導体基板表面にバイパスコンデンサを設けたとしても、電源配線は上層部に設けられることが多いため、垂直方向の距離も無視し得ない大きさであり、垂直方向の配線距離に起因する寄生抵抗の増大が問題となっている。

本発明は、前記実情に鑑みてなされたもので、有効に電源ノイズの吸収をはかり、回路の安定動作を実現することを目的とする。特にノイズ発生源のすぐ近くでノイズの吸収を行うことを目的とする。

また、確実なる電源ノイズの低減を求めて、パターン生成の自動化を容易にすることを目的とする。

また、さらに確実なる電源ノイズの低減を求めて占有面積を増大することなく、より大容量の容量を形成することを目的とする。

上記目的を達成するため、本発明の半導体集積回路装置は、バイパスコンデンサをレイアウト設計後の空き領域に配置するのではなく、必要とする回路ブロック上でポリサイド構造配線を構成する第１及び第２の配線層の間に、容量絶縁膜を介在させることでバイパスコンデンサを形成するものである。これにより、チップ面積の縮小とバイパスコンデンサの最適配置によるノイズ低減効果を効果的に発揮することができる。

すなわちこの半導体集積回路装置は、少なくとも一つの回路ブロックを備えた半導体集積回路装置であって、前記回路ブロック上に配置され、異なる電位の２つの電源線に接続するように、第１の配線層と、前記第１の配線層上に容量絶縁膜を介して形成された第２の配線層とで、バイパスコンデンサを構成しており、前記第１および第２の配線層は、前記半導体集積回路上の他の領域では直接積層されてポリサイド構造配線を構成したことを特徴とする。
この構成によれば、容量を形成すべき回路ブロックに接続されるように配線層であるポリサイド構造配線を構成する第１及び第２の配線層間に容量絶縁膜を形成するだけで回路ブロックに近接してバイパスコンデンサを形成することができるため、寄生抵抗を低減することができる。従来のＭＯＳ型のバイパスンデンサの場合は、基板表面に形成する必要があり、真上には形成できず、回路ブロックの周辺に、形成しなければならないため、実質的な占有面積の増大となっていた。
また多層配線構造においてＭＯＳ型のバイパスコンデンサでは基板表面に形成されるため、上層部の電源配線に接続する場合には垂直方向の配線長が大きくなるに対し、この構造では垂直方向の配線距離が小さくなり、水平方向も垂直方向にも近接して配置できるために、寄生抵抗が少なくてすむ。

またこの構成によれば、バイパスコンデンサが容量を形成すべき回路ブロック上に配置されているため、垂直方向の配線距離を大幅に低減することができ、寄生容量を低減することができる。空き領域下にバイパスコンデンサを形成するのではなく、ノイズ源となる回路ブロック上の配線パターンに容量絶縁膜を形成しコンデンサを形成するもので、簡単な構成で、チップ面積の増大なしに、コンデンサを形成することが可能となり、しかもノイズ源に近接してコンデンサを設けることができるため、確実なノイズの低減を実現することが可能となる。
ここでは、容量絶縁膜を窒化シリコン膜で構成するのが望ましい。

また、本発明の半導体集積回路装置は、前記バイパスコンデンサの前記第１及び第２の導体層の一方は基板電位を固定する基板コンタクトを介してグランド配線に接続され、他方は電源配線に接続される。

かかる構成によれば、基板コンタクトを介して近接して存在するグランド配線、電源配線への接続を行うことによってバイパスコンデンサを形成することができ、極めて簡単な構成で信頼性の高いパターン形成を行うことが可能となる。

本発明の半導体集積回路装置は、前記半導体集積回路上の他の領域では１つの配線層を構成する第１および第２の導体層の間に容量絶縁膜を介して形成されるものを含む。

かかる構成により、配線層を２層構造で形成し、容量素子を形成すべき領域で誘電体層を挟むことにより、容易に容量付加を実現することができる。すなわち第１および第２の導体層の相対向する領域全てがコンデンサとして働き、究めて有効な面積利用が可能となる。また、基板側電位の取り出しも拡散領域を介して実現することができるため、電位取り出しのための抵抗が小さく、大面積にわたって一体的に形成することが可能である。またこれら第１および第２の導体層は配線層と同一工程で形成することができるため、製造が容易である。なおこれら第１および第２の導体層は、互いに異なる材料で構成してもよいし、同一材料で構成し、途中で容量絶縁膜となる誘電体層を挟むようにすればよい。

本発明の半導体集積回路装置は、前記電源線の一方はグランド配線であり、他の一方は電源配線であるものを含む
この構成により、基板にコンタクトを形成するのみで、電源配線またはグランド配線との間に良好に容量形成を実現することができる。

本発明の半導体集積回路装置は、前記第１の配線層が、基板表面に形成された拡散領域を介してグランド配線または電源配線に接続される。
この構成により、コンタクトの形成を付加するのみで、基板電位に固定されたグランド配線と電源配線との間でバイパスコンデンサが形成されるため、占有面積の増大を招くことなくバイパスコンデンサを形成することが可能となる。

本発明の半導体集積回路装置は、前記バイパスコンデンサは、複数のユニットセルからなり、前記回路ブロック上に複数のユニットセルがマトリックス状あるいはアレイ状をなすように配列されていることを特徴とする。

かかる構成によれば、ユニットを配列することにより、演算も容易であり、高速かつ容易にパターン形成を行うことが可能となる。

本発明の半導体集積回路装置は、前記第１の配線層が、基板表面に形成された第１の拡散領域にコンタクトし、前記第１の拡散領域と、基板電位を固定する基板コンタクトとしての第２の拡散領域とが接続されるものを含む。
この構成により特別にコンタクト領域を設けることなく効率よく接続することが可能となる。

本発明の半導体集積回路装置は、前記第1の拡散領域が、前記基板コンタクトを構成する第２の拡散領域と同一導電型であるものを含む。

かかる構成によれば、基板コンタクトとの接続が容易であり、接続抵抗を小さくすることが可能となる。

本発明の半導体集積回路装置は、前記一導電型の拡散領域は、前記基板コンタクトの拡散領域と異なる導電型であり、前記基板コンタクトの拡散領域表面に形成されたシリサイド層を介して前記基板コンタクトと前記第１導電型の拡散領域とが接続されているものを含む。

かかる構成によれば、基板コンタクトとの接続部分において、拡散層で接続しようとすると、逆導電型であるため、界面でキャリアの少ない領域が形成され、接続抵抗が増大すると言う問題があるが、これはシリサイド化を行なうことにより拡散領域表面のシリサイド層を介してゲート電極の下地の拡散領域が接続されるため、接続抵抗が改善され、良好なバイパスコンデンサを得ることが可能となる。

また、基板コンタクトとの接続部分において、拡散層で接続しようとすると、逆導電型であるため、界面でキャリアの少ない領域が形成され、接続抵抗が増大すると言う問題があるが、これはシリサイド化を行なうことにより拡散領域表面のシリサイド層を介してゲート電極の下地の拡散領域が接続されるため、接続抵抗が改善され、良好なバイパスコンデンサを得ることが可能となる。
実際に、パターン生成に際してはデカップリング容量配置可能領域を抽出し、接続用拡散層を配置する際に、基板コンタクト領域と接続用拡散層との重なり部分を分離し、配線への接続をする。これらの工程は、図形論理演算、リサイズ処理により自動的に行うことができる。

また本発明の半導体集積回路装置では、前記バイパスコンデンサが、前記回路ブロック上に層間絶縁膜を介して形成され、表面に凹凸を有する第１の導体層と、容量絶縁膜を介して形成された第２の導体層とで構成されたものを含む。

かかる構成によれば、配線パターンの変更のみで容量の増大をはかることができる。また、凹凸を形成するだけでなく、フィン状にするなど適宜調整することにより、より大容量化をはかることができる。

また本発明の半導体集積回路装置では、前記バイパスコンデンサが、絶縁膜表面に形成されたトレンチの内壁に沿って形成された第1の配線層と、前記第1の配線層上に形成された容量絶縁膜および第２の配線層とを順次積層して構成されたものを含む。

かかる構成によれば、単位面積あたりの容量の増大をはかることができ、占有面積を増大させることなく、大容量のバイパスコンデンサを得ることができる。

また本発明の半導体集積回路装置では、前記トレンチは、トレンチ分離領域に沿って形成されたものを含む。
これにより、トレンチ分離領域を越えて段差をもつように第1の配線層を形成すること
により、大容量のバイパスコンデンサを形成することができる。

望ましくは、前記バイパスコンデンサは半導体製造上の配線パターンルールの最小図形寸法で生成されていることを特徴とする。

かかる構成によれば、自動的にパターン設計を行うことが可能となる。

また望ましくは、前記バイパスコンデンサは、互いに異なる容量絶縁膜を具備し、チップ内で単位面積当たりの容量が異なるように形成されていることを特徴とする。

ここでは、仕様を考慮して、デザインルールから領域の状況を判断し、領域毎に特性の異なるバイパスコンデンサを設けるように企図したものである。一般に、電源に近い、チップの外周部では、サージ対策のために高耐圧である必要があるのに対し、内部では特に高耐圧である必要はない。このような理由から、チップ外周近傍ではゲート絶縁膜を厚くし、内部では薄くする。あるいはチップ外周近傍でのみ多層構造のゲート絶縁膜とするなどの方法を取る必要がある場合もある。そこで周辺の回路素子と同時に容量セルを形成するような場合には、周辺の回路素子にあわせて容量絶縁膜の膜厚を選択するようにしてもよい。また、必要とする容量値と耐圧とによって調整してもよい。

また機能素子の近傍では周波数特性が重要であり、高周波用である場合は大容量のバイパスコンデンサを形成する必要があるのに対し、低周波用である場合には小容量のバイパスコンデンサで十分である。
そこで、チップ枠から内部方向への距離を、プロセス情報を元に設定し、論理演算、リサイズ処理によって、外周部分、内部を切り分けてそれぞれ仕様の異なったバイパスコンデンサを配置するようにしてもよい。このように仕様を考慮して、デザインルールから領域の状況を判断し、領域毎に特性の異なるバイパスコンデンサを設けることにより、より特性が良好で信頼性の高い半導体集積回路装置を提供することが可能である。

本発明の方法では、半導体チップのレイアウトパターンを設計し配置するレイアウトパターン形成工程と、前記レイアウトパターンのノイズを発生しやすい回路ブロックを抽出する工程と、前記回路ブロック上で、容量セルを配置可能であるか否かを判断する工程と、前記判断する工程で、配置可能であると判断された領域を容量配置領域として、前記回路ブロック上に、異なる電位の２つの電源線に接続する、第１の配線層と、第２の配線層との間に容量絶縁膜をはさむことで容量を配置する容量配置工程とを含み、容量配置領域では、前記回路ブロック上に、第１の配線層と、第２の配線層との間に容量絶縁膜をはさんだバイパスコンデンサを構成するとともに、前記半導体集積回路上の他の領域では直接積層されてポリサイド構造配線を構成するようにしたことを特徴とする。

かかる方法によれば、ノイズの発生しやすい回路ブロックを抽出し、この回路ブロック上にバイパスコンデンサを配置するようにしているため、自動形成が容易で、容易に効率よくパターンレイアウトを行うことが可能となる。

本発明の方法では、前記判断する工程は、前記レイアウトパターンのうち回路ブロック上で、容量セルを形成しうる配線層領域を検出し、前記配線層領域に、容量セルの配置が可能であるか否かを判断する工程であり、上記容量配置工程は、判断工程で可であると判断された配線層領域の上層または下層に容量絶縁膜を挟むように第２の配線層を配置し、この第２の配線層を前記配線層領域と異なる電位に接続するように配線する配線配置工程とを具備したものを含む。

かかる方法によれば、回路ブロック上で容量セルを形成しうる配線層領域を検出し、容量セルの配置が可能であるか否かを判断するようにしているため、容易にノイズ発生源となる回路ブロック上に容量セルを配置することができる。

また、本発明の方法では、前記配線配置工程は、前記第２の配線層を電源配線またはグランド配線に接続する工程を含む。
このように、第２の配線層を電源配線またはグランド配線に接続するだけで容易に容量を形成することができる。

また、本発明の方法では、前記判断工程が、前記レイアウトパターンの配線のうち、回路ブロック上で、容量セルを形成しうる領域を検出する容量形成領域検出工程と、上記判断工程で可であると判断された領域に容量セルを配置する工程と、前記容量セルの一方の導体を第１の電位に接続するとともに、基板を第２の電位に接続するように配線を形成する配線配置工程とを具備したものを含む。
かかる構成によれば、自動的に半導体集積回路装置を形成することが可能となる。

また本発明の半導体集積回路装置用パターン生成装置は、半導体チップのレイアウトパターンを設計し配置するレイアウトパターン形成手段と、前記レイアウトパターンのノイズを発生しやすい回路ブロックを抽出する抽出手段と、前記回路ブロック上で、容量セルを配置可能であるか否かを判断する手段と、前記判断する手段によって、配置可能であると判断された領域を容量配置領域として容量を配置する容量配置手段とを含み、前記容量配置領域では、前記回路ブロック上に、第１の配線層と、第２の配線層との間に容量絶縁膜をはさんだバイパスコンデンサを構成するとともに、前記半導体集積回路上の他の領域では直接積層されてポリサイド構造配線を構成するようにしたことを特徴とする。

また本発明は、上記半導体集積回路装置用パターン生成方法を用いて生成された半導体集積回路装置用パターンを用いて半導体集積回路装置を製造するものを含む。

本発明の半導体集積回路装置は、空き領域ではなくノイズの発生しやすい回路ブロック上に、配線層を利用してバイパスコンデンサを形成するもので、チップ面積の増大なしに、また工数の増大なしにバイパスコンデンサを形成することが可能となり、ノイズの低減を図ることが可能となる。また、パターンの生成に際しても、ノイズの発生しやすい回路ブロックを抽出し、この回路ブロック上に、デカップリング容量を生成することが可能か否かを判断するように、図形論理演算、リサイズ処理を利用して、自動的に探し出し、この探し出した領域をデカップリング容量配置領域として利用するもので、自動的にパターン生成が可能であり、高精度のノイズ低減が可能となる。
また本発明の半導体集積回路装置用パターン生成装置によれば、電源ノイズの吸収を効果的に実施でき、回路の安定動作を実現することが可能な半導体集積回路装置のレイアウトパターンを自動的に形成することが可能となる。

以下、本発明の一実施例について、図面を参照しつつ詳細に説明する。
（実施の形態１）
図１は、本発明の実施の形態におけるパターン生成装置を示すブロック図、図２はパターン生成方法を示すフローチャートである。
本実施の形態では、ノイズ源となる回路ブロックＮ上にデカップリング容量Ｃ_Dを形成したことを特徴とするものである。図３に説明図を示すように、レイアウトパターンからノイズ源となりうる回路ブロック上に位置する１つの配線層１を構成する（第１及び第２の配線層としての）第１および第２の導体層１ａ、１ｂの間に容量絶縁膜１ｃを介在させた領域を形成し、これら第１および第２の導体層１ａ、１ｂをそれぞれ電源線２ａ、接地線２ｂに接続することにより容量素子とし、配線層にこの容量素子からなるデカップリング容量Ｃ_Dを形成したことを特徴とする。
この装置では図１に示すように、半導体チップのレイアウトパターンを設計し配置するレイアウトパターン形成手段１０１と、このレイアウトパターン形成手段１０１で生成されたレイアウトパターンからノイズ源となり得る回路ブロックを抽出するノイズブロック抽出手段１０２と、上記レイアウトに応じてデザインルールを抽出する手段１０３と、前記回路ブロック上で、容量セルを配置可能であるか否かを判断する手段１０４と、前記判断する手段によって、配置可能であると判断された領域を配置領域として容量を配置する容量配置手段１０５とを含み、配線層にデカップリング容量を配置するようにし、再度容量付加のなされたレイアウトパターンデータをレイアウトパターン形成手段１０１から出力するように構成されている。

すなわちこのパターン生成装置では、図２に示すように、半導体チップのレイアウトデータ２０１からレイアウトパターンを設計して配置し、このレイアウトパターンからノイズを発生しやすい回路ブロックすなわちノイズ源となりやすい回路ブロックを抽出する（ステップ２０２）。そしてこのノイズを発生しやすい回路ブロック上で、デザインルールにより算出したテクノロジにもとづいて容量セルを配置可能であるか否かを判断する（ステップ２０３）。そしてこの判断する工程で、配置可能であると判断された領域を配置領域として容量を配置する（ステップ２０４）。

ここで判定ステップ２０３では、実際には、２段階の判定を行なう。まず、図５に示すようにノイズ源となりうると判定された回路ブロック上の配置判定領域Ｒｄに配線レイアウトが存在するか否かを判断する。配置判定領域Ｒｄ内に配線パターンが全く存在しないと判断したとき、セル枠Ｃｅ０をもつ容量セルが配置可能であると判断する（第1ステップ）。

次に配置判定領域Ｒｄ内に配線パターンが存在すると判断されたときは、この存在する配線パターンＬ１、Ｌ２間の間隔が、配線パターンをあらかじめ決められた配線マージンＹ（μｍ）だけ各配線パターンＬ１、Ｌ２を大きくしたとき、間隔Ｚ（μｍ）がデザインルールで形成しうる容量セルの大きさの最小寸法よりも大きいか否かを判断する（第２ステップ）。

第1ステップで配置可能と判断されたとき、容量セル配置ステップ２０４で図７に示すように、容量セルＣｅを配置する。この容量セル配置ステップ２０４では、容量ユニットセルを配置可能と判断された領域Ｒｄに容量セルを配置する。ここでは容量セル配置可能領域に容量ユニットセルがはみ出さないように、大きなユニットセルＣｅ１、次のユニットセルＣｅ２から小さいユニットセルＣｅ２へと順次配置していく。

また、第1ステップで配置不可能と判断されたときは、第２ステップにおいて判定を行う。たとえば、図８に示すように、第１配線層の配線パターンＬ１１が、配置判定領域Ｒｄにあるときは、その上層の第２配線層に形成可能であるか否かを判断する。このようにして順次上層に向かって配置可能領域を探索する。

このようにして、ノイズの発生しやすい回路ブロックを抽出し、この回路ブロック上にバイパスコンデンサを配置するようにしているため、自動形成が容易で、容易に効率よくパターンレイアウトを行うことができる。

このデザインルールにより算出したテクノロジとは、セル、バイパスコンデンサ、配線などの部材の大きさを、拡散、スパッタリング、エッチングなどの各プロセスのデザインルールによって定義したものをいう。

この例では、図３に示すように、デカップリング容量を形成すべき領域に、１つの配線層１を構成する第１および第２の導体層１ａ、１ｂの間に容量絶縁膜１ｃを介在させることにより容量素子を形成したことを特徴とする。
ここでは、膜厚１８０ｎｍ程度の多結晶シリコン層１ａとこの上層に形成される膜厚３００ｎｍ程度のタングステン層１ｂとからなるポリサイド構造の配線層１を形成する際、これと同時に形成される配線層において多結晶シリコン層１ａとタングステン層１ｂとの間に容量絶縁膜として膜厚６４ｎｍの窒化シリコン膜１ｃを介在せしめたことを特徴とする。

すなわち配線領域１００１では多結晶シリコン層１ａとこの上層に形成されるタングステン層１ｂとからなるポリサイド構造を形成し、容量部形成領域１００２では多結晶シリコン層１ａとこの上層に形成されるタングステン層１ｂの間に窒化シリコン膜１ｃを介在させデカップリング容量Ｃ_Dを形成している。

この構造では、容量部形成領域１００２は容量分離領域１００３を介して配線領域１００１と分離されており、下方コンタクト２ａに接続される多結晶シリコン層１ａを配線層と同電位に接続するとともに、上方コンタクト２ｂを介してタングステン層１ｂをグランド電位または電源電位に接続する。これにより工数を増大することなくデカップリング容量の付加を実現することができる。

図１および図２に示したように、レイアウトパターン形成に従って、得られたレイアウトパターンに応じて半導体集積回路装置の製造が実施される。製造に際しては、図４（ａ）乃至（ｃ）に製造工程図を示すように、配線層の形成と同時にデカップリング容量付加を行なう。
まず、図４（ａ）に示すように、配線層の形成に際し、ＣＶＤ法により多結晶シリコン層１ａを形成する。

さらに図４（ｂ）に示すように、スパッタリング法により容量絶縁膜としての窒化シリコン膜１ｃを形成し、容量部形成領域１００２に相当するマスクを用いてフォトリソグラフィおよびエッチングにより容量部形成領域１００２にのみ窒化シリコン膜１ｃを残す。
そして、図４（ｃ）に示すように、この上層にＣＶＤ法によりタングステン層１ｂを形成する。

この後、配線パターン形成のための通常のフォトリソグラフィ工程によりレジストパターンを形成しこれをマスクとしてエッチングを行なうことにより、図３に示すように、配線領域１００１と容量部形成領域１００２とを形成する。配線領域１００１では多結晶シリコン層１ａとこの上層に形成されるタングステン層１ｂとからなるポリサイド構造を形成し、容量部形成領域１００２では多結晶シリコン層１ａとこの上層に形成されるタングステン層１ｂの間に窒化シリコン膜を介在させデカップリング容量を形成している。

この構成により、配線層を２層構造で形成し、容量素子を形成すべき領域で誘電体層を挟むことにより、容易に容量付加を実現することができる。すなわち第１および第２の導体層の相対向する領域全てがコンデンサとして働き、究めて有効な面積利用が可能となる。また、基板側電位の取り出しも拡散領域を介して実現することができるため、電位取り出しのための抵抗が小さく、大面積にわたって一体的に形成することが可能である。またこれら第１および第２の導体層は配線層と同一工程で形成することができるため、製造が容易である。

（実施の形態２）
本実施の形態では、前記実施の形態１で説明した容量形成領域への電位供給のためのコンタクト構造を示す。図９および図１０は、このコンタクト構造を示す例を示す図である。いずれもグランド電位Ｖ_SSに接続された配線４Ｓあるいは電源電位Ｖ_DDに接続された配線４ｄのある領域下にデカップリング容量を設ける場合の例を示すものである。図９は容量形成領域１００２をグランド電位Ｖ_SSに接続された配線４Ｓの下に配した例、図１０は容量形成領域１００２を電源電位Ｖ_DDに接続された配線４ｄの下に配した例を示すもので、容量形成領域１００２および配線領域１００１については、前記実施の形態１と同様に形成される。この例では基板側はウェル５，１５表面に形成された高濃度拡散領域６，１６の表面に形成されたシリサイド層７を介して容量形成領域１００２の下方側電極となる多結晶シリコン層１ａへの電位が供給される。

なお、本実施の形態において、実施の形態１と同一部位には同一符号を付した。
例えば図９に示す例では、多結晶シリコン層１ａとタングステン層１ｂとの間に窒化シリコン膜１ｃを介在させてデカップリング容量を形成するもので、この容量形成領域１００２の上層側電極となるタングステン層１ｂを第１のコンタクト２ｂを介してグランド電位Ｖ_SSに接続された配線４Ｓに接続する。

一方の下層側電極となる多結晶シリコン層１ａは第１の基板コンタクト２ａを介してシリコン基板表面のシリサイド層７にコンタクトし、このシリサイド層７を介して第２の基板コンタクト３ａに接続される。そしてこの第２の基板コンタクト３ａは配線領域１００１の多結晶シリコン層１ａ、タングステン層１ｂに接続されており、この配線領域１００１にコンタクトするように形成された電極コンタクト３ｂを介して電源配線４ｄに接続される。

一方図１０に示す例でも、多結晶シリコン層１ａとタングステン層１ｂとの間に窒化シリコン膜１ｃを介在させてデカップリング容量を形成するもので、この容量形成領域１００２の上層側電極となるタングステン層１ｂを第１のコンタクト２ｂを介して電源電位Ｖ_DDに接続された配線４ｄに接続する。

一方の下層側電極となる多結晶シリコン層１ａは第１の基板コンタクト２ａを介してシリコン基板表面のシリサイド層７にコンタクトし、このシリサイド層７を介して第２の基板コンタクト３ａに接続される。そしてこの第２の基板コンタクト３ａは配線領域１００１の多結晶シリコン層１ａ、タングステン層１ｂに接続されており、この配線領域１００１にコンタクトするように形成された電極コンタクト３ｂを介してグランド配線４ｓに接続される。

このようにして、占有面積を増大することなく、ノイズ発生量の大きい回路ブロック上にデカップリング容量を形成することができる。

本実施の形態によれば、電源配線１下にバイパスコンデンサを自動配置することで、チップの面積をさせることなく電源ノイズを低減させる容量値を設けることができる。さらに電源配線５下のバイパスコンデンサ形成のための拡散領域１５とグランド配線下に構成される基板コンタクト形成のための拡散領域１６を接続することで、高抵抗な基板よりも低い抵抗で電源配線とバイパスコンデンサ、グランド配線５とバイパスコンデンサを接続することができる。

なお、この金属シリサイド層７はゲート絶縁膜の形成に先立ち、他の領域のシリサイド工程と同一工程で形成することも可能である。また、このバイパスコンデンサのゲート電極を構成するポリシリコン層をシリサイド化する際、ポリシリコンのパターニングと同時にゲート絶縁膜もパターニングし、メタル層を形成しシリサイド化を行った後、シリサイド化しなかった部分すなわち、ゲート絶縁膜側面のメタル層を選択エッチングによりエッチング除去することにより、ゲート電極下をのぞく基板表面にシリサイド層を形成することができる。このようにしてＰＮ接合を経ることなく電流の取り出しを行うことができ、良好なバイパスコンデンサを得ることが可能となる。

（実施の形態３）
本実施の形態では、前記実施の形態２で説明したデカップリング容量の変形例を示す。本実施の形態では、容量形成領域への電位供給のためのコンタクト構造の変形例を示し、ＭＯＳＦＥＴを含む回路ブロック上にデカップリング容量を形成するものである。このＭＯＳＦＥＴはゲート電極１０およびｎ＋拡散領域１８、ｐ＋拡散領域６からなるソース・ドレインを含む。

図１１（ａ）および（ｂ）は、このコンタクト構造を示す例を断面および上面を示す図である。この例では、容量形成領域１００２の配線を電源電位Ｖ_DDに接続された配線４ｄおよびグランド電位Ｖ_SSに接続された配線４Ｓそのもので構成したことを特徴とするものである。そしてそれぞれＰウェルおよびＮウェルの電位固定のためにｐ＋拡散領域１６、ｎ＋拡散領域１７に形成される基板コンタクト３ａに直接、グランド電位Ｖ_SSに接続された配線４Ｓおよび電源電位Ｖ_DDに接続された配線４ｄを接続するとともに、これらの各配線４ｓ、４ｄを、さらに第２の基板コンタクト３ａを介してｎ＋拡散領域１８、ｐ＋拡散領域６からなるソース・ドレインに接続し、容量形成領域の第１の電極１ａにそれぞれ接続されるように構成されている。
図１１（ｂ）に示す上面図から明らかなように、基板のＭＯＳＦＥＴを含む回路ブロックの形成された表面全体を配線で覆い、大容量のデカップリング容量を形成することができる。
この構成により、ノイズ発生源である回路ブロックにより近接してデカップリング容量を形成することができるのみならず、配線層の積層数を低減することができ、表面の平坦化をはかることができる。

（実施の形態４）
本実施の形態では、図１２に上面図を示すように、基板電位を固定するための拡散領域を伸ばし、この上層にデカップリング容量を形成するものである。この例では第２の基板コンタクト３ａをアレイ状に形成し、この上に配線層を２層に分けこの間に容量絶縁膜を形成した容量形成領域を形成したものである。
前記実施の形態３で説明したデカップリング容量の変形例を示す図である。断面図は図１１（ａ）の右端の配線領域１００１の外側に同様の容量形成領域１００２を形成し、第１の基板コンタクト２ａを介して電源電位Ｖ_DDに接続された配線４ｄを接続するとともに、上層側の電極となるタングステン層１ｂを第１のコンタクト２ｂを介して上層のグランド電位Ｖ_SSに接続された配線４Ｓに接続することによってこの容量形成領域１００２をデカップリング容量とするものである。
なお前記実施の形態１乃至３と同一部位には同一符号を付し、説明は省略する。

（実施の形態５）
本実施の形態では、ノイズ源となる回路ブロック上にデカップリング容量を形成し、ノイズの伝搬を防止するものである。占有面積を増大することなくより大きな容量を形成するのが望ましい。本実施の形態では、容量と占有面積との関係を測定し、形状の最適化を実現する。
まず前記実施の形態１において形成したのと同様にして、面積０．０１〜１ｍｍ²、周辺長０．０４〜８ｍｍの評価パターンを形成した。ここで容量絶縁膜としてはプラズマＣＶＤ法で形成した膜厚６４ｎｍの窒化シリコン膜を使用した。

測定の結果全容量Ｃは以下に示すように面積成分の容量Ｃｓとフリンジ部分の容量Ｃｌとの和であることがわかった。
Ｃ＝Ｃｓ＊Ｓ＋Ｃｌ＊Ｌ
Ｃｓ＝０．９５２７ｆＦ／μｍ^２
Ｃｌ＝０．０７７５ｆＦ／μｍ
Ｃ：容量
Ｓ：面積
Ｌ：周辺長
周辺長／面積を横軸にとったときの容量を図１３に示す。この図から周辺長が大きいほど容量は大きくすることができることがわかる。

また面積固定で０．０１ｍｍ²としたとき周辺長を０．０４ｍｍ、８．０ｍｍとしたときの耐圧とリーク電流を測定した。その結果を図１４（ａ）および（ｂ）に示す。耐圧およびそのばらつきは若干大きくなるが、容量を大きくすることができることから、図１４（ｂ）に示すようにマトリックス状とするのが望ましい。

図１５（ａ）乃至（ｃ）は占有面積を一定にしたときの、形状による容量値の変化を示す。全体を９個の小ブロックＢ１に分割し、全ブロックを一体形成したものＣ１、周辺の小ブロックＢ１のみを容量ブロックとしたものＣ２、真中の小ブロックＢ１のみを除いたものＣ３の３種類を形成した。このときの容量値はそれぞれ９．５０４３（ｆＦ）、５．５０１８（ｆＦ）、８．８６１６（ｆＦ）であった。
以上の結果を利用し、必要に応じて一体形状としてもよいし、アレイ状に分割形状を形成してもよく、適宜容量パターンのパターン形状を選択するのが望ましい。

（実施の形態６）
なお前記実施の形態１乃至５では、基板表面に層間絶縁膜を介してバイパスコンデンサを形成する例について説明したが、本実施の形態では、図１６に示すように、基板表面に形成された層間絶縁膜２０Ｓ上にトレンチＴを形成し、このトレンチＴ内に、第１の配線層として多結晶シリコン層１０ｂを形成するとともに、この表面を酸化して酸化シリコン膜１０ｃを形成し、この上層に第２の配線層としてタングステン層１０ａを形成する。ここで第１の配線層の表面酸化により容量絶縁膜１０ｃを形成すると共に、第２の配線層としてのタングステン層の形成時に上層側電極となる第２の導体層１５ａを形成し、バイパスコンデンサを形成する。この第２の配線層１０ａにはコンタクト２ｂを介してグランド電位Ｖ_SSに接続された配線４Ｓが接続される。一方第１の配線層１０ｂである多結晶シリコン層は基板コンタクト３ａを介して電源電位Ｖ_DDに接続された配線（図示せず）に接続される。
このように、基板表面に形成される層間絶縁膜にトレンチを形成しておくのみで、ＭＯＳＦＥＴの製造プロセスの中で配線を形成することにより工数を増大することなく大容量のデカップリング容量を形成することができる。
なお、層間絶縁膜にトレンチ形成後、トレンチ内壁に第１の配線層、その表面酸化、さらに第２の配線層１０ａを形成したが、容量絶縁膜は別に形成してもよい。
実際に、パターン生成に際してはデカップリング容量配置可能領域を抽出し、接続用拡散層を配置する際に、基板コンタクト領域と接続用拡散層との重なり部分を分離し、配線への接続をする。これらの工程は、図形論理演算、リサイズ処理により自動的に行うことができる。

また前記実施の形態ではトレンチＴを形成したが、必ずしもトレンチを形成しなくても表面に凹凸を有する第1の導体層を用いるようにしても、容量絶縁膜を介して形成された第２の導体層とでより大容量のバイパスコンデンサを形成することができる。

このようにして、配線パターンの変更のみで容量の増大をはかることができる。また、凹凸を形成するだけでなく、フィン状にするなど適宜調整することにより、より大容量化をはかることができる。

また、バイパスコンデンサは複数個アレイ状に形成しても良い。これにより、電源配線下などに、より効率よく大容量のコンデンサを形成することが可能となる。

また望ましくは、前記バイパスコンデンサは、互いに異なる容量絶縁膜を具備し、チップ内で単位面積当たりの容量が異なるように形成されていてもよい。ここでは、仕様を考慮して、デザインルールから領域の状況を判断し、領域毎に特性の異なるバイパスコンデンサを設けるように企図したものである。一般に、電源に近い、チップの外周部では、サージ対策のために高耐圧である必要があるのに対し、内部では特に高耐圧である必要はない。このような理由から、チップ外周近傍ではゲート絶縁膜を厚くし、内部では薄くする。あるいはチップ外周近傍でのみ多層構造のゲート絶縁膜とするなどの方法を取る必要がある場合もある。

また機能素子の近傍では周波数特性が重要であり、高周波用である場合は大容量のバイパスコンデンサを形成する必要があるのに対し、低周波用である場合には小容量のバイパスコンデンサで十分である。

そこで、チップ枠から内部方向への距離を、プロセス情報を元に設定し、論理演算、リサイズ処理によって、外周部分、内部を切り分けてそれぞれ仕様の異なったバイパスコンデンサを配置するようにしてもよい。このように仕様を考慮して、デザインルールから領域の状況を判断し、領域毎に特性の異なるバイパスコンデンサを設けることにより、より特性が良好で信頼性の高い半導体集積回路装置を提供することが可能である。

なお、望ましくは、前記バイパスコンデンサは半導体製造上の配線パターンルールの最小図形寸法で生成するようにすれば、自動的にパターン設計を行うことが可能となる。

（実施の形態７）
この半導体集積回路装置は、図１７に示すように、接続する回路ブロックに応じて挿入するデカップリング容量を構成するバイパスコンデンサを小容量領域用バイパスコンデンサ１９０１と、大容量領域バイパスコンデンサ１９０２とに分けた事を特徴とする。

ここでは、仕様を考慮して、デザインルールから領域の状況を判断し、領域毎に特性の異なるバイパスコンデンサを設けるように企図したものである。ここでは、電源に近い、チップの外周部では、サージ対策のために高耐圧である必要があるのに対し、内部では特に高耐圧である必要はないため、チップ外周近傍ではゲート絶縁膜を厚くし、内部では薄くするようにしている。

また、チップ外周近傍でのみ多層構造のゲート絶縁膜とするなどの方法を取るようにしてもよい。
また機能素子の近傍では周波数特性が重要であり、高周波用である場合は大容量のバイパスコンデンサを形成する必要があるのに対し、低周波用である場合には小容量のバイパスコンデンサとなるように、使用する周波数帯域に応じて適切なものを選択している。

本発明によれば、容易に低ノイズで信頼性の高い半導体集積回路装置を提供することが可能であることから、アナログ・デジタル混在集積回路などに有効に利用可能である。

本発明の第１の実施形態のパターン生成装置を示すブロック図である。 本発明の第１の実施形態のバイパスコンデンサパターン生成手順の詳細と共に示すフローチャートである。 本発明の第１の実施形態における配線を示す断面図である。 同配線の製造工程図である。 本発明の第１の実施形態の容量配置工程を示す説明図である。 本発明の第１の実施形態の容量配置工程を示す説明図である。 本発明の第１の実施形態の容量配置工程を示す説明図である。 本発明の第１の実施形態の容量配置工程を示す説明図である。 本発明の第２の実施形態を示す説明図である。 本発明の第３の実施形態を示す説明図である。 本発明の第４の実施形態を示す説明図である。 本発明の第５の実施形態を示す説明図である。 本発明の第５の実施形態における容量とパターン形状との関係を示す説明図である。 本発明の第５の実施形態における容量とパターン形状との関係を示す説明図である。 本発明の第５の実施形態における容量とパターン形状との関係を示す説明図である。 本発明の第６の実施形態を示す説明図である。 本発明の第７の実施形態を示す製造工程図である。

符号の説明

１０１ レイアウトパターン形成手段
１０２ ノイズ源ブロック抽出手段
１０３ デザインルール
１０４ 判断手段
１０５ 容量配置手段

Claims (17)

1. 少なくとも一つの回路ブロックを備えた半導体集積回路装置であって、
   前記回路ブロック上に配置され、異なる電位の２つの電源線に接続するように、第１の配線層と、
   前記第１の配線層上に容量絶縁膜を介して形成された第２の配線層とで、バイパスコンデンサを構成しており、
   前記第１および第２の配線層は、前記半導体集積回路上の他の領域では直接積層されてポリサイド構造配線を構成したことを特徴とする半導体集積回路装置。
2. 前記バイパスコンデンサは、
   前記容量絶縁膜は窒化シリコン膜である請求項１に記載の半導体集積回路装置。
3. 前記バイパスコンデンサの前記第１及び第２の配線層の一方は基板電位を固定する基板コンタクトを介して前記電源線の一方に接続されたことを特徴とする請求項１または２に記載の半導体集積回路装置。
4. 前記第１および第２の配線層は、前記半導体集積回路上の全領域で同一パターン形状をなすように配置された請求項１乃至３のいずれかに記載の半導体集積回路装置。
5. 前記電源線の一方は、グランド配線であり、他の一方は電源配線である請求項１乃至４のいずれかに記載の半導体集積回路装置。
6. 前記第１の配線層は、基板表面に形成された拡散層を介してグランド配線または電源配線に接続される請求項１乃至５に記載の半導体集積回路装置。
7. 前記バイパスコンデンサは、前記回路ブロック上に層間絶縁膜を介して形成され、表面に凹凸を有する第１の配線層と、容量絶縁膜を介して形成された第２の配線層とで構成された請求項１に記載の半導体集積回路装置。
8. 前記バイパスコンデンサは、絶縁膜表面に形成されたトレンチの内壁に沿って形成された第１の配線層と、前記第１の配線層上に形成された容量絶縁膜および第２の配線層を順次積層して構成されたことを特徴とする請求項１に記載の半導体集積回路装置。
9. 前記トレンチは、トレンチ分離領域に沿って形成されていることを特徴とする請求項１１に記載の半導体集積回路装置。
10. 前記バイパスコンデンサは、互いに異なる容量絶縁膜を具備し、チップ内で単位面積当たりの容量が異なるように形成されていることを特徴とすることを特徴とする請求項１に記載の半導体集積回路装置。
11. 前記バイパスコンデンサは、配線領域に形成されたフィン状の第１の配線層と、この第1の配線層の周りに容量絶縁膜を介して形成された第２の配線層とで構成されており、
    前記第１の配線層と前記第２の配線層の膜厚が異なることを特徴とする請求項１に記載の半導体集積回路装置。
12. 膜厚の異なる第１の配線層と前記第２の配線層との積層配線を含む半導体チップのレイアウトパターンを設計し配置するレイアウトパターン形成工程と、
    前記レイアウトパターンからノイズを発生しやすい回路ブロックを抽出する工程と、
    前記回路ブロック上で、容量セルを配置可能であるか否かを判断する工程と、
    前記判断する工程で、配置可能であると判断された領域を容量配置領域として、前記回路ブロック上に、異なる電位の２つの電源線に接続する、第１の配線層と、第２の配線層との間に容量絶縁膜をはさむことで容量を配置する容量配置工程とを含み、
    容量配置領域では、前記回路ブロック上に、第１の配線層と、第２の配線層との間に容量絶縁膜をはさんだバイパスコンデンサを構成するとともに、
    前記半導体集積回路上の他の領域では直接積層されてポリサイド構造配線を構成するようにした半導体集積回路装置用パターン生成方法。
13. 前記判断する工程は、
    前記レイアウトパターンのうち回路ブロック上で、容量セルを形成しうる配線層領域を検出し、前記配線層領域に、容量セルの配置が可能であるか否かを判断する工程であり、
    前記容量配置工程は、判断工程で可であると判断された配線層領域の上層または下層に容量絶縁膜を挟むように第２の配線層を配置し、この第２の配線層を前記配線層領域と異なる電位に接続するように配線する配線配置工程とを具備したことを特徴とする請求項１２に記載の半導体集積回路装置用パターン生成方法。
14. 前記配線配置工程は、前記第２の配線層を電源配線またはグランド配線に接続する工程を含むことを特徴とする請求項１２に記載の半導体集積回路装置用パターン生成方法。
15. 前記判断工程は、
    前記レイアウトパターンの配線のうち、回路ブロック上で、容量セルを形成しうる領域を検出する容量形成領域検出工程と、
    前記判断工程で可であると判断された領域に容量セルを配置する工程と、
    前記容量セルの一方の導体を第１の電位に接続するとともに、基板を第２の電位に接続するように配線を形成する配線配置工程とを具備したことを特徴とする請求項１２に記載の半導体集積回路装置用パターン生成方法。
16. 膜厚の異なる第１の配線層と前記第２の配線層との積層配線を含む半導体チップのレイアウトパターンを設計し配置するレイアウトパターン形成手段と、
    前記レイアウトパターンのノイズを発生しやすい回路ブロックを抽出する抽出手段と、
    前記回路ブロック上で、容量セルを配置可能であるか否かを判断する手段と、
    前記判断する手段によって、配置可能であると判断された領域を容量配置領域として容量を配置する容量配置手段とを含み、
    前記容量配置領域では、前記回路ブロック上に、第１の配線層と、第２の配線層との間に容量絶縁膜をはさんだバイパスコンデンサを構成するとともに、
    前記半導体集積回路上の他の領域では直接積層されてポリサイド構造配線を構成するようにした半導体集積回路装置用パターン生成装置。
17. 請求項１１乃至１５のいずれかの半導体集積回路装置用パターン生成方法を用いて生成された半導体集積回路装置用パターンを用いて半導体集積回路装置を製造する半導体集積回路装置の製造方法。

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