JP3611468B2 - パターン生成方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳ構造のセルとＭＯＳ構造のバイパスコンデンサとを備えた半導体装置のパターンを生成する方法に関するものである。
【０００２】
【従来の技術】
従来より、ＬＳＩの動作周波数の高速化に伴い，ＬＳＩ中のトランジスタの信号中におけるノイズが増大し、このノイズを有効に低減させるための工夫が種々提案されている。
【０００３】
このノイズ対策の１つとして、電源配線とグランド配線との間にセルをバイパスしたコンデンサを配置することにより、電源ノイズ成分を吸収する方法があることは周知の技術である。
【０００４】
【発明が解決しようとする課題】
しかしながら、セルベースなどの設計手法を用いて、半導体装置のパターンを予め生成しておき、このパターンに従って半導体装置を製造するに際し、バイパスコンデンサを配置するための手法は未だ確立されていないのが現実である。そこで、半導体装置のノイズだけでなく半導体装置の集積度，その他の特性を総合的に考慮した半導体装置のパターンを自動的に生成する手法が要望される。
【０００５】
本発明の目的は、半導体装置の微細化や動作周波数の高速化に適応しうる半導体装置のパターンを自動的に生成する手段を講ずることにより、微細化され，かつ低ノイズという優れた特性を有する半導体装置の製造に供するためのパターンの生成方法を提供することにある。
【０００６】
【課題を解決するための手段】
本発明のパターン生成方法は自動的に半導体装置のパターンを生成する方法であって、半導体基板にＭＩＳ構造を有するセルと電源配線及びグランド配線のパターンとを含むレイアウトを生成するステップ（ａ）と、半導体基板にＭＩＳ構造を有するセルと電源配線及びグランド配線のパターンとを含むレイアウトを生成するステップ（ａ）と、半導体基板，容量絶縁膜及び電極により構成されるＭＩＳ構造のバイパスコンデンサのパターンを上記電源配線のパターンに重なり合うように自動的に生成するステップ（ｂ）とを備えている。
【０００７】
この方法により、バイパスコンデンサのパターンを生成する前に電源配線のパターンがすでに生成されているので、その電源配線のパターンに含まれるバイパスコンデンサのパターンを自動的に生成することが可能になる。すなわち、高集積化され，かつ電源ノイズの小さい半導体装置を、自動的に生成されたパターンに基づいて製造することが可能になる。
【０００８】
上記パターン生成方法において、上記バイパスコンデンサのパターン中には、上記電極の両側に設けられる第１の拡散層のパターンが含まれており、上記グランド配線が半導体基板の第２の拡散層に基板コンタクトにより接続されている場合には、上記バイパスコンデンサの第１の拡散層と上記第２の拡散層との間を接続するための第３の拡散層を形成するステップ（ｃ）をさらに備えることが好ましい。
【０００９】
この方法により、バイパスコンデンサのパターン中に第１の拡散層のパターンが含まれているので、パスコンをセル内のＭＩＳ構造のトランジスタと同じものとして認識させることが可能となり、自動的にパターンを生成するための処理が容易になる。また、グランド配線が半導体基板の第２の拡散層に基板コンタクトにより接続されていることにより、ラッチアップ耐性の大きいセルを備えた構造のパターンとなる。そして、第３の拡散層を生成することにより、電源配線とグランド配線との間にパスコンを低抵抗の拡散層と共に介在させることができる。すなわち、上述の効果に加えて、高周波動作による不要輻射ノイズを低減する機能の高い半導体装置の形成に供しうるパターンを生成することができる。
【００１０】
上記パターン生成方法において、上記ステップ（ｂ）に、複数のバイパスコンデンサを配列してなるバイパスコンデンサアレイのパターンを準備するサブステップ（ｘ）と、上記レイアウトから上記電源配線のパターンのみを抜き出すサブステップ（ｙ）と、上記バイパスコンデンサアレイのパターンと上記配線のパターンとを重ね合わせて、上記バイパスコンデンサアレイ中の複数のバイパスコンデンサのうち上記電源配線のパターンと重なる部分を有するものだけをバイパスコンデンサのパターンとして生成するサブステップ（ｚ）とを含ませることにより、パターンを自動的に生成するための処理が簡素化される。
【００１１】
その場合、上記サブステップ（ｘ）では、上記バイパスコンデンサの電極が一定方向に延びる矩形状であるバイパスコンデンサアレイのパターンを、電極の延びる方向が相直交するように２種類準備しておき、上記サブステップ（ｚ）では、上記バイパスコンデンサの電極と上記電源配線とが互いに平行であるようにバイパスコンデンサのパターンを生成することができる。
【００１２】
また、上記サブステップ（ｘ）では、上記バイパスコンデンサの電極が一定方向に延びる矩形状であるバイパスコンデンサアレイのパターンを、電極の延びる方向が相直交するように２種類準備しておき、上記サブステップ（ｚ）では、接続拡散層の面積が最大となる方向に回転させてバイパスコンデンサのパターンを生成することもできる。
【００１３】
さらに、上記サブステップ（ｘ）では、上記バイパスコンデンサの電極が一定方向に延びる矩形状であるバイパスコンデンサアレイのパターンを１種類だけ準備しておき、上記サブステップ（ｚ）では、上記バイパスコンデンサの電極と上記電源配線とが互いに平行である領域と互いに直交する領域とを有するようにバイパスコンデンサのパターンを生成することもできる。
【００１４】
上記パターン生成方法において、上記サブステップ（ｘ）では、上記電極がリング状であり、上記第１の拡散層が電極で囲まれる領域と電極の外側とに存在するバイパスコンデンサアレイのパターンを準備することにより、電源配線の延びる方向にかかわりなく、同じ形状のパスコンを配置することが可能になる。
【００１５】
【発明実施の形態】
以下、本発明の各実施形態について、図面を参照しながら説明する。
【００１６】
（第１の実施形態）
図１は、第１の実施形態における半導体装置の設計工程の一部をパスコンパターン生成手順の詳細と共に示すフローチャートである。以下、図１のフローチャートに沿って、半導体装置の製造工程を概略的に説明する。
【００１７】
まず、ステップＳＴ１で、グランド配線下に基板コンタクトを有する半導体装置のレイアウトを生成する。この状態では、図２に示す半導体装置のパターンが生成されている。
【００１８】
次に、サブステップＳＴ２１〜ＳＴ２８からなるステップＳＴ２で、バイパスコンデンサ（以下、「パスコン」と略記する）のパターンを生成する。このとき、デザインルールをステップＳＴ３で取り込み、デザインルールから算出されたテクノロジをステップＳＴ４で取り込んで、最終的にステップＳＴ５で、電源配線下にパスコンがありグランド配線下に基板コンタクトがありかつそれらが拡散層でつながった構造となっている半導体装置のパターンを生成する。ここで、ステップＳＴ４で入力されるテクノロジとは、セル，パスコン，配線等の部材の大きさをプロセスのデザインルールによって定義したものをいう。
【００１９】
次に、ステップＳＴ２中の各サブステップについて説明する。
【００２０】
サブステップＳＴ２１で、ステップＳＴ３で入力されるデザインルールを取り込み、このデザインルールに基づいてパスコンの寸法を決定するとともに、ステップＳＴ１の結果からチップサイズを計測し、その中に配置可能なパスコンの配列数をデザインルールに従って算出するとともに、その配列のバイパスコンデンサアレイ（以下、「パスコンアレイ」と略記する）を図３（ａ），（ｂ）に示すように生成し、サブステップＳＴ２２で、パスコンアレイを敷き詰めたグランド配線下に基板コンタクトがある半導体装置を生成する。
【００２１】
次に、サブステップＳＴ２３でデザインルールにより算出したテクノロジを入力して、図４（ａ），（ｂ）に示すように電源配線の抽出とリサイズとを行なう。次に、サブステップＳＴ２４で、パスコン配置のための論理演算を行ない、サブステップＳＴ２５でパスコンのリサイズを行なう。
【００２２】
次に、サブステップＳＴ２６で、電源配線下にパスコンがありグランド配線下に基板コンタクトがある半導体装置を生成する。
【００２３】
さらに、サブステップＳＴ２７で接続用拡散層生成のための論理演算を行なった後、サブステップＳＴ２８で接続用拡散層のリサイズを行なう。
【００２４】
次に、上記各ステップ及びサブステップにおける処理の詳細を、この処理によって生成されるパターンを参照しながら説明する。
【００２５】
図２は、ステップＳＴ１で入力される半導体装置のレイアウトを示す平面図である。ここでは、すでに半導体装置のレイアウト工程によるセルの配置や配線の生成が終了しており、基板７上にグランド配線１ａ，１ｂと、電源配線５ａ，５ｂと、セル６とのパターンが生成されている。そして、基板７上に生成されている半導体装置の各部のパターンは以下のようになっている。
【００２６】
グランド配線には、図２における横方向に延びる横方向グランド配線１ａと縦方向に延びる縦方向グランド配線１ｂとがある。各グランド配線１ａ，１ｂの下方には、基板７の接地電位を確保するための領域としての基板コンタクト用拡散層２ａ，２ｂと、グランド配線１ａ，１ｂ−基板コンタクト用拡散層２ａ，２ｂ間互いに接続するための基板コンタクト用スルーホール３とが生成されている。また、横方向グランド配線１ａと縦方向グランド配線１ｂとの交差部には、両者を互いに電気的に接続するためのグランド配線乗り換えスルーホール４が生成されている。なお、基板コンタクト用拡散層２ａ，２ｂや基板コンタクト用スルーホール３の生成方法については、特願平９−１８１３７３号公報に開示されている方法を使用することができる。
【００２７】
電源配線には、図２における横方向に延びる横方向電源配線５ａと縦方向に延びる縦方向電源配線５ｂとがある。また、横方向電源配線５ａと縦方向電源配線５ｂとの交差部には、両者を互いに電気的に接続するための電源配線乗り換えスルーホール５ｃとが生成されている。
【００２８】
図３（ａ），（ｂ）は、ステップＳＴ２中のサブステップＳＴ２１で生成されるパスコンアレイの平面図である。本実施形態においては、図３（ａ）に示すような，横方向に延びる電源配線５ａと同じ方向に延びるポリシリコン電極を有する多数のパスコンをアレイ状に配置したパスコンアレイ１４と、図３（ｂ）に示すような，縦方向に延びる電源配線５ｂと同じ方向に延びるポリシリコン電極を有する多数のパスコンをアレイ状に配置したパスコンアレイ１５とを準備する。パスコンアレイ１４，１５内の１つ１つのパスコンは、ポリシリコン電極８と、第１の拡散層であるパスコン拡散層９と、パスコンスルーホール１０と、パスコン枠１３ａ，１３ｂとを備えていて、後に説明するサブステップＳＴ２４におけるパスコン配置の論理演算と、サブステップＳＴ２８における拡散層接続のためのリサイズ処理とが容易に行なえるようになっている。
【００２９】
なお、パスコン拡散層９は必ずしも必要ではないが、パスコン拡散層９を有することにより、ＭＯＳトランジスタと同じ構造となるので、パスコンをＭＯＳトランジスタと同じものとして認識させることが可能となり、パスコンに対してもＭＯＳトランジスタに対する処理と共通の処理を行なうことが容易となる利点がある。また、後述するように、低抵抗化による不要輻射の低減効果なども得られる。本実施形態では、パスコンのポリシリコン電極８，パスコン拡散層９パスコンスルーホール１０の寸法をセル６内のＭＯＳトランジスタのゲート電極，ソース・ドレイン拡散層，ゲートコンタクト（いずれも図示せず）と共通の寸法にしている。
【００３０】
図４（ａ），（ｂ）は、ステップＳＴ２中のサブステップＳＴ２３において仮想パターン形成領域で抽出される仮想電源配線パターンを示す平面図である。まず、半導体装置の電源配線から電源配線乗り換えスルーホール１ｃを取り除き、電源配線から障害物を除いたパターンを生成する（図示せず）。さらに電源配線から障害物を除いたパターンをレイアウト検証ツール等の辺リサイズ機能を用いて、縦方向の辺のみをデザインルールより算出したテクノロジで規定される電源配線の最小幅分だけマイナス方向に移動する。これにより、縦方向の電源配線のパターンが消去され、残った電源配線のパターンに対し、縦方向の辺のみを電源配線の最小幅分だけプラス方向に移動させることで、図４（ａ）に示す横方向の仮想電源配線パターン１２ａを抽出する。同様に、電源配線から障害物を除いたパターンに対して横方向の辺を、電源配線の最小幅分だけマイナス方向、プラス方向に移動すれば、図４（ｂ）に示す縦方向の仮想電源配線パターン１２ｂを抽出することができる。
【００３１】
図５（ａ），（ｂ）は、ステップＳＴ２中のサブステップＳＴ２４において仮想パターン形成領域で抽出される仮想電源配線パターン１２ａ，１２ｂとパスコンアレイ１４，１５との重なりを示す平面図である。まず、図４（ａ）に示す横方向の仮想電源配線パターン１２ａと、図３（ａ）に示す横方向に整列したパスコンアレイ１４中のパスコン枠１３ａとの積の論理演算を行ない、図５（ａ）に示すように、横方向の仮想電源配線パターン１２ａにオーバーラップするパスコンを抽出する。また、図４（ｂ）に示す縦方向の仮想電源配線パターン１２ｂと、図３（ｂ）に示す縦方向に整列したパスコンアレイ１５中のパスコン枠１３ｂとの積の論理演算を行ない、図５（ｂ）に示すように、縦方向の仮想電源配線パターン１２ｂにオーバーラップするパスコンを抽出する。
【００３２】
図６（ａ），（ｂ）は、ステップＳＴ２中のサブステップＳＴ２５において生成されるパターンであって、仮想パターン形成領域において各仮想電源配線パターン１２ａ，１２ｂに完全に包含されるパスコン枠１３ａ，１３ｂのみが残された状態を示す平面図である。サブステップＳＴ２５においては、パスコン枠１３ａ，１３ｂの各最小幅の半分の値をテクノロジに定義しておき、パスコン枠１３ａ，１３ｂの縮小と拡大つまりリサイズを行なうことで、微小パターンとなったパスコンパターンを消去し、各仮想電源配線パターン１２ａ，１２ｂに完全に包含されるパスコン枠１３ａ，１３ｂのみを残す。
【００３３】
なお、本実施形態では、ステップＳＴ２中のサブステップＳＴ２５で、各仮想電源配線パターン１２ａ，１２ｂに完全に包含されるパスコン枠１３ａ，１３ｂのみを残しているが、本発明はかかる実施形態に限定されるものではない。例えば、各仮想電源配線パターン１２ａ，１２ｂにポリシリコン電極８が完全に包含されるようなパスコンのみを図６（ａ），（ｂ）に示す状態で残すようにしてもよい。あるいは、パスコン枠１３のうちのある一定割合が含まれているパスコンのみを残すような方法も採用できる。
【００３４】
次に、図７（ａ）は、ステップＳＴ２中のサブステップＳＴ２６で生成される半導体装置のパターンを示す平面図である。図７（ｂ）は、図７（ａ）のＶＩＩｂ−ＶＩＩｂ線における部分断面図である。
【００３５】
すなわち、図６（ａ），（ｂ）に示す各仮想電源配線パターン１２ａ，１２ｂに完全に包含されるパスコン枠１３ａ，１３ｂのみを、パスコンアレイを敷き詰めた半導体装置中の各電源配線５ａ，５ｂの下方に残すように処理することで、図７（ａ）に示す半導体装置のパターンが得られる。
【００３６】
図７（ｂ）に部分断面構造を示すように、基板７のＰＷＥＬＬにはＰ＋ 型の基板コンタクト用拡散層２ａ，２ｂが生成されており、この基板コンタクト用拡散層２ａ，２ｂと各グランド配線１ａ，１ｂとを接続する基板コンタクト用スルーホール３が生成されている。そして、電源配線５ａ，５ｂの下方に、パスコンのポリシリコン電極８と、ポリシリコン電極８−電源配線５ｂ間を互いに接続するためのパスコンスルーホール１０とが生成されており、ＰＷＥＬＬにはＰ＋ 型のパスコン拡散層９が生成されている。
【００３７】
なお、この段階ではパスコンの容量絶縁膜のパターンは生成されていないが、ＭＯＳトランジスタのゲート酸化膜と共通のパターンとして後に生成することができる。
【００３８】
次に、図８（ａ）は、サブステップＳＴ２７，２８によって生成される半導体装置のパターンを示す平面図、図８（ｂ）は図８（ａ）のＩＩＸｂ−ＩＩＸｂ線における断面構造を示す部分断面図である。サブステップＳＴ２７においては、図７（ａ），（ｂ）に示す半導体装置のパターンにおいて、電源配線５ａ，５ｂ下のパスコンのパスコン拡散層９と、グランド配線１ａ，１ｂ下の基板コンタクト用拡散層２ａ，２ｂとが共に隣接する領域（接続用拡散層１１ａ，１１ｂ）を、デザインルールより算出したテクノロジに定義した数値に基づき、レイアウト検証ツール等を用いて抽出する。つまり、基板コンタクト用拡散層２ａ，２ｂとパスコン拡散層９との距離がわからないので、両者間の距離をレイアウト検証ツールによって抽出する。そのとき、まずテクノロジから推定される値よりも当該領域の長さを大きめに設定すると、レイアウト検証ツール等のセパレーションチェック機能により、当該領域の長さが短すぎるというエラーが出力される。そこで、このエラーデータとして生成される領域を接続用拡散層１１ａ，１１ｂとして生成する。
【００３９】
さらに、サブステップＳＴ２８において、デザインルールにより算出したテクノロジに定義される拡散層の最小幅の半分の値で縮小と拡大とを行なって微小パターンを除去することにより、図８（ａ），（ｂ）に示す半導体装置のパターンを生成することができる。
【００４０】
本実施形態によれば、電源配線５ａ，５ｂのパターンの下に包含されるパスコンのパターンを自動的に生成することで、半導体チップ全体の面積を増加させることなく、電源ノイズを低減させるための容量となるパスコンを有する半導体装置のパターンを生成することができる。すなわち、半導体装置の面積を増大させる電源とグランド間にパスコンを挿入することが可能となり、電源ノイズを吸収する機能の大きい安定に動作する回路を実現することができる。
【００４１】
その場合、半導体装置のレイアウトつまり配置配線処理が終了してから、ステップＳＴ１でこの半導体装置のパターンを入力し、このパターンに基づいてパスコンパターンを生成しているので、一連の処理を手動ではなく自動的に行なうことが可能になる。すなわち、配線パターンが生成されていることにより、本実施形態におけるサブステップＳＴ２１〜ＳＴ２６の処理を自動的に行なうことができるのである。この処理は、グランド配線１ａ，１ｂ下に基板コンタクト用スルーホール３や、基板コンタクト用拡散層２ａ，２ｂがない場合であっても適用することができる。
【００４２】
さらに、電源配線５ａ，５ｂ下のパスコン拡散層９とグランド配線１ａ，１ｂ下に構成される基板コンタクト用拡散層２ａ，２ｂとをそれぞれ接続する接続用拡散層１１ａ，１１ｂを生成することにより、高抵抗な基板７よりも低い抵抗でパスコン拡散層９と基板コンタクト用拡散層２ａ，２ｂとを接続することができる。したがって、電源とグランド間のインピーダンスを低くすることで、高周波動作による不要輻射ノイズをより効果的に低減することができる。
【００４３】
また、横方向の電源配線５ａの下方には横方向に整列したパスコンアレイ１４中のパスコンを配置し、縦方向の電源配線５ｂの下方には縦方向に整列したパスコンアレイ１５中のパスコンを配置することにより、サブステップ２７，２８における接続用拡散層１１ａ，１１ｂの生成が容易となる利点がある。
【００４４】
ただし、電源配線５ａ，５ｂの延びる方向と、その電源配線５ａ，５ｂの下に生成されるパスコンのポリシリコン電極８の延びる方向とを必ず一致させる必要はない。特に、サブステップＳＴ２４において、サブステップＳＴ２７，２８で生成される接続用拡散層２ａ，２ｂの幅が最大になる方向にパスコンを回転させて配置することにより、より低い抵抗でパスコンをグランド配線１ａ，１ｂに接続することができる。
【００４５】
（第２の実施形態）
図９（ａ）は、本発明の第２の実施形態におけるパターンの生成方法によって生成された半導体装置のパターンを示す平面図である。図９（ｂ）は、図９（ａ）のＩＸｂ−ＩＸｂ線における部分断面図である。
【００４６】
図９（ａ），（ｂ）に示すように、本実施形態における半導体装置のセルや配線の構造は、上記第１の実施形態における図８（ａ），（ｂ）に示す半導体装置の構造と同じであるが、下記点が異なる。
【００４７】
本実施形態の半導体装置においては、図９（ａ），（ｂ）に示すように、パスコンのポリシリコン電極８はいずれも同図の縦方向に延びている。そして、縦方向のグランド配線１ｂ下の基板コンタクト用拡散層２ｂと縦方向の電源配線５ｂ下のパスコン拡散層９とを接続する接続用拡散層１１ｂは、第１の実施形態と同様のパターンを有している。一方、横方向のグランド配線１ａ下の基板コンタクト用拡散層２ａと横方向の電源配線５ａ下のパスコン拡散層９とを接続する接続用拡散層１１ａは、１つのパスコンのポリシリコン電極８の両側のパスコン拡散層９につながっている。
【００４８】
本実施形態においても、パターン形成のための基本的な手順は、図１のフローチャートに示す通りであって、具体的には以下の手順による。
【００４９】
本実施形態においては、サブステップＳＴ２１において図３（ｂ）に示すパスコンアレイ１５のみを使用し、サブステップＳＴ２３においては、図４（ａ），（ｂ）に示す横方向の仮想電源配線パターン１２ａと縦方向の仮想電源配線パターン１２ｂとを一度に仮想パターン形成領域に生成する。そして、図５（ａ），（ｂ）に示す論理演算の代わりに、各仮想電源配線パターン１２ａ，１２ｂとパスコンアレイ１５との論理演算を行なうことにより、図６（ａ），（ｂ）に示すパターンの代わりに、各仮想電源配線パターン１２ａ，１２ｂに包含されるパスコン枠１３ｂを生成する。これにより、サブステップＳＴ２６において、電源配線５ａ，５ｂの延びる方向に拘わらずポリシリコン電極８の延びる方向が一律であるパスコンが各電源配線５ａ，５ｂの下方に配置された半導体装置のパターンを生成する。そして、サブステップＳＴ２７，２８の処理においては、縦方向のグランド配線１ｂ下の基板コンタクト用拡散層２ｂと縦方向の電源配線５ｂ下のパスコン拡散層９とを接続する接続用拡散層１１ｂは、第１の実施形態と同様にして生成することができる。一方、横方向のグランド配線１ａ下の基板コンタクト用拡散層２ａと横方向の電源配線５ａ下のパスコン拡散層９とを接続する接続用拡散層１１ａは、１つのパスコンのポリシリコン電極８の両側のパスコン拡散層９につながるように生成する。
【００５０】
このように、共通の方向に延びるポリシリコン電極８を有するパスコンを各電源配線５ａ，５ｂの下方に配置する処理を行なうことにより、サブステップＳＴ２３における各仮想電源配線１２ａ，１２ｂを生成する際に、横方向の電源配線５ａか縦方向の電源配線５ｂかを識別して個別に抽出する必要がないので、サブステップＳＴ２３の処理を簡素化することができる。
【００５１】
（第３の実施形態）
図１０（ａ）は、本発明の第３の実施形態におけるパターンの生成方法によって生成された半導体装置のパターンを示す平面図である。図１０（ｂ）は、図１０（ａ）のＸｂ−Ｘｂ線における部分断面図である。
【００５２】
本実施形態においては、半導体領域である基板７と逆導電型のＭＯＳトランジスタをパスコンとして形成する場合について説明する。図１０（ａ），（ｂ）に示すように、本実施形態における半導体装置のセルや配線の構造は、上記第１の実施形態における図８（ａ），（ｂ）に示す半導体装置の構造と同じであるが、下記点が異なる。
【００５３】
本実施形態の半導体装置においては、ＰＷＥＬＬの上に、Ｐ＋ 型の基板コンタクト用拡散層２ａ，２ｂと、Ｎ＋ 型のパスコン拡散層９とが設けられている。このような場合には、パスコン形成拡散層９と基板コンタクト用拡散層２ａ，２ｂと導電型が逆であるので、ＰＮ接合部が存在することにより、そのままでは両者間の電気的接続が不良となるおそれがある。そこで、本実施形態においては、以下に説明するように、パスコン形成拡散層９と基板コンタクト用拡散層２ａ，２ｂとの間の電気的接続をサリサイドプロセスによって実現している。
【００５４】
本実施形態におけるパターン形成の手順は、接続用拡散層を生成するサブステップＳＴ２７，２８においてサリサイドプロセスを採用する点を除くと、第１の実施形態における図１のフローチャートと基本的には同じである。
【００５５】
本実施形態においては、サブステップＳＴ２１において図３（ａ），（ｂ）に示す２種類のパスコンアレイ１４，１５を用い、サブステップＳＴ２３において図４（ａ），（ｂ）に示す横方向の仮想電源配線パターン１２ａと縦方向の仮想電源配線パターン１２ｂとを個別に仮想パターン形成領域に抽出する点は、第１の実施形態と同じである。しかし、サブステップＳＴ２４における論理演算においては、図５（ａ），（ｂ）に示す論理演算の代わりに、横方向の仮想電源配線パターン１２ａと縦方向のパスコンアレイ１５との論理演算を行い、縦方向の仮想電源配線パターン１２ｂと横方向のパスコンアレイ１４との論理演算を行なう。これにより、図６（ａ），（ｂ）に示すパターンの代わりに、横方向の仮想電源配線パターン１２ａに包含されるパスコン枠１３ｂと、縦方向の仮想電源配線パターン１２ｂに包含されるパスコン枠１３ａとを生成する。そして、サブステップＳＴ２６においては、横方向の電源配線５ａの下方には縦方向に延びるポリシリコン電極８を有するパスコンが配置され、縦方向の電源配線５ｂの下方には横方向に延びるポリシリコン電極８を有するパスコンが配置された半導体装置のパターンを生成する。
【００５６】
さらに、サブステップＳＴ２７，２８の処理においては、横方向の電源配線５ａ下のパスコン拡散層９と基板コンタクト用拡散層２ａとを接続する接続用拡散層１１ａと、縦方向の電源配線５ｂ下のパスコン拡散層９と基板コンタクト用拡散層２ｂとを接続する接続用拡散層１１ｂとは、いずれも、１つのパスコンのポリシリコン電極８の両側のパスコン拡散層９につながった形状となるように生成される。また、図１０（ｂ）に示すように、基板コンタクト用拡散層２ａ，２ｂ、パスコン拡散層９及び接続用拡散層１１ａ，１１ｂの表面領域には拡散層上シリサイド膜１１ｘが設けられ、パスコンポリシリコン電極８の表面領域には電極上シリサイド膜５ｘが設けられた半導体装置のパターンを生成する。
【００５７】
ただし、サブステップＳＴ２７においては、横方向の電源配線５ａ下に配置したパスコン拡散層９と横方向のグランド配線１ａ下の基板コンタクト用拡散層２ａとを和の論理演算でグループ化し、レイアウト検証ツール等のセパレーションチェック機能を利用してグループ化したパターンの縦方向セパレーションを埋めるパターンを生成する。さらに、縦方向の電源配線５ｂ下に配置したパスコン拡散層９と縦方向のグランド配線１ｂ下の基板コンタクト用拡散層２ｂについても同様にグループ化し、横方向のセパレーションを埋めるパターンを生成する。その後、サブステップＳＴ２８のリサイズ処理において、サブステップＳＴ２７で生成されたパターンに対して、デザインルールより算出したテクノロジに定義した拡散層の最小幅の半分の値で縮小と拡大を行ない微小パターンを除去し、接続用拡散層１１ａ，１１ｂを生成する。
【００５８】
最後に、パスコン枠１３を基板７のＰＷＥＬＬと逆導電型の不純物が導入されるイオン注入領域として出力する。
【００５９】
この方法によれば、パスコンのパスコン拡散層９のいずれかが電気的に浮くことがない状態で、全てのパスコン拡散層９を基板コンタクト用拡散層２ａ，２ｂに電気的に接続させることができる。すなわち、基板７（ウエル領域）と同じ導電型のＭＯＳトランジスタを形成することができない半導体製造プロセスの場合においても、電源配線５ａ，５ｂの下方にパスコンを自動的に配置することができる。
【００６０】
（第４の実施形態）
図１１は、本発明の第４の実施形態において用いられるパスコンのパターンを示す平面図である。また、図１２（ａ）は、本発明の第４の実施形態におけるパターンの生成方法によって生成された半導体装置のパターンを示す平面図である。図１２（ｂ）は、図１２（ａ）のＸＩＩｂ−ＸＩＩｂ線における部分断面図である。
【００６１】
図１１に示すように、本実施形態におけるパスコンは、矩形状のポリシリコン電極８と、ポリシリコン電極８の外方に設けられるパスコン拡散層９と、ポリシリコン電極８の上に設けられるパスコンスルーホール１０とを備えている。
【００６２】
また、図１２（ａ），（ｂ）に示すように、本実施形態における半導体装置のセルは配線の構造は、上記第１の実施形態における図８（ａ），（ｂ）に示す半導体装置の構造と同じであるが、下記点が異なる。
【００６３】
本実施形態の半導体装置においては、各グランド配線１ａ，１ｂ下の基板コンタクト用拡散層２ａ，２ｂと、各電源配線５ａ，５ｂ下のパスコン拡散層９とを接続する接続用拡散層１１ａ，１１ｂは、いずれも、グランド配線１ａ，１ｂに対向する辺に並ぶ全てのパスコン拡散層９と基板コンタクト用拡散層２ａ，２ｂとを接続するように、一体的に設けられている。
【００６４】
なお、図示しないが、セル中のＭＯＳトランジスタのパターンも、パスコンと同様に、リング状のポリシリコン電極のパターンと、このポリシリコン電極で囲まれる領域及びポリシリコン電極の外方の領域に設けられたソース・ドレイン拡散層のパターンとを有している。
【００６５】
本実施形態におけるパターン形成の手順は、第１の実施形態における図１のフローチャートと基本的には同じである。
【００６６】
本実施形態においては、サブステップＳＴ２１において図１１に示すリング状ポリシリコン電極８を有する１種類のパスコンアレイ１６を用い、サブステップＳＴ２３において、図４（ａ），（ｂ）に示すパターンに代えて、横方向の仮想電源配線パターン１２ａと縦方向の仮想電源配線パターン１２ｂとを同時に仮想パターン形成領域に抽出する。そして、サブステップＳＴ２４における論理演算においては、図５（ａ），（ｂ）に示す論理演算の代わりに、横方向及び縦方向の仮想電源配線パターン１２ａ，１２ｂとパスコンアレイ１６との論理演算を行なう。これにより、図６（ａ），（ｂ）に示すパターンの代わりに、各仮想電源配線パターン１２ａ，１２ｂに包含されるパスコン枠１３ｃを生成する。そして、サブステップＳＴ２６においては、各電源配線５ａ，５ｂの下方に、リング状のポリシリコン電極８を有するパスコンが配置された半導体装置のパターンを生成する。
【００６７】
さらに、サブステップＳＴ２７，２８の処理においては、ポリシリコン電極８の外方のパスコン拡散層９と基板コンタクト用拡散層２ａとを接続する接続用拡散層１１ａと、パスコン拡散層９と基板コンタクト用拡散層２ｂとを接続する接続用拡散層１１ｂとが、いずれも、一体化された広幅の形状となるように行なう。
【００６８】
ただし、サブステップＳＴ２７においては、横方向の電源配線５ａ下に配置したパスコン拡散層９と横方向のグランド配線１ａ下の基板コンタクト用拡散層２ａとを和の論理演算でグループ化し、レイアウト検証ツール等のセパレーションチェック機能を利用してグループ化したパターンの縦方向セパレーションを埋めるパターンを生成する。さらに、縦方向の電源配線５ｂ下に配置したパスコン拡散層９と縦方向のグランド配線１ｂ下の基板コンタクト用拡散層２ｂについても同様にグループ化し、横方向のセパレーションを埋めるパターンを生成する。
【００６９】
本実施形態に係るリング状ポリシリコン電極８を備えたパスコンを配置した半導体装置によれば、縦方向、横方向の電源配線５ａ，５ｂを個別に仮想パターン形成領域に生成する必要がないので、電源配線のリサイズを必要とせず、処理の簡素化が図れる。また、パスコンを電源配線５ａ，５ｂ下の領域にすき間なく配置することが可能であり、より多くの容量を設けることができる。加えて、パスコン拡散層９と基板コンタクト用拡散層２ａ，２ｂとを接続する接続用拡散層１１ａ，１１ｂの幅をより拡大することができ、より低抵抗のパスコンを接続することができる。
【００７０】
なお、本実施形態においては、四角形のポリシリコン電極を設けているが、本発明のパスコンの電極の形状はかかる実施形態に限定されるものではない。例えば、６角形や三角形あるいは円形であってもよいものとする。
【００７１】
【発明の効果】
本発明のパターン生成方法によれば、電源配線等のレイアウトを生成するステップが終了してから、バイパスコンデンサのパターンを電源配線のパターンに重なり合うように自動的に生成するステップを行なうことにより、電源配線のパターンに含まれるバイパスコンデンサのパターンを自動的に生成することが容易になり、高集積化され，かつ電源ノイズの小さい半導体装置を製造するためのパターンを自動的に生成することができる。
【図面の簡単な説明】
【図１】本発明の各実施形態における半導体装置の設計工程の一部をパスコンパターン生成手順の詳細と共に示すフローチャートである。
【図２】半導体装置の配線パターン等の生成処理が終了した後であって、パスコンパターンの生成前における半導体装置のパターンを示す図である。
【図３】第１の実施形態において生成されるパスコンアレイの平面図である。
【図４】第１の実施形態において仮想パターン形成領域で抽出される仮想電源配線パターンを示す平面図である。
【図５】第１の実施形態において仮想パターン形成領域で抽出される仮想電源配線パターンとパスコンパターンとの重なりを示す平面図である。
【図６】第１の実施形態において仮想パターン形成領域で各仮想電源配線パターンに完全に包含されるパスコン枠のみが残された状態を示す平面図である。
【図７】第１の実施形態において仮想パターン形成領域で接続拡散層の形成前に生成される半導体装置のパターンを示す平面図である。
【図８】第１の実施形態において生成される半導体装置のパターンを示す平面図、及びＩＩＸｂ−ＩＩＸｂ線における断面構造を示す部分断面図である。
【図９】本発明の第２の実施形態において生成される半導体装置のパターンを示す平面図、及びＩＸｂ−ＩＸｂ線における部分断面図である。
【図１０】本発明の第３の実施形態において生成される半導体装置のパターンを示す平面図、及びＸｂ−Ｘｂ線における部分断面図である。
【図１１】本発明の第４の実施形態において用いられるパスコンのパターンを示す平面図である。
【図１２】本発明の第４の実施形態において生成される半導体装置のパターンを示す平面図、及びＸＩＩｂ−ＸＩＩｂ線における部分断面図である。
【符号の説明】
１ グランド配線
２ 基板コンタクト用拡散層
３ 基板コンタクト用スルーホール
４ 配線乗り換えスルーホール
５ 電源配線
６ 基本セル
７ 基板
８ ポリシリコン電極
９ パスコン拡散層
１０ パスコンスルーホール
１１ 接続用拡散層
１２ 仮想電源配線パターン
１３ パスコン枠
１４ パスコンアレイ
１５ パスコンアレイ
【発明の属する技術分野】
本発明は、ＭＯＳ構造のセルとＭＯＳ構造のバイパスコンデンサとを備えた半導体装置のパターンを生成する方法に関するものである。
【０００２】
【従来の技術】
従来より、ＬＳＩの動作周波数の高速化に伴い，ＬＳＩ中のトランジスタの信号中におけるノイズが増大し、このノイズを有効に低減させるための工夫が種々提案されている。
【０００３】
このノイズ対策の１つとして、電源配線とグランド配線との間にセルをバイパスしたコンデンサを配置することにより、電源ノイズ成分を吸収する方法があることは周知の技術である。
【０００４】
【発明が解決しようとする課題】
しかしながら、セルベースなどの設計手法を用いて、半導体装置のパターンを予め生成しておき、このパターンに従って半導体装置を製造するに際し、バイパスコンデンサを配置するための手法は未だ確立されていないのが現実である。そこで、半導体装置のノイズだけでなく半導体装置の集積度，その他の特性を総合的に考慮した半導体装置のパターンを自動的に生成する手法が要望される。
【０００５】
本発明の目的は、半導体装置の微細化や動作周波数の高速化に適応しうる半導体装置のパターンを自動的に生成する手段を講ずることにより、微細化され，かつ低ノイズという優れた特性を有する半導体装置の製造に供するためのパターンの生成方法を提供することにある。
【０００６】
【課題を解決するための手段】
本発明のパターン生成方法は自動的に半導体装置のパターンを生成する方法であって、半導体基板にＭＩＳ構造を有するセルと電源配線及びグランド配線のパターンとを含むレイアウトを生成するステップ（ａ）と、半導体基板にＭＩＳ構造を有するセルと電源配線及びグランド配線のパターンとを含むレイアウトを生成するステップ（ａ）と、半導体基板，容量絶縁膜及び電極により構成されるＭＩＳ構造のバイパスコンデンサのパターンを上記電源配線のパターンに重なり合うように自動的に生成するステップ（ｂ）とを備えている。
【０００７】
この方法により、バイパスコンデンサのパターンを生成する前に電源配線のパターンがすでに生成されているので、その電源配線のパターンに含まれるバイパスコンデンサのパターンを自動的に生成することが可能になる。すなわち、高集積化され，かつ電源ノイズの小さい半導体装置を、自動的に生成されたパターンに基づいて製造することが可能になる。
【０００８】
上記パターン生成方法において、上記バイパスコンデンサのパターン中には、上記電極の両側に設けられる第１の拡散層のパターンが含まれており、上記グランド配線が半導体基板の第２の拡散層に基板コンタクトにより接続されている場合には、上記バイパスコンデンサの第１の拡散層と上記第２の拡散層との間を接続するための第３の拡散層を形成するステップ（ｃ）をさらに備えることが好ましい。
【０００９】
この方法により、バイパスコンデンサのパターン中に第１の拡散層のパターンが含まれているので、パスコンをセル内のＭＩＳ構造のトランジスタと同じものとして認識させることが可能となり、自動的にパターンを生成するための処理が容易になる。また、グランド配線が半導体基板の第２の拡散層に基板コンタクトにより接続されていることにより、ラッチアップ耐性の大きいセルを備えた構造のパターンとなる。そして、第３の拡散層を生成することにより、電源配線とグランド配線との間にパスコンを低抵抗の拡散層と共に介在させることができる。すなわち、上述の効果に加えて、高周波動作による不要輻射ノイズを低減する機能の高い半導体装置の形成に供しうるパターンを生成することができる。
【００１０】
上記パターン生成方法において、上記ステップ（ｂ）に、複数のバイパスコンデンサを配列してなるバイパスコンデンサアレイのパターンを準備するサブステップ（ｘ）と、上記レイアウトから上記電源配線のパターンのみを抜き出すサブステップ（ｙ）と、上記バイパスコンデンサアレイのパターンと上記配線のパターンとを重ね合わせて、上記バイパスコンデンサアレイ中の複数のバイパスコンデンサのうち上記電源配線のパターンと重なる部分を有するものだけをバイパスコンデンサのパターンとして生成するサブステップ（ｚ）とを含ませることにより、パターンを自動的に生成するための処理が簡素化される。
【００１１】
その場合、上記サブステップ（ｘ）では、上記バイパスコンデンサの電極が一定方向に延びる矩形状であるバイパスコンデンサアレイのパターンを、電極の延びる方向が相直交するように２種類準備しておき、上記サブステップ（ｚ）では、上記バイパスコンデンサの電極と上記電源配線とが互いに平行であるようにバイパスコンデンサのパターンを生成することができる。
【００１２】
また、上記サブステップ（ｘ）では、上記バイパスコンデンサの電極が一定方向に延びる矩形状であるバイパスコンデンサアレイのパターンを、電極の延びる方向が相直交するように２種類準備しておき、上記サブステップ（ｚ）では、接続拡散層の面積が最大となる方向に回転させてバイパスコンデンサのパターンを生成することもできる。
【００１３】
さらに、上記サブステップ（ｘ）では、上記バイパスコンデンサの電極が一定方向に延びる矩形状であるバイパスコンデンサアレイのパターンを１種類だけ準備しておき、上記サブステップ（ｚ）では、上記バイパスコンデンサの電極と上記電源配線とが互いに平行である領域と互いに直交する領域とを有するようにバイパスコンデンサのパターンを生成することもできる。
【００１４】
上記パターン生成方法において、上記サブステップ（ｘ）では、上記電極がリング状であり、上記第１の拡散層が電極で囲まれる領域と電極の外側とに存在するバイパスコンデンサアレイのパターンを準備することにより、電源配線の延びる方向にかかわりなく、同じ形状のパスコンを配置することが可能になる。
【００１５】
【発明実施の形態】
以下、本発明の各実施形態について、図面を参照しながら説明する。
【００１６】
（第１の実施形態）
図１は、第１の実施形態における半導体装置の設計工程の一部をパスコンパターン生成手順の詳細と共に示すフローチャートである。以下、図１のフローチャートに沿って、半導体装置の製造工程を概略的に説明する。
【００１７】
まず、ステップＳＴ１で、グランド配線下に基板コンタクトを有する半導体装置のレイアウトを生成する。この状態では、図２に示す半導体装置のパターンが生成されている。
【００１８】
次に、サブステップＳＴ２１〜ＳＴ２８からなるステップＳＴ２で、バイパスコンデンサ（以下、「パスコン」と略記する）のパターンを生成する。このとき、デザインルールをステップＳＴ３で取り込み、デザインルールから算出されたテクノロジをステップＳＴ４で取り込んで、最終的にステップＳＴ５で、電源配線下にパスコンがありグランド配線下に基板コンタクトがありかつそれらが拡散層でつながった構造となっている半導体装置のパターンを生成する。ここで、ステップＳＴ４で入力されるテクノロジとは、セル，パスコン，配線等の部材の大きさをプロセスのデザインルールによって定義したものをいう。
【００１９】
次に、ステップＳＴ２中の各サブステップについて説明する。
【００２０】
サブステップＳＴ２１で、ステップＳＴ３で入力されるデザインルールを取り込み、このデザインルールに基づいてパスコンの寸法を決定するとともに、ステップＳＴ１の結果からチップサイズを計測し、その中に配置可能なパスコンの配列数をデザインルールに従って算出するとともに、その配列のバイパスコンデンサアレイ（以下、「パスコンアレイ」と略記する）を図３（ａ），（ｂ）に示すように生成し、サブステップＳＴ２２で、パスコンアレイを敷き詰めたグランド配線下に基板コンタクトがある半導体装置を生成する。
【００２１】
次に、サブステップＳＴ２３でデザインルールにより算出したテクノロジを入力して、図４（ａ），（ｂ）に示すように電源配線の抽出とリサイズとを行なう。次に、サブステップＳＴ２４で、パスコン配置のための論理演算を行ない、サブステップＳＴ２５でパスコンのリサイズを行なう。
【００２２】
次に、サブステップＳＴ２６で、電源配線下にパスコンがありグランド配線下に基板コンタクトがある半導体装置を生成する。
【００２３】
さらに、サブステップＳＴ２７で接続用拡散層生成のための論理演算を行なった後、サブステップＳＴ２８で接続用拡散層のリサイズを行なう。
【００２４】
次に、上記各ステップ及びサブステップにおける処理の詳細を、この処理によって生成されるパターンを参照しながら説明する。
【００２５】
図２は、ステップＳＴ１で入力される半導体装置のレイアウトを示す平面図である。ここでは、すでに半導体装置のレイアウト工程によるセルの配置や配線の生成が終了しており、基板７上にグランド配線１ａ，１ｂと、電源配線５ａ，５ｂと、セル６とのパターンが生成されている。そして、基板７上に生成されている半導体装置の各部のパターンは以下のようになっている。
【００２６】
グランド配線には、図２における横方向に延びる横方向グランド配線１ａと縦方向に延びる縦方向グランド配線１ｂとがある。各グランド配線１ａ，１ｂの下方には、基板７の接地電位を確保するための領域としての基板コンタクト用拡散層２ａ，２ｂと、グランド配線１ａ，１ｂ−基板コンタクト用拡散層２ａ，２ｂ間互いに接続するための基板コンタクト用スルーホール３とが生成されている。また、横方向グランド配線１ａと縦方向グランド配線１ｂとの交差部には、両者を互いに電気的に接続するためのグランド配線乗り換えスルーホール４が生成されている。なお、基板コンタクト用拡散層２ａ，２ｂや基板コンタクト用スルーホール３の生成方法については、特願平９−１８１３７３号公報に開示されている方法を使用することができる。
【００２７】
電源配線には、図２における横方向に延びる横方向電源配線５ａと縦方向に延びる縦方向電源配線５ｂとがある。また、横方向電源配線５ａと縦方向電源配線５ｂとの交差部には、両者を互いに電気的に接続するための電源配線乗り換えスルーホール５ｃとが生成されている。
【００２８】
図３（ａ），（ｂ）は、ステップＳＴ２中のサブステップＳＴ２１で生成されるパスコンアレイの平面図である。本実施形態においては、図３（ａ）に示すような，横方向に延びる電源配線５ａと同じ方向に延びるポリシリコン電極を有する多数のパスコンをアレイ状に配置したパスコンアレイ１４と、図３（ｂ）に示すような，縦方向に延びる電源配線５ｂと同じ方向に延びるポリシリコン電極を有する多数のパスコンをアレイ状に配置したパスコンアレイ１５とを準備する。パスコンアレイ１４，１５内の１つ１つのパスコンは、ポリシリコン電極８と、第１の拡散層であるパスコン拡散層９と、パスコンスルーホール１０と、パスコン枠１３ａ，１３ｂとを備えていて、後に説明するサブステップＳＴ２４におけるパスコン配置の論理演算と、サブステップＳＴ２８における拡散層接続のためのリサイズ処理とが容易に行なえるようになっている。
【００２９】
なお、パスコン拡散層９は必ずしも必要ではないが、パスコン拡散層９を有することにより、ＭＯＳトランジスタと同じ構造となるので、パスコンをＭＯＳトランジスタと同じものとして認識させることが可能となり、パスコンに対してもＭＯＳトランジスタに対する処理と共通の処理を行なうことが容易となる利点がある。また、後述するように、低抵抗化による不要輻射の低減効果なども得られる。本実施形態では、パスコンのポリシリコン電極８，パスコン拡散層９パスコンスルーホール１０の寸法をセル６内のＭＯＳトランジスタのゲート電極，ソース・ドレイン拡散層，ゲートコンタクト（いずれも図示せず）と共通の寸法にしている。
【００３０】
図４（ａ），（ｂ）は、ステップＳＴ２中のサブステップＳＴ２３において仮想パターン形成領域で抽出される仮想電源配線パターンを示す平面図である。まず、半導体装置の電源配線から電源配線乗り換えスルーホール１ｃを取り除き、電源配線から障害物を除いたパターンを生成する（図示せず）。さらに電源配線から障害物を除いたパターンをレイアウト検証ツール等の辺リサイズ機能を用いて、縦方向の辺のみをデザインルールより算出したテクノロジで規定される電源配線の最小幅分だけマイナス方向に移動する。これにより、縦方向の電源配線のパターンが消去され、残った電源配線のパターンに対し、縦方向の辺のみを電源配線の最小幅分だけプラス方向に移動させることで、図４（ａ）に示す横方向の仮想電源配線パターン１２ａを抽出する。同様に、電源配線から障害物を除いたパターンに対して横方向の辺を、電源配線の最小幅分だけマイナス方向、プラス方向に移動すれば、図４（ｂ）に示す縦方向の仮想電源配線パターン１２ｂを抽出することができる。
【００３１】
図５（ａ），（ｂ）は、ステップＳＴ２中のサブステップＳＴ２４において仮想パターン形成領域で抽出される仮想電源配線パターン１２ａ，１２ｂとパスコンアレイ１４，１５との重なりを示す平面図である。まず、図４（ａ）に示す横方向の仮想電源配線パターン１２ａと、図３（ａ）に示す横方向に整列したパスコンアレイ１４中のパスコン枠１３ａとの積の論理演算を行ない、図５（ａ）に示すように、横方向の仮想電源配線パターン１２ａにオーバーラップするパスコンを抽出する。また、図４（ｂ）に示す縦方向の仮想電源配線パターン１２ｂと、図３（ｂ）に示す縦方向に整列したパスコンアレイ１５中のパスコン枠１３ｂとの積の論理演算を行ない、図５（ｂ）に示すように、縦方向の仮想電源配線パターン１２ｂにオーバーラップするパスコンを抽出する。
【００３２】
図６（ａ），（ｂ）は、ステップＳＴ２中のサブステップＳＴ２５において生成されるパターンであって、仮想パターン形成領域において各仮想電源配線パターン１２ａ，１２ｂに完全に包含されるパスコン枠１３ａ，１３ｂのみが残された状態を示す平面図である。サブステップＳＴ２５においては、パスコン枠１３ａ，１３ｂの各最小幅の半分の値をテクノロジに定義しておき、パスコン枠１３ａ，１３ｂの縮小と拡大つまりリサイズを行なうことで、微小パターンとなったパスコンパターンを消去し、各仮想電源配線パターン１２ａ，１２ｂに完全に包含されるパスコン枠１３ａ，１３ｂのみを残す。
【００３３】
なお、本実施形態では、ステップＳＴ２中のサブステップＳＴ２５で、各仮想電源配線パターン１２ａ，１２ｂに完全に包含されるパスコン枠１３ａ，１３ｂのみを残しているが、本発明はかかる実施形態に限定されるものではない。例えば、各仮想電源配線パターン１２ａ，１２ｂにポリシリコン電極８が完全に包含されるようなパスコンのみを図６（ａ），（ｂ）に示す状態で残すようにしてもよい。あるいは、パスコン枠１３のうちのある一定割合が含まれているパスコンのみを残すような方法も採用できる。
【００３４】
次に、図７（ａ）は、ステップＳＴ２中のサブステップＳＴ２６で生成される半導体装置のパターンを示す平面図である。図７（ｂ）は、図７（ａ）のＶＩＩｂ−ＶＩＩｂ線における部分断面図である。
【００３５】
すなわち、図６（ａ），（ｂ）に示す各仮想電源配線パターン１２ａ，１２ｂに完全に包含されるパスコン枠１３ａ，１３ｂのみを、パスコンアレイを敷き詰めた半導体装置中の各電源配線５ａ，５ｂの下方に残すように処理することで、図７（ａ）に示す半導体装置のパターンが得られる。
【００３６】
図７（ｂ）に部分断面構造を示すように、基板７のＰＷＥＬＬにはＰ＋ 型の基板コンタクト用拡散層２ａ，２ｂが生成されており、この基板コンタクト用拡散層２ａ，２ｂと各グランド配線１ａ，１ｂとを接続する基板コンタクト用スルーホール３が生成されている。そして、電源配線５ａ，５ｂの下方に、パスコンのポリシリコン電極８と、ポリシリコン電極８−電源配線５ｂ間を互いに接続するためのパスコンスルーホール１０とが生成されており、ＰＷＥＬＬにはＰ＋ 型のパスコン拡散層９が生成されている。
【００３７】
なお、この段階ではパスコンの容量絶縁膜のパターンは生成されていないが、ＭＯＳトランジスタのゲート酸化膜と共通のパターンとして後に生成することができる。
【００３８】
次に、図８（ａ）は、サブステップＳＴ２７，２８によって生成される半導体装置のパターンを示す平面図、図８（ｂ）は図８（ａ）のＩＩＸｂ−ＩＩＸｂ線における断面構造を示す部分断面図である。サブステップＳＴ２７においては、図７（ａ），（ｂ）に示す半導体装置のパターンにおいて、電源配線５ａ，５ｂ下のパスコンのパスコン拡散層９と、グランド配線１ａ，１ｂ下の基板コンタクト用拡散層２ａ，２ｂとが共に隣接する領域（接続用拡散層１１ａ，１１ｂ）を、デザインルールより算出したテクノロジに定義した数値に基づき、レイアウト検証ツール等を用いて抽出する。つまり、基板コンタクト用拡散層２ａ，２ｂとパスコン拡散層９との距離がわからないので、両者間の距離をレイアウト検証ツールによって抽出する。そのとき、まずテクノロジから推定される値よりも当該領域の長さを大きめに設定すると、レイアウト検証ツール等のセパレーションチェック機能により、当該領域の長さが短すぎるというエラーが出力される。そこで、このエラーデータとして生成される領域を接続用拡散層１１ａ，１１ｂとして生成する。
【００３９】
さらに、サブステップＳＴ２８において、デザインルールにより算出したテクノロジに定義される拡散層の最小幅の半分の値で縮小と拡大とを行なって微小パターンを除去することにより、図８（ａ），（ｂ）に示す半導体装置のパターンを生成することができる。
【００４０】
本実施形態によれば、電源配線５ａ，５ｂのパターンの下に包含されるパスコンのパターンを自動的に生成することで、半導体チップ全体の面積を増加させることなく、電源ノイズを低減させるための容量となるパスコンを有する半導体装置のパターンを生成することができる。すなわち、半導体装置の面積を増大させる電源とグランド間にパスコンを挿入することが可能となり、電源ノイズを吸収する機能の大きい安定に動作する回路を実現することができる。
【００４１】
その場合、半導体装置のレイアウトつまり配置配線処理が終了してから、ステップＳＴ１でこの半導体装置のパターンを入力し、このパターンに基づいてパスコンパターンを生成しているので、一連の処理を手動ではなく自動的に行なうことが可能になる。すなわち、配線パターンが生成されていることにより、本実施形態におけるサブステップＳＴ２１〜ＳＴ２６の処理を自動的に行なうことができるのである。この処理は、グランド配線１ａ，１ｂ下に基板コンタクト用スルーホール３や、基板コンタクト用拡散層２ａ，２ｂがない場合であっても適用することができる。
【００４２】
さらに、電源配線５ａ，５ｂ下のパスコン拡散層９とグランド配線１ａ，１ｂ下に構成される基板コンタクト用拡散層２ａ，２ｂとをそれぞれ接続する接続用拡散層１１ａ，１１ｂを生成することにより、高抵抗な基板７よりも低い抵抗でパスコン拡散層９と基板コンタクト用拡散層２ａ，２ｂとを接続することができる。したがって、電源とグランド間のインピーダンスを低くすることで、高周波動作による不要輻射ノイズをより効果的に低減することができる。
【００４３】
また、横方向の電源配線５ａの下方には横方向に整列したパスコンアレイ１４中のパスコンを配置し、縦方向の電源配線５ｂの下方には縦方向に整列したパスコンアレイ１５中のパスコンを配置することにより、サブステップ２７，２８における接続用拡散層１１ａ，１１ｂの生成が容易となる利点がある。
【００４４】
ただし、電源配線５ａ，５ｂの延びる方向と、その電源配線５ａ，５ｂの下に生成されるパスコンのポリシリコン電極８の延びる方向とを必ず一致させる必要はない。特に、サブステップＳＴ２４において、サブステップＳＴ２７，２８で生成される接続用拡散層２ａ，２ｂの幅が最大になる方向にパスコンを回転させて配置することにより、より低い抵抗でパスコンをグランド配線１ａ，１ｂに接続することができる。
【００４５】
（第２の実施形態）
図９（ａ）は、本発明の第２の実施形態におけるパターンの生成方法によって生成された半導体装置のパターンを示す平面図である。図９（ｂ）は、図９（ａ）のＩＸｂ−ＩＸｂ線における部分断面図である。
【００４６】
図９（ａ），（ｂ）に示すように、本実施形態における半導体装置のセルや配線の構造は、上記第１の実施形態における図８（ａ），（ｂ）に示す半導体装置の構造と同じであるが、下記点が異なる。
【００４７】
本実施形態の半導体装置においては、図９（ａ），（ｂ）に示すように、パスコンのポリシリコン電極８はいずれも同図の縦方向に延びている。そして、縦方向のグランド配線１ｂ下の基板コンタクト用拡散層２ｂと縦方向の電源配線５ｂ下のパスコン拡散層９とを接続する接続用拡散層１１ｂは、第１の実施形態と同様のパターンを有している。一方、横方向のグランド配線１ａ下の基板コンタクト用拡散層２ａと横方向の電源配線５ａ下のパスコン拡散層９とを接続する接続用拡散層１１ａは、１つのパスコンのポリシリコン電極８の両側のパスコン拡散層９につながっている。
【００４８】
本実施形態においても、パターン形成のための基本的な手順は、図１のフローチャートに示す通りであって、具体的には以下の手順による。
【００４９】
本実施形態においては、サブステップＳＴ２１において図３（ｂ）に示すパスコンアレイ１５のみを使用し、サブステップＳＴ２３においては、図４（ａ），（ｂ）に示す横方向の仮想電源配線パターン１２ａと縦方向の仮想電源配線パターン１２ｂとを一度に仮想パターン形成領域に生成する。そして、図５（ａ），（ｂ）に示す論理演算の代わりに、各仮想電源配線パターン１２ａ，１２ｂとパスコンアレイ１５との論理演算を行なうことにより、図６（ａ），（ｂ）に示すパターンの代わりに、各仮想電源配線パターン１２ａ，１２ｂに包含されるパスコン枠１３ｂを生成する。これにより、サブステップＳＴ２６において、電源配線５ａ，５ｂの延びる方向に拘わらずポリシリコン電極８の延びる方向が一律であるパスコンが各電源配線５ａ，５ｂの下方に配置された半導体装置のパターンを生成する。そして、サブステップＳＴ２７，２８の処理においては、縦方向のグランド配線１ｂ下の基板コンタクト用拡散層２ｂと縦方向の電源配線５ｂ下のパスコン拡散層９とを接続する接続用拡散層１１ｂは、第１の実施形態と同様にして生成することができる。一方、横方向のグランド配線１ａ下の基板コンタクト用拡散層２ａと横方向の電源配線５ａ下のパスコン拡散層９とを接続する接続用拡散層１１ａは、１つのパスコンのポリシリコン電極８の両側のパスコン拡散層９につながるように生成する。
【００５０】
このように、共通の方向に延びるポリシリコン電極８を有するパスコンを各電源配線５ａ，５ｂの下方に配置する処理を行なうことにより、サブステップＳＴ２３における各仮想電源配線１２ａ，１２ｂを生成する際に、横方向の電源配線５ａか縦方向の電源配線５ｂかを識別して個別に抽出する必要がないので、サブステップＳＴ２３の処理を簡素化することができる。
【００５１】
（第３の実施形態）
図１０（ａ）は、本発明の第３の実施形態におけるパターンの生成方法によって生成された半導体装置のパターンを示す平面図である。図１０（ｂ）は、図１０（ａ）のＸｂ−Ｘｂ線における部分断面図である。
【００５２】
本実施形態においては、半導体領域である基板７と逆導電型のＭＯＳトランジスタをパスコンとして形成する場合について説明する。図１０（ａ），（ｂ）に示すように、本実施形態における半導体装置のセルや配線の構造は、上記第１の実施形態における図８（ａ），（ｂ）に示す半導体装置の構造と同じであるが、下記点が異なる。
【００５３】
本実施形態の半導体装置においては、ＰＷＥＬＬの上に、Ｐ＋ 型の基板コンタクト用拡散層２ａ，２ｂと、Ｎ＋ 型のパスコン拡散層９とが設けられている。このような場合には、パスコン形成拡散層９と基板コンタクト用拡散層２ａ，２ｂと導電型が逆であるので、ＰＮ接合部が存在することにより、そのままでは両者間の電気的接続が不良となるおそれがある。そこで、本実施形態においては、以下に説明するように、パスコン形成拡散層９と基板コンタクト用拡散層２ａ，２ｂとの間の電気的接続をサリサイドプロセスによって実現している。
【００５４】
本実施形態におけるパターン形成の手順は、接続用拡散層を生成するサブステップＳＴ２７，２８においてサリサイドプロセスを採用する点を除くと、第１の実施形態における図１のフローチャートと基本的には同じである。
【００５５】
本実施形態においては、サブステップＳＴ２１において図３（ａ），（ｂ）に示す２種類のパスコンアレイ１４，１５を用い、サブステップＳＴ２３において図４（ａ），（ｂ）に示す横方向の仮想電源配線パターン１２ａと縦方向の仮想電源配線パターン１２ｂとを個別に仮想パターン形成領域に抽出する点は、第１の実施形態と同じである。しかし、サブステップＳＴ２４における論理演算においては、図５（ａ），（ｂ）に示す論理演算の代わりに、横方向の仮想電源配線パターン１２ａと縦方向のパスコンアレイ１５との論理演算を行い、縦方向の仮想電源配線パターン１２ｂと横方向のパスコンアレイ１４との論理演算を行なう。これにより、図６（ａ），（ｂ）に示すパターンの代わりに、横方向の仮想電源配線パターン１２ａに包含されるパスコン枠１３ｂと、縦方向の仮想電源配線パターン１２ｂに包含されるパスコン枠１３ａとを生成する。そして、サブステップＳＴ２６においては、横方向の電源配線５ａの下方には縦方向に延びるポリシリコン電極８を有するパスコンが配置され、縦方向の電源配線５ｂの下方には横方向に延びるポリシリコン電極８を有するパスコンが配置された半導体装置のパターンを生成する。
【００５６】
さらに、サブステップＳＴ２７，２８の処理においては、横方向の電源配線５ａ下のパスコン拡散層９と基板コンタクト用拡散層２ａとを接続する接続用拡散層１１ａと、縦方向の電源配線５ｂ下のパスコン拡散層９と基板コンタクト用拡散層２ｂとを接続する接続用拡散層１１ｂとは、いずれも、１つのパスコンのポリシリコン電極８の両側のパスコン拡散層９につながった形状となるように生成される。また、図１０（ｂ）に示すように、基板コンタクト用拡散層２ａ，２ｂ、パスコン拡散層９及び接続用拡散層１１ａ，１１ｂの表面領域には拡散層上シリサイド膜１１ｘが設けられ、パスコンポリシリコン電極８の表面領域には電極上シリサイド膜５ｘが設けられた半導体装置のパターンを生成する。
【００５７】
ただし、サブステップＳＴ２７においては、横方向の電源配線５ａ下に配置したパスコン拡散層９と横方向のグランド配線１ａ下の基板コンタクト用拡散層２ａとを和の論理演算でグループ化し、レイアウト検証ツール等のセパレーションチェック機能を利用してグループ化したパターンの縦方向セパレーションを埋めるパターンを生成する。さらに、縦方向の電源配線５ｂ下に配置したパスコン拡散層９と縦方向のグランド配線１ｂ下の基板コンタクト用拡散層２ｂについても同様にグループ化し、横方向のセパレーションを埋めるパターンを生成する。その後、サブステップＳＴ２８のリサイズ処理において、サブステップＳＴ２７で生成されたパターンに対して、デザインルールより算出したテクノロジに定義した拡散層の最小幅の半分の値で縮小と拡大を行ない微小パターンを除去し、接続用拡散層１１ａ，１１ｂを生成する。
【００５８】
最後に、パスコン枠１３を基板７のＰＷＥＬＬと逆導電型の不純物が導入されるイオン注入領域として出力する。
【００５９】
この方法によれば、パスコンのパスコン拡散層９のいずれかが電気的に浮くことがない状態で、全てのパスコン拡散層９を基板コンタクト用拡散層２ａ，２ｂに電気的に接続させることができる。すなわち、基板７（ウエル領域）と同じ導電型のＭＯＳトランジスタを形成することができない半導体製造プロセスの場合においても、電源配線５ａ，５ｂの下方にパスコンを自動的に配置することができる。
【００６０】
（第４の実施形態）
図１１は、本発明の第４の実施形態において用いられるパスコンのパターンを示す平面図である。また、図１２（ａ）は、本発明の第４の実施形態におけるパターンの生成方法によって生成された半導体装置のパターンを示す平面図である。図１２（ｂ）は、図１２（ａ）のＸＩＩｂ−ＸＩＩｂ線における部分断面図である。
【００６１】
図１１に示すように、本実施形態におけるパスコンは、矩形状のポリシリコン電極８と、ポリシリコン電極８の外方に設けられるパスコン拡散層９と、ポリシリコン電極８の上に設けられるパスコンスルーホール１０とを備えている。
【００６２】
また、図１２（ａ），（ｂ）に示すように、本実施形態における半導体装置のセルは配線の構造は、上記第１の実施形態における図８（ａ），（ｂ）に示す半導体装置の構造と同じであるが、下記点が異なる。
【００６３】
本実施形態の半導体装置においては、各グランド配線１ａ，１ｂ下の基板コンタクト用拡散層２ａ，２ｂと、各電源配線５ａ，５ｂ下のパスコン拡散層９とを接続する接続用拡散層１１ａ，１１ｂは、いずれも、グランド配線１ａ，１ｂに対向する辺に並ぶ全てのパスコン拡散層９と基板コンタクト用拡散層２ａ，２ｂとを接続するように、一体的に設けられている。
【００６４】
なお、図示しないが、セル中のＭＯＳトランジスタのパターンも、パスコンと同様に、リング状のポリシリコン電極のパターンと、このポリシリコン電極で囲まれる領域及びポリシリコン電極の外方の領域に設けられたソース・ドレイン拡散層のパターンとを有している。
【００６５】
本実施形態におけるパターン形成の手順は、第１の実施形態における図１のフローチャートと基本的には同じである。
【００６６】
本実施形態においては、サブステップＳＴ２１において図１１に示すリング状ポリシリコン電極８を有する１種類のパスコンアレイ１６を用い、サブステップＳＴ２３において、図４（ａ），（ｂ）に示すパターンに代えて、横方向の仮想電源配線パターン１２ａと縦方向の仮想電源配線パターン１２ｂとを同時に仮想パターン形成領域に抽出する。そして、サブステップＳＴ２４における論理演算においては、図５（ａ），（ｂ）に示す論理演算の代わりに、横方向及び縦方向の仮想電源配線パターン１２ａ，１２ｂとパスコンアレイ１６との論理演算を行なう。これにより、図６（ａ），（ｂ）に示すパターンの代わりに、各仮想電源配線パターン１２ａ，１２ｂに包含されるパスコン枠１３ｃを生成する。そして、サブステップＳＴ２６においては、各電源配線５ａ，５ｂの下方に、リング状のポリシリコン電極８を有するパスコンが配置された半導体装置のパターンを生成する。
【００６７】
さらに、サブステップＳＴ２７，２８の処理においては、ポリシリコン電極８の外方のパスコン拡散層９と基板コンタクト用拡散層２ａとを接続する接続用拡散層１１ａと、パスコン拡散層９と基板コンタクト用拡散層２ｂとを接続する接続用拡散層１１ｂとが、いずれも、一体化された広幅の形状となるように行なう。
【００６８】
ただし、サブステップＳＴ２７においては、横方向の電源配線５ａ下に配置したパスコン拡散層９と横方向のグランド配線１ａ下の基板コンタクト用拡散層２ａとを和の論理演算でグループ化し、レイアウト検証ツール等のセパレーションチェック機能を利用してグループ化したパターンの縦方向セパレーションを埋めるパターンを生成する。さらに、縦方向の電源配線５ｂ下に配置したパスコン拡散層９と縦方向のグランド配線１ｂ下の基板コンタクト用拡散層２ｂについても同様にグループ化し、横方向のセパレーションを埋めるパターンを生成する。
【００６９】
本実施形態に係るリング状ポリシリコン電極８を備えたパスコンを配置した半導体装置によれば、縦方向、横方向の電源配線５ａ，５ｂを個別に仮想パターン形成領域に生成する必要がないので、電源配線のリサイズを必要とせず、処理の簡素化が図れる。また、パスコンを電源配線５ａ，５ｂ下の領域にすき間なく配置することが可能であり、より多くの容量を設けることができる。加えて、パスコン拡散層９と基板コンタクト用拡散層２ａ，２ｂとを接続する接続用拡散層１１ａ，１１ｂの幅をより拡大することができ、より低抵抗のパスコンを接続することができる。
【００７０】
なお、本実施形態においては、四角形のポリシリコン電極を設けているが、本発明のパスコンの電極の形状はかかる実施形態に限定されるものではない。例えば、６角形や三角形あるいは円形であってもよいものとする。
【００７１】
【発明の効果】
本発明のパターン生成方法によれば、電源配線等のレイアウトを生成するステップが終了してから、バイパスコンデンサのパターンを電源配線のパターンに重なり合うように自動的に生成するステップを行なうことにより、電源配線のパターンに含まれるバイパスコンデンサのパターンを自動的に生成することが容易になり、高集積化され，かつ電源ノイズの小さい半導体装置を製造するためのパターンを自動的に生成することができる。
【図面の簡単な説明】
【図１】本発明の各実施形態における半導体装置の設計工程の一部をパスコンパターン生成手順の詳細と共に示すフローチャートである。
【図２】半導体装置の配線パターン等の生成処理が終了した後であって、パスコンパターンの生成前における半導体装置のパターンを示す図である。
【図３】第１の実施形態において生成されるパスコンアレイの平面図である。
【図４】第１の実施形態において仮想パターン形成領域で抽出される仮想電源配線パターンを示す平面図である。
【図５】第１の実施形態において仮想パターン形成領域で抽出される仮想電源配線パターンとパスコンパターンとの重なりを示す平面図である。
【図６】第１の実施形態において仮想パターン形成領域で各仮想電源配線パターンに完全に包含されるパスコン枠のみが残された状態を示す平面図である。
【図７】第１の実施形態において仮想パターン形成領域で接続拡散層の形成前に生成される半導体装置のパターンを示す平面図である。
【図８】第１の実施形態において生成される半導体装置のパターンを示す平面図、及びＩＩＸｂ−ＩＩＸｂ線における断面構造を示す部分断面図である。
【図９】本発明の第２の実施形態において生成される半導体装置のパターンを示す平面図、及びＩＸｂ−ＩＸｂ線における部分断面図である。
【図１０】本発明の第３の実施形態において生成される半導体装置のパターンを示す平面図、及びＸｂ−Ｘｂ線における部分断面図である。
【図１１】本発明の第４の実施形態において用いられるパスコンのパターンを示す平面図である。
【図１２】本発明の第４の実施形態において生成される半導体装置のパターンを示す平面図、及びＸＩＩｂ−ＸＩＩｂ線における部分断面図である。
【符号の説明】
１ グランド配線
２ 基板コンタクト用拡散層
３ 基板コンタクト用スルーホール
４ 配線乗り換えスルーホール
５ 電源配線
６ 基本セル
７ 基板
８ ポリシリコン電極
９ パスコン拡散層
１０ パスコンスルーホール
１１ 接続用拡散層
１２ 仮想電源配線パターン
１３ パスコン枠
１４ パスコンアレイ
１５ パスコンアレイ
Claims (7)
- 自動的に半導体装置のパターンを生成する方法であって、
半導体基板にＭＩＳ構造を有するセルと電源配線及びグランド配線のパターンとを含むレイアウトを生成するステップ（ａ）と、
半導体基板，容量絶縁膜及び電極により構成されるＭＩＳ構造のバイパスコンデンサのパターンを上記電源配線のパターンに重なり合うように自動的に生成するステップ（ｂ）と
を備えているパターン生成方法。 - 請求項１記載のパターン生成方法において、
上記バイパスコンデンサのパターン中には、上記電極の両側に設けられる第１の拡散層のパターンが含まれており、
上記グランド配線は半導体基板の第２の拡散層に基板コンタクトにより接続されており、
上記バイパスコンデンサの第１の拡散層と上記第２の拡散層との間を接続するための第３の拡散層を形成するステップ（ｃ）をさらに備えていることを特徴とするパターン生成方法。 - 請求項１又は２記載のパターン生成方法において、
上記ステップ（ｂ）は、
複数のバイパスコンデンサを配列してなるバイパスコンデンサアレイのパターンを準備するサブステップ（ｘ）と、
上記レイアウトから上記電源配線のパターンのみを抜き出すサブステップ（ｙ）と、
上記バイパスコンデンサアレイのパターンと上記配線のパターンとを重ね合わせて、上記バイパスコンデンサアレイ中の複数のバイパスコンデンサのうち上記電源配線のパターンと重なる部分を有するものだけをバイパスコンデンサのパターンとして生成するサブステップ（ｚ）と
を含むことを特徴とするパターン生成方法。 - 請求項３記載のパターン生成方法において、
上記サブステップ（ｘ）では、上記バイパスコンデンサの電極が一定方向に延びる矩形状であるバイパスコンデンサアレイのパターンを、電極の延びる方向が相直交するように２種類準備しておき、
上記サブステップ（ｚ）では、上記バイパスコンデンサの電極と上記電源配線とが互いに平行であるようにバイパスコンデンサのパターンを生成することを特徴とするパターン生成方法。 - 請求項３記載のパターン生成方法において、
上記サブステップ（ｘ）では、上記バイパスコンデンサの電極が一定方向に延びる矩形状であるバイパスコンデンサアレイのパターンを、電極の延びる方向が相直交するように２種類準備しておき、
上記サブステップ（ｚ）では、接続拡散層の面積が最大となる方向に回転させてバイパスコンデンサのパターンを生成することを特徴とするパターン生成方法。 - 請求項３記載のパターン生成方法において、
上記サブステップ（ｘ）では、上記バイパスコンデンサの電極が一定方向に延びる矩形状であるバイパスコンデンサアレイのパターンを１種類だけ準備しておき、
上記サブステップ（ｚ）では、上記バイパスコンデンサの電極と上記電源配線とが互いに平行である領域と互いに直交する領域とを有するようにバイパスコンデンサのパターンを生成することを特徴とするパターン生成方法。 - 請求項３記載のパターン生成方法において、
上記サブステップ（ｘ）では、上記電極がリング状であり、上記第１の拡散層が電極で囲まれる領域と電極の外側とに存在するバイパスコンデンサアレイのパターンを準備することを特徴とするパターン生成方法。
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