JP2001085614A - 半導体装置、その設計方法、及びその設計プログラムを格納したコンピュータ読み取り可能な記録媒体 - Google Patents
半導体装置、その設計方法、及びその設計プログラムを格納したコンピュータ読み取り可能な記録媒体Info
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Abstract
(57)【要約】
【課題】 金属配線とヴィアコンタクトの接触不良が少
なく、且つ、集積度の高い半導体装置及びその設計方法
を提供する。 【解決手段】 ヴィアコンタクト（１、２）と、終端に
おいてヴィアコンタクトに接続する主配線（３〜６）と
を有する半導体装置において、主配線の配線方向に対し
て平行な方向にのみ主配線の終端に続けてヴィアコンタ
クトから張り出して配置された、線幅が主配線と同じあ
るいは主配線より狭いカバレッジ配線（７〜１０）を有
している。線幅が主配線と同じあるいは狭いカバレッジ
配線を設けることで、主配線の終端において丸めの発生
を抑えることができる。また、ヴィアコンタクト周辺に
おいて主配線の線幅の広がりを抑えることができるた
め、ヴィアコンタクトに隣接する設計グリッドあるいは
グリッド点上に、他の主配線あるいは他のヴィアコンタ
クトをデザインルールに違反することなく、配置するこ
とができる。
なく、且つ、集積度の高い半導体装置及びその設計方法
を提供する。 【解決手段】 ヴィアコンタクト（１、２）と、終端に
おいてヴィアコンタクトに接続する主配線（３〜６）と
を有する半導体装置において、主配線の配線方向に対し
て平行な方向にのみ主配線の終端に続けてヴィアコンタ
クトから張り出して配置された、線幅が主配線と同じあ
るいは主配線より狭いカバレッジ配線（７〜１０）を有
している。線幅が主配線と同じあるいは狭いカバレッジ
配線を設けることで、主配線の終端において丸めの発生
を抑えることができる。また、ヴィアコンタクト周辺に
おいて主配線の線幅の広がりを抑えることができるた
め、ヴィアコンタクトに隣接する設計グリッドあるいは
グリッド点上に、他の主配線あるいは他のヴィアコンタ
クトをデザインルールに違反することなく、配置するこ
とができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置、その設
計方法、及びその設計プログラムを格納したコンピュー
タ読み取り可能な記録媒体に係わり、特に、多層配線構
造を有する半導体装置に関わる。さらに特に、配線層間
を接続するヴィアコンタクトにカバレッジ配線を含ませ
ることにより、金属配線の微細化及び集積度の向上を図
った半導体装置の設計方法に関する。
計方法、及びその設計プログラムを格納したコンピュー
タ読み取り可能な記録媒体に係わり、特に、多層配線構
造を有する半導体装置に関わる。さらに特に、配線層間
を接続するヴィアコンタクトにカバレッジ配線を含ませ
ることにより、金属配線の微細化及び集積度の向上を図
った半導体装置の設計方法に関する。
【０００２】
【従来の技術】近年、半導体集積回路において、微細加
工技術は急速に進歩しており、半導体集積回路のパター
ン寸法が縮小されている。しかし、このパターン寸法の
縮小により、パターン形状に現れる弊害要素が顕在化す
るようになってきている。
工技術は急速に進歩しており、半導体集積回路のパター
ン寸法が縮小されている。しかし、このパターン寸法の
縮小により、パターン形状に現れる弊害要素が顕在化す
るようになってきている。
【０００３】例えば、金属配線の微細化においては、マ
スクの精度を上げたとしても、リソグラフィ工程におい
て、光近接効果により金属配線の終端で丸めが生じる。
この丸めが生じた金属配線の終端において異なる配線層
とヴィアコンタクトを介して接続する場合、ヴィアコン
タクトとの接続面積が減ってしまうか、無くなってしま
うために、金属配線とヴィアコンタクトとの接触抵抗が
増大するか、信号線となる金属配線のオープン不良の可
能性が出てくる。
スクの精度を上げたとしても、リソグラフィ工程におい
て、光近接効果により金属配線の終端で丸めが生じる。
この丸めが生じた金属配線の終端において異なる配線層
とヴィアコンタクトを介して接続する場合、ヴィアコン
タクトとの接続面積が減ってしまうか、無くなってしま
うために、金属配線とヴィアコンタクトとの接触抵抗が
増大するか、信号線となる金属配線のオープン不良の可
能性が出てくる。
【０００４】図１１は、従来技術に係わる金属配線の設
計パターンを示す平面図である。上層の金属配線（５
３、５４）の終端でヴィアコンタクト（５１、５２）を
介して下層の金属配線（５５、５６）と接続されてい
る。図１２は、図１の設計図に従って製造された金属配
線を示す平面図である。図１３は、図１２の設計グリッ
ドＶ２に沿った断面図である。設計グリッドは、各層の
金属配線同士が隣り合うことのできる最小の間隔を示
す。図１２に示すように、金属配線（５３、５４）の製
造工程（リソグラフィ工程）において、金属配線（５
３、５４）の終端で丸めが生じてしまう。そして図１３
に示すように、矢印に示す方向に金属配線（５３、５
４）の終端が移動していき、ヴィアコンタクト（５１、
５２）との接続面積が減少していく。図１３中における
点線は設計図面上での配線の終端を示している。
計パターンを示す平面図である。上層の金属配線（５
３、５４）の終端でヴィアコンタクト（５１、５２）を
介して下層の金属配線（５５、５６）と接続されてい
る。図１２は、図１の設計図に従って製造された金属配
線を示す平面図である。図１３は、図１２の設計グリッ
ドＶ２に沿った断面図である。設計グリッドは、各層の
金属配線同士が隣り合うことのできる最小の間隔を示
す。図１２に示すように、金属配線（５３、５４）の製
造工程（リソグラフィ工程）において、金属配線（５
３、５４）の終端で丸めが生じてしまう。そして図１３
に示すように、矢印に示す方向に金属配線（５３、５
４）の終端が移動していき、ヴィアコンタクト（５１、
５２）との接続面積が減少していく。図１３中における
点線は設計図面上での配線の終端を示している。
【０００５】そこで一般に、金属配線とヴィアコンタク
トとの接続面積を増やすために、ＯＰＣ（Optical Prox
imity Correction）と呼ばれる、マスク描画データの作
成段階でデータ補正を金属配線の終端に入れる方法が用
いられる。その一つの方法としてヴィアコンタクトに対
して全方向に金属配線のカバレッジを増やす補助パター
ンを付与する方法がある。図１４は、ヴィアコンタクト
に対して金属配線のカバレッジを全方向に入れた補正パ
ターン（５８、５９）を付与した設計パターンを示す。
図３に示す設計パターンに従って金属配線を形成するこ
とで、金属配線の終端の丸めが解消され、ヴィアコンタ
クトとの接続面積を増やすことができる。
トとの接続面積を増やすために、ＯＰＣ（Optical Prox
imity Correction）と呼ばれる、マスク描画データの作
成段階でデータ補正を金属配線の終端に入れる方法が用
いられる。その一つの方法としてヴィアコンタクトに対
して全方向に金属配線のカバレッジを増やす補助パター
ンを付与する方法がある。図１４は、ヴィアコンタクト
に対して金属配線のカバレッジを全方向に入れた補正パ
ターン（５８、５９）を付与した設計パターンを示す。
図３に示す設計パターンに従って金属配線を形成するこ
とで、金属配線の終端の丸めが解消され、ヴィアコンタ
クトとの接続面積を増やすことができる。
【０００６】
【発明が解決しようとする課題】しかし、図１４に示す
補正パターン（５８、５９）を付与する方法では、ヴィ
アコンタクト（５１、５２）があるところの金属配線の
幅が、ヴィアコンタクト（５１、５２）がないところに
比して広くなる。したがって、図１４に示すように、ヴ
ィアコンタクト（５１、５２）を設計グリッドＨ２を空
けて配置する必要が生じる。また、ヴィアコンタクト
（５１、５２）に隣接する設計グリッド上に他の金属配
線及び他のヴィアコンタクトを配置することもできなく
なる。もしくは、設計グリッドの間隔を補正パターン
（５８、５９）の分だけ広げることで上記問題点は解決
する。しかし、いづれにしても補正パターン（５８、５
９）により金属配線の集積度は落ちてしまう。
補正パターン（５８、５９）を付与する方法では、ヴィ
アコンタクト（５１、５２）があるところの金属配線の
幅が、ヴィアコンタクト（５１、５２）がないところに
比して広くなる。したがって、図１４に示すように、ヴ
ィアコンタクト（５１、５２）を設計グリッドＨ２を空
けて配置する必要が生じる。また、ヴィアコンタクト
（５１、５２）に隣接する設計グリッド上に他の金属配
線及び他のヴィアコンタクトを配置することもできなく
なる。もしくは、設計グリッドの間隔を補正パターン
（５８、５９）の分だけ広げることで上記問題点は解決
する。しかし、いづれにしても補正パターン（５８、５
９）により金属配線の集積度は落ちてしまう。
【０００７】また、補正パターンを付与することで、設
計パターンのデータ量が増加するため、マスク描画デー
タの作製で時間がかかり、半導体集積回路の開発期間の
短縮に大きな障害となっている。
計パターンのデータ量が増加するため、マスク描画デー
タの作製で時間がかかり、半導体集積回路の開発期間の
短縮に大きな障害となっている。
【０００８】本発明は上記問題点を解決するために成さ
れたものであり、本発明の目的は、金属配線とヴィアコ
ンタクトの接触不良が少なく、且つ、集積度の高い半導
体装置及びその設計方法を提供することである。
れたものであり、本発明の目的は、金属配線とヴィアコ
ンタクトの接触不良が少なく、且つ、集積度の高い半導
体装置及びその設計方法を提供することである。
【０００９】本発明の他の目的は、開発期間を短くした
半導体装置及びその設計方法を提供することである。
半導体装置及びその設計方法を提供することである。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の特徴は、ヴィアコンタクトと、終端
においてヴィアコンタクトに接続する主配線とを有する
半導体装置において、主配線の配線方向に対して平行な
方向にのみ主配線の終端に続けてヴィアコンタクトから
張り出して配置された、線幅が主配線と同じあるいは主
配線より狭いカバレッジ配線をさらに有する半導体装置
であることである。
め、本発明の第１の特徴は、ヴィアコンタクトと、終端
においてヴィアコンタクトに接続する主配線とを有する
半導体装置において、主配線の配線方向に対して平行な
方向にのみ主配線の終端に続けてヴィアコンタクトから
張り出して配置された、線幅が主配線と同じあるいは主
配線より狭いカバレッジ配線をさらに有する半導体装置
であることである。
【００１１】ここで、「ヴィアコンタクト」は、半導体
装置の多層配線構造において、上下に隣接する金属配線
層間を電気的に接続するために層間膜中に形成された導
体プラグである。ヴィアコンタクトの平面形状は問わな
い。方形状、円形状あるいはその他の平面形状であって
も構わない。また、「主配線」は、半導体装置において
チップ上の機能ブロックあるいは素子間を電気的に接続
し、信号の伝達のために機能する金属配線である。さら
に、「カバレッジ配線」は、「主配線」の終端に続けて
配置されているので主配線に電気的に接続されている
が、信号伝達の機能は有していない金属配線である。カ
バレッジ配線は、構成材料、製造方法、及び製造工程が
主配線と同じであることが望ましい。カバレッジ配線
は、ヴィアコンタクトの周辺のうち、主配線の配線方向
に平行な方向にのみ配置されており、従来のようにヴィ
アコンタクト周辺全体にわたってカバレッジされた補正
パターンとは異なるものである。また、カバレッジ配線
の平面形状は問わない。方形状、円形状あるいはその他
の形状であっても構わない。
装置の多層配線構造において、上下に隣接する金属配線
層間を電気的に接続するために層間膜中に形成された導
体プラグである。ヴィアコンタクトの平面形状は問わな
い。方形状、円形状あるいはその他の平面形状であって
も構わない。また、「主配線」は、半導体装置において
チップ上の機能ブロックあるいは素子間を電気的に接続
し、信号の伝達のために機能する金属配線である。さら
に、「カバレッジ配線」は、「主配線」の終端に続けて
配置されているので主配線に電気的に接続されている
が、信号伝達の機能は有していない金属配線である。カ
バレッジ配線は、構成材料、製造方法、及び製造工程が
主配線と同じであることが望ましい。カバレッジ配線
は、ヴィアコンタクトの周辺のうち、主配線の配線方向
に平行な方向にのみ配置されており、従来のようにヴィ
アコンタクト周辺全体にわたってカバレッジされた補正
パターンとは異なるものである。また、カバレッジ配線
の平面形状は問わない。方形状、円形状あるいはその他
の形状であっても構わない。
【００１２】本発明の第１の特徴によれば、主配線の配
線方向に対して平行な方向にのみ配線の終端に続けて配
置された、線幅が主配線と同じあるいは狭いカバレッジ
配線を設けることで、金属配線の終端において丸めが発
生しても、その丸めはカバレッジ配線で発生し、主配線
の終端においては発生を抑えることができるため、ヴィ
アコンタクトと主配線との接触不良あるいはオープン不
良を防ぐことができる。また、ヴィアコンタクト周辺に
おいて主配線の線幅の広がりを抑えることができるた
め、ヴィアコンタクトに隣接する設計グリッドあるいは
グリッド点上に、他の主配線あるいは他のヴィアコンタ
クトをデザインルールに違反することなく、配置するこ
とができる。したがって、金属配線及びヴィアコンタク
トを高密度に配置することができ、集積度の高い金属配
線のレイアウトを行うことができる。
線方向に対して平行な方向にのみ配線の終端に続けて配
置された、線幅が主配線と同じあるいは狭いカバレッジ
配線を設けることで、金属配線の終端において丸めが発
生しても、その丸めはカバレッジ配線で発生し、主配線
の終端においては発生を抑えることができるため、ヴィ
アコンタクトと主配線との接触不良あるいはオープン不
良を防ぐことができる。また、ヴィアコンタクト周辺に
おいて主配線の線幅の広がりを抑えることができるた
め、ヴィアコンタクトに隣接する設計グリッドあるいは
グリッド点上に、他の主配線あるいは他のヴィアコンタ
クトをデザインルールに違反することなく、配置するこ
とができる。したがって、金属配線及びヴィアコンタク
トを高密度に配置することができ、集積度の高い金属配
線のレイアウトを行うことができる。
【００１３】本発明の第２の特徴は、ヴィアコンタクト
と、終端においてヴィアコンタクトに接続する主配線と
を有する半導体装置において、主配線の配線方向に対し
て垂直な方向にのみ主配線の終端に続けてヴィアコンタ
クトから張り出して配置された、線幅が主配線と同じあ
るいは主配線より狭いカバレッジ配線をさらに有する半
導体装置であることである。
と、終端においてヴィアコンタクトに接続する主配線と
を有する半導体装置において、主配線の配線方向に対し
て垂直な方向にのみ主配線の終端に続けてヴィアコンタ
クトから張り出して配置された、線幅が主配線と同じあ
るいは主配線より狭いカバレッジ配線をさらに有する半
導体装置であることである。
【００１４】本発明の第２の特徴によれば、主配線の配
線方向に対して垂直な方向にのみ配線の終端に続けて配
置された、線幅が主配線と同じあるいは狭いカバレッジ
配線を設けることで、金属配線の終端において丸めが発
生しても、その丸めはカバレッジ配線で発生し、主配線
の終端においては発生を抑えることができるため、ヴィ
アコンタクトと主配線との接触不良あるいはオープン不
良を防ぐことができる。
線方向に対して垂直な方向にのみ配線の終端に続けて配
置された、線幅が主配線と同じあるいは狭いカバレッジ
配線を設けることで、金属配線の終端において丸めが発
生しても、その丸めはカバレッジ配線で発生し、主配線
の終端においては発生を抑えることができるため、ヴィ
アコンタクトと主配線との接触不良あるいはオープン不
良を防ぐことができる。
【００１５】本発明の第３の特徴は、自動配置ツールを
用いて、機能ブロックあるいは素子をチップ上に配置す
るステップと、自動配線ツールを用いて、Ｎ＋１配線層
とＮ配線層の主配線と、Ｎ＋１配線層とＮ配線層間を電
気的に接続するＮ層ヴィアコンタクトを配置して、機能
ブロックあるいは素子間を接続する金属配線を形成する
ステップとを有するＸ層配線構造からなる半導体装置の
設計方法において、Ｎ層ヴィアコンタクトは、Ｎ層ヴィ
アコンタクトの上及びＮ＋１配線層の配線方向に対して
０度方向及び１８０度方向にのみＮ層ヴィアコンタクト
から張り出して配置された、線幅が主配線と同じあるい
は主配線よりも狭いＮ＋１層カバレッジ領域と、Ｎ層ヴ
ィアコンタクト下及びＮ配線層の配線方向に対して０度
方向及び１８０度方向にのみＮ層ヴィアコンタクトから
張り出して配置された、線幅が主配線と同じあるいは主
配線よりも狭いＮ層カバレッジ領域とを含む半導体装置
の設計方法であることである。
用いて、機能ブロックあるいは素子をチップ上に配置す
るステップと、自動配線ツールを用いて、Ｎ＋１配線層
とＮ配線層の主配線と、Ｎ＋１配線層とＮ配線層間を電
気的に接続するＮ層ヴィアコンタクトを配置して、機能
ブロックあるいは素子間を接続する金属配線を形成する
ステップとを有するＸ層配線構造からなる半導体装置の
設計方法において、Ｎ層ヴィアコンタクトは、Ｎ層ヴィ
アコンタクトの上及びＮ＋１配線層の配線方向に対して
０度方向及び１８０度方向にのみＮ層ヴィアコンタクト
から張り出して配置された、線幅が主配線と同じあるい
は主配線よりも狭いＮ＋１層カバレッジ領域と、Ｎ層ヴ
ィアコンタクト下及びＮ配線層の配線方向に対して０度
方向及び１８０度方向にのみＮ層ヴィアコンタクトから
張り出して配置された、線幅が主配線と同じあるいは主
配線よりも狭いＮ層カバレッジ領域とを含む半導体装置
の設計方法であることである。
【００１６】ここで、「Ｎ」は、Ｘ層多層配線構造を有
する半導体装置において、０≦Ｎ≦Ｘ−１の条件を満た
す任意の自然数である。ただし、Ｎ＝０の場合、Ｎ配線
層は基板を示し、Ｎ＋１配線層は第１の配線層を示す。
する半導体装置において、０≦Ｎ≦Ｘ−１の条件を満た
す任意の自然数である。ただし、Ｎ＝０の場合、Ｎ配線
層は基板を示し、Ｎ＋１配線層は第１の配線層を示す。
【００１７】本発明の第３の特徴によれば、主配線の配
線方向に対して０度及び１８０度方向にのみ配線の終端
に続けて配置された、線幅が主配線と同じあるいは狭い
カバレッジ領域をヴィアコンタクトに含ませることで、
自動配線ツールにより形成された金属配線において、主
配線が終端においてヴィアコンタクトと接続する場合
に、金属配線の終端において丸めが発生しても、その丸
めはカバレッジ配線で発生し、主配線の終端においては
発生を抑えることができる。したがって、ヴィアコンタ
クトと主配線との接触不良あるいはオープン不良を防ぐ
ことができる。また、ヴィアコンタクト周辺において主
配線の線幅の広がりを抑えることができるため、ヴィア
コンタクトに隣接する設計グリッドあるいはグリッド点
上に、他の主配線あるいは他のヴィアコンタクトをデザ
インルールに違反することなく、配置することができ
る。したがって、金属配線及びヴィアコンタクトを高密
度に配置することができ、集積度の高い金属配線のレイ
アウトを行うことができる。また、金属配線のレイアウ
ト作業において、自動配線ツールにかけるヴィアコンタ
クトの情報に、カバレッジ領域を予め含ませることによ
り、マスク描画データの作成時にカバレッジ領域を補正
パターンとして主配線に付与することがないので、設計
パターンのデータ量が増加することなく、マスク描画デ
ータの作製で時間を短縮し、半導体装置の開発期間を短
縮することができる。
線方向に対して０度及び１８０度方向にのみ配線の終端
に続けて配置された、線幅が主配線と同じあるいは狭い
カバレッジ領域をヴィアコンタクトに含ませることで、
自動配線ツールにより形成された金属配線において、主
配線が終端においてヴィアコンタクトと接続する場合
に、金属配線の終端において丸めが発生しても、その丸
めはカバレッジ配線で発生し、主配線の終端においては
発生を抑えることができる。したがって、ヴィアコンタ
クトと主配線との接触不良あるいはオープン不良を防ぐ
ことができる。また、ヴィアコンタクト周辺において主
配線の線幅の広がりを抑えることができるため、ヴィア
コンタクトに隣接する設計グリッドあるいはグリッド点
上に、他の主配線あるいは他のヴィアコンタクトをデザ
インルールに違反することなく、配置することができ
る。したがって、金属配線及びヴィアコンタクトを高密
度に配置することができ、集積度の高い金属配線のレイ
アウトを行うことができる。また、金属配線のレイアウ
ト作業において、自動配線ツールにかけるヴィアコンタ
クトの情報に、カバレッジ領域を予め含ませることによ
り、マスク描画データの作成時にカバレッジ領域を補正
パターンとして主配線に付与することがないので、設計
パターンのデータ量が増加することなく、マスク描画デ
ータの作製で時間を短縮し、半導体装置の開発期間を短
縮することができる。
【００１８】本発明の第４の特徴は、自動配置ツールを
用いて、機能ブロックあるいは素子をチップ上に配置す
るステップと、自動配線ツールを用いて、Ｎ＋１配線層
とＮ配線層の主配線と、Ｎ＋１配線層とＮ配線層間を電
気的に接続するＮ層ヴィアコンタクトを配置して、機能
ブロックあるいは素子間を接続する金属配線を形成する
ステップとを有するＸ層配線構造からなる半導体装置の
設計方法において、Ｎ層ヴィアコンタクトは、Ｎ層ヴィ
アコンタクトの上及びＮ＋１配線層の配線方向に対して
９０度方向及び２７０度方向にのみＮ層ヴィアコンタク
トから張り出して配置された、線幅が主配線と同じある
いは主配線よりも狭いＮ＋１層カバレッジ領域と、Ｎ層
ヴィアコンタクト下及びＮ配線層の配線方向に対して９
０度方向及び２７０度方向にのみＮ層ヴィアコンタクト
から張り出して配置された、線幅が主配線と同じあるい
は主配線よりも狭いＮ層カバレッジ領域とを含む半導体
装置の設計方法であることである。
用いて、機能ブロックあるいは素子をチップ上に配置す
るステップと、自動配線ツールを用いて、Ｎ＋１配線層
とＮ配線層の主配線と、Ｎ＋１配線層とＮ配線層間を電
気的に接続するＮ層ヴィアコンタクトを配置して、機能
ブロックあるいは素子間を接続する金属配線を形成する
ステップとを有するＸ層配線構造からなる半導体装置の
設計方法において、Ｎ層ヴィアコンタクトは、Ｎ層ヴィ
アコンタクトの上及びＮ＋１配線層の配線方向に対して
９０度方向及び２７０度方向にのみＮ層ヴィアコンタク
トから張り出して配置された、線幅が主配線と同じある
いは主配線よりも狭いＮ＋１層カバレッジ領域と、Ｎ層
ヴィアコンタクト下及びＮ配線層の配線方向に対して９
０度方向及び２７０度方向にのみＮ層ヴィアコンタクト
から張り出して配置された、線幅が主配線と同じあるい
は主配線よりも狭いＮ層カバレッジ領域とを含む半導体
装置の設計方法であることである。
【００１９】本発明の第４の特徴によれば、主配線の配
線方向に対して９０度及び２７０度方向にのみ配線の終
端に続けて配置された、線幅が主配線と同じあるいは狭
いカバレッジ領域をヴィアコンタクトに含ませること
で、自動配線ツールにより形成された金属配線におい
て、主配線が終端においてヴィアコンタクトと接続する
場合に、金属配線の終端において丸めが発生しても、そ
の丸めはカバレッジ配線で発生し、主配線の終端におい
ては発生を抑えることができる。したがって、ヴィアコ
ンタクトと主配線との接触不良あるいはオープン不良を
防ぐことができる。また、金属配線のレイアウト作業に
おいて、自動配線ツールにかけるヴィアコンタクトの情
報に、カバレッジ領域を予め含ませることにより、マス
ク描画データの作成時にカバレッジ領域を補正パターン
として主配線に付与することがないので、設計パターン
のデータ量が増加することなく、マスク描画データの作
製で時間を短縮し、半導体装置の開発期間を短縮するこ
とができる。
線方向に対して９０度及び２７０度方向にのみ配線の終
端に続けて配置された、線幅が主配線と同じあるいは狭
いカバレッジ領域をヴィアコンタクトに含ませること
で、自動配線ツールにより形成された金属配線におい
て、主配線が終端においてヴィアコンタクトと接続する
場合に、金属配線の終端において丸めが発生しても、そ
の丸めはカバレッジ配線で発生し、主配線の終端におい
ては発生を抑えることができる。したがって、ヴィアコ
ンタクトと主配線との接触不良あるいはオープン不良を
防ぐことができる。また、金属配線のレイアウト作業に
おいて、自動配線ツールにかけるヴィアコンタクトの情
報に、カバレッジ領域を予め含ませることにより、マス
ク描画データの作成時にカバレッジ領域を補正パターン
として主配線に付与することがないので、設計パターン
のデータ量が増加することなく、マスク描画データの作
製で時間を短縮し、半導体装置の開発期間を短縮するこ
とができる。
【００２０】本発明の第５の特徴は、自動配置ツールを
用いて、機能ブロックあるいは素子をチップ上に配置す
るステップと、自動配線ツールを用いて、Ｎ＋１配線層
とＮ配線層の主配線と、Ｎ＋１配線層とＮ配線層間を電
気的に接続するＮ層ヴィアコンタクトを配置して、機能
ブロックあるいは素子間を接続する金属配線を形成する
ステップとを有するＸ層配線構造からなる半導体装置の
設計プログラムにおいて、Ｎ層ヴィアコンタクトは、Ｎ
層ヴィアコンタクトの上及びＮ＋１配線層の配線方向に
対して０度方向及び１８０度方向にのみＮ層ヴィアコン
タクトから張り出して配置された、線幅が主配線と同じ
あるいは主配線よりも狭いＮ＋１層カバレッジ領域と、
Ｎ層ヴィアコンタクト下及びＮ配線層の配線方向に対し
て０度方向及び１８０度方向にのみＮ層ヴィアコンタク
トから張り出して配置された、線幅が主配線と同じある
いは主配線よりも狭いＮ層カバレッジ領域とを含む半導
体装置の設計プログラムを格納したコンピュータ読み取
り可能な記録媒体であることである。
用いて、機能ブロックあるいは素子をチップ上に配置す
るステップと、自動配線ツールを用いて、Ｎ＋１配線層
とＮ配線層の主配線と、Ｎ＋１配線層とＮ配線層間を電
気的に接続するＮ層ヴィアコンタクトを配置して、機能
ブロックあるいは素子間を接続する金属配線を形成する
ステップとを有するＸ層配線構造からなる半導体装置の
設計プログラムにおいて、Ｎ層ヴィアコンタクトは、Ｎ
層ヴィアコンタクトの上及びＮ＋１配線層の配線方向に
対して０度方向及び１８０度方向にのみＮ層ヴィアコン
タクトから張り出して配置された、線幅が主配線と同じ
あるいは主配線よりも狭いＮ＋１層カバレッジ領域と、
Ｎ層ヴィアコンタクト下及びＮ配線層の配線方向に対し
て０度方向及び１８０度方向にのみＮ層ヴィアコンタク
トから張り出して配置された、線幅が主配線と同じある
いは主配線よりも狭いＮ層カバレッジ領域とを含む半導
体装置の設計プログラムを格納したコンピュータ読み取
り可能な記録媒体であることである。
【００２１】本発明の第６の特徴は、自動配置ツールを
用いて、機能ブロックあるいは素子をチップ上に配置す
るステップと、自動配線ツールを用いて、Ｎ＋１配線層
とＮ配線層の主配線と、Ｎ＋１配線層とＮ配線層間を電
気的に接続するＮ層ヴィアコンタクトを配置して、機能
ブロックあるいは素子間を接続する金属配線を形成する
ステップとを有するＸ層配線構造からなる半導体装置の
設計プログラムにおいて、Ｎ層ヴィアコンタクトは、Ｎ
層ヴィアコンタクトの上及びＮ＋１配線層の配線方向に
対して９０度方向及び２７０度方向にのみＮ層ヴィアコ
ンタクトから張り出して配置された、線幅が主配線と同
じあるいは主配線よりも狭いＮ＋１層カバレッジ領域
と、Ｎ層ヴィアコンタクト下及びＮ配線層の配線方向に
対して９０度方向及び２７０度方向にのみＮ層ヴィアコ
ンタクトから張り出して配置された、線幅が主配線と同
じあるいは主配線よりも狭いＮ層カバレッジ領域とを含
む半導体装置の設計プログラムを格納したコンピュータ
読み取り可能な記録媒体であることである。
用いて、機能ブロックあるいは素子をチップ上に配置す
るステップと、自動配線ツールを用いて、Ｎ＋１配線層
とＮ配線層の主配線と、Ｎ＋１配線層とＮ配線層間を電
気的に接続するＮ層ヴィアコンタクトを配置して、機能
ブロックあるいは素子間を接続する金属配線を形成する
ステップとを有するＸ層配線構造からなる半導体装置の
設計プログラムにおいて、Ｎ層ヴィアコンタクトは、Ｎ
層ヴィアコンタクトの上及びＮ＋１配線層の配線方向に
対して９０度方向及び２７０度方向にのみＮ層ヴィアコ
ンタクトから張り出して配置された、線幅が主配線と同
じあるいは主配線よりも狭いＮ＋１層カバレッジ領域
と、Ｎ層ヴィアコンタクト下及びＮ配線層の配線方向に
対して９０度方向及び２７０度方向にのみＮ層ヴィアコ
ンタクトから張り出して配置された、線幅が主配線と同
じあるいは主配線よりも狭いＮ層カバレッジ領域とを含
む半導体装置の設計プログラムを格納したコンピュータ
読み取り可能な記録媒体であることである。
【００２２】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図面の記載において従来技
術と類似な部分には類似な符号を付している。図１は、
本発明の第１の実施の形態に係わる半導体装置の金属配
線を示す。
施の形態について説明する。図面の記載において従来技
術と類似な部分には類似な符号を付している。図１は、
本発明の第１の実施の形態に係わる半導体装置の金属配
線を示す。
【００２３】（第１の実施の形態）図１に示すように、
本発明の第１の実施の形態に係わる半導体装置は、ヴィ
アコンタクト（１、２）と、終端においてヴィアコンタ
クト（１、２）に接続する主配線（３〜６）とを有する
半導体装置において、主配線（３〜６）の配線方向に対
して平行な方向にのみ主配線（３〜６）の終端に続けて
ヴィアコンタクト（１、２）から張り出して配置され
た、線幅が主配線（３〜６）と同じあるいは主配線（３
〜６）より狭いカバレッジ配線（７〜１０）を有してい
る。
本発明の第１の実施の形態に係わる半導体装置は、ヴィ
アコンタクト（１、２）と、終端においてヴィアコンタ
クト（１、２）に接続する主配線（３〜６）とを有する
半導体装置において、主配線（３〜６）の配線方向に対
して平行な方向にのみ主配線（３〜６）の終端に続けて
ヴィアコンタクト（１、２）から張り出して配置され
た、線幅が主配線（３〜６）と同じあるいは主配線（３
〜６）より狭いカバレッジ配線（７〜１０）を有してい
る。
【００２４】ヴィアコンタクト（１、２）は、半導体装
置の多層配線構造において、上下に隣接する金属配線層
間を電気的に接続するために層間膜中に形成された導体
プラグである。図１に示すように、第１の実施の形態に
おいてヴィアコンタクトは、第１のヴィアコンタクト１
と、第２のヴィアコンタクト２からなる。第１及び第２
のヴィアコンタクト（１、２）は、設計グリッド上に配
置されている。設計グリッドは、各層の金属配線同士が
隣り合うことのできる最小の間隔を示し、図１では、垂
直方向の設計グリッド（Ｖ１〜Ｖ４）及び水平方向の設
計グリッド（Ｈ１〜Ｈ４）が格子状に配列されている。
垂直方向の設計グリッドと水平方向の設計グリッドの交
差する点をグリッド点と定義すると、第１のヴィアコン
タクト１は、グリッド点（Ｖ２−Ｈ３）の上に配置さ
れ、第２のヴィアコンタクト２は、グリッド点（Ｖ２−
Ｈ１）の上に配置されている。また、第１の実施の形態
においては、第１及び第２のヴィアコンタクトの口径が
主配線（３〜６）の線幅と同じである場合について述べ
るが、本発明はヴィアコンタクトの口径が、主配線の線
幅よりも狭い場合についても適用可能である。さらに図
面中では、簡略的に方形状の平面形状で記載されている
が、円形あるいはその他の平面形状であっても構わな
い。
置の多層配線構造において、上下に隣接する金属配線層
間を電気的に接続するために層間膜中に形成された導体
プラグである。図１に示すように、第１の実施の形態に
おいてヴィアコンタクトは、第１のヴィアコンタクト１
と、第２のヴィアコンタクト２からなる。第１及び第２
のヴィアコンタクト（１、２）は、設計グリッド上に配
置されている。設計グリッドは、各層の金属配線同士が
隣り合うことのできる最小の間隔を示し、図１では、垂
直方向の設計グリッド（Ｖ１〜Ｖ４）及び水平方向の設
計グリッド（Ｈ１〜Ｈ４）が格子状に配列されている。
垂直方向の設計グリッドと水平方向の設計グリッドの交
差する点をグリッド点と定義すると、第１のヴィアコン
タクト１は、グリッド点（Ｖ２−Ｈ３）の上に配置さ
れ、第２のヴィアコンタクト２は、グリッド点（Ｖ２−
Ｈ１）の上に配置されている。また、第１の実施の形態
においては、第１及び第２のヴィアコンタクトの口径が
主配線（３〜６）の線幅と同じである場合について述べ
るが、本発明はヴィアコンタクトの口径が、主配線の線
幅よりも狭い場合についても適用可能である。さらに図
面中では、簡略的に方形状の平面形状で記載されている
が、円形あるいはその他の平面形状であっても構わな
い。
【００２５】主配線（３〜６）は、半導体装置において
チップ上の機能ブロックあるいは素子間を電気的に接続
し、信号の伝達のために機能する金属配線である。図１
に示すように、第１の実施の形態において主配線（３〜
６）は、第１のＮ層ヴィアコンタクト１にＮ＋１配線層
において接続する第１のＮ＋１層主配線３と、Ｎ配線層
において接続する第１のＮ層主配線５と、第２のＮ層ヴ
ィアコンタクト２にＮ＋１配線層において接続する第２
のＮ＋１層主配線４と、Ｎ配線層において接続する第２
のＮ層主配線６とからなる。総ての主配線（３〜６）は
終端においてＮ層ヴィアコンタクト（１、２）に接続さ
れている。また、総ての主配線（３〜６）は設計グリッ
ド上に配置されている。なお、第１の実施の形態におい
て、Ｎは、Ｘ層多層配線構造を有する半導体装置におい
て、０≦Ｎ≦Ｘ−１の条件を満たす任意の自然数であ
る。ただし、Ｎ＝０の場合、Ｎ配線層は基板を示し、Ｎ
＋１配線層は第１の配線層を示す。また、Ｎ配線層とＮ
＋１配線層を接続するヴィアコンタクトをＮ層ヴィアコ
ンタクト（１、２）と定義する。
チップ上の機能ブロックあるいは素子間を電気的に接続
し、信号の伝達のために機能する金属配線である。図１
に示すように、第１の実施の形態において主配線（３〜
６）は、第１のＮ層ヴィアコンタクト１にＮ＋１配線層
において接続する第１のＮ＋１層主配線３と、Ｎ配線層
において接続する第１のＮ層主配線５と、第２のＮ層ヴ
ィアコンタクト２にＮ＋１配線層において接続する第２
のＮ＋１層主配線４と、Ｎ配線層において接続する第２
のＮ層主配線６とからなる。総ての主配線（３〜６）は
終端においてＮ層ヴィアコンタクト（１、２）に接続さ
れている。また、総ての主配線（３〜６）は設計グリッ
ド上に配置されている。なお、第１の実施の形態におい
て、Ｎは、Ｘ層多層配線構造を有する半導体装置におい
て、０≦Ｎ≦Ｘ−１の条件を満たす任意の自然数であ
る。ただし、Ｎ＝０の場合、Ｎ配線層は基板を示し、Ｎ
＋１配線層は第１の配線層を示す。また、Ｎ配線層とＮ
＋１配線層を接続するヴィアコンタクトをＮ層ヴィアコ
ンタクト（１、２）と定義する。
【００２６】カバレッジ配線（７〜１０）は、金属配線
の終端に丸めが生じても、その丸めがカバレッジ配線内
のみで生じさせるための金属配線である。主配線（３〜
６）の終端に続けて配置されているため、主配線（３〜
６）に電気的に接続されているが、信号伝達の機能は有
していない。また、カバレッジ配線（７〜１０）は、構
成材料、製造方法、及び製造工程が主配線（３〜６）と
同じであることが望ましい。カバレッジ配線（７〜１
０）は、ヴィアコンタクト（１、２）の周辺のうち、主
配線（３〜６）の配線方向に平行な方向にのみ配置され
ており、従来のようにヴィアコンタクト周辺全体にわた
ってカバレッジする補正パターンとは異なるものであ
る。また、図１においてカバレッジ配線（７〜１０）の
平面形状を方形状に記載しているが、この形状に限られ
るわけではない。円形あるいはその他の形状であっても
構わない。
の終端に丸めが生じても、その丸めがカバレッジ配線内
のみで生じさせるための金属配線である。主配線（３〜
６）の終端に続けて配置されているため、主配線（３〜
６）に電気的に接続されているが、信号伝達の機能は有
していない。また、カバレッジ配線（７〜１０）は、構
成材料、製造方法、及び製造工程が主配線（３〜６）と
同じであることが望ましい。カバレッジ配線（７〜１
０）は、ヴィアコンタクト（１、２）の周辺のうち、主
配線（３〜６）の配線方向に平行な方向にのみ配置され
ており、従来のようにヴィアコンタクト周辺全体にわた
ってカバレッジする補正パターンとは異なるものであ
る。また、図１においてカバレッジ配線（７〜１０）の
平面形状を方形状に記載しているが、この形状に限られ
るわけではない。円形あるいはその他の形状であっても
構わない。
【００２７】また、カバレッジ配線（７〜１０）は、図
１に示すように、第１の実施の形態において、第１のＮ
＋１層主配線３の終端に続けて配置された第１のＮ＋１
層カバレッジ配線８と、第２のＮ＋１層主配線４の終端
に続けて配置された第２のＮ＋１層カバレッジ配線１０
と、第１のＮ層主配線５の終端に続けて配置された第１
のＮ層カバレッジ配線７と、第２のＮ層主配線６の終端
に続けて接続された第２のＮ層カバレッジ配線９とから
なる。図１においては、Ｎ層ヴィアコンタクト（１、
２）に接続する主配線（３〜６）の終端を総てＮ層ヴィ
アコンタクト（１、２）上に配置したが、本発明は、総
ての主配線の終端がＮ層ヴィアコンタクト（１、２）上
に配置される場合に限定されるわけではない。図１中の
４つの主配線（３〜６）には、主配線の途中にヴィアコ
ンタクトが形成されているものも含まれていても構わな
い。途中にヴィアコンタクトが形成されている主配線に
はカバレッジ配線は配置されない。
１に示すように、第１の実施の形態において、第１のＮ
＋１層主配線３の終端に続けて配置された第１のＮ＋１
層カバレッジ配線８と、第２のＮ＋１層主配線４の終端
に続けて配置された第２のＮ＋１層カバレッジ配線１０
と、第１のＮ層主配線５の終端に続けて配置された第１
のＮ層カバレッジ配線７と、第２のＮ層主配線６の終端
に続けて接続された第２のＮ層カバレッジ配線９とから
なる。図１においては、Ｎ層ヴィアコンタクト（１、
２）に接続する主配線（３〜６）の終端を総てＮ層ヴィ
アコンタクト（１、２）上に配置したが、本発明は、総
ての主配線の終端がＮ層ヴィアコンタクト（１、２）上
に配置される場合に限定されるわけではない。図１中の
４つの主配線（３〜６）には、主配線の途中にヴィアコ
ンタクトが形成されているものも含まれていても構わな
い。途中にヴィアコンタクトが形成されている主配線に
はカバレッジ配線は配置されない。
【００２８】図２は、図１の設計グリッドＶ２に沿った
断面図である。図２に示すように、第１のＮ層ヴィアコ
ンタクト１の上に、第１のＮ＋１層主配線３の終端が配
置され、第１のＮ層ヴィアコンタクト１の下に、第１の
Ｎ層主配線５が配置されている。同様に、第２のＮ層ヴ
ィアコンタクト２の上に、第２のＮ＋１層主配線４の終
端が配置され、第２のＮ層ヴィアコンタクト２の下に、
第２のＮ層主配線６が配置されている。図２は、Ｎ＋１
配線層の配線方向に沿った切断面であるため、第１のＮ
＋１層主配線３の終端に続けて第１のＮ＋１層カバレッ
ジ配線８が第１のＮ層ヴィアコンタクト１から張り出し
て配置されている。同様に、第２のＮ＋１層主配線４の
終端に続けて第２のＮ＋１層カバレッジ配線１０が第２
のＮ層ヴィアコンタクト２から張り出して配置されてい
る。
断面図である。図２に示すように、第１のＮ層ヴィアコ
ンタクト１の上に、第１のＮ＋１層主配線３の終端が配
置され、第１のＮ層ヴィアコンタクト１の下に、第１の
Ｎ層主配線５が配置されている。同様に、第２のＮ層ヴ
ィアコンタクト２の上に、第２のＮ＋１層主配線４の終
端が配置され、第２のＮ層ヴィアコンタクト２の下に、
第２のＮ層主配線６が配置されている。図２は、Ｎ＋１
配線層の配線方向に沿った切断面であるため、第１のＮ
＋１層主配線３の終端に続けて第１のＮ＋１層カバレッ
ジ配線８が第１のＮ層ヴィアコンタクト１から張り出し
て配置されている。同様に、第２のＮ＋１層主配線４の
終端に続けて第２のＮ＋１層カバレッジ配線１０が第２
のＮ層ヴィアコンタクト２から張り出して配置されてい
る。
【００２９】図３（ａ）は、図１の設計グリッドＨ３に
沿った断面図である。また、図３（ｂ）は、図２のＨ１
グリッドに沿った断面図である。図３（ａ）及び図３
（ｂ）はＮ配線層の配線方向に沿った断面であるため、
第１のＮ層ヴィアコンタクト１の下に配置された第１の
Ｎ層主配線５の終端に続けて第１のＮ層カバレッジ配線
７が第１のＮ層ヴィアコンタクト１から張り出して配置
されている。また、第２のＮ層ヴィアコンタクト２の下
に配置された第２のＮ層主配線６の終端に続けて第２の
Ｎ層カバレッジ配線９が第２のＮ層ヴィアコンタクト２
から張り出して配置されている。
沿った断面図である。また、図３（ｂ）は、図２のＨ１
グリッドに沿った断面図である。図３（ａ）及び図３
（ｂ）はＮ配線層の配線方向に沿った断面であるため、
第１のＮ層ヴィアコンタクト１の下に配置された第１の
Ｎ層主配線５の終端に続けて第１のＮ層カバレッジ配線
７が第１のＮ層ヴィアコンタクト１から張り出して配置
されている。また、第２のＮ層ヴィアコンタクト２の下
に配置された第２のＮ層主配線６の終端に続けて第２の
Ｎ層カバレッジ配線９が第２のＮ層ヴィアコンタクト２
から張り出して配置されている。
【００３０】次に、上記の半導体装置の設計方法につい
て説明する。
て説明する。
【００３１】（１）まず、ステップＳ１において、通常
のＬＳＩの自動配置ツールを用いて、ＬＳＩを構成する
機能ブロックあるいは素子をデザインルールに違反する
ことなく、チップ上にコンパクトに配置する。この時、
各機能ブロックなどを電気的に接続する金属配線を配置
するための所定の配線スペースが各機能ブロックなどの
間に確保されている。
のＬＳＩの自動配置ツールを用いて、ＬＳＩを構成する
機能ブロックあるいは素子をデザインルールに違反する
ことなく、チップ上にコンパクトに配置する。この時、
各機能ブロックなどを電気的に接続する金属配線を配置
するための所定の配線スペースが各機能ブロックなどの
間に確保されている。
【００３２】（２）次に、ステップＳ２において、通常
の自動配線ツールを用いて、所定の配線スペース上に、
Ｎ＋１配線層及びＮ配線層の主配線及びＮ＋１配線層と
Ｎ配線層間を電気的に接続するＮ層ヴィアコンタクトを
配置して、各機能ブロックなどを接続する金属配線、ま
た入力信号及び出力信号を入出力パッドに送るための配
線パターンを形成する。
の自動配線ツールを用いて、所定の配線スペース上に、
Ｎ＋１配線層及びＮ配線層の主配線及びＮ＋１配線層と
Ｎ配線層間を電気的に接続するＮ層ヴィアコンタクトを
配置して、各機能ブロックなどを接続する金属配線、ま
た入力信号及び出力信号を入出力パッドに送るための配
線パターンを形成する。
【００３３】ここで、通常のＬＳＩの金属配線は、予め
配線方向が各配線層ごとに垂直方向あるいは水平方向の
いずれかに決まって配線される。つまり、配線層が決ま
ればその配線層に形成される金属配線の配線方向は自動
的に決まることになる。したがって、自動配線ツールを
用いて配置するＮ層ヴィアコンタクトは、Ｎ＋１配線層
とＮ配線層間を接続するヴィアコンタクトであるため、
接続される主配線の配線方向も自動的に決まる。そこ
で、ステップＳ２において、Ｎ層ヴィアコンタクトに、
接続されるＮ配線層及びＮ＋１配線層の主配線の配線方
向に平行な方向にカバレッジ領域を予め含ませておくこ
とにより、図１に示したようなカバレッジ配線を含んだ
金属配線を自動配線ツールにより作成することができ
る。
配線方向が各配線層ごとに垂直方向あるいは水平方向の
いずれかに決まって配線される。つまり、配線層が決ま
ればその配線層に形成される金属配線の配線方向は自動
的に決まることになる。したがって、自動配線ツールを
用いて配置するＮ層ヴィアコンタクトは、Ｎ＋１配線層
とＮ配線層間を接続するヴィアコンタクトであるため、
接続される主配線の配線方向も自動的に決まる。そこ
で、ステップＳ２において、Ｎ層ヴィアコンタクトに、
接続されるＮ配線層及びＮ＋１配線層の主配線の配線方
向に平行な方向にカバレッジ領域を予め含ませておくこ
とにより、図１に示したようなカバレッジ配線を含んだ
金属配線を自動配線ツールにより作成することができ
る。
【００３４】図４は、本発明に係わる半導体装置の設計
方法により作成された金属配線の平面パターンを示す。
図４に示すように、Ｎ＋１配線層とＮ配線層間を接続す
るＮ層ヴィアコンタクト（１、２）は、Ｎ層ヴィアコン
タクト（１、２）上及びＮ＋１配線層の配線方向に対し
て０度方向及び１８０度方向にのみＮ層ヴィアコンタク
ト（１、２）から張り出して配置された、線幅が主配線
（３、４）と同じあるいは主配線（３、４）よりも狭い
Ｎ＋１層カバレッジ領域（１２、１４）と、Ｎ層ヴィア
コンタクト（１、２）下及びＮ配線層の配線方向に対し
て０度方向及び１８０度方向にのみＮ層ヴィアコンタク
ト（１、２）から張り出して配置された、線幅が主配線
（５、６）と同じあるいは主配線（３、４）よりも狭い
Ｎ層カバレッジ領域（１１、１３）を含んでいる。
方法により作成された金属配線の平面パターンを示す。
図４に示すように、Ｎ＋１配線層とＮ配線層間を接続す
るＮ層ヴィアコンタクト（１、２）は、Ｎ層ヴィアコン
タクト（１、２）上及びＮ＋１配線層の配線方向に対し
て０度方向及び１８０度方向にのみＮ層ヴィアコンタク
ト（１、２）から張り出して配置された、線幅が主配線
（３、４）と同じあるいは主配線（３、４）よりも狭い
Ｎ＋１層カバレッジ領域（１２、１４）と、Ｎ層ヴィア
コンタクト（１、２）下及びＮ配線層の配線方向に対し
て０度方向及び１８０度方向にのみＮ層ヴィアコンタク
ト（１、２）から張り出して配置された、線幅が主配線
（５、６）と同じあるいは主配線（３、４）よりも狭い
Ｎ層カバレッジ領域（１１、１３）を含んでいる。
【００３５】第１の実施の形態においては、Ｎ層ヴィア
コンタクトは、第１のＮ層ヴィアコンタクト１と、第２
のＮ層ヴィアコンタクト２とからなる。第１のＮ層ヴィ
アコンタクト１の上には、第１のＮ＋１層カバレッジ領
域１２がＮ＋１配線層の配線方向に張り出して配置さ
れ、第１のＮ層ヴィアコンタクト１の下には、第１のＮ
層カバレッジ領域１１がＮ配線層の配線方向に張り出し
て配置されている。同様に、第２のＮ層ヴィアコンタク
ト２の上には、第２のＮ＋１層カバレッジ領域１４がＮ
＋１配線層の配線方向に張り出して配置され、第２のＮ
層ヴィアコンタクト２の下には、第２のＮ層カバレッジ
領域１３がＮ配線層の配線方向に張り出して配置されて
いる。また、第１のＮ＋１層主配線３及び第１のＮ層主
配線５がその終端において第１のＮ層ヴィアコンタクト
１にそれぞれ接続しており、第２のＮ＋１層主配線４及
び第２のＮ層主配線６がその終端において第２のＮ層ヴ
ィアコンタクト２にそれぞれ接続している。
コンタクトは、第１のＮ層ヴィアコンタクト１と、第２
のＮ層ヴィアコンタクト２とからなる。第１のＮ層ヴィ
アコンタクト１の上には、第１のＮ＋１層カバレッジ領
域１２がＮ＋１配線層の配線方向に張り出して配置さ
れ、第１のＮ層ヴィアコンタクト１の下には、第１のＮ
層カバレッジ領域１１がＮ配線層の配線方向に張り出し
て配置されている。同様に、第２のＮ層ヴィアコンタク
ト２の上には、第２のＮ＋１層カバレッジ領域１４がＮ
＋１配線層の配線方向に張り出して配置され、第２のＮ
層ヴィアコンタクト２の下には、第２のＮ層カバレッジ
領域１３がＮ配線層の配線方向に張り出して配置されて
いる。また、第１のＮ＋１層主配線３及び第１のＮ層主
配線５がその終端において第１のＮ層ヴィアコンタクト
１にそれぞれ接続しており、第２のＮ＋１層主配線４及
び第２のＮ層主配線６がその終端において第２のＮ層ヴ
ィアコンタクト２にそれぞれ接続している。
【００３６】図５は図４の設計グリッドＶ２に沿った断
面図である。図５に示すように、第１のＮ層ヴィアコン
タクト１の上に第１のＮ＋１層カバレッジ領域１２が配
置され、第１のＮ層ヴィアコンタクト１の下に第１のＮ
層カバレッジ領域１１が配置されている。同様に、第２
のＮ層ヴィアコンタクト２の上に第２のＮ＋１層カバレ
ッジ領域１４が配置され、第２のＮ層ヴィアコンタクト
２の下に第２のＮ層カバレッジ領域１３が配置されてい
る。Ｎ＋１配線層の配線方向の沿った断面図である図５
においては、第１及び第２のＮ＋１層カバレッジ領域
（１２、１４）が第１及び第２のＮ層ヴィアコンタクト
（１、２）の両側に張り出して形成されているが、第１
及び第２のＮ層カバレッジ領域（１１、１３）は張り出
して形成れていない。また、第１のＮ＋１層カバレッジ
領域１２の右側の張り出した部分は第１のＮ＋１層主配
線３と重なり、第２のＮ＋１層カバレッジ領域１４の左
側の張り出した部分は第２のＮ＋１層主配線４と重なっ
ている。したがって、Ｎ＋１配線層の配線構造は、結果
的に図２に示したものと同じになる。
面図である。図５に示すように、第１のＮ層ヴィアコン
タクト１の上に第１のＮ＋１層カバレッジ領域１２が配
置され、第１のＮ層ヴィアコンタクト１の下に第１のＮ
層カバレッジ領域１１が配置されている。同様に、第２
のＮ層ヴィアコンタクト２の上に第２のＮ＋１層カバレ
ッジ領域１４が配置され、第２のＮ層ヴィアコンタクト
２の下に第２のＮ層カバレッジ領域１３が配置されてい
る。Ｎ＋１配線層の配線方向の沿った断面図である図５
においては、第１及び第２のＮ＋１層カバレッジ領域
（１２、１４）が第１及び第２のＮ層ヴィアコンタクト
（１、２）の両側に張り出して形成されているが、第１
及び第２のＮ層カバレッジ領域（１１、１３）は張り出
して形成れていない。また、第１のＮ＋１層カバレッジ
領域１２の右側の張り出した部分は第１のＮ＋１層主配
線３と重なり、第２のＮ＋１層カバレッジ領域１４の左
側の張り出した部分は第２のＮ＋１層主配線４と重なっ
ている。したがって、Ｎ＋１配線層の配線構造は、結果
的に図２に示したものと同じになる。
【００３７】図６（ａ）は、図４の設計グリッドＨ３に
沿った断面図である。また、図６（ｂ）は、図４のＨ１
グリッドに沿った断面図である。図６（ａ）に示すよう
に、第１のＮ層ヴィアコンタクト１の下に第１のＮ層カ
バレッジ領域１１が配置され、第１のＮ層ヴィアコンタ
クト１の上に第１のＮ＋１層カバレッジ領域１２が配置
されている。また、図６（ｂ）に示すように、第２のＮ
層ヴィアコンタクト２の下に第２のＮ層カバレッジ領域
１３が配置され、第２のＮ層ヴィアコンタクト２の上に
第２のＮ＋１層カバレッジ領域１４が配置されている。
図６（ａ）及び図６（ｂ）は、Ｎ配線層の配線方向に沿
った断面図であるため、第１及び第２のＮ層カバレッジ
領域（１１、１３）は第１及び第２のＮ層ヴィアコンタ
クトの両側に張り出して形成されているが、第１の及び
第２のＮ＋１層カバレッジ領域（１２、１４）は張り出
して形成されていない。また、第１のＮ層カバレッジ領
域１１の左側の張り出した部分は第１のＮ層主配線と重
なり、第２のＮ層カバレッジ領域１３の右側の張り出し
た部分は第２のＮ層主配線６と重なっている。したがっ
て、Ｎ配線層の配線構造は、結果的に図３（ａ）及び図
３（ｂ）に示したものと同じになる。
沿った断面図である。また、図６（ｂ）は、図４のＨ１
グリッドに沿った断面図である。図６（ａ）に示すよう
に、第１のＮ層ヴィアコンタクト１の下に第１のＮ層カ
バレッジ領域１１が配置され、第１のＮ層ヴィアコンタ
クト１の上に第１のＮ＋１層カバレッジ領域１２が配置
されている。また、図６（ｂ）に示すように、第２のＮ
層ヴィアコンタクト２の下に第２のＮ層カバレッジ領域
１３が配置され、第２のＮ層ヴィアコンタクト２の上に
第２のＮ＋１層カバレッジ領域１４が配置されている。
図６（ａ）及び図６（ｂ）は、Ｎ配線層の配線方向に沿
った断面図であるため、第１及び第２のＮ層カバレッジ
領域（１１、１３）は第１及び第２のＮ層ヴィアコンタ
クトの両側に張り出して形成されているが、第１の及び
第２のＮ＋１層カバレッジ領域（１２、１４）は張り出
して形成されていない。また、第１のＮ層カバレッジ領
域１１の左側の張り出した部分は第１のＮ層主配線と重
なり、第２のＮ層カバレッジ領域１３の右側の張り出し
た部分は第２のＮ層主配線６と重なっている。したがっ
て、Ｎ配線層の配線構造は、結果的に図３（ａ）及び図
３（ｂ）に示したものと同じになる。
【００３８】この半導体装置の設計方法を実行するため
のプログラムは、コンピュータ読み取り可能な記録媒体
に保存しておいてもよい。この記録媒体をコンピュータ
システムによって読み込ませ、このプログラムを実行し
て、第１の実施の形態に係わる半導体装置の設計方法を
実現することもできる。ここで、記録媒体とは、例えば
半導体メモリ、磁気ディスク、光ディスク、光磁気ディ
スク、磁気テープなどのプログラムを記録することが可
能な種々の媒体である。
のプログラムは、コンピュータ読み取り可能な記録媒体
に保存しておいてもよい。この記録媒体をコンピュータ
システムによって読み込ませ、このプログラムを実行し
て、第１の実施の形態に係わる半導体装置の設計方法を
実現することもできる。ここで、記録媒体とは、例えば
半導体メモリ、磁気ディスク、光ディスク、光磁気ディ
スク、磁気テープなどのプログラムを記録することが可
能な種々の媒体である。
【００３９】図７は、これらの記録媒体に記録されたプ
ログラムを読み取り、そこに記述された手順に従って、
一連の設計方法を実現するコンピュータシステム８０の
概観を示す鳥瞰図である。コンピュータシステム８０の
本体前面には、フロッピーディスクドライブ８１、およ
びＣＤ−ＲＯＭドライブ８２が設けられており、磁気デ
ィスクとしてのフロッピーディスク８３、または光ディ
スクとしてのＣＤ−ＲＯＭ８４を各ドライブ入り口から
挿入し、所定の読み出し操作を行うことにより、これら
の記録媒体に格納されたプログラムをシステム内にイン
ストールすることができる。また、所定のドライブ装置
８７を接続することにより、例えばゲームパックなどに
使用されている半導体メモリとしてのＲＯＭ８５や、磁
気テープとしてのカセットテープ８６を用いることもで
きる。
ログラムを読み取り、そこに記述された手順に従って、
一連の設計方法を実現するコンピュータシステム８０の
概観を示す鳥瞰図である。コンピュータシステム８０の
本体前面には、フロッピーディスクドライブ８１、およ
びＣＤ−ＲＯＭドライブ８２が設けられており、磁気デ
ィスクとしてのフロッピーディスク８３、または光ディ
スクとしてのＣＤ−ＲＯＭ８４を各ドライブ入り口から
挿入し、所定の読み出し操作を行うことにより、これら
の記録媒体に格納されたプログラムをシステム内にイン
ストールすることができる。また、所定のドライブ装置
８７を接続することにより、例えばゲームパックなどに
使用されている半導体メモリとしてのＲＯＭ８５や、磁
気テープとしてのカセットテープ８６を用いることもで
きる。
【００４０】第１の実施の形態によれば、Ｎ＋１層及び
Ｎ層カバレッジ配線（７〜１０）あるいはＮ＋１層及び
Ｎ層カバレッジ領域（１１〜１４）がそれぞれＮ＋１層
主配線（３、４）及びＮ層主配線（５、６）の終端に続
いて配置され、Ｎ層ヴィアコンタクト（１、２）よりも
張り出して形成されているため、金属配線の終端に丸め
が生じてもＮ＋１層及びＮ層カバレッジ領域（１１〜１
４）で丸めが生じるため、Ｎ＋１層主配線（３、４）及
びＮ層主配線（５、６）の終端で発生する丸めを抑える
ことができる。
Ｎ層カバレッジ配線（７〜１０）あるいはＮ＋１層及び
Ｎ層カバレッジ領域（１１〜１４）がそれぞれＮ＋１層
主配線（３、４）及びＮ層主配線（５、６）の終端に続
いて配置され、Ｎ層ヴィアコンタクト（１、２）よりも
張り出して形成されているため、金属配線の終端に丸め
が生じてもＮ＋１層及びＮ層カバレッジ領域（１１〜１
４）で丸めが生じるため、Ｎ＋１層主配線（３、４）及
びＮ層主配線（５、６）の終端で発生する丸めを抑える
ことができる。
【００４１】また、Ｎ＋１層カバレッジ配線（８、１
０）あるいはＮ＋１層カバレッジ領域（１２、１４）
は、設計グリッドＨ２側に向かってＮ層ヴィアコンタク
ト（１、２）より張り出して形成されているため、第１
のＮ層主配線５と第２のＮ層主配線６は、設計グリッド
Ｈ２を空けて、設計グリッドＨ１及び設計グリッドＨ３
の上にそれぞれ配置する必要がある。しかし、第１及び
第２のＮ層主配線（５、６）の線幅は第１及び第２のＮ
層ヴィアコンタクト（１、２）上においても広がりがな
いため、このグリッドＨ２には他のＮ層主配線を通すこ
とができる。同様に設計グリッドＨ４にも、他の第Ｎ層
主配線を通すことができる。
０）あるいはＮ＋１層カバレッジ領域（１２、１４）
は、設計グリッドＨ２側に向かってＮ層ヴィアコンタク
ト（１、２）より張り出して形成されているため、第１
のＮ層主配線５と第２のＮ層主配線６は、設計グリッド
Ｈ２を空けて、設計グリッドＨ１及び設計グリッドＨ３
の上にそれぞれ配置する必要がある。しかし、第１及び
第２のＮ層主配線（５、６）の線幅は第１及び第２のＮ
層ヴィアコンタクト（１、２）上においても広がりがな
いため、このグリッドＨ２には他のＮ層主配線を通すこ
とができる。同様に設計グリッドＨ４にも、他の第Ｎ層
主配線を通すことができる。
【００４２】さらに、第１及び第２のＮ＋１層主配線
（３、４）の線幅は第１及び第２のＮ層ヴィアコンタク
ト（１、２）上においても広がりがないため、第１及び
第２のＮ＋１層主配線（３、４）が配置された設計グリ
ッドＶ２に隣接する設計グリッド（Ｖ１、Ｖ３）に、他
のＮ＋１層主配線を通すことができる。
（３、４）の線幅は第１及び第２のＮ層ヴィアコンタク
ト（１、２）上においても広がりがないため、第１及び
第２のＮ＋１層主配線（３、４）が配置された設計グリ
ッドＶ２に隣接する設計グリッド（Ｖ１、Ｖ３）に、他
のＮ＋１層主配線を通すことができる。
【００４３】さらに、カバレッジ配線（７〜１０）ある
いはカバレッジ領域（１１、１４）がＮ層ヴィアコンタ
クトから張り出して配置されているので、３つのグリッ
ド点（Ｖ１−Ｈ１、Ｖ２−Ｈ２、Ｖ３−Ｈ３）に他のＮ
層ヴィアコンタクトを配置することができない。しか
し、ヴィアコンタクトのカバレッジは配線方向のみであ
るため、Ｎ層ヴィアコンタクト（１、２）が配置された
グリッド点（Ｖ２−Ｈ１、Ｖ２−Ｈ３）の斜め隣りのグ
リッド点（Ｖ１−Ｈ２、Ｖ３−Ｈ２、Ｖ１−Ｈ４、Ｖ３
−Ｈ４）に他のヴィアコンタクトを配置することができ
る。
いはカバレッジ領域（１１、１４）がＮ層ヴィアコンタ
クトから張り出して配置されているので、３つのグリッ
ド点（Ｖ１−Ｈ１、Ｖ２−Ｈ２、Ｖ３−Ｈ３）に他のＮ
層ヴィアコンタクトを配置することができない。しか
し、ヴィアコンタクトのカバレッジは配線方向のみであ
るため、Ｎ層ヴィアコンタクト（１、２）が配置された
グリッド点（Ｖ２−Ｈ１、Ｖ２−Ｈ３）の斜め隣りのグ
リッド点（Ｖ１−Ｈ２、Ｖ３−Ｈ２、Ｖ１−Ｈ４、Ｖ３
−Ｈ４）に他のヴィアコンタクトを配置することができ
る。
【００４４】このように、主配線の配線方向に対して平
行な方向にのみ配線の終端に続けて配置された、線幅が
主配線と同じあるいは狭いカバレッジ配線を設けること
で、金属配線の終端において丸めが発生しても、その丸
めはカバレッジ配線で発生し、主配線の終端においては
発生を抑えることができるため、ヴィアコンタクトと主
配線との接触不良あるいはオープン不良を防ぐことがで
きる。また、ヴィアコンタクト周辺において主配線の線
幅の広がりを抑えることができるため、ヴィアコンタク
トに隣接する設計グリッドあるいはグリッド点上に、他
の主配線あるいは他のヴィアコンタクトをデザインルー
ルに違反することなく、配置することができる。したが
って、金属配線及びヴィアコンタクトを高密度に配置す
ることができ、集積度の高い金属配線のレイアウトを行
うことができる。また、金属配線のレイアウト作業にお
いて、自動配線ツールにかけるヴィアコンタクトの情報
に、カバレッジ領域を予め含ませることにより、マスク
描画データ作成時にカバレッジ領域を補正パターンとし
て主配線に付与することがないので、設計パターンのデ
ータ量が増加することなく、マスク描画データの作製で
時間を短縮し、半導体装置の開発期間を短縮することが
できる。
行な方向にのみ配線の終端に続けて配置された、線幅が
主配線と同じあるいは狭いカバレッジ配線を設けること
で、金属配線の終端において丸めが発生しても、その丸
めはカバレッジ配線で発生し、主配線の終端においては
発生を抑えることができるため、ヴィアコンタクトと主
配線との接触不良あるいはオープン不良を防ぐことがで
きる。また、ヴィアコンタクト周辺において主配線の線
幅の広がりを抑えることができるため、ヴィアコンタク
トに隣接する設計グリッドあるいはグリッド点上に、他
の主配線あるいは他のヴィアコンタクトをデザインルー
ルに違反することなく、配置することができる。したが
って、金属配線及びヴィアコンタクトを高密度に配置す
ることができ、集積度の高い金属配線のレイアウトを行
うことができる。また、金属配線のレイアウト作業にお
いて、自動配線ツールにかけるヴィアコンタクトの情報
に、カバレッジ領域を予め含ませることにより、マスク
描画データ作成時にカバレッジ領域を補正パターンとし
て主配線に付与することがないので、設計パターンのデ
ータ量が増加することなく、マスク描画データの作製で
時間を短縮し、半導体装置の開発期間を短縮することが
できる。
【００４５】（第２の実施の形態）本発明の第１の実施
に形態においては、カバレッジ配線あるいはカバレッジ
領域は主配線の配線方向に対して平行な方向にのみ配置
した場合について述べたが、主配線の配線方向に対して
垂直な方向にのみカバレッジを配置しても構わない。図
８は本発明の第２の実施の形態に係わる半導体装置の金
属配線を示す平面図である。
に形態においては、カバレッジ配線あるいはカバレッジ
領域は主配線の配線方向に対して平行な方向にのみ配置
した場合について述べたが、主配線の配線方向に対して
垂直な方向にのみカバレッジを配置しても構わない。図
８は本発明の第２の実施の形態に係わる半導体装置の金
属配線を示す平面図である。
【００４６】図８に示すように、本発明の第２の実施の
形態に係わる半導体装置は、ヴィアコンタクト（１、
２）と、終端においてヴィアコンタクト（１、２）に接
続する主配線（３〜６）とを有する半導体装置におい
て、主配線（３〜６）の配線方向に対して垂直な方向に
のみ主配線（３〜６）の終端に続けてヴィアコンタクト
（１、２）から張り出して配置された、線幅が主配線
（３〜６）と同じあるいは主配線（３〜６）より狭いカ
バレッジ配線（１５〜１８）を有している。
形態に係わる半導体装置は、ヴィアコンタクト（１、
２）と、終端においてヴィアコンタクト（１、２）に接
続する主配線（３〜６）とを有する半導体装置におい
て、主配線（３〜６）の配線方向に対して垂直な方向に
のみ主配線（３〜６）の終端に続けてヴィアコンタクト
（１、２）から張り出して配置された、線幅が主配線
（３〜６）と同じあるいは主配線（３〜６）より狭いカ
バレッジ配線（１５〜１８）を有している。
【００４７】第２の実施の形態において、ヴィアコンタ
クト（１、２）は、第１のＮ層ヴィアコンタクト１及び
第２のＮ層ヴィアコンタクト２とからなり、主配線（３
〜６）は、第１及び第２のＮ＋１層主配線（３、４）及
び第１及び第２のＮ層主配線（５、６）とからなる。ヴ
ィアコンタクト（１、２）及び主配線（３〜６）につい
ては第１の実施の形態と同じものを用いているため、説
明を省略する。
クト（１、２）は、第１のＮ層ヴィアコンタクト１及び
第２のＮ層ヴィアコンタクト２とからなり、主配線（３
〜６）は、第１及び第２のＮ＋１層主配線（３、４）及
び第１及び第２のＮ層主配線（５、６）とからなる。ヴ
ィアコンタクト（１、２）及び主配線（３〜６）につい
ては第１の実施の形態と同じものを用いているため、説
明を省略する。
【００４８】また、カバレッジ配線（１５〜１８）は、
第１のＮ＋１層主配線３の終端に続けて配置された第１
のＮ＋１層カバレッジ配線１６と、第２のＮ＋１層主配
線４の終端に続けて配置された第２のＮ＋１層カバレッ
ジ配線１８と、第１のＮ層主配線５の終端に続けて配置
された第１のＮ層カバレッジ配線１５と、第２のＮ層主
配線６の終端に続けて接続された第２のＮ層カバレッジ
配線１７とからなる。図８においては、Ｎ層ヴィアコン
タクト（１、２）に接続する主配線（３〜６）の終端を
総てＮ層ヴィアコンタクト（１、２）上に配置したが、
本発明は、総ての主配線の終端がＮ層ヴィアコンタクト
（１、２）上に配置される場合に限定されるわけではな
い。図８中の４つの主配線（３〜６）には、主配線の途
中にヴィアコンタクトが形成されているものも含まれて
いても構わない。主配線（３〜６）の途中でヴィアコン
タクト（１、２）が形成されている場合に、主配線（３
〜６）の配線方向に垂直な方向にヴィアコンタクト
（１、２）から張り出してカバレッジ配線（１５〜１
８）を形成しても構わない。また、図８においてカバレ
ッジ配線（１５〜１８）の平面形状を方形状に記載して
いるが、この形状に限られるわけではない。円形あるい
はその他の形状であっても構わない。
第１のＮ＋１層主配線３の終端に続けて配置された第１
のＮ＋１層カバレッジ配線１６と、第２のＮ＋１層主配
線４の終端に続けて配置された第２のＮ＋１層カバレッ
ジ配線１８と、第１のＮ層主配線５の終端に続けて配置
された第１のＮ層カバレッジ配線１５と、第２のＮ層主
配線６の終端に続けて接続された第２のＮ層カバレッジ
配線１７とからなる。図８においては、Ｎ層ヴィアコン
タクト（１、２）に接続する主配線（３〜６）の終端を
総てＮ層ヴィアコンタクト（１、２）上に配置したが、
本発明は、総ての主配線の終端がＮ層ヴィアコンタクト
（１、２）上に配置される場合に限定されるわけではな
い。図８中の４つの主配線（３〜６）には、主配線の途
中にヴィアコンタクトが形成されているものも含まれて
いても構わない。主配線（３〜６）の途中でヴィアコン
タクト（１、２）が形成されている場合に、主配線（３
〜６）の配線方向に垂直な方向にヴィアコンタクト
（１、２）から張り出してカバレッジ配線（１５〜１
８）を形成しても構わない。また、図８においてカバレ
ッジ配線（１５〜１８）の平面形状を方形状に記載して
いるが、この形状に限られるわけではない。円形あるい
はその他の形状であっても構わない。
【００４９】図９は、図８の設計グリッドＶ２に沿った
断面図である。図９に示すように、第１のＮ層ヴィアコ
ンタクト１の上に、第１のＮ＋１層主配線３の終端が配
置され、第１のＮ層ヴィアコンタクト１の下に、第１の
Ｎ層主配線５が配置されている。同様に、第２のＮ層ヴ
ィアコンタクト２の上に、第２のＮ＋１層主配線４の終
端が配置され、第２のＮ層ヴィアコンタクト２の下に、
第２のＮ層主配線６が配置されている。設計グリッドＶ
２は、Ｎ配線層の配線方向に対して垂直な方向の設計グ
リッドであり、同時にＮ層主配線（５、６）の終端が配
置されたヴィアコンタクト（１、２）上の設計グリッド
である。したがって、第１のＮ層主配線５の終端に続け
て第１のＮ層カバレッジ配線１５が第１のＮ層ヴィアコ
ンタクト１から張り出して配置されている。同様に、第
２のＮ層主配線６の終端に続けて第２のＮ層カバレッジ
配線１７が第２のＮ層ヴィアコンタクト２から張り出し
て配置されている。
断面図である。図９に示すように、第１のＮ層ヴィアコ
ンタクト１の上に、第１のＮ＋１層主配線３の終端が配
置され、第１のＮ層ヴィアコンタクト１の下に、第１の
Ｎ層主配線５が配置されている。同様に、第２のＮ層ヴ
ィアコンタクト２の上に、第２のＮ＋１層主配線４の終
端が配置され、第２のＮ層ヴィアコンタクト２の下に、
第２のＮ層主配線６が配置されている。設計グリッドＶ
２は、Ｎ配線層の配線方向に対して垂直な方向の設計グ
リッドであり、同時にＮ層主配線（５、６）の終端が配
置されたヴィアコンタクト（１、２）上の設計グリッド
である。したがって、第１のＮ層主配線５の終端に続け
て第１のＮ層カバレッジ配線１５が第１のＮ層ヴィアコ
ンタクト１から張り出して配置されている。同様に、第
２のＮ層主配線６の終端に続けて第２のＮ層カバレッジ
配線１７が第２のＮ層ヴィアコンタクト２から張り出し
て配置されている。
【００５０】図１０（ａ）は、図８の設計グリッドＨ３
に沿った断面図である。また、図１０（ｂ）は、図８の
設計グリッドＨ１に沿った断面図である。設計グリッド
Ｈ１は、Ｎ＋１配線層の配線方向に対して垂直な方向の
設計グリッドであり、同時に第１のＮ＋１層主配線３の
終端が配置された第１のＮ層ヴィアコンタクト１上の設
計グリッドである。したがって、第１のＮ＋１層主配線
３の終端に続けて第１のＮ＋１層カバレッジ配線１６が
第１のＮ層ヴィアコンタクト１から張り出して配置され
ている。同様に、設計グリッドＨ１は、Ｎ＋１配線層の
配線方向に対して垂直な方向の設計グリッドであり、同
時に第２の第１のＮ＋１層主配線４の終端が配置された
第２のＮ層ヴィアコンタクト２上の設計グリッドであ
る。したがって、第２のＮ＋１層主配線４の終端に続け
て第２のＮ＋１層カバレッジ配線１８が第２のＮ層ヴィ
アコンタクト２から張り出して配置されている。
に沿った断面図である。また、図１０（ｂ）は、図８の
設計グリッドＨ１に沿った断面図である。設計グリッド
Ｈ１は、Ｎ＋１配線層の配線方向に対して垂直な方向の
設計グリッドであり、同時に第１のＮ＋１層主配線３の
終端が配置された第１のＮ層ヴィアコンタクト１上の設
計グリッドである。したがって、第１のＮ＋１層主配線
３の終端に続けて第１のＮ＋１層カバレッジ配線１６が
第１のＮ層ヴィアコンタクト１から張り出して配置され
ている。同様に、設計グリッドＨ１は、Ｎ＋１配線層の
配線方向に対して垂直な方向の設計グリッドであり、同
時に第２の第１のＮ＋１層主配線４の終端が配置された
第２のＮ層ヴィアコンタクト２上の設計グリッドであ
る。したがって、第２のＮ＋１層主配線４の終端に続け
て第２のＮ＋１層カバレッジ配線１８が第２のＮ層ヴィ
アコンタクト２から張り出して配置されている。
【００５１】また、第２の実施の形態においても、第１
の実施の形態と同様に、Ｎ層ヴィアコンタクト（１、
２）の情報に、接続される金属配線の配線方向に垂直な
方向にカバレッジ領域を予め含ませておくことにより、
図８に示したようなカバレッジ配線（１５〜１８）を含
んだ金属配線を有する半導体装置を自動配線ツールによ
り設計することができる。つまり、図８に示すように、
第２の実施の形態に係わる半導体装置の設計方法におい
て、Ｎ＋１配線層とＮ配線層間を接続するＮ層ヴィアコ
ンタクト（１、２）は、Ｎ層ヴィアコンタクト（１、
２）上及びＮ＋１配線層の配線方向に対して９０度方向
及び２７０度方向にのみＮ層ヴィアコンタクト（１、
２）から張り出して配置された、線幅が主配線（３、
４）と同じあるいは主配線（３、４）よりも狭いＮ＋１
層カバレッジ領域（１６、１８）と、Ｎ層ヴィアコンタ
クト（１、２）下及びＮ配線層の配線方向に対して９０
度方向及び２７０度方向にのみＮ層ヴィアコンタクト
（１、２）から張り出して配置された、線幅が主配線
（５、６）と同じあるいは主配線（３、４）よりも狭い
Ｎ層カバレッジ領域（１５、１７）を含んでいる。ここ
で、第２の実施の形態においては、カバレッジ領域とは
カバレッジ配線と同義である。
の実施の形態と同様に、Ｎ層ヴィアコンタクト（１、
２）の情報に、接続される金属配線の配線方向に垂直な
方向にカバレッジ領域を予め含ませておくことにより、
図８に示したようなカバレッジ配線（１５〜１８）を含
んだ金属配線を有する半導体装置を自動配線ツールによ
り設計することができる。つまり、図８に示すように、
第２の実施の形態に係わる半導体装置の設計方法におい
て、Ｎ＋１配線層とＮ配線層間を接続するＮ層ヴィアコ
ンタクト（１、２）は、Ｎ層ヴィアコンタクト（１、
２）上及びＮ＋１配線層の配線方向に対して９０度方向
及び２７０度方向にのみＮ層ヴィアコンタクト（１、
２）から張り出して配置された、線幅が主配線（３、
４）と同じあるいは主配線（３、４）よりも狭いＮ＋１
層カバレッジ領域（１６、１８）と、Ｎ層ヴィアコンタ
クト（１、２）下及びＮ配線層の配線方向に対して９０
度方向及び２７０度方向にのみＮ層ヴィアコンタクト
（１、２）から張り出して配置された、線幅が主配線
（５、６）と同じあるいは主配線（３、４）よりも狭い
Ｎ層カバレッジ領域（１５、１７）を含んでいる。ここ
で、第２の実施の形態においては、カバレッジ領域とは
カバレッジ配線と同義である。
【００５２】また、第２の実施の形態に係わる半導体装
置の設計方法を実行するためのプログラムは、第１の実
施の形態と同様に、コンピュータ読み取り可能な記録媒
体に保存しておいてもよい。この記録媒体をコンピュー
タシステムによって読み込ませ、このプログラムを実行
して、第２の実施の形態に係わる半導体装置の設計方法
を実現することができる。また、これらの記録媒体に記
録されたプログラムを読み取り、そこに記述された手順
に従って、一連の設計方法を実現するコンピュータシス
テムについても、図７に示したものを使用することがで
きる。
置の設計方法を実行するためのプログラムは、第１の実
施の形態と同様に、コンピュータ読み取り可能な記録媒
体に保存しておいてもよい。この記録媒体をコンピュー
タシステムによって読み込ませ、このプログラムを実行
して、第２の実施の形態に係わる半導体装置の設計方法
を実現することができる。また、これらの記録媒体に記
録されたプログラムを読み取り、そこに記述された手順
に従って、一連の設計方法を実現するコンピュータシス
テムについても、図７に示したものを使用することがで
きる。
【００５３】第２の実施の形態によれば、第１の実施の
形態と同様に、Ｎ＋１層及びＮ層カバレッジ配線（１５
〜１８）がそれぞれＮ＋１層主配線（３、４）及びＮ層
主配線（５、６）の終端に続いて配置され、Ｎ層ヴィア
コンタクト（１、２）よりも張り出して形成されている
ため、金属配線の終端に丸めが生じても、Ｎ＋１層及び
Ｎ層カバレッジ領域（１５〜１８）で丸めが生じるた
め、Ｎ＋１層主配線（３、４）及びＮ層主配線（５、
６）の終端で発生する丸めを抑えることができる。した
がって、ヴィアコンタクトと主配線との接触不良あるい
はオープン不良を抑えることができる。また、金属配線
のレイアウト作業において、自動配線ツールにかけるヴ
ィアコンタクトの情報に、カバレッジ領域を予め含ませ
ることにより、マスク描画データ作成時にカバレッジ領
域を補正パターンとして主配線に付与することがないの
で、設計パターンのデータ量が増加することなく、マス
ク描画データの作製で時間を短縮し、半導体装置の開発
期間を短縮することができる。
形態と同様に、Ｎ＋１層及びＮ層カバレッジ配線（１５
〜１８）がそれぞれＮ＋１層主配線（３、４）及びＮ層
主配線（５、６）の終端に続いて配置され、Ｎ層ヴィア
コンタクト（１、２）よりも張り出して形成されている
ため、金属配線の終端に丸めが生じても、Ｎ＋１層及び
Ｎ層カバレッジ領域（１５〜１８）で丸めが生じるた
め、Ｎ＋１層主配線（３、４）及びＮ層主配線（５、
６）の終端で発生する丸めを抑えることができる。した
がって、ヴィアコンタクトと主配線との接触不良あるい
はオープン不良を抑えることができる。また、金属配線
のレイアウト作業において、自動配線ツールにかけるヴ
ィアコンタクトの情報に、カバレッジ領域を予め含ませ
ることにより、マスク描画データ作成時にカバレッジ領
域を補正パターンとして主配線に付与することがないの
で、設計パターンのデータ量が増加することなく、マス
ク描画データの作製で時間を短縮し、半導体装置の開発
期間を短縮することができる。
【００５４】
【発明の効果】以上説明したように本発明によれば、金
属配線とヴィアコンタクトの接触不良が少なく、且つ、
集積度の高い半導体装置、その設計方法、及びその設計
プログラムを格納したコンピュータ読み取り可能な記録
媒体を提供することができる。
属配線とヴィアコンタクトの接触不良が少なく、且つ、
集積度の高い半導体装置、その設計方法、及びその設計
プログラムを格納したコンピュータ読み取り可能な記録
媒体を提供することができる。
【００５５】また本発明によれば、開発期間を短くした
半導体装置、その設計方法、及びその設計プログラムを
格納したコンピュータ読み取り可能な記録媒体を提供す
ることができる。
半導体装置、その設計方法、及びその設計プログラムを
格納したコンピュータ読み取り可能な記録媒体を提供す
ることができる。
【図１】本発明の第１の実施の形態に係わる半導体装置
の金属配線を示す平面図である。
の金属配線を示す平面図である。
【図２】図１の設計グリッドＶ２に沿った断面図であ
る。
る。
【図３】図３（ａ）は、図１の設計グリッドＨ３に沿っ
た断面図であり、図３（ｂ）は、図１の設計グリッドＨ
１に沿った断面図である。
た断面図であり、図３（ｂ）は、図１の設計グリッドＨ
１に沿った断面図である。
【図４】本発明の第１の実施の形態に係わる半導体装置
の設計方法を示す平面図である。
の設計方法を示す平面図である。
【図５】図４の設計グリッドＶ２に沿った断面図であ
る。
る。
【図６】図６（ａ）は、図４の設計グリッドＨ３に沿っ
た断面図であり、図６（ｂ）は、図４の設計グリッドＨ
１に沿った断面図である。
た断面図であり、図６（ｂ）は、図４の設計グリッドＨ
１に沿った断面図である。
【図７】本発明の第１の実施の形態に係わる半導体装置
の設計方法を実現するコンピュータシステムの概観を示
す鳥瞰図である。
の設計方法を実現するコンピュータシステムの概観を示
す鳥瞰図である。
【図８】本発明の第２の実施の形態に係わる半導体装置
の金属配線を示す平面図である。
の金属配線を示す平面図である。
【図９】図８の設計グリッドＶ２に沿った断面図であ
る。
る。
【図１０】図１０（ａ）は、図８の設計グリッドＨ３に
沿った断面図であり、図１０（ｂ）は、図８の設計グリ
ッドＨ１に沿った断面図である。
沿った断面図であり、図１０（ｂ）は、図８の設計グリ
ッドＨ１に沿った断面図である。
【図１１】従来技術に係わる金属配線の設計パターンを
示す平面図である。
示す平面図である。
【図１２】図１１に従って製造された金属配線パターン
を示す平面図である。
を示す平面図である。
【図１３】図１２の設計グリッドＶ２に沿った断面図で
ある。
ある。
【図１４】ヴィアコンタクト周辺全体にカバレッジが形
成された金属配線を示す平面図である。
成された金属配線を示す平面図である。
１ 第１のＮ層ヴィアコンタクト ２ 第２のＮ層ヴィアコンタクト ３ 第１のＮ＋１層主配線 ４ 第２のＮ＋１層主配線 ５ 第１のＮ層主配線 ６ 第２のＮ層主配線 ７、１５ 第１のＮ層カバレッジ配線 ８、１６ 第１のＮ＋１層カバレッジ配線 ９、１７ 第２のＮ層カバレッジ配線 １０、１８ 第２のＮ＋１層カバレッジ配線 １１ 第１のＮ層カバレッジ領域 １２ 第１のＮ＋１層カバレッジ領域 １３ 第２のＮ層カバレッジ領域 １４ 第２のＮ＋１層カバレッジ領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 清 俊和 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5B046 AA08 BA06 CA04 DA02 FA12 5F033 MM21 UU04 XX09 5F064 EE02 EE08 EE20 EE26 EE27 HH06
Claims (6)
- 【請求項１】 ヴィアコンタクトと、終端において前記
ヴィアコンタクトに接続する主配線とを有する半導体装
置において、 前記主配線の配線方向に対して平行な方向にのみ該主配
線の終端に続けて前記ヴィアコンタクトから張り出して
配置された、線幅が該主配線と同じあるいは該主配線よ
り狭いカバレッジ配線をさらに有することを特徴とする
半導体装置。 - 【請求項２】 ヴィアコンタクトと、終端において前記
ヴィアコンタクトに接続する主配線とを有する半導体装
置において、 前記主配線の配線方向に対して垂直な方向にのみ該主配
線の終端に続けて前記ヴィアコンタクトから張り出して
配置された、線幅が該主配線と同じあるいは該主配線よ
り狭いカバレッジ配線をさらに有することを特徴とする
半導体装置。 - 【請求項３】 自動配置ツールを用いて、機能ブロック
あるいは素子をチップ上に配置するステップと、 自動配線ツールを用いて、Ｎ＋１配線層とＮ配線層の主
配線と、該Ｎ＋１配線層と該Ｎ配線層間を電気的に接続
するＮ層ヴィアコンタクトを配置して、前記機能ブロッ
クあるいは素子間を接続する金属配線を形成するステッ
プとを有するＸ層配線構造からなる半導体装置の設計方
法において、 前記Ｎ層ヴィアコンタクトは、 前記Ｎ層ヴィアコンタクトの上及び前記Ｎ＋１配線層の
配線方向に対して０度方向及び１８０度方向にのみ該Ｎ
層ヴィアコンタクトから張り出して配置された、線幅が
前記主配線と同じあるいは該主配線よりも狭いＮ＋１層
カバレッジ領域と、 前記Ｎ層ヴィアコンタクト下及び前記Ｎ配線層の配線方
向に対して０度方向及び１８０度方向にのみ該Ｎ層ヴィ
アコンタクトから張り出して配置された、線幅が前記主
配線と同じあるいは該主配線よりも狭いＮ層カバレッジ
領域とを含むことを特徴とする半導体装置の設計方法。 - 【請求項４】 自動配置ツールを用いて、機能ブロック
あるいは素子をチップ上に配置するステップと、 自動配線ツールを用いて、Ｎ＋１配線層とＮ配線層の主
配線と、該Ｎ＋１配線層と該Ｎ配線層間を電気的に接続
するＮ層ヴィアコンタクトを配置して、前記機能ブロッ
クあるいは素子間を接続する金属配線を形成するステッ
プとを有するＸ層配線構造からなる半導体装置の設計方
法において、 前記Ｎ層ヴィアコンタクトは、 前記Ｎ層ヴィアコンタクトの上及び前記Ｎ＋１配線層の
配線方向に対して９０度方向及び２７０度方向にのみ該
Ｎ層ヴィアコンタクトから張り出して配置された、線幅
が前記主配線と同じあるいは該主配線よりも狭いＮ＋１
層カバレッジ領域と、 前記Ｎ層ヴィアコンタクト下及び前記Ｎ配線層の配線方
向に対して９０度方向及び２７０度方向にのみ該Ｎ層ヴ
ィアコンタクトから張り出して配置された、線幅が前記
主配線と同じあるいは該主配線よりも狭いＮ層カバレッ
ジ領域とを含むことを特徴とする半導体装置の設計方
法。 - 【請求項５】 自動配置ツールを用いて、機能ブロック
あるいは素子をチップ上に配置するステップと、 自動配線ツールを用いて、Ｎ＋１配線層とＮ配線層の主
配線と、該Ｎ＋１配線層と該Ｎ配線層間を電気的に接続
するＮ層ヴィアコンタクトを配置して、前記機能ブロッ
クあるいは素子間を接続する金属配線を形成するステッ
プとを有するＸ層配線構造からなる半導体装置の設計プ
ログラムにおいて、 前記Ｎ層ヴィアコンタクトは、 前記Ｎ層ヴィアコンタクトの上及び前記Ｎ＋１配線層の
配線方向に対して０度方向及び１８０度方向にのみ該Ｎ
層ヴィアコンタクトから張り出して配置された、線幅が
前記主配線と同じあるいは該主配線よりも狭いＮ＋１層
カバレッジ領域と、 前記Ｎ層ヴィアコンタクト下及び前記Ｎ配線層の配線方
向に対して０度方向及び１８０度方向にのみ該Ｎ層ヴィ
アコンタクトから張り出して配置された、線幅が前記主
配線と同じあるいは該主配線よりも狭いＮ層カバレッジ
領域とを含むことを特徴とする半導体装置の設計プログ
ラムを格納したコンピュータ読み取り可能な記録媒体。 - 【請求項６】 自動配置ツールを用いて、機能ブロック
あるいは素子をチップ上に配置するステップと、 自動配線ツールを用いて、Ｎ＋１配線層とＮ配線層の主
配線と、該Ｎ＋１配線層と該Ｎ配線層間を電気的に接続
するＮ層ヴィアコンタクトを配置して、前記機能ブロッ
クあるいは素子間を接続する金属配線を形成するステッ
プとを有するＸ層配線構造からなる半導体装置の設計プ
ログラムにおいて、 前記Ｎ層ヴィアコンタクトは、 前記Ｎ層ヴィアコンタクトの上及び前記Ｎ＋１配線層の
配線方向に対して９０度方向及び２７０度方向にのみ該
Ｎ層ヴィアコンタクトから張り出して配置された、線幅
が前記主配線と同じあるいは該主配線よりも狭いＮ＋１
層カバレッジ領域と、 前記Ｎ層ヴィアコンタクト下及び前記Ｎ配線層の配線方
向に対して９０度方向及び２７０度方向にのみ該Ｎ層ヴ
ィアコンタクトから張り出して配置された、線幅が前記
主配線と同じあるいは該主配線よりも狭いＮ層カバレッ
ジ領域とを含むことを特徴とする半導体装置の設計プロ
グラムを格納したコンピュータ読み取り可能な記録媒
体。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25797999A JP4008629B2 (ja) | 1999-09-10 | 1999-09-10 | 半導体装置、その設計方法、及びその設計プログラムを格納したコンピュータ読み取り可能な記録媒体 |
| TW092217566U TW576544U (en) | 1999-09-10 | 2000-09-05 | Semiconductor device |
| TW092113344A TWI223322B (en) | 1999-09-10 | 2000-09-05 | Design method of semiconductor device and recording medium for storing its design program |
| US09/658,452 US6753611B1 (en) | 1999-09-10 | 2000-09-08 | Semiconductor device, designing method thereof, and recording medium storing semiconductor designing program |
| KR10-2000-0053998A KR100384805B1 (ko) | 1999-09-10 | 2000-09-14 | 반도체 장치, 그 설계 방법, 및 그 설계 프로그램을저장한 기록 매체 |
| US10/675,957 US6826742B2 (en) | 1999-09-10 | 2003-10-02 | Semiconductor device, designing method thereof, and recording medium storing semiconductor designing program |
| US10/968,925 US7444614B2 (en) | 1999-09-10 | 2004-10-21 | Computer-readable recording medium storing semiconductor designing program for improving both integration and connection of via-contact and metal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25797999A JP4008629B2 (ja) | 1999-09-10 | 1999-09-10 | 半導体装置、その設計方法、及びその設計プログラムを格納したコンピュータ読み取り可能な記録媒体 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001085614A true JP2001085614A (ja) | 2001-03-30 |
| JP4008629B2 JP4008629B2 (ja) | 2007-11-14 |
Family
ID=17313872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25797999A Expired - Fee Related JP4008629B2 (ja) | 1999-09-10 | 1999-09-10 | 半導体装置、その設計方法、及びその設計プログラムを格納したコンピュータ読み取り可能な記録媒体 |
Country Status (4)
| Country | Link |
|---|---|
| US (3) | US6753611B1 (ja) |
| JP (1) | JP4008629B2 (ja) |
| KR (1) | KR100384805B1 (ja) |
| TW (2) | TW576544U (ja) |
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- 2000-09-05 TW TW092217566U patent/TW576544U/zh not_active IP Right Cessation
- 2000-09-05 TW TW092113344A patent/TWI223322B/zh not_active IP Right Cessation
- 2000-09-08 US US09/658,452 patent/US6753611B1/en not_active Expired - Lifetime
- 2000-09-14 KR KR10-2000-0053998A patent/KR100384805B1/ko active IP Right Grant
-
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- 2003-10-02 US US10/675,957 patent/US6826742B2/en not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| US20060012050A1 (en) | 2006-01-19 |
| US6753611B1 (en) | 2004-06-22 |
| US20040065907A1 (en) | 2004-04-08 |
| TW576544U (en) | 2004-02-11 |
| KR20010030379A (ko) | 2001-04-16 |
| TW200304667A (en) | 2003-10-01 |
| US7444614B2 (en) | 2008-10-28 |
| TWI223322B (en) | 2004-11-01 |
| JP4008629B2 (ja) | 2007-11-14 |
| US6826742B2 (en) | 2004-11-30 |
| KR100384805B1 (ko) | 2003-05-22 |
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Legal Events
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| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R151 | Written notification of patent or utility model registration |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
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