JP2798049B2 - 半導体装置 - Google Patents
半導体装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、複数の層に形成さ
れた配線を該層が挟む層間絶縁膜を貫通し前記層間の前
記配線を種々の間隔を置いて互に接続する複数のプラグ
を具備する半導体装置に関する。
れた配線を該層が挟む層間絶縁膜を貫通し前記層間の前
記配線を種々の間隔を置いて互に接続する複数のプラグ
を具備する半導体装置に関する。
【０００２】
【従来の技術】図５は第１層配線と第２層配線を抽出し
て平面上に示す図である。従来、半導体装置において第
１層配線と第２層配線との接続は、図５に示すように、
第１層と第２層との間の層間絶縁膜（図示せず）を貫通
し第１層配線４と第２層配線５と接続するために層間絶
縁膜を貫通するスルーホールを埋めるプラグ３を設ける
ことでなされていた。そして、接続をより確実なものに
するために、このプラグ３と接続する配線部分にプラグ
３を囲むようにより広い面積の接続部６をそれぞれの配
線に設けていた。
て平面上に示す図である。従来、半導体装置において第
１層配線と第２層配線との接続は、図５に示すように、
第１層と第２層との間の層間絶縁膜（図示せず）を貫通
し第１層配線４と第２層配線５と接続するために層間絶
縁膜を貫通するスルーホールを埋めるプラグ３を設ける
ことでなされていた。そして、接続をより確実なものに
するために、このプラグ３と接続する配線部分にプラグ
３を囲むようにより広い面積の接続部６をそれぞれの配
線に設けていた。
【０００３】この配線の接続部６の面積を広くする目的
としては、ホトレジスト工程における目はずれやプラグ
を埋め込むビアホールおよび配線におけるずれなどを避
けるためである。もし、この配線とビアホールとにずれ
が生じると、Ａｌ配線におけるステップカバレッジ不良
や配線形成におけるエッチングによるビアホール底への
ダメージで生ずる導通不良などの品質上の問題を起すこ
とになる。
としては、ホトレジスト工程における目はずれやプラグ
を埋め込むビアホールおよび配線におけるずれなどを避
けるためである。もし、この配線とビアホールとにずれ
が生じると、Ａｌ配線におけるステップカバレッジ不良
や配線形成におけるエッチングによるビアホール底への
ダメージで生ずる導通不良などの品質上の問題を起すこ
とになる。
【０００４】図６は半導体基板の一部を抽出してその断
面を示す図、図７は図６を平面的に示す図である。しか
しながら、プラグと接続する配線部分を大きくすること
は集積度の向上を阻むものとして問題があった。そこ
で、上述したエッチングによるビアホール底へのダメー
ジを避けるのにタングステンの埋め込みによるプラグの
形成を採用するに至った。
面を示す図、図７は図６を平面的に示す図である。しか
しながら、プラグと接続する配線部分を大きくすること
は集積度の向上を阻むものとして問題があった。そこ
で、上述したエッチングによるビアホール底へのダメー
ジを避けるのにタングステンの埋め込みによるプラグの
形成を採用するに至った。
【０００５】この半導体装置の構造は、図６に示すよう
に、第１層配線４と第２層配線５との接続するために、
層間絶縁膜９のビアホールをチタニウム合金８を介して
タングステン７を埋め込みプラグを形成したことであ
る。このように、プラグをタングステンで形成すれば、
配線のエッチングの際にタングステンのプラグがバリア
として働きダメージによる導通不良が無くなる。従っ
て、図７に示すように、プラグ３と接続する第１層配線
４および第２層配線５の部分を広げる必要が無くなっ
た。
に、第１層配線４と第２層配線５との接続するために、
層間絶縁膜９のビアホールをチタニウム合金８を介して
タングステン７を埋め込みプラグを形成したことであ
る。このように、プラグをタングステンで形成すれば、
配線のエッチングの際にタングステンのプラグがバリア
として働きダメージによる導通不良が無くなる。従っ
て、図７に示すように、プラグ３と接続する第１層配線
４および第２層配線５の部分を広げる必要が無くなっ
た。
【０００６】このように、タングステンプラグを接続に
利用して配線の間隔を狭くし高集積化を図った半導体装
置の例としてＩＥＤＭ，１９８７，ｐ２０９〜ｐ２１２
に開示されている。
利用して配線の間隔を狭くし高集積化を図った半導体装
置の例としてＩＥＤＭ，１９８７，ｐ２０９〜ｐ２１２
に開示されている。
【０００７】
【発明が解決しようとする課題】しかしながら周知のよ
うに、タングステンプラグと接触しているアルミニュー
ム（以下Ａｌと記す）配線部分との間に直流電流が流れ
ることによりＡｌ原子が流出するという所謂エレクトロ
マイグレーション（以下ＥＭと記す）現象が起きる。そ
して、Ａｌ原子が流出した配線部分にはやがてはボイド
が発生し断線に至るという問題がある。
うに、タングステンプラグと接触しているアルミニュー
ム（以下Ａｌと記す）配線部分との間に直流電流が流れ
ることによりＡｌ原子が流出するという所謂エレクトロ
マイグレーション（以下ＥＭと記す）現象が起きる。そ
して、Ａｌ原子が流出した配線部分にはやがてはボイド
が発生し断線に至るという問題がある。
【０００８】また、１９９４年、春季応用物理学会予稿
集ｐ６２８の２８Ｐ一ＺＨ一１０に、タングステンプラ
グの間隔が変るとＥＭ寿命が変化することが開示されて
いる。そして、間隔の短かいタングステンプラグに比べ
間隔の長いタングステンプラグのＥＭ寿命が短いことも
記載されている。
集ｐ６２８の２８Ｐ一ＺＨ一１０に、タングステンプラ
グの間隔が変るとＥＭ寿命が変化することが開示されて
いる。そして、間隔の短かいタングステンプラグに比べ
間隔の長いタングステンプラグのＥＭ寿命が短いことも
記載されている。
【０００９】この理由は、ＥＭによりタングステンプラ
グからＡｌ配線に電子が流出するところでＡｌ原子が移
動し、Ａｌ配線からタングステンプラグに流入するとこ
ろでＡｌ原子が蓄積する。ここで、タングステンプラグ
の間隔が短いときは、Ａｌの蓄積による応力勾配がスパ
ンが短い故急となりその応力によってＡｌ原子が押し戻
されＡｌ原子の移動を阻害する。一方、タングステンプ
ラグの間隔が長い場合は、スパンが長くなることにより
応力勾配が緩やかになりＡｌ原子を押し戻す力が無くＡ
ｌ原子の移動を阻止することができない。従って、間隔
の広い場合は、短い場合に比べＡｌ原子の消失は起り易
くそれだけＥＭ寿命が短かくなる。
グからＡｌ配線に電子が流出するところでＡｌ原子が移
動し、Ａｌ配線からタングステンプラグに流入するとこ
ろでＡｌ原子が蓄積する。ここで、タングステンプラグ
の間隔が短いときは、Ａｌの蓄積による応力勾配がスパ
ンが短い故急となりその応力によってＡｌ原子が押し戻
されＡｌ原子の移動を阻害する。一方、タングステンプ
ラグの間隔が長い場合は、スパンが長くなることにより
応力勾配が緩やかになりＡｌ原子を押し戻す力が無くＡ
ｌ原子の移動を阻止することができない。従って、間隔
の広い場合は、短い場合に比べＡｌ原子の消失は起り易
くそれだけＥＭ寿命が短かくなる。
【００１０】従来、多層配線をもつ半導体装置では、上
下の層の配線の接続には上述したタングステンプラグで
行なわれていた。そして、このプラグは半導体チップの
配線層上に複数個散在しているものの、これらプラグの
位置は、配線抵抗を小さくすることと半導体素子形成領
域を避けなればならいというレイアウト上の制限があっ
た。従って、これらプラグの位置間隔は一定でなく、短
い間隔や長い間隔に配置されたプラグが入り混ってい
た。従って、上述した問題を考えると、このような半導
体装置のＥＭ寿命は、間隔の広いプラグにおけるＡｌ配
線のＥＭ寿命で決まってしまい短い寿命となる問題があ
る。
下の層の配線の接続には上述したタングステンプラグで
行なわれていた。そして、このプラグは半導体チップの
配線層上に複数個散在しているものの、これらプラグの
位置は、配線抵抗を小さくすることと半導体素子形成領
域を避けなればならいというレイアウト上の制限があっ
た。従って、これらプラグの位置間隔は一定でなく、短
い間隔や長い間隔に配置されたプラグが入り混ってい
た。従って、上述した問題を考えると、このような半導
体装置のＥＭ寿命は、間隔の広いプラグにおけるＡｌ配
線のＥＭ寿命で決まってしまい短い寿命となる問題があ
る。
【００１１】従って、本発明の目的は、配線におけるＥ
Ｍ寿命の長い半導体装置を提供することである。
Ｍ寿命の長い半導体装置を提供することである。
【００１２】
【課題を解決するための手段】本発明の特徴は、少なく
とも二層の配線層に形成されたアルミニウムの配線を該
配線層に挟まれ介在する層間絶縁膜を貫通し前記配線を
互に接続するとともに前記配線層上に種々の間隔を置い
て配設される複数のタングステンのプラグを具備する半
導体装置において、前記間隔が所定の間隔より広く該配
線を接続する前記プラグの前記配線との重なり接続する
部分の他に前記配線が前記プラグよりはみ出す余剰部分
を有し、前記間隔が前記所定の間隔より狭い前記プラグ
と接続する該配線が該プラグからはみ出さない半導体装
置である。また、前記余剰部分が前記配線の伸びる方向
にあることが望ましい。
とも二層の配線層に形成されたアルミニウムの配線を該
配線層に挟まれ介在する層間絶縁膜を貫通し前記配線を
互に接続するとともに前記配線層上に種々の間隔を置い
て配設される複数のタングステンのプラグを具備する半
導体装置において、前記間隔が所定の間隔より広く該配
線を接続する前記プラグの前記配線との重なり接続する
部分の他に前記配線が前記プラグよりはみ出す余剰部分
を有し、前記間隔が前記所定の間隔より狭い前記プラグ
と接続する該配線が該プラグからはみ出さない半導体装
置である。また、前記余剰部分が前記配線の伸びる方向
にあることが望ましい。
【００１３】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００１４】図１は本発明の一実施の形態の半導体装置
における配線経路を抽出して示す図である。この半導体
装置は、上下の配線層にある配線経路において、図１に
示すように、隣接するプラグ３の間隔が所定の間隔Ｌ1
より長い間隔Ｌ2 のプラグ３ａと第１層配線４ａおよび
第２層配線５ｂと重なり接続する部分よりはみ出る余裕
部分１を第１層配線４ａと第２層配線５ｂとに設けるこ
とである。
における配線経路を抽出して示す図である。この半導体
装置は、上下の配線層にある配線経路において、図１に
示すように、隣接するプラグ３の間隔が所定の間隔Ｌ1
より長い間隔Ｌ2 のプラグ３ａと第１層配線４ａおよび
第２層配線５ｂと重なり接続する部分よりはみ出る余裕
部分１を第１層配線４ａと第２層配線５ｂとに設けるこ
とである。
【００１５】このようにプラグ３ａと接続する配線部分
にマージンとして余裕部分１を設ければ、電子流に対し
てＡｌ原子が流出しても、この余裕部分１がＡｌ原子の
供給源となりＡｌ原子が流出しても補充されボイドが発
生する時期を送らせる。
にマージンとして余裕部分１を設ければ、電子流に対し
てＡｌ原子が流出しても、この余裕部分１がＡｌ原子の
供給源となりＡｌ原子が流出しても補充されボイドが発
生する時期を送らせる。
【００１６】ちなみに、第１層配線４ａ，４ｂおよび第
２層配線５ａ，５ｂの線幅を０．６ミクロンメータ、プ
ラグ３，３ａの直径を０．６ミクロンメータで、間隔Ｌ
1 を５ミクロンメータ、間隔Ｌ2 を５０ミクロンメータ
とし、余裕部分１を配線の長手方向と線幅方向にそれぞ
れ０．２ミクロンメータ程度広げ形成しＣＭＯＳ構造の
半導体装置を製作した。また、配線の接続部分に余裕部
分１のないサンプルを同様に製作した。
２層配線５ａ，５ｂの線幅を０．６ミクロンメータ、プ
ラグ３，３ａの直径を０．６ミクロンメータで、間隔Ｌ
1 を５ミクロンメータ、間隔Ｌ2 を５０ミクロンメータ
とし、余裕部分１を配線の長手方向と線幅方向にそれぞ
れ０．２ミクロンメータ程度広げ形成しＣＭＯＳ構造の
半導体装置を製作した。また、配線の接続部分に余裕部
分１のないサンプルを同様に製作した。
【００１７】図２は接続部の配線部に余裕部分有り無し
の半導体装置の加速試験結果を示すグラフである。この
二種類の半導体装置のサンプルのＥＭ寿命を推定するた
めに、直流電流を配線経路に流し加速試験を行なったと
ころ、余裕部分１の有る半導体装置の断線不良累積率が
余裕部分の無いものに対し１／２以下であった。このこ
とはＥＭ寿命を２倍以上伸ばすことができると言える。
の半導体装置の加速試験結果を示すグラフである。この
二種類の半導体装置のサンプルのＥＭ寿命を推定するた
めに、直流電流を配線経路に流し加速試験を行なったと
ころ、余裕部分１の有る半導体装置の断線不良累積率が
余裕部分の無いものに対し１／２以下であった。このこ
とはＥＭ寿命を２倍以上伸ばすことができると言える。
【００１８】図３は図１の半導体装置における配線経路
の変形例を説明するための配線経路の半分を抽出して示
す図である。この半導体装置における間隔Ｌ2 広いプラ
グ３ａに対応する第１層配線４ａと第２層配線５ｂの接
続部の余裕部分２を配線の伸びる方向に大くはみ出すよ
うに形成したことである。前述の実施の形態のように接
続部の周囲にはみ出すように形成するのではなく、集積
度を考慮しレイアウト上許るす限り配線方向に伸ばした
ことである。
の変形例を説明するための配線経路の半分を抽出して示
す図である。この半導体装置における間隔Ｌ2 広いプラ
グ３ａに対応する第１層配線４ａと第２層配線５ｂの接
続部の余裕部分２を配線の伸びる方向に大くはみ出すよ
うに形成したことである。前述の実施の形態のように接
続部の周囲にはみ出すように形成するのではなく、集積
度を考慮しレイアウト上許るす限り配線方向に伸ばした
ことである。
【００１９】例えば、この半導体装置の配線経路を上述
した所元寸法で製作したとすると、余裕部分２の長さは
０．６ミクロンとすると、余裕部分２の無いときに比べ
１．５倍程度ＥＭ寿命を伸ばすことができる。
した所元寸法で製作したとすると、余裕部分２の長さは
０．６ミクロンとすると、余裕部分２の無いときに比べ
１．５倍程度ＥＭ寿命を伸ばすことができる。
【００２０】図４は図３の配線経路を応用した他の配線
経路を示す図である。前述の余裕部分を配線方向に伸ば
す適用例としては、図４に示すように、回路機能ブロッ
ク１０から導出される第２層配線５ｃと交差する第１層
配線４ｃにおけるプラグ３ａの場合がある。この場合
は、レイアウト上の制限がないので配線方向に余裕部分
２をより長く伸ばすことができるので有利である。
経路を示す図である。前述の余裕部分を配線方向に伸ば
す適用例としては、図４に示すように、回路機能ブロッ
ク１０から導出される第２層配線５ｃと交差する第１層
配線４ｃにおけるプラグ３ａの場合がある。この場合
は、レイアウト上の制限がないので配線方向に余裕部分
２をより長く伸ばすことができるので有利である。
【００２１】このように、プラグと接続する配線部分に
余剰面積部を設ければ、余剰部分がＡｌ原子の供給源と
なり、それだげＥＭ寿命が長くなる。特に半導体チップ
のサイズが小さい場合は、半導体チップの電極パッドに
近いプラグに対応する配線部分のみ余裕部分を設ければ
良く、配線の高密度化を妨げるものではない。
余剰面積部を設ければ、余剰部分がＡｌ原子の供給源と
なり、それだげＥＭ寿命が長くなる。特に半導体チップ
のサイズが小さい場合は、半導体チップの電極パッドに
近いプラグに対応する配線部分のみ余裕部分を設ければ
良く、配線の高密度化を妨げるものではない。
【００２２】
【発明の効果】以上説明したように本発明は、長い間隔
で配線と接続するプラグと配線との界面より大きい面積
の余裕部分を配線部分に設けることによって、ＥＭ現象
によって流出するＡｌ原子の補充する供給源となるの
で、半導体装置の全てのプラグ接続のＥＭ寿命の欣一が
図れより長いＥＭ寿命が得られるという効果がある。ま
た、余裕部分を配線の伸びる方向に設けることにより、
配線の高密度化を阻害するものではない。
で配線と接続するプラグと配線との界面より大きい面積
の余裕部分を配線部分に設けることによって、ＥＭ現象
によって流出するＡｌ原子の補充する供給源となるの
で、半導体装置の全てのプラグ接続のＥＭ寿命の欣一が
図れより長いＥＭ寿命が得られるという効果がある。ま
た、余裕部分を配線の伸びる方向に設けることにより、
配線の高密度化を阻害するものではない。
【図１】本発明の一実施の形態の半導体装置における配
線経路を抽出して示す図である。
線経路を抽出して示す図である。
【図２】接続部の配線部に余裕部分有り無しの半導体装
置の加速試験結果を示すグラフである。
置の加速試験結果を示すグラフである。
【図３】図１の半導体装置における配線経路の変形例を
説明するための配線経路の半分を抽出して示す図であ
る。
説明するための配線経路の半分を抽出して示す図であ
る。
【図４】図３の配線経路を応用した他の配線経路を示す
図である。
図である。
【図５】第１層配線と第２層配線を抽出して平面上に示
す図である。
す図である。
【図６】半導体基板の一部を抽出してその断面を示す図
である。
である。
【図７】図６を平面的に示す図である。
１，２ 余裕部分 ３，３ａ プラグ ４，４ａ，４ｂ，４ｃ 第１層配線 ５，５ａ，５ｂ，５ｃ 第２層配線 ６ 接続部 ７ タングステン ８ チタニューム合金 ９ 層間絶縁膜 １０ 回路機能ブロック
Claims (2)
- 【請求項１】 少なくとも二層の配線層に形成されたア
ルミニウムの配線を該配線層に挟まれ介在する層間絶縁
膜を貫通し前記配線を互に接続するとともに前記配線層
上に種々の間隔を置いて配設される複数のタングステン
のプラグを具備する半導体装置において、前記間隔が所
定の間隔より広く該配線を接続する前記プラグの前記配
線との重なり接続する部分の他に前記配線が前記プラグ
よりはみ出す余剰部分を有し、前記間隔が前記所定の間
隔より狭い前記プラグと接続する該配線が該プラグから
はみ出さないことを特徴とする半導体装置。 - 【請求項２】 前記余剰部分が前記配線の伸びる方向に
あることを特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7484796A JP2798049B2 (ja) | 1996-03-28 | 1996-03-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7484796A JP2798049B2 (ja) | 1996-03-28 | 1996-03-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09266249A JPH09266249A (ja) | 1997-10-07 |
| JP2798049B2 true JP2798049B2 (ja) | 1998-09-17 |
Family
ID=13559127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7484796A Expired - Fee Related JP2798049B2 (ja) | 1996-03-28 | 1996-03-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2798049B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4008629B2 (ja) | 1999-09-10 | 2007-11-14 | 株式会社東芝 | 半導体装置、その設計方法、及びその設計プログラムを格納したコンピュータ読み取り可能な記録媒体 |
| JP2003332429A (ja) | 2002-05-09 | 2003-11-21 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
| JP2010187005A (ja) * | 2010-03-30 | 2010-08-26 | Fujitsu Semiconductor Ltd | 複数の配線層を有する半導体回路の端子層設定に用いられる端子延長用コンポーネント |
-
1996
- 1996-03-28 JP JP7484796A patent/JP2798049B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09266249A (ja) | 1997-10-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980602 |
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