KR100290477B1 - 반도체 소자의 금속 배선 구조 및 그 형성 방법 - Google Patents

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Abstract

본 발명은 다층 금속 배선 구조를 갖는 반도체 소자의 제조시 금속 층간 절연막의 평탄화를 향상시키면서, 소자 동작시 열적 안정화 및 열의 외부 발산을 용이하게 할 수 있는 반도체 소자의 금속 배선 구조 및 그 형성 방법에 관한 것으로, 금속 배선 형성시 패턴이 형성되지 않는 빈 영역의 공간에 하나 또는 복수개의 더미 패턴(dummy pattern)을 삽입한다. 더미 패턴은 금속 층간 절연막의 평탄화를 개선시켜 후속 사진 공정을 용이하게 할뿐만 아니라, 소자 동작시 금속 배선에서 발생되는 열의 발산(dissipation) 경로가 되어 금속 배선의 전자 이동(electro-migration) 특성을 향상시킬 수 있어 다층 금속 배선 구조를 갖는 반도체 소자의 고집적화 및 축소화를 실현할 수 있다.

Description

반도체 소자의 금속 배선 구조 및 그 형성 방법
본 발명은 반도체 소자의 금속 배선 구조 및 그 형성 방법에 관한 것으로, 특히 다층 금속 배선 구조를 갖는 반도체 소자의 제조시 금속 층간 절연막의 평탄화를 향상시키면서, 소자 동작시 열적 안정화 및 열의 외부 발산을 용이하게 할 수 있는 반도체 소자의 금속 배선 구조 및 그 형성 방법에 관한 것이다.
도 1 내지 도 3은 종래 반도체 소자의 금속 배선 구조 및 그 형성 방법을 설명하기 위한 도면으로, 각 도면의 (a)는 소자의 평면도이고, 각 도면의 (b)는 각 도면 (a)의 b-b선을 따라 절취한 소자의 단면도이다.
도 1(a) 및 도 1(b)를 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 구조의 기판(11)상에 층간 절연막(12)이 형성되고, 사진 공정 및 패터닝 공정으로 층간 절연막(12)상에 다수의 제 1 금속 배선(13)이 형성된다.
제 1 금속 배선(13)은 설계 룰(design rule)에 따라 일정 선폭 및 선간 거리를 갖는데, 도 1(a)에 도시된 바와 같이, 밀집 지역(D)과 공간 지역(S)이 존재하게 된다.
도 2(a) 및 도 2(b)를 참조하면, 제 1 금속 배선(13)을 포함한 전체 구조상에 제 1 금속 층간 절연막(14)이 형성된다. 사진 공정 및 패터닝 공정으로 제 1 금속 층간 절연막(14)상에 다수의 제 2 금속 배선(15)이 형성된다.
제 2 금속 배선(15)은 설계 룰에 따라 일정 선폭 및 선간 거리를 갖는데, 도 2(a)에 도시된 바와 같이, 밀집 지역(D)과 공간 지역(S)이 존재하게 된다.
상기에서, 제 1 금속 층간 절연막(14)은 표면 평탄화를 위해 갭 필링(gap filling) 특성이 우수한 스핀-온-글라스(SOG)막을 함유시켜 형성하거나, 고밀도 플라즈마 산화막 또는 일반적인 플라즈마 산화막을 두껍게 단일 혹은 다층의 형태로 증착한 뒤, 화학적 기계적 연마법으로 평탄화시켜 형성하거나, 고밀도 플라즈마 산화막 또는 일반적인 플라즈마 산화막을 두껍게 단일 혹은 다층의 형태로 증착한 뒤, 후속으로 스핀-온-글라스막을 평탄화를 위해 적용하였다가 화학적 기계적 연마법으로 평탄화시켜 형성한다. 그러나, 일반적으로 스핀-온-글라스막은 약 10㎛이하의 갭을 갖는 부분에서는 갭 필링 특성이 유지되어 표면 평탄화에 기여하지만, 10㎛이상의 갭을 갖는 부분에서는 갭 필링 특성이 저하되어 표면 평탄화에 기여하지 못하는 단점이 있고, 또한 화학적 기계적 연마법은 칩 전체에 대한 평탄화 특성은 매우 우수하나, 하부에 패턴이 없는 부분에서는 디싱(dishing) 현상이 발생하는 단점이 있다. 따라서, 제 1 금속 층간 절연막(14)의 표면 평탄화를 위해 스핀-온-글라스(SOG)를 사용하거나 화학적 기계적 연마법(CMP)을 적용하더라도, 제 1 금속 층간 절연막(14) 하부에 이미 형성되어 있는 제 1 금속 배선(13)의 밀도 차이에 의해 완전한 표면 평탄화를 실현할 수 없다. 즉, 제 1 금속 층간 절연막(14)은 표면 평탄화 공정 이후에도 밀집 지역(D)보다 공간 지역(S)의 단차가 낮게된다.
도 3(a) 및 도 3(b)를 참조하면, 제 2 금속 배선(15)을 포함한 전체 구조상에 제 2 금속 층간 절연막(16)이 형성된다. 사진 공정 및 패터닝 공정으로 제 2 금속 층간 절연막(16)상에 다수의 제 3 금속 배선(17)이 형성된다.
상기에서, 제 2 금속 층간 절연막(16)은, 제 1 금속 층간 절연막(14)과 마찬가지로, 표면 평탄화를 위해 스핀-온-글라스(SOG)를 사용하거나 화학적 기계적 연마법(CMP)을 적용하여 형성된다. 제 2 금속 층간 절연막(16)은 하부에 이미 형성되어 있는 제 2 금속 배선(15)의 밀도 차이에 의해 표면 평탄화 공정 이후에도 밀집 지역(D)보다 공간 지역(S)의 단차가 낮게되며, 제 2 금속 배선(15)의 공간 지역(S)이 제 1 금속 배선(13)의 공간 지역(S)과 겹치게 될 경우 제 2 금속 배선(15)의 밀집 지역(D)과 공간 지역(S)간의 단차는 더욱 심화된다. 이와 같이 완전한 평탄화가 이루어지지 않은 상태에서 제 3 금속 배선(17)을 형성하기 위한 사진 공정을 진행하게 되면, 밀집 지역(D)에서는 초점 심도(depth of focus; DOF)가 맞아 제 3 금속 배선(17)이 정상적인 선폭의 패턴으로 형성되고, 공간 지역(S)에서는 초점 심도가 맞지 않아 제 3 금속 배선(17)이 불량 패턴(17A)으로 형성된다. 이러한 불량 패턴(17A)은 정상적인 선폭보다 작아지거나 심할 경우 단선의 형태를 이룬다.
상술한 바와 같이, 금속 층간 절연막의 표면 평탄화를 위해, 스핀-온-글라스(SOG)를 사용하거나, 화학적 기계적 연마법(CMP)을 적용하고 있으나, 금속 층간 절연막 하부에 이미 형성되어 있는 하부 금속 패턴의 밀도 차이에 의해 완전한 표면 평탄화를 실현할 수 없다. 따라서, 금속 층간 절연막은 표면 평탄화 공정 이후에도 단차가 높은 부분과 낮은 부분이 존재하게 되며, 이러한 단차의 차이로 인하여 사진 공정에서의 분해능에 따른 초점 심도(depth of focus; DOF)의 한계점에서 상부 금속 배선의 선폭이 작아지거나 단선이 되는 문제가 발생된다. 이러한 문제는 금속 배선 구조가 다층화 될수록, 금속 배선의 선폭이 미크론 이하로 될수록 더욱 심화된다. 또한, 반도체 소자의 금속 배선은 그 선폭(line width)이 줄어들수록 소자 동작시에 금속 배선 주위에서의 전류 밀도가 증가되고, 이로 인하여 줄 열(joule heating)이 심화되어 금속 배선에서의 발열량이 증가되며, 금속 배선에서 발생된 열은 금속 배선의 전자 이동에 대한 저항성의 감소를 초래하게 되어 소자의 신뢰성을 저하시키는 문제가 있다. 이와 같은 문제들로 인하여 반도체 소자의 고집적화 및 축소화를 실현하는데 한계가 있다.
따라서, 본 발명은 다층 금속 배선 구조를 갖는 반도체 소자의 제조시 금속 층간 절연막의 평탄화를 향상시키면서, 소자 동작시 열적 안정화 및 열의 외부 발산을 용이하게 할 수 있는 반도체 소자의 금속 배선 구조 및 그 형성 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 금속 배선 구조는 반도체 소자를 형성하기 위한 여러 요소가 형성된 구조의 기판 상에 형성된 층간 절연막; 상기 층간 절연막 상에 형성된 제 1 금속 배선; 상기 제 1 금속 배선의 공간 지역에 형성된 제 1 더미 패턴; 상기 제 1 금속 배선 및 상기 제 1 더미 패턴을 덮는 제 1 금속 층간 절연막; 상기 제 1 금속 층간 절연막 상에 형성된 제 2 금속 배선; 상기 제 2 금속 배선의 공간 지역에 형성된 제 2 더미 패턴; 상기 제 2 금속 배선 및 상기 제 2 더미 패턴을 덮는 제 2 금속 층간 절연막; 및 상기 제 2 금속 층간 절연막 상에 형성된 제 3 금속 배선으로 구성된 것을 특징으로 한다.
또한, 본 발명의 목적을 달성하기 위한 금속 배선 형성 방법은 반도체 소자를 형성하기 위한 여러 요소가 형성된 구조의 기판 상에 층간 절연막을 형성하는 단계; 상기 층간 절연막 상에 제 1 금속 배선 및 제 1 더미 패턴을 형성하는 단계; 상기 제 1 금속 배선을 포함한 전체 구조상에 제 1 금속 층간 절연막을 형성하는 단계; 상기 제 1 금속 층간 절연막 상에 제 2 금속 배선 및 제 2 더미 패턴을 형성하는 단계; 상기 제 2 금속 배선을 포함한 전체 구조상에 제 2 금속 층간 절연막을 형성하는 단계; 및 상기 제 2 금속 층간 절연막 상에 제 3 금속 배선을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1 내지 도 3은 종래 반도체 소자의 금속 배선 구조 및 그 형성 방법을 설명하기 위한 도면으로, 각 도면의 (a)는 소자의 평면도이고, 각 도면의 (b)는 각 도면 (a)의 b-b선을 따라 절취한 소자의 단면도.
도 4 내지 도 6은 본 발명의 제 1 실시예에 따른 반도체 소자의 금속 배선 구조 및 그 형성 방법을 설명하기 위한 도면으로, 각 도면의 (a)는 소자의 평면도이고, 각 도면의 (b)는 각 도면 (a)의 b-b선을 따라 절취한 소자의 단면도.
도 7은 본 발명의 제 2 실시예에 따른 반도체 소자의 금속 배선 구조를 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11, 21: 기판 12, 22: 층간 절연막
13, 23: 제 1 금속 배선 14, 24: 제 1 금속 층간 절연막
15, 25: 제 2 금속 배선 16, 26: 제 2 금속 층간 절연막
17, 27: 제 3 금속 배선 17A: 불량 패턴
100, 200: 제 1 및 제 2 더미 패턴 300: 비아 콘택
D: 밀집 지역 S: 공간 지역
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 4 내지 도 6은 본 발명의 제 1 실시예에 따른 반도체 소자의 금속 배선 구조 및 그 형성 방법을 설명하기 위한 도면으로, 각 도면의 (a)는 소자의 평면도이고, 각 도면의 (b)는 각 도면 (a)의 b-b선을 따라 절취한 소자의 단면도이다.
도 4(a) 및 도 4(b)를 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 구조의 기판(21)상에 층간 절연막(22)이 형성되고, 사진 공정 및 패터닝 공정으로 층간 절연막(22)상에 다수의 제 1 금속 배선(23) 및 제 1 더미 패턴(100)이 형성된다.
제 1 금속 배선(23)은 설계 룰에 따라 일정 선폭 및 선간 거리를 갖는데, 도 4(a)에 도시된 바와 같이, 밀집 지역(D)과 공간 지역(S)이 존재하게 된다. 제 1 더미 패턴(100)은 제 1 금속 배선(23)의 공간 지역(S)에 형성된다.
도 5(a) 및 도 5(b)를 참조하면, 제 1 금속 배선(23)을 포함한 전체 구조상에 제 1 금속 층간 절연막(24)이 형성된다. 사진 공정 및 패터닝 공정으로 제 1 금속 층간 절연막(24)상에 다수의 제 2 금속 배선(25) 및 제 2 더미 패턴(200)이 형성된다.
제 2 금속 배선(25)은 설계 룰에 따라 일정 선폭 및 선간 거리를 갖는데, 도 5(a)에 도시된 바와 같이, 밀집 지역(D)과 공간 지역(S)이 존재하게 된다. 제 2 더미 패턴(200)은 제 2 금속 배선(25)의 공간 지역(S)에 형성된다.
상기에서, 제 1 금속 층간 절연막(24)은 표면 평탄화를 위해 갭 필링(gap filling) 특성이 우수한 스핀-온-글라스(SOG)막을 함유시켜 형성하거나, 고밀도 플라즈마 산화막 또는 일반적인 플라즈마 산화막을 두껍게 단일 혹은 다층의 형태로 증착한 뒤, 화학적 기계적 연마법으로 평탄화시켜 형성하거나, 고밀도 플라즈마 산화막 또는 일반적인 플라즈마 산화막을 두껍게 단일 혹은 다층의 형태로 증착한 뒤, 후속으로 스핀-온-글라스막을 평탄화를 위해 적용하였다가 화학적 기계적 연마법으로 평탄화시켜 형성한다. 종래 기술에서 언급한 바와 같이, 일반적으로 스핀-온-글라스막은 약 10㎛이하의 갭을 갖는 부분에서는 갭 필링 특성이 유지되어 표면 평탄화에 기여하지만, 10㎛이상의 갭을 갖는 부분에서는 갭 필링 특성이 저하되어 표면 평탄화에 기여하지 못하는 단점이 있고, 또한 화학적 기계적 연마법은 칩 전체에 대한 평탄화 특성은 매우 우수하나, 하부에 패턴이 없는 부분에서는 디싱(dishing) 현상이 발생하는 단점이 있다. 이러한 단점은 제 1 금속 배선(23) 형성시 제 1 금속 배선(23)의 공간 지역(S)에 제 1 더미 패턴(100)을 삽입하므로 극복되며, 따라서 제 1 금속 층간 절연막(24)은 제 1 금속 배선(23)의 밀집 지역(D)과 공간 지역(S)에 관계없이 완전한 표면 평탄화를 이룬다.
도 6(a) 및 도 6(b)를 참조하면, 제 2 금속 배선(25)을 포함한 전체 구조상에 제 2 금속 층간 절연막(26)이 형성된다. 사진 공정 및 패터닝 공정으로 제 2 금속 층간 절연막(26)상에 다수의 제 3 금속 배선(27)이 형성된다.
상기에서, 제 2 금속 층간 절연막(26)은, 제 1 금속 층간 절연막(24)과 마찬가지로, 표면 평탄화를 위해 스핀-온-글라스(SOG)를 사용하거나 화학적 기계적 연마법(CMP)을 적용하여 형성된다. 제 2 금속 층간 절연막(26)은 하부에 이미 형성되어 있는 제 2 금속 배선(25)의 공간 지역(S)에 제 2 더미 패턴(200)을 삽입하므로써, 제 2 금속 배선(25)의 밀집 지역(D)과 공간 지역(S)에 관계없이 완전한 표면 평탄화를 이룬다. 이와 같이 완전한 평탄화가 이루어진 상태에서 제 3 금속 배선(27)을 형성하기 위한 사진 공정을 진행하게 되면, 모든 지역에서 초점 심도(depth of focus; DOF)가 맞아 제 3 금속 배선(27)은 모든 지역에서 정상적인 선폭의 패턴으로 형성된다.
상기한 본 발명의 제 1 실시예에서, 제 1 및 제 2 더미 패턴(100 및 200) 각각은 제 1 및 제 2 금속 배선(23 및 25) 각각의 공간 지역(S)에서 기하학적인 형태로 하나 또는 복수개 형성되며, 소자 동작시 직접 신호 및 데이터 전송에 이용되지 않는다. 제 1 및 제 2 더미 패턴(100 및 200)은 공정의 용이성을 확보하기 위해, 각 금속 배선(23 및 25) 형성 공정시 동일한 물질로 동시에 정방형 혹은 직사각형 형태로 형성하며, 패턴의 가로, 패턴의 세로 및 패턴간의 간격 각각의 크기를 3 내지 15㎛가 되도록 한다. 제 1 및 제 2 더미 패턴(100 및 200)은 전술한 스핀-온-글라스(SOG)막의 갭 필링 특성 한계를 고려하여 제 1 및 제 2 금속 배선(23 및 25) 각각의 공간 지역(S)의 크기가 10×10㎛ 이상인 부분에 형성하는 것이 바람직하다. 한편, 제 1 및 제 2 더미 패턴(100 및 200)은 본 발명의 제 1 실시예에서 제 1 및 제 2 금속 층간 절연막(24 및 26)의 표면 평탄화에 기여할 뿐만 아니라, 소자 동작시 제 1 및 제 2 금속 배선(23 및 25)에서 발생되는 열의 발산(dissipation) 경로가 되어 금속 배선의 전자 이동(electro-migration) 특성을 향상시킬 수 있다.
도 7은 본 발명의 제 2 실시예에 따른 반도체 소자의 금속 배선 구조를 도시한 단면도이다. 본 발명의 제 2 실시예인 반도체 소자의 금속 배선은, 전술한 본 발명의 제 1 실시예와 동일한 제조 방법으로 형성되되, 제 1 금속 층간 절연막(24) 형성후 제 1 금속 배선(23)의 공간 지역(S)에 형성된 제 1 더미 패턴(100) 부분이 노출되는 비아 홀을 형성하고, 이 비아 홀 부분에 텅스텐(W) 혹은 알루미늄(Al)을 포함한 금속 물질을 채워 비아 콘택(300)을 형성하고, 비아 콘택(300)상에 제 2 더미 패턴(200)을 형성하여 구성된다. 비아 콘택(300)은 금속 층간 절연막의 표면 평탄화에는 기여하지 않지만, 열의 발산 경로 역할을 하여 제 1 실시예보다 금속 배선의 전자 이동 특성을 더욱 향상시킬 수 있다.
한편, 본 발명의 제 1 및 제 2 실시예는 3층 금속 배선 구조의 반도체 소자를 설명하였지만, 3층 이상의 금속 배선 구조에도 본 발명의 원리를 적용하여 반도체 소자를 제조 할 수 있다.
상술한 바와 같이, 본 발명은 금속 배선 형성시 패턴이 형성되지 않는 빈 영역의 공간에 하나 또는 복수개의 더미 패턴을 삽입하므로써, 금속 층간 절연막의 평탄화를 개선시켜 후속 사진 공정을 용이하게 할뿐만 아니라, 소자 동작시 금속 배선에서 발생되는 열을 효과적으로 발산시켜 금속 배선의 전자 이동 특성을 향상시킬 수 있어 다층 금속 배선 구조를 갖는 반도체 소자의 고집적화 및 축소화를 실현할 수 있다.

Claims (11)

  1. 반도체 소자를 형성하기 위한 여러 요소가 형성된 구조의 기판 상에 형성된 층간 절연막;
    상기 층간 절연막 상에 형성된 제 1 금속 배선;
    상기 제 1 금속 배선의 공간 지역에 형성된 제 1 더미 패턴;
    상기 제 1 금속 배선 및 상기 제 1 더미 패턴을 덮는 제 1 금속 층간 절연막;
    상기 제 1 금속 층간 절연막 상에 형성된 제 2 금속 배선;
    상기 제 2 금속 배선의 공간 지역에 형성된 제 2 더미 패턴;
    상기 제 2 금속 배선 및 상기 제 2 더미 패턴을 덮는 제 2 금속 층간 절연막; 및
    상기 제 2 금속 층간 절연막 상에 형성된 제 3 금속 배선으로 구성된 것을 특징으로 하는 반도체 소자의 금속 배선 구조.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 더미 패턴 각각은 기하학적인 형태로 하나 또는 복수개 형성된 것을 특징으로 하는 반도체 소자의 금속 배선 구조.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 더미 패턴은 패턴의 가로, 패턴의 세로 및 패턴간의 간격 각각의 크기가 3 내지 15㎛인 것을 특징으로 하는 반도체 소자의 금속 배선 구조.
  4. 제 1 항에 있어서,
    상기 제 1 더미 패턴과 상기 제 2 더미 패턴은 비아 콘택에 의해 상호 연결된 것을 포함하는 반도체 소자의 금속 배선 구조.
  5. 제 4 항에 있어서,
    상기 비아 콘택은 텅스텐 및 알루미늄중 적어도 어느 하나로 이루어진 것을 특징으로 하는 반도체 소자의 금속 배선 구조.
  6. 반도체 소자를 형성하기 위한 여러 요소가 형성된 구조의 기판 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막 상에 제 1 금속 배선 및 제 1 더미 패턴을 형성하는 단계;
    상기 제 1 금속 배선을 포함한 전체 구조상에 제 1 금속 층간 절연막을 형성하는 단계;
    상기 제 1 금속 층간 절연막 상에 제 2 금속 배선 및 제 2 더미 패턴을 형성하는 단계;
    상기 제 2 금속 배선을 포함한 전체 구조상에 제 2 금속 층간 절연막을 형성하는 단계; 및
    상기 제 2 금속 층간 절연막 상에 제 3 금속 배선을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  7. 제 6 항에 있어서,
    상기 제 1 및 제 2 더미 패턴 각각은 상기 제 1 및 제 2 금속 배선 각각의 공간 지역에 기하학적인 형태로 하나 또는 복수개로 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  8. 제 6 항에 있어서,
    상기 제 1 및 제 2 더미 패턴은 패턴의 가로, 패턴의 세로 및 패턴간의 간격 각각의 크기가 3 내지 15㎛인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  9. 제 6 항에 있어서,
    상기 제 1 및 제 2 금속 층간 절연막 각각은 스핀-온-글라스막을 함유시켜 표면 평탄화를 이루는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  10. 제 6 항에 있어서,
    상기 제 1 및 제 2 금속 층간 절연막 각각은 화학적 기계적 연마법으로 표면 평탄화를 이루는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  11. 제 6 항에 있어서,
    상기 제 1 금속 층간 절연막 형성후 상기 제 1 더미 패턴 부분이 노출되는 비아 홀을 형성하는 단계; 및
    상기 비아 홀 부분에 텅스텐 혹은 알루미늄을 포함한 금속 물질을 채워 상기 제 1 더미 패턴과 상기 제 2 더미 패턴을 상호 연결하는 비아 콘택을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법.
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KR100635872B1 (ko) * 2000-12-28 2006-10-18 매그나칩 반도체 유한회사 반도체소자의 금속배선 형성방법
KR100450937B1 (ko) * 2002-12-09 2004-10-13 삼성전자주식회사 절연막의 깨짐현상을 방지하기 위한 더미 패턴 형성방법
US20130153266A1 (en) * 2011-12-19 2013-06-20 Samsung Electro-Mechanics Co., Ltd. Printed circuit board and method of manufacturing the same

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* Cited by examiner, † Cited by third party
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