KR100458588B1 - 반도체 소자 제조 방법 - Google Patents

Abstract

반도체 소자 제조 방법에 관한 것으로, 그 목적은 금속배선의 일렉트로마이그레이션 현상을 억제하면서도 베리어금속막으로 인한 비아저항 증가를 방지하는 데 있다. 이를 위해 본 발명에서는, 하부 금속배선 및 하부절연막을 포함한 반도체 구조물 상부 전면에 층간절연막을 형성하고 층간절연막을 선택적으로 식각하여 하부 금속배선이 일부분 노출되는 비아를 형성하는 단계; 비아를 포함한 층간절연막의 상부 전면에 제1금속박막을 형성하는 단계; 비아 상부를 포함하는 일부분을 제외한 나머지 제1금속박막을 식각하여 비아 내부를 매립하고 층간절연막의 상면으로부터 소정두께를 가지는 제1금속박막을 남기는 단계; 제1금속박막 및 층간절연막의 상부 전면에 베리어금속막을 형성하는 단계; 제1금속박막의 상면 및 측면에 형성된 베리어금속막과, 제1금속박막을 화학기계적 연마하여 제1금속박막의 상면을 노출시키는 단계; 노출된 제1금속박막 및 베리어금속막의 상부 전면에 제2금속박막을 형성하고 비아 상부를 포함하는 영역을 제외한 나머지 제2금속박막을 식각하여 비아를 통해 하부 금속배선과 연결되는 상부 금속배선을 형성하는 단계를 포함하여 반도체 소자를 제조한다.

Description

반도체 소자 제조 방법 {Fabrication method of semiconductor device}

본 발명은 반도체 소자 제조 방법에 관한 것으로, 더욱 상세하게는 미세선폭을 갖는 금속배선을 형성하는 방법에 관한 것이다.

반도체 소자가 점차 고집적화, 다층화됨에 따라 중요한 기술의 하나로 다층 배선 기술이 등장하게 되었는데, 이와 같은 다층 배선 기술은 금속 배선층과 절연막층을 회로 소자가 형성된 반도체 기판 상부에 교대로 형성하며, 절연막에 의해 분리된 금속 배선층 사이를 비아를 통해 전기적으로 접속함으로써 회로 동작이 이루어지도록 하는 것이다.

금속배선은 일반적으로 알루미늄 합금으로 형성하는데, 이 경우 장시간 사용하다보면 전류 흐름에 기인하여 배선을 따라 알루미늄이 자체확산(self-diffusion)되어 금속배선의 단락 등이 초래되는 일렉트로마이그레이션(electromigration) 현상이 발생하는 문제점이 있다.

이러한 일렉트로마이그레이션 현상을 방지하기 위해 금속배선구의 내벽에 TiN, TaN 등과 같이 두 종류 이상의 원소들의 조합으로 된 베리어 금속막을 증착하는데, 이러한 베리어 금속막은 자체 저항값이 높아서 일렉트로마이그레이션 억제에는 효과적이나, 금속배선의 저항, 특히 비아 저항을 증가시키는 문제점이 있다.

만약, 베리어 금속막을 Ti, Ta 등과 같이 단일 원소로 형성하면 비아 저항의 증가는 억제할 수 있으나, 일렉트로마이그레이션 억제 효과는 떨어진다.

본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로, 그 목적은 금속배선의 일렉트로마이그레이션 현상을 억제하면서도 베리어금속막으로 인한 비아저항 증가를 방지하는 데 있다.

도 1a 내지 1e는 본 발명에 따른 반도체 소자 제조 방법을 도시한 단면도이다.

상기한 바와 같은 목적을 달성하기 위하여, 본 발명에서는 금속배선의 하부에 베리어금속막을 형성하되 비아의 내벽에는 베리어금속막이 없는 구조로 하는 것을 특징으로 한다.

즉, 본 발명에 따른 반도체 소자 제조 방법은, 하부 금속배선 및 하부절연막을 포함한 반도체 구조물 상부 전면에 층간절연막을 형성하고 층간절연막을 선택적으로 식각하여 하부 금속배선이 일부분 노출되는 비아를 형성하는 단계; 비아를 포함한 층간절연막의 상부 전면에 제1금속박막을 형성하는 단계; 비아 상부를 포함하는 일부분을 제외한 나머지 제1금속박막을 식각하여 비아 내부를 매립하고 층간절연막의 상면으로부터 소정두께를 가지는 제1금속박막을 남기는 단계; 제1금속박막및 층간절연막의 상부 전면에 베리어금속막을 형성하는 단계; 제1금속박막의 상면 및 측면에 형성된 베리어금속막과, 제1금속박막을 화학기계적 연마하여 제1금속박막의 상면을 노출시키는 단계; 노출된 제1금속박막 및 베리어금속막의 상부 전면에 제2금속박막을 형성하고 비아 상부를 포함하는 영역을 제외한 나머지 제2금속박막을 식각하여 비아를 통해 하부 금속배선과 연결되는 상부 금속배선을 형성하는 단계를 포함하여 이루어진다.

이하, 본 발명에 따른 반도체 소자 제조 방법에 대해 상세히 설명한다.

도 1a 내지 1e는 본 발명에 따른 반도체 소자 제조 방법을 도시한 단면도이다.

먼저, 도 1a에 도시된 바와 같이, 반도체 기판의 구조물(1), 즉 개별 소자가 형성된 반도체 기판 또는 하부 금속 배선층 상부에 산화막 등으로 이루어진 하부절연막(2)을 형성하고, 하부절연막(2)의 소정 영역을 식각하여 금속 배선구를 형성한 후 금속물질을 충진하고 하부절연막(2)이 노출될 때까지 화학기계적 연마하여 상부표면을 평탄화함으로써, 하부금속배선(3)을 형성한다.

이어서, 하부절연막(2) 및 하부금속배선(3)의 상부 전면에 층간절연막(4)을 형성하고 하부금속배선(3) 상의 층간절연막(4)을 소정폭으로 식각하여 비아(100)를 형성한 다음, 비아(100)를 포함하여 층간절연막(4)의 상부 전면에 제1금속박막(5)을 형성하고, 제1금속박막(5) 상에 감광막을 도포하고 노광 및 현상하여 비아(100)의 상부에 해당하는 영역을 제외한 나머지 부분이 제거된 제1감광막 패턴(6)을 형성한다.

이 때 제1감광막 패턴(6)은 비아(100)보다 크거나 같은 폭을 가지도록 하며, 이는 이후 비아 내부를 금속물질로 완전히 매립하도록 하기 위함이다.

다음, 도 1b에 도시된 바와 같이, 제1감광막 패턴(6)을 마스크로 하여 노출된 제1금속박막(5)을 건식 식각하여 비아의 내부 및 상부에만 제1금속박막(5)을 남기고 나머지 부분의 제1금속박막(5)을 모두 제거하여 그 하부의 층간절연막을 노출시킨 다음, 세정 공정을 수행한다.

이 때 제1감광막 패턴(6)이 비아(100)보다 크거나 같은 폭을 가지므로 남아있는 제1금속박막(5)이 비아의 내부를 완전히 매립하게 된다.

제1금속박막(5)으로는 Al, Al합금, 또는 Cu를 사용할 수 있다.

또한, 세정 공정 이후에 제1금속박막(5)을 화학기계적 연마하여 소정두께 제거한 다음, 300~450℃의 온도에서 60분 이내의 시간동안 열처리할 수도 있다.

다음, 도 1c에 도시된 바와 같이, 제1금속박막(5) 및 노출된 층간절연막(4)의 상부 전면에 베리어 금속막(7)을 형성한다.

베리어금속막으로는 Ti, Ta, Co, TiN, TiW, TaN, WN 중에서 선택된 한 물질로 이루어진 단일층, 또는 이들 물질 중에서 선택된 두 물질로 이루어진 이중층으로 형성할 수 있으며, 베리어금속막의 총 두께는 300~1000Å 정도로 형성한다.

다음, 화학기계적 연마 방법을 이용하여 제1금속박막(5) 및 베리어 금속막(7)의 상단부를 소정두께 제거하여 제1금속박막(5)의 상면을 노출시킨 다음, 세정공정을 수행한다.

이 때 화학기계적 연마로 제거되는 제1금속박막(5)의 두께는 층간절연막(4)의 상면으로부터 제1금속박막(5) 상면까지의 총 두께의 약 1/3 이상이 되도록 한다.

이어서, 노출된 제1금속박막(5) 및 베리어 금속막(7)의 상부 전면에 제2금속박막(8)을 증착하고, 제2금속박막(8) 상에 감광막을 도포한 후 노광 및 현상하여 상부금속배선 상부에 해당하는 영역을 제외한 나머지 부분이 제거된 제2감광막 패턴(9)을 형성한다.

제2금속박막(8)으로는 Al, Al합금, 또는 Cu를 사용할 수 있다.

제2금속박막(8)을 증착한 후에는 300~450℃의 온도에서 60분 이내의 시간동안 열처리할 수도 있다.

다음, 도 1e에 도시된 바와 같이, 제2감광막 패턴(9)을 마스크로 하여 노출된 제2금속박막(8)을 제거함으로써, 비아(100)를 통해 하부 금속배선(3)과 연결되는 상부 금속배선(8)을 형성한다.

상술한 바와 같이, 본 발명에서는 상부금속배선의 하부에 베리어 금속막을 형성하여 일렉트로마이그레이션을 억제하면서도 비아의 내벽에는 베리어 금속막이 없는 구조로 하여 비아 저항의 증가를 억제하는 효과가 있다.

Claims (5)

1. 하부 금속배선 및 하부절연막을 포함한 반도체 구조물 상부 전면에 층간절연막을 형성하고 상기 층간절연막을 선택적으로 식각하여 하부 금속배선이 일부분 노출되는 비아를 형성하는 단계;

   상기 비아를 포함한 층간절연막의 상부 전면에 제1금속박막을 형성하는 단계;

   상기 비아 상부를 포함하는 일부분을 제외한 나머지 제1금속박막을 식각하여 상기 비아 내부를 매립하고 상기 층간절연막의 상면으로부터 소정두께를 가지는 제1금속박막을 남기는 단계;

   상기 제1금속박막 및 층간절연막의 상부 전면에 베리어금속막을 형성하는 단계;

   상기 제1금속박막의 상면 및 측면에 형성된 베리어금속막과, 상기 제1금속박막을 화학기계적 연마하여 상기 제1금속박막의 상면을 노출시키는 단계;

   상기 노출된 제1금속박막 및 베리어금속막의 상부 전면에 제2금속박막을 형성하고 상기 비아 상부를 포함하는 영역을 제외한 나머지 제2금속박막을 식각하여 상기 비아를 통해 상기 하부 금속배선과 연결되는 상부 금속배선을 형성하는 단계;

   를 포함하는 반도체 소자 제조 방법.
2. 제 1 항에 있어서, 상기 화학기계적 연마할 때에는 상기 층간절연막의 상면으로부터 상기 제1금속박막 상면까지의 총 두께의 약 1/3 이상을 연마하는 반도체 소자 제조 방법.
3. 제 1 항에 있어서, 베리어금속막은 Ti, Ta, Co, TiN, TiW, TaN, WN 중에서 선택된 한 물질로 이루어진 단일층, 또는 이들 물질 중에서 선택된 두 물질로 이루어진 이중층으로 형성하는 반도체 소자 제조 방법.
4. 제 1 항에 있어서, 상기 베리어금속막은 300~1000Å의 두께로 형성하는 반도체 소자 제조 방법.
5. 제 1 항에 있어서, 상기 제1금속박막 및 제2금속박막은 Al, Al합금, Cu 중의 어느 한 물질로 형성하는 반도체 소자 제조 방법.