KR0169761B1 - 반도체 소자의 금속배선 형성방법 - Google Patents

Abstract

본 발명은 소자간의 전기적 연결을 위한 반도체 소자의 금속배선 형성방법에 관한 것으로, 금속배선 최상부에 서로 종류가 다른 2층 이상의 금속막을 적층구조로 형성하고, 비아홀보다 좁은 폭의 식각 마스크를 사용하여 상기 금속배선 상부 일부두께를 한 후, 최종 비아홀을 형성함으로써 비아홀 마스크 밑의 금속배선 측면에 홈이 생기지 않도록 한다.

Description

반도체 소자의 금속배선 형성방법

제1a도 내지 제1c도는 종래 기술에 따른 금속배선 형성 공정 단면도.

제2a도 내지 제2e도는 본 발명에 따른 일실시예의 금속배선 형성 공정 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 실리콘기판 2, 9 : 산화막

3, 4, 5, 6, 7, 10, 11, 12 : 금속막 8, 18 : 감광막

19 : 식각될 산화막 부위 20 : 제4 및 제5금속막의 1차 식각후 모양

30 : 비아홀

본 발명은 소자간의 전기적 연결을 위한 반도체 소자의 금속배선 형성방법에 관한 것으로, 특히 금속배선간의 전기적 저항을 줄여 소자의 신뢰도를 향상시킬 수 있는 금속배선 형성방법에 관한 것이다.

제1도는 종래 기술에 따른 금속배선 형성과정을 나타내는 공정 단면도로, 이를 통하여 종래 기술 및 그 문제점을 개략적으로 살펴보면 다음과 같다.

먼저, 제1a도에 도시된 바와 같이, 1차 금속배선(3), 산화막(2)을 차례로 형성한 후, 비아홀 형성용 감광막(18)을 식각마스크로 상기 1차 금속배선(3)으로 형성된 부위의 특정부위를 식각하는 비아홀 식각을 진행할 경우, 산화막을 충분히 제거하기 위하여 과도식각이 실시된다.

이러한 과도식각 공정이 수행됨에 따라, 제1b도에서와 같이 1차 금속배선의 상부층이 어느정도 식각되어 상부층의 측면에 홈(C)이 파지게 된다.

따라서, 후속 공정인 2차 금속배선(4) 형성용 금속박막을 증착하게 되면, 제1c도에서와 같이 비아홀의 바닥 부위에서 금속박막이 충분히 연결되지 못하여 금속배선이 끊어지는 문제점이 발생한다. 특히, 비아홀의 입구를 등방성 식각하여 어느 정도 입구폭을 증가시킨다 할지라도, 제3도에서와 같이 산화막식각마스크의 가장자리 밑에 위치한 금속의 측면이 식각되어 금속배선이 끊기는 현상을 방지할 수 없어 소자의 신뢰성을 확보할 수 없다.

상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 비아홀 식각시 금속배선 상부의 일정부위에 측면 홈이 발생하여 금속배선이 끊어지는 것을 방지하는 반도체 소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, 소자간의 전기적 연결을 위한 반도체 소자의 금속배선 형성방법에 있어서, 금속배선 패턴을 형성하는 제1단계; 상기 금속배선 패턴 상에 제1절연막을 형성하는 제2단계; 상기 제1절연막 상에 비아홀 패턴폭보다 좁은 식각 마스크 패턴을 형성하여 상기 금속막의 일부영역을 노출시키고, 상기 노출된 상기 금속막의 표면 상부를 일정두께 식각하는 제3단계; 상기 제1절연막을 제거하고 전체구조 상부에 제2절연막을 형성하는 제4단계; 및 상기 제2절연막 상에 비아홀 식각 마스크 패턴을 형성하고, 상기 제2절연막을 식각하여 상기 금속막의 일부영역을 노출시키는 제5단계를 포함하여 이루어지는 것을 특징으로 한다.

이하, 첨부된 도면 제2도를 참조하여 본 발명을 상술한다.

먼저, 제2a도는 실리콘 기판(1)상부의 특정한 일정부위에 산화막(2)을 증착하고, 그 상부에 서로 종류가 다른 금속막으로 제1금속박막(3), 제2금속박막(4), 제3금속박막(5), 제4금속박막(6), 제5금속박막(7)을 차례로 적층하여 다층 금속막을 형성한후, 상기 제5, 제4, 제3, 제2, 제1금속막(7, 6, 5, 4, 3)을 차례로 선택식각하여 금속배선으로 사용될 부분을 형성한 경우의 단면도이다. 이때, 제1금속박막(3) 내지 제5금속박막(7)까지에서 제4금속박막(6)을 제외한 나머지 금속박막들은 1차 금속배선을 형성하는데 필요한 금속박막들로, 제1금속박막(3)은 티타늄, 몰리브듐, 코발트, 탄탈륨 등으로 형성되고, 제2금속박막(4)은 주로 티타늄나이드라이드 또는 티타늄텅스텐 등이, 제3금속박막(5)은 알루미늄합금, 텅스텐, 구리 등이, 제5금속박막(7)은 티타늄, 티타늄나이드라이드, 실리콘 등으로 이루어진다.

한편, 제4금속박막(6)으로는 주로 티타늄, 탄탈륨, 몰리브듐 등의 금속물질을 적용할 수 있으며, 제5금속박막을 사용한 경우에 제4금속박막은 대체로 적용되지 않지만, 본실시예에서는 제4금속박막이 적용된 예를 설명하고 있다. 이러한, 다층금속박막의 구조는 그 이외에도 다양한 다른 구조가 있을 수 있으며, 이는 통상의 지식을 가진 자에게 이미 공지의 기술로 더 이상 언급하지 않는다.

이어서, 제2b도에서 상기 구조의 시편 상부 전체에 감광막(8)을 도포한 후 비아홀이 형성될 부위(20)에 위치한 상기 제5금속박막(7) 및 제4금속박막(6)의 일부두께를 식각하게 되면, 제1b도에서와 같이 측면식각(C)이 동일하게 일어나게 된다. 이때 사용되는 감광막(8) 패턴의 폭(A)은 최종적으로 형성되는 비아홀 패턴에 비해 개구면적의 폭이 좁아야 한다. 즉, 감광막(8) 패턴은 비아홀을 형성하기 위한 패턴이 아니라 단지 금속막 상부에 위치한 제5 및 제4금속박막(7, 6)의 일부를 식각하기 위한 식각패턴이다. 제5, 제4금속박막(7, 6)의 식각목적은 후속공정에서 진행되는 비아홀 식각시 금속막측면에서 발생되는 식각을 미연에 방지하기 위한 것이다.

계속해서, 제2c도에서 상기 감광막(8)을 완전히 제거한 후 산화막(9)을 증착하고 그 상부에 비아홀 형성용 감광막(18) 패턴을 형성하여 상기 산화막(9)을 식각한다. 이때, 상기 산화막(9)의 식각공정은 홀입구 부분을 넓히기 위한 등방성 식각을 수행한 후 비등방성 건식식각을 하는 통상의 비아홀 형성공정이 수행되어 진다. 한편, 상기 감광막(18) 패턴의 폭(B)은 제2b도의 감광막(8) 패턴의 폭(A)보다는 넓어야 한다. 이는 비아홀 형성시 수행되는 산화막(9)의 과도식각 공정시 상기 제5 및 제4금속박막(7, 6)의 식각 에지가 노출되도록 함으로써, 제1b도의 불필요한 측면 홈(C)이 생기지 않도록 하기 위한 것이다.

다음으로, 제2d도에서 실제 산화막 식각을 실시하여 비아홀(30)부분을 형성한 후 상기 비아홀 형성용 감광막(18)을 완전히 제거한 것으로, 측면 홈이 생기지 않음을 확인할 수 있다(D). 특히, 이러한 추가의 식각공정을 수행하기 위해서는, 제2b도 및 제2c도의 과도 금속식각시 식각율을 조절하기 용이하도록 다층 구조의 금속막이 사용되도록 함이 바람직하다. 특히, 상기 제4금속막(6) 및 제5금속막(7)은 제3금속막(5)보다 얇은 두께로 형성되는 것이 바람직하다.

끝으로, 제2e도에서 상기 구조 상부 전체에 제6금속박막(10), 제7금속박막(11), 제8금속박막(12)을 차례로 적층한 후 상기 제8, 제7, 제6금속박막(12, 11, 10)을 차례로 선택식각하여 금속배선으로 사용될 부분을 형성한다. 이때, 제6금속박막(10)으로는 티타늄, 몰리브듐, 코발트, 탄탈륨 등이 사용되고, 제7금속박막(11)으로는 알루미늄 합금, 구리, 텅스텐 등이, 그리고 제8금속박막(12)으로는 티타늄, 티타늄나이트라이드, 티타늄텅스텐, 실리콘 등이 가능하다.

상기와 같이 이루어지는 본 발명은, 한번의 마스크 공정을 추가하여 비아홀을 형성함으로써, 비아홀이 형성되는 금속배선 최상부층에서의 측면홈을 방지한다. 이러한 측면홈의 방지는 금속배선의 단락을 방지하여 소자의 신뢰성을 확보할 수 있는 효과가 있다.

Claims (4)

1. 소자간의 전기적 연결을 위한 반도체 소자의 금속배선 형성방법에 있어서, 금속배선 패턴을 형성하는 제1단계; 상기 금속배선 패턴 상에 제1절연막을 형성하는 제2단계; 상기 제1절연막 상에 비아홀 패턴폭보다 좁은 식각 마스크 패턴을 형성하여 상기 금속막의 일부영역을 노출시키고, 상기 노출된 상기 금속막의 표면상부를 일정두께 식각하는 제3단계; 상기 제1절연막을 제거하고 전체구조 상부에 제2절연막을 형성하는 제4단계; 및 상기 제2절연막 상에 비아홀 식각 마스크 패턴을 형성하고, 상기 제2절연막을 식각하여 상기 금속막을 노출시키는 제5단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
2. 제1항에 있어서, 상기 금속막은 다수의 금속박막이 적층된 다층구조인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
3. 제2항에 있어서, 상기 금속막은 상기 제1, 제2, 제3, 제4, 제5금속막이 차례로 적층된 다층구조로, 제4금속막 및 제5금속막은 제3금속막 보다 얇은 두께로 형성되는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
4. 제2항 또는 제3항에 있어서, 상기 제3금속막은 알루미늄합금 또는 텅스텐 박막 중 어느 하나로 이루어지는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.