KR100302596B1

KR100302596B1 - 반도체장치의금속배선형성방법

Info

Publication number: KR100302596B1
Application number: KR1019980050669A
Authority: KR
Inventors: 김의용
Original assignee: 김영환; 현대반도체 주식회사
Priority date: 1998-11-25
Filing date: 1998-11-25
Publication date: 2001-10-20
Also published as: KR20000033687A

Abstract

본 발명은 반도체 장치의 금속배선 형성방법에 관한 것으로, 종래 반도체 장치의 금속배선은 그 금속배선의 폭이 넓거나 길이가 긴 경우 금속배선이 폴리구조(POLY STRUCTURE)로 형성되어 그 배선에 전류가 흐를 때, 배선내에 보이드(VOID) 및 힐록(HILLOCK)이 생성되어 전하이동(ELECTROMIGRATION)특성이 저하되는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 절연층에 형성한 콘택홀을 통해 반도체 장치의 특정영역과 접촉되도록 티타늄, 알루미늄, 질화티타늄을 순차적으로 증착하는 금속막증착단계와; 상기 증착된 티타늄, 알루미늄, 질화티타늄을 사진식각공정을 통해 패터닝하는 금속막 패터닝단계를 포함하는 반도체 장치의 금속배선 형성방법에 있어서, 상기 금속막 패터닝단계는 형성할 금속배선의 길이와 폭이 일정값 이상인 경우 상기 티타늄, 알루미늄, 질화티타늄 적층구조를 상기 길이와 폭이 일정값 이하인 다수의 패턴으로 패터닝하고, 상기 다수의 패턴의 사이와 상부전면에 금속막을 증착하여 하나의 금속배선의 폭이 1 mu m 또는 길이가 300 mu m 이상인 경우 그 금속배선을 폭이 1 mu m, 길이가 300 mu m 이하의 패턴으로 나누고, 그 패턴의 상부 및 측면에 질화티타늄 또는 텅스텐을 증착하여 숏랭스이펙트(short length effect)에 의해 보이드 및 힐록의 형성을 억제하여 전하이동특성을 향상시키는 효과가 있다.

Description

반도체 장치의 금속배선 형성방법{MANUFACTURING METHOD FOR METAL LINE IN SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치의 금속배선 형성방법에 관한 것으로, 특히 폭이 넓은 금속배선 또는 길이가 긴 금속배선을 여러개의 패턴으로 형성한 후, 그 패턴을 텅스텐 또는 질화티타늄으로 연결하여 알루미늄인 금속배선간의 전하이동특성을 향상시키는데 적당하도록 한 반도체 장치의 금속배선 형성방법에 관한 것이다.

일반적으로, 반도체 장치의 금속배선은 절연막 상부에 티타늄, 알루미늄, 질화티타늄을 순차적으로 증착하고, 사진식각을 통해 상기 적층된 질화티타늄, 알루미늄, 티타늄의 일부를 식각하여 상기 절연막의 상부일부를 노출시키는 패턴을 형성함으로써 제조하며, 이와 같은 종래 반도체 장치의 금속배선 형성방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도1a 내지 도1c는 종래 반도체 장치의 금속배선 제조공정 수순단면도로서, 이에 도시한 바와 같이 반도체 소자가 제조된 기판(1)의 상부에 절연층(2)을 증착하고, 그 절연층(2)에 콘택홀(도면미도시)을 형성하여 그 반도체 소자의 특정영역을 노출시킨 후, 그 콘택홀이 형성된 절연층(2)의 상부에 티타늄(3), 알루미늄(4), 질화티타늄(5)을 순차적으로 증착하는 단계(도1a)와; 상기 질화티타늄(5)의 상부에 포토레지스트(PR)를 도포하고, 노광 및 현상하여 상기 질화티타늄(5)의 상부일부를 노출시키는 패턴을 형성하는 단계(도1b)와; 상기 패턴이 형성된 포토레지스트(PR)를 식각마스크로 사용하는 식각공정으로 상기 노출된 질화티타늄(5)과 그 하부의 알루미늄(4) 및 티타늄(3)을 식각하여 그 하부의 절연층(2)의 상부를 노출시키고, 상기 포토레지스트(PR)를 제거하는 단계(도1c)를 포함하여 구성된다.

이하, 상기와 같은 종래 반도체 장치의 금속배선 형성방법을 좀 더 상세히 설명한다.

먼저, 도1a에 도시한 바와 같이 모스 트랜지스터 등의 반도체 소자가 형성된 기판(1)의 상부전면에 산화막 등의 절연층(2)을 증착한다.

그 다음, 상기 절연층(2)의 상부에 포토레지스트 패턴을 형성하고, 그 포토레지스트 패턴을 식각마스크로 사용하는 식각공정으로, 상기 절연층(2)에 콘택홀을 형성하여 상기 기판(1)에 형성된 반도체 소자의 특정영역을 노출시킨다.

그 다음, 상기 콘택홀의 형성으로 노출된 반도체 소자의 특정영역 및 절연층(2)의 상부전면에 티타늄(3), 알루미늄(4), 질화티타늄(5)을 순차적으로 증착한다.

그 다음, 도1b에 도시한 바와 같이 상기 질화타타늄(5)의 상부에 포토레지스트(PR)를 도포하고, 노광 및 현상하여 상기 질화티타늄(5)의 상부일부영역을 노출시키는 패턴을 형성한다.

그 다음, 도1c에 도시한 바와 같이 상기 패턴이 형성된 포토레지스트(PR)를 식각마스크로 사용하는 식각공정으로, 상기 노출된 질화티타늄(5)과 그 하부의 알루미늄(4), 티타늄(3)을 식각하여 그 하부의 절연층(2)을 노출시켜, 상기티타늄(3), 알루미늄(4), 질화티타늄(5)의 적층구조인 배선을 형성하고, 그 상부에 잔존하는 포토레지스트(PR) 패턴을 제거한다.

그러나, 상기한 바와 같이 종래 반도체 장치의 금속배선은 그 금속배선의 폭이 넓거나 길이가 긴 경우 금속배선이 폴리구조(POLY STRUCTURE)로 형성되어 그 배선에 전류가 흐를 때, 배선내에 보이드(VOID) 및 힐록(HILLOCK)이 생성되어 전하이동(ELECTROMIGRATION)특성이 저하되는 문제점이 있었다.

이와 같은 문제점을 감안한 본 발명은 금속배선의 폭이 넓거나, 길이가 긴 경우에도 배선 내에 힐록과 보이드가 형성되는 것을 방지할 수 있는 반도체 장치의 금속배선 형성방법을 제공함에 그 목적이 있다.

도1a 내지 도1c는 종래 반도체 장치의 금속배선 제조공정 수순단면도.

도2a 내지 도2d는 본 발명 반도체 장치의 금속배선 제조공정 수순단면도.

***도면의 주요 부분에 대한 부호의 설명***

1:기판 2:절연층

3:티타늄 4:알루미늄

5,6:질화티타늄

상기와 같은 목적은 절연층에 형성한 콘택홀을 통해 반도체 장치의 특정영역과 접촉되도록 티타늄, 알루미늄, 질화티타늄을 순차적으로 증착하는 금속막증착단계와; 상기 증착된 티타늄, 알루미늄, 질화티타늄을 사진식각공정을 통해 패터닝하는 금속막 패터닝단계를 포함하는 반도체 장치의 금속배선 형성방법에 있어서, 상기 금속막 패터닝단계는 형성할 금속배선의 길이와 폭이 일정값 이상인 경우 상기 티타늄, 알루미늄, 질화티타늄 적층구조를 상기 길이와 폭이 일정값 이하인 다수의 패턴으로 패터닝하고, 상기 다수의 패턴의 사이와 상부전면에 금속막을 형성함으로써 달성되는 것으로,이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도2a 내지 도2d는 본 발명 반도체 장치의 금속배선의 제조공정 수순단면도로서, 이에 도시한 바와 같이 반도체 소자가 형성된 기판(1)의 상부에 콘택홀이 형성된 절연층(2)을 형성하고, 그 절연층(2)의 상부에 티타늄(3), 알루미늄(4), 질화티타늄(5)을 순차적으로 증착하는 단계(도2a)와; 형성할 금속배선의 길이가 300 mu m 이상 또는 금속배선의 폭이 1 mu m이상인 경우, 사진식각공정을 통해 상기 티타늄(3), 알루미늄(4), 질화티타늄(5)을 폭이 1 mu m이하이며, 길이가 300 mu m이하인 다수의 패턴으로 패터닝하는 단계(도2b)와; 상기 다수의 티타늄(3), 알루미늄(4), 질화티타늄(5) 적층 패턴과, 상기 절연층(2)의 상부전면에 질화티타늄(6)을 증착하는 단계(도2c)와; 상기 증착된 질화티타늄(6)의 일부를 식각하여 상기 질화티타늄(6)으로 전면이 코팅되는 금속배선을 형성하는 단계(도2d)로 구성된다.

이하, 상기와 같이 구성된 본 발명 반도체 장치의 금속배선 형성방법을 좀 더 상세히 설명한다.

먼저, 도2a에 도시한 바와 같이 반도체 소자가 제조된 기판(1)의 상부에 절연층(2)을 증착하고, 사진식각공정을 통해 상기 절연층(2)에 콘택홀을 형성하여 그 콘택홀을 통해 반도체 소자의 특정영역을 노출시킨다.

그 다음, 상기 콘택홀을 통해 노출된 반도체 소자의 특정영역 및 상기 절연층(2)의 상부에 티타늄(3), 알루미늄(4), 질화티타늄(5)을 순차적으로 증착한다.

그 다음, 도2b에 도시한 바와 같이 상기 질화티타늄(5)의 상부에 포토레지스트를 도포하고, 노광 및 현상하여 패턴을형성한 후, 그 패턴이 형성된 포토레지스트를 식각마스크로 사용하는 식각공정으로, 상기 질화티타늄(5), 알루미늄(4), 티타늄(3) 적층구조를 식각한다.

이때, 하나의 금속배선과 다른 금속배선의 사이는 넓게 식각하며, 하나의 금속배선의 폭이 1 mu m 이상이거나 길이가 300 mu m이상인 경우 그 질화티타늄(5), 알루미늄(4), 티타늄(3) 적층구조의 패턴이 폭 1 mu m이하, 길이 300 mu m이하가 되도록 하나의 금속배선의 중간부분을 식각하여 그 하부의 절연층(2)을 노출시킨다.

이와 같이 폭과 길이가 일정값 이상인 금속배선을 상기 일정값 이하의 패턴으로 분리하는 것을 숏렝쓰이펙트(short length effect)를 갖도록 하기 위한 것이며, 이 short length effect는 금속배선에 전류가 흐를 때, 기 형성된 힐록부분에서 보이드측으로 원자가 이동(BACK FLOW)하여 그 보이드를 채우는 효과를 말하며, 금속배선의 길이와 폭이 일정값 이상인 경우에는 플러그와 금속배선의 사이를 전자가 지날 때 그 경계면에서 물질의 공급이 차단되어 보이드가 유지되어 전류흐름에 방해를 받게되어 전하이동 특성이 저하된다.

그 다음, 도2c에 도시한 바와 같이 상기 다수의 패턴으로 분리된 티타늄(3), 알루미늄(4), 질화티타늄(5)의 상부 및 절연층(6)의 상부에 질화티타늄(5)을 증착한다. 이때, 질화티타늄(5)은 하나의 단위 금속배선인 다수의 티타늄(3), 알루미늄(4), 질화티타늄(5) 적층구조의 사이에 형성된 틈을 모두 채우게 된다.

그 다음, 도2c에 도시한 바와 같이 상기 단위 금속배선 간의 절연층(2)의 상부에 증착된 질화티타늄(6)을 건식식각하여상기 각 단위 금속배선의 측면에 질화티타늄(6) 측벽을 형성하게 된다. 이와 같은 식각공정으로 각 단위 금속배선은 질화티타늄(6)으로 코팅되어 전류가 금속배선에 인가되는 경우 힐록의 발생을 억제할 수 있게 되며, 상기 단위 금속배선을 구성하는 다수의 티타늄(3), 알루미늄(4), 질화티타늄(5) 적층구조를 연결하여 상기 설명한 short length effect에 의해 금속배선이 단락되는 것을 방지할 수 있게 된다.

상기 질화티타늄(6)을 증착하고 패터닝하였을 때 나타나는 효과는 상기 질화티타늄(6) 대신 텅스텐을 사용할 경우에도 동일하게 나타난다.

상기한 바와 같이 본 발명 반도체 장치의 금속배선 형성방법은 하나의 금속배선의 폭이 1 mu m 또는 길이가 300 mu m 이상인 경우 그 금속배선을 폭이 1 mu m, 길이가 300 mu m 이하의 패턴으로 나누고, 그 패턴의 상부 및 측면에 질화티타늄 또는 텅스텐을 증착하여 short length effect에 의해 보이드 및 힐록의 형성을 억제하여 전하이동특성을 향상시키는 효과가 있다.

Claims

절연층에 형성한 콘택홀을 통해 반도체 장치의 특정영역과 접촉되도록 티타늄, 알루미늄, 질화티타늄을 순차적으로 증착하는 금속막증착단계와; 상기 증착된 티타늄, 알루미늄, 질화티타늄을 사진식각공정을 통해 패터닝하는 금속막 패터닝단계를 포함하는 반도체 장치의 금속배선 형성방법에 있어서, 상기 금속막 패터닝단계는 형성할 금속배선의 길이와 폭이 각각 300 mu m, 1 mu m 이상인 경우 상기 티타늄, 알루미늄, 질화티타늄 적층구조를 상기 길이와 폭이 각각 300 mu m, 1 mu m 이하인 다수의 패턴으로 패터닝하고, 상기 다수의 패턴의 사이와 상부전면에 금속막을 형성하는 것을 특징으로 하는 반도체 장치의 금속배선 형성방법.
제 1항에 있어서, 상기 금속막은 질화티타늄 또는 텅스텐인 것을 특징으로 하는 반도체 장치의 금속배선 형성방법.