KR100226252B1 - 반도체 소자 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 배선 패턴 의 양 측벽 및 상부의 소정 부분에만 식각 저지막을 형성하여 좁은 배선에서는 절연특성을 향상시킴과 더불어 넓은 배선에서는 별도의 제거 공정 없이 콘택홀을 형성할 수 있는 반도체 소자 및 그의 제조방법을 제공하는 것으로, 본 발명에 따른 반도체 소자는 반도체 기판; 기판 상에 형성된 전도층 패턴; 전도층 패턴 상의 중앙의 소정 부분에 형성된 제 1 절연막; 제 1 절연막이 형성되지 않는 부분의 전도층 패턴을 둘러싸고 전도층 패턴 양 측의 기판 상의 소정 부분에 소정의 얇은 두께로 제 2 절연막; 및, 제 1 절연막을 노출시킴과 더불어 제 2 절연막을 둘러싸도록 형성된 식각 저지막을 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 특히 배선 패턴 간의 절연 특성을 향상시킴과 더불어 공정의 단순화를 이룰 수 있는 반도체 소자 및 그의 제조 방법에 관한 것이다.
최근 반도체 소자의 제조 기술이 향상되면서 고집적화와 고속화가 급속히 진행되고 있으며, 이에 따라 배선 설계가 자유롭고 배선 저항 및 전류 용량 등의 설정을 여유롭게 할 수 있는 배선 기술에 관한 연구가 활발히 진행되고 있다.
일반적인 반도체 소자의 베선 형성방법을 간략하게 살펴보면, 도시되지는 않았지만 먼저, 반도체 기판 상에 절연막을 형성하고, 절연막을 식각하여 콘택홀을 형성한다. 이어서, 전도층을 증착한 다음 포토리소그라피 및 식각 공정으로 전도층을 패터닝하여 제 1 전도층 패턴을 형성한다.
그러나, 다층 배선 형성을 위하여 제 1 전도층 상에 콘택홀을 형성하게 되는데, 소자의 고집적화에 따라 상기 제 1 전도층 상에 형성된 콘택홀과 상기 제 1 전도층 사이의 공정 마진이 매우 감소하였다.
따라서, 이러한 문제를 해결하기 위하여 종래에는 상기 제 1 전도층 주위에 질화막을 증착하여 제 1 전도층 형성 이후 진행되는 콘택홀 형성을 위한 식각 공정시 상기 질화막이 식각 저지막으로 작용하여 제 1 전도층과의 연결을 방지하여 절연 특성을 향상시켰다. 그러나, 상기 질화막은 소정의 넓은폭을 갖는 배선에 있어서는 배선 상에 형성된 질화막이 콘택홀의 형성시 식각 저지막으로 작용하기 때문에 다시 마스크 공정 및 식각 공정으로 질화막을 제거해야 하는 번거로움이 있었다.
이에, 본 발명은 상기 문제점을 감안하여 창출된 것으로서, 배선 패턴의 양측벽 및 상부의 소정 부분에만 식각 저지막을 형성하여 좁은 배선에서는 절연특성을 향상시킴과 더불어 넓은 배선에서는 별도의 제거 공정 없이 콘택홀을 형성할 수 있는 반도체 소자 및 그의 제조 방법을 제공함에 그 목적이 있다.
제1a도 내지 제1e도는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도.
제2도는 본 발명의 실시예에 따른 반도체 소자의 콘택홀 형성 구조를 나타낸 단면도.
도면의 주요 부분에 대한 부호의 설명
1 : 반도체 기판 2 : 전도층
3 : 제 1 산화막 4 : ARC막
5 : 감광막 패턴 6 : 제 2 산화막
7 : 질화막
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자는 반도체 기판; 상기 기판 상에 형성된 전도층 기판; 상기 전도층 패턴 상의 중앙의 소정 부분에 형성된 제 1 절연막; 상기 제 1 절연막이 형성되지 않은 부분의 상기 전도층 패턴을 둘러싸고 상기 전도층 패턴 양 측의 상기 기판 상의 소정 부분에 소정의 얇은 두께로 형성된 제 2 절연막; 및, 상기 제 1 절연막을 노출시킴과 더불어 상기 제 2 절연막을 둘러싸도록 형성된 식각 저지막을 포함하는 것을 특징으로 한다.
또한, 상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판 상에 전도층, 제 1 절연막 및 상기 제 1 절연막에 대하여 식각 선택비를 갖는 ARC막이 순차적으로 적층된 패턴을 형성하는 단계; 상기 제 1 절연막을 양 측으로부터 소정 부분 식각하는 단계; 상기 제 1 절연막이 식각된 후의 기판 전면에 소정의 얇은 두께로 제 2 절연막을 형성하는 단계; 상기 제 2 절연막 상에 소정의 식각 저지막을 형성하는 단계; 및, 상기 식각 저지막이 상기 제 2 절연막을 둘러싸도록 상기 식각 저지막, 제 2 절연막 및 ARC막을 상기 제 1 절연막이 노출되도록 식각하는 단계를 포함하는 것을 특징으로 한다.
또한, 기판 전면에 절연막을 형성하는 단계; 및, 상기 절연막을 상기 기판의 소정 부분이 노출되도록 식각하여 자기정렬 콘택 형성을 위한 소정의 콘택홀을 형성하는 단계를 추가로 포함한다.
또한, 기판 전면에 절연막을 형성하는 단계; 및, 상기 노출된 제 1 절연막 상의 상기 절연막을 소정 부분 식각하여 상기 전도층을 노출시켜 콘택홀을 형성하는 단계를 추가로 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 절연막은 습식식각으로 제거하고, 상기 식각저지막은 질화막인 것을 특징으로 한다.
상기 구성으로 된 본 발명에 의하면, 콘택홀 형성시 소정의 식각 저지막으로 작용하는 질화막을 전도층 패턴의 양 측 및 상부의 소정 부분에만 형성함으로써, 좁은 배선 패턴에서의 콘택홀 형성시에는 소정의 식각 저지막으로서 작용하고, 넓은 배선 패턴에서는 질화막이 형성되지 않은 부분에 콘택홀을 형성할 수 있다
[실시예]
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 1a 내지 도 1e는 본 발명의 실시예에 따라 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 소정의 접합 영역 또는 하부 전도층 패턴을 포함하는 반도체 기판(1) 상에 전도층(2), 제 1 산화막(3) 및 ARC(Anti-Reflection Coati ng)막(4)을 순차적으로 형성한다. 이때, ARC막(4)은 제 1 산화막(3)과 습식 식각에 대하여 선택비를 갖는 막, 바람직하게는 질산화막, 또는 질화막을 사용한다. 이어서, ARC막(4) 상부의 소정 부분에 포토리소그라피로 감광막패턴(5)을 형성한다.
도 1b에 도시된 바와같이, 감광막 패턴(5)을 이용하여 하부의 ARC막(4), 제 1 산화막(3) 및 전도층(2)을 기판(1)이 노출되도록 건식식각하여 패터닝하고, 공지된 방법으로 감광막 패턴(5)을 제거한다.
도 1c에 도시된 바와같이, 식각후 노출된 양 측벽으로부터 제 1 산화막(3)을 소정 부분 습식식각한다. 즉, 제 1 산화막(3)과 ARC막(4)은 습식식각에 대한 선택비가 다르기 때문에 ARC막(4)하부의 제 1 산화막(3)만이 일부 제거된다.
도 1d에 도시된 바와 같이, 도 1c의 구조 상부에 산화막을 증착하거나, 열산화 공정을 실시하여 소정의 얇은 두께로 제 2 산화막(6)을 형성하고, 제 2 산화막(6)상부에 소정의 식각 저지막으로서 작용하는 질화막(7)을 형성한다.
도 1e에 도시된 바와같이, 질화막(7), 제 2 산화막(6), ARC막(4)을 제 1 산화막(3)이 노출되도록 이방성 블랭킷 식각하여 제 1 산화막(3)이 습식식각되어 제거된 부분 및 제 2 산화막(6)으로 둘러싸인 전도층(2) 양 측벽에만 스페이서의 형태로 질화막(8)이 남도록 한다.
이어서, 상기한 방법에 의한 배선 패턴이 좁은 배선에 적용되는 경우와 넓은 배선에 적용되는 경우에 대한 콘택홀 형성을 도 2 를 참조하여 설명한다.
즉, 도 2 는 상기한 배선 패턴 상에 절연막(9)을 형성한 후 콘택홀을 형성한 후의 단면도로서, 좁은 배선 패턴(A)에서는 자기정렬 콘택의 형성시 질화막(8)이 소정의 식각 저지막으로 작용하게 된다. 또한, 넓은 배선 패턴(B)에서는 전도층(2) 상부에 형성된 제 2 산화막(3)을 제거하여 전도층(2)을 노출시킴으로써 콘택홀을 형성함으로써, 별도의 질화막(8) 제거 공정이 필요없게 된다.
상기 실시예에 의하면, 콘택홀 형성시 소정의 식각 저지막으로 작용하는 질화막을 전도층 패턴의 양 측 및 상부의 소정부분에만 형성함으로써, 좁은 배선 패턴에서의 콘택홀 형성시에는 소정의 식각 저지막으로서 작용함에 따라 배선 간의 절연 특성을 향상시킴과 더불어, 넓은 배선 패턴에서는 질화막이 형성되지 않은 부분에 콘택홀을 형성함에 따라 별도의 질회막 제거 공저이 필요없게 된다.
이에 따라, 소자의 신뢰성을 향상시킬수 있을 뿐만 아니라, 공정의 단순화를 이룰수 있다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.
Claims (18)
- 반도체 기판 : 상기 기판 상에 형성된 전도층 패턴 : 상기 전도층 패턴 상의 중의 소정 부분에 형성된 제 1 절연막; 및, 상기 제 1 절연막이 형성되지 않은 부분의 상기 전도층 패턴을 둘러싸고 상기 전도층 패턴 양 측의 상기 기판 상의 소정 부분에 소정의 얇은 두께로 형성된 제 2 절연막; 상기 제 1 절연막을 노출시킴과 더불어 상기 제 2 절연막을 둘러싸도록 형성된 식각 저지막을 포함하는 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서, 상기 식각 저지막은 질화막인 것을 특징으로 하는 반도체 소자.
- 제1항에 있서서, 상기 기판은 접합 영역을 구비하는 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서, 상기 기판은 하부 전도층 패턴을 구비하는 것을 특징으로 하는 반도체 소자.
- 반도체 기판 상에 전도층, 제 1 절연막 및 상기 제 1 절연막에 대하여 식각 선택비를 갖는 ARC막이 순차적으로 적층된 패턴을 형성하는 단계; 상기 제 1 절연막을 양 측으로부터 소정의 부분 식각하는 단계; 상기 제 1 절연막이 식각된 후의 기판 전면에 소정의 얇은 두께로 제 2 절연막을 형성하는 단계; 상기 제 2 절연막 상에 소정의 식각 저지막을 형성하는 단계; 및, 상기 식각 저지막이 상기 제 2 절연막을 둘러싸도록 상기 식각 저지막, 제 2 절연막 및 ARC막을 상기 제 1 절연막이 노출되도록 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제5항에 있어서, 기판 전면에 절연막을 형성하는 단계; 및, 상기 절연막을 상기 기판의 소정 부분이 노출되도록 식각하여 자기정렬 콘택형성을 위한 소정의 콘택홀을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체 소장의 제조방법.
- 제5항에 있어서, 기판 전면에 절연막을 형성하는 단계; 및, 상기 노출된 제 1 절연막 상의 상기 절연막을 소정 부분 식각하여 상기 전도층을 노출시켜 콘택홀을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제5항에 있어서, 상기 제 1 절연막은 습식식각으로 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제8항에 있어서, 상기 제 1 절연막은 산화막인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제5항에 있어서, 상기 ARC막은 질산화막인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제5항에 있어서, 상기 ARC막은 질화막인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제5항에 있어서, 제 2 절연막은 산화막인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제12항에 있어서, 상기 산화막은 소정의 증착방식으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제12항에 있어서, 상기 산화막은 열산화 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제5항에 있어서, 상기 식각 저지막은 질화막인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제5항에 있어서, 상기 식각 저지막, 제 2 절연막 및 ARC막은 이방성 블랭킷 식각하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제5항에 있어서, 상기 기판은 접합 영역을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제5항에 있어서, 상기 기판은 하부 전도층 패턴을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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