KR100236060B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 폴리 실리콘을 이용한 플러그층의 형성시에 공정 마진을 높이는데 적당하도록한 반도체 소자의 제조 방법에 관한 것으로, 셀 트랜지스터등이 형성된 반도체 기판상에 선택적으로 콘택홀을 갖는 층간 절연층을 형성하는 공정과,상기 콘택홀을 포함하는 전면에 폴리 실리콘층을 형성하는 공정과,상기 폴리 실리콘층이 형성된 전면에 포토레지스트를 도포하고 상기 콘택홀 상부의 소정 영역에만 남도록 패터닝하여 포토레지스트 마스크층을 형성하는 공정과,상기 포토레지스트 마스크층을 이용하여 상기 폴리 실리콘층을 선택적으로 식각하여 콘택홀 영역을 매립하는 플러그층을 형성하는 공정과,상기 포토레지스트 마스크층을 제거하고 전면에 금속층들을 형성하고 선택적으로 식각하여 상기 플러그층에 콘택되는 금속 배선층을 형성하는 공정을 포함하여 이루어진다.

Description

반도체 소자의 제조 방법
본 발명은 반도체 소자에 관한 것으로, 특히 폴리 실리콘을 이용한 플러그층의 형성시에 공정 마진을 높이는데 적당하도록한 반도체 소자의 제조 방법에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 제조 공정에 관하여 설명하면 다음과 같다.
도 1a내지 도 1d는 종래 기술의 플러그층 형성을 나타낸 공정 단면도이다.
종래 기술의 반도체 소자의 제조 방법은 상부 전도성 영역과 하부 전도성 영역을 서로 연결하기 위한 플러그층을 폴리 실리콘을 사용하여 형성하는 것으로 그 공정 순서는 다음과 같다.
먼저, 도 1a에서와 같이, 셀 트랜지스터등이 형성된 반도체 기판(1)상에 HLD(High temperature Low Deposition)층(2),BPSG(Boron Phosphorus Silicate)층(3)등으로 이루어진 층간 절연층을 형성하고 포토리소그래피 공정으로 상기 층간 절연층을 선택적으로 제거하여 콘택홀(4)을 형성한다.
그리고 도 1b에서와 같이, 상기의 콘택홀(4)을 포함하는 전면에 폴리 실리콘(5)을 증착한다.
이어, 도 1c에서와 같이, 상기의 폴리 실리콘층(5)을 에치백하여 상기의 콘택홀(4)을 완전 매립하는 플러그층(6)을 형성한다. 이때, 에치백 공정시에 콘택홀(4)이외의 부분에 폴리 실리콘이 잔류되는 것을 막기 위하여 오버 에치를 한다. 통상적으로 1초 가량 오버 에치할 경우 폴리 실리콘이 제거되는 두께는 1500Å∼2000Å정도이다.
그리고 도 1d에서와 같이, 상기 플러그층(6)이 형성된 전면에 Ti(7a),TiN(7b),W(7c)을 차례로 증착하여 상부 배선층을 형성한다. 이어, 상기의 상부 배선층을 포토리소그래피 공정으로 선택적으로 패터닝하여 상부 금속 배선층을 형성한다.
이와 같은 종래 기술의 콘택 플러그층의 형성 공정에 있어서는 콘택홀을 포함하는 전면에 폴리 실리콘층을 형성하고 플러그층을 형성하기 위한 에치백 공정시에 콘택홀내의 폴리 실리콘층의 식각비가 높아 오버 에치 타임의 마진이 없어 다음과 같은 문제점이 있다.
먼저, 오버에치되는 량을 고려하여 최초의 폴리 실리콘층의 두께를 두껍게 증착하여야 하고, 콘택홀내에 형성되는 플러그층의 식각되는 량이 콘택홀의 종횡비에 따라 다르므로 정확한 프로파일을 갖도록 플러그층을 형성하는 것이 어렵다.
본 발명은 상기와 같은 종래 기술의 반도체 소자의 제조 공정의 문제점을 해결하기 위하여 안출한 것으로, 폴리 실리콘을 이용한 플러그층의 형성시에 공정 마진을 높이는데 적당하도록한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a내지 도 1d는 종래 기술의 플러그층 형성을 나타낸 공정 단면도
도 2a내지 도 2f는 본 발명에 따른 플러그층 형성을 나타낸 공정 단면도
* 도면의 주요부분에 대한 부호의 설명
21 : 반도체 기판 22 : HLD층
23 : BPSG층 24 : 폴리 실리콘층
25 : 포토레지스트 마스크층 26 : 플러그층
27a, 27b, 27c : 상부 금속 배선층
공정 마진을 높이고 정확한 프로파일을 갖는 플러그층을 형성하는데 적당하도록한 본 발명의 반도체 소자의 제조 방법은 셀 트랜지스터등이 형성된 반도체 기판상에 선택적으로 콘택홀을 갖는 층간 절연층을 형성하는 공정과, 상기 콘택홀을 포함하는 전면에 폴리 실리콘층을 형성하는 공정과, 상기 폴리 실리콘층이 형성된 전면에 포토레지스트를 도포하고 상기 콘택홀 상부의 소정 영역에만 남도록 패터닝하여 포토레지스트 마스크층을 형성하는 공정과, 상기 포토레지스트 마스크층을 이용하여 상기 폴리 실리콘층을 선택적으로 식각하여 콘택홀 영역을 매립하는 플러그층을 형성하는 공정과, 상기 포토레지스트 마스크층을 제거하고 전면에 금속층들을 형성하고 선택적으로 식각하여 상기 플러그층에 콘택되는 금속 배선층을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명의 반도체 소자의 제조 방법에 관하여 설명하면 다음과 같다.
도 2a내지 도 2f는 본 발명에 따른 플러그층 형성을 나타낸 공정 단면도이다.
본 발명의 반도체 소자의 제조 공정은 폴리 실리콘을 사용한 플러그층의 형성시에 공정 마진을 높이기 위해 포토레지스트 마스크층을 이용하는 것으로, 그 공정 순서는 다음과 같다.
먼저, 도 2a에서와 같이, 셀 트랜지스터등이 형성된 반도체 기판(21)상에 HLD층(22),BPSG층(23)등으로 이루어진 층간 절연층을 형성하고 포토리소그래피 공정으로 상기 층간 절연층을 선택적으로 제거하여 콘택홀을 형성한다.
그리고 도 2b에서와 같이, 상기의 콘택홀을 포함하는 전면에 폴리 실리콘층(24)을 증착한다. 이때, 상기의 폴리 실리콘층(24)의 증착 두께는 16M DRAM의 경우에 3000Å이하로 하는 것도 가능하다.
이어, 도 2c에서와 같이, 상기의 폴리 실리콘층(24)이 형성된 전면에 포토레지스트를 도포하고 선택적으로 노광 및 현상하여 상기 콘택홀 상부의 소정 영역에만 남도록 패터닝하여 포토레지스트 마스크층(25)을 형성한다.
그리고 도 2d에서와 같이, 상기의 포토레지스트 마스크층(25)을 이용한 건식 식각으로 콘택홀 영역을 매립하는 플러그층(26)을 형성한다. 이때, 상기의 식각 공정시에 콘택홀이외의 부분에 폴리 실리콘이 잔류되는 것을 막기 위하여 오버 에치를 하여도 플러그층이 손실되는 현상은 발생하지 않는다.
이어, 도 2e에서와 같이, 상기의 식각 공정에서 마스크층으로 이용된 포토레지스트 마스크층(25)을 제거한다.
그리고 도 2f에서와 같이, 상기 플러그층(26)이 형성된 전면에 Ti(27a),TiN(27b),W(27c)을 차례로 증착하고 포토리소그래피 공정으로 선택적으로 패터닝하여 상부 금속 배선층을 형성한다.
이와 같은 본 발명의 반도체 소자의 제조 방법에 의한 콘택 플러그층의 형성 공정은 포토레지스트 마스크층(25)을 이용하여 건식 식각 공정으로 폴리 실리콘 플러그를 형성하여 공정 마진을 높일 수 있다.
하부 전도층과 상부 전도층을 연결하는 플러그층의 형성을 위한 폴리 실리콘층의 식각 공정을 에치백이 아닌 마스크를 사용한 건식 식각 공정으로 하여 플러그층 형성 공정의 공정 마진을 높일 수 있는 효과가 있다.
콘택홀내의 폴리 실리콘의 손실을 고려하지 않아도 되므로 최초 폴리 실리콘층의 형성 두께를 얇게 할 수 있고, 콘택홀의 종횡비에 따른 플러그층의 높이 차이가 발생하지 않아 후속되는 공정이 용이하게 이루어지도록 하는 효과가 있다.

Claims (3)

  1. 셀 트랜지스터등이 형성된 반도체 기판상에 선택적으로 콘택홀을 갖는 층간 절연층을 형성하는 공정과, 상기 콘택홀을 포함하는 전면에 폴리 실리콘층을 형성하는 공정과, 상기 폴리 실리콘층이 형성된 전면에 포토레지스트를 도포하고 상기 콘택홀 상부의 소정 영역에만 남도록 패터닝하여 포토레지스트 마스크층을 형성하는 공정과, 상기 포토레지스트 마스크층을 이용하여 상기 폴리 실리콘층을 선택적으로 식각하여 콘택홀 영역을 매립하는 플러그층을 형성하는 공정과, 상기 포토레지스트 마스크층을 제거하고 전면에 금속층들을 형성하고 선택적으로 식각하여 상기 플러그층에 콘택되는 금속 배선층을 형성하는 공정을 포함하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서, 층간 절연층은 HLD층과 BPSG층을 차례로 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서, 금속 배선층은 Ti, TiN, W 의 금속층들을 차례로 증착하고 포토리소그래피 공정으로 선택적으로 패터닝하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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