KR100372657B1 - 반도체소자의콘택형성방법 - Google Patents
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Abstract
본 발명은 콘택 저항을 줄일 수 있는 반도체 소자의 콘택 형성 방법을 개시한다. 개시된 본 발명의 방법은, 반도체 기판 상부에 제 1 산화막을 형성하고, 상기 제 1 산화막 상부에 제 1 금속 박막 및 제 2 산화막을 차례로 형성하는 단계; 상기 제 2 산화막 상에 이후 행해지는 식각에 의해 상기 제 1 금속 박막 상부의 일부 및 이에 인접한 제 1 금속 박막의 한 쪽 측부를 노출시키는 비아홀이 형성되도록 감광막 패턴을 형성하는 단계; 상기 감광막 패턴에 따라 제 2 산화막을 식각하여 제 1 금속 박막의 상부의 일부 및 한 쪽 측부를 노출시키는 비아 홀을 형성하는 단계; 상기 감광막 패턴을 제거하는 단계; 및 상기 비아 홀에 제 2 금속 박막을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 콘택 형성 방법에 관한 것으로, 보다 상세하게는, 콘택 저항의 감소 방법에 관한 것이다.
반도체 소자의 집적도가 향상됨에 따르는 다층 금속 배선은 소자의 교차배선을 가능하게 하고, 다층 배선에 따르는 배선 간격 길이의 단축으로 인하여 저항이 감소되어 소자 지연 시간이 감축된다. 여기서, 다층 배선들간의 전기적 연결은 비아 홀을 통해 이루어지며, 이러한 비아 홀은 다층 금속간의 전기적 접촉을 이루게 하는 일종의 콘택 홀을 의미한다.
종래의 반도체 소자의 콘택 형성 방법에 대하여 보다 자세히 살펴보면 다음과 같다.
제 1 도에 도시된 바와 같이, 반도체 기판(1) 상부에 제 1 산화막(2)을 형성하고, 그 상부에 제 1 금속 박막(3) 및 제 2 산화막(4)을 차례로 형성하고, 제 2 산화막(4) 상부의 소정 영역에 감광막을 도포한 후, 이를 노광 및 현상한 다음, 비아 홀을 형성하기 위하여 건식 식각을 진행한다. 그리고나서, 식각에 의해 제 1 금속 박막(3)의 일부를 노출시킨 비아 홀(7) 상에 제 2 금속 박막(미도시)을 형성한다.
그러나, 종래의 콘택 형성 방법은 제 2 산화막(4)을 제 1 금속 박막(3)의 상부 중 일부가 드러나게 건식 식각한 다음, 제 2 금속 박막을 형성하게 되는 데, 반도체 소자들의 고집적화가 진행됨에 따라 제 1 금속 박막(3)과 제 2 금속 박막간의 접촉 면적이 감소하게 되어 콘택 저항이 증가하는 문제점이 있다.
띠라서, 본 발명은 상기한 종래의 문제점을 해결하기 위해 안출된 것으로서, 제 1 금속 박막과 제 2 금속 박막간좌 접촉 면적을 증가시켜서 콘택 저항의 감소를 유도할 수 있는 반도체 소자의 콘택 형성 방법을 제공하는 것을 그 목적으로 한다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 반도체 기판 상부에 제 1 산화막을 형성하고, 상기 제 1 산화막 상부에 제 1 금속 박막 및 제 2 산화막을 차례로 형성하는 단계; 상기 제 2 산화막 상에 이후 행해지는 식각에 의해 상기 제 1금속 박막 상부의 일부 및 이에 인접한 제 1 금속 박막의 한 쪽 측부를 노출시키는 비아홀이 형성되도록 감광막 패턴을 형성하는 단계; 상기 감광막 패턴에 따라 제 2 산화막을 식각하여 제 1 금속 박막의 상부의 일부 및 한 쪽 측부를 노출시키는 비아 홀을 형성하는 단계; 상기 감광막 패턴을 제거하는 단계; 및 상기 비아 홀에 제 2 금속 박막을 형성하는 단계를 포함하는 반도체 소자의 콘택 형성 방법을 제공한다.
이하, 본 발명의 바람직한 실시예를 첨부 도면에 의거하여 설명하면 다음과 같다.
제 2 도 (가) 내지 (다)는 본 발명의 실시예에 따른 반도체 소자의 콘택 형성 방법을 설명하기 위한 각 제조 공정에 있어서의 반도체 소자의 요부 단면도이다.
우선, 제 2 도 (가)에 도시된 바와 같이, 반도체 기판(1) 상의 구조물 상에 제 1 산화막(2)을 형성하고, 그 위에 제 1 금속 박막(3)과 절연층인 제 2 산화막(4)을 차례로 형성한다. 그런다음, 상기 제 2 산화막(4) 상부의 소정 영역에 감광막을 도포하고, 이를 노광 및 현상하여 감광막 패턴(5)을 형성한다. 여기서, 상기 감광막 패턴(5)은 이후에 행해지는 식각에 의해 제 1 금속박막(3) 상부의 일부 및 이에 인접된 한 쪽 측부가 노출될 수 있도록 형성한다.
그 다음, 제 2 도 (나)에 도시된 바와 같이, 감광막 패턴(5)을 식각 베리어로 이용해서 제 2 산화막(4)을 습식 및 건식 식각하고, 이를 통해, 입구부가 넓고 접촉부가 작으면서 제 1 금속 박막(3)의 상부의 일부 및 한 쪽 측부를 노출시키는비아 홀(7)을 형성한다.
그 후, 제 2 도 (다)에 도시된 바와 같이, 감광막 패턴(5)을 제거하고, 상기 제 2 산화막(4) 상부 및 비아 홀(7) 내벽에 베리어막으로서 티타늄(6)을 증착한 후, 그 위에 배선용 제 2 금속 박막(미도시)을 형성한다. 여기서, 상기 배리막으로서 티타늄(6) 대신에 텅스텐-실리사이드를 증착하는 것도 가능하다.
그리고나서, 도시하지는 않았으나, 공지의 방법에 따라 상기 제 2 금속박막 및 티타늄을 패터닝하여 원하는 크기의 금속 배선을 형성한다.
전술한 바와 같은 본 발명의 콘택 형성 방법에 따르면, 본 발명은 제 1 금속 박막의 상부 및 측부를 노출시키도록 비아 홀을 형성하므로, 상기 제 1 금속 박막과 제 2 금속 박막간의 접촉 면적을 증가시킬 수 있으며, 그래서, 콘택 저항을 줄이는 효과를 제공한다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만 당업자에 의하여 이에 대한 수정과 변경이 가능하다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
제 1 도는 종래의 비아 홀 단면도.
제 2 도 (가) 내지 (다)는 본 발명의 일실시예에 따른 콘택 형성 방법을 설명하기 위한 각 제조 공정에 있어서의 반도체 소자의 요부 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 반도체 기판 2 : 제 1 산화막
3 : 제 1 금속 박막 4 : 제 2 산화막
5 : 감광막 패턴 6 : 티타늄
7 : 비아 홀
Claims (2)
- 반도체 기판 상부에 제 1 산화막을 형성하고, 상기 제 1 산화막 상부에 제 1 금속 박막 및 제 2 산화막을 차례로 형성하는 단계;상기 제 2 산화막 상에 이후 행해지는 식각에 의해 상기 제 1 금속 박막 상부의 일부 및 이에 인접한 제 1 금속 박막의 한 쪽 측부를 노출시키는 비아홀이 형성되도록 감광막 패턴을 형성하는 단계;상기 감광막 패턴에 따라 제 2 산화막을 식각하여 제 1 금속 박막의 상부의 일부 및 한 쪽 측부를 노출시키는 비아 홀을 형성하는 단계;상기 감광막 패턴을 제거하는 단계; 및상기 비아 홀에 제 2 금속 박막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
- 제 1 항에 있어서, 상기 감광막 패턴을 제거하는 단계 후, 상기 제 2 금속 박막을 형성하는 단계 전,상기 제 2 산화막 상부 및 비아 홀 내벽에 티타늄을 증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
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| KR1019950056948A KR100372657B1 (ko) | 1995-12-26 | 1995-12-26 | 반도체소자의콘택형성방법 |
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| KR970052351A KR970052351A (ko) | 1997-07-29 |
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| Application Number | Title | Priority Date | Filing Date |
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| KR1019950056948A KR100372657B1 (ko) | 1995-12-26 | 1995-12-26 | 반도체소자의콘택형성방법 |
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1995
- 1995-12-26 KR KR1019950056948A patent/KR100372657B1/ko not_active IP Right Cessation
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| KR970052351A (ko) | 1997-07-29 |
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