KR100338107B1 - 반도체소자의제조방법 - Google Patents

Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 공정의 진행에 따른 파티클(Particle)의 유입 가능성을 최소화시키기 위하여 콘택 홀 형성시 금속 배선이 형성될 부분의 절연층에 트렌치를 형성하므로써 금속 배선 및 플러그(Plug)를 동시에 형성할 수 있다. 그러므로 공정의 단계를 단순화시켜 파티클로 인한 불량을 최소화시키며, 수율을 향상시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.

Description

반도체 소자의 제조 방법

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 금속 배선 및 플러그(Plug)를 동시에 형성할 수 있도록 한 반도체 소자의 제조 방법에 관한 것이다.

일반적으로 반도체 소자의 제조 공정에서 금속층은 이중 또는 다중 구조로형성되며, 금속층과 금속층간의 접속 및 접합부와 금속층간의 접속은 절연막에 형성되는 콘택 홀(Contact Hole)을 통해 이루어진다. 그런데 반도체 소자가 고집적화 됨에 따라 콘택 홀의 크기 및 금속 배선의 폭이 급격히 감소되어 소자 제조 공정이 어려워지는 실정이다. 그러면 종래 반도체 소자의 제조 방법을 제 1A 내기 제 1C 도를 통해 설명하면 다음과 같다.

제 1A 내지 제 1C 도는 종래 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도로서,

제 1A 도는 접합부(2)가 형성된 실리콘 기판(1)상에 절연층(3)을 형성한 후 콘택 마스크(Mask)를 이용한 사진 및 식각 공정으로 상기 접합부(2)가 노출되도록 상기 절연층(3)을 패터닝하여 콘택 홀을 형성한다. 그리고 전체 상부면에 금속을 증착한 후 상기 절연층(3)의 표면이 노출되는 시점까지 상기 금속을 에치 백(Etch back)하여 상기 콘택 홀내에 플러그(4)를 형성한 상태의 단면도이다.

제 1B 도는 전체 상부면에 금속층(5)을 형성한 상태의 단면도이며, 제 1C 도는 금속 배선용 마스크를 이용한 사진 및 식각 공정으로 상기 금속층(5)을 패터닝하여 금속 배선(5A)을 형성한 상태의 단면도이다. 그런데 이와 같은 공정은 상기 콘텍 홀 및 금속 배선(5A)을 형성하기 위한 사진 및 식각 공정이 각각 실시되기 때문에 공정이 복잡하여 제조 비용이 많이 소요되며, 각 공정의 진행에 따른 파티클 (Particale)의 유입 가능성이 많아 불량의 발생률이 높다.

따라서 본 발명은 콘택 홀 형성시 금속 배선이 형성될 부분의 절연층에 트렌치를 형성하여 금속 배선 및 플러그가 동시에 형성되도록 하므로써 상기한 단점을해소할 수 있는 반도체 소자의 제조 방법을 제공하는 데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명은 접합부가 형성된 실리콘 기판상에 절연층 및 감광막을 순차적으로 형성한 후 상기 접합부 상부 및 금속 배선이 형성될 부분의 상기 절연층이 노출되도록 상기 감광막을 패터닝하는 단계와, 상기 단계로부터 상기 패터닝된 감광막을 마스크로 이용한 식각 공정으로 상기 절연층을 식각하여 상기 접합부가 노출되도록 콘택 홀을 형성하며, 상기 금속 배선이 형성될 부분의 상기 절연층을 소정 깊이 식각하여 트렌치를 형성하는 단계와, 상기 단계로부터 상기 콘택 홀 및 트렌치가 매립되도록 전체면에 금속을 증착한 후 상기 절연층의 표면이 노출되는 시점까지 상기 금속을 에치 백하여 상기 콘택 홀에는 플러그를, 그리고 상기 트렌치에는 금속 배선을 각각 형성하는 단계와, 상기 단계로부터 상기 플러그 및 금속 배선과 접속되도록 전체 상부면에 금속층을 형성하는 단계로 이루어지는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

제 2A 내지 제 2C 도는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도로서,

제 2A 도는 접합부(12)가 형성된 실리콘 기판(11)상에 절연층(13) 및 감광막(14)을 순차적으로 형성한 후 상기 접합부(12) 상부 및 금속 배선이 형성될 부분의 상기 절연층(13)이 노출되도록 상기 감광막(14)을 패터닝한다. 그리고 상기 패터닝된 감광막(14)을 마스크로 이용하여 상기 접합부(12)가 노출되도록 상기 절연층(13)을 식각하며 콘택 홀(6A)을 형성하며, 상기 금속 배선이 형성될 부분의 상기 절연층(13)을 소정 깊이 식각하여 트렌치(Trench; 6B)를 형성한 상태의 단면도이다.

이때, 상기 콘택 홀(16A)과 상기 트렌치(16B)의 넓이비는 2 : 1 정도, 예를들어 상기 콘택 홀(6A)의 넓이는 1.0 내치 1.2μm, 상기 트렌치(6B)의 넓이는 0.5 내지 0.6μm가 되도록 한다.

상기에서, 본 발명은 한번의 식각 공정으로 절연층에 트랜치(6B) 및 콘택 홀(6A)을 동시에 형성시키기 위하여 마이크로 로딩 이펙트(Micro Loading Effect)를 이용한다.

마이크로 로딩 이펙트는 주로 다음 3가지 이유에 의해 발생된다. 첫 번째 이유로는 식각 마스크 패턴에 의해 노출되는 면적의 사이즈가 미세화 됨에 따라 인시덴트 이온(Incident ion)의 입사각이 제한되기 때문이다. 두 번째 이유로는 식각 공정시 발생하는 폴리머(Polymer)에 의해 식각이 원활하게 이루어지지 않기 때문이고, 세 번째 이유로는 식각 마스크 패턴의 측벽에 전하(Charge)가 증가하여 인시덴트 이온의 수직 입사를 방해하기 때문이다. 이러한 마이크로 로딩 이펙트는 식각 마스크 패턴에 의해 노출되는 면적에 따라 발생되는 정도가 결정된다. 즉, 식각 마스크 패턴인 감광막(14)에 의해 노출되는 면적이 작은 부분인 트랜치(6B)가 형성될 영역에서는 인시덴트 이온의 입사각이 크게 제한되며, 더욱이 감광막(14) 패턴 측벽의 전하에 의해 인시덴트 이온이 수직으로 입사하는데 어려움이 있다. 이로 인해, 식각 공정이 원활하게 이루어지지 않는다. 반대로, 식각 마스크 패턴인 감광막(14)에 의해 노출되는 면적이 큰 부분인 콘택홀(6A)이 형성될 영역에서는 인시덴트 이온의 입사각이 별로 제한받지 않으며, 감광막(14) 패턴 측멱의 전하에 의해 인시텐트 이온이 수직으로 입사하는데 어려움이 별로 없다. 따라서, 노출되는 면적이 큰 부분인 콘택홀(6A)이 형성될 영역에서는 식각 공정이 원활하게 이루어진다. 이러한 이유로 인하여, 감광막(14) 패턴에 의해 노출되는 면적이 큰 부분인 콘택 홀(6A) 형성 영역에서의 식각량이 작은 부분인 트랜치(6B)가 형성될 영역보다 더 많아지게 된다.

상기와 같이, 식각 공정시 마이크로 로딩 이펙트를 이용하므로써 콘택 홀(6A)이 형성될 영역의 절연층(13)을 트랜치(6B)가 형성될 영역보다 더 많이 식각할 수 있어 동일한 감광막을 이용하여 한번의 식각 공정으로 콘택 홀과 트랜치(6A 및 6B)를 동시에 형성할 수 있다.

제 2B 도는 상기 콘택 홀 및 트렌치(6A 및 6B)가 매립되도록 화학 기상 증착(Chemical Vapor Deposition) 방법으로 전체면에 텅스텐(W)과 같은 금속을 증착한 후 상기 절연층(13)의 표면이 노출되는 시점까지 상기 금속을 에치 백하여 상기 콘택 홀(6A)에는 플러그(15A)를, 그리고 상기 트렌치(6B)에는 금속 배선(15B)을 각각 형성한 상태의 단면도이다.

제 2C 도는 상기 플러그(15A) 및 금속 배선(15B)과 접속되도록 전체 상부면에 금속층(16)을 형성한 상태의 단면도로서, 상기 금속층(16)은 5000 내지 8000Å의 두께로 형성된다.

예를 들어, 3중 구조의 금속층을 갖는 반도체 소자를 제조하는 경우 종래에는 6번의 마스크 공정이 실시되었으나, 상기와 같은 방법을 이용하면 3번의 마스크공정만 실시하면 된다.

상술한 바와 같이 본 발명에 의하면 콘택 홀 형성시 금속 배선이 형성될 부분의 절연층에 트렌치를 형성하므로써 금속 배선 및 플러그를 동시에 형성할 수 있다. 그러므로 공정의 단계를 단순화시켜 파티클로 인한 불량을 최소화시키며, 수율을 향상시킬 수 있는 탁월한 효과가 있다.

제 1A 내지 제 1C 도는 종래 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도.

제 2A 내지 제 2C 도는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도.

* 도면의 주요 부분에 대한 부호의 설명 *

1 및 11: 실리콘 기판 2 및 12: 접합부

3 및 13: 절연층 4 및 15A: 플러그

5 및 16: 금속층 5A 및 15B: 금속 배선

6A: 콘택 홀 6B: 트렌치

14: 감광막

Claims (3)

1. 실리콘 기판상에 절연층 및 감광막을 순차적으로 형성한 후 콘택 홀 및 트렌치가 형성될 영역의 넓이비가 약 2:1이 되도록 상기 감광막을 패터닝하여 상기 절면층을 노출시키는 단계와,

   마이크로 로딩 이펙트를 이용한 식각 공정으로 상기 절연층을 식각하여 상기 접합부를 노출시키는 콘택 홀 및 상기 금속 배선이 형성될 트렌치를 동시에 형성하는 단계와,

   상기 콘택 홀 및 트렌치가 매립되도록 전체면에 금속을 증착한 후 상기 절연층의 표면이 노출되는 시점까지 상기 금속을 에치 백하여 상기 콘택 홀에는 플러그를, 그리고 상기 트렌치에는 금속 배선을 각각 형성하는 단계와,

   상기 플러그 및 금속 배선과 접속되도록 전체 상부면에 소정의 패턴으로 금속층을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
2. 제 1 항에 있어서,

   상기 플러그 및 금속 배선은 텅스텐으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
3. 제 1 항에 있어서,

   상기 금속층은 5000 내지 8000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.