KR0166203B1 - 반도체장치의 콘택 형성방법 - Google Patents

반도체장치의 콘택 형성방법 Download PDF

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Abstract

패드 폴리를 이용하는 안정된, 반도체장치에서의 콘택 형성방법이 개시되어 있다.
본 발명에 의한 반도체장치의 콘택 형성방법은, 게이트 폴리(31)가 형성된 반도체기판(30)상에 제1층간 절연막(32)을 증착하고, 상기 게이트 폴리(31) 사이의 상기 반도체기판(30)을 노출시키고, 전면에 패드 폴리층(34)을 증착한 후 상기 패드 폴리층(34)을 에치백하며, 포토리소그래피기술로 패드 폴리를 형성할 영역상에 포토레지스트 패턴(36)을 형성하고, 식각공정에 의하여 상기 포토레지스트 패턴(36) 하부에 패드 폴리(35)를 형성하는 단계 및 전면에 제2층간 절연막(37)을 증착하고 통상적인 에칭공정에 의해 콘택홀(38)을 형성하는 단계를 구비하여 이루어진다.
따라서, 폴리머 스페이서를 사용하지 않아 공정이 안정되며, 패드 폴리의 두께를 낮게 할 수 있으므로 디바이스의 수직방향으로의 스케일 다운을 얻을 수 있다.

Description

반도체장치의 콘택 형성방법
제1a도 내지 제1e도는 종래 기술에 의한 반도체장치의 콘택 형성방법을 설명하기 위해 도시된 단면도들이다.
제2a도 내지 제2d도는 본 발명의 일실시예에 의한 반도체장치의 콘택 형성방법을 설명하기 위해 도시된 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명
12,31 : 게이트 폴리 14 : 고온 산화막(HTO막)
16,34 : 패드 폴리층 18,36 : 포토레지스트
20 : 폴리머 스페이서 22,37 : 제2층간 절연막
24,38 : 콘택 홀 32 : 제1층간 절연막
본 발명은 반도체장치의 콘택(contact) 형성방법에 관한 것으로서, 보다 상세하게는 패드 폴리(pad poly)를 이용하여 안정적으로 콘택 형성을 할 수 있는 반도체장치의 콘택 형성방법에 관한 것이다.
일반적으로 종래에는 반도체기판내에 n형 및 p형의 확산층을 형성시킨 후, 층간 절연막을 성장시키고, 이어서 상기 n형의 확산층과 p형 확산층에 대해서 동시에 콘택홀을 형성시킨 다음 금속배선을 행하는 방법으로 콘택을 형성하였는 바, 이와 같은 반도체장치의 콘택 형성방법에 의하면 접속구멍(콘택홀)이 확산층으로부터 벗어나지 않도록 마스크를 여유있게 설계할 필요가 있었다.
그러나, 근년에 소자의 미세화가 진행되면서 이러한 마스크설계상의 여유는 점점 줄어들고 있어 접속구멍이 확산층으로부터 벗어나는 경우에 대비해서, 예컨대 비소이온이나 인이온을 사용하는 이온주입기술이나, 비소나 인을 함유한 물질에 의한 고불순물 확산기술 등을 사용하는 공지의 기술인 이른바 SAC기술(Self-Aligned-Contact Tech; 자기정합 접촉기술)이 개발되어 있다.
상기 SAC 기술에서는 전도층사이의 절연막으로 사용되는 질화살리콘(SiN)에 대한 식각 선택비가 최소한 20 : 1 이상이 요구되며, 에치 후의 접촉(contact) 저항이 양호하게 되어야 하는 문제점이 있어 현재의 기술수준에서는 실용화하기가 매우 어렵다고 본다. 또한, 이와 같이 선택비를 높일수록 SAC공정은 윈도우 마진(window margin)이 매우 적어 안정적인 공정진행이 어렵다는 문제점이 있다.
한편, 날로 고집적화되는 반도체 메모리 분야에서 64M DRAM 이상에서는 현재 셀 접촉(cell contact ; BC)과 비트 라인 접촉(bit line contact ; DC)을 엑티브(active)에 형성하는 방법으로 패드(PAD) 공정을 사용하고 있다.
상기와 같은 패드(PAD)공정을 이용하여 콘택을 형성하는 종래의 방법을 제1a도 내지 제1e도를 이용하여 설명한다.
제1a도에서는 게이트 폴리(Gate poly; 12)가 형성된 반도체기판(10)상에 고온산화막(High Temperature Oxide; 14)을 형성하고, 통상의 포토리소그래피공정을 실시하여 상기 고온산화막(14)의 소정 부분을 제거하여 콘택홀을 형성할 수 있도록 반도체기판(10)을 노출시킨다. 상기 노출된 반도체기판의 하부는 고농도의 불순물이 주입된 액티브영역이 된다.
다음으로, 상기와 같은 구조로 형성된 상부에 스파터링법 등에 의해 2000∼2500Å정도 두께의 패드 폴리층(PAD poly; 16)를 증착시킨 후, 에치백(etch back)을 실시하여 상기 패드 폴리층(16)의 두께가 1000Å 정도 되게 형성한다.
다음으로, 제1b도에 있어서, 상기 패드 폴리층(16)의 전면에 포토레지스트(18)를 도포한 후, 통상적인 포토리소그래피 공정을 실시하여 이를 패턴화시킨다.
다음으로 제1c도에 있어서, 상기 패턴화된 포토레지스트(18)의 측벽에 폴리머(polymer) 스페이서(20)를 형성시킨다. 이때, 상기 폴리머 스페이서(20)를 형성시키는 것은 패드 폴리의 패턴 크기를 증가시키기 위한 것이다.
다음으로 제1d도에 있어서, 상기 패턴화된 포토레지스트(18)와 폴리머 스페이서(20)를 이용하여 패드 폴리층(16)에 에칭공정을 실시하여 패드 폴리(17)를 형성한다.
이어서, 제1e도에 있어서, 상기와 같은 구조의 상부 전면에 제2층간절연막(22)을 증착시킨다. 다음으로, DC나 BC를 위한 에칭공정을 실시하여 콘택홀(24)을 형성시킨다.
상기와 같은 공정을 실시함에 있어서는 포토레지스트를 도포한 후 패턴화 하는 공정의 한계로 말미암아 패드 폴리의 에칭공정 시에 있어서, 패턴화된 포토레지스트의 측벽에 폴리머 스페이서(20)를 형성시킨 후 패드 폴리층(16)을 에칭한다.
이와 같이 폴리머 부착 프로세스(process)를 이용한 패드폴리 공정은 디바이스(device) 집적도가 더욱 증가할수록 패드 사이의 간격이 좁아져 브릿지(bridge) 등의 결함이 발생할 우려가 높고 또한 공정마진(margin)이 적어지는 문제점이 있다.
따라서, 본 발명의 목적은 이와 같은 종래의 패드공정에서 발생되는 문제점을 해결하기 위한 것으로서, 개량형 자기정합형, 접촉기술을 사용하여 패드의 크기를 증가시킬 수 있는 반도체장치의 콘택 형성방법을 제공하는 것이다.
본 발명의 다른 목적은 포토공정의 미스얼라인 마진(mis-align margin)을 증가시키기 위한 콘택 형성방법에 관한 것이다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 콘택 형성방법은, 복수의 게이트 폴리가 형성된 반도체기판상에 제1층간 절연막을 증착하는 단계와; 상기 인접하는 게이트 폴리 사이의 반도체기판이 노출되도록 상기 제1층간 절연막의 소정 부분을 제거하는 단계와; 상기 노출된 반도체기판과 상기 제1층간 절연막상의 전면에 패드 폴리층을 증착한 후 상기 패드 폴리층을 에치백하는 단계와; 포토레지스트를 이용한 포토리소그래피기술로 패드 폴리를 형성할 영역상에 포토레지스트 패턴을 형성하는 단계와; 식각공정에 의하여 상기 포토레지스트 패턴 하부에 패드 폴리를 형성하는 단계; 및 반도체기판의 전면에 제2층간 절연막을 증착하고 통상적인 에칭공정에 의해 콘택홀을 형성하는 단계를 구비하여 이루어진다.
상기 제1층간 절연막은 질화실리콘으로 형성하는 것이 식각 선택비면에서 바람직하며, 상기 패드 폴리층을 에치백하는 단계에서 잔존하는 패드 폴리층의 두께를 500Å 이하가 되게 형성하는 것이 디바이스의 소형화 측면에서 바람직하다.
이하, 본 발명의 실시예에 대하여 첨부한 도면을 참조하여 구체적으로 살펴본다. 제2a도 내지 제2d도는 본 발명의 일실시예에 따른 반도체장치의 콘택 형성방법을 도시하는 공정도들이다.
제2a도를 참조하면, 복수개의 게이트 폴리(Gate poly; 31)가 형성된 반도체기판(30)상에 제1층간 절연막(32)으로서 질화실리콘(SiN)막을 전면에 형성하고, 통상의 포토리소그래피 공정을 실시하여 인접한 상기 게이트 폴리(31) 사이의 반도체기판(30)이 노출되도록 상기 제1층간 절연막(32)의 소정 부분을 제거하여 후속되는 콘택홀을 형성할 수 있도록 한다. 상기 노출되는 부분은 반도체기판(30)의 활성영역이 되며, 노출부분상으로 후속공정에 의하여 패드 폴리가 형성된다. 이어서, 기판의 전면에 화학증착법(CVD) 등에 의하여 2000 ∼ 2500Å 정도의 두께가 되도록 패드 폴리층(34)을 증착시킨다.
다음으로 제2b도를 참조하면, 상기 패드 폴리층(34)에 에치백(etch back)을 실시하여 잔존하는 패드 폴리층(34)이 500Å 정도 이하의 두께가 되게 형성한다. 이와같은 공정시에 있어서, 상기 제1층간 절연막(32)이 약간 노출되어도 큰 문제는 없다. 이어서, 상기 패드 폴리층(34)간의 전면에 포토레지스트를 도포한 후, 통상적인 포토리소그래피 공정을 실시하여 후속되는 패드 폴리가 형성될 영역 위로 포토레지스트 패턴(36)을 형성시킨다.
다음으로 제2c도에 있어서, 상기 패턴화된 포토레지스트 패턴(36)을 식각 마스크로 사용하여 상기 패드 폴리층(34)를 식각하여 상기 포토레지스트 패턴(36) 하부에 패드 폴리(35)를 형성하고, 상기 포토레지스트 패턴(36)을 제거한다. 이와 같은 식각공정의 실시에 있어서, 종래에는 반도체소자의 고집적화에 따른 CD(Critical Dimension) 콘트롤을 위하여 포토레지스트 패턴의 스페이서(spacer)로 사용되는 폴리머를 부착하는 공정을 사용하였으나, 본 실시예에서는 폴리머의 부착공정을 실시하지 않는다.
이어서, 제2d도에 있어서, 상기와 같은 구조의 상부 전면에 제2층간 절연막(37)을 증착시킨다. 다음으로, 비트 라인 콘택(DC)이나 셀 콘택(BC)을 위한 에칭공정을 SAC공정과 유사한 방법으로 실시하여 상기 패드폴리(35) 상으로 콘택홀(38)을 형성시킨다.
상기 실시예에 의하면, 패드 폴리(35)를 형성하기 위한 에칭시 실리콘(Si) 및 질화실리콘(SiN)에 대한 선택비가 종래의 SAC 공정에 의하면 적어도 20 : 1 정도가 되어야 하나 본 발명에서는 10 : 1 이상이면 충분하다. 이는 256 M DRAM 및 1 기가(Giga)급의 디바이스에서도 충분히 적용할 수 있는 것이다.
이상의 실시예에서 살펴본 바와 같이, 본 발명의 효과는 다음과 같다.
즉, 종래의 기술에서 브릿지 유발 등의 우려가 있는 폴리머 스페이서 부착공정을 사용하지 않고 패드 폴리를 에치시킬 수 있다.
또한, 본 발명은 패드 폴리의 두께를 낮춤으로서 디바이스 수직방향으로의 스케일 다운(scale down) 효과를 얻을 수 있다. 또한, 본 발명은 포토 마스크의 미스얼라인(mis-align)마진의 증가를 꾀할 수 있다. 게다가, 종래의 패드 폴리 공정이나 SAC 공정 보다 훨씬 안정적으로 콘택 형성공정을 제공할 수 있다.
한편, 본 발명은 이상의 실시예에 대하여만 상세히 설명하였지만, 이에 국한되지 않고 본 발명의 기술적 요지가 미치는 범위내에서는 다양한 변경이나 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이하 청구되는 특허청구범위 내에 이들 모두가 포함된다.

Claims (4)

  1. 복수의 게이트 폴리(31)가 형성된 반도체기판(30)상에 제1층간 절연막(32)을 증착하는 단계와; 상기 인접하는 게이트 폴리(31) 사이의 상기 반도체기판(30)이 노출되도록 상기 제1층간 절연막(32)의 소정 부분을 제거하는 단계와; 상기 노출된 반도체기판(30)과 상기 제1층간 절연막(32)상의 전면에 패드 폴리층(34)를 증착한 후 상기 패드 폴리층(34)을 에치백하는 단계와; 포토레지스트를 이용한 포토리소그래피기술로 패드 폴리를 형성할 영역상에 포토레지스트 패턴(36)을 형성하는 단계와; 식각공정에 의하여 상기 포토레지스트 패턴(36) 하부에 패드 폴리(35)를 형성하는 단계; 및 반도체기판의 전면에 제2층간 절연막(37)을 증착하고 통상적인 에칭공정에 의해 콘택홀(38)을 형성하는 단계; 를 구비하여 이루어진 것을 특징으로 하는 반도체장치의 콘택 형성방법.
  2. 제1항에 있어서, 상기 제1층간 절연막(32)으로 질화실리콘(SiN)을 증착하여 형성하는 것을 특징으로 하는 상기 반도체장치의 콘택 형성방법.
  3. 제1항에 있어서 상기 패드 폴리층(34)를 에치백하는 단계에서 잔존하는 패드 폴리층의 두께를 500Å 이하가 되게 형성하는 것을 특징으로 하는 상기 반도체장치의 콘택 형성방법.
  4. 제1항 또는 제2항에 있어서, 상기 패드 폴리(35)를 형성하기 위한 식각공정은 실리콘(Si) 및 질화실리콘(SiN)에 대한 선택비가 10 : 1 이상에서 실시하는 것을 특징으로 하는 상기 반도체장치의 콘택 형성방법.
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KR100735607B1 (ko) * 2001-03-26 2007-07-04 삼성전자주식회사 패드폴리 형성방법

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