KR100381017B1 - 반도체 장치의 다중 콘택 형성방법 - Google Patents

Abstract

본 발명은 반도체 장치 형성 방법에 있어서, 반도체 기판상에 기형성된 제1 절연막을 선택식각하여 소정부위의 반도체 기판이 노출되는 다수개의 콘택홀을 형성하는 단계; 상기 제1 절연막 측벽에 제2 절연막 스페이서를 형성하는 단계; 상기 다수의 콘택홀을 매립하도록 전체구조 상부에 전도층을 형성하는 단계; 제1 마스크를 사용한 상기 전도층의 선택식각으로 소정의 콘택홀에만 콘택된 전도층 패턴을 형성하는 단계; 전체구조 상부에 제3 절연막을 형성하는 단계; 및 제2 마스크를 사용하여 상기 전도층 패턴이 형성되지 않은 콘택홀상의 상기 제3 절연막을 식각하는 단계를 포함해서 이루어진 반도체 장치의 다중 콘택 형성방법에 관한 것으로, 비트라인 전극 콘택홀 및 전하저장전극 콘택홀을 동시에 형성함으로써, 이후 SOSCON 형성을 위한 스페이서용 산화막 증착 및 식각 공정을 1번으로 줄여서 공정을 단순화할수 있으며, 또한 홀 지름 비율차에 의한 마이크로 로딩 효과를 제거하여 콘택홀이 오픈되지 않는 등의 소자의 페일을 방지할수 있다.

Description

반도체 장치의 다중 콘택 형성방법

본 발명은 반도체 장치의 다중 콘택(Contact) 형성방법에 관한 것이다.

일반적으로, 반도체 소자가 점차 고집적화됨에 따라서 콘택홀 형성시 공정 마진(Margin)이 점점 작아지고, 이에 따라 공정 마진 확보를 위하여 콘택홀을 SOSCON(Sidewall Oxide Spacer CONtact hole)형태로 제조한다.

제 1A 도 내지 제 1F 도는 종래기술에 따른 반도체 장치의 다중 콘택 형성 공정 단면도로, 먼저 제 1A 도는 실리콘 기판(1)상에 워드라인용 게이트 전극 패턴(2)을 형성한 다음, 전체구조 상부에 제1 산화막(3)을 증착하고, 비트라인 전극용 콘택 마스크를 사용하여 제1 감광막 패턴(9)을 형성된 상태를 도시한 단면도이다.

이어서,제 1B 도는 상기 제1 감광막 패턴(9)을 식각장벽으로 하부의 제1 산화막(3)을 식각하여 소정부위의 실리콘 기판(1)이 드러나는 비트라인 전극 콘택홀을 형성하고, 상기 제1 감광막 패턴(9)을 제거한 다음, 제1 스페이서용 산화막(4)을 증착한 후, 블랭킷 식각(Blanket Etch)하여 상기 제1 산화막(3) 측벽에 제1 산화막 스페이서 패턴(4a)을 형성한 것을 도시한 단면도이다.

계속해서, 제 1C 도는 전체구조 상부에 폴리실리콘막(5)과 텅스텐 실리사이드막(WSi, 6)을 차례로 증착한 다음, 상기 텅스텐 실리사이드막(6) 상부에 비트라인 전극용 마스크를 사용하여 제2 감광막 패턴(10)을 형성한 상태를 도시한 단면도이다.

이어서, 제 1D도는 상기 제2 감광막 패턴(10)을 식각장벽으로 상기 폴리실리콘막(5)과 상기 텅스텐 실리사이드막(6)을 차례로 식각하여 비트라인 전극 패턴을 형성하고, 상기 제2 감광막 패턴(10)을 제거한 다음, 전체구조 상부에 제2 산화막(7)증착한 후, 상기 제2 산화막(7)상에 전하 저장 전극용 콘택 마스크를 사용하여 제3 감광막 패턴(11)을 형성한 상태를 도시한 단면도이다.

계속해서, 제 1E 도는 상기 제3 감광막 패턴(11)을 식각장벽으로 하부의 제2산화막(7) 및 제1 산화막(3)을 차례로 식각하여 소정부위의 반도체 기판(1)이 노출되는 전하저장전극 콘택홀을 형성하고, 상기 제3 감광막 패턴(11)을 제거한 다음, 전체구조 상부에 제2 스페이서용 산화막(8)을 증착한 상태를 도시한 단면도이다.

마지막으로, 제 1F 도는 상기 제2 스패이서용 산화막(8)을 블랭킷 식각(Blanket Etch)하여 상기 제1 산화막(3) 및 상기 제2 산화막(7) 측벽에 제2 산화막 스페이서 패턴(8a)을 형성한 상태를 도시한 단면도이다.

그러나, 종래와 같이 공정 마진 확보를 위한 SOSCON(Sidewall Oxide Spacer CONtact hole)형성 공정을 진행하게 될 경우 각각의 콘택홀 형성을 위한 식각 공정 및 마스킹 공정을 진행해야하므로 전체적인 공정이 복잡해지고, 전하저장 전극 콘택홀 형성을 위한 식각공정시 식각하여야 할 산화막의 두께가 너무 두꺼우므로 형성되어질 콘택홀 사이즈가 작아짐에 따라 홀 지름 비율(Aspect Ratio)은 점점 커지므로 콘택홀 오픈을 위한 식각공정시 마이크로 로딩 효과(μ-Loading Effect)에 의해 콘택홀이 오픈되지 않는 등의 문제점이 있었다.

상기와 같은 문제점을 해결하기 위하여 본 발명은 비교적 간단한 공정으로 홀 지름 비율차에 의한 마이크로 로딩 효과를 제거함으로써, 마이크로 로딩 효과에 의해 콘택홀이 오픈(Open)되지 않는 현상을 방지하는 반도체 장치의 다중 콘택 형성방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 안출된 본 발명은 반도체 장치 형성 방법에 있어서, 반도체 기판상에 기형성된 제1 절연막을 선택식각하여 소정부위의 반도체 기판이 노출되는 다수개의 콘택홀을 형성하는 단계; 상기 제1 절연막 측벽에 제2 절연막 스페이서를 형성하는 단계; 상기 다수의 콘택홀을 매립하도록 전체구조 상부에 전도층을 형성하는 단계; 제1 마스크를 사용한 상기 전도층의 선택식각으로 소정의 콘택홀에만 콘택된 전도층 패턴을 형성하는 단계; 전체구조 상부에 제3 절연막을 형성하는 단계; 및 제2 마스크를 사용하여 상기 전도층 패턴이 형성되지 않은 콘택홀상의 상기 제3 절연막을 식각하는 단계를 포함하는 것을 특징으로 한다.

이하, 첨부된 도면 제 2A 도 내지 제 2E 도를 참조하여 본 발명의 일실시예를 상세히 설명한다.

제 2A 도 내지 제 2E 도는 본 발명의 일실시예에 따른 반도체 장치의 다중 콘택 형성 공정 단면도이다.

먼저, 제 2A 도는 실리콘 기판(10)상에 워드라인용 게이트 전극 패턴(20)을 형성한 다음, 전체구조 상부에 제1 산화막(30)을 증착하고, 다중 콘택 마스크를 사용하여 하부 실리콘 기판(10)상의 각각의 워드라인용 게이트 전극(20) 패턴을 충분히 덮을 수 있을 정도의 제1 감광막 패턴(80)을 형성한 상태를 도시한 단면도이다.

이어서, 제 2B 도는 상기 제1 감광막 패턴(80)을 식각장벽으로 하부의 제1 산화막(30)을 식각하여 소정부위의 실리콘 기판(10)이 노출되는 다중 콘택홀을 형성한다.

이는, 각각 비트라인 전극 및 전하저장전극 콘택홀을 나타낸다.

계속해서, 상기 제1 감광막 패턴(80)을 제거한 다음, 전체구조 상부에 스페이서용 산화막(40)을 증착한 후, 블랭킷 식각(Blanket Etch)하여 상기 제1 산화막(30) 측벽에 산화막 스페이서 패턴(40a)을 형성한 것을 도시한 단면도이다.

이어서, 제 2C 도는 전체구조 상부에 폴리실리콘막(50)과 텅스텐 실리사이드막(WSi, 60)을 차례로 증착한 다음, 상기 텅스텐 실리사이드막(60) 상부에 비트라인 전극용 마스크를 사용하여 제2 감광막 패턴(90)을 형성한 상태를 도시한 단면도이다.

계속해서, 제 2D 도는 상기 제2 감광막 패턴(90)을 식각장벽으로 하부의 제1 산화막(30)이 드러날때까지 상기 폴리실리콘막(50)과 상기 텅스텐 실리사이드막(60)을 차례로 식각한 다음, 상기 제2 감광막 패턴(90)을 제거하고, 전체구조 상부에 제2 산화막(70)증착한 후, 상기 제2 산화막(70)상에 전하저장 전극용 콘택 마스크를 사용하여 제3 감광막 패턴(100)을 형성한 상태를 도시한 단면도이다.

마지막으로, 제 2E 도는 상기 제3 감광막 패턴(100)을 식각장벽으로 하부의 폴리실리콘막(50)이 드러날때까지 제2 산화막(70)을 식각한 것을 도시한 것이다.

상기와 같이 이루어지는 본 발명은 비트라인 전극 콘택홀 및 전하저장전극 콘택홀을 동시에 형성함으로써, 이후 SOSCON 형성을 위한 스페이서용 산화막 증착 및 식각 공정을 1번으로 줄여서 공정을 단순화할수 있으며, 또한 홀 지름 비율차에 의한 마이크로 로딩 효과를 제거하여 콘택홀이 오픈되지 않는 등의 소자의 페일을 방지할수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.

제 1A 도 내지 제 1F 도는 종래기술에 따른 반도체 장치의 다중 콘택 형성 공정 단면도이고,

제 2A 도 내지 제 2E 도는 본 발명의 일실시예에 따른 반도체 장치의 다중 콘택 형성 공정 단면도이다.

*도면의 주요부분에 대한 부호의 설명

10: 실리콘 기판 20 : 워드라인용 게이트 전극

30 : 제1 산화막 40 : 스페이서 산화막

50 : 폴리실리콘막 60 : 텅스텐 실리사이드막

70 : 제2 산화막 80, 90, 100 : 감광막 패턴

Claims (4)

1. 반도체 장치 형성 방법에 있어서,

   반도체 기판상에 기형성된 제1 절연막을 선택식각하여 소정부위의 반도체 기판이 노출되는 다수개의 콘택홀을 형성하는 단계;

   상기 제1 절연막 측벽에 제2 절연막 스페이서를 형성하는 단계;

   상기 다수의 콘택홀을 매립하도록 전체구조 상부에 전도층을 형성하는 단계;

   제1 마스크를 사용한 상기 전도층의 선택식각으로 소정의 콘택홀에만 콘택된 전도층 패턴을 형성하는 단계;

   전체구조 상부에 제3 절연막을 형성하는 단계; 및

   제2 마스크를 사용하여 상기 전도층 패턴이 형성되지 않은 콘택홀상의 상기 제3 절연막을 식각하는 단계를 포함해서 이루어진 반도체 장치의 다중 콘택 형성방법.
2. 제 1 항에 있어서,

   상기 제1 내지 제3 절연막은 산화막인 것을 특징으로 하는 반도체 장치의 다중 콘택 형성방법.
3. 제 1항에 있어서,

   상기 제1 마스크는 비트라인 마스크인 것을 특징으로 하는 반도체 장치의 다중 콘택 형성방법.
4. 제 3 항에 있어서,

   상기 제2 마스크는 전하저장전극 콘택 마스크인 것을 특징으로 하는 반도체 장치의 다중 콘택 형성방법.