KR100477839B1 - 자기정렬방식의전하저장전극콘택홀형성방법 - Google Patents

자기정렬방식의전하저장전극콘택홀형성방법 Download PDF

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Abstract

본 발명은 반도체 제조 분야에 관한 것으로, 특히 DRAM 제조 공정에 관한 것이며, 더 자세히는 자기정렬 방식의 전하저장 전극 콘택홀 형성 공정에 관한 것이다. 본 발명은 비트 라인과 전하저장 전극 콘택간의 단락을 방지하는 반도체 장치의 자기정렬 방식의 전하저장 전극 콘택홀 형성방법을 제공하는데 그 목적이 있다. 본 발명의 일 측면에 따르면, 소정의 하부층이 형성된 반도체 기판의 전체구조 상부에 제1 층간절연산화막을 형성하는 단계; 상기 제1 층간절연산화막을 관통하여 상기 반도체 기판에 콘택되는 콘택 패드층을 형성하는 단계; 전체구조 상부에 제2 층간절연산화막을 형성하는 단계; 상기 제2 층간절연산화막 상부에 비트 라인 형성을 위한 전도막 및 제1 비트 라인 보호막을 차례로 형성하는 단계; 상기 제1 비트 라인 보호막, 상기 전도막 및 상기 제2 층간절연산화막을 차례로 선택적 식각하여 비트 라인을 형성하는 단계; 전체구조 상부에 제2 비트 라인 보호막 및 제3 층간 절연산화막을 차례로 형성하는 단계; 및 콘택홀 형성을 위한 식각 마스크를 사용하여 상기 제3 층간절연산화막 및 상기 제2 비트 라인 보호막을 비등방성 식각하여 상기 비트 라인의 측벽을 덮는 상기 제2 비트 라인 보호막의 스페이서 패턴을 형성하는 단계를 포함하는 자기정렬 방식의 전하저장 전극 콘택홀 형성방법이 제공된다.

Description

자기정렬 방식의 전하저장 전극 콘택홀 형성방법
본 발명은 반도체 제조 분야에 관한 것으로, 특히 DRAM(Dynamic Random Access Memory) 제조 공정에 관한 것이며, 더 자세히는 자기정렬 방식의 전하저장 전극 콘택홀 형성 공정에 관한 것이다.
반도체 장치의 집적도가 증가함에 따라 반도체 장치의 다층화는 필수적인 사항이 되어 있으며, 각 층을 이루는 각종 패턴의 미세화도 가속화되고 있다. 이에 따라 일반적인 리소그래피 공정으로는 층간의 정확한 중첩 정확도를 확보하기가 어렵다.
특히, 이러한 리소그래피 공정의 한계에 의해 콘택 형성시 발생하는 문제점을 극복하기 위한 많은 연구·개발이 진행되어 왔다.
최근에는 하부층의 토폴로지(topology) 및 절연막간의 식각 선택비를 이용하여 콘택 형성시의 마진을 확보하고자 하는 자기정렬 방식의 콘택홀(self-aligned contact hole) 기술이 일반화되고 있다.
DRAM 제조시 요구되는 자기정렬 방식의 콘택홀 형성 공정은 비트 라인(bit line) 콘택홀 형성 공정과 전하저장 전극(storage node) 형성 공정으로 분류할 수 있는데, 이하 첨부된 도면 도 1a 내지 도 1c를 참조하여 종래의 전하저장 전극 콘택홀 형성 공정 및 그 문제점을 살펴본다.
우선, 도 1a에 도시된 바와 같이 실리콘 기판(10) 상에 소자 분리막(11)을 형성하고, 통상적인 모스 트랜지스터(도시되지 않음) 형성 공정을 수행한 다음, 전체구조 상부에 제1 산화막(12)을 형성한다. 계속하여, 제1 산화막(12)을 선택 식각하여 실리콘 기판(10)을 노출시키고, 콘택홀을 매립하는 폴리실리콘 패드(13)를 형성한 다음, 전체구조 상부에 제2 산화막(14)을 증착하고 그 상부에 비트 라인(15)을 형성한다. 이때, 비트 라인(15)은 폴리실리콘 패드(13)에 오버랩 되지 않도록 형성하며, 비트 라인(15) 상부에는 식각 방지를 위한 보호 산화막(16)이 구비된다.
다음으로, 도 1b에 도시된 바와 같이 전체구조 상부에 질화막(17)을 증착하고, 그 상부에 평탄화된 층간절연막(18)을 형성한 다음, 층간절연막(18) 상부에 콘택홀 형성을 위한 포토레지스트 패턴(19)을 형성한다,
이어서, 도 1c에 도시된 바와 같이 포토레지스트 패턴(19)을 식각 마스크로 사용하여 층간절연막(18), 질화막(17), 제2 산화막(14)을 차례로 건식 식각하여 폴리실리콘 패드(13)를 노출시킨 다음, 잔류하는 포토레지스트 패턴(19)을 제거한다. 이때, 도시된 바와 같이 콘택홀 측벽에 질화막 스페이서(17a)가 형성된다.
그런데, 콘택홀 형성을 위한 건식 식각 공정중 제2 산화막(14) 식각시 비트 라인(15) 상부의 보호 산화막(16) 및 비트 라인(15) 측벽의 질화막 스페이서(17a)가 과도하게 식각되어 이후 형성될 전하저장 전극 콘택용 전도막과 비트 라인(15) 간의 단락이 유발될 가능성이 큰 문제점이 있었다.
본 발명은 비트 라인과 전하저장 전극 콘택간의 단락을 방지하는 반도체 장치의 자기정렬 방식의 전하저장 전극 콘택홀 형성방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 해결하기 위한 본 발명의 일 측면에 따르면, 소정의 하부층이 형성된 반도체 기판의 전체구조 상부에 제1 층간절연산화막을 형성하는 단계; 상기 제1 층간절연산화막을 관통하여 상기 반도체 기판에 콘택되는 콘택 패 드층을 형성하는 단계; 전체구조 상부에 제2 층간절연산화막을 형성하는 단계; 상기 제2 층간절연산화막 상부에 비트 라인 형성을 위한 전도막 및 제1 비트 라인 보호막을 차례로 형성하는 단계; 상기 제1 비트 라인 보호막, 상기 전도막 및 상기 제2 층간절연산화막을 차례로 선택적 식각하여 비트 라인을 형성하는 단계, 전체구조 상부에 제2 비트 라인 보호막 및 제3 층간절연산화막을 차례로 형성하는 단계;및 콘택홀 형성을 위한 식각 마스크를 사용하여 상기 제3 층간절연산화막 및 상기제2 비트 라인 보호막을 비등방성 식각하여 상기 비트 라인의 측벽을 덮는 상기 제2 비트 라인 보호막의 스페이서 패턴을 형성하는 단계를 포함하는 자기정렬 방식의 전하저장 전극 콘택홀 형성방법이 제공된다.
본 발명은 자기정렬 방식의 전하저장 전극 콘택홀 형성 공정 중 비트 라인 패터닝시 패드층을 노출시켜 후속 콘택홀 식각 공정시간을 줄임으로서 비트 라인의 측벽 및 상부의 보호막이 과도 식각되어 전하저장 전극과 비트 라인의 단락이 발생하는 것을 방지하는 기술이다.
이하, 첨부된 도면을 참조하여 본 발명을 상술한다.
첨부된 도면 도 2a 내지 도 2c는 본 발명의 일실시예에 따른 자기정렬 방식의 전하저장 전극 콘택홀 형성 공정을 도시한 것이다. 본 발명의 일실시예에 따른자기정렬 방식의 전하저장 전극 콘택홀 형성 공정은 다음과 같이 진행된다.
우선, 도 2a에 도시된 바와 같이 실리콘 기판(20) 상에 소자 분리막(21)을 형성하고, 통상적인 모스 트랜지스터(도시되지 않음) 형성 공정을 수행한 다음, 전체구조 상부에 워드 라인(도시되지 않음)의 절연을 위한 층간절연막인 제1 산화막(22)을 형성한다. 계속하여, 제1 산화막(22)을 선택 식각하여 실리콘 기판(20)을 노출시키고, 콘택홀을 매립하는 폴리실리콘 패드(23)를 형성한 다음, 전체구조 상부에 폴리실리콘 패드(23)와 이후 형성될 비트 라인의 절연을 위한 층간절연막인 제2 산화막(24)을 증착한다. 이어서, 제2 산화막(24) 상부에 비트 라인 형성을 위한 폴리실리콘막 및 비트 라인 상부를 보호하기 위한 보호 산화막(26)을 형성한 다음, 보호 산화막(26), 폴리실리콘막 및 제2산화막(24)을 차례로 선택 식각하여 비트 라인(25)을 형성한다. 이때, 제2 산화막(24)이 식각되어 폴리실리콘 패드(23)가 노출된다.
다음으로, 도 2b에 도시된 바와 같이 전체구조 상부에 질화막(27)을 증착하고, 그 상부에 평탄화된 층간절연막(28)을 형성한 다음, 층간절연막(28) 상부에 콘택홀 형성을 위한 포토레지스트 패턴(29)을 형성한다,
이어서, 도 2c에 도시된 바와 같이 포토레지스트 패턴(29)을 식각 마스크로 사용하여 층간절연막(28), 질화막(27)을 차례로 건식 식각하여 폴리실리콘 패드(13)를 노출시킨 다음, 포토레지스트 패턴(27)을 제거한다. 이때, 도시된 바와 같이 콘택홀 측벽에 질화막 스페이서(27a)가 형성되며, 만일 콘택홀 형성시 오정렬(misalign)이 발생하더라도 질화막 스페이서(27a) 및 보호 산화막(26)에 의해 후속공정시 전하저장 전극 콘택과 비트 라인(25) 단락이 유발되는 것을 방지할 수 있다.
상술한 바와 같이 진행되는 본 발명의 일실시예와 도 1a 내지 도 1c에 도시된 종래 기술을 비교할 때, 본 발명의 일실시예에서는 비트 라인(25) 패터닝시 제2 산화막(24)이 미리 제거되어 후속 콘택홀 형성을 위한 건식 식각시간을 단축할 수 있어 질화막 스페이서(27a) 및 보호 산화막의 손실을 최소화함으로써 이후 형성되는 전하저장 전극 콘택과 비트 라인(25)의 단락을 방지할 수 있다.
상술한 일실시예는 패드층으로서 폴리실리콘막을 일례로 들어 설명하였으나,본 발명은 폴리실리콘막 외에 텅스텐, Ti/TiN막 등의 다른 전도막을 사용할 때에도 적용할 수 있다. 또한, 상술한 일실시예에서 보호 산화막은 질화막 또는 폴리이미드(polyimide)막으로 대체하여 사용할 수 있으며, 질화막은 산화막 또는 a-C:H막으로 대체하여 사용할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서와 같이 본 발명을 실시하면 자기정렬 방식의 전하저장 전극 콘택홀을 안정적으로 형성함으로서 전하저장 전극 콘택과 비트 라인의 단락을 방지할 수 있으며, 0.25㎛ 이하의 선폭 제조 기술이 요구되는 고집적 DRAM 제조시 공정 마진을 확보할 수 있다.
도 1a 내지 도 1c는 종래 기술에 따른 자기정렬 방식의 전하저장 전극 콘택홀 형성 공정도.
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 자기정렬 방식의 전하저장 전극 콘택홀 형성 공정도.
* 도면의 주요 부분에 대한 부호의 설명
20 : 실리콘 기판 21 : 소자 분리막
22 : 제1 산화막 23 : 폴리실리콘 패드
24 : 제2 산화막 25 : 비트 라인
26 : 보호 산화막 27 : 질화막
28 : 층간절연막 29 : 포토레지스트 패턴

Claims (5)

  1. 소정의 하부층이 형성된 반도체 기판의 전체구조 상부에 제1 층간절연산화막을 형성하는 단계;
    상기 제1 층간절연산화막을 관통하여 상기 반도체 기판에 콘택되는 콘택 패 드층을 형성하는 단계;
    전체구조 상부에 제2 층간절연산화막을 형성하는 단계;
    상기 제2 층간절연산화막 상부에 비트 라인 형성을 위한 전도막 및 제1 비트라인 보호막을 차례로 형성하는 단계;
    상기 제1 비트 라인 보호막, 상기 전도막 및 상기 제2 층간절연산화막을 차례로 선택적 식각하여 비트 라인을 형성하는 단계;
    전체구조 상부에 제2 비트 라인 보호막 및 제3 층간절연산화막을 차례로 형성하는 단계; 및
    콘택홀 형성을 위한 식각 마스크를 사용하여 상기 제3 층간절연산화막 및 상기 제2 비트 라인 보호막을 비등방성 식각하여 상기 비트 라인의 측벽을 덮는 상기제2 비트 라인 보호막의 스페이서 패턴을 형성하는 단계
    를 포함하는 자기정렬 방식의 전하저장 전극 콘택홀 형성방법.
  2. 제 1 항에 있어서,
    상기 제1 비트 라인 보호막은 산화막, 질화막, 폴리이미드막 중 선택된 어느하나인 것을 특징으로 하는 자기정렬 방식의 전하저장 전극 콘택홀 형성방법.
  3. 제 1 항에 있어서,
    상기 제2 비트 라인 보호막은 산화막, 질화막, a-C:H막 중 선택된 어느 하나인 것을 특징으로 하는 자기정렬 방식의 전하저장 전극 콘택홀 형성방법.
  4. 제 1 항에 있어서,
    상기 콘택 패드층은 폴리실리콘막, 텅스텐막, Ti/TiN막 중 선택된 적어도 어느 하나를 포함하는 것을 특징으로 하는 자기정렬 방식의 전하저장 전극 콘택홀 형성방법.
  5. 제 1 항에 있어서,
    상기 제3 층간절연산화막은 평탄화막인 것을 특징으로 하는 자기정렬 방식의 전하저장 전극 콘택홀 형성방법.
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